KR101334098B1 - 아날로그 iq 교정회로 - Google Patents

아날로그 iq 교정회로 Download PDF

Info

Publication number
KR101334098B1
KR101334098B1 KR1020120065628A KR20120065628A KR101334098B1 KR 101334098 B1 KR101334098 B1 KR 101334098B1 KR 1020120065628 A KR1020120065628 A KR 1020120065628A KR 20120065628 A KR20120065628 A KR 20120065628A KR 101334098 B1 KR101334098 B1 KR 101334098B1
Authority
KR
South Korea
Prior art keywords
resistor
signal
vga
terminal
input terminal
Prior art date
Application number
KR1020120065628A
Other languages
English (en)
Inventor
유정훈
Original Assignee
(주)아이앤씨테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)아이앤씨테크놀로지 filed Critical (주)아이앤씨테크놀로지
Priority to KR1020120065628A priority Critical patent/KR101334098B1/ko
Application granted granted Critical
Publication of KR101334098B1 publication Critical patent/KR101334098B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
    • H03D3/02—Demodulation of angle-, frequency- or phase- modulated oscillations by detecting phase difference between two signals obtained from input signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/18—Modifications of frequency-changers for eliminating image frequencies
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C2200/00—Indexing scheme relating to details of modulators or modulation methods covered by H03C
    • H03C2200/0037—Functional aspects of modulators
    • H03C2200/0041—Calibration of modulators

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

본 발명은 IQ 교정을 아날로그 회로를 이용하여 수행하는 아날로그 IQ 교정회로를 개시(introduce)한다. 상기 아날로그 IQ 교정회로는, 송수신하고자 하는 신호와 위상이 같은 I 신호 및 상기 I 신호와 위상이 90°차이가 나는 Q 신호에 대하여 각각 교정을 수행하며, 제1VGA, 제2VGA 및 8개의 저항을 갖춘다.

Description

아날로그 IQ 교정회로 {Analog IQ calibration circuit}
본 발명은 무선 통신 시스템의 IQ 교정회로에 관한 것으로, 특히 아날로그 회로로 구현한 아날로그 IQ 교정회로에 관한 것이다.
무선 통신 시스템은 다양한 통신 서비스들을 제공하기 위해서 널리 사용된다. 예를 들어, 이러한 무선 통신 시스템들을 통해 음성, 비디오, 패킷 데이터, 방송 및 메시지 서비스들이 제공될 수 있다. 이러한 시스템들은 가용 시스템 자원들을 공유함으로써 복수 개의 단말들과 통신을 지원할 수 있는 다중 액세스 시스템들일 수 있다.
이러한 다중 접속 시스템들의 예는 코드 분할 다중 접속(CDMA) 시스템, 시분할 다중 접속(TDMA) 시스템, 주파수 분할 다중 접속 시스템(FDMA), 직교 주파수 분할 다중 접속(OFDMA) 시스템을 포함한다. 디지털 통신 기술이 개선됨에 따라, 사용자들은 더 가혹한 조건 하에도 더 빠른 처리량을 기대하게 되므로, 디지털 통신 시스템들에 대한 요구조건들은 구현하기 더 어렵게 되었다. 마찬가지로, 더 새로운 시스템들은 전형적으로, 이전에 나온 시스템들에 제공되던 것보다 더 엄격한 제어들 및 더 높은 충실도(fidelity)를 요구한다. 이것을 달성하기 위하여, 이러한 시스템들은 디지털-대-아날로그 변환, 주파수 변환(frequency translation), 증폭 등에서의 높은 충실도와 같은 특징들을 구현한다.
또한, 컴포넌트들이 이를 요구하지 않을 만큼 정확히 만들어질 수 없는 경우, 교정 및 정정 회로들, 방법들 및 프로세스들이 오류들 및 부정확성을 교정하기 위해 사용된다. 디지털 통신 시스템들은 RF(Radio Frequency)와 같은 주파수로 데이터를 전송하고, I/Q(동위상(in-phase) 및 직교(quadrature)) 변조 및/또는 복조 프론트-엔드(front-end)를 갖는다. 그러한 시스템의 I/Q 변조기 및 복조기의 I 및 Q 컴포넌트들 간의 이득 및 위상 불균형들은 대역-내 왜곡(in-band distortion)을 가져올 수 있다. 그 결과, 그러한 불균형의 효과를 감소시킬 상기 시스템들 내 Calibration(이하, 교정)에 대한 필요성이 존재한다.
IQ 교정은 IQ 이득 교정과 IQ 위상 교정으로 구분할 수 있다. IQ 이득 교정을 위해서는 I 경로 및 Q 경로 각각에 실수 A 및 B를 곱하면 되고, IQ 위상 교정을 위해서는 I 경로 및 Q 경로 각각에 -x 및 -y의 위상차이가 발생하도록 하면 된다. 이하의 설명에서 ω는 주파수, t는 시간을 각각 나타낸다.
도 1은 디지털 신호처리 단에서 이루어지는 일반적인 IQ 교정방법을 나타낸다.
도 1을 참조하면, 이득 및 위상이 교정된 I 경로 신호(I'= Acos(ωt-x))는, 교정되기 전의 I 경로 신호(I=cos(ωt))에 Acos(x)를 곱한 값(Acos(ωt)cos(x))과 교정되기 전의 Q 경로 신호(Q=sin(ωt))에 Asin(x)를 곱한 값(Asin(ωt)sin(x))의 합(Acos(ωt)cos(x)+Asin(ωt)sin(x))을 정리한 것이다.
이득 및 위상이 교정된 Q 경로 신호(Q'= Bsin(ωt+y))는, 교정되기 전의 Q 경로 신호(Q=sin(ωt))에 Bcos(y)를 곱한 값(Bsin(ωt)cos(y))과 교정되기 전의 I 경로 신호(I=cos(ωt))에 Bsin(y)를 곱한 값(Bcos(ωt)sin(y))의 합(Bsin(ωt)cos(y)+Bcos(ωt)sin(y))을 정리한 것이다.
도 1에 도시된 디지털 신호처리 단에서 이루어지는 일반적인 IQ 교정방법의 경우, 각각 4개의 곱셈기(101~104) 및 2개의 덧셈기(105, 106)가 필요할 뿐만 아니라, 연산된 값들을 저장하는 레지스터(107~110)가 필요하게 되므로, 시스템 전체가 커지게 되는 단점이 있다. 또한, 상기의 연산에 소요되는 전력도 시스템 전체의 소비 전력을 증가시키는 원인이 되는 문제점이 있었다.
본 발명이 해결하고자 하는 기술적 과제는, IQ 교정을 아날로그 회로를 이용하여 수행하는 아날로그 IQ 교정회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 아날로그 IQ 교정회로는, 송수신하고자 하는 신호와 위상이 같은 I 신호 및 상기 I 신호와 위상이 90°차이가 나는 Q 신호에 대하여 각각 교정을 수행하며, 제1VGA, 제2VGA 및 8개의 저항을 구비한다.
상기 제1VGA는 제I2-1저항(RI2-1)이 일 입력단자와 일 출력단자 사이에 연결되어 있으며, 제I2-2저항(RI2-2)이 다른 일 입력단자와 다른 일 출력단자 사이에 연결되며 상기 2개의 출력단자로 교정된 I 신호를 생성한다. 상기 제2VGA는 제Q2-1저항(RQ2-1)이 일 입력단자와 일 출력단자 사이에 연결되어 있으며, 제Q2-2저항(RQ2-2)이 다른 일 입력단자와 다른 일 출력단자 사이에 연결되며 상기 2개의 출력단자로 교정된 Q 신호를 생성한다. 제I1-1저항(RI1-1)은 일 단자가 상기 제1VGA의 일 입력단자에 연결된다. 제I1-2저항(RI1-2)은 일 단자가 상기 제1VGA의 다른 일 입력단자에 연결된다. 제Q3-1저항(RQ3-1)은 일 단자가 상기 제1VGA의 일 입력단자에 연결된다. 제Q3-2저항(RQ3-2)은 일 단자가 상기 제1VGA의 다른 일 입력단자에 연결된다. 제Q1-1저항(RQ1-1)은 일 단자가 상기 제2VGA의 일 입력단자에 연결된다. 제Q1-2저항(RQ1-2)은 일 단자가 상기 제2VGA의 다른 일 입력단자에 연결된다. 제I3-1저항(RI3-1)은 일 단자가 상기 제2VGA의 일 입력단자에 연결된다. 제I3-2저항(RI3-2)은 일 단자가 상기 제2VGA의 다른 일 입력단자에 연결된다.
여기서, 상기 I 신호는 상기 제I1-1저항(RI1-1) 및 상기 제I1-2저항(RI1-2)을 거쳐 상기 제1VGA에, 상기 제Q3-1저항(RQ3-1) 및 상기 제Q3-2저항(RQ3-2)를 거쳐 상기 제2VGA에 각각 전달되며, 상기 Q 신호는 상기 제Q1-1저항(RQ1-1) 및 상기 제Q1-2저항(RQ1-2)를 거쳐 상기 제2VGA에, 상기 제I3-1저항(RI3-1) 및 상기 제I3-2저항(RI3-2)를 거쳐 상기 제1VGA에 각각 전달된다.
본 발명에 따른 아날로그 IQ 교정회로는, 2개의 VGA 및 8개의 저항만을 이용한 간단한 회로를 이용하여 IQ 신호의 교정을 수행하므로 교정에 따른 전력 손실이 거의 없을 뿐만 아니라, 디지털 신호처리 시스템에서 처리하지 않게 됨에 따라 시스템의 구성이 간단하고 소비 전력도 감소하는 장점이 있다.
도 1은 디지털 신호처리 단에서 이루어지는 일반적인 IQ 교정방법을 나타낸다.
도 2는 본 발명에 따른 아날로그 IQ 교정회로를 나타낸다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시 예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다. 각 도면에 제시된 같은 참조부호는 같은 부재를 나타낸다.
도 2는 본 발명에 따른 아날로그 IQ 교정회로를 나타낸다.
도 2를 참조하면, 아날로그 IQ 교정회로(200)는, 각각 교정된 I 신호(I') 및 교정된 Q 신호(Q')가 출력되는 2개의 VGA(Variable Gain Amplifier)와 복수 개의 저항들을 이용하여 구현한다.
본 발명에서 사용하는 VGA는 2개의 입력단 및 2개의 출력단을 포함하며, VGA는 다양한 형태의 회로로 구현될 수 있으며, 증폭기의 동작에 대해서는 이미 널리 알려졌으므로, 여기서는 자세하게 설명하지 않는다.
제1VGA(201)의 2개의 입력단자는 2개의 제I2저항(RI2-1, RI2-2)에 의해 자신의 2개의 출력단자와 연결되며, 제2VGA(202)의 2개의 입력단자도 2개의 제Q2저항(RQ2-1, RQ2-2)에 의해 자신의 2개의 출력단자와 각각 연결된다.
I 신호(cos(ωt))는 2개의 제I1저항(RI1-1, RI1-2)을 거쳐 제1VGA(201)의 2개의 입력단자에 전달되며, 2개의 제Q3저항(RQ3-1, RQ3-2)을 거쳐 제2VGA(202)의 2개의 입력단자에 전달된다. Q 신호(sin(ωt))는 2개의 제Q1저항(RQ1-1, RQ1-2)을 거쳐 제2VGA(202)의 2개의 입력단자에 전달되며, 2개의 제I3저항(RI3-1, RI3-2)을 거쳐 제1VGA(201)의 2개의 입력단자에 전달된다.
복수 개의 저항들과 2개의 VGA(201, 202)의 연결은, 제1VGA(201)의 이득(Gain)이 제I2저항(RI2-1, RI2-2)과 제I1저항(RI1-1, RI1-2)의 비가 되게 하며, 제2VGA(202)의 이득(Gain)이 제Q2저항(RQ2-1, RQ2-2)과 제I1저항(RI1-1, RI1-2)의 비가 되게 한다.
이하에서는 도 2에 도시된 회로의 동작에 대하여 설명한다.
설명의 편의를 위해 2개의 제I1저항(RI1-1, RI1-2)의 저항값은 동일하므로 제I1저항(RI1)으로 표시하고, 각각 같은 저항값을 가지는 제I2저항(RI2-1, RI2-2) 및 제I3저항(RI3-1, RI3-2)은 제I2저항(RI2) 및 제I3저항(RI3)으로 표시한다. 제Q1저항 내지 제Q3저항도 제Q1저항(RQ1), 제Q2저항(RQ2) 및 제Q3저항(RQ3)으로 표시할 것이다.
먼저 I 신호의 교정에 대하여 설명한다.
도 2를 참조하면, 제I1저항(RI1), 제Q3저항(RQ3), 제1VGA(201) 및 제I2저항(RI2)은, 아날로그 덧셈기(adder)의 구조를 가진다. 따라서 제1VGA(201)로부터 출력되는 교정된 I 신호(I')는, 수학식 1과 같이 표현할 수 있다.
Figure 112012048702244-pat00001
수학식 1을 참조하면, 교정된 I 신호(I')는 교정되기 전의 I 신호(cos(ωt))에 이득(RI2/RI1)을 곱한 값과 교정되기 전의 Q 신호(sin(ωt))에 이득(RI2/RQ3)을 곱한 값의 합으로 표시할 수 있다.
제I1저항(RI1), 제I2저항(RI2) 및 제Q3저항(RQ3)을 수학식 2 내지 수학식 4와 같이 가정한다.
Figure 112012048702244-pat00002
Figure 112012048702244-pat00003
Figure 112012048702244-pat00004
여기서 AI는 실수이며, θI는 위상을 나타낸다. 수학식 2 내지 수학식 4를 이용하여 수학식 1을 정리하면 수학식 5와 같다.
Figure 112012048702244-pat00005
수학식 5의 결과와 도 2에 도시된 교정된 I 신호(I')는 같다는 것을 알 수 있다.
이어 Q 신호의 교정에 대하여 설명한다.
도 2를 참조하면, 제Q1저항(RQ1), 제I3저항(RI3), 제2VGA(202) 및 제Q2저항(RQ2)은, 아날로그 덧셈기의 구조를 가진다. 따라서 제2VGA(202)로부터 출력되는 교정된 Q 신호(Q')는, 수학식 6과 같이 표현할 수 있다.
Figure 112012048702244-pat00006
제Q1저항(RQ1), 제Q2저항(RQ2) 및 제I3저항(RI3)을 수학식 7 내지 수학식 9와 같이 가정한다.
Figure 112012048702244-pat00007
Figure 112012048702244-pat00008
Figure 112012048702244-pat00009
여기서 BQ는 실수이며, θQ는 위상을 나타낸다. 수학식 7 내지 수학식 9를 이용하여 수학식 6을 정리하면 수학식 10과 같다.
Figure 112012048702244-pat00010
수학식 10의 결과와 도 2에 도시된 교정된 Q 신호(Q')는 같다는 것을 알 수 있다.
수학식 5 및 수학식 10을 참조하면, I 신호와 Q 신호의 이득은 각각 AI 및 BQ가 곱해진 값으로 교정되었고, I 신호의 위상은 -θI 그리고 Q 신호의 위상은 θQ만큼 교정되었다는 것을 알 수 있다. 이 값들은 도 1에 도시된 수식과 비교하면 아래 표와 같다.
도 1 도 2
I' 이득 A AI
I' 위상 -x -θI
Q' 이득 B BQ
Q' 위상 +y +θQ
상기 표에서와 같이, IQ 신호의 교정을 아날로그 회로를 이용하여 수행할 때, 회로에 사용되는 저항값들을 수학식 2 내지 4 및 수학식 7내지 9에 표시한 바와 같이 정하여 사용하면, 종래에 디지털 신호처리 블록에서 하던 IQ 교정을 도 2에 도시한 바와 같은 간단한 회로를 이용하여 대신 수행할 수 있다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만, 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방 가능함은 명백한 사실이다.
201: 제1VGA 202: 제2VGA

Claims (4)

  1. 송수신하고자 하는 신호와 위상이 같은 I 신호 및 상기 I 신호와 위상이 90°차이가 나는 Q 신호에 대하여 각각 교정을 수행하는 아날로그 IQ 교정회로에 있어서,
    제I2-1저항(RI2-1)이 일 입력단자와 일 출력단자 사이에 연결되어 있으며, 제I2-2저항(RI2-2)이 다른 일 입력단자와 다른 일 출력단자 사이에 연결되며 상기 2개의 출력단자로 교정된 I 신호를 생성하는 제1VGA;
    제Q2-1저항(RQ2-1)이 일 입력단자와 일 출력단자 사이에 연결되어 있으며, 제Q2-2저항(RQ2-2)이 다른 일 입력단자와 다른 일 출력단자 사이에 연결되며 상기 2개의 출력단자로 교정된 Q 신호를 생성하는 제2VGA;
    일 단자가 상기 제1VGA의 일 입력단자에 연결된 제I1-1저항(RI1-1);
    일 단자가 상기 제1VGA의 다른 일 입력단자에 연결된 제I1-2저항(RI1-2);
    일 단자가 상기 제1VGA의 일 입력단자에 연결된 제Q3-1저항(RQ3-1);
    일 단자가 상기 제1VGA의 다른 일 입력단자에 연결된 제Q3-2저항(RQ3-2);
    일 단자가 상기 제2VGA의 일 입력단자에 연결된 제Q1-1저항(RQ1-1);
    일 단자가 상기 제2VGA의 다른 일 입력단자에 연결된 제Q1-2저항(RQ1-2);
    일 단자가 상기 제2VGA의 일 입력단자에 연결된 제I3-1저항(RI3-1); 및
    일 단자가 상기 제2VGA의 다른 일 입력단자에 연결된 제I3-2저항(RI3-2);를
    포함하며,
    상기 I 신호는 상기 제I1-1저항(RI1-1) 및 상기 제I1-2저항(RI1-2)을 거쳐 상기 제1VGA에, 상기 제Q3-1저항(RQ3-1) 및 상기 제Q3-2저항(RQ3-2)를 거쳐 상기 제2VGA에 각각 전달되며,
    상기 Q 신호는 상기 제Q1-1저항(RQ1-1) 및 상기 제Q1-2저항(RQ1-2)를 거쳐 상기 제2VGA에, 상기 제I3-1저항(RI3-1) 및 상기 제I3-2저항(RI3-2)를 거쳐 상기 제1VGA에 각각 전달되는 것을 특징으로 하는 아날로그 IQ 교정회로.
  2. 제1항에 있어서,
    상기 제I1-1저항(RI1-1)와 상기 제I1-2저항(RI1-2), 상기 제I2-1저항(RI2-1)와 상기 제I2-2저항(RI2-2) 그리고 상기 제I3-1저항(RI3-1) 및 상기 제I3-2저항(RI3-2)은 각각 같은 저항값을 가지며,
    상기 제Q1-1저항(RQ1-1) 및 상기 제Q1-2저항(RQ1-2), 상기 제Q2-1저항(RQ2-1) 및 상기 제Q2-2저항(RQ2-2) 그리고 상기 제Q3-1저항(RQ3-1) 및 상기 제Q3-2저항(RQ3-2)은 각각 같은 저항 값을 가지는 것을 특징으로 하는 아날로그 IQ 교정회로.
  3. 제2항에 있어서, 상기 복수 개의 저항들의 저항값은,
    Figure 112013069900574-pat00011
    ;
    Figure 112013069900574-pat00012
    ;
    Figure 112013069900574-pat00013
    ;
    Figure 112013069900574-pat00014
    ;
    Figure 112013069900574-pat00015
    ; 및
    Figure 112013069900574-pat00016
    이며,
    상기 R은 임의의 저항값을 가지는 저항, AI 및 BQ는 실수, 그리고 θI 및 θQ는 위상 값인 것을 특징으로 하는 아날로그 IQ 교정회로.
  4. 제3항에 있어서,
    상기 I 신호 및 Q 신호의 이득은 상기 I 신호에 각각 AI 및 BQ를 곱한 값으로 교정되며,
    상기 I 신호의 위상은 상기 I 신호를 -θI 만큼 그리고 Q 신호의 위상은 상기 Q 신호를 θQ 만큼 이동시킴으로써 교정되는 것을 특징으로 하는 아날로그 IQ 교정회로.
KR1020120065628A 2012-06-19 2012-06-19 아날로그 iq 교정회로 KR101334098B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120065628A KR101334098B1 (ko) 2012-06-19 2012-06-19 아날로그 iq 교정회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120065628A KR101334098B1 (ko) 2012-06-19 2012-06-19 아날로그 iq 교정회로

Publications (1)

Publication Number Publication Date
KR101334098B1 true KR101334098B1 (ko) 2013-11-29

Family

ID=49858695

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120065628A KR101334098B1 (ko) 2012-06-19 2012-06-19 아날로그 iq 교정회로

Country Status (1)

Country Link
KR (1) KR101334098B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7254379B2 (en) 2004-07-09 2007-08-07 Silicon Storage Technology, Inc. RF receiver mismatch calibration system and method
KR20100039255A (ko) * 2008-10-07 2010-04-15 삼성전자주식회사 이동통신 시스템에서 아이큐 불일치를 보상하기 위한 장치 및 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7254379B2 (en) 2004-07-09 2007-08-07 Silicon Storage Technology, Inc. RF receiver mismatch calibration system and method
KR20100039255A (ko) * 2008-10-07 2010-04-15 삼성전자주식회사 이동통신 시스템에서 아이큐 불일치를 보상하기 위한 장치 및 방법

Similar Documents

Publication Publication Date Title
KR101697752B1 (ko) 쿼드래처 수신 신호의 광 대역폭 아날로그-디지털 변환을 위한 장치 및 방법
JP5238491B2 (ja) 送信基底帯域におけるｄｃオフセット補正のためのシステム及び方法
JP4918927B2 (ja) 信号処理回路
KR102500150B1 (ko) 낮은 복잡성의 주파수 의존형 iq 불균형 보상을 위한 방법 및 장치
JP2006094486A (ja) 送信機および送信方法
CN106936519B (zh) 一种信号校准方法、装置及信号处理系统
JP2007318537A (ja) 歪補償装置及び歪補償方法
JP2004343753A (ja) 通信受信機および送信機
JPWO2011121979A1 (ja) 位相調整回路、位相調整方法
JP2010041470A (ja) 送信機及び送受信装置
US11671131B2 (en) Transmitter circuit, compensation value calibration device and method for calibrating IQ imbalance compensation values
JP2014239440A (ja) 高調波除去ミキサにおいて２次歪みを低減するための方法
FI64872B (fi) Reglerbar fasfoerskjutningskrets
KR101334098B1 (ko) 아날로그 iq 교정회로
EP1436900B1 (en) Analog baseband signal processing system and method
JP6602748B2 (ja) 受信器の低周波数変換時の二重ｃｏｒｄｉｃアーキテクチャを用いる直交位相の不釣り合いと利得の不釣り合いの補正
JP2007116240A (ja) デジタル変調信号発生装置
US20240187012A1 (en) Analog-to-digital converter system, receiver, base station, mobile device and method for analog-to-digital conversion
JP5104561B2 (ja) 直交信号出力回路
JP2009060174A (ja) 無線装置、無線回路および無線回路制御方法
JP2002152289A (ja) 歪み補償装置
US7412006B2 (en) Method and apparatus for RF carrier feedthrough suppression
JP5000108B2 (ja) ９０度分配器および高周波回路
JP2018501736A (ja) 信号増幅処理方法及び装置
JP2002151973A (ja) 送信装置及びプリディストーション歪補償方法

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161115

Year of fee payment: 6