KR101697752B1 - 쿼드래처 수신 신호의 광 대역폭 아날로그-디지털 변환을 위한 장치 및 방법 - Google Patents

쿼드래처 수신 신호의 광 대역폭 아날로그-디지털 변환을 위한 장치 및 방법 Download PDF

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Abstract

쿼드래처 수신 신호의 아날로그-디지털 변환을 위한 장치 및 방법이 본원에서 제공된다. 어떤 구현예에서, 트랜시버 시스템은 제 1 쿼드래처 수신 채널에 연관된 제 1 쌍의 아날로그-디지털 변환기(ADC) 및 제 2 쿼드래처 수신 채널에 연관된 제 2 쌍의 ADC을 적어도 포함한다. 제 1 및 제 2 쌍들의 ADC은 동일 수신 신호의 아날로그-디지털 변환을 제공할 수 있는데, 그러나 저역 통과 노이즈 프로파일 및 대역 통과 노이즈 프로파일과 같이, 서로에 관하여 서로 다른 노이즈 프로파일들을 가질 수 있다. 트랜시버 시스템은 어느 한쌍의 ADC 단독의 것에 비해 낮은 전체 노이즈 프로파일에 연관된 출력 신호를 발생하기 위해 적어도 제 1 및 제 2 쌍들의 ADC의 출력들을 조합하기 위한 재구축 필터를 추가로 포함할 수 있다.

Description

쿼드래처 수신 신호의 광 대역폭 아날로그-디지털 변환을 위한 장치 및 방법{APPARATUS AND METHODS FOR WIDE BANDWIDTH ANALOG-TO-DIGITAL CONVERSION OF QUADRATURE RECEIVE SIGNALS}
발명의 실시예는 전자 시스템에 관한 것으로, 특히 트랜시버 시스템에서 아날로그-디지털 변환에 관한 것이다.
수신기 또는 트랜시버 시스템과 같은 어떤 전자 시스템은 아날로그 쿼드래처 수신 신호를 디지털 데이터로 변환하기 위한 아날로그-디지털 변환기(ADC)를 포함할 수 있다. 예를 들면, 전자 시스템은 송신기로부터 수신된 신호를 복조하여 동상(I) 수신 신호 및 쿼드래처-상(Q) 수신 신호를 발생하는 복조기를 포함할 수 있다. 또한, ADC는 I 및 Q 수신 신호들을 디지털 처리 회로에 의해 더욱 처리될 수 있는 디지털 데이터로 변환하기 위해 사용될 수 있다.
예를 들면, 트랜시버 시스템에서 쿼드래처 수신 신호의 광 대역폭 아날로그-디지털 변환을 포함하여, 전자 시스템에서 개선된 아날로그-디지털 변환 수법에 대한 필요성이 있다.
요약
일 측면에서, 장치는 제 1 쿼드래처 수신 채널 및 제 2 쿼드래처 수신 채널을 포함하는 복수의 쿼드래처 수신 채널을 포함한다. 제 1 쿼드래처 수신 채널은 아날로그 수신 신호를 수신하게 구성되고, 제 1 디지털 I 신호를 발생하게 구성된 제 1 아날로그-디지털 변환기(ADC) 및 제 1 디지털 Q 신호를 발생하게 구성된 제 2 ADC를 포함한다. 제 2 쿼드래처 수신 채널은 아날로그 수신 신호를 수신하게 구성되고, 제 2 디지털 I 신호를 발생하게 구성된 제 3 ADC 및 제 2 디지털 Q 신호를 발생하게 구성된 제4 ADC를 포함한다. 제 1 및 제 2 ADC들은 주파수에 대한 제 1 노이즈 프로파일을 가지며, 제 3 및 제4 ADC들은 제 1 노이즈 프로파일과는 상이한, 주파수에 대한 제 2 노이즈 프로파일을 갖는다. 장치는 출력 I 신호를 발생하기 위해 적어도 제 1 및 제 2 디지털 I 신호들을 조합하고 출력 Q 신호를 발생하기 위해 적어도 상기 제 1 및 제 2 디지털 Q 신호들을 조합하게 구성된 재구축 필터를 추가로 포함한다.
또 다른 측면에서, 쿼드래처 수신 신호들의 아날로그-디지털 변환의 전기적으로-구현되는 방법이 제공된다. 방법은 제 1 쿼드래처 수신 채널에서 아날로그 수신 신호를 수신하는 단계; 제 1 쿼드래처 수신 채널의 제 1 아날로그-디지털 변환기(ADC)를 사용하여 제 1 디지털 I 신호를 발생하는 단계; 제 1 쿼드래처 수신 채널의 제 2 ADC를 사용하여 제 1 디지털 Q 신호를 발생하는 단계; 제 2 쿼드래처 수신 채널에서 아날로그 수신 신호를 수신하는 단계; 제 2 쿼드래처 수신 채널의 제 3 ADC를 사용하여 제 2 디지털 I 신호를 발생하는 단계; 제 2 쿼드래처 수신 채널의 제4 ADC를 사용하여 제 2 디지털 Q 신호를 발생하는 단계를 포함한다. 제 1 및 제 2 ADC들은 주파수에 대한 제 1 노이즈 프로파일을 가지며, 제 3 및 제4 ADC들은 상기 제 1 노이즈 프로파일과는 상이한, 주파수에 대한 제 2 노이즈 프로파일을 갖는다. 방법은 재구축 필터를 사용하여 출력 I 신호를 발생하게 2 이상의 디지털 I 신호들을 조합하는 단계, 재구축 필터를 사용하여 출력 Q 신호를 발생하게 2 이상의 디지털 Q 신호들을 조합하는 단계를 추가로 포함한다. 2 이상의 디지털 Q 신호들은 제 1 및 제 2 디지털 Q 신호들을 포함하며, 2 이상의 디지털 I 신호들은 제 1 및 제 2 디지털 I 신호들을 포함한다.
또 다른 측면에서, 트랜시버 시스템가 제공된다. 트랜시버 시스템은 아날로그 수신 신호를 수신하게 구성된 제 1 쿼드래처 수신 채널을 포함하고, 제 1 쿼드래처 수신 채널은 제 1 디지털 I 신호를 발생하게 구성된 제 1 아날로그-디지털 변환기(ADC) 및 제 1 디지털 Q 신호를 발생하게 구성된 제 2 ADC를 포함한다. 트랜시버 시스템은 아날로그 수신 신호를 수신하게 구성된 제 2 쿼드래처 수신 채널을 추가로 포함하고, 제 2 쿼드래처 수신 채널은 제 2 디지털 I 신호를 발생하게 구성된 제 3 ADC 및 제 2 디지털 Q 신호를 발생하게 구성된 제 4 ADC를 포함한다. 제 1 및 제 2 ADC들은 주파수에 대한 제 1 노이즈 프로파일을 가지며, 제 3 및 제4 ADC들은 제 1 노이즈 프로파일과는 상이한, 주파수에 대한 제 2 노이즈 프로파일을 갖는다. 트랜시버 시스템은 적어도 상기 제 1 및 제 2 디지털 I 신호들을 조합함으로써 출력 I 신호를 발생하고 적어도 상기 제 1 및 제 2 디지털 Q 신호들을 조합함으로써 출력 Q 신호를 발생하게 구성된 재구축 필터를 포함하는 디지털 처리 회로를 추가로 포함한다.
도 1a는 일 실시예에 따른 전자 시스템의 개요적 블록도이다.
도 1b는 또 다른 실시예에 따른 전자 시스템의 개요적 블록도이다.
도 2는 주파수에 대한 노이즈의 일예의 그래프이다.
도 3a는 재구축 필터의 실시예의 개요적 블록도이다.
도 3b는 도 3a의 재구축 필터의 일 구현예의 개요적 블록도이다.
도 3c는 도 3a의 재구축 필터의 또 다른 구현예의 개요적 블록도이다.
도 3d는 도 3a의 재구축 필터의 또 다른 구현예의 개요적 블록도이다.
도 3e는 도 3a의 재구축 필터의 또 다른 구현예의 개요적 블록도이다.
도 4a는 재구축 필터의 또 다른 실시예의 개요적 블록도이다.
도 4b는 재구축 필터의 또 다른 실시예의 개요적 블록도이다.
도 5a는 재구축 필터의 또 다른 실시예의 개요적 블록도이다.
도 5b는 도 5a의 재구축 필터의 일 구현예의 개요적 블록도이다.
도 6은 라디오 주파수 통신 시스템의 일예의 개요적 블록도이다.
도 7은 트랜시버 시스템의 일예의 개요적 블록도이다.
도 8은 일 실시예에 따른 트랜시버 시스템의 개요적 블록도이다.
실시예의 다음 상세한 설명은 발명의 구체적인 실시예를 여러 가지로 설명한 것이다. 그러나, 발명은 청구항에 의해 정의되고 커버되는 다수의 서로 다른 방법들로 실시될 수 있다.이 설명에서, 동일 참조부호가 동일 또는 기능적으로 유사한 요소들을 나타낼 수 있는 도면을 참조한다.
재구축 필터의 개요
쿼드래처 수신 신호의 광 대역폭 아날로그-디지털 변환을 위한 장치 및 방법이 본원에서 제공된다. 어떤 구현예에서, 트랜시버 시스템은 제 1 쿼드래처 수신 채널에 연관된 적어도 제 1 쌍의 아날로그-디지털 변환기(ADC) 및 제 2 쿼드래처 수신 채널에 연관된 제 2 쌍의 ADC를 포함한다. 본원에서 사용되는 바와 같이, 쿼드래처 수신 채널은 디지털 동상(I) 신호 및 디지털 쿼드래처-상(Q) 신호를 발생하기 위해 수신 신호 전부 또는 부분을 처리하기 위해 사용되는 수신기 회로를 지칭할 수 있다. 제 1 및 제 2 쿼드래처 수신 채널은 동일 수신 신호를 처리하기 위해 사용될 수 있는데, 그러나 제 1 및 제 2 쌍의 ADC들는 서로에 관하여 서로 다른, 주파수에 대한 노이즈 프로파일들을 가질 수 있다. 예를 들면, 일 예에서 제 1 쌍의 ADC는 저역 통과 구성에 있고 제 1 또는 저 주파수 범위에서 저 노이즈를 가질 수 있고, 제 2 쌍의 ADC은 대역 통과 구성에 있고 제 2 또는 고 주파수 범위에서 저 노이즈를 가질 수 있다. 트랜시버 시스템은 어느 한 쌍의 ADC만에 비해 더 낮은 전체 노이즈 프로파일에 연관된 출력 신호를 발생하기 위해 적어도 제 1 및 제 2 쌍들의 ADC의 출력들을 조합하기 위한 재구축 필터를 추가로 포함할 수 있다.
도 1a는 일 실시예에 따른 전자 시스템(10)의 개요적 블록도이다. 전자 시스템(10)은 제 1 쿼드래처 수신 채널(11a), 제 2 쿼드래처 수신 채널(11b), 제 3 쿼드래처 수신 채널(11c), 재구축 필터(7), 제 1 믹서(8a), 및 제 2 믹서(8b)를 포함한다. 제 1 쿼드래처 수신 채널(11a)은 제 1 ADC(1) 및 제 2 ADC(2)을 포함한다. 또한, 제 2 쿼드래처 수신 채널(11b)은 제 3 ADC(3) 및 제4 ADC(4)을 포함한다. 또한, 제 3 쿼드래처 수신 채널(11c)은 제 5 ADC(5) 및 제 6 ADC(6)을 포함한다. 전자 시스템(10)은 예를 들면 라디오 주파수(RF) 또는 중간 주파수(IF) 신호일 수 있는 수신 신호(RX)를 수신한다. 또한, 전자 시스템(10)은 동상(I) 출력 신호(OI) 및 쿼드래처-상(Q) 출력 신호(OQ)을 발생한다.
전자 시스템(10)이 3개의 쿼드래처 수신 채널을 포함하는 것으로서 도시되었을지라도, 전자 시스템(10)은 더 많은 또는 더 적은 쿼드래처 수신 채널을 포함할 수 있다. 예를 들면, 본원에 교시된 바는 2개의 쿼드래처 수신 채널, 3개의 쿼드래처 수신 채널, 또는 4개 이상의 쿼드래처 수신 채널을 포함하는 구성에 적용할 수 있다.
전자 시스템(10)은 트랜시버 또는 수신기 시스템의 부분에 대응할 수 있다. 따라서, 전자 시스템(10)은 명확성을 위해 도 1a에서 생략되어져 있는 추가의 성분 및 회로를 포함할 수 있다.
제 1 믹서(8a)는 수신 신호(RX) 및 I 클럭 신호(CLKI)을 수신하고, I 수신 신호(RI)을 발생한다. 제 2 믹서(8b)는 수신 신호(RX) 및 Q 클럭 신호(CLKQ)을 수신하고 Q 수신 신호(RQ)을 발생한다.
따라서, I 및 Q 수신 신호(RI, RQ)는 복조를 사용하여 수신기에 의해 발생된 아날로그 쿼드래처 수신 신호에 대응할 수 있다. 어떤 구현예에서, I 및 Q 수신 신호(RI, RQ)은 실질적으로 동일한 기간, 및 및 기간의 약 1/4 또는 약 90˚인 위상차를 갖는 쿼드래처 클럭 신호를 사용하여 복조에 의해 발생될 수 있다. 예를 들면, 일 예에서, I 클럭 신호(CLKI)은 사인 클럭 신호일 수 있고 Q 클럭 신호(CLKQ)은 코사인 클럭 신호일 수 있다.
예시된 구성에서, 제 1 ADC(1)은 I 수신 신호(RI)을 수신하고 제 1 디지털 I 신호(I1)를 발생하며 제 2 ADC(2)는 Q 수신 신호(RQ)를 수신하고 제 1 디지털 Q 신호(Q1)를 발생한다. 또한, 제 3 ADC(3)는 I 수신 신호(RI)를 수신하고 제 2 디지털 I 신호(I2)를 발생하며 제4 ADC(4)는 Q 수신 신호(RQ)를 수신하고 제 2 디지털 Q 신호(Q2)를 발생한다. 또한, 제 5 ADC(5)는 I 수신 신호(RI)를 수신하고 제 3 디지털 I 신호(I3)를 발생하며, 제 6 ADC(6)는 Q 수신 신호(RQ)를 수신하고 제 3 디지털 Q 신호(Q3)를 발생한다. 재구축 필터(7)는 제 1 내지 제 3 디지털 I신호(I1-I3) 및 제 1 내지 제 3 디지털 Q 신호(Q1-Q3)를 수신하고 I 및 Q 출력 신호(OI, OQ)를 발생한다.
특정 쿼드래처 수신 채널의 ADC들은 실질적으로 동일한, 주파수에 대한 노이즈 프로파일을 가질 수 있다. 예를 들면, 제 1 및 제 2 ADC(1, 2)은 유사한 노이즈 프로파일(N1)을 가질 수 있고, 제 3 및 제4 ADC(3, 4)은 유사한 노이즈 프로파일(N2)을 가질 수 있고, 제 5 및 제 6 ADC(5, 6)은 유사한 노이즈 프로파일(N3)을 가질 수 있다. 그러나, 서로 다른 쿼드래처 수신 채널의 ADC은 서로에 관하여 서로 다른 노이즈 프로파일들을 가질 수 있다. 예를 들면, 노이즈 프로파일(N1), 노이즈 프로파일(N2), 및 노이즈 프로파일(N3)은 서로로부터 상이할 수 있다.
쿼드래처 수신 채널의 노이즈 프로파일은 각 쿼드래처 수신 채널이 다른 쿼드래처 수신 채널의 노이즈 프로파일에 관하여 적어도 부분적으로 비-중첩할 수 있는 특정 범위의 주파수들에 걸쳐 비교적 저 노이즈를 가질 수 있게 구성될 수 있다. 예를 들면, 제 1 쿼드래처 수신 채널(11a)은 제 1 주파수 범위에 걸쳐 비교적 저 노이즈를 갖게 구성될 수 있고, 제 2 쿼드래처 수신 채널(11b)은 제 2 주파수 범위에 걸쳐 비교적 저 노이즈를 갖게 구성될 수 있고, 제 3 쿼드래처 수신 채널(11c)은 제 3 주파수 범위에 걸쳐 비교적 저 노이즈를 갖게 구성될 수 있다.
재구축 필터(7)는 비교적 낮은 전체 노이즈를 가진 출력 신호를 발생하기 위해 쿼드래처 수신 채널의 ADC들에 의해 발생된 디지털 출력 신호들을 조합하기 위해 사용될 수 있다. 쿼드래처 수신 채널들은 주파수에 따라 서로 다른 량들의 노이즈를 가질 수 있기 때문에, 재구축 필터(7)는 서로 다른 주파수 범위들에 걸쳐 쿼드래처 수신 채널들의 출력들을 선택적으로 조합하는 것에 기초하여 I 및 Q 출력 신호(OI, OQ)을 발생할 수 있다. 예를 들면, 한 특정한 쿼드래처 수신 채널이 다른 쿼드래처 수신 채널들에 관하여 어떤 한 주파수에서 비교적 저 노이즈를 가질 때, 재구축 필터(7)는 이 쿼드래처 수신 채널의 출력들에 기초하여 이 주파수에서 I 및 Q 출력 신호(OI, OQ)의 주파수 성분들을 발생할 수 있다.
일 실시예에서, 재구축 필터(7)는 제 1 내지 제 3 디지털 I 신호(I1-I3)의 가중된 합에 기초하여 I 출력 신호(OI)을 발생할 수 있고, 제 1 내지 제 3 디지털 Q 신호(Q1-Q3)의 가중된 합에 기초하여 Q 출력 신호(OQ)을 발생할 수 있다. 또한, 가중된 합의 계수들의 값들은 주파수에 걸쳐 변화시켜, 한 특정한 쿼드래처 수신 채널이 다른 쿼드래처 수신 채널들에 관하여 어떤 한 주파수에서 비교적 저 노이즈를 가질 때, 이 주파수에서 가중된 합에서 이 채널의 계수는 다른 채널들에 연관된 계수들의 것보다 크게 할 수 있게 한다. 이러한 방식으로, 재구축 필터를 구성함으로써, 재구축 필터는 임의의 쿼드래처 수신 채널 단독의 것에 관하여 더 낮은 전체 노이즈에 연관된 노이즈 프로파일을 가질 수 있다.
어떤 구현예에서, 제 1 내지 제 6 ADC(1-6)은 유사한 회로 토폴로지를 가질 수 있는데, 그러나 ADC을 디지털 방식으로 구성하는 것에 기초하여 서로 다른 노이즈 프로파일을 달성할 수 있다. 예를 들면, 일 실시예에서, ADC은 시그마 델타 변환기로서 구현되는데, 이것은 시그마 델타 변환기의 계수의 값을 디지털 방식으로 선택하는 것에 기초하여 제어될 수 있는 노이즈 프로파일을 가질 수 있다. 예를 들면, 시그마 델타 변환기는 노이즈가 주파수에 걸쳐 형상화될 수 있는 충분한 대역폭을 제공할 수 있는 입력 신호를 오버샘플링할 수 있는다. 예를 들면, 시그마 델타 기반의 변환기의 출력은 저역 통과 필터링되고 다운 샘플링되어 선택가능한 대역폭에 걸쳐 저 노이즈를 갖는 샘플 스트림을 생성할 수 있다.
본원에 교시된 바에 따라, 노이즈 형상화가 다른 주파수 범위에 걸쳐 노이즈가 증가하는 것을 무릎쓰고 한 주파수 범위에 걸쳐 노이즈를 감소시킬 수 있을지라도, 재구축 필터는 전체 향상된 노이즈 수행을 달성하기 위해 주파수에 대한 서로 다른 노이즈 프로파일들에 연관된 ADC의 출력들을 선택적으로 조합하기 위해 사용될 수 있다. ADC이 시그마 델타 변환기를 사용하여 구현되는 일 실시예가 기술되었을지라도, 본원에 교시된 바는 ADC이 다른 방법들로 구현되는 구성들에 적용될 수 있다.
도 1b은 또 다른 실시예에 따른 전자 시스템(19)의 개요적 블록도이다. 전자 시스템(19)은 제 1 쿼드래처 수신 채널(15), 제 2 쿼드래처 수신 채널(16), 제 3 쿼드래처 수신 채널(17), 및 재구축 필터(7)을 포함한다. 제 1 쿼드래처 수신 채널(15)은 제 1 및 제 2 ADC(1, 2)와, 제 1 쌍의 믹서(18a, 18b)을 포함한다. 제 2 쿼드래처 수신 채널(16)은 제 3 및 제 4 ADC(3, 4)와, 제 2 쌍의 믹서(18c, 18d)를 포함한다. 제 3 쿼드래처 수신 채널(17)은 제 5 및 제 6 ADC(5, 6)와 제 3 쌍의 믹서(18e, 18f)를 포함한다. 전자 시스템(19)은 수신 신호(RX)를 수신하고 I 및 Q 출력 신호(OI, OQ)을 발생한다.
도 1b의 전자 시스템(19)은 개별적인 믹서들이 각 쿼드래처 수신 채널에서 사용되는 구성을 전자 시스템(19)이 예시하는 것을 제외하고, 도 1a의 전자 시스템(10)과 유사하다. 예를 들면, 제 1 쿼드래처 수신 채널(15)의 제 1 쌍의 믹서(18a, 18b)는 각각 제 1 및 제 2 ADC(1, 2)에 대한 제 1 I 수신 신호 및 제 1 Q 수신 신호를 발생하기 위해 I 및 Q 클럭 신호(CLKI CLKQ)을 사용하여 수신 신호(RX)을 복조할 수 있다. 또한, 제 2 쿼드래처 수신 채널(16)의 제 2 쌍의 믹서(18c, 18d)는 각각 제 3 및 제 4 ADC(3, 4)에 대한 제 2 I 수신 신호 및 제 2 Q 수신 신호를 발생하기 위해 I 및 Q 클럭 신호(CLKI CLKQ)을 사용하여 수신 신호(RX)를 복조할 수 있다. 또한, 제 2 쿼드래처 수신 채널(17)의 제 3 쌍의 믹서(18e, 18f)는 각각 제 5 및 제 6 ADC(5, 6)에 대한 제 3 I 수신 신호 및 제 3 Q 수신 신호를 발생하기 위해 I 및 Q 클럭 신호(CLKI CLKQ)을 사용하여 수신 신호(RX)을 복조할 수 있다.
도 1a 내지 도 1b가 재구축 필터를 포함할 수 있는 전자 시스템의 두 예를 보일지라도, 재구축 필터는 매우 다양한 전자 시스템들에서 사용될 수 있다. 예를 들면, 본원에 교시된 바는 ADC 쌍들이 동일 I 및 Q 수신 신호를 수신하는 구성만이 아니라, ADC 쌍들이 공통의 라디오 주파수 신호로부터 발생된 서로 다른 I 및 Q 수신 신호들을 발생하는 구성에도 적용할 수 있다. 예를 들면, 본원에 교시된 바는 서로 다른 쌍들의 ADC이 복조 후 이득 및/또는 위상 미스매치를 갖는 I 및 Q 신호들을 수신하는 구성에 및/또는 수신 I 및 Q 신호가 별도의 복조기를 사용하여 발생되는 구성에 적용할 수 있다. 또한, 본원에 교시된 바는 하나 이상의 중간 주파수를 사용하는 다이렉트 변환 수신 및 수신기 둘 다에 적용할 수 있다.
도 2는 주파수에 대한 노이즈의 일예의 그래프(20)이다. 그래프(20)는 저역 통과 구성에서 제 1 쌍의 ADC의 제 1 또는 저역 통과 노이즈 프로파일(21)을 포함한다. 그래프(20)는 대역 통과 구성에서 제 2 쌍의 ADC의 제 2 또는 대역 통과 노이즈 프로파일(22)을 추가로 포함한다. 그래프가 2개의 쿼드래처 수신 채널에 연관된 구성을 예시할지라도, 본원에 교시된 바는 3개 이상의 쿼드래처 수신 채널을 사용하는 구성에도 적용할 수 있다.
본원에 기술된 바와 같이, 재구축 필터는 비교적 낮은 전체 노이즈를 갖는 출력 신호를 발생하기 위해 서로 다른 노이즈 프로파일들을 갖는 ADC들의 출력들을 조합하기 위해 사용될 수 있다. 예를 들면, 재구축 필터는 임의의 개별적인 ADC의 노이즈 프로파일에 비해 더 낮은 노이즈에 연관된 전체 노이즈 프로파일을 가질 수 있다.
예시된 구성에서, 저역 통과 노이즈 프로파일(21)은 약 0 MHz 내지 약 50 MHz 사이에 비교적 적은 량의 노이즈를 가질 수있고, 대역 통과 노이즈 프로파일(22)은 약 35 MHz 내지 약 70 MHz 사이에 비교적 적은 량의 노이즈를 가질 수 있다. 이에 따라, 본원에 교시된 바에 따라, 재구축 필터는 약 0 MHz 내지 약 70 MHz 사이에 주파수 범위에 걸쳐 비교적 저 노이즈를 갖는 출력 신호를 발생하기 위해 제 1 및 제 2 쌍의 ADC들의 출력 신호들을 조합하기 위해 사용될 수 있다. 서로 다른 노이즈 프로파일들을 가진 ADC들의 출력들을 조합하기에 적합한 재구축 필터의 다양한 실시예가 여기에서 상세히 기술될 것이다.
도 3a는 재구축 필터(30)의 일 실시예의 개요적 블록도이다. 재구축 필터(30)는 제 1 채널 불균형 관찰 블록(31), 제 2 채널 불균형 관찰 블록(32), 채널-대-채널 불균형 관찰 블록(33), 제 1 쿼드래처 오차(QE) 정정 블록(35), 제 2 QE 정정 블록(36), 제 1 지연 블록(37), 제 2 지연 블록(38), 정렬 필터(41), 및 합체 필터(42)를 포함한다. 본원에 기술된 여러 기능 블록들은 하드웨어 및/또는 소프트웨어/펌웨어에 의해 구현될 수 있다. 하드웨어의 예는 아날로그 회로, 디지털 회로, 등을 포함한다. 이들 회로는 집적회로로 구현될 수 있다. 소프트웨어/펌웨어가 적용될 수 있을 때, 소프트웨어/펌웨어를 위한 명령은 컴퓨터 판독가능 메모리에 저장되고 프로세서에 의해 실행될 수 있다. 재구축 필터(30)는 I 저 주파수 보정 수신 신호(LI), Q 저 주파수 보정 수신 신호(LQ), I 고 주파수 보정 수신 신호(HI), 및 Q 고 주파수 보정 수신 신호(HQ)을 수신한다. 또한, 재구축 필터(30)는 I 출력 신호(OI) 및 Q 출력 신호(OQ)을 발생한다.
I 및 Q 저 주파수 보정 수신 신호(LI, LQ)는 제 1 또는 저 주파수 범위에 걸쳐 저 노이즈 파워를 갖는 제 1 쌍의 ADC를 포함하는 제 1 쿼드래처 수신 채널로부터 발생될 수 있고, 반면 I 및 Q 고 주파수 보정 수신 신호(HI, HQ)는 제 2 또는 고 주파수 범위에 걸쳐 저 노이즈 파워를 갖는 제 2 쌍의 ADC을 포함하는 제 2 쿼드래처 수신 채널로부터 발생될 수 있다. 예를 들면, 어떤 구현예에서, 제 1 쌍의 ADC은 저 주파수에서 저 노이즈 파워에 기여할 수 있고, 반면 제 2 쌍의 ADC은 고 주파수, 또는 적어도 한 영역의 고 주파수에서 저 노이즈 파워에 기여할 수 있다. 예를 들면, 일 실시예에서, 제 1 쌍의 ADC은 저역 통과 노이즈 프로파일을 가질 수 있고 제 2 쌍의 ADC은 대역 통과 노이즈 프로파일을 가질 수 있다. I 및 Q 저 주파수 보정 수신 신호(LI, LQ)이 저 주파수에서 저 노이즈를 가질 수 있고 I 및 Q 고 주파수 보정 수신 신호(HI, HQ)이 고 주파수에서 저 노이즈를 가질 수 있을지라도, 이들 지칭은 우수한 신호 대 노이즈 비(SNR)의 상이한 대역폭들을 지칭할 수 있고 반드시 수신 신호가 캡처되는 대역폭을 지칭하는 것을 아닐 수 있다.
도 3a에 도시된 바와 같이, 제 1 채널 불균형 관찰 블록(31)은 I 및 Q 저 주파수 보정 수신 신호(LI, LQ)을 수신하고 제 1 불균형 관찰 신호를 발생한다. 또한, 제 2 채널 불균형 관찰 블록(32)은 I 및 Q 고 주파수 보정 수신 신호(HI, HQ)을 수신하고 제 2 불균형 관찰 신호를 발생한다. 또한, 채널-대-채널 불균형 관찰 블록(33)은 I 저 주파수 보정 수신 신호(LI) 및 Q 고 주파수 보정 수신 신호(HQ)을 수신하고 채널-대-채널 관찰 신호를 발생한다. 예시된 구성에서, 제 1 QE 정정 블록(35)은 I 및 Q 저 주파수 보정 수신 신호(LI, LQ) 및 제 1 불균형 관찰 신호를 수신하고, I 및 Q 정정된 저 주파수 보정 신호를 발생하며, 이는 각각 제 1 및 제 2 지연 블록(37, 38)에 입력들로서 제공된다. 제 1 및 제 2 지연 블록(37, 38)은 I 및 Q 정정된 저 주파수 보정 신호를 지연하여 각각 I 및 Q 정렬된 저 주파수 보정 신호를 발생할 수 있다. 제 2 QE 정정 블록(36)은 I 및 Q 고 주파수 보정 수신 신호(HI, HQ) 및 제 2 불균형 관찰 신호를 수신하고, I 및 Q 정정된 고 주파수 보정 신호를 발생하며, 이는 입력들로서 정렬 필터(41)에 제공된다. 정렬 필터(41)는 채널-대-채널 관찰 신호 및 I 및 Q 정렬된 저 주파수 보정 신호를 더욱 수신하고, I 및 Q 정렬된 고 주파수 보정 신호를 발생한다. 합체 필터(42)는 I 및 Q 정렬된 고 주파수 보정 신호 및 I 및 Q 정렬된 저 주파수 보정 신호를 수신하고 이들을 조합 또는 합체하여 I 및 Q 출력 신호(OI, OQ)을 발생한다.
예시된 재구축 필터(30)는 서로 다른 노이즈 프로파일들에 연관된 두 쿼드래처 수신 채널의 출력들을 조합하기 위해 사용될 수 있다. 예를 들면, I 및 Q 저 주파수 보정 수신 신호(LI, LQ)는 저 주파수에서 비교적 저 노이즈를 갖는 제 1 쿼드래처 수신 채널에 의해 발생될 수 있고, I 및 Q 고 주파수 보정 수신 신호(HI, HQ)는 제 1 쿼드래처 수신 채널의 것보다 높은 주파수들에서 비교적 저 노이즈를 갖는 제 2 쿼드래처 수신 채널에 의해 발생될 수 있다. 일 실시예에서, I 및 Q 저 주파수 보정 수신 신호(LI, LQ)는 저역 통과 구성에서 제 1 쌍의 시그마 델타 변환기에 의해 발생되고, I 및 Q 고 주파수 보정 수신 신호(HI, HQ)는 대역 통과 구성에서 제 2 쌍의 시그마 델타 변환기에 의해 발생된다. 그러나, 본원에 교시된 바는 다른 구성에도 적용될 수 있다.
재구축 필터(30)에 의해 발생된 I 및 Q 출력 신호(OI, OQ)는 I 및 Q 저 주파수 보정 수신 신호(LI, LQ) 또는 I 및 Q 고 주파수 보정 수신 신호(HI, HQ)에 관하여 낮은 량의 전체 노이즈를 가질 수 있다. 본원에 어떤 구현예에서, 재구축 필터에 의해 발생된 출력 신호의 노이즈 파워는 입력 쿼드래처 수신 채널의 노이즈 파워의 대략 덜 한 것 이하인 노이즈 파워를 가질 수 있다.
예시된 구성은 제 1 및 제 2 채널 불균형 관찰 블록(31, 32)을 포함하며, 이는 동상/쿼드래처-상(IQ) 불균형 또는 쿼드래처 이득 및 위상 오차를 검출하기 위해 사용될 수 있다. 예를 들면, 제 1 채널 불균형 관찰 블록(31)은 I 및 Q 저 주파수 보정 수신 신호(LI, LQ) 간에 IQ 불균형을 검출하기 위해 사용될 수 있고, 제 2 채널 불균형 관찰 블록(32)은 I 및 Q 고 주파수 보정 수신 신호(HI, HQ) 간에 IQ 불균형을 검출하기 위해 사용될 수 있다. 도 3a에 도시된 바와 같이, 제 1 및 제 2 채널 불균형 관찰 블록(31, 32)은 각각 제 1 및 제 2 불균형 관찰 신호를 발생할 수 있고, 이는 대략 동일한 크기 및 대략 90도 위상차의 신호에 관하여 입력 신호 간에 쿼드래처 이득 및/또는 위상 오차를 나타낼 수 있다. 어떤 구현예에서, 제 1 및 제 2 채널 불균형 관찰 블록(31, 32)는 수신된 I 및 Q 신호가 직교할지 여부를 판정하고 결과에 기초하여 관찰 신호를 발생하게 구성된다.
또한, 제 1 및 제 2 QE 정정 블록(35, 36)은 각각은 제 1 및 제 2 불균형 관찰 신호를 수신할 수 있고, 이는 관찰된 IQ 불균형에 대해 정정하기 위해 사용될 수 있다. 예를 들면, 어떤 구현예에서, 제 1 QE 정정 블록(35)에 의해 발생된 I 및 Q 정정된 저 주파수 보정 신호는 실질적으로 직교 관계를 가질 수 있고, 제 2 QE 정정 블록(36)에 의해 발생된 I 및 Q 보정 고 주파수 보정 신호는 실질적으로 직교 관계를 가질 수 있다. 따라서, 제 1 QE 정정 블록(35)은 저 주파수 보정 쿼드래처 수신 채널에 연관된 IQ 불균형을 제거하기 위해 사용될 수 있고, 제 2 QE 정정 블록(36)은 고 주파수 보정 쿼드래처 수신 채널에 연관된 IQ 불균형을 제거하기 위해 사용될 수 있다. 어떤 실시예에서, 제 1 및 제 2 불균형 관찰 신호는 제 1 및 제 2 QE 정정 블록(35, 36)에 대한 제어 신호를 발생하는 내장된 프로세서와 같은 프로세서에 의해 처리될 수 있다. 이렇게 하여 재구축 필터를 구성하는 것은 QE 정정 블록의 크기 및/또는 복잡성을 감소시킬 수 있다.
채널-대-채널 불균형 관찰 블록(33)은 채널-대-채널 관찰 신호를 발생하고, 이는 예시된 구성에서 I 저 주파수 보정 수신 신호(LI)와 Q 고 주파수 보정 수신 신호(HQ) 간에 정렬의 부재를 나타낼 수 있다. 일 실시예에서, 채널-대-채널 불균형 관찰 블록(33)은 I 저 주파수 보정 수신 신호(LI)의 크기 및 위상을 Q 고 주파수 보정 수신 신호(HQ)의 크기 및 위상과 비교할 수 있고, 결과에 기초하여 채널-대-채널 관찰 신호를 발생할 수 있다. 도 3a이 채널-대-채널 불균형 관찰 블록이 한 채널로부터 I 신호와 또 다른 채널로부터 Q 신호를 관찰하는 구성을 예시할지라도, 다른 구성이 가능하다. 예를 들면, 본원에 교시된 바는 채널-대-채널 불균형 관찰 블록이 한 채널의 I 신호 및 또 다른 채널의 I 신호 및/또는 한 채널의 Q 신호 및 또 다른 채널의 Q 신호를 관찰하는 구성에 적용할 수 있다.
도 3a가 두 채널 불균형 관찰 블록 및 한 채널-대-채널 불균형 관찰 블록을 사용하는 구성을 예시할지라도, 다른 구성이 가능하다. 예를 들면, 어떤 구현예에서, 불균형 관찰 블록은 멀티플렉스 및 시간 공유되어 채널내 및/또는 채널간 관찰들을 제공할 수 있다.
특정한 구성에서, 채널 불균형 관찰 블록은 부분적으로 교정 신호에 대한 채널의 응답을 관찰한 것에 기초하여 동작할 수 있다. 예를 들면, RF 교정 톤은 주파수에서 스텝되고 채널에 입력으로서 제공될 수 있고, 채널의 기저대역 I 및 Q 신호(응답은 IQ 불균형을 판정하기 위해 관찰될 수 있다. 또 다른 예로서, 송신기로부터 수신된 통신 신호는 교정 신호로서 사용될 수 있다. 예를 들면, 채널 불균형 관찰 블록 및 QE 정정 블록의 일 실시예는 전체를 본원에 참조로 포함시키는 "REAL-TIME I/Q IMBALANCE CORRECTION FOR WIDE-BAND RF RECEIVER" 명칭의 2013년 9월 19일에 미국특허 공개번호 2013/0243131로서 공개된 공통으로 소유된 출원번호 13/764,076에 기술된 바와 같을 수 있다. 특정한 구성에서, 채널-대-채널 불균형 관찰 블록은 부분적으로 두 쿼드래처 수신 채널의 응답을 교정 신호와 비교한 것에 기초하여 동작할 수 있다. 예를 들면, RF 교정 톤은 주파수에서 스텝되고 두 채널에 입력으로서 제공될 수 있고, 제 1 채널의 기저대역 I 신호(응답은 채널 간에 불균형을 판정하기 위해 제 2 채널의 기저대역 Q 신호(응답에 관하여 모니터될 수 있다. 또 다른 구현예에서, 포지티브 주파수와 네거티브 주파수 간에 예상되지 않은 상관은 채널 간에 불균형을 판정하기 위해 사용될 수 있다. 불균형 관찰의 여러 예가 위에 기술되었을지라도, 본원에 교시된 바는은 제공된 예들로 제한되지 않는다. 그보다는, 매우 다양한 기술은 두 신호 간에 이득 및/또는 위상차를 확인하기 위해 사용될 수 있다.
따라서, 교정 톤 또는 통신 교정 신호를 사용하여 불균형 관찰 및 정정 수법의 여러 예가 위에 기술되었을지라도 다른 구성이 가능하다.
정렬 필터(41)은 채널-대-채널 관찰 신호를 수신할 수 있는데, 정렬 필터(41)은 이를 사용하여 저 주파수 보정 쿼드래처 수신 채널과 고 주파수 보정 쿼드래처 수신 채널 간에 위상 및/또는 이득 미스매치를 제거할 수 있다. 예를 들면, 정렬 필터(41)은 각각 I 및 Q 정렬된 저 주파수 보정 신호에 관하여 실질적으로 동일 크기 및/또는 위상을 갖는 I 및 Q 정렬된 고 주파수 보정 신호를 발생하기 위해 채널-대-채널 관찰 신호를 사용할 수 있다. 어떤 실시예에서, 채널-대-채널 관찰 신호는 정렬 필터(41)에 대한 제어 신호를 발생할 수 있는 내장된 프로세서와 같은 프로세서에 의해 처리될 수 있다. 이렇게 하여 재구축 필터를 구성하는 것은 정렬 필터의 크기 및/또는 복잡성을 감소시킬 수 있다.
본원에 어떤 구현예에서, 재구축 필터의 출력에 연관된 공통 모드 위상 및/또는 이득 오차는 정렬을 위한 참조로서 작용하는 특정 ADC의 오차 이하일 수 있다. 예를 들면, 일 실시예에서, I 및 Q 출력 신호(OI, OQ)에 연관된 공통 모드 및/또는 이득 오차는 I 저 주파수 수신 신호(LI)을 발생하기 위해 사용된 ADC에 연관된 공통 모드 및/또는 이득 오차 미만일 수 있다. 그러나, 다른 구성이 가능하다.
합체 필터(42)는 각각 제 1 및 제 2 지연 블록(37, 38)에 의해 발생된 I 및 Q 정렬된 저 주파수 보정 신호를 조합하기 위해 사용될 수 있고, I 및 Q 정렬된 고 주파수 보정 신호는 정렬 필터(41)에 의해 발생된다. 특정한 구성에서, 합체 필터(42)는, 이를테면 주파수에 대한 상이한 가중 계수들을 가진 입력들로서 수신된 신호를 합산함으로써, 주파수 영역에서 정정을 제공하는 것에 기초하여 I 및 Q 출력 신호(OI, OQ)을 발생할 수 있다. 그러나, 예를 들면 시간 영역에서 정정을 제공하는 구성을 포함하여, 다른 구성이 가능하다. 특정한 구성에서, 합체 필터(42)은 이들을 합산하기 전에, 주파수에 걸쳐 출력 신호에서 노이즈 파워가 각 개개의 입력 채널의 노이즈 파워의 대략 덜한 것 이하가 되게 입력 신호를 감쇄시킬 수 있다. 따라서, 어떤 구현예에서, I 및 Q 출력 신호는 감소된 노이즈 프로파일을 가질 수 있으면서도 여전히 요망되는 이득 및 위상 관계를 유지할 수 있다.
도 3a가 본원에 교시된 바에 따라, 재구축 필터의 일 예를 예시할지라도, 예를 들면, 서로 다른 블록 및/또는 블록의 상이한 배열을 사용한 구성을 포함하여, 다른 구성이 가능하다.
도 3b은 도 3a의 재구축 필터의 일 구현예의 개요적 블록도이다. 예시된 재구축 필터(100)는 제 1 채널 불균형 관찰 블록(31), 제 2 채널 불균형 관찰 블록(32), 채널-대-채널 불균형 관찰 블록(33), 제 1 QE 정정 블록(55), 제 2 QE 정정 블록(56), 제 1 지연 블록(57), 제 2 지연 블록(58), 정렬 필터(61), 및 합체 필터(62)를 포함한다.
앞에서 기술된 바와 같이, 제 1 채널 불균형 관찰 블록(31)은 I 및 Q 저 주파수 보정 수신 신호(LI, LQ) 간에 IQ 불균형을 관찰하기 위해 사용될 수 있고, 제 2 채널 불균형 관찰 블록(32)은 I 및 Q 고 주파수 보정 수신 신호(HI, HQ) 간에 IQ 불균형을 관찰하기 위해 사용될 수 있다. 제 1 채널 불균형 관찰 블록(31)은 제 1 불균형 관찰 신호를 발생할 수 있고, 제 2 채널 불균형 관찰 블록(32)은 제 2 불균형 관찰 신호를 발생할 수 있다. 또한, 채널-대-채널 불균형 관찰 블록(33)은 I 저 주파수 보정 수신 신호(LI)와 Q 고 주파수 보정 수신 신호(HQ) 간에 이득 및/또는 위상차를 나타내는 채널-대-채널 관찰 신호를 발생하기 위해 사용될 수 있다.
제 1 QE 정정 블록(55)은 제 1 지연 블록(71), 제 1 가변 이득 블록(73), 제 1 쿼드래처-상 유한 임펄스 응답(QFIR) 필터(77), 및 제 1 QE 정정 가산기(81). 또한, 제 2 QE 정정 블록(56)은 제 2 지연 블록(72), 제 2 가변 이득 블록(74), 제 2 QFIR 필터(78), 및 제 2 QE 정정 가산기(82)를 포함한다.
제 1 QE 정정 블록(55)은 제 1 불균형 관찰 신호에 기초하여 I 저 주파수 보정 수신 신호에 관하여 Q 저 주파수 보정 수신 신호의 이득을 정정하고 및/또는 위상을 이동시킴으로써 저 주파수 보정 쿼드래처 수신 채널의 쿼드래처 오차를 정정하기 위해 사용될 수 있다. 본원에서 사용되는 바와 같이, 쿼드래처 오차는 특정 채널의 Q 신호와 I 신호 간에 차동 이득 및/또는 위상 오차를 지칭할 수 있다.
일 실시예에서, Q 정정된 저 주파수 보정 수신 신호는 I 저 주파수 보정 수신 신호(LI)와 Q 저 주파수 보정 수신 신호(LQ)의 지연된 버전과의 가중된 합에 의해 발생될 수 있다. 또한, 제 1 불균형 관찰 신호는 제 1 QFIR 필터(77)의 필터 계수 및 제 1 가변 이득 블록(73)의 이득을 제어하기 위해 사용될 수 있다. 이에 따라, 제 1 QFIR 필터(77) 및 제 1 가변 이득 블록(73)은 I 저 주파수 보정 수신 신호(LI)에 관하여 Q 저 주파수 보정 수신 신호(LQ)의 이득 및/또는 위상 미스매치를 정정하기 위해 동작할 수 있다.
유사하게, 제 2 QE 정정 블록(56)은 제 2 불균형 관찰 신호에 기초하여 I 고 주파수 보정 수신 신호에 관하여 Q 고 주파수 보정 수신 신호의 이득을 정정하고 및/또는 위상을 이동시킴으로써 고 주파수 보정 쿼드래처 수신 채널의 쿼드래처 오차를 정정하기 위해 사용될 수 있다. 예를 들면, 제 2 불균형 관찰 신호는 제 2 QFIR 필터(78)의 필터 계수 및 제 2 가변 이득 블록(74)의 이득을 제어하기 위해 사용될 수 있다.
제 1 및 제 2 지연 블록(71, 72)은 제 1 및 제 2 QE 정정 가산기(81, 82)에 의해 합산된 신호들을 정렬하기 위해 사용될 수 있다. 예를 들면, 일 실시예에서, 제 1 및 제 2 지연 블록(71, 72)은 지연 A을 갖는데, 이것은 제 1 및 제 2 QFIR 필터(77, 78)의 그룹 지연과 같게 되게 선택될 수 있다.
도 3b에 도시된 바와 같이, 정렬 필터(61)는 제 1 정렬 유한 임펄스 응답(AFIR) 필터(91), 제 2 AFIR 필터(92), 제 1 정렬 필터 감산기(83), 제 1 정렬 필터 가산기(84), 제 3 가변 이득 블록(75), 및 제4 가변 이득 블록(76)을 포함한다. 제 3 가변 이득 블록(75)은 Q 정렬된 저 주파수 보정 신호를 수신하는 입력, 및 제 1 정렬 필터 감산기(83)의 마이너스 입력에 전기적으로 연결된 출력을 포함한다. 제 1 AFIR 필터(91)는 I 정정된 고 주파수 보정 신호를 수신하는 입력, 및 제 1 정렬 필터 감산기(83)의 플러스 입력에 전기적으로 연결된 출력을 포함한다. 제 1 정렬 필터 감산기(83)는 제 1 AFIR 필터(91)의 출력으로부터 제 3 가변 이득 블록(75)의 출력을 감산함으로써 I 정렬된 고 주파수 보정 신호를 발생하는 출력을 추가로 포함한다. 제4 가변 이득 블록(76)은 I 정렬된 저 주파수 보정 신호를 수신하는 입력, 및 제 1 정렬 필터 가산기(84)의 제 1 입력에 전기적으로 연결된 출력을 포함한다. 제 2 AFIR 필터(92)는 Q 정정된 고 주파수 보정 신호를 수신하는 입력, 및 제 1 정렬 필터 가산기(84)의 제 2 입력에 전기적으로 연결된 출력을 포함한다. 제 1 정렬 필터 가산기(84)는 Q 정렬된 고 주파수 보정 신호를 발생하는 출력을 추가로 포함한다.
예시된 구성에서, 정렬 필터(61)는 위에 기술된 제 1 및 제 2 QE 정정 블록(55, 56)과 유사하게 동작할 수 있다. 예를 들면, 정렬 필터(61)는 채널-대-채널 관찰 신호에 기초하여 I 및 Q 정정된 저 주파수 보정 수신 신호에 관하여 I 및 Q 정정된 고 주파수 보정 수신 신호의 이득을 정정하고 및/또는 위상을 이동시킴으로써 채널-대-채널 불균형을 정정하기 위해 사용될 수 있다. 예를 들면, I 정렬된 고 주파수 보정 수신 신호는 Q 정렬된 저 주파수 보정 신호와 I 정정된 고 주파수 보정 수신 신호의 지연된 버전과의 가중된 합에 의해 발생될 수 있고, 채널-대-채널 관찰 신호는 제 1 AFIR 필터(91)의 필터 계수 및 제 3 가변 이득 블록(75)의 이득을 제어하기 위해 사용될 수 있다. 또한, Q 정렬된 고 주파수 보정 수신 신호는 I 정렬된 저 주파수 보정 수신 신호와 Q 정정된 고 주파수 보정 수신 신호의 지연된 버전과의 가중된 합에 의해 발생될 수 있고, 채널-대-채널 관찰 신호는 제 2 AFIR 필터(92)의 필터 계수와 제4 가변 이득 블록(76)의 이득을 제어하기 위해 사용될 수 있다. 특정한 구성에서, 제 1 및 제 2 지연 블록(57, 58)은 지연 B을 가지며, 이것은 제 1 및 제 2 AFIR 필터(91, 92)의 그룹 지연과 같게 되게 선택될 수 있다.
예시된 구성에서, 정렬 필터(61)는 Q 정렬된 저 주파수 보정 신호의 스케일된 버전을 사용하여 제 1 AFIR(91)에 의해 발생된 필터링된 I 신호를 조절하고, I 정렬된 저 주파수 보정 신호의 스케일된 버전을 사용하여 제 2 AFIR(92)에 의해 발생된 필터링된 Q 신호를 조절한다. I 신호에 기초하여 Q 신호를 조절한 것에 관하여, Q 신호에 기초하여 I 신호를 조절하는 것에 연관된 위상차는 I 정렬된 고 주파수 보정 신호를 발생하기 위해 제 1 정렬 필터 감산기(83)을 사용함으로써, 그리고 Q 정렬된 고 주파수 보정 신호를 발생하기 위해 제 1 정렬 필터 가산기(84)를 사용함으로써 보정될 수 있다. 그러나, 다른 구성이 가능하다. 예를 들면, 일 구현예에서, 제 1 정렬 필터 감산기(83)는 가산기를 사용하는 것을 위하여 생략되고, 제 3 가변 이득 블록(75)의 이득의 부호는 제4 가변 이득 블록(76)의 이득의 부호에 관하여 반전된다.
예시된 정렬 필터(61)는 고 주파수 보정 및 저 주파수 보정 쿼드래처 수신 채널의 이득 및/또는 위상 오차를 정정하기 위해 사용될 수 있다. 예시된 구성에서, 저 주파수 보정 수신 신호(LI)는 정렬을 위한 참조로서 작용한다. 그러나, 다른 구성이 가능하다. 정렬 필터(61)를 사용하여 채널을 매칭하는 것은 후속 합체 필터링에 연관된 공통 모드 이득 및/또는 위상 오차의 량을 감소시키는데 도움을 줄 수 있다.
예시된 구성에서, 합체 필터(62)는 제 1 및 제 2 합체 필터 가산기(85, 86), 제 1 및 제 2 합체 필터 감산기(87, 88), 제 1 및 제 2 저역 통과 유한 임펄스 응답(LPFIR) 필터(93, 94), 및 제 5 및 제 6 지연 블록(95, 96)을 포함한다. 도 3b에 도시된 바와 같이, 제 1 합체 필터 감산기(87)는 I 정렬된 고 주파수 보정 수신 신호를 I 정렬된 저 주파수 보정 수신 신호로부터 감산하고, 제 1 LPFIR 필터(93)는 제 1 합체 필터 감산기(87)의 출력을 필터링한다. 제 5 지연 블록(95)은 I 정렬된 고 주파수 보정 수신 신호를 지연시키고, 제 1 합체 필터 가산기(85)는 제 1 LPFIR 필터(93)의 출력과 제 5 지연 블록(95)의 출력을 합산하여 I 출력 신호(OI)을 발생한다. 유사하게, 제 2 합체 필터 감산기(88)는 Q 정렬된 고 주파수 보정 수신 신호를 Q 정렬된 저 주파수 보정 수신 신호로부터 감산하고, 제 2 LPFIR 필터(94)는 제 2 합체 필터 감산기(88)의 출력을 필터링한다. 또한, 제 6 지연 블록(96)은 Q 정렬된 고 주파수 보정 수신 신호를 지연시키고, 제 2 합체 필터 가산기(86)는 제 2 LPFIR 필터(94)의 출력과 제 6 지연 블록(96)의 출력을 합산하여 Q 출력 신호(OQ)을 발생한다.
예시된 합체 필터(62)는 약 1의 이득을 가질 수 있다. 예를 들면, I 및 Q 출력 신호(OI, OQ)는 저 주파수 보정 쿼드래처 수신 채널에 연관된 I 및 Q 신호를 저역 통과 필터링하고, 고 주파수 보정 쿼드래처 수신 채널에 연관된 I 및 Q 신호를 고역 통과 필터링하고, 결과를 합산한 것에 기초하여 발생될 수 있다. 예시된 구성이 합체 필터(62)에서 익스플리시트 고역 통과 필터를 포함하지 않을지라도, I 및 Q 고 주파수 정렬된 신호의 고역 통과 필터링은 부분적으로 전역 통과 필터의 출력으로부터 저역 통과 필터의 출력을 감산함으로써 임플리시트 제공된다. 특히, 제 5 및 제 6 지연 블록(95, 96)은 제 1 및 제 2 LPFIR 필터(93, 94)의 그룹 지연과 같게 되게 선택될 수 있는 지연(C)를 갖는 전역 통과 필터로서 동작할 수 있다. 제 1 합체 필터 감산기(87), 제 1 LPFIR 필터(93), 제 5 지연 블록(95), 및 제 1 합체 필터 가산기(85)의 총체적 동작은 I 정렬된 저 주파수 보정 수신 신호를 저역 통과 필터링하고, I 정렬된 고 주파수 보정 수신 신호를 고역 통과 필터링하고, 실질적으로 단위 이득을 가진 I 출력 신호(OI)을 발생하기 위해 결과들을 합산하는 것일 수 있다. 유사하게, 제 2 합체 필터 감산기(88), 제 2 LPFIR 필터(94), 제 6 지연 블록(96), 및 제 2 합체 필터 가산기(86)의 총체적 동작은 Q 정렬된 저 주파수 보정 수신 신호를 저역 통과 필터링하고, Q 정렬된 고 주파수 보정 수신 신호를 고역 통과 필터링하고, 실질적으로 단위 이득을 가진 Q 출력 신호(OQ)을 발생하기 위해 결과들을 합산하는 것일 수 있다.
이러한 방식으로 합체 필터(62)를 구성하는 것은 정렬 필터(41)에 의해 제거된 주파수에 걸쳐 공통 모드 오차, 및/또는 제 1 및 제 2 QE 정정 블록(55, 56)에 의해 제거된 쿼드래처 오차를 실질적으로 저하함이 없이 주파수에 걸쳐 감소된 노이즈 파워를 가진 I 및 Q 출력 신호(OI, OQ)을 갖게 할 수 있다. 본원에서 사용되는 바와 같이, 공통 모드 오차는 서로 다른 채널들에 연관된 I 신호 또는 Q 신호 간에 차동 이득 및/또는 위상 오차를 지칭할 수 있다.
어떤 구현예에서, 합체 필터(62)는 I 및 Q 출력 신호(OI, OQ)의 발생에 우세한 저 주파수 보정 쿼드래처 수신 채널에서 I 및 Q 출력 신호(I 및 Q)의 발생에 우세한 고 주파수 보정 쿼드래처 수신 채널로 요망되는 천이를 달성하기 위해 선택된 코너 주파수를 가질 수 있다. 예를 들면, 고 주파수 보정 쿼드래처 수신 채널 및 저 주파수 쿼드래처 보정 수신 채널이 도 2에 도시된 것들과 유사하게 노이즈 프로파일을 가질 때, 코너 주파수 미만에서 저역 통과 노이즈 프로파일(21)이 출력 신호의 발생을 좌우할 수 있게 되고 코너 주파수 이상에서 대역 통과 노이즈 프로파일(22)이 출력 신호의 발생을 좌우할 수 있게 될 수도 있게, 합체 필터(62)에 대해 약 45 MHz의 코너 주파수가 선택될 수도 있을 것이다. 노이즈 프로파일의 한 구체적 예가 기술되었을지라도, 다른 노이즈 프로파일 및/또는 코너 주파수들이 가능하다.
예시된 합체 필터(62)는 전체 노이즈에 감소를 제공할 수 있다. 예를 들면, 특정한 구성에서, 합체 필터(62)에 의해 발생된 I 및 Q 출력 신호(OI, OQ)에 있는 노이즈 파워는 채널의 노이즈 파워가 실질적으로 비상관되었을 때 고 주파수 쿼드래처 수신 채널 및 저 주파수 쿼드래처 수신 채널의 노이즈 파워 더 큰 것보다 약 3dB 적을 수 있다. 출력 신호에서 노이즈 파워에 감소는 완화된 합체 필터 롤-오프 제약에 이르게 할 수 있다. 또한, 저 주파수 및 고 주파수 쿼드래처 수신 채널이 저 노이즈 파워 대역폭의 충분한 중첩을 가질 때, 합체 필터의 구현 비용이 감소될 수 있다. 예를 들면, 어떤 구현예에서, 제 1 및 제 2 LPFIR 필터(93, 94)는 비교적 적은 수의 필터 탭을 갖고 구현될 수 있고, 이들 필터 탭에 연관된 계수들은 나타내기 위해 1만큼 작은 비트를 사용할 수 있다. 그러나, 다른 구성이 가능하다.
도 3b이 도 3a의 재구축 필터(30)의 일 구현예을 예시할지라도, 다른 구성이 가능하다. 예를 들면, 예시된 QE 정정 블록(55, 56), 정렬 필터(61), 및 합체 필터(62)이 유한 임펄스 응답(FIR) 필터를 포함하는 것으로서 예시되었을지라도, 본원에 교시된 바는은 무한 임펄스 응답(IIR) 필터, 또는 FIR 필터와 IIR 필터와의 조합을 사용하는 구현예와 같은, 다른 구성에 적용될 수 있다.
도 3c는 도 3a의 재구축 필터(30)의 또 다른 구현예의 개요적 블록도이다. 예시된 재구축 필터(109)는 제 1 채널 불균형 관찰 블록(31), 제 2 채널 불균형 관찰 블록(32), 채널-대-채널 불균형 관찰 블록(33), 제 1 및 제 2 지연 블록(57, 58), 및 합체 필터(62)를 포함하며, 이것은 앞서 기술된 바와 같을 수 있다. 재구축 필터(109)는 제 1 QE 정정 블록(25), 제 2 QE 정정 블록(26), 및 정렬 필터(27)를 추가로 포함한다.
도 3c의 재구축 필터(109)은 재구축 필터(109)가 QE 정정 블록의 그리고 정렬 필터의 상이한 구성을 포함하는 것을 제외하고, 도 3b의 재구축 필터(100)와 유사하다.
예를 들면, 도 3c의 제 1 QE 정정 블록(25)은 제 1 지연 블록(71), 제 1 실수 계수 QFIR 필터(77a), 제 1 허수 계수 QFIR 필터(77b), 및 제 1 QE 정정 가산기(81)를 포함한다. 또한, 도 3c의 제 2 QE 정정 블록(26)은 제 2 지연 블록(72), 제 2 실수 계수 QFIR 필터(78a), 제 2 허수 계수 QFIR 필터(78b), 및 제 2 QE 정정 가산기(82)를 포함한다. 제 1 지연 블록(71)은 I 저 주파수 보정 수신 신호(LI)을 수신하는 입력, 및 I 정정된 저 주파수 보정 수신 신호를 발생하는 출력을 포함한다. 또한, 제 1 실수 계수 QFIR 필터(77a)은 Q 저 주파수 보정 수신 신호(LQ)을 수신하는 입력, 및 제 1 QE 정정 가산기(81)의 제 1 입력에 전기적으로 연결된 출력을 포함한다. 또한, 제 1 허수 계수 QFIR 필터(77b)은 I 저 주파수 보정 수신 신호(LI)을 수신하는 입력, 및 제 1 QE 정정 가산기(81)의 제 2 입력에 전기적으로 연결된 출력을 포함한다. 제 1 QE 정정 가산기(81)는 Q 정정된 저 주파수 보정 수신 신호를 발생하는 출력을 추가로 포함한다. 제 2 지연 블록(72)은 I 고 주파수 보정 수신 신호(HI)을 수신하는 입력, 및 I 정정된 고 주파수 보정 수신 신호를 발생하는 출력을 포함한다. 또한, 제 2 실수 계수 QFIR 필터(78a)은 Q 고 주파수 보정 수신 신호(HQ)을 수신하는 입력, 및 제 2 QE 정정 가산기(82)의 제 1 입력에 전기적으로 연결된 출력을 포함한다. 또한, 제 2 허수 계수 QFIR 필터(78b)은 I 고 주파수 보정 수신 신호(HI)을 수신하는 입력, 및 제 2 QE 정정 가산기(82)의 제 2 입력에 전기적으로 연결된 출력을 포함한다. 제 2 QE 정정 가산기(82)는 Q 정정된 고 주파수 보정 수신 신호를 발생하는 출력을 추가로 포함한다.
예시된 정렬 필터(27)는 제 1 실수 계수 AFIR 필터(91a), 제 1 허수 계수 AFIR 필터(91b), 제 2 실수 계수 AFIR 필터(92a), 제 2 허수 계수 AFIR 필터(92b), 제 1 정렬 필터 감산기(83), 및 제 1 정렬 필터 가산기(84)를 포함한다. 제 1 실수 계수 AFIR 필터(91a)는 I 정정된 고 주파수 보정 수신 신호를 수신하는 입력, 및 제 1 정렬 필터 감산기(83)의 플러스 입력에 전기적으로 연결된 출력을 포함한다. 제 1 허수 계수 AFIR 필터(91b)는 Q 정정된 저 주파수 보정 수신 신호를 수신하는 입력, 및 제 1 정렬 필터 감산기(83)의 마이너스 입력에 전기적으로 연결된 출력을 포함한다. 제 1 정렬 필터 감산기(83)는 제 1 허수 계수 AFIR 필터(91b)의 출력을 제 1 실수 계수 AFIR 필터(91a)의 출력에서 감산함으로써 I 정렬된 고 주파수 보정 수신 신호를 발생하는 출력을 추가로 포함한다. 제 2 실수 계수 AFIR 필터(92a)는 Q 정정된 고 주파수 보정 수신 신호를 수신하는 입력, 및 제 1 정렬 필터 가산기(84)의 제 1 입력에 전기적으로 연결된 출력을 포함한다. 제 2 허수 계수 AFIR 필터(92b)는 I 정정된 저 주파수 보정 수신 신호를 수신하는 입력, 및 제 1 정렬 필터 가산기(84)의 제 2 입력에 전기적으로 연결된 출력을 포함한다. 제 1 정렬 필터 가산기(84)는 Q 정렬된 고 주파수 보정 수신 신호를 발생하는 출력을 추가로 포함한다.
도 3c가 정렬 필터(27)를 제 1 정렬 필터 감산기(83) 및 제 1 정렬 필터 가산기(84)를 포함하는 것으로서 도시할지라도, 다른 구성이 가능하다. 예를 들면, 일 구현예에서, 제 1 정렬 필터 감산기(83)는 가산기를 사용하는 것을 위하여 생략되고 제 1 허수 계수 AFIR 필터(91b)의 계수의 부호는 제 2 허수 계수 AFIR 필터(92b)의 계수의 부호에 관하여 반전된다.
도 3c의 예시된 정렬 필터(27)는 도 3b의 정렬 필터(61)에 관하여 향상된 정렬 정정을 제공하기 위해 사용될 수 있다. 예를 들면, 정렬 필터(27)는 실수 계수 AFIR 필터 및 허수 계수 AFIR 필터의 출력들의 합산에 기초하여 I 정렬된 고 주파수 보정 수신 신호를 발생하고, 실수 계수 AFIR 필터 및 허수 계수 AFIR 필터의 출력들의 합산에 기초하여 Q 정렬된 고 주파수 보정 수신 신호를 발생한다. AFIR 필터의 예시된 구성은 수신 신호 극성에 관하여 비대칭일 수 있는 위상 및/또는 이득 조절을 제공하게 동작할 수 있다. 예를 들면, 정렬 필터(27)는 수신 신호를 발생하기 위해 사용되는 국부 발진기 주파수 이상 또는 미만과 대략 동일한 량인 주파수에 대한 개별적인 이득 및/또는 위상 조절을 제공하기 위해 사용될 수 있다. 따라서, 예시된 구성은 주파수에 걸쳐 임의적인 이득 및/또는 위상 조절을 제공하기 위해서 Q 신호의 이득 및 위상을 조절하기 위해 실수 및 허수 필터 탭을 사용할 수 있다. 반대로, 실수 필터만을 사용하는 정정 수법은 이득 및/또는 위상 불균형을 정정하는데 있어 제한을 가질 수 있다. 예를 들면, 실수 필터는 국부 발진기 주파수 이상 또는 미만의 동일한 량의 주파수들에서 동일 량의 이득 조절을 제공하는 것으로 제한되고 및/또는 이러한 주파수에서 동일 크기 및 반대 극성의 위상 조절을 제공하는 것으로 제한될 수 있다.
또한, 예시된 제 1 및 제 2 QE 정정 블록(25, 26)은 도 3b의 제 1 및 제 2 QE 정정 블록(55, 56)에 관하여 향상된 쿼드래처 오차 정정을 제공할 수 있다. 예를 들면, 제 1 QE 정정 블록(25)은 실수 계수 AFIR 필터 및 허수 계수 AFIR 필터의 출력들의 합산에 기초하여 Q 정정된 저 주파수 보정 수신 신호를 발생하고, 제 2 QE 정정 블록(26)은 실수 계수 AFIR 필터 및 허수 계수 AFIR 필터의 출력들의 합산에 기초하여 Q 정정된 고 주파수 보정 수신 신호를 발생한다. 따라서, 제 1 및 제 2 QE 정정 블록(25, 26)은 수신 신호 극성에 관하여 비대칭일 수 있는 위상 및/또는 이득을 제공하기 위해 사용될 수 있다. 특정한 구성에서, 제 1 및 제 2 QE 정정 블록(25, 26)은 이를테면 도 1b의 전자 시스템(19)의 것과 유사한 구성에서와 같이, ADC 쌍들이 서로에 관하여 서로 다른 I 및 Q 신호들을 수신하는 구성에서 이득 및/또는 위상 정정을 제공하기 위해 사용될 수 있다.
도 3c의 재구축 필터(109)가 도 3b의 재구축 필터(100)에 관하여 향상된 쿼드래처 오차 정정 및/또는 정렬 정정을 제공하기 위해 사용될 수 있을지라도, 도 3c의 재구축 필터(109)는 도 3b에 도시된 구성에 관하여 더 크고 더 고가일 수 있고 및/또는 더 큰 량의 파워를 소비할 수도 있다.
도 3d는 도 3a의 재구축 필터(30)의 또 다른 구현예의 개요적 블록도이다. 예시된 재구축 필터(501)는 제 1 채널 불균형 관찰 블록(31), 제 2 채널 불균형 관찰 블록(32), 채널-대-채널 불균형 관찰 블록(33), 제 1 및 제 2 QE 정정 블록(55, 56), 제 1 및 제 2 지연 블록(57, 58), 및 정렬 필터(41)을 포함하고, 이들은 앞에서 기술된 바와 같을 수 있다. 재구축 필터(109)는 합체 필터(502)을 추가로 포함한다.
도 3d의 재구축 필터(501)는 재구축 필터(501)가 합체 필터의 상이한 구성을 포함하는 것을 제외하고 도 3b의 재구축 필터(100)와 유사하다.
예를 들면, 예시된 합체 필터(502)는 제 1 및 제 2 저역 통과 유한 임펄스 응답 LPFIR 필터(93, 94), 제 1 및 제 2 고역 통과 유한 임펄스 응답 (HPFIR) 필터(505, 506), 및 제 1 및 제 2 합체 필터 가산기(85, 86)를 포함한다. 도 3d에 도시된 바와 같이, 제 1 LPFIR 필터(93)는 저역 통과 필터링된 I 신호를 발생하기 위해 I 정렬된 저 주파수 보정 수신 신호를 저역 통과 필터링하고, 제 1 HPFIR 필터(505)는 고역 통과 필터링된 I 신호를 발생하기 위해 I 정렬된 고 주파수 보정 수신 신호를 고역 통과 필터링한다. 또한, 예시된 구성에서, 제 1 합체 필터 가산기(85)는 I 출력 신호(OI)을 발생하기 위해 저역 통과 필터링된 I 신호 및 고역 통과 필터링된 I 신호를 합산한다. 또한, 제 2 LPFIR 필터(94)는 저역 통과 필터링된 Q 신호를 발생하기 위해 Q 정렬된 저 주파수 보정 수신 신호를 저역 통과 필터링하며, 제 2 HPFIR 필터(506)는 고역 통과 필터링된 Q 신호를 발생하기 위해 Q 정렬된 고 주파수 보정 수신 신호를 고역 통과 필터링한다. 또한, 예시된 구성에서, 제 2 합체 필터 가산기(86)는 Q 출력 신호(OQ)을 발생하기 위해 저역 통과 필터링된 Q 신호 및 고역 통과 필터링된 Q 신호를 합산한다.
예시된 구성은 저역 통과 필터 및 고역 통과 필터의 출력을 합산한 것에 기초하여 I 출력 신호(OI)을 발생한다. 유사하게, 예시된 구성은 저역 통과 필터 및 고역 통과 필터의 합산한 것에 기초하여 Q 출력 신호(OQ)을 발생한다. 임플리시트 고역 통과 필터를 포함하는 도 3b에 도시된 구성과는 대조적으로, 예시된 구성은 익스플리시트 고역 통과 필터를 포함한다. 따라서, 예시된 구성은 구현하기가 더 비용이 들 수 있고 및/또는 고역 통과 필터 및 저역 통과 필터의 전달함수 간에 미스매치에 기인하여 주파수에 걸쳐 단위 이득을 갖지 않을 수 있다.
도 3e는 도 3a의 재구축 필터(30)의 또 다른 구현예의 개요적 블록도이다. 예시된 재구축 필터(520)은 제 1 및 제 2 QE 정정 블록(25, 26), 정렬 필터(27), 제 1 및 제 2 지연 블록(57, 58), 및 합체 필터(62)을 포함하는데, 이들은 앞에서 기술된 바와 같을 수 있다. 재구축 필터(520)는 제 1 채널 불균형 관찰 블록(521), 제 2 채널 불균형 관찰 블록(522), 채널-대-채널 불균형 관찰 블록(523), 제 1 필터 계수 판정 블록(531), 제 2 필터 계수 판정 블록(532), 및 제 3 필터 계수 판정 블록(533)을 추가로 포함한다.
제 1 채널 불균형 관찰 블록(521)은 제 1 데이터 버퍼(541a), 제 1 고속 푸리에 변환(FFT) 블록(542a), 및 제 1 불균형 검출 블록(543a)을 포함한다. 제 1 데이터 버퍼(541a)는 I 저 주파수 보정 수신 신호(LI) 및 Q 저 주파수 보정 수신 신호(LQ)을 수신하고 제 1 I 및 Q 버퍼된 신호를 발생한다. 제 1 FFT 블록(542a)은 제 1 I 및 Q 버퍼된 신호를 수신하고, FFT에 기초하여 제 1 I 및 Q 변환된 신호를 발생한다. 제 1 불균형 검출 블록(543a)은 제 1 I 및 Q 변환된 신호를 수신하고, 이 예에서 제 1 불균형 관찰 신호로서 총체적으로 동작하는, 제 1 이득 관찰 신호 및 제 1 위상 관찰 신호를 발생한다. 제 1 이득 관찰 신호 및 제 1 위상 관찰 신호는 제 1 채널의 I/Q 불균형을 정정하기 위해 한 분량의 이득 정정 및 한 분량의 위상 정정을 나타낼 수 있다. 제 2 채널 불균형 관찰 블록(522)은 제 2 데이터 버퍼(541b), 제 2 FFT 블록(542b), 및 제 2 불균형 검출 블록(543b)을 포함한다. 제 2 데이터 버퍼(541b)는 I 고 주파수 보정 수신 신호(HI) 및 Q 고 주파수 보정 수신 신호(HQ)을 수신하며 제 2 I 및 Q 버퍼된 신호를 발생한다. 제 2 FFT 블록(542b)는 제 2 I 및 Q 버퍼된 신호를 수신하며 제 2 I 및 Q 변환된 신호를 발생한다. 제 2 불균형 검출 블록(543b)은 제 2 I 및 Q 변환된 신호를 수신하며, 이 예에서 제 2 불균형 관찰 신호로서 총체적으로 동작하는 제 2 이득 관찰 신호 및 제 2 위상 관찰 신호를 발생한다.
채널-대-채널 불균형 관찰 블록(523)은 제 3 데이터 버퍼(541c), 제 3 FFT 블록(542c), 및 제 3 불균형 검출 블록(543c)을 포함한다. 제 3 데이터 버퍼(541c)는 I 저 주파수 보정 수신 신호(LI) 및 Q 고 주파수 보정 수신 신호(HQ)을 수신하고 제 3 I 및 Q 버퍼된 신호를 발생한다. 제 3 FFT 블록(542c)은 제 3 I 및 Q 버퍼된 신호를 수신하고 제 3 I 및 Q 변환된 신호를 발생한다. 제 3 불균형 검출 블록(543c)은 제 3 I 및 Q 변환된 신호를 수신하고 이 예에서 채널-대-채널 관찰 신호로서 총체적으로 동작하는 제 3 이득 관찰 신호 및 제 3 위상 관찰 신호를 발생한다. 도 3e이 채널-대-채널 불균형 관찰 블록이 제 1 및 제 2 불균형 관찰 블록과 유사한 구성을 사용하여 구현되는 구성을 예시할지라도, 다른 구성이 가능하다.
예시된 재구축 필터(520)는 제 1 내지 제 3 필터 계수 판정 블록(531-533)을 추가로 포함한다. 제 1 필터 계수 판정 블록(531)은 제 1 폴라 대 사각 변환기(544a) 및 제 1 역 고속 푸리에 변환(IFFT) 블록(545a)을 포함한다. 제 1 폴라 대 사각 변환기(544a)은 제 1 이득 관찰 신호 및 제 1 위상 관찰 신호를 수신하며, 폴라 대 사각 변환에 기초하여 제 1 실수 및 허수 신호를 발생한다. 제 1 IFFT 블록(545a)은 제 1 실수 및 허수 신호를 수신하고, 역 FFT에 기초하여 제 1 실수 계수 QFIR 필터(77a)를 위한 제 1 실수 필터 계수 및 제 1 허수 계수 QFIR 필터(77b)을 위한 제 1 허수 필터 계수를 발생한다. 제 2 필터 계수 판정 블록(532)은 제 2 폴라 대 사각 변환기(544b) 및 제 2 IFFT 블록(545b)을 포함한다. 제 2 폴라 대 사각 변환기(544b)는 제 2 이득 관찰 신호 및 제 2 위상 관찰 신호를 수신하고 제 2 실수 및 허수 신호를 발생한다. 제 2 IFFT 블록(545b)은 제 2 실수 및 허수 신호를 수신하고 제 2 실수 계수 QFIR 필터(78a)을 위한 제 2 실수 필터 계수 및 제 2 허수 계수 QFIR 필터(78b)을 위한 제 2 허수 필터 계수를 발생한다.
제 3 필터 계수 판정 블록(533)은 제 3 폴라 대 사각 변환기(544c), 제 3 IFFT 블록(545c), 제 1 계수 판정 감산기(546a), 및 제 2 계수 판정 감산기(546b)을 포함한다. 제 1 계수 판정 감산기(546a)는 제 2 이득 관찰 신호에서 제 3 이득 관찰 신호를 감산하여 이득 차이 신호를 발생한다. 제 2 계수 판정 감산기(546b)는 제 2 위상 관찰 신호에서 제 3 위상 관찰 신호를 감산하여 위상차 신호를 발생한다. 제 3 폴라 대 사각 변환기(544c)는 이득 차이 신호 및 위상차 신호를 수신하고 제 3 실수 및 허수 신호를 발생한다. 제 3 IFFT 블록(545c)는 제 3 실수 및 허수 신호를 수신하고, 제 1 및 제 2 실수 계수 AFIR 필터(91a, 92a)를 위한 제 3 실수 필터 계수 및 제 1 및 제 2 허수 계수 AFIR 필터(91b, 92b)를 위한 제 3 허수 필터 계수를 발생한다.
도 3e에 도시된 바와 같이, 제 1 및 제 2 필터 계수 판정 블록(531, 532)는 각각 제 1 및 제 2 QE 정정 블록(25, 26), 내 필터를 위한 필터 계수를 발생하고, 제 3 필터 계수 판정 블록(533)은 정렬 필터(27) 내 필터를 위한 필터 계수를 발생한다. 특정한 구성에서, 제 1 내지 제 3 필터 계수 판정 블록(531-533) 및/또는 제 1 내지 제 3 불균형 관찰 블록(521-523)의 전부 또는 부분은 프로세서를 사용하여 구현된다. 그러나, 다른 구성이 가능하다. 예를 들면, 일 실시예에서, 제 1 필터 계수 판정 블록(531)은 제 1 QE 정정 블록(25)의 부분으로서 구현되고, 제 2 필터 계수 판정 블록(532)은 제 2 QE 정정 블록(26)의 부분으로서 구현되고, 제 3 필터 계수 판정 블록(533)은 정렬 필터(27)이 부분으로서 구현된다.
예시된 불균형 관찰 블록(521-523)은 주파수에 걸쳐 이득 및 위상 미스매치를 측정하기 위해 사용될 수 있다. 예시된 구성은 필터 계수를 발생하기 위해 변환에 앞서 이득 및 위상 정정을 확인한다. 이렇게 하여 재구축 필터를 구성하는 것은 주파수에 걸쳐 이득 및 위상 조절을 제공하는데 도움을 줄 수 있다.
예시된 구성에서, 채널-대-채널 관찰은 I 저 주파수 보정 수신 신호(LI)을 Q 고 주파수 보정 수신 신호(HQ)와 비교함으로써 수행된다. 이렇게 하여 재구축 필터를 구성하는 것은 채널-대-채널 관찰 블록이 제 1 및 제 2 QE 정정 블록과 유사한 구조를 갖는 것을 허용할 수 있다. 그러나, 채널-대-채널 관찰 블록이 서로 다른 채널들의 I 신호 및/또는 서로 다른 채널들의 Q 신호를 비교하는 구현예와 같은 다른 구성이 가능하다.
도 3e에 도시된 바와 같이, 제 3 필터 계수 판정 블록(533)은 제 3 이득 관찰 신호에서 제 2 이득 관찰 신호를 감산한 것과, 제 3 위상 관찰 신호에서 제 2 위상 관찰 신호를 감산한 것에 기초하여 한 분량의 채널 정렬 정정을 판정한다. 따라서, 예시된 구성은 정렬 필터(27)를 사용하여 채널 정렬에 앞서 제 2 QE 정정 블록(26)이 적용하는 미스매치 미만의, 초기 채널-대-채널 미스매치를 정정한다. 그러나, 다른 구성이 가능하다. 예를 들면, 제 1 및 제 2 계수 판정 감산기(546a, 546b)는 채널-대-채널 불균형 관찰 블록이 서로 다른 채널들의 I 신호 혹은 서로 다른 채널들의 Q 신호를 비교함으로써 채널-대-채널 불균형 신호를 발생하는 구성에선 생략될 수 있다.
도 4a는 재구축 필터(110)의 일 실시예의 개요적 블록도이다. 재구축 필터(110)는 멀티플렉서(101), 불균형 관찰 블록(102), 프로세서(103), 제 1 및 제 2 QE 정정 블록(35, 36), 제 1 및 제 2 지연 블록(37, 38), 정렬 필터(41), 및 합체 필터(42)을 포함한다. 재구축 필터(110)은 I 및 Q 저 주파수 보정 수신 신호(LI, LQ) 및 I 및 Q 고 주파수 보정 수신 신호(HI, HQ)을 수신하고, I 및 Q 출력 신호(OI, OQ)을 발생한다.
도 4a의 재구축 필터(110)는 재구축 필터(100)가 도 3a에 도시된 채널-대-채널 불균형 관찰 블록(33) 및 제 1 및 제 2 채널 불균형 관찰 블록(31, 32)이 아니라, 멀티플렉서(101), 불균형 관찰 블록(102), 및 프로세서(103)를 포함하는 것을 제외하고, 도 3a의 재구축 필터(30)와 유사하다.
예시된 재구축 필터(110)는 불균형 관찰 블록(102)이 쿼드래처 수신 채널들 간에 멀티플렉스되고 시간-공유되는 구성을 예시한다. 예를 들면, 불균형 관찰 블록(102)은 제 1 시간 슬롯 동안 I 및 Q 저 주파수 수신 신호(LI, LQ)간에 IQ 불균형을 관찰하고, 제 2 시간 슬롯 동안 I 및 Q 고 주파수 수신 신호(HI, HQ) 간에 IQ 불균형을 관찰하고, 제 3 시간 슬롯 동안 I 저 주파수 수신 신호(LI)와 Q 고 주파수 수신 신호(HQ) 간에 채널-대-채널 불균형을 관찰할 수 있다. 또한, 멀티플렉서(101) 및 불균형 관찰 블록(102)은 필요시 채널간 및/또는 채널내 관찰을 반복하기 위해 사용될 수 있다. 불균형 관찰 블록을 멀티플렉싱 및 시간-공유함으로써, 재구축 필터는 감소된 성분 수, 낮아진 비용, 및/또는 작아진 면적을 가질 수 있다.
특정한 구성에서, 제 1, 제 2, 및 제 3 시간 슬롯들은 임의의 순서일 수 있고 및/또는 임의의 적합한 구간을 가질 수 있다. 예를 들면, 순서 및 구간은 미리 결정될 수도 있고 혹은 멀티플렉서(101)의 선택을 제어하는 제어 회로에 의해 동적으로 제어될 수도 있다. 특정한 구성에서, 시간 슬롯의 순서 및/또는 구간은 불균형 관찰 블록 및/또는 외부 명령 또는 제어로부터 수신된 정보에 기초할 수 있다.
또한, 도 4a에 도시된 구성은 정렬 필터(41) 및 제 1 및 제 2 QE 정정 블록(35, 36)에 대한 제어 신호를 발생하기 위해 불균형 관찰 신호를 처리하는 프로세서(103)에 불균형 관찰 블록(102)이 불균형 관찰 신호를 제공하는 수법을 도시한 것이다. 예를 들면, 어떤 구현예에서, 프로세서(103)는 가변 이득 블록을 위한 이득 제어 신호 및/또는 정렬 필터(41) 및 제 1 및 제 2 QE 정정 블록(35, 36)에서 사용되는 유한 임펄스 응답 필터를 위한 필터 계수를 발생하기 위해 사용될 수 있다.
일 실시예에서, 프로세서(103)는 트랜시버 시스템에서 다른 계산 동작을 위해 사용되는 내장된 프로세서이다. 이렇게 하여 내장된 프로세서를 사용하는 것은 구체적으로 불균형 관찰 신호를 처리하기 위해 별도의 프로세서가 사용되는 구성에 비해, 트랜시버 시스템 내 전체 하드웨어량을 감소시키는데 도움을 줄 수 있다. 특정한 구성에서, 프로세서(103)는 동일 또는 상이한 채널에 연관된 I 및 Q 수신 신호에 연관된 이득 및/또는 위상 오차를 나타내는 관찰 데이터를 수신할 수 있다. 또한, 프로세서(103)는 하나 이상의 QE 정정 블록 및/또는 정렬 필터에 기입될 수 있는 정정 계수를 계산하기 위해 관찰 데이터를 처리하기 위해 사용될 수 있다. 특정한 구성에서, 정정 계수의 계산은 연속적이기보다는 주기적일 수 있다. 예를 들면, 정정 계수의 계산의 빈도는 요망되는 파워 소비 수준에 기초할 수 있다. 일부 구현예에서, 특정 QE 정정 블록 또는 정렬 필터의 구성은 블록 또는 필터의 이전 상태 및 계산된 조절에 따라 부분적이거나 완전할 수 있다.
도 4a가 멀티플렉서 및 프로세서를 포함하는 재구축 필터를 도시할지라도, 본원에 교시된 바는 다른 구성에도 적용할 수 있다. 예를 들면, 어떤 구현예에서, 하나 이상의 QE 정정 블록은 프로세서의 사용없이 쿼드래처 오차 정정을 제공할 수 있다. 또한, 일부 구현예에서, 멀티플렉서는 다수의 불균형 신호를 처리하게 구성된 다수의 프로세서 또는 다수-입력 프로세서를 사용하는 것을 위하여 생략된다.
도 4b는 재구축 필터(111)의 또 다른 실시예의 개요적 블록도이다. 재구축 필터(111)는 제 1 및 제 2 채널 불균형 관찰 블록(31, 32), 채널-대-채널 불균형 관찰 블록(112), 제 1 및 제 2 QE 정정 블록(35, 36), 제 1 및 제 2 지연 블록(37, 38), 정렬 필터(41), 및 합체 필터(42)를 포함한다.
도 4b의 재구축 필터(111)는 재구축 필터(111)이 채널-대-채널 불균형 관찰 블록의 상이한 구현예를 포함하는 것을 제외하고, 도 3a의 재구축 필터(30)와 유사하다. 예를 들면, 도 3a에 도시된 채널-대-채널 불균형 관찰 블록(33)과는 대조적으로, 도 4a에 도시된 채널-대-채널 불균형 관찰 블록(112)는 I 및 Q 저 주파수 보정 수신 신호(LI, LQ) 및 I 및 Q 고 주파수 보정 수신 신호(HI, HQ) 둘 다를 수신한다.
어떤 구현예에서, 채널-대-채널 관찰 블록은 서로 다른 쿼드래처 수신 채널들의 I 및 Q 신호 둘 다를 관찰한 것에 기초하여 채널-대-채널 불균형 신호를 발생할 수 있다.
예를 들면, 특정한 구성에서, 두 쿼드래처 수신 채널의 불균형은 교정 톤 혹은 교정 톤들의 합과 같은, 교정 신호에 대한 채널 응답을 관찰한 것에 기초할 수 있다. 또한, 쿼드래처 수신 채널이 X 레이트로 샘플링하는 ADC를 포함할 때, 에일리어싱 없이 약 0 내지 약 X/2 사이에 주파수들을 나타내기 위해 I 신호 또는 Q 신호 단독이 사용될 수 있고, 반면 I 신호 및 Q 신호 둘 다는 에일리어싱없이 약 -X/2 내지 약 X/2 사이에 주파수들을 나타내기 위해 사용될 수 있다. 또한, 기지의 극성을 가진 교정 톤에 응하여 채널-대-채널 관찰이 수행될 때, 한 채널의 I 신호와 또 다른 채널의 I 신호 간에 비교 혹은 한 채널의 Q 신호와 또 다른 채널의 Q 신호 간에 비교는 채널들 간에 불균형을 판정하는데 충분할 수 있다. 그러나, 미지의 극성을 갖는 교정 톤에 응하여 채널-대-채널 관찰이 수행될 때, I 신호들 또는 Q 신호들 단독 간에 비교는 채널들 간에 불균형을 판정하는데 불충분할 수 있다. 예를 들면, 톤이 네거티브일 때, 톤은 에일리어스할 수 있고, 채널들 간에 관찰된 위상차의 극성은 실제 위상차를 추정하기 위해 반전될 것이다. 또한, 톤이 포지티브일 때, 톤은 에일리어스하지 않을 것이며 실제 위상차를 추정하기 위해 어떠한 반전도 필요로 하지 않을 것이다.
예시된 구성에서, 채널-대-채널 불균형 관찰 블록(112)은 두 쿼드래처 수신 채널들로부터 I 및 Q 신호를 비교하기 위해 사용될 수 있다. 예시된 구성은, 이를테면 교정 신호가 별도의 송신기에 의해 발생된 하나 이상의 교정 톤을 포함하는 구성과 같은, 미지의 극성을 가진 교정 신호를 사용하는 구성에서 채널-대-채널 불균형을 확인하기 위해 사용될 수 있다. 예를 들면, 교정 신호는 별도의 송신기에 의해 발생될 수 있고, 미지의 극성을 가질 수도 있고 및/또는 교정이 유용하게 되도록 제어되지 않을 수도 있다. 예시된 구성에서, 두 쿼드래처 수신 채널로부터 I 및 Q 신호가 관찰되고 약 -X/2 내지 약 X/2 간에 비교를 사용하여 비교될 수 있고, X는 쿼드래처 수신 채널에 연관된 ADC의 샘플링 레이트이다.
도 3e를 다시 참조하면, 일 실시예에서, 채널-대-채널 불균형 관찰 블록은 약 -X/2 내지 약 X/2 간에 쿼드래처 오차 미스매치를 확인하기 위해 한 쿼드래처 수신 채널의 I 신호를 또 다른 쿼드래처 수신 채널의 Q 신호와 비교하기 위해 사용될 수 있고, X는 쿼드래처 수신 채널에 연관된 ADC의 샘플링 레이트이다. 이 구성에서, 채널-대-채널 불균형 관찰 블록 및 제 1 및 제 2 채널 불균형 관찰 블록은 잇점이 있게 유사한 회로를 사용하여 구현될 수 있다. 또한, 채널-대-채널 불균형 관찰 블록의 관찰은 정렬 필터에 의해 적용된 정정을 확인하기 위해 조절될 수 있다. 예를 들면, 도 3e에 도시된 구성에서, 제 1 및 제 2 계수 판정 감산기(546a, 546b)는 정렬 필터의 정정을 위한 조절을 제공하기 위해 사용될 수 있다.
또 다른 실시예에서, 채널-대-채널 관찰 블록은 한 쿼드래처 수신 채널의 I 신호를 또 다른 쿼드래처 수신 채널의 I 신호와 비교하거나 한 쿼드래처 수신 채널의 Q 신호를 또 다른 쿼드래처 수신 채널의 Q 신호와 비교하기 위해 사용될 수 있다. 이렇게 하여, 채널-대-채널 관찰 블록을 구성하는 것은 정렬 필터 정정의 더 직접적인 확인을 제공할 수 있다. 그러나, 수신 신호들의 I 및 Q 둘 다는 이 실시예에서 일제히 고려되지 않기 때문에, 0 내지 X/2 밖에 수신 주파수는 에일리어스할 수 있다.
또 다른 실시예에서, 채널-대-채널 관찰 블록은 한 쿼드래처 수신 채널의 I 및 Q에 의해 나타낸 컴플렉스 신호를 또 다른 쿼드래처 수신 채널의 I 및 Q에 의해 나타낸 컴플렉스 신호와 비교하기 위해 사용될 수 있다. 이렇게 하여 채널-대-채널 관찰 블록을 구성하는 것은 약 -X/2 내지 약 X/2 간에 쿼드래처 오차 미스매치의 확인을 허용하며, X는 쿼드래처 수신 채널에 연관된 ADC의 샘플링 레이트이다.
도 5a는 재구축 필터(150)의 또 다른 실시예의 개요적 블록도이다. 재구축 필터(150)는 제 1 채널 불균형 관찰 블록(31), 제 2 채널 불균형 관찰 블록(32), 제 1 채널-대-채널 불균형 관찰 블록(33), 제 1 QE 정정 블록(35), 제 2 QE 정정 블록(36), 제 1 지연 블록(37), 제 2 지연 블록(38), 제 1 정렬 필터(41), 및 제 1 합체 필터(42)을 포함하며, 이들은 도 3a의 재구축 필터(30)를 참조하여 앞에서 기술된 바와 같을 수 있다. 재구축 필터(150)는 제 3 채널 불균형 관찰 블록(131), 제4 채널 불균형 관찰 블록(132), 제 2 채널-대-채널 불균형 관찰 블록(134), 제 3 채널-대-채널 불균형 관찰 블록(135), 제 3 QE 정정 블록(137), 제4 QE 정정 블록(138), 제 2 정렬 필터(142), 제 3 정렬 필터(143), 제 2 합체 필터(152), 및 제 3 합체 필터(153)를 추가로 포함한다. 예시된 재구축 필터(150)는 제 1 I 수신 신호(I1), 제 1 Q 수신 신호(Q1), 제 2 I 수신 신호(I2), 제 2 Q 수신 신호(Q2), 제 3 I 수신 신호(I3), 제 3 Q 수신 신호(Q3), 제4 I 수신 신호(I4), 및 제4 Q 수신 신호(Q4)을 수신한다. 또한, 재구축 필터(150)는 I 출력 신호(OI) 및 Q 출력 신호(OQ)을 발생한다.
제 1 채널 불균형 관찰 블록(31)은 제 1 I 및 Q 수신 신호(I1, Q1)에 연관된 제 1 쿼드래처 수신 채널의 IQ 불균형에 대응하는 제 1 불균형 관찰 신호를 발생할 수 있다. 유사하게, 제 2 내지 제4 채널 불균형 관찰 블록(32, 131, 132)은 각각 제 2 내지 제4 쿼드래처 수신 채널에 연관된 제 2 내지 제4 불균형 관찰 신호를 발생할 수 있다. 제 1 채널-대-채널 불균형 관찰 블록(33)은 제 1 I 수신 신호(I1) 및 제 2 Q 수신 신호(Q2)을 수신하며 제 1 채널-대-채널 관찰 신호를 발생한다. 유사하게, 제 2 및 제 3 채널-대-채널 불균형 관찰 블록(134, 135)은 각각 제 1 I 수신 신호(I1) 및 제 3 및 제4 Q 수신 신호(Q3, Q4)을 수신하며 제 2 및 제 3 채널-대-채널 관찰 신호를 발생한다. 제 1 QE 정정 블록(35)은 제 1 쿼드래처 수신 채널에 연관된 제 1 불균형 관찰 신호 및 I 및 Q 수신 신호를 수신하고, 제 1 채널 I 및 Q 정정된 신호를 발생한다. 유사하게, 제 2 내지 제4 QE 정정 블록(36, 137, 138)은 각각 제 2 내지 제4 쿼드래처 수신 채널에 연관된 제 2 내지 제4 불균형 관찰 신호 및 I 및 Q 신호를 수신하며, 각각 제 2 내지 제4 채널 I 및 Q 정정된 신호를 발생한다.
제 1 및 제 2 지연 블록(37, 38)은 각각 제 1 채널 I 및 Q 정정된 신호를 수신하며, 제 1 채널 I 및 Q 정렬된 신호를 발생한다. 제 1 정렬 필터(41)는 제 1 채널-대-채널 관찰 신호, 제 1 채널 I 및 Q 정렬된 신호, 및 제 2 채널 I 및 Q 정정된 신호를 수신하고, 제 2 채널 I 및 Q 정렬된 신호를 발생한다. 제 2 정렬 필터(142)는 제 2 채널-대-채널 관찰 신호, 제 1 채널 I 및 Q 정렬된 신호, 및 제 3 채널 I 및 Q 정정된 신호를 수신하고 제 3 채널 I 및 Q 정렬된 신호를 발생한다. 제 3 정렬 필터(143)은 제 3 채널-대-채널 관찰 신호, 제 1 채널 I 및 Q 정렬된 신호, 및 제4 채널 I 및 Q 정정된 신호를 수신하고, 제4 채널 I 및 Q 정렬된 신호를 발생한다. 제 1 합체 필터(42)는 제 1 채널 I 및 Q 정렬된 신호, 제 2 채널 I 및 Q 정렬된 신호를 수신하고 제 1 합체된 I 신호 및 제 1 합체된 Q 신호를 발생한다. 제 2 합체 필터(152)는 제 3 채널 I 및 Q 정렬된 신호, 제4 채널 I 및 Q 정렬된 신호를 수신하고 제 2 합체된 I 신호 및 제 2 합체된 Q 신호를 발생한다. 제 3 합체 필터(153)는 제 1 및 제 2 합체된 I 신호 및 제 1 및 제 2 합체된 Q 신호를 수신하고 I 및 Q 출력 신호(OI, OQ)을 발생한다.
예시된 재구축 필터(150)는 서로 다른 노이즈 프로파일들에 연관된 4개의 쿼드래처 수신 채널의 출력을 조합하기 위해 사용될 수 있다. 예를 들면, 제 1 채널 I 및 Q 신호(I1, Q1)는 제 1 노이즈 프로파일에 연관될 수 있고, 제 2 채널 I 및 Q 신호(I2, Q2)은 제 2 노이즈 프로파일에 연관될 수 있고, 제 3 채널 I 및 Q 신호(I3, Q3)은 제 3 노이즈 프로파일에 연관될 수 있고, 제4 채널 I 및 Q 신호는 제4 노이즈 프로파일에 연관될 수 있다. 각 노이즈 프로파일은 어떤 주파수 범위에 걸쳐 다른 노이즈 프로파일에 관하여 더 낮은 노이즈를 가질 수 있고, 재구축 필터(150)는 서로 다른 주파수들에 걸쳐 채널들에 연관된 I 및 Q 신호를 선택적으로 조합하여 임의의 개개의 채널의 것에 관하여 낮은 전체 노이즈 프로파일을 갖는 출력 신호를 발생하기 위해 사용될 수 있다.
도 5a에 도시된 바와 같이, 제 1 및 제 2 쿼드래처 수신 채널에 연관된 I 및 Q 신호는 제 1 합체된 I 신호 및 제 1 합체된 Q 신호를 발생하기 위해 제 1 합체 필터(42)를 사용하여 합체된다. 또한, 제 3 및 제4 쿼드래처 수신 채널에 연관된 I 및 Q 신호는 제 2 합체된 I 신호 및 제 2 합체된 Q 신호를 발생하기 위해 제 2 합체 필터(152)를 사용하여 합체된다. 또한, 제 3 합체 필터(153)는 제 1 및 제 2 합체된 I 신호를 합체하여 I 출력 신호(OI)을 발생하고, 제4 합체 필터(154)는 제 1 및 제 2 합체된 Q 신호를 합체하여 Q 출력 신호(OQ)을 발생한다.
예시된 구성에서, 제 1 I 수신 신호(I1)는 다른 I 및 Q 신호에 정정 및 정렬 동작을 위한 참조로서 선택된다. 그러나, 다른 구성이 가능하다.
도 5a가 4개의 쿼드래처 수신 채널을 사용하는 구성을 예시할지라도, 본원에 교시된 바는 짝수개의 쿼드래처 수신 채널을 가진 구성 및 홀수개의 쿼드래처 수신 채널을 가진 구성 둘 다를 포함하여, 더 많은 또는 더 적은 쿼드래처 수신 채널을 갖는 구성에 적용할 수 있다. 예를 들면, 합체 필터는 입력 채널의 노이즈 프로파일에 기초하여 선택된 차단 주파수를 갖게 합체 필터를 구성함으로써 대약 동일한 그룹 지연을 갖는 입력들을 합체하기 위해 사용될 수 있다. 또한, 합체 필터는 조합될 수 있는 다수의 쿼드래처 수신 채널을 증가시키기 위해 추가의 채널 입력들을 포함하게 종속연결 및/또는 구성될 수 있다.
도 5a의 재구축 필터(150)의 추가의 상세는 앞에서 기술된 것들과 유사할 수 있다.
도 5b는 도 5a의 재구축 필터의 일 구현예의 개요적 블록도이다. 재구축 필터(200)는 제 1 채널 불균형 관찰 블록(31), 제 2 채널 불균형 관찰 블록(32), 제 3 채널 불균형 관찰 블록(131), 제4 채널 불균형 관찰 블록(132), 제 1 채널-대-채널 불균형 관찰 블록(33), 제 2 채널-대-채널 불균형 관찰 블록(134), 제 3 채널-대-채널 불균형 관찰 블록(135), 제 1 QE 정정 블록(55), 제 2 QE 정정 블록(56), 제 1 지연 블록(57), 제 2 지연 블록(58), 제 1 정렬 필터(61), 및 제 1 합체 필터(62)을 포함하는데, 이들은 앞에서 기술된 바와 같을 수 있다. 재구축 필터(200)는 제 3 QE 정정 블록(155), 제4 QE 정정 블록(156), 제 2 정렬 필터(160), 제 3 정렬 필터(161), 제 2 합체 필터(163), 및 제 3 합체 필터(164)를 추가로 포함한다.
제 3 QE 정정 블록(155)은 제 3 QFIR(179), 제 3 QE 정정 가산기(181), 제 7 지연 블록(171), 및 제 5 가변 이득 블록(173)을 포함한다. 제4 QE 정정 블록(156)은 제4 QFIR(180), 제4 QE 정정 가산기(182), 제 8 지연 블록(172), 및 제 6 가변 이득 블록(174)을 포함한다. 제 3 및 제4 QE 정정 블록(155, 156)은 제 1 및 제 2 QE 정정 블록(55, 56)에 관하여 앞서 기술된 것과 유사한 방식으로 동작할 수 있다. 제 2 정렬 필터(160)는 제 3 및 제4 AFIR(191, 192), 제 2 정렬 필터 감산기(183), 제 2 정렬 필터 가산기(184), 및 제 7 및 제 8 가변 이득 블록(175, 176)을 포함한다. 제 3 정렬 필터(161)은 제 5 및 제 6 AFIR(193, 194), 제 3 정렬 필터 감산기(185), 제 3 정렬 필터 가산기(186), 및 제 9 및 제 10 가변 이득 블록(177, 178)을 포함한다. 제 3 및 제4 정렬 필터(160, 161)는 제 1 정렬 필터(61)에 관하여 앞서 기술된 것과 유사한 방식으로 동작할 수 있다. 제 2 합체 필터(163)은 제 3 및 제4 LPFIR 필터(105, 106), 제 3 및 제4 합체 필터 감산기(117, 118), 제 9 및 제 10 지연 블록(121, 122), 및 제 3 및 제4 합체 필터 가산기(187, 188)를 포함한다. 제 3 합체 필터(164)는 제 5 및 제 6 LPFIR 필터(107, 108), 제 5 및 제 6 합체 필터 감산기(119, 120), 제 11 및 제 12 지연 블록(123, 124), 및 제 5 및 제 6 합체 필터 가산기(189, 190)를 포함한다. 제 2 및 제 3 합체 필터(163, 164)는 제 1 합체 필터(62)에 관하여 앞서 기술된 것과 유사한 방식으로 동작할 수 있다.
재구축 필터(200)의 추가의 상세는 앞서 기술된 것과 유사할 수 있다.
디지털 전치 왜곡에 재구축 필터의 한 응용의 개요
위에 기술된 바와 같이, 재구축 필터는 트랜시버 시스템에서 쿼드래처 수신 신호의 광 대역폭 아날로그-디지털 변환을 제공하기 위해 사용될 수 있다. 디지털 전치 왜곡 관찰을 위한 향상된 대역폭을 제공하기 위해 재구축 필터의 예시적 응용이 이제 기술될 것이다. 재구축 필터가 디지털 전치 왜곡의 맥락에서 이하 기술될지라도, 본원에 기술된 재구축 필터는 다른 시스템 및/또는 응용에서 사용될 수 있다.
도 6은 라디오 주파수 통신 시스템(220)의 일예의 개요적 블록도이다. 라디오 주파수 통신 시스템(220)은 트랜시버 시스템(201), 제 1 파워 증폭기(PA)(202a), 제 2 PA(202b), 제 1 저 노이즈 증폭기(LNA)(203a), 제 2 LNA(203b), 제 1 방향성 커플러(204a), 제 2 방향성 커플러(204b), 제 1 안테나 스위치 모듈(205a), 제 2 안테나 스위치 모듈(205b), 제 1 안테나(206a), 및 제 2 안테나(206b)를 포함한다.
라디오 주파수 통신 시스템(220)이 2개의 수신 경로, 2개의 송신 경로, 및 2개의 안테나를 포함하는 것으로서 예시될지라도, 본원에 교시된 바는 더 많은 또는 더 적은 수신 경로, 더 많은 또는 더 적은 송신 경로, 및/또는 더 많은 또는 더 적은 안테나를 사용하는 구성들에도 적용할 수 있다.
트랜시버 시스템(201)은 발진기(211), 제 1 송신기(212a), 제 2 송신기(212b), 제 1 수신기(213a), 및 제 2 수신기(213b)를 포함한다. 제 1 수신기(213a)는 제 1 기저대역 프로세서(214a), 제 1 수신 프론트-엔드 모듈(FEM)(215a), 및 제 1 관찰 FEM(216a)을 포함한다. 제 2 수신기(213b)는 제 2 기저대역 프로세서(214b), 제 2 수신 FEM(215b), 및 제 2 관찰 FEM(216b)을 포함한다.
제 1 LNA(203a) 및 제 1 PA(202a)은 제 1 안테나 스위치 모듈(205a)을 통해 제 1 안테나(206a)에 전기적으로 결합된다. 또한, 제 2 LNA(203b) 및 제 2 PA(202b)은 제 2 안테나 스위치 모듈(205b)을 통해 제 2 안테나(206b)에 전기적으로 결합된다. 제 1 송신기(212a)는 증폭을 위해 제 1 PA(202a)에 제공되는 제 1 송신 신호(T1)를 발생한다. 제 2 송신기(212b)는 증폭을 위해 제 2 PA(202b)에 제공되는 제 2 송신 신호(T2)를 발생한다. 제 1 LNA(203a)은 제 1 수신 FEM(215a)에 제공되는 제 1 수신 신호(R1)를 발생한다. 또한, 제 2 LNA(203b)은 제 2 수신 FEM(215b)에 제공되는 제 2 수신 신호(R2)를 발생한다. 제 1 방향성 커플러(204a)은 제 1 PA(202a)의 출력 파워를 감지함으로써 제 1 방향성 커플러 신호(D1)를 발생하며, 제 1 방향성 커플러 신호(D1)를 제 1 관찰 FEM(216a)에 제공한다. 제 2 방향성 커플러(204b)은 제 2 PA(202b)의 출력 파워를 감지함으로써 제 2 방향성 커플러 신호(D2)를 발생하며, 제 2 방향성 커플러 신호(D2)를 제 2 관찰 FEM(216b)에 제공한다. 도 6에 도시된 바와 같이, 제 1 수신 FEM(215a) 및 제 1 관찰 FEM(216a)은 제 1 기저대역 프로세서(214a)에 전기적으로 결합되며, 제 2 수신 FEM(215b) 및 제 2 관찰 FEM(216b)은 제 2 기저대역 프로세서(214b)에 전기적으로 결합된다. 발진기(211)는 예를 들면, 변조 및/또는 복조를 위해 쿼드래처 클럭 신호를 발생하기 위한 것을 포함하여, 제 1 및 제 2 수신기(213a, 213b) 및/또는 제 1 및 제 2 송신기(212a, 212b)의 전부 또는 부분에 의해 사용될 수 있다.
어떤 통신 시스템은 다수의 안테나를 가진 기지국을 사용하여 통신할 수 있다. 예를 들면, 기지국은 2 안테나, 4 안테나, 8 안테나, 또는 또 다른 수의 안테나를 포함할 수 있다. 특정한 구성에서, 다수-안테나 시스템은 다수 송신 및 수신 경로들을 가진 트랜시버 시스템을 포함할 수 있다. 예를 들면, 예시된 구성에서, 트랜시버 시스템(201)은 두 송신 경로 및 두 수신 경로에 연관된 두 개의 트랜시버를 포함한다. 그러나, 다른 구성이 가능하다.
제 1 및 제 2 PA(202a, 202b)은 비교적 높은 파워를 가진 신호를 증폭할 수 있다. 서로 다른 입력 파워 레벨들에 대해 제 1 및 제 2 PA(202a, 202b)을 선형화하는데 도움을 주기 위해서, 디지털 전치 왜곡(DPD)이 사용될 수 있다. 예를 들면, DPD은 신호가 아날로그로 변환되고 라디오 주파수로 업 변환되고 PA에 의해 증폭되기 전에 디지털 영역에서 신호의 처리를 지칭할 수 있다. DPD은 예를 들면, 신호 콘스텔레이션 왜곡 및/또는 신호 스펙트럼 확산을 포함하여, PA의 비선형 효과을 보상하기 위해 사용될 수 있다. DPD은 PA의 선형성을 개선할 뿐만 아니라 파워 소실을 감소시키고 및/또는 송신 스펙트럼 순도를 향상시킬 수 있다.
제 1 및 제 2 PA(202a, 202b)의 DPD 량을 판정 또는 계산하는데 도움을 주기 위해서, 예시된 트랜시버 시스템(201)은 각각 제 1 및 제 2 PA(202a, 202b)의 출력 신호 및/또는 송신 파워 수준을 감지하기 위한 제 1 및 제 2 방향성 커플러(204a, 204b)을 포함한다. 예시된 구성에서, 제 1 및 제 2 방향성 커플러 신호(D1, D2)는 각각 처리를 위해 제 1 및 제 2 관찰 FEM(216a, 216b)을 통해 제 1 및 제 2 기저대역 프로세서(214a, 214b)에 제공된다. 시간 분할 듀플렉싱(TDD) 구현예와 같은 특정한 구성에서, DPD 피드백은 수신 경로가 DPD 관찰에 연관된 송신 시간 슬롯 동안 미사용될 수도 있기 때문에, 수신기의 프로세서에 의해 처리될 수 있다. 본원에 교시된 바가 TDD 시스템에 적용될 수 있을지라도, 본원에 교시된 바는 주파수 분할 듀플렉싱(FDD) 시스템에도 적용할 수 있다.
도 7은 트랜시버 시스템(300)의 일예의 개요적 블록도이다. 트랜시버 시스템(300)은 제 1 트랜시버(301), 제 2 트랜시버(302), 디지털 처리 회로(303), 국부 발진기(304), 및 클럭 신호 발생기(305)를 포함한다.
제 1 트랜시버(301)는 제 1 쌍의 디지털-아날로그 변환기(DAC)(331a, 332a), 제 1 쌍의 아날로그-디지털 변환기(ADC)(341a, 342a), 제 1 쌍의 송신 저역 통과 필터(321a, 322a), 제 1 쌍의 수신 저역 통과 필터(323a, 324a), 제 1 쌍의 송신 경로 믹서(311a, 312a), 제 1 쌍의 로컬 피드백 경로 믹서(313a, 314a), 제 1 쌍의 DPD 관찰 경로 믹서(315a, 316a), 및 제 1 쌍의 수신 경로 믹서(317a, 318a)를 포함한다.
제 1 트랜시버(301)는 제 1 쌍의 ADC(341a, 342a)로부터 디지털 처리 회로(303)에 디지털 I 및 Q 수신 신호를 제공하며, 디지털 처리 회로(303)은 디지털 I 및 Q 송신 신호를 제 1 쌍의 DAC(331a, 332a)에 제공한다. 제 1 쌍의 DAC(331a, 332a)은 제 1 쌍의 송신 저역 통과 필터(321a, 322a)에 제공되는 차동 I 및 Q 신호를 발생한다. 제 1 쌍의 송신 저역 통과 필터(321a, 322a)는 차동 I 및 Q 신호를 필터링하여 필터링된 차동 I 및 Q 신호를 발생한다. 제 1 쌍의 송신 경로 믹서(311a, 312a)는 필터링된 차동 I 및 Q 신호 및 국부 발진기(304)로부터 쿼드래처 클럭 신호를 수신하고, 제 1 차동 송신 신호(T1+, T1-)를 발생한다. 제 1 쌍의 수신 경로 믹서(317a, 318a)는 제 1 차동 수신 신호(R1+, R1-)를 수신하며, 제 1 쌍의 수신 경로 믹서(317a, 318a)는 복조하여 차동 I 및 Q 복조된 신호를 제 1 쌍의 수신 저역 통과 필터(323a, 324a)에 제공할 수 있다. 제 1 쌍의 수신 저역 통과 필터(323a, 324a)은 제 1 쌍의 ADC(341a, 342a)에 제공되는 필터링된 차동 I 및 Q 수신 신호를 발생하기 위해 사용될 수 있다. 제 1 쌍의 ADC(341a, 342a)은 디지털 처리 회로(303)를 위한 디지털 I 및 Q 수신 신호를 발생할 수 있다. 특정한 구성에서, 디지털 처리 회로(303)은 디지털 I 및 Q 수신 신호를 처리하기 위해 사용되는 하나 이상의 기저대역 프로세서를 포함할 수 있다. 도 7에 도시된 바와 같이, 제 1 쌍의 로컬 피드백 경로 믹서(313a, 314a)은 제 1 차동 송신 신호(T+, T-)을 복조하여 차동 I 및 Q 로컬 피드백 신호를 발생하기 위해 사용될 수 있고, 이들은 제 1 쌍의 수신 저역 통과 필터(323a, 324a) 및 제 1 쌍의 ADC(341a, 342a)을 통해 디지털 처리 회로(303)에 제공될 수 있다. 또한, 제 1 쌍의 DPD 관찰 경로 믹서(315a, 316a)는 제 1 차동 방향성 커플러 신호(D1+, D1-)을 복조하여 차동 I 및 Q DPD 관찰 신호를 발생하기 위해 사용될 수 있고, 이들은 제 1 쌍의 수신 저역 통과 필터(323a, 324a) 및 제 1 쌍의 ADC(341a, 342a)을 통해 디지털 처리 회로(303)에 제공될 수 있다.
제 2 트랜시버(302)는 제 2 쌍의 디지털-아날로그 변환기(331b, 332b), 제 2 쌍의 아날로그-디지털 변환기(341b, 342b), 제 2 쌍의 송신 저역 통과 필터(321b, 322b), 제 2 쌍의 수신 저역 통과 필터(323b, 324b), 제 2 쌍의 송신 경로 믹서(311b, 312b), 제 2 쌍의 로컬 피드백 경로 믹서(313b, 314b), 제 2 쌍의 DPD 관찰 경로 믹서(315b, 316b), 및 제 2 쌍의 수신 경로 믹서(317b, 318b)를 포함한다. 제 2 트랜시버(302)는 디지털 처리 회로(303)로부터 I 및 Q 디지털 송신 신호를 수신하고, 디지털 처리 회로(303)를 위한 I 및 Q 수신 신호를 발생한다. 또한, 제 2 트랜시버(302)는 제 2 차동 수신 신호(R2+, R2-) 및 제 2 차동 방향 커플러 신호(D2+, D2-)를 수신하고, 제 2 차동 송신 신호(T2+, T2-)를 발생한다. 제 2 트랜시버(302)의 추가의 상세는 제 1 트랜시버(301)의 것들과 유사할 수 있다.
도 7의 트랜시버 시스템(300)은 도 6의 트랜시버 시스템(201)의 예시적 구현예를 도시한 것이다. 그러나, 다른 구성이 가능하다.
도 8은 일 실시예에 따른 트랜시버 시스템(350)의 개요적 블록도이다. 트랜시버 시스템(350)은 제 1 트랜시버(351), 제 2 트랜시버(352), 국부 발진기(304), 클럭 신호 발생기(305), 디지털 처리 회로(353), 및 제어 회로(354)를 포함한다.
도 8의 제 1 트랜시버(351)는 도 7의 제 1 쌍의 ADC(341a, 342a)이 한쌍의 대역 통과 ADC(361, 362)로서 구성되어진 구성을 도 8의 제 1 트랜시버(351)가 예시하는 것을 제외하고, 도 7의 제 1 트랜시버(301)와 유사하다. 또한, 도 8의 제 2 트랜시버(352)은 도 7의 제 2 쌍의 ADC(341b, 342b)이 한쌍의 저역 통과 ADC(371, 372)로서 구현되어진 구성을 도 8의 제 2 트랜시버(352)가 예시하는 것을 제외하고, 도 7의 제 2 트랜시버(302)와 유사하다. 믹서, 저역 통과 필터, 및 DAC와 같은, 도 8의 제 2 트랜시버(352)의 어떤 성분들은 이러한 성분들은 이하 기술되는 DPD 관찰에 연관된 시간 윈도우 동안 동작할 필요가 없기 때문에, 명확성을 위해 도 8에서 생략되어졌다.
예시된 트랜시버 시스템(350)은 특정 송신 경로의 향상된 대역폭 DPD 관찰을 총체적으로 수행하기 위해 서로 다른 수신 경로들에 연관된 ADC 쌍들을 잇점이 있게 사용함으로써 향상된 대역폭을 가진 송신 경로의 디지털 전치 왜곡 (DPD)을 계산하기 위해 사용될 수 있다.
예를 들면, 예시된 제어 회로(354)는 대역 통과 구성에서 제 1 트랜시버(351)의 ADC(361, 362)을 디지털 방식으로 구성하고, 저역 통과 구성에서 제 2 트랜시버(352)의 ADC(371, 372)을 디지털 방식으로 구성하기 위해 사용되어졌다. 한쌍의 대역 통과 ADC(361, 362)은 I 및 Q 고 주파수 보정 수신 신호(HI, HQ)을 발생할 수 있고, 한쌍의 저역 통과 ADC(371, 372)은 I 및 Q 저 주파수 보정 수신 신호(LI, LQ)을 발생할 수 있다. 예시된 디지털 처리 회로(353)은 재구축 필터(355)를 포함하고, 이것은 I 및 Q 고 주파수 보정 수신 신호(HI, HQ), 및 I 및 Q 저 주파수 보정 수신 신호(LI, LQ)을 조합하여 더 큰 대역폭 및 감소된 전체 노이즈를 가진 DPD 관찰에 연관된 I 및 Q 출력 신호를 발생하기 위해 사용될 수 있다.
따라서, 예시된 트랜시버 시스템(350)은 다수 수신 경로 및 재구축 필터에 연관된 ADC들을 사용하여 송신 경로의 향상된 대역폭 DPD 관찰을 수행한다.
예시된 구성에서, 한쌍의 대역 통과 ADC(361, 362)은 도 2에 도시된 대역 통과 노이즈 프로파일(22)과 같은 대역 통과 노이즈 프로파일을 가질 수 있다. 또한, 한쌍의 저역 통과 ADC(371, 372)은 도 2에 도시된 저역 통과 노이즈 프로파일(21)과 같은 저역 통과 노이즈 프로파일을 가질 수 있다. 재구축 필터가 저역 통과 ADC 및 대역 통과 ADC에 의해 발생된 I 및 Q 신호를 합체하는 구성을 도 8이 예시하고 있을지라도, 본원에 교시된 바는 서로 다른 노이즈 프로파일들을 가진 3쌍 이상의 ADC의 I 및 Q 신호가 합체 또는 조합되는 구현예들과 같은 다른 구성들에도 적용할 수 있다.
예시된 구성은 송신 경로 상에서 DPD 관찰을 수행할 때 다수 수신 경로들의 ADC들을 사용한다. 예를 들면, 도 8에 도시된 바와 같이, 제 1 트랜시버(351)의 제 1 쌍의 ADC(361, 362) 및 제 2 트랜시버(352)의 제 2 쌍의 ADC(371, 372)는 동일한 I 및 Q 수신 신호의 아날로그-디지털 변환을 제공하게 구성되어졌다. 그러나, 제어 회로(354)는 대역 통과 구성에서 제 1 트랜시버(351)의 제 1 쌍의 ADC(361, 362)을 구성하였고 저역 통과 구성에서 제 2 트랜시버(352)의 제 2 쌍의 ADC(371, 372)을 구성하였다.
한 송신 경로만이 전형적으로 디지털 처리 회로의 속도에 한계에 기인하여 한번에 관찰되기 때문에, 다수-트랜시버 시스템은 한 특정 송신 경로의 DPD을 계산할 때 다른 비동작 트랜시버들에 연관된 ADC들을 가질 수 있다. 예시된 구성에서, 미사용 트랜시버에 연관된 한쌍의 ADC은 잇점이 있게 향상된 대역폭 DPD 관찰을 제공하기 위해 사용된다. 그러나, 도 8의 트랜시버 시스템(350)이 DPD 관찰 모드에서 정규 수신 모드로 천이할 때, 제어 회로(354)는 수신 경로 신호를 처리하는데 사용하기에 적합한 유사한 노이즈 프로파일을 갖게 제 1 및 제 2 트랜시버(351, 352)의 ADC 쌍들을 재구성하기 위해 사용될 수 있다. 예를 들면, 도 8의 트랜시버 시스템(350)은 정규 수신 모드 동안 도 7의 트랜시버 시스템(300)와 실질적으로 동일하게 동작하게 구성될 수 있다.
일 실시예에서, 제 1 트랜시버(351)의 ADC(361, 362) 및 제 2 트랜시버(352)의 ADC(371, 372)는 제어 회로(354)에 의해 디지털 방식으로 구성될 수 있는 노이즈 프로파일을 가질 수 있는 시그마 델타 변환기로서 구현될 수 있다. 예를 들면, 노이즈 형상화는 선택가능한 대역폭에 걸쳐 저 노이즈를 가진 시그마 델타 변환기를 제공하기 위해 사용될 수 있다. 특정한 구성에서, DPD 관찰 동안, 제어 회로(354)는 고 주파수에서 저 노이즈를 갖게 ADC(361, 362)을 디지털 방식으로 구성하고 저 주파수에서 저 노이즈를 갖게 ADC(371, 372)을 디지털 방식으로 구성할 수 있다. 그러나, DPD 관찰이 완료된 후에, 제어 회로(354)는 트랜시버 시스템(350)의 정규 수신 모드 동안 수신 신호를 변환하기에 적합한 유사한 노이즈 프로파일을 갖게 제 1 트랜시버(351)의 ADC(361, 362) 및 제 2 트랜시버(352)의 ADC(371, 372)을 디지털 방식으로 구성할 수 있다.
어떤 트랜시버 시스템는 이러한 ADC이 기저대역 및/또는 RF 필터링 요건을 완화시킬 수 있는 안티-에일리어싱을 사용할 수 있기 때문에 시그마 델타 변환기를 사용하여 구현된 ADC을 포함한다. 그러나, 시그마 델타 변환기는 시그마 델타 변환기가 적합한 신호-대-노이즈 비(SNR)를 달성하기 위해 비교적 큰 량의 오버샘플링을 사용할 수 있기 때문에, 다른 ADC에 비해 제한된 대역폭을 가질 수 있다. 시그마 델타 변환기의 대역폭이 변환기의 차수 및/또는 샘플링 레이트를 증가시킴으로써 증가될 수 있을지라도, 이러한 방식으로 대역폭을 증가시키는 것은 파워 소실 및/또는 비용을 바람직하지 않게 증가시킬 수 있고, 정규 수신 동작 모드에서 필요하지 않을 수 있는 증가된 대역폭을 제공할 수 있다.
예시된 구성은 서로 다른 노이즈 프로파일들을 가진 서로 다른 수신 채널들의 ADC들을 구성함에 의해 광 대역폭 DPD 관찰을 제공하고, 상이한 수신 채널들의 출력들을 조합하여 더 넓은 대역폭 및 더 낮은 노이즈를 가진 DPD 관찰을 제공하는 재구축 필터를 사용함으로써 이러한 제한을 극복하기 위해 사용될 수 있다.
도 8이 재구축 필터를 사용하는 DPD 관찰 수법의 일예를 예시할지라도, 다른 구성이 가능하다. 예를 들면, 수신 신호가 제 1 쌍의 수신 저역 통과 필터(323a, 324a)의 출력에서 브랜치 또는 분할되는 구성을 도 8이 예시할지라도 교시되는 바는 수신 신호가 DPD 관찰 신호 경로를 따라 다른 위치에서 브랜치되는 구성에도 적용될 수 있다.
응용
위에 기술된 수법을 채용하는 디바이스는 다양한 전자 디바이스에 구현될 수 있다. 전자 디바이스의 예은 소비자 전자 제품, 소비자 전자 제품의 부품, 전자 테스트 장비, 등을 포함하나, 이들로 제한되지 않는다. 전자 디바이스의 예는 또한 예를 들면 기지국을 포함하여, 광학 네트워크 또는 이외 다른 통신 네트워크의 회로를 포함할 수 있다. 소비자 전자 제품은 자동차, 캠코더, 카메라, 디지털 카메라, 휴대 메모리 칩, 워셔, 드라이어, 워셔/드라이어, 복사기, 팩시밀 기계, 스캐너, 다기능 주변 디바이스, 등을 포함할 수 있는데, 그러나 이들로 제한되지 않는다. 또한, 전자 디바이스는 산업, 의료 및 자동차 응용을 위한 것들을 포함하여, 제조중의 제품을 포함할 수 있다.
전술한 설명 및 청구항은 요소 또는 특징을 함께 "연결된" 혹은 "결합된"으로서 언급할 수 있다. 본원에서 사용되는 바와 같이, 달리 분명하게 언급되지 않는 한, "연결된"이라는 것은 한 요소/특징이 또 다른 요소/특징에 직접 또는 간접적으로 연결되고 반드시 기계적으로는 아닌 것임을 의미한다. 마찬가지로, 달리 분명하게 언급되지 않는 한, "결합된"이라는 것은 한 요소/특징이 또 다른 요소/특징에 직접 또는 간접적으로 연결되고 반드시 기계적으로는 아닌 것임을 의미한다. 이에 따라, 도면에 도시된 여러 개요들이 요소 및 성분의 예시적 배열을 도시할지라도, 추가의 개재되는 요소, 디바이스, 특징, 또는 성분이 실제 실시예(도시된 회로의 기능이 악영향을 받지 않는 것으로 가정하고)에 있을 수 있다.
이 발명이 어떤 실시예에 관하여 기술되었을지라도, 본원에 개시된 모든 특징 및 잇점을 제공하지 않는 실시예를 포함하여, 당업자에게 명백한 다른 실시예 또한이 발명의 범위 내에 있다. 또한, 위에 기술된 여러 실시예는 추가의 실시예를 제공하기 위해 조합될 수 있다. 또한, 일 실시예 맥락에서 제시된 어떤 특징 또한 다른 실시예에 포함될 수 있다. 따라서, 본 발명의 범위는 첨부된 청구항에 참조에 의해서만 정의된다.

Claims (30)

  1. 아날로그 수신 신호를 수신하게 구성된 제 1 쿼드래처 수신 채널로서, 상기 제 1 쿼드래처 수신 채널은 제 1 디지털 I 신호를 발생하게 구성된 제 1 아날로그-디지털 변환기(ADC) 및 제 1 디지털 Q 신호를 발생하게 구성된 제 2 ADC를 포함하는 것인, 제 1 쿼드래처 수신 채널;
    상기 아날로그 수신 신호를 수신하게 구성된 제 2 쿼드래처 수신 채널로서, 상기 제 2 쿼드래처 수신 채널은 제 2 디지털 I 신호를 발생하게 구성된 제 3 ADC 및 제 2 디지털 Q 신호를 발생하게 구성된 제4 ADC를 포함하고, 상기 제 1 및 제 2 ADC들은 주파수에 대한 제 1 노이즈 프로파일을 가지며, 상기 제 3 및 제4 ADC들은 상기 제 1 노이즈 프로파일과는 상이한, 주파수에 대한 제 2 노이즈 프로파일을 갖는 것인, 제 2 쿼드래처 수신 채널; 및
    적어도 상기 제 1 및 제 2 디지털 I 신호들을 조합하여 출력 I 신호를 발생하게 구성된 재구축 필터로서, 상기 재구축 필터는 적어도 상기 제 1 및 제 2 디지털 Q 신호들을 조합하여 출력 Q 신호를 발생하게 더욱 구성된 것인, 재구축 필터를 포함하는 복수의 쿼드래처 수신 채널들을 포함하고,
    상기 제 1 노이즈 프로파일은 제 1 주파수 범위에 걸쳐 상기 제 2 노이즈 프로파일보다 낮은 노이즈를 가지며, 상기 제 2 노이즈 프로파일은 제 2 주파수 범위에 걸쳐 상기 제 1 노이즈 프로파일 보다 낮은 노이즈를 가지며, 상기 재구축 필터는 상기 제 1 노이즈 프로파일 및 상기 제 2 노이즈 프로파일 단독에 비해 주파수에 걸쳐 낮은 노이즈를 갖는 상기 출력 I 신호 및 상기 출력 Q 신호를 발생하는, 장치.
  2. 삭제
  3. 청구항 1에 있어서, 상기 재구축 필터는,
    상기 제 1 쿼드래처 수신 채널의 동상/쿼드래처-상(IQ) 불균형을 정정하게 구성된 제 1 쿼드래처 오차(QE) 정정 블록으로서, 상기 제 1 QE 정정 블록은 상기 제 1 디지털 I 신호와 상기 제 1 디지털 Q 신호 간에 이득 오차 및 위상 오차를 정정함으로써 제 1 정정된 I 신호 및 제 1 정정된 Q 신호를 발생하게 구성된, 제 1 쿼드래처 오차(QE) 정정 블록; 및
    상기 제 2 쿼드래처 수신 채널의 IQ 불균형을 정정하게 구성된 제 2 QE 정정 블록으로서, 상기 제 1 QE 정정 블록은 상기 제 2 디지털 I 신호와 상기 제 2 디지털 Q 신호 간에 이득 오차 및 위상 오차를 정정함으로써 제 2 정정된 I 신호 및 제 2 정정된 Q 신호를 발생하게 구성된, 제 2 QE 정정 블록을 포함하는, 장치.
  4. 청구항 3에 있어서, 상기 제 1 쿼드래처 수신 채널의 제 1 채널 불균형 상기 제 2 쿼드래처 수신 채널의 제 2 채널 불균형, 혹은 상기 제 1 및 제 2 쿼드래처 수신 채널들 간에 채널-대-채널 불균형 중 적어도 하나를 판정하게 구성된 하나 이상의 불균형 관찰 블록들을 추가로 포함하는, 장치.
  5. 청구항 4에 있어서, 상기 제 1 채널 불균형, 상기 제 2 채널 불균형, 또는 상기 채널-대-채널 불균형, 중 적어도 하나에 기초하여 정정 데이터를 발생하게 구성된 프로세서를 추가로 포함하고, 상기 프로세서는 상기 정정 데이터에 기초하여 상기 제 1 QE 정정 블록, 상기 제 2 QE 정정 블록, 또는 정렬 필터 중 적어도 하나를 제어하게 구성된, 장치.
  6. 청구항 4에 있어서, 멀티플렉서를 추가로 포함하고, 상기 하나 이상의 불균형 관찰 블록들은 상기 멀티플렉서에 전기적으로 결합된 멀티플렉스된 불균형 관찰 블록을 포함하고, 상기 멀티플렉스된 불균형 관찰 블록은 제 1 시간 슬롯 동안 상기 제 1 채널 불균형을 판정하고, 제 2 시간 슬롯 동안 상기 제 2 채널 불균형을 판정하고, 제 3 시간 슬롯 동안 상기 채널-대-채널 불균형을 판정하게 구성된, 장치.
  7. 청구항 4에 있어서, 상기 하나 이상의 불균형 관찰 블록들은,
    상기 제 1 디지털 I 신호를 상기 제 1 디지털 Q 신호에 비교한 것에 기초하여 제 1 불균형 관찰 신호를 발생하게 구성된 제 1 불균형 관찰 블록으로서, 상기 제 1 QE 정정 블록은 상기 제 1 불균형 관찰 신호에 기초하여 상기 제 1 쿼드래처 수신 채널의 상기 IQ 불균형을 정정하게 구성된, 제 1 불균형 관찰 블록; 및
    상기 제 2 디지털 I 신호를 상기 제 2 디지털 Q 신호에 비교한 것에 기초하여 제 2 불균형 관찰 신호를 발생하게 구성된 제 2 불균형 관찰 블록으로서, 상기 제 2 QE 정정 블록은 상기 제 2 불균형 관찰 신호에 기초하여 상기 제 2 쿼드래처 수신 채널의 상기 IQ 불균형을 정정하게 구성된, 제 2 불균형 관찰 블록을 포함하는, 장치.
  8. 청구항 7에 있어서, 상기 하나 이상의 불균형 관찰 블록들은 (i) 상기 제 1 디지털 I 신호를 상기 제 2 디지털 I 신호와, (ii) 상기 제 1 디지털 I 신호를 상기 제 2 디지털 Q 신호와, (iii) 상기 제 1 디지털 Q 신호를 상기 제 2 디지털 Q 신호와, (iv) 상기 제 2 디지털 Q 신호를 상기 제 1 디지털 I 신호와, 혹은 (v) 상기 제 1 디지털 I 신호 및 상기 제 1 디지털 Q 신호에 의해 나타낸 컴플렉스 신호를 상기 제 2 디지털 I 신호 및 상기 제 2 디지털 Q 신호에 의해 나타낸 컴플렉스 신호와 비교한 것 중 적어도 하나에 기초하여 채널-대-채널 불균형 신호를 발생하게 구성된 제 3 불균형 관찰 블록을 추가로 포함하고,
    상기 장치는 상기 채널-대-채널 불균형 신호에 기초하여 상기 제 1 및 제 2 쿼드래처 수신 채널들 간에 상기 채널-대-채널 불균형을 정정하게 구성된 정렬 필터를 추가로 포함하는, 장치.
  9. 청구항 3에 있어서,
    상기 제 1 디지털 I 신호 내지 상기 제 1 디지털 Q 신호의 관찰들에 기초하여 제 1 위상 관찰 신호 및 제 1 이득 관찰 신호를 발생하게 구성된 제 1 불균형 관찰 블록;
    상기 제 1 위상 관찰 신호 및 상기 제 1 이득 관찰 신호에 기초하여 제 1 복수의 필터 계수들을 발생하게 구성된 제 1 계수 판정 블록으로서, 상기 제 1 QE 정정 블록은 상기 제 1 복수의 필터 계수들을 수신하는 것인 것인, 제 1 계수 판정 블록;
    상기 제 2 디지털 I 신호 및 상기 제 2 디지털 Q 신호의 관찰들에 기초하여 제 2 위상 관찰 신호 및 제 2 이득 관찰 신호를 발생하게 구성된 제 2 불균형 관찰 블록; 및
    상기 제 2 위상 관찰 신호 및 상기 제 2 이득 관찰 신호에 기초하여 제 2 복수의 필터 계수들을 발생하게 구성된 제 2 계수 판정 블록으로서, 상기 제 2 QE 정정 블록은 상기 제 2 복수의 필터 계수들을 수신하는 것인, 제 2 계수 판정 블록을 추가로 포함하는, 장치.
  10. 청구항 3에 있어서, 상기 재구축 필터는,
    상기 제 1 정정된 I 신호를 지연시켜 제 1 정렬된 I 신호를 발생하게 구성된 제 1 지연 블록;
    상기 제 1 정정된 Q 신호를 지연시켜 제 1 정렬된 Q 신호를 발생하게 구성된 제 2 지연 블록; 및
    상기 제 1 및 제 2 쿼드래처 수신 채널들 간에 채널-대-채널 불균형을 정정하게 구성된 정렬 필터로서, 상기 정렬 필터는 상기 제 1 쿼드래처 수신 채널과 상기 제 2 쿼드래처 수신 채널 간에 이득 오차 및 위상 오차에 기초하여 상기 제 2 정정된 I 신호를 상기 제 1 정렬된 I 신호에 정렬시킴으로써 제 2 정렬된 I 신호를 발생하고, 상기 제 1 쿼드래처 수신 채널과 상기 제 2 쿼드래처 수신 채널 간에 이득 오차 및 위상 오차에 기초하여 상기 제 2 정정된 Q 신호를 상기 제 1 정렬된 Q 신호에 정렬시킴으로써 제 2 정렬된 Q 신호를 발생하게 구성된, 정렬 필터를 추가로 포함하는, 장치.
  11. 청구항 10에 있어서, 상기 재구축 필터는 상기 제 1 정렬된 I 신호 및 상기 제 2 정렬된 I 신호를 합체함으로써 상기 출력 I 신호를 발생하고, 상기 제 1 정렬된 Q 신호 및 상기 제 2 정렬된 Q 신호를 합체함으로써 상기 출력 Q 신호를 발생하게 구성된 합체 필터를 추가로 포함하는, 장치.
  12. 청구항 11에 있어서, 상기 합체 필터는,
    상기 제 1 정렬된 I 신호를 저역 통과 필터링하여 저역 통과 필터링된 I 신호를 발생하게 구성된 제 1 저역 통과 필터;
    상기 제 2 정렬된 I 신호를 고역 통과 필터링하여 고역 통과 필터링된 I 신호를 발생하게 구성된 제 1 고역 통과 필터;
    상기 제 1 정렬된 Q 신호를 저역 통과 필터링하여 저역 통과 필터링된 Q 신호를 발생하게 구성된 제 2 저역 통과 필터;
    상기 제 2 정렬된 Q 신호를 고역 통과 필터링하여 고역 통과 필터링된 Q 신호를 발생하게 구성된 제 2 고역 통과 필터;
    상기 저역 통과 필터링된 I 신호 및 상기 고역 통과 필터링된 I 신호를 더하여 상기 출력 I 신호를 발생하게 구성된 제 1 가산기; 및
    상기 저역 통과 필터링된 Q 신호 및 상기 고역 통과 필터링된 Q 신호를 더하여 상기 출력 Q 신호를 발생하게 구성된 제 2 가산기를 포함하는, 장치.
  13. 청구항 11에 있어서, 상기 합체 필터는,
    상기 제 1 정렬된 I 신호에서 상기 제 2 정렬된 I 신호를 감산하여 제 1 차이 신호를 발생하게 구성된 제 1 감산기;
    상기 제 1 정렬된 Q 신호에서 상기 제 2 정렬된 Q 신호를 감산하여 제 2 차이 신호를 발생하게 구성된 제 2 감산기;
    상기 제 2 정렬된 I 신호를 지연시켜 전역 통과 필터링된 I 신호를 발생하게 구성된 제 3 지연 블록;
    상기 제 2 정렬된 Q 신호를 지연시켜 전역 통과 필터링된 Q 신호를 발생하게 구성된 제 4 지연 블록;
    상기 제 1 차이 신호를 저역 통과 필터링하여 저역 통과 필터링된 I 신호를 발생하게 구성된 제 1 저역 통과 필터;
    상기 제 2 차이 신호를 저역 통과 필터링하여 저역 통과 필터링된 Q 신호를 발생하게 구성된 제 2 저역 통과 필터;
    상기 저역 통과 필터링된 I 신호 및 상기 전역 통과 필터링된 I 신호를 더하여 상기 출력 I 신호를 발생하게 구성된 제 1 가산기; 및
    상기 저역 통과 필터링된 Q 신호 및 상기 전역 통과 필터링된 Q 신호를 더하여 상기 출력 Q 신호를 발생하게 구성된 제 2 가산기를 포함하는, 장치.
  14. 청구항 10에 있어서, 상기 정렬 필터는,
    상기 제 2 정정된 I 신호를 필터링하여 필터링된 I 신호를 발생하게 구성된 제 1 필터;
    상기 제 2 정정된 Q 신호를 필터링하여 필터링된 Q 신호를 발생하게 구성된 제 2 필터;
    상기 제 1 정렬된 Q 신호를 스케링하여 스케링된 Q 신호를 발생하게 구성된 제 1 가변 이득 블록;
    상기 제 1 정렬된 I 신호를 스케링하여 스케링된 I 신호를 발생하게 구성된 제 2 가변 이득 블록;
    상기 필터링된 I 신호에서 상기 스케링된 Q 신호를 감산하여 상기 제 2 정렬된 I 신호를 발생하게 구성된 감산기; 및
    상기 필터링된 Q 신호 및 상기 스케링된 I 신호를 더하여 상기 제 2 정렬된 Q 신호를 발생하게 구성된 가산기를 포함하는, 장치.
  15. 청구항 10에 있어서, 상기 정렬 필터는,
    상기 제 2 정정된 I 신호를 필터링하여 제 1 필터링된 신호를 발생하게 구성된 제 1 필터;
    상기 제 2 정정된 Q 신호를 필터링하여 제 2 필터링된 신호를 발생하게 구성된 제 2 필터;
    상기 제 2 정정된 Q 신호를 필터링하여 제 3 필터링된 신호를 발생하게 구성된 제 3 필터;
    상기 제 1 정정된 I 신호를 필터링하여 제 4 필터링된 신호를 발생하게 구성된 제 4 필터;
    상기 제 1 필터링된 신호에서 상기 제 2 필터링된 신호를 감산하여 상기 제 2 정렬된 I 신호를 발생하게 구성된 감산기; 및
    상기 제 3 필터링된 신호 및 상기 제4 필터링된 신호를 더하여 상기 제 2 정렬된 Q 신호를 발생하게 구성된 가산기를 포함하는, 장치.
  16. 청구항 3에 있어서, 상기 제 1 QE 정정 블록은,
    상기 제 1 디지털 I 신호를 지연시켜 상기 제 1 정정된 I 신호를 발생하게 구성된 제 1 정정 지연 블록;
    상기 제 1 정정된 I 신호를 스케일링하여 제 1 스케일링된 I 신호를 발생하게 구성된 제 1 가변 이득 블록;
    상기 제 1 디지털 Q 신호를 필터링하여 제 1 필터링된 Q 신호를 발생하게 구성된 제 1 필터;
    상기 제 1 필터링된 Q 신호 및 상기 제 1 스케일링된 I 신호를 더하여 상기 제 1 정정된 Q 신호를 발생하게 구성된 제 1 가산기를 포함하고,
    상기 제 2 QE 정정 블록은,
    상기 제 2 디지털 I 신호를 지연시켜 상기 제 2 정정된 I 신호를 발생하게 구성된 제 2 정정 지연 블록;
    상기 제 2 정정된 I 신호를 스케일링하여 제 2 스케일링된 I 신호를 발생하게 구성된 제 2 가변 이득 블록;
    상기 제 2 디지털 Q 신호를 필터링하여 제 2 필터링된 Q 신호를 발생하게 구성된 제 2 필터;
    상기 제 2 필터링된 Q 신호 및 상기 제 2 스케일링된 I 신호를 더하여 상기 제 2 정정된 Q 신호를 발생하게 구성된 제 2 가산기를 포함하는, 장치.
  17. 청구항 3에 있어서, 상기 제 1 QE 정정 블록은,
    상기 제 1 디지털 I 신호를 지연시켜 상기 제 1 정정된 I 신호를 발생하게 구성된 제 1 정정 지연 블록;
    상기 제 1 디지털 Q 신호를 필터링하여 제 1 필터링된 신호를 발생하게 구성된 제 1 필터;
    상기 제 1 디지털 I 신호를 필터링하여 제 2 필터링된 신호를 발생하게 구성된 제 2 필터;
    상기 제 1 필터링된 신호 및 상기 제 2 필터링된 신호를 더하여 상기 제 1 정정된 Q 신호를 발생하게 구성된 제 1 가산기를 포함하고, 상기 제 2 QE 정정 블록은
    상기 제 2 디지털 I 신호를 지연시켜 상기 제 2 정정된 I 신호를 발생하게 구성된 제 2 정정 지연 블록;
    상기 제 2 디지털 Q 신호를 필터링하고 제 3 필터링된 신호를 발생하게 구성된 제 3 필터;
    상기 제 2 디지털 I 신호를 필터링하여 제4 필터링된 신호를 발생하게 구성된 제4 필터; 및
    상기 제 3 필터링된 신호 및 상기 제4 필터링된 신호를 더하여 상기 제 2 정정된 Q 신호를 발생하게 구성된 제 2 가산기를 포함하는, 장치.
  18. 청구항 1에 있어서, 상기 복수의 쿼드래처 수신 채널들은 상기 아날로그 수신 신호를 수신하게 구성된 제 3 쿼드래처 수신 채널을 추가로 포함하고, 상기 제 3 쿼드래처 수신 채널은 제 3 디지털 I 신호를 발생하게 구성된 제 5 ADC 및 제 3 디지털 Q 신호를 발생하게 구성된 제 6 ADC를 포함하고,
    상기 제 5 및 제 6 ADC들은 주파수에 대한 제 3 노이즈 프로파일을 가지며, 상기 재구축 필터는 부분적으로 상기 제 3 디지털 I 신호에 기초하여 상기 출력 I 신호를 발생하게 부분적으로 상기 제 3 디지털 Q 신호에 기초하여 상기 출력 Q 신호를 발생하게 더욱 구성된, 장치.
  19. 쿼드래처 수신 신호들의 아날로그-디지털 변환의 전기적으로-구현되는 방법에 있어서,
    제 1 쿼드래처 수신 채널에서 아날로그 수신 신호를 수신하는 단계;
    상기 제 1 쿼드래처 수신 채널의 제 1 아날로그-디지털 변환기(ADC)를 사용하여 제 1 디지털 I 신호를 발생하는 단계;
    상기 제 1 쿼드래처 수신 채널의 제 2 ADC를 사용하여 제 1 디지털 Q 신호를 발생하는 단계;
    제 2 쿼드래처 수신 채널에서 상기 아날로그 수신 신호를 수신하는 단계;
    상기 제 2 쿼드래처 수신 채널의 제 3 ADC를 사용하여 제 2 디지털 I 신호를 발생하는 단계;
    상기 제 2 쿼드래처 수신 채널의 제4 ADC를 사용하여 제 2 디지털 Q 신호를 발생하는 단계로서, 상기 제 1 및 제 2 ADC들은 주파수에 대한 제 1 노이즈 프로파일을 가지며, 상기 제 3 및 제4 ADC들은 상기 제 1 노이즈 프로파일과는 상이한, 주파수에 대한 제 2 노이즈 프로파일을 갖는, 단계;
    재구축 필터를 사용하여 출력 I 신호를 발생하게 2 이상의 디지털 I 신호들을 조합하는 단계로서, 상기 2 이상의 디지털 I 신호들은 상기 제 1 및 제 2 디지털 I 신호들을 포함하는 것인, 단계; 및
    상기 재구축 필터를 사용하여 출력 Q 신호를 발생하게 2 이상의 디지털 Q 신호들을 조합하는 단계로서, 상기 2 이상의 디지털 Q 신호들은 상기 제 1 및 제 2 디지털 Q 신호들을 포함하는 것인, 단계를 포함하고,
    상기 제 1 노이즈 프로파일은 제 1 주파수 범위에 걸쳐 상기 제 2 노이즈 프로파일 보다 낮은 노이즈를 가지며, 상기 제 2 노이즈 프로파일은 제 2 주파수 범위에 걸쳐 상기 제 1 노이즈 프로파일 보다 낮은 노이즈를 가지며, 상기 2 이상의 디지털 I 신호를 조합하는 것은 상기 제 1 디지털 I 신호 및 상기 제 2 디지털 I 신호에 비해 주파수에 걸쳐 낮은 노이즈를 갖는 상기 출력 I 신호를 발생하는 것을 포함하고, 상기 2 이상의 디지털 Q 신호를 조합하는 것은 상기 제 1 디지털 Q 신호 및 상기 제 2 디지털 Q 신호에 비해 주파수에 걸쳐 낮은 노이즈를 갖는 상기 출력 Q 신호를 발생하는 것을 포함하는, 방법.
  20. 삭제
  21. 청구항 19에 있어서, 상기 아날로그 수신 신호는 디지털 전치 왜곡(DPD) 관찰 신호를 포함하고, 상기 제 1 및 제 2 ADC들은 제 1 트랜시버에서 동작하고, 상기 제 3 및 제4 ADC들은 제 2 트랜시버에서 동작하는, 방법.
  22. 청구항 21에 있어서, 제어 회로를 사용하여 대역 통과 모드에서 상기 제 1 트랜시버의 상기 제 1 쌍의 ADC들을 디지털 방식으로 구성하는 단계; 및
    상기 제어 회로를 사용하여 저역 통과 모드에서 상기 제 2 트랜시버의 상기 제 2 쌍의 ADC들을 디지털 방식으로 구성하는 단계를 추가로 포함하는, 방법.
  23. 청구항 19에 있어서, 상기 재구축 필터의 제 1 QE 정정 블록을 사용하여 상기 제 1 쿼드래처 수신 채널의 IQ 불균형을 정정하는 단계; 및
    상기 재구축 필터의 제 2 QE 정정 블록을 사용하여 상기 제 2 쿼드래처 수신 채널의 IQ 불균형을 정정하는 단계를 추가로 포함하는, 방법.
  24. 청구항 23에 있어서, 정렬 필터을 사용하여 상기 제 1 및 제 2 쿼드래처 수신 채널들 간에 채널-대-채널 불균형을 정정하는 단계를 추가로 포함하는, 방법.
  25. 트랜시버 시스템에 있어서,
    아날로그 수신 신호를 수신하게 구성된 제 1 쿼드래처 수신 채널로서, 상기 제 1 쿼드래처 수신 채널은 제 1 디지털 I 신호를 발생하게 구성된 제 1 아날로그-디지털 변환기(ADC) 및 제 1 디지털 Q 신호를 발생하게 구성된 제 2 ADC를 포함하는, 제 1 쿼드래처 수신 채널;
    상기 아날로그 수신 신호를 수신하게 구성된 제 2 쿼드래처 수신 채널로서, 상기 제 2 쿼드래처 수신 채널은 제 2 디지털 I 신호를 발생하게 구성된 제 3 ADC 및 제 2 디지털 Q 신호를 발생하게 구성된 제 4 ADC를 포함하고, 상기 제 1 및 제 2 ADC들은 주파수에 대한 제 1 노이즈 프로파일을 가지며, 상기 제 3 및 제4 ADC들은 상기 제 1 노이즈 프로파일과는 상이한, 주파수에 대한 제 2 노이즈 프로파일을 갖는, 제 2 쿼드래처 수신 채널; 및
    적어도 상기 제 1 및 제 2 디지털 I 신호들을 조합함으로써 출력 I 신호를 발생하게 구성된 재구축 필터를 포함하는 디지털 처리 회로로서, 상기 재구축 필터는 적어도 상기 제 1 및 제 2 디지털 Q 신호들을 조합함으로써 출력 Q 신호를 발생하게 더욱 구성된, 재구축 필터를 포함하며,
    상기 제 1 노이즈 프로파일은 제 1 주파수 범위에 걸쳐 상기 제 2 노이즈 프로파일보다 낮은 노이즈를 가지며, 상기 제 2 노이즈 프로파일은 제 2 주파수 범위에 걸쳐 상기 제 1 노이즈 프로파일 보다 낮은 노이즈를 가지며, 상기 재구축 필터는 상기 제 1 노이즈 프로파일 및 상기 제 2 노이즈 프로파일 단독에 비해 낮은 노이즈 주파수에 걸쳐 낮은 노이즈를 갖는 상기 출력 I 신호 및 상기 출력 Q 신호를 발생하는, 트랜시버 시스템.
  26. 삭제
  27. 청구항 25에 있어서, 상기 재구축 필터는,
    상기 제 1 쿼드래처 수신 채널의 IQ 불균형을 정정하게 구성된 제 1 QE 정정 블록; 및
    상기 제 2 쿼드래처 수신 채널의 IQ 불균형을 정정하게 구성된 제 2 QE 정정 블록을 포함하는, 트랜시버 시스템.
  28. 청구항 27에 있어서, 상기 재구축 필터는 상기 제 1 및 제 2 쿼드래처 수신 채널들 간에 불균형을 정정하게 구성된 정렬 필터를 추가로 포함하는, 트랜시버 시스템.
  29. 청구항 25에 있어서, 상기 아날로그 수신 신호는 디지털 전치 왜곡(DPD) 관찰 신호에 대응하며, 상기 트랜시버 시스템은,
    상기 제 1 쿼드래처 수신 채널을 포함하는 제 1 트랜시버;
    상기 제 2 쿼드래처 수신 채널을 포함하는 제 2 트랜시버 ; 및
    상기 제 1 노이즈 프로파일 및 상기 제 2 노이즈 프로파일을 디지털 방식으로 제어하게 구성된 제어 회로를 추가로 포함하는, 트랜시버 시스템.
  30. 청구항 29에 있어서, 상기 제어 회로는 상기 트랜시버 시스템이 DPD 관찰 모드에서 동작할 때 대역 통과 모드에서 상기 제 1 및 제 2 ADC들을 디지털 방식으로 제어하게 구성되고, 상기 제어 회로는 상기 트랜시버 시스템이 상기 DPD 관찰 모드에서 동작할 때 저역 통과 모드에서 상기 제 3 및 제4 ADC들을 디지털 방식으로 제어하게 더욱 구성된, 트랜시버 시스템.
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