KR20160062682A

KR20160062682A - 전압 레벨 시프터 회로

Info

Publication number: KR20160062682A
Application number: KR1020150147638A
Authority: KR
Inventors: 애미트 알. 트리베디; 제이딥 피. 쿨카니; 카를로스 토쿠나가; 무하마드 엠. 켈라; 제임스 더블유. 찬즈
Original assignee: 인텔 코포레이션
Priority date: 2014-11-25
Filing date: 2015-10-22
Publication date: 2016-06-02
Also published as: US20160294394A1; US9385722B2; US9680472B2; EP3224956B1; KR101714906B1; EP3224956A4; CN105634463A; CN105634463B; WO2016085588A1; TW201626719A; TWI575876B; EP3224956A1; US20160149579A1

Abstract

실시예는 저전압 도메인과 고전압 도메인 사이에서 데이터 신호를 전압 레벨 시프팅 시키기 위한 장치, 방법 및 시스템을 포함한다. 실시예에서, 전압 레벨 시프터 회로는 전압 레벨 시프터 회로에 의해 지원되는 저전압 도메인의 최소 전압을 감소시키기 위해 적응형 키퍼 회로, 향상된 중단가능한 서플라이 회로, 및/또는 용량성 부스팅 회로를 포함할 수 있다. 다른 실시예들이 기술되고 청구될 수 있다.

Description

전압 레벨 시프터 회로{VOLTAGE LEVEL SHIFTER CIRCUIT}

본 발명의 실시예들은 일반적으로 전자 회로 기술 분야에 관한 것이며, 더 구체적으로는 전압 레벨 시프터 회로에 관한 것이다.

본원에 제공되는 배경 설명은 개시내용의 상황을 일반적으로 표시할 목적이다. 이 배경 섹션에 기술된 범위, 뿐만 아니라 출원 시점에 종래 기술로서 다른 방식으로 자격이 부여되지 않을 수 있는 설명의 양상들에 기재된 범위에 대해, 본원에 지명된 발명자의 작업은 명시적으로도 암시적으로도 본 개시내용에 대해 종래 기술로서 인정되지 않는다. 본원에서 달리 지시되지 않는 한, 이 섹션에 기술된 방식들은 본 개시내용에서의 청구항들에 대한 종래 기술이 아니며, 이 섹션에 포함됨으로써 종래 기술인 것으로 인정되지 않는다.

집적 회로에서, 회로의 상이한 블록들은 상이한 공급 전압에서 동작할 수 있다. 전압 레벨 시프터 회로는 블록들 사이에서 디지털 입력/출력(I/O) 신호를 변환하기 위해(예를 들어, I/O 신호들을 낮은 공급 전압 도메인으로부터 높은 공급 전압 도메인으로 그리고 그 역으로 변환하기 위해) 사용된다.

실시예들은 첨부 도면들과 함께 후속하는 상세한 설명에 의해 용이하게 이해될 것이다. 이 기재를 용이하게 하기 위해, 동일한 참조 부호는 동일한 구조적 엘리먼트를 지정한다. 실시예들은 첨부 도면의 도해에서 제한에 의해서가 아니라 예로서 예시된다.
도 1은 다양한 실시예들에 따른, 적응형 키퍼 회로(adaptive keeper circuitry)를 포함하는 전압 레벨 시프터 회로를 예시한다.
도 2는 다양한 실시예들에 따른, 향상된 중단가능한 서플라이 회로(enhanced interruptible supply circuitry)를 포함하는 전압 레벨 시프터 회로를 예시한다.
도 3은 다양한 실시예들에 따른, 스택화된 향상된 중단가능한 서플라이 회로를 포함하는 전압 레벨 시프터 회로를 예시한다.
도 4는 다양한 실시예들에 따른, 용량성 부스팅 회로(capacitive boosting circuitry)를 포함하는 전압 레벨 시프터 회로를 예시한다.
도 5는 다양한 실시예들에 따른, 적응형 키퍼 회로 및 향상된 중단가능한 서플라이 회로를 포함하는 전압 레벨 시프터 회로를 예시한다.
도 6은 다양한 실시예들에 따른, 적응형 키퍼 회로 및 용량성 부스팅 회로를 포함하는 전압 레벨 시프터 회로를 예시한다.
도 7은 다양한 실시예들에 따른, 향상된 중단가능한 서플라이 회로 및 용량성 부스팅 회로를 포함하는 전압 레벨 시프터 회로를 예시한다.
도 8은 다양한 실시예들에 따른, 적응형 키퍼 회로, 향상된 중단가능한 서플라이 회로, 및 용량성 부스팅 회로를 포함하는 전압 레벨 시프터 회로를 예시한다.
도 9는 다양한 실시예들에 따른, 적응형 키퍼 회로, 선택적으로 인에이블된 향상된 중단가능한 서플라이 회로, 및 선택적으로 인에이블된 용량성 부스팅 회로를 포함하는 전압 레벨 시프터 회로를 예시한다.
도 10은 다양한 실시예들에 따른, 2개의 레벨 시프터 스테이지를 포함하는 전압 레벨 시프터 회로를 예시한다.
도 11은 다양한 실시예들에 따른, 본원에 기술된 장치들 및 방법들을 사용하도록 구성된 예시적인 시스템을 예시한다.

후속하는 상세한 기재에서, 그 일부를 형성하는 첨부 도면에 대한 참조가 이루어지며, 여기서 도면 전반에 걸쳐 동일한 번호가 동일한 부분을 지정하고, 이는 실시될 수 있는 실시예들을 예시에 의해 도시한다. 다른 실시예들이 이용될 수 있으며, 구조적 또는 논리적 변경들이 본 개시내용의 범위로부터의 이탈 없이 이루어질 수 있다는 점이 이해되어야 한다. 따라서, 후속하는 상세한 기재는 제한의 의미로 취해지지 않아야 하며, 실시예들의 범위는 첨부된 청구항들 및 이들의 등가물에 의해 정의된다.

다양한 동작들은, 청구된 발명 대상의 이해에 가장 유용한 방식으로, 다수의 이산적 작용들 또는 동작들로서 차례로 기술될 수 있다. 그러나, 기재 순서는 이러한 동작들이 반드시 순서 종속적임을 의미하는 것으로 해석되지 않아야 한다. 특히, 이러한 동작들은 표시 순서로 수행되지 않을 수 있다. 기술된 동작들은 기술된 실시예와는 상이한 순서로 수행될 수 있다. 다양한 추가적인 동작들이 수행될 수 있고 그리고/또는 기술된 동작들은 추가적인 실시예들에서 생략될 수 있다.

본 개시내용의 목적을 위해, 구문 "A 및/또는 B" 및 "A 또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적을 위해, 구문 A, B 및/또는 C는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B, 및 C)를 의미한다.

기재는 구문 "실시예에서" 또는 "실시예들에서"를 사용하는데, 이들은 각각 동일한 또는 상이한 실시예들 중 하나 이상을 지칭할 수 있다. 또한, 본 개시내용의 실시예들에 대해 사용되는 바와 같이, 용어 "포함하는(comprising, including)", "가지는(having)" 등은 유의어이다.

본 개시내용에서 사용된 바와 같이, 용어 "회로(circuitry)"는 주문형 집적 회로(ASIC), 전자 회로, 프로세서(공유형, 전용, 또는 그룹), 조합 논리 회로, 및/또는 기술된 기능성을 제공하는 다른 적절한 하드웨어 컴포넌트들을 지칭하거나 그 일부이거나 그것을 포함할 수 있다. 본원에서 사용된 바와 같이, "컴퓨터-구현된 방법"은 하나 이상의 프로세서들, 하나 이상의 프로세서들을 가지는 컴퓨터 시스템, (하나 이상의 프로세서들을 포함할 수 있는) 스마트폰과 같은 모바일 디바이스, 태블릿, 랩톱 컴퓨터, 셋톱 박스, 게임 콘솔 등에 의해 실행되는 임의의 방법을 지칭할 수 있다.

설명 및 도면은 트랜지스터가 p-타입 트랜지스터임을 나타내기 위한 MPx 트랜지스터 또는 트랜지스터가 n-타입 트랜지스터임을 나타내기 위한 MNx 트랜지스터로서 트랜지스터들을 지칭할 수 있다. 트랜지스터의 타입은 예로서 제시되고, 다른 실시예들은 유사한 기능성을 실행하기 위해 다른 타입의 트랜지스터들을 사용할 수 있다.

다양한 실시예들은 데이터 신호를 제1 전압 도메인에서 제2 전압 도메인으로 변환하기 위한 전압 레벨 시프터 회로를 포함할 수 있다. 데이터 신호는 제1 논리 값(예를 들어, 논리 0)을 나타내는 저전압 레벨과 제2 논리 값(예를 들어, 논리 1)을 나타내는 고전압 레벨 사이에서 스위칭하는 디지털 데이터 신호일 수 있다. 일부 실시예들에서, 저전압 레벨은 접지 전압일 수 있고, 고전압 레벨은 (예를 들어, 전압 도메인에 의해 사용되는 공급 전압에 기초한 값을 가지는) 양의 전압일 수 있다. 데이터 신호의 저전압 레벨과 고전압 레벨 사이의 전압차는 제1 전압 도메인에 대해서보다 제2 전압 도메인에 대해 더 클 수 있다. 추가로, 제2 전압 도메인에 의해 사용되는 높은 공급 전압인 VDD 하이(VDDH)는 제1 전압 도메인에 의해 사용되는 낮은 공급 전압인 VDD 로우(VDDL)보다 더 클 수 있다.

다양한 실시예들에서, 본원에 기술된 전압 레벨 시프터 회로는 (예를 들어, 프로세스, 전압 및 온도 조건에 걸쳐) 전압 레벨 시프터 회로가 동작할 수 있는 낮은 공급 전압(VDDL)의 최소 전압(Vmin)을 감소시키기 위한 하나 이상의 컴포넌트들을 포함할 수 있다. 예를 들어, 전압 레벨 시프터 회로는 낮은 공급 전압의 Vmin을 감소시키기 위한 적응형 키퍼 회로, 향상된 중단가능한 서플라이 회로, 및/또는 용량성 부스팅 회로를 포함할 수 있다. 감소된 Vmin은 제1 전압 도메인에서 동작하는 회로 블록들이 더 낮은 공급 전압으로 동작하게 하고, 이에 의해 전력 소모를 감소시키도록 할 수 있다.

도 1은 다양한 실시예들에 따른 적응형 키퍼 회로를 포함하는 전압 레벨 시프터 회로(100)(이하, "회로(100)")를 개략적으로 예시한다. 회로(100)는 입력 단자(102)에서 입력 데이터 신호(DIN)를 수신하고, 출력 단자(104)에서 출력 데이터 신호(DOUT)를 전달한다. 회로(100)는 레벨-시프터 회로(108)에 커플링된 입력 회로(106)를 포함한다. 입력 회로(106)는 도시된 바와 같이 입력 단자(102)에 직렬로 커플링되어, 입력 신호(IN)(입력 데이터 신호(DIN)의 반전 버전), 입력 바 신호(INB)(입력 신호(IN)의 반전 버전), 및 지연된 입력 신호(INd)(입력 신호(IN)의 지연된 버전)를 발생시키는 3개의 인버터(110a-c)를 포함할 수 있다. 입력 신호(IN), 입력 바 신호(INB), 및 지연된 입력 신호(INd)는 도 1에 도시된 바와 같이 대응하는 라벨들을 가지는 각자의 노드들에서 레벨-시프터 회로(108)에 전달될 수 있다. 입력 회로(106) 및 레벨-시프터 회로(108)는 예시의 용이함을 위해 별도의 회로로서 도시된다.

다양한 실시예들에서, 입력 데이터 신호(DIN)는 저전압 도메인에서 입력 단자(102)에 의해 수신될 수 있다. 인버터들(110a-c)은 낮은 공급 전압(VDDL)을 수신하기 위해 저전압 서플라이 레일(112)에 커플링될 수 있고, 인버터들(110a-c)은 낮은 공급 전압(VDDL) 상에서 동작할 수 있다.

다양한 실시예들에서, 레벨-시프터 회로(108)는 입력 신호(IN)의 현재 값으로 구동되는 데이터 노드(Q)(114) 및 입력 신호(IN)의 현재 값의 반전으로 구동되는 데이터 바 노드(QB)(116)를 포함할 수 있다. 데이터 바 노드(116)는 출력 데이터 신호(DOUT)를 제공하기 위해 인버터(118)를 통해 출력 단자(104)에 커플링된다. 다른 실시예들에서, 출력 단자(104)는 출력 데이터 신호(DOUT)를 수신하기 위해 데이터 노드(114)에 커플링될 수 있다.

다양한 실시예들에서, 레벨-시프터 회로(108)는 높은 공급 전압(VDDH)을 수신하기 위한 높은 공급 전압 레일(120)을 포함할 수 있다. 풀-업 트랜지스터들(MP1 및 MP2)은 높은 공급 전압 레일(120)에 (예를 들어, 이들의 소스 단자에서) 커플링될 수 있다. 인터럽션 트랜지스터(MP3)는 풀-업 트랜지스터(MP1)와 데이터 노드(114) 사이에 커플링될 수 있다. 인터럽션 트랜지스터(MP4)는 풀-업 트랜지스터(MP2)와 데이터 바 노드(116) 사이에 커플링될 수 있다. 풀-다운 트랜지스터(MN1)는 데이터 노드(114)와 접지 전압(122) 사이에 커플링될 수 있고, 풀-다운 트랜지스터(MN2)는 데이터 바 노드(116)와 접지 전압(122) 사이에 커플링될 수 있다. 인터럽션 트랜지스터(MP3) 및 풀-다운 트랜지스터(MN1)는 이들의 각자의 게이트 단자들에서 입력 신호(IN)를 수신할 수 있다. 인터럽션 트랜지스터(MP4) 및 풀-다운 트랜지스터(MN2)는 이들의 각자의 게이트 단자들에서 입력 바 신호(INB)를 수신할 수 있다.

다양한 실시예들에서, 회로(100)의 적응형 키퍼 회로는 키퍼 트랜지스터(MN3 및 MN4) 및/또는 방화벽 트랜지스터(MN5 및 MN6)를 포함할 수 있다. 실시예들에서, 키퍼 트랜지스터(MN3)의 드레인 단자는 입력 바 신호(INB)를 수신하기 위해 커플링될 수 있다. 키퍼 트랜지스터(MN3)의 소스 단자는 데이터 노드(114)에 커플링될 수 있고, 키퍼 트랜지스터(MN3)의 게이트 단자는 데이터 바 노드(116)에 커플링될 수 있다. 실시예들에서, 키퍼 트랜지스터(MN4)의 드레인 단자는 지연된 입력 신호(INd)를 수신하기 위해 커플링될 수 있다. 키퍼 트랜지스터(MN4)의 소스 단자는 데이터 바 노드(116)에 커플링될 수 있고, 키퍼 트랜지스터(MN4)의 게이트 단자는 데이터 노드(114)에 커플링될 수 있다.

방화벽 트랜지스터(MN5)는 키퍼 트랜지스터(MN3)와 접지 전압(122) 사이에 커플링될 수 있고, 방화벽 트랜지스터(MN6)는 키퍼 트랜지스터(MN4)와 접지 전압(122) 사이에 커플링될 수 있다. 방화벽 트랜지스터들(MN5 및 MN6)의 게이트 단자들은 방화벽 노드(124)에서 서로 커플링될 수 있다. 방화벽 노드(124)는 저전압 도메인이 활성(예를 들어, 파워-게이팅(power-gated)되지 않음)일 때 논리 로우의 값(예를 들어, 0 볼트)을 가지는 방화벽 신호를 수신할 수 있고, 저전압 도메인이 파워-게이팅(예를 들어, 파워 오프(powered off))될 때 논리 하이의 값을 가질 수 있다. 저전압 도메인이 파워-게이팅될 때, 낮은 서플라이 전압(VDDL)은 더 낮아지고 그리고/또는 셧 오프(shut off)될 수 있다(예를 들어, 0 볼트가 됨). 다양한 실시예들에서, 방화벽 트랜지스터(MN5 및 MN6)는 방화벽 신호가 논리 로우의 값을 가질 때 오프될 수 있다(예를 들어, 도통되지 않음).

다양한 실시예들에서, 입력 신호(IN)가 논리 하이 레벨(예를 들어, VDDL)에서 논리 로우 레벨(예를 들어, 0볼트)로 스위칭할 때, 풀-다운 트랜지스터(MN1)는 턴오프될 수 있고, 키퍼 트랜지스터(MN3)는 턴 온될 수 있고, 이에 의해 데이터 노드(114)를 충전시킬 수 있다. 이 점에서, 데이터 노드(114)는 높은 저항을 가질 수 있고, 키퍼 트랜지스터(MN3)의 게이트 단자(및 데이터 바 노드(116))에서의 전압은 VDDH의 값을 가질 수 있다. 다양한 실시예들에서, 높은 공급 전압(VDDH)은 키퍼 트랜지스터(MN3)의 낮은 공급 전압(VDDL)과 임계 전압(VTHmn3)의 합산보다 더 클 수 있다. 따라서, 데이터 노드(114)는 키퍼 트랜지스터(MN3)를 통해 VDDL로 충전될 수 있다. 대안적으로, VDDH는 VDDL과 VTHmn3의 합산보다 더 작을 수 있으며, 어느 경우든, 데이터 노드(114)는 VDDH - VTHmn3의 값으로 충전될 수 있다.

따라서, 풀-업 트랜지스터(MP2)의 게이트-대-소스 전압이 감소할 수 있고, 이에 의해, 풀-업 트랜지스터(MP2)의 풀-업 강도(예를 들어, MP2에 의해 도통되는 전류의 양)를 감소시킬 수 있다. 따라서, 풀-다운 트랜지스터(MN2)와 풀-업 트랜지스터(MP2) 사이의 경쟁(contention)이 낮은 VDDL에서 완화되어, 풀-다운 트랜지스터(MN2)가 데이터 바 노드(116)를 0 볼트로 풀링(pull)하게 한다. VDDH에서 0볼트로의 데이터 바 노드(116)의 트랜지션이 완료될 때, 키퍼 트랜지스터(MN3)가 턴오프될 수 있고, 데이터 노드(114)는 풀-업 트랜지스터(MP1)를 통해 VDDH로 충전될 수 있다.

입력 바 신호(INB)가 논리 하이에서 논리 로우로 스위칭될 때, 키퍼 트랜지스터(MN4)에 의해 유사한 경쟁 감소가 제공된다. 키퍼 트랜지스터(MN4)는 풀-업 트랜지스터(MP2)와 풀-다운 트랜지스터(MN2)에 대해 키퍼 트랜지스터(MN3)에 의해 제공되는 경쟁 감소와 유사하게, 풀-업 트랜지스터(MP1)와 풀-다운 트랜지스터(MN1) 사이의 경쟁을 감소시킴으로써 스위칭 프로세스를 보조할 수 있다. 키퍼 트랜지스터(MN4)의 드레인 단자가 지연된 입력 신호(INd)를 수신하기 때문에, 풀-다운 트랜지스터(MN2)는 키퍼 트랜지스터(MN4)가 데이터 바 노드(116)를 충전시키기 시작하기 이전에 (예를 들어, 입력 바 신호(INB)에 기초하여) 턴오프될 수 있다.

다양한 실시예들에서, 데이터 바 노드(116)가 풀-다운되고 풀-업 트랜지스터(MP1)가 턴온될 때 추가적인 경쟁 경로가 존재할 수 있다. 키퍼 트랜지스터(MN3)가 데이터 노드(114)에 VDDL를 제공하는 반면, 풀-업 트랜지스터(MP1)는 데이터 노드(114)를 VDDH로 충전시킨다. 데이터 노드(114)가 0으로 완전히 토글링하고 키퍼 트랜지스터(MN3)가 턴오프될 때 이러한 경쟁 경로가 사라진다. 그러나, 이러한 경쟁 경로는 회로(100)에 지연(예를 들어, 입력 데이터 신호(DIN)에서 출력 데이터 신호(DOUT)까지의 지연)을 추가할 수 있다.

추가로, 단락 회로 전류는 풀-업 트랜지스터(MP1)와 키퍼 트랜지스터(MN3) 사이의 경쟁 동안 풀-업 트랜지스터(MP1)와 키퍼 트랜지스터(MN3)를 통해 높은 전압 서플라이 레일(120)로부터 낮은 전압 서플라이 레일(112)로 흐를 수 있다. 그러나, 일부 실시예들에서, 이러한 단락 회로 전류는 저전압 도메인에서 동작하는 하나 이상의 디바이스들(예를 들어, 논리 디바이스들)에 의해 이용될 수 있다. 따라서, 단락 회로 전류는 낭비되지 않을 수 있다.

다양한 실시예들에서, 방화벽 트랜지스터들(MN5 및 MN6) 및/또는 인버터(110c)의 트랜지스터들은 상대적으로 작은 사이즈일 수 있다. 방화벽 트랜지스터들(MN5 및 MN6)은 저전압 도메인이 파워-게이팅될 때만 온일 수 있고, 회로(100)의 지연에는 영향을 주지 않을 수 있다.

도 2는 다양한 실시예들에 따라 향상된 중단가능한 서플라이 회로를 포함하는 전압 레벨 시프터 회로(200)(이하, "회로(200)")를 예시한다. 회로(200)는 동일한 참조 엘리먼트들에 의해 표기된 바와 같이, 회로(100)의 컴포넌트들과 유사한 컴포넌트들을 포함할 수 있다. 회로(200)는 회로(100)의 적응형 키퍼 회로를 포함하지 않을 수 있다. 따라서, 키퍼 트랜지스터들(MN3 및 MN4)의 드레인 단자들은 접지 전압(222)에 커플링될 수 있고, 회로(200)는 방화벽 트랜지스터들을 포함하지 않을 수 있다. 추가로, 입력 회로(206)는 입력 신호(IN)(입력 데이터 신호(DIN)의 반전) 및 입력 바 신호(INB)(입력 데이터 신호(DIN)의 반전)를 생성하기 위한 2개의 인버터들(210a-b)을 포함할 수 있다.

다양한 실시예들에서, 회로(200)의 레벨-시프터 회로(208)는 풀-다운 트랜지스터들(MN7 및 MN8)을 포함하는 향상된 중단가능한 서플라이 회로를 포함할 수 있다. 풀-다운 트랜지스터(MN7)의 소스 단자는 풀-업 트랜지스터(MP1)와 인터럽션 트랜지스터(MP3) 사이의 중간 노드(N)(230)에 커플링될 수 있다. 풀-다운 트랜지스터(MN7)의 게이트 단자는 입력 신호(IN)를 수신할 수 있다(예를 들어, 인터럽션 트랜지스터(MP3)의 게이트 단자 및/또는 풀-다운 트랜지스터(MN1)의 게이트 단자에 커플링될 수 있다).

풀-다운 트랜지스터(MN8)의 소스 단자는 풀-업 트랜지스터(MP2)와 인터럽션 트랜지스터(MP4) 사이의 중간 바 노드(NB)(232)에 커플링될 수 있다. 풀-다운 트랜지스터(MN8)의 게이트 단자는 입력 바 신호(INB)를 수신할 수 있다(예를 들어, 인터럽션 트랜지스터(MP4)의 게이트 단자 및/또는 풀-다운 트랜지스터(MN2)의 게이트 단자에 커플링될 수 있다). 풀-다운 트랜지스터들(MN7 및 MN8)의 드레인 단자들은 공통 접지 전압(222)에 커플링될 수 있다.

다양한 실시예들에서, 입력 신호(IN)가 0에서 VDDL로의 트랜지션을 수행할 때, 인터럽션 트랜지스터(MP3)의 게이트-대-소스 전압이 감소하고, 이에 의해, 풀-업 트랜지스터(MP1) 및 인터럽션 트랜지스터(MP3)에 의해 제공되는 풀-업 경로의 강도를 감소시킨다. 따라서, 데이터 노드(214)는 풀-다운 트랜지스터(MN1)를 통해 0볼트로 풀-다운될 수 있다. 그러나, VDDL의 값이 감소함에 따라, 인터럽션 트랜지스터(MP3)에 의해 제공된 공급 중단이 감소하고, 풀-업 트랜지스터(MP1)와 풀-다운 트랜지스터(MN1) 사이에 경쟁 경로가 존재할 수 있다.

다양한 실시예들에서, 풀-다운 트랜지스터(MN7)는 추가적인 공급 중단을 제공하여, 풀-다운 경로를 더 약하게 하고, 감소된 값의 VDDL(예를 들어, 감소된 Vmin)이 이용될 수 있게 할 수 있다. 입력 신호(IN)가 0으로부터 VDDL로의 트랜지션을 수행할 때, 풀-다운 트랜지스터(MN7)와 풀-업 트랜지스터(MP1) 사이에 저항성 경로가 형성된다. 저항성 경로는 중간 노드(N)의 전압을 양 Δ만큼(예를 들어, VDDH로부터 VDDH-Δ까지) 감소시킨다. 중간 노드(N)의 전압의 감소는 인터럽션 트랜지스터(MP3)의 게이트-대-소스 전압을 감소시키고, 이에 의해 인터럽션 트랜지스터(MP3)에 의해 제공된 공급 중단을 향상시킬 수 있다.

예를 들어, VDDL이 상대적으로 낮고(예를 들어, Vmin에 가까움), 인터럽션 트랜지스터(MP3)가 레벨 트랜지션 동안 서브-임계권(sub-threshold regime) 내에 있을 때, 중간 노드(N)에서의 전압의 심지어 작은 감소도 인터럽션 트랜지스터(MP3)의 강도를 크게 감소시킬 수 있다. 한 가지 비-제한적인 예에서, 약 100 mV의 Δ는 풀-업 트랜지스터(MP1) 및 인터럽션 트랜지스터(MP3)에 의해 제공된 풀-업 경로의 풀-업 강도에 있어서 약 10배의 감소를 제공할 수 있다.

입력 바 신호(INB)가 0에서 VDDL로 트랜지션할 때, 데이터 바 노드(216)에 대해 풀-업 트랜지스터(MP2) 및 인터럽션 트랜지스터(MP4)에 의해 제공된 풀-업 경로의 강도를 감소시키기 위해 인터럽션 트랜지스터(MP4) 및 풀-다운 트랜지스터(MN8)에 의해 유사한 공급 중단이 제공될 수 있다.

도 3은 다양한 실시예들에 따라 스택화된 향상된 중단가능한 서플라이 회로를 포함하는 전압 레벨 시프터 회로(300)(이하, "회로(300)")를 예시한다. 회로(300)는 동일한 참조 엘리먼트들에 의해 표기된 바와 같이, 회로(200)의 컴포넌트들과 유사한 컴포넌트들을 포함할 수 있다.

회로(200)와 비교하면, 회로(300)는 추가적인 인터럽션 트랜지스터(MP5 및 MP6), 및 추가적인 풀-다운 트랜지스터(MN9 및 MN10)를 포함할 수 있다. 인터럽션 트랜지스터(MP5)는 풀-업 트랜지스터(MP1) 및 인터럽션 트랜지스터(MP3) 사이에 커플링될 수 있다(예를 들어, 인터럽션 트랜지스터(MP5)의 드레인 단자가 제1 중간 노드(N1)(334)에서 인터럽션 트랜지스터(MP3)의 소스 단자에 커플링될 수 있고, 인터럽션 트랜지스터(MP5)의 소스 단자가 제2 중간 노드(N2)(336)에서의 풀-업 트랜지스터(MP1)의 드레인 단자에 커플링될 수 있다). 풀-다운 트랜지스터(MN9)의 게이트 단자 및 인터럽션 트랜지스터(MP5)의 게이트 단자는 입력 신호(IN)를 수신할 수 있다. 풀-다운 트랜지스터(MN9)의 소스 단자는 제2 중간 노드(336)에 커플링될 수 있고, 풀-다운 트랜지스터(MN9)의 드레인 단자는 접지 전압(322)에 커플링될 수 있다.

도 3에 도시된 바와 같이, 인터럽션 트랜지스터(MP6) 및 풀-다운 트랜지스터(MN10)는 유사한 방식으로 회로(300) 내에 커플링될 수 있다. 예를 들어, 인터럽션 트랜지스터(MP6)는 제1 중간 바 노드(N1B)(338)와 제2 중간 바 노드(N2B)(340) 사이에 (예를 들어, 인터럽션 트랜지스터(MP4)와 풀-업 트랜지스터(MP2) 사이에) 커플링될 수 있다. 풀-다운 트랜지스터(MN10)는 제2 중간 노드(340)와 접지 전압(322) 사이에 커플링될 수 있다.

다양한 실시예들에서, 인터럽션 트랜지스터(MP5) 및 풀-다운 트랜지스터(MN9)는 풀-업 트랜지스터(MP1)와 인터럽션 트랜지스터들(MP3 및 MP5)에 의해 제공된 풀-다운 경로의 풀-다운 강도를 더 약화시키기 위한 공급 중단을 추가로 제공할 수 있다. 유사하게, 인터럽션 트랜지스터(MP6) 및 풀-다운 트랜지스터(MN10)는 풀-업 트랜지스터(MP2) 및 인터럽션 트랜지스터들(MP4 및 MP6)에 의해 제공된 풀-다운 경로의 풀-다운 강도를 더 약화시키기 위한 공급 중단을 추가로 제공할 수 있다.

도 4는 다양한 실시예에 따른 용량성 부스팅 회로를 포함하는 전압 레벨 시프터 회로(400)(이하, "회로(400)")를 예시한다. 회로(400)는 동일한 참조 엘리먼트들에 의해 표기된 바와 같이, 회로(100 및/또는 200)의 컴포넌트들과 유사한 컴포넌트들을 포함할 수 있다. 회로(400)는 회로(100)의 적응형 키퍼 회로 또는 회로(200) 또는 회로(300)의 향상된 중단가능한 서플라이 회로를 포함하지 않을 수 있다.

다양한 실시예들에서, 입력 회로(406)는 입력 단자(402)와 직렬로 커플링된 복수의 인버터들(410a-f)을 포함할 수 있다. 인버터들(410a-f)은 입력 신호(IN), 입력 바 신호(INB), 지연된 입력 신호(IND), 및 지연된 입력 바 신호(INBD)를 생성할 수 있다. 일부 실시예들에서, 지연된 입력 신호(IND) 및 지연된 입력 바 신호(INBD)는 도 1의 회로(100)에 대해 위에서 논의된 지연된 입력 신호(INd)보다 더 긴 시간 기간 만큼 지연될 수 있다.

다양한 실시예들에서, 회로(400)의 용량성 부스팅 회로는 입력 신호(IN)를 수신하는 입력 노드(444)와 부스팅된 입력 신호(INX)를 수신하는 부스팅된 입력 노드(446) 사이에 커플링된 p-타입 트랜지스터들(MPX1, MPX2) 및 n-타입 트랜지스터(MNX1)를 포함할 수 있다. 트랜지스터들(MNX1 및 MPX1)은 이들의 드레인 단자들에서 입력 신호를 수신할 수 있다. 트랜지스터(MPX2)는 (예를 들어, 입력 노드(444)와 부스팅된 입력 노드(446) 사이의 전도성 경로를 따라 서로 커플링된 그것의 드레인 및 소스 단자들을 가지고) 용량성으로 구성될 수 있다. 트랜지스터(MNX1)는 그것의 게이트 단자에서 낮은 공급 전압(VDDL)을 수신할 수 있고, 트랜지스터들(MPX1 및 MPX2)의 게이트 단자들은 지연된 입력 신호(IND)를 수신할 수 있다.

다양한 실시예들에서, 부스팅된 입력 신호(INX)는 레벨-시프팅 회로(408)의 입력에(예를 들어, 인터럽션 트랜지스터(MP3) 및 풀-다운 트랜지스터(MN1)에) 전달될 수 있다. 다양한 실시예들에서, 입력 신호(IN)가 VDDL의 값을 가질 때, 용량성 부스팅 회로는 VDDL보다 더 높은 전압을 가지는 부스팅된 입력 신호(INX)를 생성할 수 있다.

입력 신호(IN)가 0에서 VDDL로 트랜지션할 때, 지연된 입력 신호(IND)는 아직 트랜지션하지 않고, 따라서, 트랜지스터들(MPX1 및 MPX2)은 온(on) 된다. 부스팅된 입력 노드(446)는 지연된 입력 신호(IND)가 0볼트로 유지되는 한 트랜지스터(MPX1)를 통해 VDDL로 충전될 수 있다. 후속적으로, 지연된 입력 신호(IND)가 0에서 VDDL로 트랜지션할 때, 지연된 입력 신호(IND)의 상승하는 전압(rising voltage)이 용량성으로 커플링된 트랜지스터(MPX2)를 통해 부스팅된 입력 노드(446)에 전달되고, 이에 의해 부스팅된 입력 신호(INX)를 VDDL보다 더 큰 전압으로 충전시킨다.

실시예들에서, 트랜지스터(MNX1)는 다이오드로서 작용할 수 있다(예를 들어, 입력 신호(IN)가 VDDL일 때). 부스팅된 입력 신호(INX)의 전압이 VDDL - VTHmnx1 미만으로 떨어지는 경우(여기서 VTHmnx1는 트랜지스터(MNX1)의 임계 전압임), 트랜지스터(MNX1)가 턴온되어 부스팅된 입력 노드(446)를 충전시킬 수 있다.

다양한 실시예들에서, 입력 신호(IN)에 비해 부스팅된 입력 신호(INX)의 더 높은 전압은 풀-다운 트랜지스터(MN1)의 풀-다운 강도를 증가시키고, 이에 의해, 풀-다운 트랜지스터(MN1)와 풀-업 트랜지스터(MP1) 사이의 경쟁을 감소시킬 수 있다.

다양한 실시예들에서, 입력 바 신호(INB)가 0에서 VDDL로 트랜지션할 때, 유사한 용량성 부스팅이 트랜지스터들(MPX3, MPX4, 및 MNX2)에 의해 제공될 수 있다. 용량성으로 커플링된 트랜지스터(MPX4)는 부스팅된 입력 노드(448)에서 부스팅된 입력 바 신호(INBX)를 생성할 수 있다.

일부 실시예들에서, 전압 레벨 시프터 회로는 적응형 키퍼 회로(예를 들어, 회로(100)의 적응형 키퍼 회로), 향상된 중단가능한 서플라이 회로(예를 들어, 회로(200) 또는 회로(300)의 향상된 중단가능한 서플라이 회로), 및/또는 용량성 부스팅 회로(예를 들어, 회로(400)의 용량성 부스팅 회로)의 임의의 조합을 포함할 수 있다. 적응형 키퍼 회로, 향상된 중단가능한 서플라이 회로, 및 용량성 부스팅 회로는 각각 전압 레벨 시프터 회로에 대해 감소한 최소 전압(Vmin)(예를 들어, 낮은 공급 전압 VDDL의 최소 전압)을 제공할 수 있다. 그러나, 적응형 키퍼 회로, 향상된 중단가능한 서플라이 회로, 및 용량성 부스팅 회로는 각각 또한 전압 레벨 시프터 회로에 지연을 줄 수 있다. 따라서, 적응형 키퍼 회로, 향상된 중단가능한 공급 회로 및/또는 용량성 부스팅 회로의 조합 및/또는 구성은 응용예에 기초하여 선택될 수 있다.

예를 들어, 도 5는 다양한 실시예들에 따라 적응형 키퍼 회로 및 향상된 중단가능한 서플라이 회로를 포함하는 전압-레벨 시프터 회로(500)(이하, "회로(500)")를 예시한다. 적응형 키퍼 회로는 회로(100)의 적응형 키퍼 회로와 유사하게 키퍼 트랜지스터들(MN3 및 MN4) 및 방화벽 트랜지스터들(MN5 및 MN6)을 포함할 수 있다. 향상된 중단가능한 서플라이 회로는 회로(200)의 향상된 중단가능한 서플라이 회로와 유사하게, 풀-다운 트랜지스터들(MN7 및 MN8), 및 인터럽션 트랜지스터들(MP3 및 MP4)을 포함할 수 있다.

도 6은 적응형 키퍼 회로 및 용량성 부스팅 회로를 포함하는 전압-레벨 시프터 회로(600)(이하, "회로(600)")를 예시한다. 적응형 키퍼 회로는 회로(100)의 적응형 키퍼 회로와 유사하게 키퍼 트랜지스터들(MN3 및 MN4) 및 방화벽 트랜지스터들(MN5 및 MN6)을 포함할 수 있다. 용량성 부스팅 회로는 회로(400)의 용량성 부스팅 회로와 유사하게 p-타입 트랜지스터들( MPX1 및 MPX3), n-타입 트랜지스터들(MNX1 및 MNX2), 및 용량성으로 커플링된 트랜지스터들(MPX2 및 MPX4)을 포함할 수 있다.

실시예들에서, 회로(600)는 복수의 인버터들(610a-f)을 포함하는 입력 회로(606)를 더 포함할 수 있다. 입력 회로(606)는 입력 단자(602)로부터 입력 데이터 신호(DIN)를 수신할 수 있고, 입력 신호(IN), 입력 바 신호(INB), 제1 지연된 입력 신호(INd), 제1 지연된 입력 바 신호(INBd), 제2 지연된 입력 신호(IND), 및 제2 지연된 입력 바 신호(INBD)를 생성할 수 있다. 제2 지연된 입력 신호(IND) 및 제2 지연된 입력 바 신호(INBD)는 각자 제1 지연된 입력 신호(INd) 및 제1 지연된 입력 바 신호(INBd)보다 더 긴 시간 기간만큼 지연될 수 있다.

제1 지연된 입력 바 신호(INBd)는 키퍼 트랜지스터(MN3)의 드레인 단자로 전달될 수 있고, 제1 지연된 입력 신호(INd)는 키퍼 트랜지스터(MN4)의 드레인 단자에 전달될 수 있다. 제2 지연된 입력 신호(IND)는 p-타입 트랜지스터(MPX1) 및 용량성으로 커플링된 트랜지스터(MPX2)의 게이트 단자들에 전달될 수 있다. 제2 지연된 입력 바 신호(INBD)는 p-타입 트랜지스터(MPX3) 및 용량성으로 커플링된 트랜지스터(MPX4)의 게이트 단자들에 전달될 수 있다. 일부 실시예들에서, 입력 회로(606)는 신호들(INd, INBd, IND, 및/또는 INBD)에 대한 원하는 지연을 제공하기 위해, 인버터(610a)와 인버터(610f) 사이에 커플링된 추가적인 인버터들을 포함할 수 있다.

도 7은 향상된 중단가능한 서플라이 회로 및 용량성 부스팅 회로를 포함하는 전압 레벨 시프터 회로(700)(이하, "회로(700)")를 예시한다. 향상된 중단가능한 서플라이 회로는 회로(200)의 향상된 중단가능한 서플라이 회로와 유사하게 풀-다운 트랜지스터들(MN7 및 MN8) 및 인터럽션 트랜지스터들(MP3 및 MP4)을 포함할 수 있다. 용량성 부스팅 회로는 회로(400)의 용량성 부스팅 회로와 유사하게 p-타입 트랜지스터들(MPX1 및 MPX3), n-타입 트랜지스터들(MNX1 및 MNX2), 및 용량성으로 커플링된 트랜지스터들(MPX2 및 MPX4)을 포함할 수 있다.

도 8은 다양한 실시예들에 따른 적응형 키퍼 회로, 향상된 중단가능한 서플라이 회로, 및 용량성 부스팅 회로를 포함하는 전압 레벨 시프터 회로(800)(이하 "회로(800)")를 예시한다. 적응형 키퍼 회로는 회로(100)의 적응형 키퍼 회로와 유사하게 키퍼 트랜지스터들(MN3 및 MN4) 및 방화벽 트랜지스터들(MN5 및 MN6)을 포함할 수 있다. 향상된 중단가능한 서플라이 회로는 회로(200)의 향상된 중단가능한 서플라이 회로와 유사하게 풀-다운 트랜지스터들(MN7 및 MN8) 및 인터럽션 트랜지스터들(MP3 및 MP4)을 포함할 수 있다. 용량성 부스팅 회로는 회로(400)의 용량성 부스팅 회로와 유사하게 p-타입 트랜지스터들(MPX1 및 MPX3), n-타입 트랜지스터들(MNX1 및 MNX2), 및 용량성으로 커플링된 트랜지스터들(MPX2 및 MPX4)을 포함할 수 있다.

도 9는 회로(800)와 유사하게 적응형 키퍼 회로, 향상된 중단가능한 서플라이 회로, 및 용량성 부스팅 회로를 포함하는 전압 레벨 시프터 회로(900)(이하, "회로(900)")를 예시한다. 회로(900)는 향상된 중단가능한 서플라이 회로가 선택적으로 인에이블되게 하기 위한 인에이블 트랜지스터들(MNEN1 및 MNEN2)을 더 포함할 수 있다. 인에이블 트랜지스터(MNEN1)는 풀-다운 트랜지스터(MN7)와 접지 사이에 커플링될 수 있다. 인에이블 트랜지스터(MNEN2)는 풀-다운 트랜지스터(MN8)와 접지 사이에 커플링될 수 있다. 인에이블 트랜지스터들(MNEN1 및 MNEN2)은 이들의 각자의 게이트 단자들에서 제1 인에이블 신호(EN1)를 수신할 수 있다. 제1 인에이블 신호는 인에이블 트랜지스터들(MNEN1 및 MNEN2)을 턴온시켜 향상된 중단가능한 서플라이 회로를 인에이블시킬 수 있고, 인에이블 트랜지스터들(MNEN1 및 MNEN2)을 턴오프시켜 향상된 중단가능한 서플라이 회로를 디스에이블시킬 수 있다.

추가로 또는 대안적으로, 회로(900)는 용량성 부스팅 회로가 선택적으로 인에이블되도록 하기 위한 인에이블 트랜지스터들(MPEN1 및 MPEN2)을 포함할 수 있다. 인에이블 트랜지스터(MPEN1)의 소스 단자는 부스팅된 입력 노드(946)에 커플링될 수 있다. 인에이블 트랜지스터(MPEN1)의 드레인 단자는 입력 신호(IN)를 수신하기 위해 입력 회로(906)의 인버터(910a)에 커플링될 수 있다. 인에이블 트랜지스터(MPEN1)의 게이트 단자는 제2 인에이블 신호(EN2)를 수신할 수 있다. 인에이블 트랜지스터(MPEN2)의 소스 단자는 부스팅된 입력 바 노드(948)에 커플링될 수 있다. 인에이블 트랜지스터(MPEN2)의 드레인 단자는 입력 바 신호(INB)를 수신하기 위해 입력 회로(906)의 인버터(910b)에 커플링될 수 있다. 인에이블 트랜지스터(MPEN2)의 게이트 단자는 제2 인에이블 신호(EN2)를 수신할 수 있다.

제2 인에이블 신호(EN2)는 인에이블 트랜지스터들(MPEN1 및 MPEN2)을 턴오프시켜서 용량성 부스팅 회로를 인에이블시킬 수 있다. 제2 인에이블 신호(EN2)는 인에이블 트랜지스터들(MPEN1 및 MPEN2)을 턴온시켜서 용량성 부스팅 회로를 디스에이블시킬 수 있다. 용량성 부스팅 회로가 디스에이블될 때, 인에이블 트랜지스터(MPEN1)는 입력 신호(IN)를 부스팅된 입력 노드(946)에 전달할 수 있고, 인에이블 트랜지스터(MPEN2)는 입력 바 신호(INB)를 부스팅된 입력 바 노드(948)에 전달할 수 있다.

다양한 실시예들에서, 회로(900)의 입력 회로(906)는 입력 단다(902)와 직렬로 커플링된 복수의 인버터들(910a-f)을 포함할 수 있다. 일부 실시예들에서, 입력 회로(906)의 인버터(910d)는 3-상 인버터일 수 있고, 3-상 입력에서 제2 인에이블 신호(EN2)를 수신하여 용량성 부스팅 회로가 디스에이블될 때 선택적으로 인버터(910d)를 3-상 모드로 둘 수 있다. 인버터(910d)가 3-상 모드일 때, 인버터(910d)의 출력은 높은 임피던스를 가질 수 있고, 인버터들(910e 및 910f)의 출력을 효과적으로 셧 오프(shut off)시킬 수 있다. 따라서, 트랜지스터들(MPX1, MPX2, MPX3, 및 MPX4)이 턴오프될 수 있다.

도 10은 다양한 실시예들에 따른 전압 레벨 시프터 회로(1000)(이하, "회로(1000)")를 예시한다. 회로(1000)는 제1 레벨 시프터 스테이지(1050)("제1 스테이지(1050)"로도 지칭됨) 및 제2 레벨 시프터 스테이지(1052)("제2 스테이지(1052)"로도 지칭됨)를 포함할 수 있다. 제1 스테이지(1000)는 회로(100, 200, 300, 400, 500, 600, 700, 800, 및/또는 900)와 유사한 회로를 포함할 수 있다. 예를 들어, 제1 스테이지(1000)는 (적응형 키퍼 회로를 가지는) 회로(100)와 유사한 회로를 포함하도록 도 10에 도시되어 있다. 제1 스테이지(1000)는 풀-업 트랜지스터들(MP1 및 MP2) 사이의 노드(1056)와 높은 서플라이 레일(1020) 사이에 커플링된 다이오드-접속 트랜지스터(1054)를 포함할 수 있다. 다이오드-접속 트랜지스터(1054)는 (예를 들어, 다이오드-접속 트랜지스터(1054)의 임계 전압만큼) 높은 공급 전압(VDDH) 아래의 중간 전압(VDDHI)으로 노드(1056)에서의 전압을 감소시킬 수 있다. 따라서, 제1 스테이지(1050)는 데이터 노드(1014)에서 데이터 신호(Q1), 및 데이터 바 노드(1016)에서 데이터 바 신호(Q1B)를 생성할 수 있는데, 이들은 저전압 도메인과 고전압 도메인 사이의 중간 전압 도메인에 있다. 데이터 신호(Q1) 및 데이터 바 신호(Q1B)는 제2 스테이지(1052)에 전달될 수 있다.

다양한 실시예들에서, 제2 스테이지(1052)는 데이터 신호(Q1) 및/또는 데이터 바 신호(Q1B)를 레벨 시프트시켜 고전압 도메인에 있는(예를 들어, 0볼트와 VDDH 사이에서 변동하는) 출력 데이터 신호를 생성할 수 있다. 제2 스테이지(1052)는 적응형 키퍼 회로, 향상된 중단가능한 서플라이 회로, 및/또는 용량성 부스팅 회로를 포함할 수 있거나 포함하지 않을 수 있다.

회로(1000)의 실시예가 중간 전압(VDDHI)을 생성하기 위한 임의의 적절한 개수의 다이오드-접속된 트랜지스터들(1054)을 포함할 수 있다는 점이 명백할 것이다. 추가로, 또는 대안적으로, 회로(1000)는 일부 실시예들에서, 2개 초과의 레벨 시프터 스테이지들을 포함할 수 있다.

도 11은 다양한 실시예들에 따라 본원에 기술된 장치들 및/또는 방법들(예를 들어, 회로(100, 200, 300, 400, 500, 600, 700, 800, 900, 또는 1000))을 사용할 수 있는 예시적인 컴퓨팅 디바이스(1100)를 예시한다. 도시된 바와 같이, 컴퓨팅 디바이스(1100)는 하나 이상의 프로세서(들)(1104)(하나가 도시됨) 및 적어도 하나의 통신 칩(1106)과 같은, 다수의 컴포넌트들을 포함할 수 있다. 다양한 실시예들에서, 하나 이상의 프로세서(들)(1104) 각각은 하나 이상의 프로세서 코어들을 포함할 수 있다. 다양한 실시예들에서, 적어도 하나의 통신 칩(1106)은 하나 이상의 프로세서(들)(1104)에 물리적으로 그리고 전기적으로 커플링될 수 있다. 추가적인 구현예들에서, 통신 칩(1106)은 하나 이상의 프로세서(들)(1104)의 일부일 수 있다. 다양한 실시예들에서, 컴퓨팅 디바이스(1100)는 인쇄 회로 보드(PCB)(1102)를 포함할 수 있다. 이러한 실시예들에 대해, 하나 이상의 프로세서(들)(1104) 및 통신 칩(1106)이 그 위에 배치될 수 있다. 대안적인 실시예들에서, 다양한 컴포넌트들은 PCB(1102)를 사용하지 않고 커플링될 수 있다.

그 응용예에 따라, 컴퓨팅 디바이스(1100)는 PCB(1102)에 물리적으로 그리고 전기적으로 커플링될 수 있거나 커플링되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 메모리 제어기(1105), 휘발성 메모리(예를 들어, 동적 랜덤 액세스 메모리(DRAM)(1108)), 판독 전용 메모리(ROM)(1110)와 같은 비휘발성 메모리, 플래시 메모리(1112), 저장 디바이스(1111)(예를 들어, 하드 디스크 드라이브(HDD)), I/O 제어기(1114), 디지털 신호 프로세서(미도시됨), 암호 프로세서(미도시됨), 그래픽 프로세서(1116), 하나 이상의 안테나(1118), 디스플레이(미도시됨), 터치 스크린 디스플레이(1120), 터치 스크린 제어기(1122), 배터리(1124), 오디오 코덱(미도시됨), 비디오 코덱(미도시됨), 글로벌 포지셔닝 시스템(GPS) 디바이스(1128), 나침반(1130), 가속도계(미도시됨), 자이로스코프(미도시됨), 스피커(1132), 카메라(1134), 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 고체 상태 드라이브, 컴팩트 디스크(CD), 디지털 다목적 디스크(DVD))(미도시됨) 등을 포함하지만 이에 제한되지 않는다. 다양한 실시예들에서, 프로세서(1104)는 다른 컴포넌트들과 동일한 다이 상에 집적되어 시스템 온 칩(SoC)을 형성할 수 있다.

일부 실시예들에서, 하나 이상의 프로세서(들)(1104), 플래시 메모리(1112), 및/또는 저장 디바이스(1111)는, 컴퓨팅 디바이스(1100)가, 하나 이상의 프로세서(들)(1104)에 의한 프로그래밍 명령들의 실행에 응답하여, 본원에 개시된 방법들의 모든 또는 선택된 양상들을 실시할 수 있게 하도록 구성된 프로그래밍 명령들을 저장하는 연관된 펌웨어(미도시됨)를 포함할 수 있다. 다양한 실시예들에서, 이러한 양상들은 추가로 또는 대안적으로 하나 이상의 프로세서(들)(1104), 플래시 메모리(1112), 또는 저장 디바이스(1111)와는 별개인 하드웨어를 사용하여 구현될 수 있다.

다양한 실시예들에서, 컴퓨팅 디바이스(1100)의 하나 이상의 컴포넌트들은 본원에 기술된 회로(100, 200, 300, 400, 500, 600, 700, 800, 900 및/또는 1000)를 포함할 수 있다. 예를 들어, 회로(100, 200, 300, 400, 500, 600, 700, 800, 900 및/또는 1000)는 I/O 제어기(1114), 프로세서(1104), 메모리 제어기(1105), 및/또는 컴퓨팅 디바이스(1100)의 또다른 컴포넌트에 포함될 수 있다. 일부 실시예들에서, 회로(100, 200, 300, 400, 500, 600, 700, 800, 900 및/또는 1000)는 상대적으로 저전압 도메인에서 동작하는 회로가 상대적으로 고전압 도메인에서 동작하는 회로와 인터페이싱할 수 있게 하기 위해 프로세서(1104)에 포함될 수 있다. 실시예들에서, 프로세서(1104)는 복수의 회로들(100, 200, 300, 400, 500, 600, 700, 800, 900 및/또는 1000)을 포함할 수 있다.

통신 칩들(1106)은 컴퓨팅 디바이스(1100)에 그리고 컴퓨팅 디바이스(1100)로부터 데이터의 전송을 위한 유선 및/또는 무선 통신들을 가능하게 할 수 있다. 용어 "무선" 및 그 파생어는 비-고체 매체를 통한 변조된 전자기 복사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하기 위해 사용될 수 있다. 그 용어는 연관된 디바이스들이 어떠한 와이어도 포함하지 않음을 암시하지는 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(1106)은 IEEE 702.20, 롱 텀 에볼루션(LTE), LTE 어드밴스드(LTE-A), GPRS(General Packet Radio Service), Ev-DO(Evolution Data Optimized), HSPA+(Evolved High Speed Packet Access), HSDPA+(Evolved High Speed Downlink Packet Access), HSUPA+(Evolved High Speed Uplink Packet Access), GSM(Global System for Mobile Communications), EDGE(Enhanced Data rates for GSM Evolution), 코드 분할 다중 액세스(CDMA), 시분할 다중 액세스(TDMA), DECT(Digital Enhanced Cordless Telecommunications), WiMAX(Worldwide Interoperability for Microwave Access), 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜을 포함하지만 이에 제한되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1100)는 복수의 통신 칩들(1106)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1106)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 대해 전용일 수 있고, 제2 통신 칩(1106)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 더 장거리 무선 통신에 대해 전용일 수 있다.

다양한 구현예들에서, 컴퓨팅 디바이스(1100)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 컴퓨팅 태블릿, 개인 디지털 보조 단말(PDA), 울트라-모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛(예를 들어, 게임 콘솔 또는 자동차 엔터테인먼트 유닛(automotive entertainment unit)), 디지털 카메라, 어플라이언스, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현예들에서, 컴퓨팅 디바이스(1100)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.

일부 비-제한적인 예들이 하기에 제시된다.

예 1은 제1 전압 도메인에서 입력 신호를 수신하기 위한 입력 노드; 입력 신호에 대응하며 제2 전압 도메인에 있는 출력 신호의 생성을 위한 입력 신호의 논리 상태를 유지시키기 위한 데이터 노드; 입력 신호의 반전인 입력 바 신호의 논리 상태를 유지시키기 위한 데이터 바 노드; 및 데이터 노드에 커플링된 소스 단자, 데이터 바 노드에 커플링된 게이트 단자, 및 입력 바 신호를 수신하기 위한 드레인 단자를 가지는 키퍼 트랜지스터를 포함하는 전압 레벨 시프터 회로이다.

예 2는 예 1의 회로이고, 키퍼 트랜지스터는 제1 키퍼 트랜지스터이고, 회로는 데이터 바 노드에 커플링된 소스 단자, 데이터 노드에 커플링된 게이트 단자, 및 입력 노드의 지연된 버전을 수신하기 위한 드레인 단자를 가지는 제2 키퍼 트랜지스터를 더 포함한다.

예 3은 예 2의 회로이며, 제1 키퍼 트랜지스터와 접지 단자 사이에 커플링된 제1 방화벽 트랜지스터; 및 제2 키퍼 트랜지스터와 접지 단자 사이에 커플링된 제2 방화벽 트랜지스터를 더 포함하고, 제2 방화벽 트랜지스터의 게이트 단자는 제1 방화벽 트랜지스터의 게이트 단자에 커플링되고, 제1 및 제2 방화벽 단자들의 게이트 단자들은 상기 제1 전압 도메인이 파워-게이팅될 때 데이터 노드 및 데이터 바 노드를 0볼트로 선택적으로 구동하기 위한 방화벽 신호를 수신하기 위한 것이다.

예 4는 예 1 내지 3 중 임의의 하나의 회로이고, 데이터 노드와 접지 단자 사이에 커플링된 풀-다운 트랜지스터; 데이터 노드에 커플링된 인터럽션 트랜지스터; 및 인터럽션 트랜지스터와 서플라이 레일 사이에 커플링된 풀-업 트랜지스터를 더 포함하고, 서플라이 레일은 공급 전압을 수신하기 위한 것이다.

예 5는 예 4의 회로이고, 인터럽션 트랜지스터와 풀-다운 트랜지스터의 게이트 단자들은 입력 신호를 수신하기 위한 것이고, 풀-업 트랜지스터의 게이트 단자는 데이터 바 노드에 커플링된다.

예 6은 예 5의 회로이고, 풀-다운 트랜지스터는 제1 풀-다운 트랜지스터이고, 회로는 풀-업 트랜지스터와 인터럽션 트랜지스터 사이에 있는 중간 노드와 접지 단자 사이에 커플링된 제2 풀-다운 트랜지스터를 더 포함하고, 제2 풀-다운 트랜지스터의 게이트 단자는 입력 신호를 수신하기 위한 것이다.

예 7은 예 6의 회로이고, 인터럽션 트랜지스터는 제1 인터럽션 트랜지스터이고, 회로는: 제1 인터럽션 트랜지스터와 풀-업 트랜지스터 사이에 커플링된 제2 인터럽션 트랜지스터; 및 풀-업 트랜지스터와 제2 인터럽션 트랜지스터 사이에 있는 제2 중간 노드와 접지 단자 사이에 커플링된 제3 풀-다운 트랜지스터를 더 포함하고, 제3 풀-다운 트랜지스터의 게이트 단자는 입력 신호를 수신하기 위한 것이다.

예 8은 예 4의 회로이고, 풀-다운 트랜지스터와 인터럽션 트랜지스터에 부스팅된 입력 신호를 전달하기 위해 입력 노드에 커플링된 용량성 부스팅 회로를 더 포함한다.

예 9는 예 1의 회로이고, 입력 노드, 데이터 노드, 데이터 바 노드 및 키퍼 트랜지스터는 전압-레벨 시프터 회로의 제1 스테이지에 포함되고, 전압-레벨 시프터 회로는 제1 스테이지의 출력 신호를 수신하고 제3 전압 도메인에 있는 제2 스테이지의 출력 신호를 생성하기 위한 제2 스테이지를 더 포함한다.

예 10은 제1 전압 도메인과 연관된 입력 데이터 신호를 수신하기 위한 입력 노드; 입력 신호에 대응하며 제1 전압 도메인보다 더 높은 제2 전압 도메인에 있는 출력 신호의 생성을 위해 입력 데이터 신호의 논리 상태를 유지하기 위한 데이터 노드; 데이터 노드와 접지 단자 사이에 커플링된 제1 풀-다운 트랜지스터 ― 풀-다운 트랜지스터의 게이트 단자는 입력 신호를 수신하기 위한 것임 ― ; 데이터 노드에 커플링된 인터럽션 트랜지스터 ― 인터럽션 트랜지스터의 게이트 단자는 입력 신호를 수신하기 위한 것임 ―; 인터럽션 트랜지스터와 서플라이 레일 사이에 커플링된 풀-업 트랜지스터 ― 서플라이 레일은 제2 전압 도메인과 연관된 공급 전압을 수신하기 위한 것임 ― ; 및 풀-업 트랜지스터와 인터럽션 트랜지스터 사이에 있는 중간 노드와 접지 단자 사이에 커플링된 제2 풀-다운 트랜지스터 ― 제2 풀-다운 트랜지스터의 게이트 단자는 입력 신호를 수신하기 위한 것임 ― 를 포함하는 전압 레벨 시프터 회로이다.

예 11은 예 10의 회로이고, 인터럽션 트랜지스터는 제1 인터럽션 트랜지스터이고, 회로는: 제1 인터럽션 트랜지스터와 풀-업 트랜지스터 사이에 커플링된 제2 인터럽션 트랜지스터; 및 풀-업 트랜지스터와 제2 인터럽션 트랜지스터 사이에 있는 제2 중간 노드와 접지 단자 사이에 커플링된 제3 풀-다운 트랜지스터를 더 포함하고, 제3 풀-다운 트랜지스터의 게이트 단자는 입력을 수신하기 위한 것이다.

예 12는 예 10의 회로이고, 입력 신호의 반전인 입력 바 신호의 논리 상태를 유지하기 위한 데이터 바 노드를 더 포함하고, 풀-업 트랜지스터의 게이트 단자는 데이터 바 노드에 커플링된다.

예 13은 예 12의 회로이고, 데이터 노드에 커플링된 소스 단자, 데이터 바 노드에 커플링된 게이트 단자, 및 입력 바 신호를 수신하기 위한 드레인 단자를 가지는 키퍼 트랜지스터를 더 포함한다.

예 14는 예 13의 회로이고, 키퍼 트랜지스터는 제1 키퍼 트랜지스터이고, 회로는 데이터 바 노드에 커플링된 소스 단자, 데이터 노드에 커플링된 게이트 단자, 및 입력 신호의 지연된 버전을 수신하기 위한 드레인 단자를 가지는 제2 키퍼 트랜지스터를 더 포함한다.

예 15는 예 10 내지 14 중 임의의 하나의 회로이고, 데이터 노드에서의 입력 데이터 신호의 전압을 제1 전압 도메인의 공급 전압 초과로 높이기 위해 입력 노드에 커플링된 용량성 부스팅 회로를 더 포함한다.

예 16은 예 15의 회로이고, 입력 노드는 제1 입력 노드이고, 용량성 부스팅 회로는: 제2 입력 노드와 제1 입력 노드 사이에 커플링된 p-타입 트랜지스터 ― 제2 입력 노드는 제1 전압 도메인에서 데이터 신호를 수신하기 위한 것이고, 제1 p-타입 트랜지스터의 게이트 단자는 데이터 신호의 지연된 버전을 수신하기 위한 것임 ― ; 제1 입력 노드와 제2 입력 노드 사이에 커플링된 n-타입 트랜지스터 ― n-타입 트랜지스터의 게이트 단자는 제1 전압 도메인과 연관된 공급 전압을 수신하기 위한 것임 ― ; 및 p-타입 트랜지스터와 제1 입력 노드 사이에 커플링된 용량성-커플링된 트랜지스터 ― 용량성-커플링된 트랜지스터는 제1 입력 노드를 충전시켜 제1 입력 노드에서 부스팅된 데이터 신호를 생성하기 위한 것임 ― 를 포함한다.

예 17은 예 11의 회로이고, 제2 풀-다운 트랜지스터와 접지 단자 사이에 커플링된 인에이블 트랜지스터를 더 포함하고, 인에이블 트랜지스터의 게이트 단자는 회로의 향상된 공급 중단 모드를 선택적으로 인에이블시키기 위한 인에이블 신호를 수신하기 위한 것이다.

예 18은 저전압 도메인 내의 입력 신호를 수신하기 위한 제1 입력 노드; 및 제1 입력 노드와 제2 입력 노드 사이에 커플링된 용량성 부스팅 회로를 포함하고, 용량성 부스팅 회로는: 제1 입력 노드와 제2 입력 노드 사이에 커플링된 p-타입 트랜지스터 ― 제1 p-타입 트랜지스터의 게이트 단자는 입력 신호의 지연된 버전을 수신하기 위한 것임 ― ; 제1 입력 노드와 제2 입력 노드 사이에 커플링된 n-타입 트랜지스터 ― n-타입 트랜지스터의 게이트 단자는 저전압 도메인과 연관된 낮은 공급 전압을 수신하기 위한 것임 ― ; 및 p-타입 트랜지스터와 제2 입력 노드 사이에 커플링된 용량성-커플링된 트랜지스터 ― 용량성-커플링된 트랜지스터는 제2 입력 노드를 낮은 공급 전압보다 더 큰 전압 레벨로 충전시켜 부스팅된 입력 신호를 생성하기 위한 것임 ― 를 포함하는 시스템이다. 예 18의 시스템은 제2 입력 노드에서 부스팅된 입력 신호를 수신하고, 입력 신호에 대응하며 저전압 도메인보다 더 높은 전압 레벨을 가지는 고전압 도메인에 있는 출력 신호를 생성하기 위한 레벨-시프팅 회로를 더 포함한다.

예 19는 예 18의 시스템이고, p-타입 트랜지스터 및 n-타입 트랜지스터는 서로 병렬로 커플링된다.

예 20은 예 18의 시스템이고, 용량성-커플링된 트랜지스터의 게이트 단자는 입력 신호의 지연된 버전을 수신하기 위한 것이다.

예 21은 예 18의 시스템이고, 레벨-시프팅 회로는: 입력 신호의 논리 상태를 유지하는 데이터 노드에 커플링된 인터럽션 트랜지스터 ― 인터럽션 트랜지스터의 게이트 단자는 제2 입력 노드에 커플링됨 ― ; 인터럽션 트랜지스터와 서플라이 레일 사이에 커플링된 풀-업 트랜지스터 ― 서플라이 레일은 고전압 도메인과 연관된 높은 공급 전압을 수신하기 위한 것임 ― ; 및 풀-업 트랜지스터와 인터럽션 트랜지스터 사이에 있는 중간 노드와 접지 단자 사이에 커플링된 풀-다운 트랜지스터 ― 풀-다운 트랜지스터의 게이트 단자는 제2 입력 노드에 커플링됨 ― 를 포함한다.

예 22는 예 21의 시스템이고, 레벨-시프팅 회로는: 입력 신호의 논리 상태를 유지하기 위한 데이터 노드; 입력 신호의 반전인 입력 바 신호의 논리 상태를 유지하기 위한 데이터 바 노드; 데이터 노드에 커플링된 소스 단자, 데이터 바 노드에 커플링된 게이트 단자, 및 입력 바 신호를 수신하기 위한 드레인 단자를 가지는 키퍼 트랜지스터를 더 포함한다.

예 23은 예 18의 시스템이고, 제2 입력 노드에 커플링된 인에이블 트랜지스터를 더 포함하고, 인에이블 트랜지스터는 용량성 부스팅 회로가 디스에이블될 때 제2 입력 노드에 입력 신호를 선택적으로 전달하기 위한 것이다.

예 24는 예 18 내지 23 중 임의의 하나의 시스템이고, 레벨-시프팅 회로에 커플링된 프로세서를 더 포함하고, 프로세서는 저전압 도메인 내에서 동작하는 제1 회로 블록 및 고전압 도메인에서 동작하는 제2 회로 블록을 포함한다.

특정 실시예들이 설명의 목적으로 본원에 예시되고 기재되었지만, 이 출원은 본원에 논의된 실시예들의 임의의 조정들 또는 변형들을 커버하도록 의도된다. 따라서, 본원에 기술된 실시예들이 청구항들에 의해서만 제한되어야 한다는 점이 명백하게 의도된다.

개시내용이 "하나의(a)" 또는 "제1" 엘리먼트 또는 그 등가물을 인용하는 경우, 이러한 개시내용은 둘 또는 그 이상의 이러한 엘리먼트들을 요구하지도 배제하지도 않고, 하나 이상의 이러한 엘리먼트들을 포함한다. 또한, 식별된 엘리먼트들에 대한 서수 표시자들(예를 들어, 제1, 제2 또는 제3)은 엘리먼트들을 구별하기 위해 사용되며, 요구되는 또는 제한된 수의 이러한 엘리먼트들을 지시하거나 암시하지 않고, 이들은 다른 방식으로 구체적으로 언급되지 않는 한, 이러한 엘리먼트들의 특정 위치 또는 순서를 나타내지도 않는다.

Claims

전압 레벨 시프터 회로로서,
제1 전압 도메인 내의 입력 신호를 수신하기 위한 입력 노드;
상기 입력 신호에 대응하며 제2 전압 도메인 내에 있는 출력 신호의 생성을 위해 상기 입력 신호의 논리 상태를 유지하기 위한 데이터 노드;
상기 입력 신호의 반전인 입력 바 신호의 논리 상태를 유지하기 위한 데이터 바 노드(data bar node); 및
상기 데이터 노드에 커플링된 소스 단자, 상기 데이터 바 노드에 커플링된 게이트 단자, 및 상기 입력 바 신호를 수신하기 위한 드레인 단자를 가지는 키퍼 트랜지스터(keeper transistor)
를 포함하는 전압 레벨 시프터 회로.
제1항에 있어서,
상기 키퍼 트랜지스터는 제1 키퍼 트랜지스터이고, 상기 회로는 상기 데이터 바 노드에 커플링된 소스 단자, 상기 데이터 노드에 커플링된 게이트 단자, 및 상기 입력 노드의 지연된 버전을 수신하기 위한 드레인 단자를 가지는 제2 키퍼 트랜지스터를 더 포함하는 전압 레벨 시프터 회로.
제2항에 있어서,
상기 제1 키퍼 트랜지스터와 접지 단자 사이에 커플링된 제1 방화벽 트랜지스터(firewall transistor); 및
상기 제2 키퍼 트랜지스터와 상기 접지 단자 사이에 커플링된 제2 방화벽 트랜지스터
를 더 포함하고, 상기 제2 방화벽 트랜지스터의 게이트 단자는 상기 제1 방화벽 트랜지스터의 게이트 단자에 커플링되고, 상기 제1 및 제2 방화벽 트랜지스터들의 게이트 단자들은 상기 제1 전압 도메인이 파워 게이팅(power gated)될 때 상기 데이터 노드 및 상기 데이터 바 노드를 0볼트로 선택적으로 구동하기 위한 방화벽 신호를 수신하기 위한 것인 전압 레벨 시프터 회로.
제1항에 있어서,
상기 데이터 노드와 접지 단자 사이에 커플링된 풀-다운 트랜지스터;
상기 데이터 노드에 커플링된 인터럽션 트랜지스터(interruption transistor); 및
상기 인터럽션 트랜지스터와 서플라이 레일(supply rail) 사이에 커플링된 풀-업 트랜지스터
를 더 포함하고, 상기 서플라이 레일은 공급 전압을 수신하기 위한 것인 전압 레벨 시프터 회로.
제4항에 있어서,
상기 인터럽션 트랜지스터와 상기 풀-다운 트랜지스터의 게이트 단자들은 상기 입력 신호를 수신하기 위한 것이고, 상기 풀-업 트랜지스터의 게이트 단자는 상기 데이터 바 노드에 커플링되는 전압 레벨 시프터 회로.
제5항에 있어서,
상기 풀-다운 트랜지스터는 제1 풀-다운 트랜지스터이고, 상기 회로는 상기 풀-업 트랜지스터와 상기 인터럽션 트랜지스터 사이에 있는 중간 노드와 상기 접지 단자 사이에 커플링된 제2 풀-다운 트랜지스터를 더 포함하고, 상기 제2 풀-다운 트랜지스터의 게이트 단자는 상기 입력 신호를 수신하기 위한 것인 전압 레벨 시프터 회로.
제6항에 있어서,
상기 인터럽션 트랜지스터는 제1 인터럽션 트랜지스터이고, 상기 회로는:
상기 제1 인터럽션 트랜지스터와 상기 풀-업 트랜지스터 사이에 커플링된 제2 인터럽션 트랜지스터; 및
상기 풀-업 트랜지스터와 상기 제2 인터럽션 트랜지스터 사이에 있는 제2 중간 노드와 상기 접지 단자 사이에 커플링된 제3 풀-다운 트랜지스터
를 더 포함하고, 상기 제3 풀-다운 트랜지스터의 게이트 단자는 상기 입력 신호를 수신하기 위한 것인 전압 레벨 시프터 회로.
제4항에 있어서,
상기 풀-다운 트랜지스터와 상기 인터럽션 트랜지스터에 부스팅된(boost) 입력 신호를 전달하기 위해 상기 입력 노드에 커플링된 용량성 부스팅 회로를 더 포함하는 전압 레벨 시프터 회로.
제1항에 있어서,
상기 입력 노드, 데이터 노드, 데이터 바 노드 및 키퍼 트랜지스터는 상기 전압-레벨 시프터 회로의 제1 스테이지에 포함되고, 상기 전압-레벨 시프터 회로는 상기 제1 스테이지의 출력 신호를 수신하고 제3 전압 도메인에 있는 제2 스테이지의 출력 신호를 생성하기 위한 상기 제2 스테이지를 더 포함하는 전압 레벨 시프터 회로.
전압 레벨 시프터 회로로서,
제1 전압 도메인과 연관된 입력 데이터 신호를 수신하기 위한 입력 노드;
상기 입력 신호에 대응하며 상기 제1 전압 도메인보다 더 높은 제2 전압 도메인에 있는 출력 신호의 생성을 위해 상기 입력 데이터 신호의 논리 상태를 유지하기 위한 데이터 노드;
상기 데이터 노드와 접지 단자 사이에 커플링된 제1 풀-다운 트랜지스터 ― 상기 풀-다운 트랜지스터의 게이트 단자는 상기 입력 신호를 수신하기 위한 것임 ― ;
상기 데이터 노드에 커플링된 인터럽션 트랜지스터 ― 상기 인터럽션 트랜지스터의 게이트 단자는 상기 입력 신호를 수신하기 위한 것임 ―;
상기 인터럽션 트랜지스터와 서플라이 레일 사이에 커플링된 풀-업 트랜지스터 ― 상기 서플라이 레일은 상기 제2 전압 도메인과 연관된 공급 전압을 수신하기 위한 것임 ― ; 및
상기 풀-업 트랜지스터와 상기 인터럽션 트랜지스터 사이에 있는 중간 노드와 상기 접지 단자 사이에 커플링된 제2 풀-다운 트랜지스터 ― 상기 제2 풀-다운 트랜지스터의 게이트 단자는 상기 입력 신호를 수신하기 위한 것임 ―
를 포함하는 전압 레벨 시프터 회로.
제10항에 있어서,
상기 인터럽션 트랜지스터는 제1 인터럽션 트랜지스터이고, 상기 회로는:
상기 제1 인터럽션 트랜지스터와 상기 풀-업 트랜지스터 사이에 커플링된 제2 인터럽션 트랜지스터; 및
상기 풀-업 트랜지스터와 상기 제2 인터럽션 트랜지스터 사이에 있는 제2 중간 노드와 상기 접지 단자 사이에 커플링된 제3 풀-다운 트랜지스터
를 더 포함하고, 상기 제3 풀-다운 트랜지스터의 게이트 단자는 상기 입력 신호를 수신하기 위한 것인 전압 레벨 시프터 회로.
제10항에 있어서,
상기 입력 신호의 반전인 입력 바 신호의 논리 상태를 유지하기 위한 데이터 바 노드를 더 포함하고, 상기 풀-업 트랜지스터의 게이트 단자는 상기 데이터 바 노드에 커플링되는 전압 레벨 시프터 회로.
제12항에 있어서,
상기 데이터 노드에 커플링된 소스 단자, 상기 데이터 바 노드에 커플링된 게이트 단자, 및 상기 입력 바 신호를 수신하기 위한 드레인 단자를 가지는 키퍼 트랜지스터를 더 포함하는 전압 레벨 시프터 회로.
제13항에 있어서,
상기 키퍼 트랜지스터는 제1 키퍼 트랜지스터이고, 상기 회로는 상기 데이터 바 노드에 커플링된 소스 단자, 상기 데이터 노드에 커플링된 게이트 단자, 및 상기 입력 신호의 지연된 버전을 수신하기 위한 드레인 단자를 가지는 제2 키퍼 트랜지스터를 더 포함하는 전압 레벨 시프터 회로.
제10항에 있어서,
상기 데이터 노드에서의 입력 데이터 신호의 전압을 상기 제1 전압 도메인의 공급 전압 초과로 높이기 위해 상기 입력 노드에 커플링된 용량성 부스팅 회로를 더 포함하는 전압 레벨 시프터 회로.
제15항에 있어서,
상기 입력 노드는 제1 입력 노드이고, 상기 용량성 부스팅 회로는:
제2 입력 노드와 상기 제1 입력 노드 사이에 커플링된 p-타입 트랜지스터 ― 상기 제2 입력 노드는 상기 제1 전압 도메인에서 데이터 신호를 수신하기 위한 것이고, 상기 제1 p-타입 트랜지스터의 게이트 단자는 상기 데이터 신호의 지연된 버전을 수신하기 위한 것임 ― ;
상기 제1 입력 노드와 상기 제2 입력 노드 사이에 커플링된 n-타입 트랜지스터 ― 상기 n-타입 트랜지스터의 게이트 단자는 상기 제1 전압 도메인과 연관된 공급 전압을 수신하기 위한 것임 ― ; 및
상기 p-타입 트랜지스터와 상기 제1 입력 노드 사이에 커플링된 용량성-커플링된 트랜지스터 ― 상기 용량성-커플링된 트랜지스터는 상기 제1 입력 노드를 충전시켜 상기 제1 입력 노드에서 부스팅된 데이터 신호를 생성하기 위한 것임 ― 를 포함하는 전압 레벨 시프터 회로.
제11항에 있어서,
상기 제2 풀-다운 트랜지스터와 상기 접지 단자 사이에 커플링된 인에이블 트랜지스터를 더 포함하고, 상기 인에이블 트랜지스터의 게이트 단자는 상기 회로의 향상된 공급 중단 모드를 선택적으로 인에이블시키기 위한 인에이블 신호를 수신하기 위한 것인 전압 레벨 시프터 회로.
회로로서,
저전압 도메인 내의 입력 신호를 수신하기 위한 제1 입력 노드;
상기 제1 입력 노드와 제2 입력 노드 사이에 커플링된 용량성 부스팅 회로로서,
상기 제1 입력 노드와 상기 제2 입력 노드 사이에 커플링된 p-타입 트랜지스터 ― 상기 제1 p-타입 트랜지스터의 게이트 단자는 상기 입력 신호의 지연된 버전을 수신하기 위한 것임 ― ;
상기 제1 입력 노드와 상기 제2 입력 노드 사이에 커플링된 n-타입 트랜지스터 ― 상기 n-타입 트랜지스터의 게이트 단자는 상기 저전압 도메인과 연관된 낮은 공급 전압을 수신하기 위한 것임 ― ; 및
상기 p-타입 트랜지스터와 상기 제2 입력 노드 사이에 커플링된 용량성-커플링된 트랜지스터 ― 상기 용량성-커플링된 트랜지스터는 상기 제2 입력 노드를 상기 낮은 공급 전압보다 더 높은 전압 레벨로 충전시켜 부스팅된 입력 신호를 생성하기 위한 것임 ―
를 포함하는 상기 용량성 부스팅 회로; 및
상기 제2 입력 노드에서 상기 부스팅된 입력 신호를 수신하고, 상기 입력 신호에 대응하며 상기 저전압 도메인보다 더 높은 전압 레벨을 가지는 고전압 도메인에 있는 출력 신호를 생성하기 위한 레벨-시프팅 회로
를 포함하는 회로.
제18항에 있어서,
상기 p-타입 트랜지스터 및 상기 n-타입 트랜지스터는 서로 병렬로 커플링된 회로.
제18항에 있어서,
상기 용량성-커플링된 트랜지스터의 게이트 단자는 상기 입력 신호의 지연된 버전을 수신하기 위한 것인 회로.
제18항에 있어서,
상기 레벨-시프팅 회로는:
상기 입력 신호의 논리 상태를 유지하는 데이터 노드에 커플링된 인터럽션 트랜지스터 ― 상기 인터럽션 트랜지스터의 게이트 단자는 상기 제2 입력 노드에 커플링됨 ― ;
상기 인터럽션 트랜지스터와 서플라이 레일 사이에 커플링된 풀-업 트랜지스터 ― 상기 서플라이 레일은 상기 고전압 도메인과 연관된 높은 공급 전압을 수신하기 위한 것임 ― ; 및
상기 풀-업 트랜지스터와 상기 인터럽션 트랜지스터 사이에 있는 중간 노드와 상기 접지 단자 사이에 커플링된 풀-다운 트랜지스터 ― 상기 풀-다운 트랜지스터의 게이트 단자는 상기 제2 입력 노드에 커플링됨 ― 를 포함하는 회로.
제21항에 있어서,
상기 레벨-시프팅 회로는:
상기 입력 신호의 논리 상태를 유지하기 위한 데이터 노드;
상기 입력 신호의 반전인 입력 바 신호의 논리 상태를 유지하기 위한 데이터 바 노드; 및
상기 데이터 노드에 커플링된 소스 단자, 상기 데이터 바 노드에 커플링된 게이트 단자, 및 상기 입력 바 신호를 수신하기 위한 드레인 단자를 가지는 키퍼 트랜지스터
를 더 포함하는 회로.
제18항에 있어서,
상기 제2 입력 노드에 커플링된 인에이블 트랜지스터를 더 포함하고, 상기 인에이블 트랜지스터는 상기 용량성 부스팅 회로가 디스에이블될 때 상기 제2 입력 노드에 상기 입력 신호를 선택적으로 전달하기 위한 것인 회로.
제18항에 있어서,
상기 레벨-시프팅 회로에 커플링된 프로세서를 더 포함하고, 상기 프로세서는 상기 저전압 도메인 내에서 동작하는 제1 회로 블록 및 상기 고전압 도메인에서 동작하는 제2 회로 블록을 포함하는 시스템.