TW201806319A - 使用升壓電路的位準位移器 - Google Patents

使用升壓電路的位準位移器 Download PDF

Info

Publication number
TW201806319A
TW201806319A TW105134636A TW105134636A TW201806319A TW 201806319 A TW201806319 A TW 201806319A TW 105134636 A TW105134636 A TW 105134636A TW 105134636 A TW105134636 A TW 105134636A TW 201806319 A TW201806319 A TW 201806319A
Authority
TW
Taiwan
Prior art keywords
circuit
transistor
level shifter
voltage
volts
Prior art date
Application number
TW105134636A
Other languages
English (en)
Inventor
馬木特 辛格爾
柯欣欣
鄭基廷
陳炎輝
廖宏仁
琮永 張
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201806319A publication Critical patent/TW201806319A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Dc-Dc Converters (AREA)

Abstract

本發明實施例提供一種使用升壓電路之位準位移器電路。該升壓電路經組態以在跨該位準位移器電路之電壓域之高電壓相差較大時改良該位準位移器電路之操作。電路設備包含核心位準位移器電路，其將輸入信號之第一電壓改變成輸出信號之第二電壓。該電路設備進一步包含第一升壓電路，其耦合至該核心位準位移器電路且在該輸入信號自低值轉變成高值時產生施加於該核心位準位移器電路之第一暫態電壓。該電路設備亦包含第二升壓電路，其耦合至該核心位準位移器電路且在該輸入信號自高值轉變成低值時產生施加於該核心位準位移器電路之第二暫態電壓。

Description

使用升壓電路的位準位移器
本發明實施例大體上係關於一種使用升壓電路之位準位移器電路。該升壓電路經組態以在諸如跨該位準位移器電路之電壓域之高電壓相差較大時改良該位準位移器電路之操作。
位準位移器電路係可用於將信號自一邏輯位準轉換成另一邏輯位準之電路。舉例而言，位準位移器電路可用於使用不同電壓位準(諸如，針對高電壓之不同值)之兩個電路之間。位準位移器電路可放置於此兩個電路之間以將一電壓轉換成另一電壓，使得兩個電路之各者能夠基於對應高電壓值偵測(諸如)高信號。位準位移器電路用於各種電路中，諸如(但不限於)靜態隨機存取記憶體(SRAM)及雙軌SRAM電路，其中與連接至較低電壓之SRAM週邊電路之剩餘部分不同，SRAM單元係連接至較高電壓。位準位移器電路用於上移進入SRAM單元之信號。
根據本發明之一項實施例，電路設備包含核心位準位移器電路，其經組態以將輸入信號之第一電壓改變成輸出信號之第二電壓。該電路設備進一步包含第一升壓電路，其耦合至該核心位準位移器電路，其中該第一升壓電路經組態以在該輸入信號自低值轉變成高值時產生至該核心位準移位器之第一暫態電壓。該電路設備亦包含第二升壓電路，其耦合至該核心位準位移器電路，其中該第二升壓電路經組態以在該輸入信號自高值轉變成低值時產生至該核心位準移位器之第二暫態電壓。 根據本發明之另一實施例，電路設備包含核心位準位移器電路，其經組態以將輸入信號之第一電壓改變成輸出信號之第二電壓。該電路設備亦包含第一升壓電路。該第一升壓電路包含第一電容性元件，該第一電容性元件之第一端子耦合至該核心位準移位器，該第一電容性元件之第二端子連接至第一P型場效電晶體(PFET)。該第一PFET之閘極耦合至輸入信號，且該第一PFET亦耦合至第一電力供應器。該第一升壓電路進一步包含第一反相器，該第一反相器之輸入端子耦合至反相輸入信號，且第一反相器之輸出端子耦合至該核心位準位移器電路，該第一反相器耦合至該第一電容性元件之第二端子。該電路設備亦包含第二升壓電路。該第二升壓電路包含第二電容性元件，該第二電容性元件之第一端子耦合至該核心位準位移器電路，該第二電容性元件之第二端子連接至第二P型場效電晶體(PFET)。該第二PFET之閘極耦合至反相輸入信號，且該第二PFET亦耦合至該第一電力供應器。該第二升壓電路進一步包含第二反相器，該第二反相器之輸入端子耦合至該輸入信號，且該第二反相器之輸出端子耦合至該核心位準位移器電路，該第二反相器耦合至該第二電容性元件之第二端子。
以下揭示內容提供用於實施所提供之標的之不同特徵之諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本發明。當然，此等僅為實例且不意欲具限制性。舉例而言，在以下描述中第一特徵形成於第二特徵上方或第一特徵形成於第二特徵上可包含其中第一特徵及第二特徵係直接接觸而形成之實施例，且亦包含其中額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸之實施例。另外，本發明可在各種實例中重複元件符號及/或字母。此重複係出於簡單及明確目的，且其本身並不指示所論述之各種實施例及/或組態之間之關係。 跨位準位移器電路之電壓域之高電壓之間之較大差值可影響位準位移器電路之操作。諸如設定大小、多臨限值等等之解決方案已用於解決位準位移器電路之此等問題。然而，此等解決方案引入顯著面積及/或電力額外開銷而具有有限之益處。如下文將詳細論述，本發明之各種實施例將升壓電路加入至核心位準位移器電路以在內部提升較低電壓來高效地使兩個高電壓之間之差值更小。 圖1繪示根據一些實施例之具有升壓電路之位準位移器電路。位準位移器電路100包含核心位準位移器電路101及一或多個升壓電路125及127。 核心位準位移器電路101包含電晶體111及113，其可為(但不限於) n型場效電晶體(FET)，諸如n型金屬氧化物半導體場效電晶體(MOSFET)。在一項實例中，電晶體111及113操作為下拉裝置。核心位準位移器電路101亦包含電晶體103、105、107及109，其可為(但不限於) p型FET，諸如p型MOSFET。在一項實例中，電晶體103、105、107及109操作為上拉裝置。在此實例中，電晶體103及105操作為主動負載，其具有至核心位準位移器電路101之輸出端子之交叉耦合連接。 如圖1中所繪示，電晶體103之源極連接至電力供應器VDDH。電晶體103之汲極連接至電晶體107之源極。電晶體107之汲極連接至電晶體111之汲極。電晶體107之汲極與電晶體111之汲極之間之連接點被視為輸出123，輸出123具有相對於輸出端子121處之輸出信號之反相值。電晶體111之源極連接至接地。電晶體103之閘極連接至電晶體109之汲極、電晶體111之汲極及輸出端子121。電晶體107之閘極連接至升壓電路125。電晶體111之閘極連接至輸入端子117及反相元件及/或邏輯115之輸入端子。 類似地，電晶體105之源極連接至電壓供應器VDDH，且電晶體105之閘極連接至電晶體107之汲極、電晶體111之汲極及輸出123。電晶體105之汲極連接至電晶體109之源極。電晶體109之閘極連接至升壓電壓127，且電晶體109之汲極連接至電晶體113之汲極及輸出端子121。電晶體113之源極連接至接地，且電晶體113之閘極連接至反相元件/邏輯115之輸出端子。反相元件/邏輯115亦連接至電壓供應器VDDL。在一項實例中，反相元件/邏輯115係經組態以執行邏輯「非」之電路、邏輯閘及/或邏輯。 位準位移器電路100經組態以將輸入端子117上之輸入信號之高電壓位準自VDDL改變成VDDH。換言之，當信號在輸入端子117處輸入至位準位移器電路100時(其中邏輯信號1具有電壓VDDL)，位準位移器電路100經組態以將電壓VDDL改變成VDDH，使得下一電路(耦合至位準移位器100 (圖中未展示))將能夠將信號識別為邏輯1。位準位移器電路100經組態以在內部提升較低電壓(諸如，VDDL)以減小兩個電壓(諸如，VDDL與VDDH)之間之差值。 根據一個例示性操作，當至輸入端子117之輸入in係邏輯0 (諸如，0伏特)時，節點119將因為(諸如)反相元件/邏輯(諸如，反相器) 115而處於邏輯1 (諸如，VDDL伏特)。在此情況中，電晶體113將接通，從而導致輸出端子121電連接至接地，且因此輸出端子121之輸出亦將為邏輯0。換言之，端子117處之輸入信號邏輯0將轉換成輸出端子121處之輸出信號邏輯0。因為電晶體103之閘極連接至輸出端子121且具有邏輯0，所以電晶體103將接通。電晶體107之閘極連接至升壓電路125。在此情況中，電晶體107之閘極將連接至具有邏輯0 (諸如，0伏特)之信號，從而使電晶體107接通。因為電晶體103及107兩者接通且電晶體111切斷(電晶體111之閘極具有邏輯0)，所以節點123將電連接至VDDH。繼續此實例，電晶體105之閘極亦將電連接至VDDH，從而致使電晶體105將切斷。電晶體109之閘極連接至升壓電路127，且在此實例中，電晶體109之閘極將連接至具有邏輯1 (諸如，電壓VDDL)之信號。因此，電晶體109亦切斷。 當至輸入端子117之輸入信號in係邏輯1 (諸如，VDDL伏特)時，電晶體111接通且因此節點123電連接至為0伏特之接地。當節點123處於0伏特時，電晶體105接通。電晶體109之閘極連接至升壓電路127，且在此實例中，電晶體109之閘極將連接至邏輯信號0，從而導致電晶體109將接通。因此，輸出端子121將電連接至電壓供應器VDDH，此係因為電晶體105及電晶體109兩者接通且電晶體113切斷(電晶體113之閘極具有邏輯0)。換言之，端子117處之輸入信號邏輯1 (諸如，VDDL伏特)將轉換成輸出端子121處之輸出信號邏輯1 (諸如，VDDH伏特)。繼續此實例，電晶體103之閘極連接至輸出端子121 (在此實例中，其處於VDDH伏特)，且因此電晶體103將切斷。電晶體107之閘極連接至升壓電路125，且在此情況中，電晶體107之閘極將連接至信號邏輯1 (諸如，VDDL伏特)，使得電晶體107切斷。 在另一方法之位準位移器電路中，電晶體107之閘極連接至輸入端子117且電晶體109之閘極連接至電晶體113之閘極及節點119而非連接至升壓電路125及127 (不存在升壓電路)。在另一方法之此位準位移器電路中，在(諸如)輸入信號in自低(諸如，0電壓)轉變成高(諸如，VDDL)之前，電晶體103及107接通且電晶體111之源極處之電壓處於VDDH。在另一方法之此位準位移器電路中，當輸入信號in (諸如)自低(諸如，0電壓)轉變成高(諸如，VDDL)時，若VDDL與VDDH之間之差值較高及/或VDDL接近或低於電晶體111之臨限電壓，則VDDL將不會高至足以接通電晶體111及/或切斷電晶體107。換言之，電晶體111與電晶體107之間之電壓(節點123處之電壓，其在輸入信號邏輯0處處於VDDH)無法變得足夠低。因此，交叉耦合電晶體103、105、107及109之間之回饋無法閉鎖，且另一方法之此位準位移器電路將無法將輸出自邏輯0切換至1。除VDDL與VDDH之間之差值外，若p型電晶體(諸如，電晶體103、105、107及/或109)因為全域或局域程序變化、溫度效應等等而太「強」，則可發生使用另一方法之此位準位移器電路無法將輸出自邏輯0切換至1之問題。另外或替代地，若VDDL接近或低於電晶體111及113之臨限電壓，則可發生使用另一方法之此位準位移器電路無法將輸出自邏輯0切換至1之問題。當輸入信號相對於電晶體105、109及113自高態轉變至低態時，可發生無法將輸出自邏輯1切換至0之類似問題。 位準位移器電路100使用升壓電路125及127提升施加於電晶體107及109之閘極之內部電壓來減小較低電壓域之高值(諸如，VDDL)與較高電壓域之高值(諸如，VDDH)之間之差值。換言之，升壓電路125及127藉由提升施加於p型電晶體107之閘極之內部/局域電壓使得p型電晶體107可「更強」地切斷而致使p型電晶體107「更弱」。對該問題之另一解決方案包含使n型電晶體111「更強」。 在本文中，「較弱」及「較強」術語係指電晶體可引導之電流量。舉例而言，「較強」指示具有較高驅動強度及/或其可引導較大電流之電晶體。驅動強度及/或電晶體可引導多弱或多強之電流可判定其間之電壓。舉例而言，針對較強之下拉電路(諸如，電晶體111)，下拉電路引導較大之電流，且因此下拉電路與上拉電路(諸如，電晶體103及107)之間之中間點(諸如，節點123)處之電壓被拉低至接近0伏特，此有助於核心位準位移器電路100切換至下一狀態。 圖2繪示根據一些實施例之具有升壓電路之另一位準位移器電路。位準位移器電路200包含核心位準位移器電路201及一或多個升壓電路(諸如，電荷泵電路) 203及205。在一項實施例中，圖2之核心位準位移器電路201類似於圖1之核心位準位移器電路101。然而，亦可使用核心位準位移器電路之其他實例。圖2之升壓電路203及205係圖1之升壓電路125及127之例示性實施例。然而，亦可使用升壓電路之其他實例。 根據此例示性實施例，升壓電路203包含反相元件及/或邏輯(諸如，反相器) 211。反相器211之輸入端子連接至節點119，節點119係反相器115之輸出。反相器211連接至電壓供應器VDDL。反相器211之輸出端子連接至電容性元件215之一個端子。在一項實例中，電容性元件215包含電容器。電容性元件(諸如，電容器) 215之另一端子連接至節點219，該節點219連接至電晶體217。在一項實例中，電晶體217可為p型FET (諸如，p型MOSFET)。電晶體217在其源極處連接至電壓供應器VDDL，且電晶體217之閘極經組態以接收與在輸入端子117 (諸如，電晶體217之閘極連接至輸入端子117)處所接收之輸入信號相同之輸入信號。升壓電路203進一步包含反相元件及/或邏輯(諸如，反相器) 213。反相器213之輸入端子連接至節點119，節點119連接至反相器115之輸出以便接收信號「inb」，其係在輸入端子117處所接收之輸入信號之相反邏輯位準。反相器213之輸出端子連接至核心位準位移器電路201中之電晶體107之閘極。反相器213進一步連接至節點219以接收其電力供應。換言之，反相器213具有由連接至節點219之電容器215之端子所提供之電壓供應器。 繼續此例示性實施例，升壓電路205包含反相元件及/或邏輯(諸如，反相器) 221。反相器221之輸入端子連接至反相器211之輸出端子。反相器211及221連接至用於其各自電力供應之電壓供應器VDDL。反相器221之輸出端子連接至電容性元件225之一端子。在一項實例中，電容性元件225包含電容器。電容性元件(諸如，電容器) 225之另一端子連接至節點229，該節點229連接至電晶體227。在一項實例中，電晶體227可為p型FET (諸如，p型MOSFET)。電晶體227在其源極處連接至電壓供應器VDDL，且電晶體227之閘極連接至節點119以接收信號inb，其係在輸入端子117處接收之輸入信號之相反邏輯位準。升壓電路205進一步包含反相元件及/或邏輯(諸如，反相器) 223。反相器223之輸入端子連接至輸入端子117以接收輸入信號，且反相器223之輸出端子連接至核心位準位移器電路201中之電晶體109之閘極。反相器223進一步連接至節點229以接收其電力供應。換言之，反相器223具有由連接至節點229之電容器225之端子所提供之電壓供應器。 在例示性實施例中，升壓電路203及205經組態以分別對電容器215及225進行充電，且接著在暫態模式期間使用其電荷以提升電晶體107及109之閘極處之局域電壓。換言之，電晶體107及109處提升之內部/局域電壓使此等電晶體能夠更完全地切斷，使得在此暫態階段期間由此等電晶體傳導之電流變得更弱(更小)。此效應有助於電晶體111及113克服位準位移器電路200之兩個側之間之回饋(諸如，輸出端子121至電晶體101與自節點123至電晶體105之間之回饋)且基於輸入端子117上之輸入信號in切換輸出端子121上之位準位移器電路200之輸出。換言之，升壓電路203及205經組態以在輸入端子117上之輸入信號in自低切換至高(或反之亦然)時有助於核心位準位移器電路201將輸出端子121上之輸出信號自低切換至高(或反之亦然)。 當輸入信號in呈低態(諸如，當(諸如)至輸入端子117之輸入處於0伏特時係邏輯0)時，反相器211之輸出亦呈低態。因此，連接至反相器211之電容器之端子亦處於0伏特。另一方面，因為輸入信號in呈低態，所以電晶體217接通，且因此，節點219 (電容器215之另一端子連接至節點219)呈高態(諸如，1或VDDL伏特，此係因為節點219電連接至VDDL)。因此，電容器215被充電，且準備用於在下一暫態階段期間進行升壓。換言之，當輸入信號in呈低態時，電容器215被充電，使得其兩個端子之間之電壓差係VDDL。 當輸入信號自低態轉變成高態(諸如，自0伏特轉變至VDDL)時，升壓電路203之電晶體217切斷，且因此，節點219浮動。在反相器115及211之兩個反相器延遲之後，較高輸入信號致使電容器215之左端子231被拉高(諸如，VDDL伏特)。因為電容器215之性質，跨其之電壓不會暫態改變。因此，當電容器215之端子231達到VDDL伏特時，電容器215之端子219試圖達到2×VDDL伏特以試圖跨電容器215之端子保持相同之電壓差(VDDL伏特)。此產生升壓效應。在一項實例中，節點219處之電壓將自VDDL伏特增加至小於或等於2×VDDL伏特之電壓。節點219之提升之電壓可取決於(諸如)電容器215之大小、節點219之電容比、連接至節點219之負載(諸如，反相器213及電晶體107)等等。根據一項實例，核心位準移位器201之電路(或其任何區段)及/或位準位移器電路200之任何區段可經設計以最佳化節點219可增加至之最大電壓。此最佳化可基於電晶體107之閘極處所需之升壓程度。舉例而言，針對未連接至反相器213及電晶體107之理想電容器215，節點219處之電壓可達到2×VDDL伏特。然而，若電容器215係不理想的，且電容器215連接至反相器213及電晶體107，則節點219處之電壓將增加(諸如)至VDDL伏特與2×VDDL伏特之間之電壓。在一項實例中，電路設計者可判定用於節點219之電壓值，且電路設計者將設計電容器215之大小、反相器213之特性、電晶體107之特徵等等以達到用於節點219之判定之電壓值。在此轉變期間，至反相器213之輸入「inb」呈低態(諸如，邏輯0，此係因為輸入信號in呈高態(諸如，1))。因此，反相器213之輸出呈高態，其具有由節點219所提供之電力供應所判定之電壓位準。在此情況中，反相器213之輸出之高值等於節點219之電壓，其歸因於升壓效應而大於VDDL (諸如，約係2×VDDL伏特)。因此，節點219之電壓經傳輸至核心位準位移器電路201之電晶體107之閘極。換言之，當輸入信號in自0伏特轉變成VDDL伏特時，電晶體107之閘極自0伏特轉變成大於VDDL伏特之電壓以有助於更完全地切斷電晶體107來促進核心位準位移器電路201之上拉區段與下拉區段之間之競爭。 應注意，儘管已如圖2中所繪示般論述升壓電路203及205，但亦可使用增加至電晶體107及109之閘極之電壓之任何其他升壓電路。舉例而言，可使用對電容性元件(諸如，電容器)進行充電且釋放該電荷以提升至電晶體107及109之閘極之電壓之任何其他升壓電路。 升壓電路125及127或203及205之一用途係在輸入信號之轉變期間產生大於VDDL之暫態電壓且將其施加於電晶體107及/或109之閘極以更完全地切斷電晶體107及/或109。 繼續此實例，當輸入信號in呈高態(諸如，處於VDDL伏特)時，反相器221之輸出呈低態(諸如，邏輯0，處於0伏特)。因此，連接至反相器221之電容器225之端子241亦處於0伏特。另一方面，因為輸入信號in呈高態，信號「inb」呈低態，使得電晶體227接通，且因此節點229 (電容器225之另一端子連接至節點229)處於邏輯1 (諸如，VDDL伏特-節點229電連接至VDDL)。因此，電容器225被充電，且準備用於在下一暫態階段期間進行升壓。換言之，當輸入信號in呈高態時，電容器225被充電，使得其兩個端子之間之電壓差係VDDL。 當輸入信號in自高態轉變至低態(諸如，自VDDL伏特轉變至0伏特)時，升壓電路205之電晶體227切斷。因此，節點229將浮動。在反相器115及221之兩個反相器延遲之後，電容器225之左端子241將被拉高(諸如，VDDL伏特)。因為電容器225之性質，跨其之電壓並不暫態改變。因此，當電容器之端子241達到VDDL伏特時，電容器225之端子229試圖在一段時間內達到2×VDDL伏特以試圖跨電容器225保持相同電壓差(VDDL伏特)。此將產生升壓效應。在一項實例中，節點229處之電壓將自VDDL伏特增加至小於或等於2×VDDL伏特之電壓。節點229之提升之電壓可取決於(諸如)電容225之大小、節點229之電容比、連接至節點229之負載(諸如，反相器223及電晶體109)等等。根據一項實例，核心位準移位器201之電路(或其任何區段)及/或位準位移器電路200之任何區段可經設計以最佳化節點229可增加至之最大電壓。此最佳化可基於電晶體109之閘極處所需之升壓程度。舉例而言，針對未連接至反相器213及電晶體109之理想電容器225，節點229處之電壓可達到2×VDDL伏特。然而，若電容器225係不理想的，且電容器225連接至反相器223及電晶體109，則節點229處之電壓將增加(諸如)至VDDL伏特與2×VDDL伏特之間之電壓。在一項實例中，電路設計者可判定用於節點229之電壓值，且電路設計者將設計電容器225之大小、反相器223之特性、電晶體109之特徵等等來達到用於節點229之判定之電壓值。在此轉變期間，至反相器223之輸入呈低態(諸如，邏輯0，此係因為輸入信號in呈低態(諸如，邏輯0))。因此，反相器223之輸出將呈高態。在此情況中，反相器223之輸出之高值等於節點229之電壓，其大於VDDL。因此，節點229之電壓經傳輸至核心位準位移器電路201之電晶體109之閘極。換言之，當輸入信號in自VDDL伏特轉變至0伏特時，電晶體109之閘極自0伏特轉變至大於VDDL伏特之電壓以更完全地切斷電晶體109，且因此有助於核心位準位移器電路201之上拉區段與下拉區段之間之競爭。 總言之，當輸入信號in呈低態時，電容器215被充電。在輸入信號自低態轉變至高態期間，升壓電路203 (藉由充電電容器215)有助於提升施加於電晶體107之閘極之電壓。另一方面，當輸入信號呈高態時，電容器225被充電。在輸入信號自高態轉變至低態期間，升壓電路205 (藉由充電電容器225)有助於提升施加於電晶體109之閘極之電壓。 舉例而言，圖3中繪示用於位準移位器200之升壓電路之操作。參考圖3，輸入信號301 (諸如(舉例而言)圖2之端子117上之輸入信號in)在2奈秒(ns)與3 ns之間呈低態。在此時間間隔期間，作為與輸入信號邏輯位準相反之信號307 (信號「inb」-輸入信號301藉由反相器115之反相)呈高態。在此實例中，信號301及307之高值係約0.4伏特之VDDL伏特。當輸入信號301呈低態時，輸出信號303 (諸如，圖2之輸出端子121上之輸出信號)亦呈低態，且節點123處之信號305 (與輸出信號303邏輯位準相反之信號)呈高態。在此實例中，信號303及305之高值係約0.8伏特之VDDH伏特。 波形309及311分別繪示電晶體107及109之閘極處之電壓。波形313及315分別繪示節點219及229處之電壓。當輸入信號301呈低態時，節點219處之電壓(波形313)係約0.4伏特，且電晶體107之閘極處之電壓(波形309)係約零，且因此，電晶體107接通。同時，節點229處之電壓(波形315)係約0.6伏特，且電晶體109之閘極處之電壓(波形311)係約0.6伏特，且因此，電晶體109切斷。此實例繪示電晶體109之閘極處之電壓自VDDL=0.4伏特提升至約0.6伏特，此有助於更完全地切斷電晶體109。 當輸入信號301在約3 ns處自低態轉變至高態(在此實例中，VDDL=0.4伏特)時，節點219處之電壓(波形313)自約0.4伏特轉變成約0.6伏特。如上文所論述，此轉變可因為(諸如)兩個反相器115及211而延遲。幾乎同時地，電晶體107之閘極處之電壓(波形309)自約零伏特轉變成約0.6伏特(自VDDL=0.4伏特提升)，此有助於更完全地切斷電晶體107。類似地，在此轉變期間，節點229處之電壓(波形315)自約0.6伏特轉變成約0.4伏特。如上文所論述，此轉變可因為(諸如)反相器115、211及221而延遲。幾乎同時地，電晶體109之閘極處之電壓(波形311)自約0.6伏特轉變成約0伏特，此將電晶體109接通。在此轉變期間，輸出信號303自約0伏特轉變(歸因於(諸如)反相器而具有一些延遲)成約VDDH=0.8伏特。 當輸入信號301在約4 ns處自高態轉變至低態時，節點219處之電壓(波形313)自約0.6伏特轉變成約0.4伏特。如上文所論述，此轉變可因為(諸如)兩個反相器115及211而延遲。幾乎同時地，電晶體107之閘極處之電壓(波形309)自約0.6伏特轉變成約0伏特，此將電晶體107接通。類似地，在此轉變期間，節點229處之電壓(波形315)自約0.4伏特轉變成約0.6伏特。如上文所論述，此轉變可因為(諸如)反相器115、211及221而延遲。幾乎同時地，電晶體109之閘極處之電壓(波形311)自約0伏特轉變成約0.6伏特(自VDDL=0.4伏特提升)，此有助於更完全地切斷接通電晶體109。在此轉變期間，輸出信號303自約VDDH=0.8伏特轉變(歸因於(諸如)反相器而具有一些延遲)成約0伏特。 根據一項實例，使用經連接為電容器之電晶體實施電容性元件215及225。然而，本發明之實施例不限於為此等實例，且電容性元件215及225可為在程序技術中可用之任何其他類型之電容器，諸如(但不限於)金屬絕緣體金屬(MIM)電容器、金屬氧化物金屬(MOM)電容器等等。另外或替代地，可使用寄生金屬接線電容來建立電容器215及225，其中某些類型之金屬可以某些模式佈線以自金屬接線建立寄生電容器。 根據一項實例，VDDL低至約300毫伏特(mv)，且VDDH係約1伏特。然而，應注意，VDDL及VDDH可包含其他值。在另一方法之位準移位器設計中，VDDH與VDDL之間之400 mv或更大之差值可導致無法使用另一方法之此位準位移器電路以彼等位準移位器之操作在邏輯0至1之間切換輸出之問題。 根據一項實施例，升壓電路203及205可在兩個或兩個以上核心位準位移器電路201之間共用。換言之，在複數個核心位準位移器電路將複數個輸入信號轉換成複數個輸出信號時，複數個位準位移器電路可共用升壓電路203及205 (或電容器215及225)。在此實例中，當至各自核心位準位移器電路之輸入信號改變時，升壓電路203及205可提升該等各自核心位準位移器電路之內部電壓(諸如，針對核心位準位移器電路之各者之至圖1、圖2及圖4之電晶體107及109之閘極之電壓)，如上文所論述。 在此實例中，一實施方案包含事件驅動邏輯/電路，其用於偵測輸入信號之各者之轉變以建立用於與已經轉變之輸入信號相關聯之核心位準位移器電路之提升之電壓。舉例而言，「或」電路用於組合全部輸入信號(至全部各自核心位準位移器電路)。另一實例包含使用邊緣偵測器偵測輸入信號之轉變。另外或替代地，時脈經輸入至升壓電路203及205，使得在各迴路處建立升壓信號，且提升之電壓經輸入至在該時間迴路處需要升壓之適當之核心位準位移器電路。 圖4繪示根據一些實施例之具有升壓電路之另一位準位移器電路。位準位移器電路400包含核心位準位移器電路401及一或多個升壓電路(諸如，電荷泵電路) 403及405。在一項實施例中，圖4之核心位準位移器電路401類似於圖1之核心位準位移器電路101及/或圖2之核心位準位移器電路201。然而，亦可使用核心位準位移器電路之其他實例。在一項實例中，圖4之升壓電路403及405係圖1之升壓電路125及127之例示性實施例。然而，亦可使用升壓電路之其他實例。 根據此實例，以負「及」(「反及」)電路/閘407及409取代圖2之反相器211及221，且引入啟用輸入端子411及413。在此實例中，升壓電路403及405將在啟用信號呈高態時進行操作，但將在啟用信號呈低態時不進行操作。因此，若VDDL與VDDH之間之差值足夠低使得核心位準位移器電路401可進行操作而無需升壓(諸如(但不限於)低於400 mv)，則至埠/輸入端子411及413之啟用信號呈低態(諸如，0)，使得升壓電路403及405將不進行操作以節省電力。若VDDL與VDDH之間之差值呈高態(諸如(但不限於)高於400 mv)，則至埠/輸入端子411及413之啟用信號可呈高態(諸如，1)，使得核心位準位移器電路401可使用來自升壓電路403及405之升壓電壓，升壓電路403及405將以類似於升壓電路203及205之方式進行操作。然而，本發明之實施例不限於為此等實例，且其他升壓電路在本發明之範疇內。 根據一項實例，用戶可基於VDDL與VDDH之差值設定啟用信號。另外或替代地，位準位移器電路400可包含及/或連接至邏輯(諸如，控制器)，該邏輯可接收VDDL及VDDH (及/或此等電壓之值)，可判定VDDL與VDDH之間之差值且可比較該差值與臨限值以產生啟用信號。此啟用信號可為可跨全部位準位移器電路共用之域位準、晶片位準及/或分區位準信號。 本發明之實施例提供使用升壓電路之位準位移器電路。該升壓電路經組態以在跨該位準位移器電路之電壓域之高電壓相差較大時改良該位準位移器電路之操作。 根據本發明之一項實施例，電路設備包含核心位準位移器電路，其經組態以將輸入信號之第一電壓改變成輸出信號之第二電壓。該電路設備進一步包含第一升壓電路，其耦合至該核心位準位移器電路，其中該第一升壓電路經組態以在該輸入信號自低值轉變成高值時產生至該核心位準移位器之第一暫態電壓。該電路設備亦包含第二升壓電路，其耦合至該核心位準位移器電路，其中該第二升壓電路經組態以在該輸入信號自高值轉變成低值時產生至該核心位準移位器之第二暫態電壓。 根據本發明之另一實施例，電路設備包含核心位準位移器電路，其經組態以將輸入信號之第一電壓改變成輸出信號之第二電壓。該電路設備亦包含第一升壓電路。該第一升壓電路包含第一電容性元件，該第一電容性元件之第一端子耦合至該核心位準移位器，該第一電容性元件之第二端子連接至第一P型場效電晶體(PFET)。該第一PFET之閘極耦合至輸入信號，且該第一PFET亦耦合至第一電力供應器。該第一升壓電路進一步包含第一反相器，該第一反相器之輸入端子耦合至反相輸入信號，且第一反相器之輸出端子耦合至該核心位準位移器電路，該第一反相器耦合至該第一電容性元件之第二端子。該電路設備亦包含第二升壓電路。該第二升壓電路包含第二電容性元件，該第二電容性元件之第一端子耦合至該核心位準位移器電路，該第二電容性元件之第二端子連接至第二P型場效電晶體(PFET)。該第二PFET之閘極耦合至反相輸入信號，且該第二PFET亦耦合至該第一電力供應器。該第二升壓電路進一步包含第二反相器，該第二反相器之輸入端子耦合至該輸入信號，且該第二反相器之輸出端子耦合至該核心位準位移器電路，該第二反相器耦合至該第二電容性元件之第二端子。 前述揭示內容概述若干實施例之特徵，使得熟習此項技術者可更佳理解本發明之態樣。熟習此項技術者應瞭解，其可容易地使用本發明作為設計或修改用於執行相同目的及/或實現本文中所引入之實施例之相同優點之其他程序及結構之基礎。熟習此項技術者亦應意識到，此類等效構造不應脫離本發明之精神及範疇，且其可在不脫離本發明之精神及範疇之情況下對本文作出各種改變、替代及更改。
100‧‧‧位準移位器電路
101‧‧‧核心位準移位器電路
103‧‧‧電晶體
105‧‧‧電晶體
107‧‧‧電晶體
109‧‧‧電晶體
111‧‧‧電晶體
113‧‧‧電晶體
115‧‧‧反相元件/邏輯/反相器
117‧‧‧輸入端子
119‧‧‧節點
121‧‧‧輸出端子
123‧‧‧節點
125‧‧‧升壓電路
127‧‧‧升壓電路
200‧‧‧位準位移器電路
201‧‧‧核心位準位移器電路
203‧‧‧升壓電路
205‧‧‧升壓電路
211‧‧‧反相元件/邏輯/反相器
213‧‧‧反相元件/邏輯/反相器
215‧‧‧電容器
217‧‧‧電晶體
219‧‧‧節點
221‧‧‧反相器
223‧‧‧反相元件/邏輯/反相器
225‧‧‧電容器
227‧‧‧電晶體
229‧‧‧節點
231‧‧‧端子
241‧‧‧端子
301‧‧‧輸入信號
303‧‧‧輸出信號
305‧‧‧信號
307‧‧‧信號
309‧‧‧波形
311‧‧‧波形
313‧‧‧波形
315‧‧‧波形
400‧‧‧位準位移器電路
401‧‧‧核心位準位移器電路
403‧‧‧升壓電路
405‧‧‧升壓電路
407‧‧‧「反及」電路/「反及」閘
409‧‧‧「反及」電路/「反及」閘
411‧‧‧輸入端子
413‧‧‧輸入端子
in‧‧‧輸入信號/輸入
inb‧‧‧輸入/信號
VDDH‧‧‧電力供應器/電壓供應器
VDDL‧‧‧電壓供應器/電壓
在結合附圖閱讀時，自以下詳細描述最佳理解本發明之態樣。應注意，根據行業中之標準慣例，各種特徵未必按比例繪製。事實上，為使論述清楚，可隨意增大或減小各種特徵之尺寸。 圖1繪示根據一些實施例之具有升壓電路之位準位移器電路。 圖2繪示根據一些實施例之具有升壓電路之位準位移器電路。 圖3繪示根據一些實施例之位準位移器電路之不同節點處之電壓波形。 圖4繪示根據一些實施例之具有升壓電路之位準位移器電路。 現將參考附圖描述本發明實施例。在圖中，一般而言，相似元件符號指示相同或功能類似之元件。另外，一般而言，元件符號之(若干)最左數字識別其中元件符號第一次出現之圖。
100‧‧‧位準位移器電路
101‧‧‧核心位準位移器電路
103‧‧‧電晶體
105‧‧‧電晶體
107‧‧‧電晶體
109‧‧‧電晶體
111‧‧‧電晶體
113‧‧‧電晶體
115‧‧‧反相元件/邏輯/反相器
117‧‧‧輸入端子
119‧‧‧節點
121‧‧‧輸出端子
123‧‧‧節點
125‧‧‧升壓電路
127‧‧‧升壓電路
in‧‧‧輸入信號/輸入
inb‧‧‧輸入/信號
VDDH‧‧‧電力供應器/電壓供應器
VDDL‧‧‧電壓供應器/電壓

Claims (1)

  1. 一種電路設備，其包括： 核心位準位移器電路，其經組態以將輸入信號之第一電壓改變成輸出信號之第二電壓； 第一升壓電路，其耦合至該核心位準位移器電路且經組態以在該輸入信號自低值轉變成高值時產生施加於該核心位準位移器電路之第一暫態電壓；及 第二升壓電路，其耦合至該核心位準位移器電路且經組態以在該輸入信號自高值轉變成低值時產生施加於該核心位準位移器電路之第二暫態電壓。
TW105134636A 2016-03-09 2016-10-26 使用升壓電路的位準位移器 TW201806319A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/065,166 2016-03-09
US15/065,166 US9762216B1 (en) 2016-03-09 2016-03-09 Level shifter circuit using boosting circuit

Publications (1)

Publication Number Publication Date
TW201806319A true TW201806319A (zh) 2018-02-16

Family

ID=59752949

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105134636A TW201806319A (zh) 2016-03-09 2016-10-26 使用升壓電路的位準位移器

Country Status (3)

Country Link
US (1) US9762216B1 (zh)
CN (1) CN107181480A (zh)
TW (1) TW201806319A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11038495B1 (en) 2019-11-28 2021-06-15 Silicon Storage Technology, Inc. Low voltage level shifter for integrated circuit

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108736878B (zh) * 2017-04-13 2022-01-25 华邦电子股份有限公司 电压电平移位器
US10498315B2 (en) * 2018-03-05 2019-12-03 Texas Instruments Incorporated Level shifter circuit
US11063593B2 (en) 2018-10-31 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Level shifter enable
CN112350710A (zh) * 2019-08-09 2021-02-09 硅存储技术股份有限公司 用于集成电路的改进的电平移位器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050285658A1 (en) * 2004-06-29 2005-12-29 Schulmeyer Kyle C Level shifter with reduced duty cycle variation
US8405442B2 (en) 2009-10-23 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Level shifters and integrated circuits thereof
US8436671B2 (en) 2010-08-19 2013-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Level shifters having diode-connected devices for input-output interfaces
US8625240B2 (en) 2011-11-10 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Input/output circuit with inductor
US8610488B2 (en) 2012-01-12 2013-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. 3X input voltage tolerant device and circuit
CN103297034B (zh) * 2012-02-28 2017-12-26 恩智浦美国有限公司 电压电平移位器
US9197199B2 (en) 2013-03-13 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Level shifter for high density integrated circuits
US8847659B1 (en) 2013-03-14 2014-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and method for level shifters
US9214933B2 (en) 2014-02-25 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Input/output circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11038495B1 (en) 2019-11-28 2021-06-15 Silicon Storage Technology, Inc. Low voltage level shifter for integrated circuit
TWI755921B (zh) * 2019-11-28 2022-02-21 美商超捷公司 用於積體電路的低電壓位準移位器

Also Published As

Publication number Publication date
US9762216B1 (en) 2017-09-12
CN107181480A (zh) 2017-09-19
US20170264276A1 (en) 2017-09-14

Similar Documents

Publication Publication Date Title
US8643426B2 (en) Voltage level shifter
TW201806319A (zh) 使用升壓電路的位準位移器
CN109309496B (zh) 时钟电路及其操作方法
US5896045A (en) Static pulsed cross-coupled level shifter and method therefor
KR101505396B1 (ko) 트랜지스터 스냅백 보호를 탑재한 레벨 시프터 회로
US8686784B2 (en) Voltage level shifter
US8872570B2 (en) Multiple power domain circuit and related method
US7880526B2 (en) Level Shifter, standard cell, system and method for level shifting
US11677400B2 (en) Level shifter circuit and method of operating the same
US7795946B2 (en) Level shifter capable of improving current drivability
US9374090B2 (en) Circuit arrangement and method of operating the same
US20070040597A1 (en) Circuit for transforming signals varying between different voltages
US11677388B2 (en) Latch circuits and method of operating a latch circuit
JP2010010920A (ja) 半導体集積回路
US8362806B2 (en) Keeper circuit
CN109427371B (zh) 电源开关、存储器装置和提供电源开关电压输出的方法
US9111637B1 (en) Differential latch word line assist for SRAM
KR20130131070A (ko) 전압 레벨 쉬프터
JP2023067760A (ja) レベルシフト回路
US20040145404A1 (en) Pre-biased voltage level shifting circuit for integrated circuit devices utilizing differing power supply levels
US10243567B2 (en) Flip-flop and driving method thereof
TW201735535A (zh) 新穎的位準位移器
US9407255B2 (en) Circuit
US8629692B1 (en) State definition and retention circuit
US12088294B2 (en) Voltage level shifter and operation method thereof