JP7407813B2 - 送信装置および通信システム - Google Patents

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Description

本開示は、信号を送信する送信装置、およびそのような送信装置を備えた通信システムに関する。
近年の電子機器の高機能化および多機能化に伴い、電子機器には、半導体チップ、センサ、表示デバイスなどの様々なデバイスが搭載される。これらのデバイス間では、多くのデータのやり取りが行われ、そのデータ量は、電子機器の高機能化および多機能化に応じて多くなってきている。そこで、しばしば、例えば数Ｇｂｐｓでデータを送受信可能な高速インタフェースを用いて、データのやりとりが行われる。
より伝送容量を高める方法について、様々な技術が開示されている。例えば、特許文献１，２には、３つの電圧レベルを有する３つの信号を用いてデータのやりとりを行う通信システムが開示されている。
特表２０１１－５１７１５９号公報 特表２０１０－５２０７１５号公報
このような高速インタフェースでは、さらなるシンボルレートの向上が期待されている。
シンボルレートを高めることができる送信装置および通信システムを提供することが望ましい。
本開示の一実施の形態における送信装置は、第１のシリアライザと、第２のシリアライザと、第３のシリアライザと、第１の出力部と、第１の出力制御回路と、第２の出力部と、第２の出力制御回路と、第３の出力部と、第３の出力制御回路とを備えている。第１のシリアライザは、第１のシリアル信号を生成可能に構成される。第２のシリアライザは、第２のシリアル信号を生成可能に構成される。第３のシリアライザは、第３のシリアル信号を生成可能に構成される。第１の出力部は、第１の出力端子の電圧を、第１の電圧、第２の電圧、および第１の電圧と第２の電圧との間の第３の電圧のうちのいずれかに設定可能に構成される。第１の出力制御回路は、第１のシリアル信号および第２のシリアル信号に基づいて第１の出力部の動作を制御可能に構成される。第２の出力部は、第２の出力端子の電圧を、第１の電圧、第２の電圧、および第３の電圧のうちのいずれかに設定可能に構成される。第２の出力制御回路は、第３のシリアル信号および第１のシリアル信号に基づいて第２の出力部の動作を制御可能に構成される。第３の出力部は、第３の出力端子の電圧を、第１の電圧、第２の電圧、および第３の電圧のうちのいずれかに設定可能に構成される。第３の出力制御回路は、第２のシリアル信号および第３のシリアル信号に基づいて第３の出力部の動作を制御可能に構成される。第１のシリアライザ、第２のシリアライザ、および第３のシリアライザは、半導体基板においてこの順に配置され、第１の出力制御回路、第２の出力制御回路、および第３の出力制御回路は、半導体基板においてこの順に配置される。
本開示の一実施の形態における通信システムは、上記送信装置を備えたものである。
本開示の一実施の形態における送信装置および通信システムでは、第１のシリアライザ、第２のシリアライザ、および第３のシリアライザが、半導体基板においてこの順に配置されるとともに、第１の出力制御回路、第２の出力制御回路、および第３の出力制御回路が、半導体基板においてこの順に配置される。第１のシリアライザにより第１のシリアル信号が生成され、第２のシリアライザにより第２のシリアル信号が生成され、第３のシリアライザにより第３のシリアル信号が生成される。第１の出力制御回路により、第１のシリアル信号および第２のシリアル信号に基づいて、第１の出力部の動作が制御される。第２の出力制御回路により、第３のシリアル信号および第１のシリアル信号に基づいて、第２の出力部の動作が制御される。そして、第３の出力制御回路により、第２のシリアル信号および第３のシリアル信号に基づいて、第３の出力部の動作が制御される。
本開示の第１の実施の形態に係る送信装置の一構成例を表すブロック図である。 ３相信号の一例を表す説明図である。 図１に示した送信部の一構成例を表すブロック図である。 図３に示した分配回路の一構成例を表す回路図である。 図３に示した生成回路の一構成例を表す回路図である。 図５に示した生成回路の一動作例を表す表である。 図３に示した送信部の一動作例を表す表である。 図１に示した送信装置が適用される通信システムの一構成例を表すブロック図である。 図８に示した入力部の一構成例を表す回路図である。 図１に示した送信装置が適用される通信システムの他の構成例を表すブロック図である。 図１０に示した入力部の一構成例を表す回路図である。 図１１に示した入力部の一動作例を表す説明図である。 図１０に示した通信システムの一動作例を表す表である。 図３に示した送信部のレイアウトの一例を表す説明図である。 図３に示した送信部の一動作モードにおける一動作状態を表す説明図である。 図３に示した送信部の一動作モードにおける他の動作状態を表す説明図である。 図３に示した送信部の一動作例を表すタイミング波形図である。 図２に示した送信部の他の動作モードにおける一動作例を表す説明図である。 比較例に係る送信装置の一構成例を表すブロック図である。 図１８に示した送信部の一構成例を表すブロック図である。 図１８に示した送信部の一動作例を表す表である。 図１８に示した送信部のレイアウトの一例を表す説明図である。 変形例に係るシリアライザ部の一構成例を表すブロック図である。 フリップフロップの一構成例を表す回路図である。 他の変形例に係る生成回路の一構成例を表す回路図である。 図２４に示したフリップフロップの一構成例を表す回路図である。 図２４に示した他のフリップフロップの一構成例を表す回路図である。 図２４に示した生成回路の一動作例を表す表である。 フリップフロップの他の構成例を表す回路図である。 図２４に示したフリップフロップの他の構成例を表す回路図である。 図２４に示した他のフリップフロップの他の構成例を表す回路図である。 他の変形例に係る生成回路の一構成例を表す回路図である。 図３１に示したフリップフロップの一構成例を表す回路図である。 他の変形例に係る送信部の一構成例を表すブロック図である。 図３３に示した送信部が適用される通信システムの一構成例を表すブロック図である。 図３４に示した入力部の一構成例を表す回路図である。 図３３に示した送信部の他の動作モードにおける一動作例を表す説明図である。 他の変形例に係る送信装置の一構成例を表すブロック図である。 図３７に示した送信部の一構成例を表すブロック図である。 図３８に示した生成回路の一構成例を表す回路図である。 他の変形例に係る送信部の一構成例を表すブロック図である。 他の変形例に係る送信部の一構成例を表すブロック図である。 他の変形例に係る送信部の一構成例を表すブロック図である。 第２の実施の形態に係る送信装置が適用される通信システムの一構成例を表すブロック図である。 第２の実施の形態に係る送信装置が適用される通信システムの他の構成例を表すブロック図である。 第２の実施の形態に係る送信装置が適用される通信システムの他の構成例を表すブロック図である。 第２の実施の形態に係る送信装置が適用される通信システムの他の構成例を表すブロック図である。 第２の実施の形態に係る送信装置が適用される通信システムの他の構成例を表すブロック図である。 第２の実施の形態に係る送信装置が適用される通信システムの他の構成例を表すブロック図である。 第２の実施の形態に係る送信装置の一構成例を表すブロック図である。 図４４に示した入れ替え回路の一動作例を表す表である。 図４４に示した送信部の一動作例を表すブロック図である。 図４３Ａ～４３Ｆに示した通信システムの一動作例を表す表である。 実施の形態に係る送信装置が適用されたスマートフォンの外観構成を表す斜視図である。 実施の形態に係る送信装置が適用されたアプリケーションプロセッサの一構成例を表すブロック図である。 実施の形態に係る送信装置が適用されたイメージセンサの一構成例を表すブロック図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．適用例
＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係る送信装置（送信装置１）の一構成例を表すものである。送信装置１は、複数のインタフェースを実現可能に構成される。なお、本開示の実施の形態に係る通信システムは、本実施の形態により具現化されるので、併せて説明する。
送信装置１は、所定の処理を行うことにより、６つの信号ＳＩＧ１～ＳＩＧ６を生成し、これらの信号ＳＩＧ１～ＳＩＧ６を、伝送線路２０１～２０６を介して受信装置（図示せず）に送信するように構成される。この例では、伝送線路２０１～２０６の特性インピーダンスは、５０［Ω］である。送信装置１は、モード制御信号ＭＳＥＬに応じた動作モードＭで動作する。送信装置１は、２つの動作モードＭ１，Ｍ２を有している。
動作モードＭ１は、受信装置に対して差動信号によりデータを送信するモード（差動モード）である。この動作モードＭ１では、送信装置１は、信号ＳＩＧ１，ＳＩＧ２を差動信号として送信し、信号ＳＩＧ３，ＳＩＧ４を差動信号として送信し、信号ＳＩＧ５，ＳＩＧ６を差動信号として送信するようになっている。
動作モードＭ２は、受信装置に対して３相信号によりデータを送信するモード（３相モード）である。この動作モードＭ２では、送信装置１は、信号ＳＩＧ１～ＳＩＧ３を３相信号として送信し、信号ＳＩＧ４～ＳＩＧ６を３相信号として送信する。３相信号を構成する信号のそれぞれは、３つの電圧レベル（高レベル電圧ＶＨ、中レベル電圧ＶＭ、および低レベル電圧ＶＬ）をとりえる信号であり、これらの３つの信号の電圧レベルは、互いに異なるように設定される。
図２は、３相信号を構成する３つの信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３の電圧を表すものである。送信装置１は、３つの信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３を用いて、６つのシンボル“＋ｘ”，“－ｘ”，“＋ｙ”，“－ｙ”，“＋ｚ”，“－ｚ”を送信する。例えば、シンボル“＋ｘ”を送信する場合には、送信装置１は、信号ＳＩＧ１を高レベル電圧ＶＨにし、信号ＳＩＧ２を低レベル電圧ＶＬにし、信号ＳＩＧ３を中レベル電圧ＶＭにする。シンボル“－ｘ”を送信する場合には、送信装置１は、信号ＳＩＧ１を低レベル電圧ＶＬにし、信号ＳＩＧ２を高レベル電圧ＶＨにし、信号ＳＩＧ３を中レベル電圧ＶＭにする。シンボル“＋ｙ”を送信する場合には、送信装置１は、信号ＳＩＧ１を中レベル電圧ＶＭにし、信号ＳＩＧ２を高レベル電圧ＶＨにし、信号ＳＩＧ３を低レベル電圧ＶＬにする。シンボル“－ｙ”を送信する場合には、送信装置１は、信号ＳＩＧ１を中レベル電圧ＶＭにし、信号ＳＩＧ２を低レベル電圧ＶＬにし、信号ＳＩＧ３を高レベル電圧ＶＨにする。シンボル“＋ｚ”を送信する場合には、送信装置１は、信号ＳＩＧ１を低レベル電圧ＶＬにし、信号ＳＩＧ２を中レベル電圧ＶＭにし、信号ＳＩＧ３を高レベル電圧ＶＨにする。シンボル“－ｚ”を送信する場合には、送信装置１は、信号ＳＩＧ１を高レベル電圧ＶＨにし、信号ＳＩＧ２を中レベル電圧ＶＭにし、信号ＳＩＧ３を低レベル電圧ＶＬにする。なお、この例では、信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３を例に挙げて説明したが、信号ＳＩＧ４，ＳＩＧ５，ＳＩＧ６についても同様である。送信装置１は、このような信号ＳＩＧ１～ＳＩＧ３を生成し、生成した信号ＳＩＧ１～ＳＩＧ３を送信する。同様に、送信装置１は、信号ＳＩＧ４～ＳＩＧ６を生成し、生成した信号ＳＩＧ４～ＳＩＧ６を送信するようになっている。
送信装置１は、図１に示したように、処理部１０と、送信部２０とを備えている。
処理部１０は、所定の処理を行うことにより、６組のパラレル信号ＤＡＴＡ１～ＤＡＴＡ６を生成するように構成される。パラレル信号ＤＡＴＡ１～ＤＡＴＡ６のそれぞれは、この例では最大で８ビットのビット幅を有する信号である。すなわち、送信装置１は、複数のアプリケーションに対応可能であり、処理部１０は、アプリケーションに応じて、それぞれが例えば４ビットのビット幅のパラレル信号ＤＡＴＡ１～ＤＡＴＡ６、５ビットのビット幅のパラレル信号ＤＡＴＡ１～ＤＡＴＡ６、６ビットのビット幅のパラレル信号ＤＡＴＡ１～ＤＡＴＡ６、７ビットのビット幅のパラレル信号ＤＡＴＡ１～ＤＡＴＡ６、および８ビットのビット幅のパラレル信号ＤＡＴＡ１～ＤＡＴＡ６のうちのいずれかを生成するようになっている。なお、この例では、パラレル信号ＤＡＴＡ１～ＤＡＴＡ６のそれぞれは、最大で８ビットのビット幅を有するようにしたが、これに限定されるものではなく、さらに９ビット以上のビット幅を有してもよい。
処理部１０は、処理回路１１と、入れ替え回路１２，１３とを有している。
処理回路１１は、所定の処理を行うことにより、６組のパラレル信号ＤＴ１～ＤＴ６を生成するように構成される。パラレル信号ＤＴ１～ＤＴ６のそれぞれは、６組のパラレル信号ＤＡＴＡ１～ＤＡＴＡ６のそれぞれと同様に、この例では最大で８ビットのビット幅を有する信号である。処理部１０は、処理回路１１が生成したパラレル信号ＤＴ１～ＤＴ６のうち、パラレル信号ＤＴ１をパラレル信号ＤＡＴＡ１として出力するとともに、パラレル信号ＤＴ４をパラレル信号ＤＡＴＡ４として出力するようになっている。
入れ替え回路１２は、モード制御信号ＭＳＥＬに基づいて、パラレル信号ＤＴ２およびパラレル信号ＤＴ３を互いに入れ替えるように構成される。具体的には、入れ替え回路１２は、動作モードＭが動作モードＭ１（差動モード）である場合には、パラレル信号ＤＴ２およびパラレル信号ＤＴ３を互いに入れ替えずに、パラレル信号ＤＴ２およびパラレル信号ＤＴ３をそのまま出力する。これにより、処理部１０は、パラレル信号ＤＴ２をパラレル信号ＤＡＴＡ２として出力するとともに、パラレル信号ＤＴ３をパラレル信号ＤＡＴＡ３として出力する。また、入れ替え回路１２は、動作モードＭが動作モードＭ２（３相モード）である場合には、パラレル信号ＤＴ２およびパラレル信号ＤＴ３を互いに入れ替える。これにより、処理部１０は、パラレル信号ＤＴ３をパラレル信号ＤＡＴＡ２として出力するとともに、パラレル信号ＤＴ２をパラレル信号ＤＡＴＡ３として出力するようになっている。
入れ替え回路１３は、入れ替え回路１２と同様に、モード制御信号ＭＳＥＬに基づいて、パラレル信号ＤＴ５およびパラレル信号ＤＴ６を互いに入れ替えるように構成される。具体的には、入れ替え回路１３は、動作モードＭが動作モードＭ１（差動モード）である場合には、パラレル信号ＤＴ５およびパラレル信号ＤＴ６を互いに入れ替えずに、パラレル信号ＤＴ５およびパラレル信号ＤＴ６をそのまま出力する。これにより、処理部１０は、パラレル信号ＤＴ５をパラレル信号ＤＡＴＡ５として出力するとともに、パラレル信号ＤＴ６をパラレル信号ＤＡＴＡ６として出力する。また、入れ替え回路１３は、動作モードＭが動作モードＭ２（３相モード）である場合には、パラレル信号ＤＴ５およびパラレル信号ＤＴ６を互いに入れ替える。これにより、処理部１０は、パラレル信号ＤＴ６をパラレル信号ＤＡＴＡ５として出力するとともに、パラレル信号ＤＴ５をパラレル信号ＤＡＴＡ６として出力するようになっている。
送信部２０は、パラレル信号ＤＡＴＡ１～ＤＡＴＡ６およびモード制御信号ＭＳＥＬに基づいて信号ＳＩＧ１～ＳＩＧ６を生成し、これらの信号ＳＩＧ１～ＳＩＧ６を出力端子Ｔout1～Ｔout6からそれぞれ出力するように構成される。
図３は、送信部２０の一構成例を表すものである。送信部２０は、シリアライザＳＥＲ１～ＳＥＲ６と、分配回路２１～２６と、フリップフロップ（Ｆ／Ｆ）３１，３２と、ラッチ（ＬＡ）３３と、セレクタ３４，３５と、フリップフロップ（Ｆ／Ｆ）４１，４２と、ラッチ（ＬＡ）４３と、セレクタ４４，４５と、フリップフロップ（Ｆ／Ｆ）５１，５２と、ラッチ（ＬＡ）５３と、セレクタ５４，５５と、生成回路６１～６６と、フリップフロップ（Ｆ／Ｆ）部７１～７６と、出力部ＤＲＶ１～ＤＲＶ６と、制御部２９とを有している。なお、これらのブロックをつなぐ信号は、例えば、差動信号であってもよいし、単相信号であってもよい。
シリアライザＳＥＲ１は、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ１をシリアライズしてシリアル信号Ｓ１を生成するように構成される。シリアライザＳＥＲ１には、アプリケーションに応じて、最大で８ビットのビット幅のパラレル信号ＤＡＴＡ１が供給される。シリアライザＳＥＲ１は、パラレル信号ＤＡＴＡ１が４ビットのビット幅の信号である場合には、この４ビットのビット幅のパラレル信号ＤＡＴＡ１をシリアライズし、パラレル信号ＤＡＴＡ１が５ビットのビット幅の信号である場合には、この５ビットのビット幅のパラレル信号ＤＡＴＡ１をシリアライズし、パラレル信号ＤＡＴＡ１が６ビットのビット幅の信号である場合には、この６ビットのビット幅のパラレル信号ＤＡＴＡ１をシリアライズし、パラレル信号ＤＡＴＡ１が７ビットのビット幅の信号である場合には、この７ビットのビット幅のパラレル信号ＤＡＴＡ１をシリアライズし、パラレル信号ＤＡＴＡ１が８ビットのビット幅の信号である場合には、この８ビットのビット幅のパラレル信号ＤＡＴＡ１をシリアライズするようになっている。同様に、シリアライザＳＥＲ２は、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ２をシリアライズしてシリアル信号Ｓ２を生成するように構成される。シリアライザＳＥＲ３は、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ３をシリアライズしてシリアル信号Ｓ３を生成するように構成される。シリアライザＳＥＲ４は、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ４をシリアライズしてシリアル信号Ｓ４を生成するように構成される。シリアライザＳＥＲ５は、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ５をシリアライズしてシリアル信号Ｓ５を生成するように構成される。シリアライザＳＥＲ６は、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ６をシリアライズしてシリアル信号Ｓ６を生成するように構成される。なお、この例では、パラレル信号ＤＡＴＡ１～ＤＡＴＡ６のそれぞれは、最大で８ビットのビット幅を有するようにしたが、これに限定されるものではなく、さらに９ビット以上のビット幅を有してもよい。
分配回路２１は、制御信号ＭＳＷに基づいて、シリアライザＳＥＲ１から出力されたシリアル信号Ｓ１を、生成回路６１，６２またはフリップフロップ３１に選択的に供給するように構成される。制御信号ＭＳＷは、動作モードＭ１（差動モード）では低レベル（“０”）に設定され、動作モードＭ２（３相モード）では高レベル（“１”）に設定される。分配回路２１は、制御信号ＭＳＷが高レベル（“１”）である場合に、シリアル信号Ｓ１を生成回路６１および生成回路６２に供給し、制御信号ＭＳＷが低レベル（“０”）である場合に、シリアル信号Ｓ１をフリップフロップ３１に供給するようになっている。同様に、分配回路２２は、制御信号ＭＳＷに基づいて、シリアライザＳＥＲ２から出力されたシリアル信号Ｓ２を、生成回路６１，６３またはフリップフロップ３２に選択的に供給するように構成される。分配回路２３は、制御信号ＭＳＷに基づいて、シリアライザＳＥＲ３から出力されたシリアル信号Ｓ３を、生成回路６２，６３またはフリップフロップ４１に選択的に供給するように構成される。分配回路２４は、制御信号ＭＳＷに基づいて、シリアライザＳＥＲ４から出力されたシリアル信号Ｓ４を、生成回路６４，６５またはフリップフロップ４２に選択的に供給するように構成される。分配回路２５は、制御信号ＭＳＷに基づいて、シリアライザＳＥＲ５から出力されたシリアル信号Ｓ５を、生成回路６４，６６またはフリップフロップ５１に選択的に供給するように構成される。分配回路２６は、制御信号ＭＳＷに基づいて、シリアライザＳＥＲ６から出力されたシリアル信号Ｓ６を、生成回路６５，６６またはフリップフロップ５２に選択的に供給するように構成される。
図４は、分配回路２１の一構成例を表すものである。なお、分配回路２２～２６についても同様である。分配回路２１は、インバータ８１と、論理積（ＡＮＤ）回路８２～８４とを有している。インバータ８１は、制御信号ＭＳＷを反転した信号を出力するように構成される。論理積回路８２は、シリアル信号Ｓ１および制御信号ＭＳＷの論理積を示す信号を出力するように構成される。論理積回路８３は、シリアル信号Ｓ１および制御信号ＭＳＷの論理積を示す信号を出力するように構成される。論理積回路８４は、シリアル信号Ｓ１およびインバータ８１の出力信号の論理積を示す信号を出力するように構成される。
この構成により、制御信号ＭＳＷが高レベル（“１”）である場合には、分配回路２１の論理積回路８２がシリアル信号Ｓ１を生成回路６１に供給し、論理積回路８３がシリアル信号Ｓ１を生成回路６２に供給し、論理積回路８４が低レベルの信号をフリップフロップ３１に供給する。また、分配回路２１は、制御信号ＭＳＷが低レベル（“０”）である場合には、分配回路２１の論理積回路８４がシリアル信号Ｓ１をフリップフロップ３１に供給し、論理積回路８２が低レベルの信号を生成回路６１に供給し、論理積回路８３が低レベルの信号を生成回路６２に供給するようになっている。
フリップフロップ３１（図３）は、動作モードＭ１において、クロック信号ＣＬＫに基づいて、分配回路２１の出力信号（シリアル信号Ｓ１）をサンプリングし、サンプリングされた信号を信号Ｐ３１として出力するとともに、その信号Ｐ３１の反転信号を信号Ｎ３１として出力するように構成される。
フリップフロップ３２は、動作モードＭ１において、クロック信号ＣＬＫに基づいて、分配回路２２の出力信号（シリアル信号Ｓ２）をサンプリングし、サンプリングされた信号を出力するように構成される。ラッチ３３は、動作モードＭ１において、クロック信号ＣＬＫに基づいて、フリップフロップ３２の出力信号をラッチし、ラッチされた信号を信号Ｐ３３として出力するとともに、その信号Ｐ３３の反転信号を信号Ｎ３３として出力するように構成される。
セレクタ３４は、動作モードＭ１において、制御信号ＳＥＬに基づいて、信号Ｐ３１，Ｐ３３のうちの一方を選択し、選択された信号を信号Ｓ３４として出力するように構成される。具体的には、セレクタ３４は、信号Ｐ３１，Ｐ３３のうちの選択された信号を信号Ｐ３４として出力するとともに、その信号Ｐ３４の反転信号を信号Ｎ３４として出力するようになっている。セレクタ３５は、動作モードＭ１において、制御信号ＳＥＬに基づいて、信号Ｎ３１，Ｎ３３のうちの一方を選択し、選択された信号を信号Ｓ３５として出力するように構成される。具体的には、セレクタ３５は、信号Ｎ３１，Ｎ３３のうちの選択された信号を信号Ｐ３５として出力するとともに、その信号Ｐ３５の反転信号を信号Ｎ３５として出力するようになっている。
フリップフロップ４１は、動作モードＭ１において、クロック信号ＣＬＫに基づいて、分配回路２３の出力信号（シリアル信号Ｓ３）をサンプリングし、サンプリングされた信号を信号Ｐ４１として出力するとともに、その信号Ｐ４１の反転信号を信号Ｎ４１として出力するように構成される。
フリップフロップ４２は、動作モードＭ１において、クロック信号ＣＬＫに基づいて、分配回路２４の出力信号（シリアル信号Ｓ４）をサンプリングし、サンプリングされた信号を出力するように構成される。ラッチ４３は、動作モードＭ１において、クロック信号ＣＬＫに基づいて、フリップフロップ４２の出力信号をラッチし、ラッチされた信号を信号Ｐ４３として出力するとともに、その信号Ｐ４３の反転信号を信号Ｎ４３として出力するように構成される。
セレクタ４４は、動作モードＭ１において、制御信号ＳＥＬに基づいて、信号Ｐ４１，Ｐ４３のうちの一方を選択し、選択された信号を信号Ｓ４４として出力するように構成される。具体的には、セレクタ４４は、信号Ｎ４１，Ｐ４３のうちの選択された信号を信号Ｐ４４として出力するとともに、その信号Ｐ４４の反転信号を信号Ｎ４４として出力するようになっている。セレクタ４５は、動作モードＭ１において、制御信号ＳＥＬに基づいて、信号Ｎ４１，Ｎ４３のうちの一方を選択し、選択された信号を信号Ｓ４５として出力するように構成される。具体的には、セレクタ４５は、信号Ｎ４１，Ｎ４３のうちの選択された信号を信号Ｐ４５として出力するとともに、その信号Ｐ４５の反転信号を信号Ｎ４５として出力するようになっている。
フリップフロップ５１は、動作モードＭ１において、クロック信号ＣＬＫに基づいて、分配回路２５の出力信号（シリアル信号Ｓ５）をサンプリングし、サンプリングされた信号を信号Ｐ５１として出力するとともに、その信号Ｐ５１の反転信号を信号Ｎ５１として出力するように構成される。
フリップフロップ５２は、動作モードＭ１において、クロック信号ＣＬＫに基づいて、分配回路２６の出力信号（シリアル信号Ｓ６）をサンプリングし、サンプリングされた信号を出力するように構成される。ラッチ５３は、動作モードＭ１において、クロック信号ＣＬＫに基づいて、フリップフロップ５２の出力信号をラッチし、ラッチされた信号を信号Ｐ５３として出力するとともに、その信号Ｐ５３の反転信号を信号Ｎ５３として出力するように構成される。
セレクタ５４は、動作モードＭ１において、制御信号ＳＥＬに基づいて、信号Ｐ５１，Ｐ５３のうちの一方を選択し、選択された信号を信号Ｓ５４として出力するように構成される。具体的には、セレクタ５４は、信号Ｐ５１，Ｐ５３のうちの選択された信号を信号Ｐ５４として出力するとともに、その信号Ｐ５４の反転信号を信号Ｎ５４として出力するようになっている。セレクタ５５は、動作モードＭ１において、制御信号ＳＥＬに基づいて、信号Ｎ５１，Ｎ５３のうちの一方を選択し、選択された信号を信号Ｓ５５として出力するように構成される。具体的には、セレクタ５５は、信号Ｎ５１，Ｎ５３のうちの選択された信号を信号Ｐ５５として出力するとともに、その信号Ｐ５５の反転信号を信号Ｎ５５として出力するようになっている。
生成回路６１は、動作モードＭ２において、分配回路２１の出力信号（シリアル信号Ｓ１）、および分配回路２２の出力信号（シリアル信号Ｓ２）に基づいて、４つの信号を生成するように構成される。生成回路６１の入力端子Ａ１は分配回路２１に接続され、入力端子Ａ２は分配回路２２に接続される。フリップフロップ部７１は、クロック信号ＣＬＫに基づいて、生成回路６１から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７１を出力するように構成される。
生成回路６２は、動作モードＭ２において、分配回路２３の出力信号（シリアル信号Ｓ３）、および分配回路２１の出力信号（シリアル信号Ｓ１）に基づいて、４つの信号を生成するように構成される。生成回路６２の入力端子Ａ１は分配回路２３に接続され、入力端子Ａ２は分配回路２１に接続される。フリップフロップ部７２は、クロック信号ＣＬＫに基づいて、生成回路６２から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７２を出力するように構成される。
生成回路６３は、動作モードＭ２において、分配回路２２の出力信号（シリアル信号Ｓ２）、および分配回路２３の出力信号（シリアル信号Ｓ３）に基づいて、４つの信号を生成するように構成される。生成回路６３の入力端子Ａ１は分配回路２２に接続され、入力端子Ａ２は分配回路２３に接続される。フリップフロップ部７３は、クロック信号ＣＬＫに基づいて、生成回路６３から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７３を出力するように構成される。
生成回路６４は、動作モードＭ２において、分配回路２４の出力信号（シリアル信号Ｓ４）、および分配回路２５の出力信号（シリアル信号Ｓ５）に基づいて、４つの信号を生成するように構成される。生成回路６４の入力端子Ａ１は分配回路２４に接続され、入力端子Ａ２は分配回路２５に接続される。フリップフロップ部７４は、クロック信号ＣＬＫに基づいて、生成回路６４から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７４を出力するように構成される。
生成回路６５は、動作モードＭ２において、分配回路２６の出力信号（シリアル信号Ｓ６）、および分配回路２４の出力信号（シリアル信号Ｓ４）に基づいて、４つの信号を生成するように構成される。生成回路６５の入力端子Ａ１は分配回路２６に接続され、入力端子Ａ２は分配回路２４に接続される。フリップフロップ部７５は、クロック信号ＣＬＫに基づいて、生成回路６５から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７５を出力するように構成される。
生成回路６６は、動作モードＭ２において、分配回路２５の出力信号（シリアル信号Ｓ５）、および分配回路２６の出力信号（シリアル信号Ｓ６）に基づいて、４つの信号を生成するように構成される。生成回路６６の入力端子Ａ１は分配回路２５に接続され、入力端子Ａ２は分配回路２６に接続される。フリップフロップ部７６は、クロック信号ＣＬＫに基づいて、生成回路６６から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７６を出力するように構成される。
図５は、生成回路６１およびフリップフロップ部７１の一構成例を表すものである。なお生成回路６２～６６、およびフリップフロップ部７２～７６についても同様である。
生成回路６１は、否定論理積（ＮＡＮＤ）回路８５と、否定論理積回路８６と、インバータ８７と、否定論理積回路８８と、インバータ８９とを有している。否定論理積回路８５の第１の入力端子は生成回路６１の入力端子Ａ１に接続され、第２の入力端子は生成回路６１の入力端子Ａ２に接続され、出力端子は否定論理積回路８６の第２の入力端子および否定論理積回路８８の第１の入力端子に接続される。否定論理積回路８６の第１の入力端子は生成回路６１の入力端子Ａ１に接続され、第２の入力端子は否定論理積回路８５の出力端子に接続され、出力端子はインバータ８７の入力端子およびフリップフロップ部７１に接続される。インバータ８７の入力端子は否定論理積回路８６の出力端子に接続され、出力端子はフリップフロップ部７１に接続される。否定論理積回路８８の第１の入力端子は、否定論理積回路８５の出力端子に接続され、第２の入力端子は生成回路６１の入力端子Ａ２に接続され、出力端子はフリップフロップ部７１およびインバータ８９の入力端子に接続される。インバータ８９の入力端子は否定論理積回路８８の出力端子に接続され、出力端子はフリップフロップ部７１に接続される。
フリップフロップ部７１は、４つのフリップフロップ９１～９４を有している。フリップフロップ９１は、クロック信号ＣＬＫに基づいて、インバータ８７の出力信号をサンプリングし、サンプリングされた信号を出力するように構成される。フリップフロップ９２は、クロック信号ＣＬＫに基づいて、否定論理積回路８６の出力信号をサンプリングし、サンプリングされた信号を出力するように構成される。フリップフロップ９３は、クロック信号ＣＬＫに基づいて、否定論理積回路８８の出力信号をサンプリングし、サンプリングされた信号を出力するように構成される。フリップフロップ９４は、クロック信号ＣＬＫに基づいて、インバータ８９の出力信号をサンプリングし、サンプリングされた信号を出力するように構成される。フリップフロップ部７１は、フリップフロップ９１の出力信号を出力端子Ｔ１から出力し、フリップフロップ９２の出力信号を出力端子Ｔ２から出力し、フリップフロップ９３の出力信号を出力端子Ｔ３から出力し、フリップフロップ９４の出力信号を出力端子Ｔ４から出力するようになっている。
図６は、生成回路６１およびフリップフロップ部７１の一動作例を表すものである。信号ＳＡ１，ＳＡ２は、生成回路６１の入力端子Ａ１，Ａ２における入力信号である。信号ＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４は、フリップフロップ部７１の出力端子Ｔ１，Ｔ２，Ｔ３，Ｔ４における出力信号である。信号ＳＡ１，ＳＡ２が“０，０”または“１，１”である場合に、信号ＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４が“０，１，１，０”になる。また、信号ＳＡ１，ＳＡ２が“０，１”である場合に、信号ＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４が“０，１，０，１”になる。また、信号ＳＡ１，ＳＡ２が“１，０”である場合に、信号ＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４が“１，０，１，０”になる。
出力部ＤＲＶ１（図３）は、フリップフロップ部７１から出力された信号Ｓ７１、およびセレクタ３４から出力された信号Ｓ３４に基づいて、出力端子Ｔout1の電圧を設定するように構成される。出力部ＤＲＶ２は、フリップフロップ部７２から出力された信号Ｓ７２、およびセレクタ３５から出力された信号Ｓ３５に基づいて、出力端子Ｔout2の電圧を設定するように構成される。出力部ＤＲＶ３は、フリップフロップ部７３から出力された信号Ｓ７３、およびセレクタ４４から出力された信号Ｓ４４に基づいて、出力端子Ｔout3の電圧を設定するように構成される。出力部ＤＲＶ４は、フリップフロップ部７４から出力された信号Ｓ７４、およびセレクタ４５から出力された信号Ｓ４５に基づいて、出力端子Ｔout4の電圧を設定するように構成される。出力部ＤＲＶ５は、フリップフロップ部７５から出力された信号Ｓ７５、およびセレクタ５４から出力された信号Ｓ５４に基づいて、出力端子Ｔout5の電圧を設定するように構成される。出力部ＤＲＶ６は、フリップフロップ部７６から出力された信号Ｓ７６、およびセレクタ５５から出力された信号Ｓ５５に基づいて、出力端子Ｔout6の電圧を設定するように構成される。
図５に示したように、出力部ＤＲＶ１は、セレクタ１０１～１０４と、トランジスタ１１１，１１４，１１５，１１８と、抵抗素子１１２，１１３，１１６，１１７とを有している。トランジスタ１１１，１１４，１１５，１１８は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。
セレクタ１０１は、制御信号ＭＳＷに基づいて、フリップフロップ９１の出力信号および信号Ｐ３４のうちの一方を選択し、選択された信号を出力するように構成される。具体的には、セレクタ１０１は、制御信号ＭＳＷが高レベル（“１”）である場合に、フリップフロップ９１の出力信号を選択し、制御信号ＭＳＷが低レベル（“０”）である場合に、信号Ｐ３４を選択するようになっている。同様に、セレクタ１０２は、制御信号ＭＳＷに基づいて、フリップフロップ９２の出力信号および信号Ｎ３４のうちの一方を選択し、選択された信号を出力するように構成される。セレクタ１０３は、制御信号ＭＳＷに基づいて、フリップフロップ９３の出力信号および信号Ｐ３４のうちの一方を選択し、選択された信号を出力するように構成される。セレクタ１０４は、制御信号ＭＳＷに基づいて、フリップフロップ９４の出力信号および信号Ｎ３４のうちの一方を選択し、選択された信号を出力するように構成される。
トランジスタ１１１のゲートにはセレクタ１０１の出力信号が供給され、ドレインには電圧Ｖ１が供給され、ソースは抵抗素子１１２の一端に接続される。抵抗素子１１２の一端はトランジスタ１１１のソースに接続され、他端は抵抗素子１１３の一端および出力端子Ｔout1に接続される。抵抗素子１１３の一端は、抵抗素子１１２の他端および出力端子Ｔout1に接続され、他端はトランジスタ１１４のドレインに接続される。トランジスタ１１４のゲートにはセレクタ１０２の出力信号が供給され、ドレインは抵抗素子１１３の他端に接続され、ソースは接地される。トランジスタ１１１のオン抵抗の抵抗値および抵抗素子１１２の抵抗値の合計値は、約１００Ωに設定される。同様に、トランジスタ１１４のオン抵抗の抵抗値および抵抗素子１１３の抵抗値の合計値は、約１００Ωに設定される。
トランジスタ１１５のゲートにはセレクタ１０３の出力信号が供給され、ドレインには電圧Ｖ１が供給され、ソースは抵抗素子１１６の一端に接続される。抵抗素子１１６の一端はトランジスタ１１５のソースに接続され、他端は抵抗素子１１７の一端および出力端子Ｔout1に接続される。抵抗素子１１７の一端は、抵抗素子１１６の他端および出力端子Ｔout1に接続され、他端はトランジスタ１１８のドレインに接続される。トランジスタ１１８のゲートにはセレクタ１０４の出力信号が供給され、ドレインは抵抗素子１１７の他端に接続され、ソースは接地される。トランジスタ１１５のオン抵抗の抵抗値および抵抗素子１１６の抵抗値の合計値は、約１００Ωに設定される。同様に、トランジスタ１１８のオン抵抗の抵抗値および抵抗素子１１７の抵抗値の合計値は、約１００Ωに設定される。
以上、出力部ＤＲＶ１を例に挙げて説明したが、出力部ＤＲＶ２～ＤＲＶ６についても同様である。
動作モードＭ１（差動モード）では、制御信号ＭＳＷは低レベル（“０”）に設定される。これにより、図３において、分配回路２１は、シリアル信号Ｓ１をフリップフロップ３１に供給し、分配回路２２は、シリアル信号Ｓ２をフリップフロップ３２に供給し、分配回路２３は、シリアル信号Ｓ３をフリップフロップ４１に供給し、分配回路２４は、シリアル信号Ｓ４をフリップフロップ４２に供給し、分配回路２５は、シリアル信号Ｓ５をフリップフロップ５１に供給し、分配回路２６は、シリアル信号Ｓ６をフリップフロップ５２に供給する。その結果、セレクタ３４が信号Ｓ３４（信号Ｐ３４，Ｎ３４）を出力し、セレクタ３５が信号Ｓ３５（信号Ｐ３５，Ｎ３５）を出力し、セレクタ４４が信号Ｓ４４（信号Ｐ４４，Ｎ４４）を出力し、セレクタ４５が信号Ｓ４５（信号Ｐ４５，Ｎ４５）を出力し、セレクタ５４が信号Ｓ５４（信号Ｐ５４，Ｎ５４）を出力し、セレクタ５５が信号Ｓ５５（信号Ｐ５５，Ｎ５５）を出力する。制御信号ＭＳＷは低レベル（“０”）であるので、例えば出力部ＤＲＶ１（図５）では、セレクタ１０１，１０３は、セレクタ３４から出力された信号Ｐ３４を選択し、セレクタ１０２，１０４は、セレクタ３４から出力された信号Ｎ３４を選択する。信号Ｐ３４が高レベルであり、信号Ｎ３４が低レベルである場合には、トランジスタ１１１，１１５がオン状態になり、トランジスタ１１４，１１８がオフ状態になる。これにより、出力端子Ｔout1の電圧は高レベル電圧ＶＨに設定され、出力部ＤＲＶ１の出力インピーダンスは約５０Ωになる。また、信号Ｐ３４が低レベルであり、信号Ｎ３４が高レベルである場合には、トランジスタ１１４，１１８がオン状態になり、トランジスタ１１１，１１５がオフ状態になる。これにより、出力端子Ｔout1の電圧は低レベル電圧ＶＬに設定され、出力部ＤＲＶ１の出力インピーダンスは約５０Ωになる。出力部ＤＲＶ２～ＤＲＶ６についても同様である。
また、動作モードＭ２（３相モード）では、制御信号ＭＳＷは高レベル（“１”）に設定される。これにより、図３において、分配回路２１は、シリアル信号Ｓ１を生成回路６１，６２に供給し、分配回路２２は、シリアル信号Ｓ２を生成回路６１，６３に供給し、分配回路２３は、シリアル信号Ｓ３を生成回路６２，６３に供給し、分配回路２４は、シリアル信号Ｓ４を生成回路６４，６５に供給し、分配回路２５は、シリアル信号Ｓ５を生成回路６４，６６に供給し、分配回路２６は、シリアル信号Ｓ６を生成回路６５，６６に供給する。その結果、フリップフロップ部７１～７６が、信号Ｓ７１～Ｓ７６をそれぞれ出力する。制御信号ＭＳＷは低レベル（“０”）であるので、例えば出力部ＤＲＶ１（図５）では、セレクタ１０１～１０４は、フリップフロップ部７１から出力された信号Ｓ７１を選択する。図６に示したように、信号Ｓ７１に含まれる４つの信号ＳＴ１～ＳＴ４が“１，０，１，０”である場合には、トランジスタ１１１，１１５がオン状態になり、トランジスタ１１４，１１８がオフ状態になる。これにより、出力端子Ｔout1の電圧は高レベル電圧ＶＨに設定され、出力部ＤＲＶ１の出力インピーダンスは約５０Ωになる。信号ＳＴ１～ＳＴ４が“０，１，０，１”である場合には、トランジスタ１１４，１１８がオン状態になり、トランジスタ１１１，１１５がオフ状態になる。これにより、出力端子Ｔout1の電圧は低レベル電圧ＶＬに設定され、出力部ＤＲＶ１の出力インピーダンスは約５０Ωになる。また、信号ＳＴ１～ＳＴ４が“０，１，１，０”である場合には、トランジスタ１１４，１１５がオン状態になり、トランジスタ１１１，１１８がオフ状態になる。これにより、出力端子Ｔout1の電圧は中レベル電圧ＶＭに設定され、出力部ＤＲＶ１の出力インピーダンスは約５０Ωになる。出力部ＤＲＶ２～ＤＲＶ６についても同様である。
図７は、動作モードＭ２（３相モード）における、シリアル信号Ｓ１～Ｓ３に基づく動作の一例を表すものである。シリアル信号Ｓ４～Ｓ６についても同様である。シリアル信号Ｓ１，Ｓ２，Ｓ３が“１，０，０”である場合を例に、詳細に説明する。
図３に示したように、生成回路６１の入力端子Ａ１にシリアル信号Ｓ１が入力され、入力端子Ａ２にシリアル信号Ｓ２が入力されるので、生成回路６１における信号ＳＡ１，ＳＡ２は“１，０”になる。この場合には、図６に示したように、信号ＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４が“１，０，１，０”になるので、図７に示したように、信号ＳＩＧ１の電圧は高レベル電圧ＶＨになる。
また、図３に示したように、生成回路６２の入力端子Ａ１にシリアル信号Ｓ３が入力され、入力端子Ａ２にシリアル信号Ｓ１が入力されるので、生成回路６２における信号ＳＡ１，ＳＡ２は“０，１”になる。この場合には、図６に示したように、信号ＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４が“０，１，０，１”になるので、図７に示したように、信号ＳＩＧ２の電圧は低レベル電圧ＶＬになる。
また、図３に示したように、生成回路６３の入力端子Ａ１にシリアル信号Ｓ２が入力され、入力端子Ａ２にシリアル信号Ｓ３が入力されるので、生成回路６３における信号ＳＡ１，ＳＡ２は“０，０”になる。この場合には、図６に示したように、信号ＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４が“０，１，１，０”になるので、図７に示したように、信号ＳＩＧ３の電圧は中レベル電圧ＶＭになる。
このように、シリアル信号Ｓ１，Ｓ２，Ｓ３が“１，０，０”である場合には、信号ＳＩＧ１の電圧は高レベル電圧ＶＨになり、信号ＳＩＧ２の電圧は低レベル電圧ＶＬになり、信号ＳＩＧ３の電圧は中レベル電圧ＶＭになる。よって、送信部２０は、図２，７に示したように、シンボル“＋ｘ”を送信する。
同様に、送信部２０は、シリアル信号Ｓ１，Ｓ２，Ｓ３が“０，１，１”である場合にシンボル“－ｘ”を送信し、シリアル信号Ｓ１，Ｓ２，Ｓ３が“０，０，１”である場合にシンボル“＋ｙ”を送信し、シリアル信号Ｓ１，Ｓ２，Ｓ３が“１，１，０”である場合にシンボル“－ｙ”を送信し、シリアル信号Ｓ１，Ｓ２，Ｓ３が“０，１，０”である場合にシンボル“＋ｚ”を送信し、シリアル信号Ｓ１，Ｓ２，Ｓ３が“１，０，１”である場合にシンボル“－ｚ”を送信するようになっている。
制御部２９（図３）は、モード制御信号ＭＳＥＬに基づいて、２つの動作モードＭ１，Ｍ２のうちの１つを選択し、送信部２０がその選択された動作モードで動作するように、送信部２０を制御するように構成される。モード制御信号ＭＳＥＬは、例えば送信装置１の外部から供給される。制御部２９は、このモード制御信号ＭＳＥＬに基づいて、これらの２つの動作モードＭ１，Ｍ２のうちの１つを選択する。制御部２９は、選択された動作モードに応じて、クロック信号ＣＬＫ、制御信号ＭＳＷ，ＳＥＬを生成する。制御部２９は、動作モードＭが動作モードＭ１である場合には、制御信号ＭＳＷを低レベル（“０”）にし、動作モードＭが動作モードＭ２である場合には、制御信号ＭＳＷを高レベル（“１”）にする。また、制御部２９は、選択された動作モードに応じて、出力部ＤＲＶ１～ＤＲＶ６において用いられる電圧Ｖ１を生成する。動作モードＭ１における電圧Ｖ１および動作モードＭ２における電圧Ｖ１は、同じでもよいし、互いに異なっていてもよい。
（通信システムについて）
図８は、送信装置１が動作モードＭ１（差動モード）で動作する場合における通信システム４の一構成例を表すものである。通信システム４は、送信装置１と、受信装置２１０とを備えている。受信装置２１０は、入力部２１１～２１３を有している。動作モードＭ１では、出力部ＤＲＶ１，ＤＲＶ２が信号ＳＩＧ１，ＳＩＧ２を差動信号として送信し、入力部２１１がこれらの信号ＳＩＧ１，ＳＩＧ２を受信する。同様に、出力部ＤＲＶ３，ＤＲＶ４が信号ＳＩＧ３，ＳＩＧ４を差動信号として送信し、入力部２１２がこれらの信号ＳＩＧ３，ＳＩＧ４を受信する。出力部ＤＲＶ５，ＤＲＶ６が信号ＳＩＧ５，ＳＩＧ６を差動信号として送信し、入力部２１３がこれらの信号ＳＩＧ５，ＳＩＧ６を受信するようになっている。なお、この例では、１つの受信装置２１０に３つの入力部２１１～２１３を設け、その受信装置２１０に対してデータを送信したが、これに限定されるものではなく、これに代えて、例えば、３つの受信装置にそれぞれ入力部を１つずつ設け、これらの３つの受信装置に対してデータを送信してもよい。
図９は、入力部２１１の一構成例を表すものである。なお、以下では入力部２１１を例に説明するが、入力部２１２，２１３についても同様である。入力部２１１は、抵抗素子２１６と、アンプ２１７とを有している。抵抗素子２１６は、通信システム４の終端抵抗として機能するものであり、抵抗値は、この例では、１００［Ω］程度である。抵抗素子２１６の一端は入力端子Ｔin11に接続され、他端は入力端子Ｔin12に接続される。アンプ２１７は、正入力端子における信号と負入力端子における信号の差分に応じて“１”または“０”を出力するように構成される。アンプ２１７の正入力端子は、抵抗素子２１６の一端および入力端子Ｔin11に接続され、負入力端子は、抵抗素子２１６の他端および入力端子Ｔin12に接続される。
この構成により、通信システム４では、差動信号によりデータを送受信することができるようになっている。
図１０は、送信装置１が動作モードＭ２（３相モード）で動作する通信システム５の一構成例を表すものである。通信システム５は、送信装置１と、受信装置２２０とを備えている。受信装置２２０は、入力部２２１，２２２を有している。このモードでは、出力部ＤＲＶ１～ＤＲＶ３が信号ＳＩＧ１～ＳＩＧ３を３相信号として送信し、入力部２２１がこれらの信号ＳＩＧ１～ＳＩＧ３を受信する。同様に、出力部ＤＲＶ４～ＤＲＶ６が信号ＳＩＧ４～ＳＩＧ６を３相信号として送信し、入力部２２２がこれらの信号ＳＩＧ４～ＳＩＧ６を受信するようになっている。
図１１は、入力部２２１の一構成例を表すものである。なお、以下では入力部２２１を例に説明するが、入力部２２２についても同様である。入力部２２１は、抵抗素子２２４～２２６と、アンプ２２７～２２９とを有している。抵抗素子２２４～２２６は、通信システム５の終端抵抗として機能するものであり、抵抗値は、この例では、５０［Ω］程度である。抵抗素子２２４の一端は入力端子Ｔin21に接続され、他端は抵抗素子２２５，２２６の他端に接続される。抵抗素子２２５の一端は入力端子Ｔin22に接続され、他端は抵抗素子２２４，２２６の他端に接続される。抵抗素子２２６の一端は入力端子Ｔin23に接続され、他端は抵抗素子２２４，２２６の他端に接続される。アンプ２２７の正入力端子は、アンプ２２９の負入力端子、抵抗素子２２６の一端、および入力端子Ｔin21に接続され、負入力端子は、アンプ２２８の正入力端子、抵抗素子２２５の一端、および入力端子Ｔin22に接続される。アンプ２２８の正入力端子は、アンプ２２７の負入力端子、抵抗素子２２５の一端、および入力端子Ｔin22に接続され、負入力端子は、アンプ２２９の正入力端子、抵抗素子２２６の一端、および入力端子Ｔin23に接続される。アンプ２２９の正入力端子は、アンプ２２８の負入力端子、抵抗素子２２６の一端、および入力端子Ｔin23に接続され、負入力端子は、アンプ２２７の正入力端子、抵抗素子２２４の一端、および入力端子Ｔin21に接続される。
図１２は、入力部２２１の一動作例を表すものである。この例では、入力部２２１は、シンボル“＋ｘ”を受信している。すなわち、信号ＳＩＧ１の電圧は高レベル電圧ＶＨであり、信号ＳＩＧ２の電圧は低レベル電圧ＶＬであり、信号ＳＩＧ３の電圧は中レベル電圧ＶＭである。この場合には、入力端子Ｔin21、抵抗素子２２４、抵抗素子２２５、入力端子Ｔin22の順に電流Ｉinが流れる。そして、アンプ２２７の正入力端子には高レベル電圧ＶＨが供給されるとともに負入力端子には低レベル電圧ＶＬが供給され、アンプ２２７は“１”を出力する。また、アンプ２２８の正入力端子には低レベル電圧ＶＬが供給されるとともに負入力端子には中レベル電圧ＶＭが供給され、アンプ２２８は“０”を出力する。また、アンプ２２９の正入力端子には中レベル電圧ＶＭが供給されるとともに負入力端子には高レベル電圧ＶＨが供給され、アンプ２２７は“０”を出力する。このようにして、アンプ２２７，２２８，２２９の出力信号は“１，０，０”になる。
図１３は、入力部２２１の一動作例を表すものである。上述したように、入力部２２１がシンボル“＋ｘ”を受信する場合には、アンプ２２７，２２８，２２９の出力信号は“１，０，０”になる。同様に、入力部２２１がシンボル“－ｘ”を受信する場合には、アンプ２２７，２２８，２２９の出力信号は“１，１，１”になり、入力部２２１がシンボル“＋ｙ”を受信する場合には、アンプ２２７，２２８，２２９の出力信号は“０，１，０”になり、入力部２２１がシンボル“－ｙ”を受信する場合には、アンプ２２７，２２８，２２９の出力信号は“１，０，１”になり、入力部２２１がシンボル“＋ｚ”を受信する場合には、アンプ２２７，２２８，２２９の出力信号は“０，０，１”になり、入力部２２１がシンボル“－ｚ”を受信する場合には、アンプ２２７，２２８，２２９の出力信号は“１，１，０”になる。図７，１３に示したように、アンプ２２７の出力信号は、送信部２０におけるシリアル信号Ｓ１に対応し、アンプ２２８の出力信号は、送信部２０におけるシリアル信号Ｓ３に対応し、アンプ２２９の出力信号は、送信部２０におけるシリアル信号Ｓ２に対応する。
この構成により、通信システム５では、３相信号によりデータを送受信することができるようになっている。
（送信部２０のレイアウトについて）
図１４は、送信部２０におけるシリアル信号Ｓ１～Ｓ３に係る各ブロックの、半導体基板における回路配置の一例を表すものである。この図１４には、パッドＰＡＤ１～ＰＡＤ３およびＥＳＤ（Electro-Static Discharge）保護回路ＥＳＤ１～ＥＳＤ３も併せて示している。パッドＰＡＤ１～ＰＡＤ３は、出力端子Ｔout1～Ｔout3に対応するものであり、ＥＳＤ保護回路ＥＳＤ１～ＥＳＤ３は、これらのパッドＰＡＤ１～ＰＡＤ３の近くにそれぞれ配置されている。この例では、図１４における一番上の段に、シリアライザＳＥＲ１、分配回路２１、回路２４１、出力部ＤＲＶ１、ＥＳＤ保護回路ＥＳＤ１、およびパッドＰＡＤ１が配置され、その下の段に、シリアライザＳＥＲ２、分配回路２２、回路２４２、出力部ＤＲＶ２、ＥＳＤ保護回路ＥＳＤ２、およびパッドＰＡＤ２が配置され、その下の段に、シリアライザＳＥＲ３、分配回路２３、回路２４３、出力部ＤＲＶ３、ＥＳＤ保護回路ＥＳＤ３、およびパッドＰＡＤ３が配置される。回路２４１は、生成回路６１、フリップフロップ部７１、フリップフロップ３１、およびセレクタ３４を含む。同様に、回路２４２は、生成回路６２、フリップフロップ部７２、フリップフロップ３２、ラッチ３３、およびセレクタ３５を含む。回路２４３は、生成回路６３、フリップフロップ部７３、フリップフロップ４１、およびセレクタ４４を含む。
分配回路２１～２３と、回路２４１～２４３との間には、配線領域２４０が設けられている。この配線領域２４０には、分配回路２１～２３から回路２４１～２４３へ信号を伝える複数の配線が配置される。図１４において、矢印は、配線領域２４０における信号の流れを示している。具体的には、配線領域２４０では、分配回路２１から回路２４１，２４２に信号が伝達され、分配回路２２から回路２４１，２４３に信号が伝達され、分配回路２３から回路２４２，２４３に信号が伝達されるようになっている。
ここで、シリアライザＳＥＲ１は、本開示における「第１のシリアライザ」の一具体例に対応する。シリアライザＳＥＲ２は、本開示における「第２のシリアライザ」の一具体例に対応する。シリアライザＳＥＲ３は、本開示における「第３のシリアライザ」の一具体例に対応する。シリアル信号Ｓ１は、本開示における「第１のシリアル信号」の一具体例に対応する。シリアル信号Ｓ２は、本開示における「第２のシリアル信号」の一具体例に対応する。シリアル信号Ｓ３は、本開示における「第３のシリアル信号」の一具体例に対応する。生成回路６１は、本開示における「第１の出力制御回路」の一具体例に対応する。生成回路６２は、本開示における「第２の出力制御回路」の一具体例に対応する。生成回路６３は、本開示における「第３の出力制御回路」の一具体例に対応する。セレクタ３４は、本開示における「第４の出力制御回路」の一具体例に対応する。セレクタ３５は、本開示における「第５の出力制御回路」の一具体例に対応する。出力部ＤＲＶ１は、本開示における「第１の出力部」の一具体例に対応する。出力部ＤＲＶ２は、本開示における「第２の出力部」の一具体例に対応する。出力部ＤＲＶ３は、本開示における「第３の出力部」の一具体例に対応する。トランジスタ１１１は、本開示における「第１のスイッチ」の一具体例に対応する。トランジスタ１１４は、本開示における「第２のスイッチ」の一具体例に対応する。トランジスタ１１５は、本開示における「第３のスイッチ」の一具体例に対応する。トランジスタ１１８は、本開示における「第４のスイッチ」の一具体例に対応する。動作モードＭ２は、本開示における「第１の動作モード」の一具体例に対応する。動作モードＭ１は、本開示における「第２の動作モード」の一具体例に対応する。処理部１０は、本開示における「処理部」の一具体例に対応する。処理回路１１は、本開示における「第１の処理回路」の一具体例に対応する。入れ替え回路１２は、本開示における「第２の処理回路」の一具体例に対応する。パラレル信号ＤＡＴＡ１は、本開示における「第１の送信パラレル信号」の一具体例に対応する。パラレル信号ＤＡＴＡ２は、本開示における「第２の送信パラレル信号」の一具体例に対応する。パラレル信号ＤＡＴＡ３は、本開示における「第３の送信パラレル信号」の一具体例に対応する。パラレル信号ＤＴ１は、本開示における「第１のパラレル信号」の一具体例に対応する。パラレル信号ＤＴ２は、本開示における「第２のパラレル信号」の一具体例に対応する。パラレル信号ＤＴ３は、本開示における「第３のパラレル信号」の一具体例に対応する。
［動作および作用］
続いて、本実施の形態の送信装置１の動作および作用について説明する。
（全体動作概要）
まず、図１を参照して、送信装置１の全体動作概要を説明する。
処理部１０は、所定の処理を行うことにより、６組のパラレル信号ＤＡＴＡ１～ＤＡＴＡ６を生成する。具体的には、処理部１０の処理回路１１は、所定の処理を行うことにより、６組のパラレル信号ＤＴ１～ＤＴ６を生成する。入れ替え回路１２は、モード制御信号ＭＳＥＬに基づいて、パラレル信号ＤＴ２およびパラレル信号ＤＴ３を互いに入れ替える。入れ替え回路１３は、入れ替え回路１２と同様に、モード制御信号ＭＳＥＬに基づいて、パラレル信号ＤＴ５およびパラレル信号ＤＴ６を互いに入れ替える。これにより、処理部１０は、動作モードＭが動作モードＭ１（差動モード）である場合には、パラレル信号ＤＴ１，ＤＴ２，ＤＴ３，ＤＴ４，ＤＴ５，ＤＴ６を、パラレル信号ＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ３，ＤＡＴＡ４，ＤＡＴＡ５，ＤＡＴＡ６としてそれぞれ出力する。また、処理部１０は、動作モードＭが動作モードＭ２（３相モード）である場合には、パラレル信号ＤＴ１，ＤＴ３，ＤＴ２，ＤＴ４，ＤＴ６，ＤＴ５を、パラレル信号ＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ３，ＤＡＴＡ４，ＤＡＴＡ５，ＤＡＴＡ６としてそれぞれ出力する。
送信部２０は、パラレル信号ＤＡＴＡ１～ＤＡＴＡ６およびモード制御信号ＭＳＥＬに基づいて信号ＳＩＧ１～ＳＩＧ６を生成し、これらの信号ＳＩＧ１～ＳＩＧ６を出力端子Ｔout1～Ｔout6からそれぞれ出力する。動作モードＭが動作モードＭ１（差動モード）である場合には、送信部２０は、信号ＳＩＧ１，ＳＩＧ２を差動信号として送信し、信号ＳＩＧ３，ＳＩＧ４を差動信号として送信し、信号ＳＩＧ５，ＳＩＧ６を差動信号として送信する。また、動作モードＭが動作モードＭ２（３相モード）である場合には、送信部２０は、信号ＳＩＧ１～ＳＩＧ３を３相信号として送信し、信号ＳＩＧ４～ＳＩＧ６を３相信号として送信する。
（詳細動作）
次に、動作モードＭ１，Ｍ２における送信部２０の動作について詳細に説明する。
（動作モードＭ１）
図１５Ａ，１５Ｂは、動作モードＭ１における送信部２０の一動作例を表すものであり、図１５Ａはある動作状態を示し、図１５Ｂは他の動作状態を示す。動作モードＭ１では、送信部２０は、受信装置に対して差動信号によりデータを送信する。
動作モードＭ１では、制御部２９は、クロック信号ＣＬＫと、低レベル（“０”）の制御信号ＭＳＷと、高レベルと低レベルとの間で交互に変化する制御信号ＳＥＬを生成する。
シリアライザＳＥＲ１～ＳＥＲ６は、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ１～ＤＡＴＡ６をシリアライズすることによりシリアル信号Ｓ１～Ｓ６をそれぞれ生成する。
制御信号ＭＳＷが低レベル（“０”）であるので、分配回路２１はシリアル信号Ｓ１をフリップフロップ３１に供給し、分配回路２２はシリアル信号Ｓ２をフリップフロップ３２に供給し、分配回路２３はシリアル信号Ｓ３をフリップフロップ４１に供給し、分配回路２４はシリアル信号Ｓ４をフリップフロップ４２に供給し、分配回路２５はシリアル信号Ｓ５をフリップフロップ５１に供給し、分配回路２６はシリアル信号Ｓ６をフリップフロップ５２に供給する。
フリップフロップ３１は、クロック信号ＣＬＫに基づいて、分配回路２１の出力信号（シリアル信号Ｓ１）をサンプリングし、サンプリングされた信号を信号Ｐ３１として出力するとともに、その信号Ｐ３１の反転信号を信号Ｎ３１として出力する。
フリップフロップ３２は、クロック信号ＣＬＫに基づいて、分配回路２２の出力信号（シリアル信号Ｓ２）をサンプリングし、サンプリングされた信号を出力する。ラッチ３３は、クロック信号ＣＬＫに基づいて、フリップフロップ３２の出力信号をラッチし、ラッチされた信号を信号Ｐ３３として出力するとともに、その信号Ｐ３３の反転信号を信号Ｎ３３として出力する。
セレクタ３４は、高レベルと低レベルとの間で交互に変化する制御信号ＳＥＬに基づいて、信号Ｐ３１と信号Ｐ３３を交互に選択することにより信号Ｓ３４を生成し、セレクタ３５は、制御信号ＳＥＬに基づいて、信号Ｎ３１と信号Ｎ３３を交互に選択することにより信号Ｓ３５を生成する。セレクタ３４が信号Ｐ３１を選択しているときはセレクタ３５が信号Ｎ３１を選択し（図１５Ａ）、セレクタ３４が信号Ｐ３３を選択しているときはセレクタ３５が信号Ｎ３３を選択する（図１５Ｂ）。
図１６は、セレクタ３４，３５の一動作例を示すタイミング波形図を表すものであり、（Ａ）は信号Ｐ３１または信号Ｎ３１の波形を示し、（Ｂ）は信号Ｐ３３または信号Ｎ３３の波形を示し、（Ｃ）は信号Ｓ３４または信号Ｓ３５の波形を示す。この例では、シリアライザＳＥＲ１は、クロック信号ＣＬＫに同期して、データＤ０，Ｄ２，Ｄ４，…をこの順にシリアル信号Ｓ１として出力し、シリアライザＳＥＲ２は、クロック信号ＣＬＫに同期して、データＤ１，Ｄ３，Ｄ５，…をこの順にシリアル信号Ｓ２として出力する。フリップフロップ３１は、クロック信号ＣＬＫに同期して、シリアル信号Ｓ１をサンプリングすることにより、信号Ｐ３１，Ｎ３１を生成する（図１６（Ａ））。また、フリップフロップ３２およびラッチ３３は、クロック信号ＣＬＫに同期して、シリアル信号Ｓ２をサンプリングすることにより、信号Ｐ３３，Ｎ３３を生成する（図１６（Ｂ））。ラッチ３３により、信号Ｐ３３，Ｎ３３の遷移タイミングは、信号Ｐ３１，Ｎ３１の遷移タイミングとずれたタイミングになる。信号Ｐ３１，Ｎ３１におけるデータが安定している期間Ｐ１において（図１６（Ａ））、セレクタ３４は信号Ｐ３１を選択することにより信号Ｓ３４を生成するとともに、セレクタ３５は信号Ｎ３１を選択することにより信号Ｓ３５を生成する（図１６（Ｃ））。また、信号Ｐ３３，Ｎ３３におけるデータが安定している期間Ｐ２において（図１６（Ｂ））、セレクタ３４は信号Ｐ３３を選択することにより信号Ｓ３４を生成するとともに、セレクタ３５は信号Ｎ３３を選択することにより信号Ｓ３５を生成する（図１６（Ｃ））。このような動作の結果、信号Ｓ３４，Ｓ３５には、データＤ０，Ｄ１，Ｄ２，…がこの順に並ぶ。すなわち、動作モードＭ１では、セレクタ３４，３５のそれぞれは、２：１のシリアライザとして動作する。
ここで、信号Ｎ３１は信号Ｐ３１の反転信号であり、信号Ｎ３３は信号Ｐ３３の反転信号であるため、信号Ｓ３５は、信号Ｓ３４の反転信号である。具体的には、信号Ｓ３５の信号Ｐ３５は、信号Ｓ３４の信号Ｐ３４の反転信号であり、信号Ｓ３５の信号Ｎ３５は、信号Ｓ３４の信号Ｎ３４の反転信号である。
制御信号ＭＳＷが低レベル（“０”）であるので、出力部ＤＲＶ１は信号Ｓ３４に基づいて信号ＳＩＧ１を生成する。具体的には、出力部ＤＲＶ１は、信号Ｓ３４に含まれる信号Ｐ３４が高レベルであり、信号Ｎ３４が低レベルである場合には、信号ＳＩＧ１の電圧を高レベル電圧ＶＨにし、信号Ｓ３４に含まれる信号Ｐ３４が低レベルであり、信号Ｎ３４が高レベルである場合には、信号ＳＩＧ１の電圧を低レベル電圧ＶＬにする。同様に、出力部ＤＲＶ２は信号Ｓ３５に基づいて信号ＳＩＧ２を生成する。このようにして、送信部２０は、信号ＳＩＧ１，ＳＩＧ２を差動信号として送信する。
同様に、フリップフロップ４１は、クロック信号ＣＬＫに基づいて、分配回路２３の出力信号（シリアル信号Ｓ３）をサンプリングし、サンプリングされた信号を信号Ｐ４１として出力するとともに、その信号Ｐ４１の反転信号を信号Ｎ４１として出力する。
フリップフロップ４２は、クロック信号ＣＬＫに基づいて、分配回路２４の出力信号（シリアル信号Ｓ４）をサンプリングし、サンプリングされた信号を出力する。ラッチ４３は、クロック信号ＣＬＫに基づいて、フリップフロップ４２の出力信号をラッチし、ラッチされた信号を信号Ｐ４３として出力するとともに、その信号Ｐ４３の反転信号を信号Ｎ４３として出力する。
セレクタ４４は、制御信号ＳＥＬに基づいて、信号Ｐ４１と信号Ｐ４３を交互に選択することにより信号Ｓ４４を生成し、セレクタ４５は、制御信号ＳＥＬに基づいて、信号Ｎ４１と信号Ｎ４３を交互に選択することにより信号Ｓ４５を生成する。セレクタ４４が信号Ｐ４１を選択しているときはセレクタ４５が信号Ｎ４１を選択し、セレクタ４４が信号Ｐ４３を選択しているときはセレクタ４５が信号Ｎ４３を選択する。
そして、出力部ＤＲＶ３は信号Ｓ４４に基づいて信号ＳＩＧ３を生成し、出力部ＤＲＶ４は信号Ｓ４５に基づいて信号ＳＩＧ４を生成する。このようにして、送信部２０は、信号ＳＩＧ３，ＳＩＧ４を差動信号として送信する。
同様に、フリップフロップ５１は、クロック信号ＣＬＫに基づいて、分配回路２５の出力信号（シリアル信号Ｓ５）をサンプリングし、サンプリングされた信号を信号Ｐ５１として出力するとともに、その信号Ｐ５１の反転信号を信号Ｎ５１として出力する。
フリップフロップ５２は、クロック信号ＣＬＫに基づいて、分配回路２６の出力信号（シリアル信号Ｓ６）をサンプリングし、サンプリングされた信号を出力する。ラッチ５３は、クロック信号ＣＬＫに基づいて、フリップフロップ５２の出力信号をラッチし、ラッチされた信号を信号Ｐ５３として出力するとともに、その信号Ｐ５３の反転信号を信号Ｎ５３として出力する。
セレクタ５４は、制御信号ＳＥＬに基づいて、信号Ｐ５１と信号Ｐ５３を交互に選択することにより信号Ｓ５４を生成し、セレクタ５５は、制御信号ＳＥＬに基づいて、信号Ｎ５１と信号Ｎ５３を交互に選択することにより信号Ｓ５５を生成する。セレクタ５４が信号Ｐ５１を選択しているときはセレクタ５５が信号Ｎ５１を選択し、セレクタ５４が信号Ｐ５３を選択しているときはセレクタ５５が信号Ｎ５３を選択する。
そして、出力部ＤＲＶ５は信号Ｓ５４に基づいて信号ＳＩＧ５を生成し、出力部ＤＲＶ６は信号Ｓ５５に基づいて信号ＳＩＧ６を生成する。このようにして、送信部２０は、信号ＳＩＧ５，ＳＩＧ６を差動信号として送信する。
このように、動作モードＭ１では、送信装置１は、受信装置に対して差動信号によりデータを送信する。
（動作モードＭ２）
図１７は、動作モードＭ２における送信部２０の一動作例を表すものである。動作モードＭ１では、送信部２０は、受信装置に対して差動信号によりデータを送信する。
動作モードＭ２では、制御部２９は、クロック信号ＣＬＫと、高レベル（“０”）の制御信号ＭＳＷとを生成する。
シリアライザＳＥＲ１～ＳＥＲ６は、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ１～ＤＡＴＡ６をシリアライズすることによりシリアル信号Ｓ１～Ｓ６をそれぞれ生成する。
制御信号ＭＳＷが高レベル（“１”）であるので、分配回路２１はシリアル信号Ｓ１を生成回路６１，６２に供給し、分配回路２２はシリアル信号Ｓ２を生成回路６１，６３に供給し、分配回路２３はシリアル信号Ｓ３を生成回路６２，６３に供給し、分配回路２４はシリアル信号Ｓ４を生成回路６４，６５に供給し、分配回路２５はシリアル信号Ｓ５を生成回路６４，６６に供給し、分配回路２６はシリアル信号Ｓ６を生成回路６５，６６に供給する。
生成回路６１は、分配回路２１の出力信号（シリアル信号Ｓ１）、および分配回路２２（シリアル信号Ｓ２）の出力信号に基づいて、４つの信号を生成する。フリップフロップ部７１は、クロック信号ＣＬＫに基づいて、生成回路６１から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７１を出力する。
制御信号ＭＳＷが低レベル（“１”）であるので、出力部ＤＲＶ１は信号Ｓ７１に基づいて信号ＳＩＧ１を生成する。具体的には、出力部ＤＲＶ１は、図６に示したように、信号Ｓ７１に含まれる４つの信号ＳＴ１～ＳＴ４が“１，０，１，０”である場合には、信号ＳＩＧ１の電圧を高レベル電圧ＶＨにし、信号Ｓ７１に含まれる４つの信号ＳＴ１～ＳＴ４が“０，１，０，１”である場合には、信号ＳＩＧ１の電圧を低レベル電圧ＶＬにし、信号Ｓ７１に含まれる４つの信号ＳＴ１～ＳＴ４が“０，１，１，０”である場合には、信号ＳＩＧ１の電圧を中レベル電圧ＶＭにする。
同様に、生成回路６２は、分配回路２３の出力信号（シリアル信号Ｓ３）、および分配回路２１の出力信号（シリアル信号Ｓ１）に基づいて、４つの信号を生成する。フリップフロップ部７２は、クロック信号ＣＬＫに基づいて、生成回路６２から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７２を出力する。出力部ＤＲＶ２は信号Ｓ７２に基づいて信号ＳＩＧ２を生成する。
生成回路６３は、分配回路２２の出力信号（シリアル信号Ｓ２）、および分配回路２３の出力信号（シリアル信号Ｓ３）に基づいて、４つの信号を生成する。フリップフロップ部７３は、クロック信号ＣＬＫに基づいて、生成回路６３から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７３を出力する。出力部ＤＲＶ３は信号Ｓ７３に基づいて信号ＳＩＧ３を生成する。
これにより、送信部２０は、図７に示したように、シリアル信号Ｓ１，Ｓ２，Ｓ３が“１，０，０”である場合には、信号ＳＩＧ１の電圧を高レベル電圧ＶＨにし、信号ＳＩＧ２の電圧を低レベル電圧ＶＬにし、信号ＳＩＧ３の電圧を中レベル電圧ＶＭにする。これにより、送信部２０は、シンボル“＋ｘ”を送信する。同様に、送信部２０は、シリアル信号Ｓ１，Ｓ２，Ｓ３が“０，１，１”である場合にシンボル“－ｘ”を送信し、シリアル信号Ｓ１，Ｓ２，Ｓ３が“０，０，１”である場合にシンボル“＋ｙ”を送信し、シリアル信号Ｓ１，Ｓ２，Ｓ３が“１，１，０”である場合にシンボル“－ｙ”を送信し、シリアル信号Ｓ１，Ｓ２，Ｓ３が“０，１，０”である場合にシンボル“＋ｚ”を送信し、シリアル信号Ｓ１，Ｓ２，Ｓ３が“１，０，１”である場合にシンボル“－ｚ”を送信する。このようにして、送信部２０は、信号ＳＩＧ１～ＳＩＧ３を３相信号として送信する。
生成回路６４は、分配回路２４の出力信号（シリアル信号Ｓ４）、および分配回路２５の出力信号（シリアル信号Ｓ５）に基づいて、４つの信号を生成する。フリップフロップ部７４は、クロック信号ＣＬＫに基づいて、生成回路６４から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７４を出力する。出力部ＤＲＶ４は信号Ｓ７４に基づいて信号ＳＩＧ４を生成する。
生成回路６５は、分配回路２６の出力信号（シリアル信号Ｓ６）、および分配回路２４の出力信号（シリアル信号Ｓ４）に基づいて、４つの信号を生成する。フリップフロップ部７５は、クロック信号ＣＬＫに基づいて、生成回路６５から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７５を出力する。出力部ＤＲＶ５は信号Ｓ７５に基づいて信号ＳＩＧ５を生成する。
生成回路６６は、分配回路２５の出力信号（シリアル信号Ｓ５）、および分配回路２６の出力信号（シリアル信号Ｓ６）に基づいて、４つの信号を生成する。フリップフロップ部７６は、クロック信号ＣＬＫに基づいて、生成回路６６から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７６を出力する。出力部ＤＲＶ６は信号Ｓ７６に基づいて信号ＳＩＧ６を生成する。
これにより、送信部２０は、シリアル信号Ｓ１～Ｓ４の場合（図７）と同様に、シリアル信号Ｓ４，Ｓ５，Ｓ６が“１，０，０”である場合には、信号ＳＩＧ４の電圧を高レベル電圧ＶＨにし、信号ＳＩＧ４の電圧を低レベル電圧ＶＬにし、信号ＳＩＧ５の電圧を中レベル電圧ＶＭにする。これにより、送信部２０は、シンボル“＋ｘ”を送信する。同様に、送信部２０は、シリアル信号Ｓ４，Ｓ５，Ｓ６が“０，１，１”である場合にシンボル“－ｘ”を送信し、シリアル信号Ｓ４，Ｓ５，Ｓ６が“０，０，１”である場合にシンボル“＋ｙ”を送信し、シリアル信号Ｓ４，Ｓ５，Ｓ６が“１，１，０”である場合にシンボル“－ｙ”を送信し、シリアル信号Ｓ４，Ｓ５，Ｓ６が“０，１，０”である場合にシンボル“＋ｚ”を送信し、シリアル信号Ｓ４，Ｓ５，Ｓ６が“１，０，１”である場合にシンボル“－ｚ”を送信する。このようにして、送信部２０は、信号ＳＩＧ４～ＳＩＧ６を３相信号として送信する。
このように、動作モードＭ２では、送信装置１は、受信装置に対して３相信号によりデータを送信する。
以上のように、送信装置１では、複数の動作モードＭ１，Ｍ２を設け、差動信号および３相信号により受信装置に対してデータを送信することができるようにしたので、様々なインタフェースを実現することができる。
これにより、例えば、電子機器のシステム設計の自由度を高めることができる。具体的には、例えば、この送信部２０をプロセッサに搭載した場合には、３相信号に対応した周辺デバイスを用いて電子機器を構成することもできるし、差動信号に対応した周辺デバイスを用いて電子機器を構成することもできる。また、例えば、１つのプロセッサで様々なインタフェースを実現することができるため、インタフェースごとにプロセッサを準備する必要がないため、プロセッサの品種数を絞ることができ、コストを削減することができる。また、各動作モードＭ１，Ｍ２において、シリアライザＳＥＲ１～ＳＥＲ６、出力部ＤＲＶ１～ＤＲＶ６などを共用するようにしたので、インタフェースごとに別回路を設ける場合に比べて、回路配置に必要な面積を抑えることができる。
また、送信装置１では、図１４に示したように、シリアル信号Ｓ１を生成するシリアライザＳＥＲ１、シリアル信号Ｓ２を生成するシリアライザＳＥＲ２、およびシリアル信号Ｓ３を生成するシリアライザＳＥＲ３を、半導体基板においてこの順に配置した。また、この図１４に示したように、動作モードＭ２においてシリアル信号Ｓ１，Ｓ２に基づいて動作する生成回路６１、動作モードＭ２においてシリアル信号Ｓ１，Ｓ３に基づいて動作する生成回路６２、および動作モードＭ２においてシリアル信号Ｓ２，Ｓ３に基づいて動作する生成回路６３を、半導体基板においてこの順に配置した。これにより、以下に比較例と対比して説明するように、シリアル信号Ｓ１，Ｓ２，Ｓ３を伝達する配線の長さがアンバランスになるおそれを低減することができるので、シンボルレートを高めることができる
（比較例）
次に、比較例に係る送信装置１Ｒと対比して、本実施の形態の作用を説明する。
図１８は、比較例に係る送信装置１Ｒの一構成例を表すものである。送信装置１Ｒは、処理部１０Ｒと、送信部２０Ｒとを備えている。
処理部１０Ｒは、本実施の形態に係る処理部１０と同様に、所定の処理を行うことにより、６組のパラレル信号ＤＡＴＡ１～ＤＡＴＡ６を生成するように構成される。この処理部１０Ｒは、処理回路１１を有している。処理回路１１は、所定の処理を行うことにより、６組のパラレル信号ＤＴ１～ＤＴ６を生成するように構成される。処理部１０Ｒは、動作モードＭにかかわらず、パラレル信号ＤＴ１，ＤＴ２，ＤＴ３，ＤＴ４，ＤＴ５，ＤＴ６を、パラレル信号ＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ３，ＤＡＴＡ４，ＤＡＴＡ５，ＤＡＴＡ６としてそれぞれ出力するようになっている。すなわち、本実施の形態に係る処理部１０（図１）では、入れ替え回路１２，１３を設け、動作モードＭが動作モードＭ２である場合に、入れ替え回路１２がパラレル信号ＤＴ２，ＤＴ３を互いに入れ替えるとともに、入れ替え回路１３がパラレル信号ＤＴ５，ＤＴ６を互いに入れ替えるようにしたが、この比較例に係る処理部１０Ｒでは、入れ替え回路１２，１３を設けず、パラレル信号ＤＴ２，ＤＴ３を互いに入れ替えずにそのままパラレル信号ＤＡＴＡ２，ＤＡＴＡ３として出力し、パラレル信号ＤＴ５，ＤＴ６を互いに入れ替えずにそのままパラレル信号ＤＡＴＡ５，ＤＡＴＡ６として出力するようになっている。
送信部２０Ｒは、パラレル信号ＤＡＴＡ１～ＤＡＴＡ６およびモード制御信号ＭＳＥＬに基づいて信号ＳＩＧ１～ＳＩＧ６を生成し、これらの信号ＳＩＧ１～ＳＩＧ６を出力端子Ｔout1～Ｔout6からそれぞれ出力するように構成される。
図１９は、送信部２０Ｒの一構成例を表すものである。本変形例に係る送信部２０Ｒでは、本実施の形態に係る送信部２０（図３）とは、シリアライザＳＥＲ１～ＳＥＲ６と、分配回路２１～２６および生成回路６１～６６との間の配線が異なっている。
分配回路２１は、制御信号ＭＳＷに基づいて、シリアライザＳＥＲ１から出力されたシリアル信号Ｓ１を、生成回路６１，６２またはフリップフロップ３１に選択的に供給するように構成される。分配回路２２は、制御信号ＭＳＷに基づいて、シリアライザＳＥＲ２から出力されたシリアル信号Ｓ２を、生成回路６２，６３またはフリップフロップ３２に選択的に供給するように構成される。分配回路２３は、制御信号ＭＳＷに基づいて、シリアライザＳＥＲ３から出力されたシリアル信号Ｓ３を、生成回路６１，６３またはフリップフロップ４１に選択的に供給するように構成される。分配回路２４は、制御信号ＭＳＷに基づいて、シリアライザＳＥＲ４から出力されたシリアル信号Ｓ４を、生成回路６４，６５またはフリップフロップ４２に選択的に供給するように構成される。分配回路２５は、制御信号ＭＳＷに基づいて、シリアライザＳＥＲ５から出力されたシリアル信号Ｓ５を、生成回路６５，６６またはフリップフロップ５１に選択的に供給するように構成される。分配回路２６は、制御信号ＭＳＷに基づいて、シリアライザＳＥＲ６から出力されたシリアル信号Ｓ６を、生成回路６４，６６またはフリップフロップ５２に選択的に供給するように構成される。
生成回路６１は、動作モードＭ２において、分配回路２１の出力信号（シリアル信号Ｓ１）、および分配回路２３の出力信号（シリアル信号Ｓ３）に基づいて、４つの信号を生成するように構成される。生成回路６１の入力端子Ａ１は分配回路２１に接続され、入力端子Ａ２は分配回路２３に接続される。
生成回路６２は、動作モードＭ２において、分配回路２２の出力信号（シリアル信号Ｓ２）、および分配回路２１の出力信号（シリアル信号Ｓ１）に基づいて、４つの信号を生成するように構成される。生成回路６２の入力端子Ａ１は分配回路２２に接続され、入力端子Ａ２は分配回路２１に接続される。
生成回路６３は、動作モードＭ２において、分配回路２３の出力信号（シリアル信号Ｓ３）、および分配回路２２の出力信号（シリアル信号Ｓ２）に基づいて、４つの信号を生成するように構成される。生成回路６３の入力端子Ａ１は分配回路２３に接続され、入力端子Ａ２は分配回路２２に接続される。
生成回路６４は、動作モードＭ２において、分配回路２４の出力信号（シリアル信号Ｓ４）、および分配回路２６の出力信号（シリアル信号Ｓ６）に基づいて、４つの信号を生成するように構成される。生成回路６４の入力端子Ａ１は分配回路２４に接続され、入力端子Ａ２は分配回路２６に接続される。
生成回路６５は、動作モードＭ２において、分配回路２５の出力信号（シリアル信号Ｓ５）、および分配回路２４の出力信号（シリアル信号Ｓ４）に基づいて、４つの信号を生成するように構成される。生成回路６５の入力端子Ａ１は分配回路２５に接続され、入力端子Ａ２は分配回路２４に接続される。
生成回路６６は、動作モードＭ２において、分配回路２６の出力信号（シリアル信号Ｓ６）、および分配回路２５の出力信号（シリアル信号Ｓ５）に基づいて、４つの信号を生成するように構成される。生成回路６６の入力端子Ａ１は分配回路２６に接続され、入力端子Ａ２は分配回路２５に接続される。
図２０は、動作モードＭ２（３相モード）における、シリアル信号Ｓ１～Ｓ３に基づく動作の一例を表すものである。送信部２０Ｒは、シリアル信号Ｓ１，Ｓ２，Ｓ３が“１，０，０”である場合にシンボル“＋ｘ”を送信し、シリアル信号Ｓ１，Ｓ２，Ｓ３が“０，１，１”である場合にシンボル“－ｘ”を送信し、シリアル信号Ｓ１，Ｓ２，Ｓ３が“０，１，０”である場合にシンボル“＋ｙ”を送信し、シリアル信号Ｓ１，Ｓ２，Ｓ３が“１，０，１”である場合にシンボル“－ｙ”を送信し、シリアル信号Ｓ１，Ｓ２，Ｓ３が“０，０，１”である場合にシンボル“＋ｚ”を送信し、シリアル信号Ｓ１，Ｓ２，Ｓ３が“１，１，０”である場合にシンボル“－ｚ”を送信するようになっている。比較例に係る送信装置１Ｒでは、本実施の形態に係る送信装置１とは異なり、動作モードＭ２において、例えば、処理部１０Ｒがパラレル信号ＤＴ２，ＤＴ３を互いに入れ替えない。よって、比較例に係るシリアル信号Ｓ２，Ｓ３（図２０）は、本実施の形態に係るシリアル信号Ｓ２，Ｓ３（図７）と互いに入れ替わっている。
動作モードＭ２では、図１０に示した例と同様に、送信装置１Ｒおよび受信装置２２０を用いて通信システム５Ｒを構成することができる。図１３に示したように、受信装置２２０の入力部２２１がシンボル“＋ｘ”を受信する場合には、アンプ２２７，２２８，２２９の出力信号は“１，０，０”になり、入力部２２１がシンボル“－ｘ”を受信する場合には、アンプ２２７，２２８，２２９の出力信号は“１，１，１”になり、入力部２２１がシンボル“＋ｙ”を受信する場合には、アンプ２２７，２２８，２２９の出力信号は“０，１，０”になり、入力部２２１がシンボル“－ｙ”を受信する場合には、アンプ２２７，２２８，２２９の出力信号は“１，０，１”になり、入力部２２１がシンボル“＋ｚ”を受信する場合には、アンプ２２７，２２８，２２９の出力信号は“０，０，１”になり、入力部２２１がシンボル“－ｚ”を受信する場合には、アンプ２２７，２２８，２２９の出力信号は“１，１，０”になる。図７，２０に示したように、アンプ２２７の出力信号は、送信部２０におけるシリアル信号Ｓ１に対応し、アンプ２２８の出力信号は、送信部２０におけるシリアル信号Ｓ２に対応し、アンプ２２９の出力信号は、送信部２０におけるシリアル信号Ｓ３に対応する。すなわち、本実施の形態では、図７，１３に示したように、アンプ２２７，２２８，２２９の出力信号は、送信部２０におけるシリアル信号Ｓ１，Ｓ３，Ｓ２にそれぞれ対応したが、本比較例では、図１３，２０に示したように、アンプ２２７，２２８，２２９の出力信号は、送信部２０におけるシリアル信号Ｓ１，Ｓ２，Ｓ３にそれぞれ対応する。
図２１は、送信部２０Ｒにおけるシリアル信号Ｓ１～Ｓ３に係る各ブロックの、半導体基板における回路配置の一例を表すものである。この例では、図１４における一番上の段に、シリアライザＳＥＲ１、分配回路２１、回路２４１、出力部ＤＲＶ１、ＥＳＤ保護回路ＥＳＤ１、およびパッドＰＡＤ１が配置され、その下の段に、シリアライザＳＥＲ２、分配回路２２、回路２４２、出力部ＤＲＶ２、ＥＳＤ保護回路ＥＳＤ２、およびパッドＰＡＤ２が配置され、その下の段に、シリアライザＳＥＲ３、分配回路２３、回路２４３、出力部ＤＲＶ３、ＥＳＤ保護回路ＥＳＤ３、およびパッドＰＡＤ３が配置される。
分配回路２１～２３と、回路２４１～２４３との間には、配線領域２４０Ｒが設けられている。この配線領域２４０Ｒには、分配回路２１～２３から回路２４１～２４３へ信号を伝える複数の配線が配置される。配線領域２４０Ｒでは、分配回路２１から回路２４１，２４２に信号が伝達され、分配回路２２から回路２４２，２４３に信号が伝達され、分配回路２３から回路２４１，２４３に信号が伝達される。このように、送信部２０Ｒでは、図２１において一番下の段に配置された分配回路２３から、一番上の段に配置された回路２４１に、長い配線を介して信号が伝達される。
このように、比較例に係る送信装置１Ｒでは、図２１に示したように、シリアル信号Ｓ１を生成するシリアライザＳＥＲ１、シリアル信号Ｓ２を生成するシリアライザＳＥＲ２、およびシリアル信号Ｓ３を生成するシリアライザＳＥＲ３を、半導体基板においてこの順に配置するとともに、シリアル信号Ｓ１，Ｓ３に基づいて動作する生成回路６１、シリアル信号Ｓ１，Ｓ２に基づいて動作する生成回路６２、およびシリアル信号Ｓ２，Ｓ３に基づいて動作する生成回路６３を、半導体基板においてこの順に配置している。これにより、送信部２０Ｒにおける分配回路２３および回路２４１の間に、長い信号経路が設けられる。このように長い信号経路は、高速の信号を伝達しにくい。その結果、送信装置１Ｒを用いた通信システムにおけるシンボルレートが低下するおそれがある。
一方、本実施の形態に係る送信装置１では、図１４に示したように、シリアル信号Ｓ１を生成するシリアライザＳＥＲ１、シリアル信号Ｓ２を生成するシリアライザＳＥＲ２、およびシリアル信号Ｓ３を生成するシリアライザＳＥＲ３を、半導体基板においてこの順に配置するとともに、シリアル信号Ｓ１，Ｓ２に基づいて動作する生成回路６１、シリアル信号Ｓ１，Ｓ３に基づいて動作する生成回路６２、およびシリアル信号Ｓ２，Ｓ３に基づいて動作する生成回路６３を、半導体基板においてこの順に配置した。これにより、本実施の形態では、比較例の場合とは異なり、分配回路２１～２３および回路２４１～２４３の間に、長い信号経路がなくなるようにすることができる。例えば、送信装置１Ｒ（図２１）において、シリアライザＳＥＲ２および分配回路２２の配置位置と、シリアライザＳＥＲ３および分配回路２３の配置位置とを入れ替えることにより、本実施の形態に係る送信装置１（図１４）のように、長い信号経路を排除することができる。これにより、分配回路２１～２３および回路２４１～２４３の間の各信号経路が、高速信号を伝達しやすくすることができる。その結果、本実施の形態では、シンボルレートを高めることができる。
［効果］
以上のように本実施の形態では、複数の動作モードを設け、差動信号および３相信号により受信装置に対してデータを送信することができるようにしたので、様々なインタフェースを実現することができる。
本実施の形態では、シリアル信号Ｓ１を生成するシリアライザＳＥＲ１、シリアル信号Ｓ２を生成するシリアライザＳＥＲ２、およびシリアル信号Ｓ３を生成するシリアライザＳＥＲ３を、半導体基板においてこの順に配置するとともに、シリアル信号Ｓ１，Ｓ２に基づいて動作する生成回路６１、シリアル信号Ｓ１，Ｓ３に基づいて動作する生成回路６２、およびシリアル信号Ｓ２，Ｓ３に基づいて動作する生成回路６３を、半導体基板においてこの順に配置したので、シンボルレートを高めることができる。
［変形例１－１］
上記実施の形態では、例えば、１つのシリアライザＳＥＲ１が、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ１をシリアライズしてシリアル信号Ｓ１を生成したが、これに限定されるものではない。これに代えて、例えば、複数のシリアライザを用いてシリアル信号Ｓ１を生成してもよい。シリアル信号Ｓ２～Ｓ６を生成する回路についても同様である。以下に、シリアル信号Ｓ１を生成する回路について、詳細に説明する。
図２２は、シリアル信号Ｓ１を生成するシリアライザ部１２０の一構成例を表すものである。シリアライザ部１２０は、４つのシリアライザ１２１～１２４と、セレクタ１２５とを有している。
シリアライザ１２１は、クロック信号ＣＬＫ２に基づいて、パラレル信号ＤＡＴＡ１１をシリアライズしてシリアル信号Ｓ１２１を生成するように構成される。シリアライザ１２１には、アプリケーションに応じて、最大で１０ビットのビット幅をパラレル信号ＤＡＴＡ１１が供給される。同様に、シリアライザ１２２は、クロック信号ＣＬＫ２に基づいて、パラレル信号ＤＡＴＡ１２をシリアライズしてシリアル信号Ｓ１２２を生成するように構成される。シリアライザ１２３は、クロック信号ＣＬＫ２に基づいて、パラレル信号ＤＡＴＡ１３をシリアライズしてシリアル信号Ｓ１２３を生成するように構成される。シリアライザ１２４は、クロック信号ＣＬＫ２に基づいて、パラレル信号ＤＡＴＡ１４をシリアライズしてシリアル信号Ｓ１２４を生成するように構成される。
セレクタ１２５は、制御信号ＳＥＬ２に基づいて、シリアル信号Ｓ１２１，Ｓ１２２，Ｓ１２３，Ｓ１２４のうちの一つを選択することによりシリアル信号Ｓ１を生成するように構成される。具体的には、セレクタ１２５は、シリアル信号Ｓ１２１、シリアル信号Ｓ１２２、シリアル信号Ｓ１２３、シリアル信号Ｓ１２４の順に巡回するように順次選択し、選択された信号を出力する。すなわち、セレクタ１２５は、４：１のシリアライザとして動作する。
このように構成することにより、クロック信号ＣＬＫ２の周波数を下げることができ、パラレル信号ＤＡＴＡ１１～ＤＡＴＡ１４を生成する処理部の動作周波数を下げることができる。その結果、例えば、通信システムにおけるシンボルレートを高めることができる。
［変形例１－２］
上記実施の形態では、図５に示したように、例えば、４つのフリップフロップ９１～９４を用いて、フリップフロップ部７１を構成した。フリップフロップ９１～９４のそれぞれは、例えばいわゆるＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を用いて構成することができる。以下に、フリップフロップ９１の一構成例について説明する。
図２３は、フリップフロップ９１の一構成例を表すものである。フリップフロップ９１は、インバータＩＶ１～ＩＶ８と、トランジスタＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２とを有している。トランジスタＭＮ１，ＭＮ２は、Ｎ型のＭＯＳトランジスタであり、トランジスタＭＰ１，ＭＰ２は、Ｐ型のＭＯＳトランジスタである。
インバータＩＶ１の入力端子はフリップフロップ９１のクロック入力端子ＣＫＩに接続され、出力端子はインバータＩＶ２の入力端子、トランジスタＭＮ１，ＭＰ２のゲート、インバータＩＶ５の反転制御端子、およびインバータＩＶ７の制御端子に接続される。インバータＩＶ２の入力端子はインバータＩＶ１の出力端子、トランジスタＭＮ１，ＭＰ２のゲート、インバータＩＶ５の反転制御端子、およびインバータＩＶ７の制御端子に接続され、出力端子はトランジスタＭＰ１，ＭＮ２のゲート、インバータＩＶ５の制御端子、およびインバータＩＶ７の反転制御端子に接続される。インバータＩＶ３の入力端子はフリップフロップ９１の入力端子ＤＩに接続され、出力端子はトランジスタＭＮ１，ＭＰ１のソースに接続される。トランジスタＭＮ１のゲートはインバータＩＶ１の出力端子に接続され、ソースはトランジスタＭＰ１のソースおよびインバータＩＶ３の出力端子に接続され、ドレインはトランジスタＭＰ１のドレイン、インバータＩＶ４の入力端子、およびインバータＩＶ５の出力端子に接続される。トランジスタＭＰ１のゲートはインバータＩＶ２の出力端子に接続され、ソースはトランジスタＭＮ１のソースおよびインバータＩＶ３の出力端子に接続され、ドレインはトランジスタＭＮ１のドレイン、インバータＩＶ４の入力端子、およびインバータＩＶ５の出力端子に接続される。インバータＩＶ４の入力端子はトランジスタＭＮ１，ＭＰ１のドレインおよびインバータＩＶ５の出力端子に接続され、出力端子はインバータＩＶ５の入力端子およびトランジスタＭＮ２，ＭＰ２のソースに接続される。インバータＩＶ５の入力端子はインバータＩＶ４の出力端子およびトランジスタＭＮ２，ＭＰ２のソースに接続され、出力端子はインバータＩＶ４の入力端子およびトランジスタＭＮ１，ＭＰ１のドレインに接続され、制御端子はインバータＩＶ２の出力端子に接続され、反転制御端子はインバータＩＶ１の出力端子に接続される。トランジスタＭＮ２のゲートはインバータＩＶ２の出力端子に接続され、ソースはトランジスタＭＰ２のソース、インバータＩＶ４の出力端子、およびインバータＩＶ５の入力端子に接続され、ドレインはトランジスタＭＰ２のドレイン、インバータＩＶ６の入力端子、およびインバータＩＶ７の出力端子に接続される。トランジスタＭＰ２のゲートはインバータＩＶ１の出力端子に接続され、ソースはトランジスタＭＮ２のソース、インバータＩＶ４の出力端子、およびインバータＩＶ５の入力端子に接続され、ドレインはトランジスタＭＮ２のドレイン、インバータＩＶ６の入力端子、およびインバータＩＶ７の出力端子に接続される。インバータＩＶ６の入力端子はトランジスタＭＮ２，ＭＰ２のドレインおよびインバータＩＶ７の出力端子に接続され、出力端子はインバータＩＶ７，ＩＶ８の入力端子に接続される。インバータＩＶ７の入力端子はインバータＩＶ６の出力端子およびインバータＩＶ８の入力端子に接続され、出力端子はインバータＩＶ６の入力端子およびトランジスタＭＮ２，ＭＰ２のドレインに接続され、制御端子はインバータＩＶ１の出力端子に接続され、反転制御端子はインバータＩＶ２の出力端子に接続される。インバータＩＶ８の入力端子はインバータＩＶ６の出力端子およびインバータＩＶ７の入力端子に接続され、出力端子はフリップフロップ９１の出力端子ＤＯに接続される。
［変形例１－３］
上記実施の形態では、図５に示したように、生成回路６１およびフリップフロップ部７１を構成したが、これに限定されるものではない。以下に、本変形例について説明する。
図２４は、本変形例に係る生成回路１６１の一構成例を表すものである。生成回路１６１は、上記実施の形態に係る生成回路６１およびフリップフロップ部７１に対応している。生成回路１６１は、否定論理積回路１６２と、否定論理和（ＮＯＲ）回路１６３と、フリップフロップ１６４～１６７とを有している。
否定論理積回路１６２の第１の入力端子は生成回路１６１の入力端子Ａ１に接続され、第２の入力端子は生成回路１６１の入力端子Ａ２に接続され、出力端子はフリップフロップ１６４の第２の入力端子およびフリップフロップ１６５の第１の入力端子に接続される。否定論理和回路１６３の第１の入力端子は生成回路１６１の入力端子Ａ１に接続され、第２の入力端子は生成回路１６１の入力端子Ａ２に接続され、出力端子はフリップフロップ１６６の第２の入力端子およびフリップフロップ１６７の第１の入力端子に接続される。フリップフロップ１６４の第１の入力端子は生成回路１６１の入力端子Ａ１に接続され、第２の入力端子は否定論理積回路１６２の出力端子に接続される。フリップフロップ１６５の第１の入力端子は否定論理積回路１６２の出力端子に接続され、第２の入力端子は生成回路１６１の入力端子Ａ２に接続される。フリップフロップ１６６の第１の入力端子は生成回路１６１の入力端子Ａ１に接続され、第２の入力端子は否定論理和回路１６３の出力端子に接続される。フリップフロップ１６７の第１の入力端子は否定論理和回路１６３の出力端子に接続され、第２の入力端子は生成回路１６１の入力端子Ａ２に接続される。
図２５は、フリップフロップ１６４の一構成例を表すものである。フリップフロップ１６５についても同様である。フリップフロップ１６４は、否定論理積回路ＮＤ１を有している。否定論理積回路ＮＤ１の第１の入力端子は、フリップフロップ１６４の第１の入力端子ＤＩ１に接続され、第２の入力端子は、フリップフロップ１６４の第２の入力端子ＤＩ２に接続され、出力端子はトランジスタＭＮ１，ＭＰ１のソースに接続される。
図２６は、フリップフロップ１６６の一構成例を表すものである。フリップフロップ１６７についても同様である。フリップフロップ１６６は、否定論理和回路ＮＲ１を有している。否定論理和回路ＮＲ１の第１の入力端子は、フリップフロップ１６６の第１の入力端子ＤＩ１に接続され、第２の入力端子は、フリップフロップ１６６の第２の入力端子ＤＩ２に接続され、出力端子はトランジスタＭＮ１，ＭＰ１のソースに接続される。
図２７は、生成回路１６１の一動作例を表すものである。信号ＳＡ１，ＳＡ２は、生成回路１６１の入力端子Ａ１，Ａ２における入力信号である。信号ＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４は、生成回路１６１の出力端子Ｔ１，Ｔ２，Ｔ３，Ｔ４における出力信号である。信号ＳＡ１，ＳＡ２が“０，０”または“１，１”である場合に、信号ＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４が“０，０，１，１”になる。この場合には、信号ＳＩＧ１の電圧は中レベル電圧ＶＭになる。また、信号ＳＡ１，ＳＡ２が“０，１”である場合に、信号ＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４が“０，１，０，１”になる。この場合には、信号ＳＩＧ１の電圧は低レベル電圧ＶＬになる。また、信号ＳＡ１，ＳＡ２が“１，０”である場合に、信号ＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４が“１，０，１，０”になる。この場合には、信号ＳＩＧ１の電圧は高レベル電圧ＶＨになる。
この構成により、本変形例に係る生成回路１６１（図２４）では、上記実施の形態の場合（図５）に比べて、回路の段数を減らすことができる。
［変形例１－４］
上記実施の形態では、図５に示したように、例えば、４つのフリップフロップ９１～９４を用いて、フリップフロップ部７１を構成した。フリップフロップ９１～９４のそれぞれは、例えばいわゆるＴＳＰＣ（True Signal Phase Clock）回路を用いて構成することができる。以下に、フリップフロップ９１の一構成例について説明する。
図２８は、フリップフロップ９１の一構成例を表すものである。フリップフロップ９１は、インバータＩＶ１１と、トランジスタＭＮ１１～ＭＮ１５，ＭＰ１１～ＭＰ１４とを有している。トランジスタＭＮ１１～ＭＮ１５は、Ｎ型のＭＯＳトランジスタであり、トランジスタＭＰ１１～ＭＰ１４は、Ｐ型のＭＯＳトランジスタである。
インバータＩＶ１１の入力端子はフリップフロップ９１の入力端子ＤＩに接続され、出力端子はトランジスタＭＮ１１，ＭＰ１２のゲートに接続される。トランジスタＭＰ１１のゲートはフリップフロップ９１のクロック入力端子ＣＫＩに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタＭＰ１２のソースに接続される。トランジスタＭＰ１２のゲートはインバータＩＶ１１の出力端子に接続され、ソースはトランジスタＭＰ１１のドレインに接続され、ドレインはトランジスタＭＮ１１のドレインおよびトランジスタＭＮ１２のゲートに接続される。トランジスタＭＮ１１のゲートはインバータＩＶ１１の出力端子に接続され、ドレインはトランジスタＭＰ１２のドレインおよびトランジスタＭＮ１２にゲートに接続され、ソースは接地される。トランジスタＭＰ１３のゲートはフリップフロップ９１のクロック入力端子ＣＫＩに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタＭＮ１２のドレインおよびトランジスタＭＰ１４，ＭＮ１５のゲートに接続される。トランジスタＭＮ１２のゲートはトランジスタＭＰ１２，ＭＮ１１のドレインに接続され、ドレインはトランジスタＭＰ１３のドレインおよびトランジスタＭＰ１４，ＭＮ１５のゲートに接続され、ソースはトランジスタＭＮ１３のドレインに接続される。トランジスタＭＮ１３のゲートはフリップフロップ９１のクロック入力端子ＣＫＩに接続され、ドレインはトランジスタＭＮ１２のソースに接続され、ソースは接地される。トランジスタＭＰ１４のゲートはトランジスタＭＮ１５のゲートおよびトランジスタＭＰ１３，ＭＮ１２のドレインに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタＭＮ１４のドレインおよびフリップフロップ９１の出力端子ＤＯに接続される。トランジスタＭＮ１４のゲートはフリップフロップ９１のクロック入力端子ＣＫＩに接続され、ドレインはトランジスタＭＰ１４のドレインおよびフリップフロップ９１の出力端子ＤＯに接続され、ソースはトランジスタＭＮ１５のドレインに接続される。トランジスタＭＮ１５のゲートはトランジスタＭＰ１４のゲートおよびトランジスタＭＰ１３，ＭＮ１２のドレインに接続され、ドレインはトランジスタＭＮ１４のソースに接続され、ソースは接地される。
このようなＴＳＰＣ回路を用いて、変形例１－３に係る生成回路１６１（図２４）を構成してもよい。
図２９は、生成回路１６１におけるフリップフロップ１６４の一構成例を表すものである。フリップフロップ１６５についても同様である。フリップフロップ１６４は、否定論理積回路ＮＤ２を有している。否定論理積回路ＮＤ２の第１の入力端子は、フリップフロップ１６４の第１の入力端子ＤＩ１に接続され、第２の入力端子は、フリップフロップ１６４の第２の入力端子ＤＩ２に接続され、出力端子はトランジスタＭＰ１２，ＭＮ１１のゲートに接続される。
図３０は、生成回路１６１におけるフリップフロップ１６６の一構成例を表すものである。フリップフロップ１６７についても同様である。フリップフロップ１６６は、否定論理和回路ＮＲ２を有している。否定論理和回路ＮＲ２の第１の入力端子は、フリップフロップ１６６の第１の入力端子ＤＩ１に接続され、第２の入力端子は、フリップフロップ１６６の第２の入力端子ＤＩ２に接続され、出力端子はトランジスタＭＰ１２，ＭＮ１１のゲートに接続される。
［変形例１－５］
上記実施の形態では、図５に示したように、生成回路６１およびフリップフロップ部７１では、４つのフリップフロップ９１～９４を設けたが、これに限定されるものではない。以下に、本変形例について説明する。
図３１は、本変形例に係る生成回路１７１の一構成例を表すものである。生成回路１７１は、上記実施の形態に係る生成回路６１およびフリップフロップ部７１に対応している。生成回路１７１は、否定論理積回路１７２と、２つのフリップフロップ１７３，１７４とを有している。
否定論理積回路１７２の第１の入力端子は生成回路１７１の入力端子Ａ１に接続され、第２の入力端子は生成回路１７１の入力端子Ａ２に接続され、出力端子はフリップフロップ１７３の第２の入力端子およびフリップフロップ１７４の第１の入力端子に接続される。フリップフロップ１７３の第１の入力端子は生成回路１７１の入力端子Ａ１に接続され、第２の入力端子は否定論理積回路１７２の出力端子に接続され、第１の出力端子はセレクタ１０１に接続され、第２の出力端子はセレクタ１０２に接続される。フリップフロップ１７４の第１の入力端子は否定論理積回路１７２の出力端子に接続され、第２の入力端子は生成回路１７１の入力端子Ａ２に接続され、第１の出力端子はセレクタ１０３に接続され、第２の出力端子はセレクタ１０４に接続される。
図３２は、フリップフロップ１７３の一構成例を表すものである。フリップフロップ１７４についても同様である。フリップフロップ１７３は、インバータＩＶ２１～ＩＶ２６と、否定論理積回路ＮＤ２３と、トランジスタＭＮ２１～ＭＮ２３，ＭＰ２１～ＭＰ２３とを有している。トランジスタＭＮ２１～ＭＮ２３は、Ｎ型のＭＯＳトランジスタであり、トランジスタＭＰ２１～ＭＰ２３は、Ｐ型のＭＯＳトランジスタである。
インバータＩＶ２１の入力端子はフリップフロップ１７３のクロック入力端子ＣＫＩに接続され、出力端子はインバータＩＶ２２の入力端子、トランジスタＭＮ２１，ＭＰ２２，ＭＮ２３のゲート、およびインバータＩＶ２４の反転制御端子に接続される。インバータＩＶ２２の入力端子はインバータＩＶ２１の出力端子、トランジスタＭＮ２１，ＭＰ２２，ＭＮ２３のゲート、およびインバータＩＶ２４の反転制御端子に接続され、出力端子はトランジスタＭＰ２１，ＭＮ２２，ＭＰ２３のゲート、およびインバータＩＶ２４の制御端子に接続される。否定論理積回路ＮＤ２３の第１の入力端子はフリップフロップ１７３の第１の入力端子ＤＩ１に接続され、第２の入力端子はフリップフロップ１７３の第２の入力端子ＤＩ２に接続され、出力端子はトランジスタＭＮ２１，ＭＰ２１のソースに接続される。トランジスタＭＮ２１のゲートはインバータＩＶ２１の出力端子に接続され、ソースはトランジスタＭＰ２１のソースおよび否定論理積回路ＮＤ３の出力端子に接続され、ドレインはトランジスタＭＰ２１のドレイン、インバータＩＶ２３の入力端子、インバータＩＶ２４の出力端子、およびトランジスタＭＮ２３，ＭＰ２３のソースに接続される。インバータＩＶ２３の入力端子は、トランジスタＭＮ２１，ＭＰ２１のドレイン、インバータＩＶ２４の出力端子、およびトランジスタＭＮ２３，ＭＰ２３のソースに接続され、出力端子はインバータＩＶ２４の入力端子およびトランジスタＭＮ２２，ＭＰ２２のソースに接続される。インバータＩＶ２４の入力端子はインバータＩＶ２３の出力端子およびトランジスタＭＮ２２，ＭＰ２２のソースに接続され、出力端子はインバータＩＶ２３の入力端子、トランジスタＭＮ２１，ＭＰ２１のドレイン、およびトランジスタＭＮ２３，ＭＰ２３のソースに接続され、制御端子はインバータＩＶ２２の出力端子に接続され、反転制御端子はインバータＩＶ２１の出力端子に接続される。トランジスタＭＮ２２のゲートはインバータＩＶ２２の出力端子に接続され、ソースはトランジスタＭＰ２２のソース、インバータＩＶ２３の出力端子、およびインバータＩＶ２４の入力端子に接続され、ドレインはトランジスタＭＰ２２のドレイン、インバータＩＶ２５の入力端子、インバータＩＶ２６の出力端子、およびフリップフロップ１７３の第２の出力端子ＤＯ２に接続される。トランジスタＭＰ２２のゲートはインバータＩＶ２１の出力端子に接続され、ソースはトランジスタＭＮ２２のソース、インバータＩＶ２３の出力端子、およびインバータＩＶ２４の入力端子に接続され、ドレインはトランジスタＭＮ２２のドレイン、インバータＩＶ２５の入力端子、インバータＩＶ２６の出力端子、およびフリップフロップ１７３の第２の出力端子ＤＯ２に接続される。トランジスタＭＮ２３のゲートはインバータＩＶ２１の出力端子に接続され、ソースはトランジスタＭＰ２３のソース、インバータＩＶ２４の出力端子、インバータＩＶ２３の入力端子、およびトランジスタＭＮ２１，ＭＰ２１のドレインに接続され、ドレインはトランジスタＭＰ２３のドレイン、インバータＩＶ２６の入力端子、インバータＩＶ２５の出力端子、およびフリップフロップ１７３の第１の出力端子ＤＯ１に接続される。トランジスタＭＰ２３のゲートはインバータＩＶ２２の出力端子に接続され、ソースはトランジスタＭＮ２３のソース、インバータＩＶ２４の出力端子、インバータＩＶ２３の入力端子、およびトランジスタＭＮ２１，ＭＰ２１のドレインに接続され、ドレインはトランジスタＭＮ２３のドレイン、インバータＩＶ２６の入力端子、インバータＩＶ２５の出力端子、およびフリップフロップ１７３の第１の出力端子ＤＯ１に接続される。インバータＩＶ２５の入力端子はトランジスタＭＮ２２，ＭＰ２２のドレイン、インバータＩＶ２６の出力端子、およびフリップフロップ１７３の第２の出力端子ＤＯ２に接続され、出力端子はインバータＩＶ２６の入力端子、トランジスタＭＮ２３，ＭＰ２３のドレイン、およびフリップフロップ１７３の第１の出力端子ＤＯ１に接続される。インバータＩＶ２６の入力端子はトランジスタＭＮ２３，ＭＰ２３のドレイン、インバータＩＶ２５の出力端子、およびフリップフロップ１７３の第１の出力端子ＤＯ１に接続され、出力端子はインバータＩＶ２５の入力端子、トランジスタＭＮ２２，ＭＰ２２のドレイン、およびフリップフロップ１７３の第２の出力端子ＤＯ２に接続される。
この構成により、本変形例に係る生成回路１７１（図３１）では、上記実施の形態の場合（図５）に比べて、フリップフロップの数を減らすことができ、生成回路１７１の構成をシンプルにすることができる。
［変形例１－６］
上記実施の形態では、送信装置１は、差動信号によりデータを送信する動作モードＭ１と、３相信号によりデータを送信する動作モードＭ２とを有するようにしたが、これに限定されるものではない。例えば、送信装置１は、さらに、単相信号によりデータを送信する動作モード（動作モードＭ３）を有していてもよい。以下に、本変形例に係る送信装置１Ａについて詳細に説明する。送信装置１Ａは、上記実施の形態に係る送信装置１（図１）と同様に、処理部１０Ａと、送信部２０Ａとを備えている。
処理部１０Ａは、上記実施の形態に係る処理部１０（図１）と同様に、所定の処理を行うことにより、６組のパラレル信号ＤＡＴＡ１～ＤＡＴＡ６を生成するように構成される。処理部１０Ａは、処理回路１１と、入れ替え回路１２Ａ，１３Ａとを有している。
入れ替え回路１２Ａは、動作モードＭが動作モードＭ１（差動モード）または動作モードＭ３（単相モード）である場合には、パラレル信号ＤＴ２およびパラレル信号ＤＴ３を互いに入れ替えずに、パラレル信号ＤＴ２およびパラレル信号ＤＴ３をそのまま出力する。これにより、処理部１０Ａは、パラレル信号ＤＴ２をパラレル信号ＤＡＴＡ２として出力するとともに、パラレル信号ＤＴ３をパラレル信号ＤＡＴＡ３として出力する。また、入れ替え回路１２Ａは、動作モードＭが動作モードＭ２（３相モード）である場合には、パラレル信号ＤＴ２およびパラレル信号ＤＴ３を互いに入れ替える。これにより、処理部１０Ａは、パラレル信号ＤＴ３をパラレル信号ＤＡＴＡ２として出力するとともに、パラレル信号ＤＴ２をパラレル信号ＤＡＴＡ３として出力するようになっている。
同様に、入れ替え回路１３Ａは、動作モードＭが動作モードＭ１（差動モード）または動作モードＭ３（単相モード）である場合には、パラレル信号ＤＴ５およびパラレル信号ＤＴ６を互いに入れ替えずに、パラレル信号ＤＴ５およびパラレル信号ＤＴ６をそのまま出力する。これにより、処理部１０Ａは、パラレル信号ＤＴ５をパラレル信号ＤＡＴＡ５として出力するとともに、パラレル信号ＤＴ６をパラレル信号ＤＡＴＡ６として出力する。また、入れ替え回路１３Ａは、動作モードＭが動作モードＭ２（３相モード）である場合には、パラレル信号ＤＴ５およびパラレル信号ＤＴ６を互いに入れ替える。これにより、処理部１０Ａは、パラレル信号ＤＴ６をパラレル信号ＤＡＴＡ５として出力するとともに、パラレル信号ＤＴ５をパラレル信号ＤＡＴＡ６として出力するようになっている。
送信部２０Ａは、上記実施の形態に係る送信部２０と同様に、パラレル信号ＤＡＴＡ１～ＤＡＴＡ６およびモード制御信号ＭＳＥＬに基づいて信号ＳＩＧ１～ＳＩＧ６を生成し、これらの信号ＳＩＧ１～ＳＩＧ６を出力端子Ｔout1～Ｔout6からそれぞれ出力するように構成される。
図３３は、送信部２０Ａの一構成例を表すものである。送信部２０Ａは、セレクタ３６，４６，５６と、制御部２９Ａとを有している。制御信号ＭＳＷは、動作モードＭ１（差動モード）および動作モードＭ３（単相モード）では低レベル（“０”）に設定され、動作モードＭ２（３相モード）では高レベル（“１”）に設定される。制御信号ＭＳＷ２は、動作モードＭ１（差動モード）および動作モードＭ２（３相モード）では低レベル（“０”）に設定され、動作モードＭ３（単相モード）では高レベル（“１”）に設定される。
セレクタ３６は、制御信号ＭＳＷ２に基づいて、信号Ｐ３３，Ｎ３３のうちの一方を選択し、選択された信号を出力するように構成される。具体的には、セレクタ３６は、制御信号ＭＳＷ２が低レベル（“０”）である場合に、信号Ｎ３３を選択し、制御信号ＭＳＷ２が高レベル（“１”）である場合に、信号Ｐ３３を選択するようになっている。同様に、セレクタ４６は、制御信号ＭＳＷ２に基づいて、信号Ｐ４３，Ｎ４３のうちの一方を選択し、選択された信号を出力するように構成される。セレクタ５６は、制御信号ＭＳＷ２に基づいて、信号Ｐ５３，Ｎ５３のうちの一方を選択し、選択された信号を出力するように構成される。
制御部２９Ａは、モード制御信号ＭＳＥＬに基づいて、３つの動作モードＭ１～Ｍ３のうちの１つを選択し、送信部２０Ａがその選択された動作モードで動作するように、送信部２０Ａを制御するように構成される。制御部２９Ａは、選択された動作モードに応じて、クロック信号ＣＬＫ、制御信号ＭＳＷ，ＭＳＷ２，ＳＥＬ、および電圧Ｖ１を生成するようになっている。
図３４は、送信装置１Ａが動作モードＭ３（単相モード）で動作する場合における通信システム６の一構成例を表すものである。通信システム６は、送信装置１Ａと、受信装置２３０とを備えている。受信装置２３０は、入力部２３１～２３６を有している。動作モードＭ３では、出力部ＤＲＶ１が信号ＳＩＧ１を単相信号として送信し、入力部２３１がこの信号ＳＩＧ１を受信する。信号ＳＩＧ２～ＳＩＧ６についても同様である。
図３５は、入力部２３１の一構成例を表すものである。なお、以下では入力部２３１を例に説明するが、入力部２３２～２３６についても同様である。入力部２３１は、抵抗素子２３８と、アンプ２３９とを有している。抵抗素子２３８は、通信システム６の終端抵抗として機能するものであり、抵抗値は、この例では、５０［Ω］程度である。抵抗素子２３８の一端は入力端子Ｔin31などに接続され、他端にはバイアス電圧Ｖ２が供給される。アンプ２３９の正入力端子は、抵抗素子２３８の一端および入力端子Ｔin31に接続され、負入力端子には、バイアス電圧Ｖ３が供給される。
この構成により、通信システム６では、単相信号によりデータを送受信することができるようになっている。
ここで、セレクタ３４は、本開示における「第４の出力制御回路」の一具体例に対応する。セレクタ３５，３６は、本開示における「第５の出力制御回路」の一具体例に対応する。動作モードＭ３は、本開示における「第３の動作モード」の一具体例に対応する。
動作モードＭ１（差動モード）および動作モードＭ２（３相モード）では、送信部２０Ａのセレクタ３６は信号Ｎ３３を選択し、セレクタ４６は信号Ｎ４３を選択し、セレクタ５６は信号Ｎ５３を選択する。これにより、送信部２０Ａは、動作モードＭ１（差動モード）において、上記実施の形態の場合（図１５Ａ，１５Ｂ，１６）と同様に動作し、動作モードＭ２（３相モード）において、上記実施の形態の場合（図１７）と同様に動作する。
図３６は、動作モードＭ３における送信部２０Ａの一動作例を表すものである。動作モードＭ３では、送信部２０Ａは、受信装置に対して単相信号によりデータを送信する。
動作モードＭ３では、制御部２９Ａは、クロック信号ＣＬＫと、低レベル（“０”）の制御信号ＭＳＷと、高レベル（“１”）の制御信号ＭＳＷ２と、所定のレベルの制御信号ＳＥＬを生成する。
シリアライザＳＥＲ１～ＳＥＲ６は、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ１～ＤＡＴＡ６をシリアライズすることによりシリアル信号Ｓ１～Ｓ６をそれぞれ生成する。
制御信号ＭＳＷが低レベル（“０”）であるので、分配回路２１はシリアル信号Ｓ１をフリップフロップ３１に供給し、分配回路２２はシリアル信号Ｓ２をフリップフロップ３２に供給し、分配回路２３はシリアル信号Ｓ３をフリップフロップ４１に供給し、分配回路２４はシリアル信号Ｓ４をフリップフロップ４２に供給し、分配回路２５はシリアル信号Ｓ５をフリップフロップ５１に供給し、分配回路２６はシリアル信号Ｓ６をフリップフロップ５２に供給する。
フリップフロップ３１は、クロック信号ＣＬＫに基づいて、分配回路２１の出力信号（シリアル信号Ｓ１）をサンプリングし、サンプリングされた信号を信号Ｐ３１として出力するとともに、その信号Ｐ３１の反転信号を信号Ｎ３１として出力する。セレクタ３４は、制御信号ＳＥＬに基づいて、信号Ｐ３１を選択することにより信号Ｓ３４を生成する。
制御信号ＭＳＷが低レベル（“０”）であるので、出力部ＤＲＶ１は信号Ｓ３４に基づいて信号ＳＩＧ１を生成する。具体的には、出力部ＤＲＶ１は、信号Ｓ３４に含まれる信号Ｐ３４が高レベルであり、信号Ｎ３４が低レベルである場合には、信号ＳＩＧ１の電圧を高レベル電圧ＶＨにし、信号Ｓ３４に含まれる信号Ｐ３４が低レベルであり、信号Ｎ３４が高レベルである場合には、信号ＳＩＧ１の電圧を低レベル電圧ＶＬにする。このようにして、送信部２０Ａは、信号ＳＩＧ１を単相信号として送信する。
フリップフロップ３２は、クロック信号ＣＬＫに基づいて、分配回路２２の出力信号（シリアル信号Ｓ２）をサンプリングし、サンプリングされた信号を出力する。ラッチ３３は、クロック信号ＣＬＫに基づいて、フリップフロップ３２の出力信号をラッチし、ラッチされた信号を信号Ｐ３３として出力するとともに、その信号Ｐ３３の反転信号を信号Ｎ３３として出力する。セレクタ３６は、制御信号ＭＳＷ２に基づいて信号Ｐ３３を選択する。セレクタ３５は、制御信号ＳＥＬに基づいて、セレクタ３６により選択された信号Ｐ３３に基づいて信号Ｓ３５を生成する。出力部ＤＲＶ２は、信号Ｓ３５に基づいて信号ＳＩＧ２を生成する。このようにして、送信部２０Ａは、信号ＳＩＧ２を単相信号として送信する。
以上、信号ＳＩＧ１，ＳＩＧ２を例に挙げて説明したが、信号ＳＩＧ３～ＳＩＧ６についても同様である。
このように、動作モードＭ３では、送信装置１Ａは、受信装置に対して単相信号によりデータを送信する。
［変形例１－７］
上記実施の形態では、送信装置１は、複数の動作モードを有するようにしたが、これに限定されるものではない。これに代えて、例えば、複数の動作モードを設けず、３相信号によりデータを送信するように構成してもよい。以下に、本変形例に係る送信装置１Ｂについて詳細に説明する。
図３７は、送信装置１Ｂの一構成例を表すものである。送信装置１Ｂは、処理部１０Ｂと、送信部２０Ｂとを有している。
処理部１０Ｂは、上記実施の形態に係る処理部１０と同様に、所定の処理を行うことにより、６組のパラレル信号ＤＡＴＡ１～ＤＡＴＡ６を生成するように構成される。処理部１０Ｂは、入れ替え回路１２Ｂ，１３Ｂを有している。入れ替え回路１２Ｂは、パラレル信号ＤＴ２およびパラレル信号ＤＴ３を互いに入れ替えるように構成される。これにより、処理部１０Ｂは、パラレル信号ＤＴ３をパラレル信号ＤＡＴＡ２として出力するとともに、パラレル信号ＤＴ２をパラレル信号ＤＡＴＡ３として出力するようになっている。同様に、入れ替え回路１３Ｂは、パラレル信号ＤＴ５およびパラレル信号ＤＴ６を互いに入れ替えるように構成される。これにより、処理部１０Ｂは、パラレル信号ＤＴ６をパラレル信号ＤＡＴＡ５として出力するとともに、パラレル信号ＤＴ５をパラレル信号ＤＡＴＡ６として出力するようになっている。
送信部２０Ｂは、パラレル信号ＤＡＴＡ１～ＤＡＴＡ６に基づいて信号ＳＩＧ１～ＳＩＧ６を生成し、これらの信号ＳＩＧ１～ＳＩＧ６を出力端子Ｔout1～Ｔout6からそれぞれ出力するように構成される。送信部２０Ｂは、受信装置に対して３相信号によりデータを送信するようになっている。
図３８は、送信部２０Ｂの一構成例を表すものである。送信部２０Ｂは、シリアライザＳＥＲ１～ＳＥＲ６と、生成回路６１～６６と、フリップフロップ（Ｆ／Ｆ）部７１～７６と、出力部ＤＲＶ１Ｂ～ＤＲＶ６Ｂと、制御部２９Ｂとを有している。
シリアライザＳＥＲ１は、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ１をシリアライズしてシリアル信号Ｓ１を生成し、このシリアル信号Ｓ１を生成回路６１，６２に供給するように構成される。シリアライザＳＥＲ２は、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ２をシリアライズしてシリアル信号Ｓ２を生成し、このシリアル信号Ｓ２を生成回路６１，６３に供給するように構成される。シリアライザＳＥＲ３は、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ３をシリアライズしてシリアル信号Ｓ３を生成し、このシリアル信号Ｓ３を生成回路６２，６３に供給するように構成される。シリアライザＳＥＲ４は、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ４をシリアライズしてシリアル信号Ｓ４を生成し、このシリアル信号Ｓ４を生成回路６４，６５に供給するように構成される。シリアライザＳＥＲ５は、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ５をシリアライズしてシリアル信号Ｓ５を生成し、このシリアル信号Ｓ５を生成回路６４，６６に供給するように構成される。シリアライザＳＥＲ６は、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ６をシリアライズしてシリアル信号Ｓ６を生成し、このシリアル信号Ｓ６を生成回路６５，６６に供給するように構成される。
生成回路６１は、シリアル信号Ｓ１およびシリアル信号Ｓ２に基づいて、４つの信号を生成するように構成される。生成回路６１の入力端子Ａ１はシリアライザＳＥＲ１に接続され、入力端子Ａ２はシリアライザＳＥＲ２に接続される。フリップフロップ部７１は、クロック信号ＣＬＫに基づいて、生成回路６１から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７１を出力するように構成される。
生成回路６２は、シリアル信号Ｓ３およびシリアル信号Ｓ１に基づいて、４つの信号を生成するように構成される。生成回路６２の入力端子Ａ１はシリアライザＳＥＲ３に接続され、入力端子Ａ２はシリアライザＳＥＲ１に接続される。フリップフロップ部７２は、クロック信号ＣＬＫに基づいて、生成回路６２から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７２を出力するように構成される。
生成回路６３は、シリアル信号Ｓ２およびシリアル信号Ｓ３に基づいて、４つの信号を生成するように構成される。生成回路６３の入力端子Ａ１はシリアライザＳＥＲ２に接続され、入力端子Ａ２はシリアライザＳＥＲ３に接続される。フリップフロップ部７３は、クロック信号ＣＬＫに基づいて、生成回路６３から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７３を出力するように構成される。
生成回路６４は、シリアル信号Ｓ４およびシリアル信号Ｓ５に基づいて、４つの信号を生成するように構成される。生成回路６４の入力端子Ａ１はシリアライザＳＥＲ４に接続され、入力端子Ａ２はシリアライザＳＥＲ５に接続される。フリップフロップ部７４は、クロック信号ＣＬＫに基づいて、生成回路６４から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７４を出力するように構成される。
生成回路６５は、シリアル信号Ｓ６およびシリアル信号Ｓ４に基づいて、４つの信号を生成するように構成される。生成回路６５の入力端子Ａ１はシリアライザＳＥＲ６に接続され、入力端子Ａ２はシリアライザＳＥＲ４に接続される。フリップフロップ部７５は、クロック信号ＣＬＫに基づいて、生成回路６５から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７５を出力するように構成される。
生成回路６６は、シリアル信号Ｓ５およびシリアル信号Ｓ６に基づいて、４つの信号を生成するように構成される。生成回路６６の入力端子Ａ１はシリアライザＳＥＲ５に接続され、入力端子Ａ２はシリアライザＳＥＲ６に接続される。フリップフロップ部７６は、クロック信号ＣＬＫに基づいて、生成回路６６から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７６を出力するように構成される。
出力部ＤＲＶ１Ｂは、フリップフロップ部７１から出力された信号Ｓ７１に基づいて、出力端子Ｔout1の電圧を設定するように構成される。出力部ＤＲＶ２Ｂは、フリップフロップ部７２から出力された信号Ｓ７２に基づいて、出力端子Ｔout2の電圧を設定するように構成される。出力部ＤＲＶ３Ｂは、フリップフロップ部７３から出力された信号Ｓ７３に基づいて、出力端子Ｔout3の電圧を設定するように構成される。出力部ＤＲＶ４Ｂは、フリップフロップ部７４から出力された信号Ｓ７４に基づいて、出力端子Ｔout4の電圧を設定するように構成される。出力部ＤＲＶ５Ｂは、フリップフロップ部７５から出力された信号Ｓ７５に基づいて、出力端子Ｔout5の電圧を設定するように構成される。出力部ＤＲＶ６Ｂは、フリップフロップ部７６から出力された信号Ｓ７６に基づいて、出力端子Ｔout6の電圧を設定するように構成される。
図３９は、出力部ＤＲＶ１Ｂの一構成例を表すものである。この図３９は、説明の便宜上、生成回路６１およびフリップフロップ部７１をも図示している。出力部ＤＲＶ１Ｂは、トランジスタ１１１，１１４，１１５，１１８と、抵抗素子１１２，１１３，１１６，１１７とを有している。出力部ＤＲＶ１Ｂは、上記実施の形態に係る出力部ＤＲＶ１（図５）から、セレクタ１０１～１０４を省いたものである。出力部ＤＲＶ２Ｂ～ＤＲＶ６Ｂについても同様である。
制御部２９Ｂ（図３８）は、送信部２０Ｂを制御するように構成される。制御部２９Ｂは、クロック信号ＣＬＫおよび電圧Ｖ１を生成するようになっている。
［変形例１－８］
上記実施の形態では、送信部２０に６つの出力部ＤＲＶ１～ＤＲＶ６を設けたが、これに限定されるものではなく、これに代えて、例えば、図４０に示す送信部２０Ｃのように、４つの出力部ＤＲＶ１～ＤＲＶ４を設けてもよい。この送信部２０Ｃは、上記実施の形態に係る送信部２０（図３）から、シリアライザＳＥＲ５，ＳＥＲ６、生成回路６４～６６、フリップフロップ部７４～７６、フリップフロップ５１，５２、ラッチ５３、セレクタ５４，５５、および出力部ＤＲＶ５，ＤＲＶ６を省いたものである。この例では、出力部ＤＲＶ４に供給される信号Ｓ７４に含まれる４つの信号を全て“０”に設定している。この構成により、送信部２０Ｃは、動作モードＭ１では、信号ＳＩＧ１，ＳＩＧ２が差動信号を構成し、信号ＳＩＧ３，ＳＩＧ４が差動信号を構成する。また、動作モードＭ２では、信号ＳＩＧ１～ＳＩＧ３が３相信号を構成する。
また、例えば、図４１に示す送信部２０Ｄのように、３つの出力部ＤＲＶ１～ＤＲＶ３を設けてもよい。この送信部２０Ｄは、上記実施の形態に係る送信部２０（図３）から、シリアライザＳＥＲ４～ＳＥＲ６、生成回路６４～６６、フリップフロップ部７４～７６、フリップフロップ４１，４２、ラッチ４３、セレクタ４４，４５、フリップフロップ５１，５２、ラッチ５３、セレクタ５４，５５、および出力部ＤＲＶ４～ＤＲＶ６を省いたものである。この例では、出力部ＤＲＶ３に供給される信号Ｓ４４に含まれる２つの信号を全て“０”に設定している。この構成により、送信部２０Ｄは、動作モードＭ１では、信号ＳＩＧ１，ＳＩＧ２が差動信号を構成する。また、動作モードＭ２では、信号ＳＩＧ１～ＳＩＧ３が３相信号を構成する。
［変形例１－９］
上記実施の形態では、送信部２０に６つのシリアライザＳＥＲ１～ＳＥＲ６を設け、分配回路２１～２６が、シリアライザＳＥＲ１～ＳＥＲ６の出力信号を分配するようにしたが、これに限定されるものではない。以下に、本変形例に係る送信部２０Ｅについて詳細に説明する。
図４２は、送信部２０Ｅの一構成例を表すものである。送信部２０Ｅは、分配回路１３１～１３６と、シリアライザＳＥＲ１１～ＳＥＲ１６と、シリアライザＳＥＲ２１～２６とを有している。
分配回路１３１は、制御信号ＭＳＷに基づいて、パラレル信号ＤＡＴＡ１を、シリアライザＳＥＲ２１またはシリアライザＳＥＲ１１に選択的に供給するように構成される。分配回路１３１は、制御信号ＭＳＷが高レベル（“１”）である場合に、パラレル信号ＤＡＴＡ１をシリアライザＳＥＲ１１に供給し、制御信号ＭＳＷが低レベル（“０”）である場合に、パラレル信号ＤＡＴＡ１をシリアライザＳＥＲ２１に供給するようになっている。同様に、分配回路１３２は、制御信号ＭＳＷに基づいて、パラレル信号ＤＡＴＡ２を、シリアライザＳＥＲ２２またはシリアライザＳＥＲ１２に選択的に供給するように構成される。分配回路１３３は、制御信号ＭＳＷに基づいて、パラレル信号ＤＡＴＡ３を、シリアライザＳＥＲ２３またはシリアライザＳＥＲ１３に選択的に供給するように構成される。分配回路１３４は、制御信号ＭＳＷに基づいて、パラレル信号ＤＡＴＡ４を、シリアライザＳＥＲ２４またはシリアライザＳＥＲ１４に選択的に供給するように構成される。分配回路１３５は、制御信号ＭＳＷに基づいて、パラレル信号ＤＡＴＡ５を、シリアライザＳＥＲ２５またはシリアライザＳＥＲ１５に選択的に供給するように構成される。分配回路１３６は、制御信号ＭＳＷに基づいて、パラレル信号ＤＡＴＡ６を、シリアライザＳＥＲ２６またはシリアライザＳＥＲ１６に選択的に供給するように構成される。
シリアライザＳＥＲ２１は、動作モードＭ２において、クロック信号ＣＬＫに基づいて、分配回路１３１の出力信号（パラレル信号ＤＡＴＡ１）をシリアライズしてシリアル信号を生成し、生成したシリアル信号を生成回路６１，６２に供給するように構成される。シリアライザＳＥＲ２２は、動作モードＭ２において、クロック信号ＣＬＫに基づいて、分配回路１３２の出力信号（パラレル信号ＤＡＴＡ２）をシリアライズしてシリアル信号を生成し、生成したシリアル信号を生成回路６１，６３に供給するように構成される。シリアライザＳＥＲ２３は、動作モードＭ２において、クロック信号ＣＬＫに基づいて、分配回路１３３の出力信号（パラレル信号ＤＡＴＡ３）をシリアライズしてシリアル信号を生成し、生成したシリアル信号を生成回路６２，６３に供給するように構成される。シリアライザＳＥＲ２４は、動作モードＭ２において、クロック信号ＣＬＫに基づいて、分配回路１３４の出力信号（パラレル信号ＤＡＴＡ４）をシリアライズしてシリアル信号を生成し、生成したシリアル信号を生成回路６４，６５に供給するように構成される。シリアライザＳＥＲ２５は、動作モードＭ２において、クロック信号ＣＬＫに基づいて、分配回路１３５の出力信号（パラレル信号ＤＡＴＡ５）をシリアライズしてシリアル信号を生成し、生成したシリアル信号を生成回路６４，６６に供給するように構成される。シリアライザＳＥＲ２６は、動作モードＭ２において、クロック信号ＣＬＫに基づいて、分配回路１３６の出力信号（パラレル信号ＤＡＴＡ６）をシリアライズしてシリアル信号を生成し、生成したシリアル信号を生成回路６５，６６に供給するように構成される。
シリアライザＳＥＲ１１は、動作モードＭ１において、クロック信号ＣＬＫに基づいて、分配回路１３１の出力信号（パラレル信号ＤＡＴＡ１）をシリアライズしてシリアル信号を生成し、生成したシリアル信号をフリップフロップ３１に供給するように構成される。シリアライザＳＥＲ１２は、動作モードＭ１において、クロック信号ＣＬＫに基づいて、分配回路１３２の出力信号（パラレル信号ＤＡＴＡ２）をシリアライズしてシリアル信号を生成し、生成したシリアル信号をフリップフロップ３２に供給するように構成される。シリアライザＳＥＲ１３は、動作モードＭ１において、クロック信号ＣＬＫに基づいて、分配回路１３３の出力信号（パラレル信号ＤＡＴＡ３）をシリアライズしてシリアル信号を生成し、生成したシリアル信号をフリップフロップ４１に供給するように構成される。シリアライザＳＥＲ１４は、動作モードＭ１において、クロック信号ＣＬＫに基づいて、分配回路１３４の出力信号（パラレル信号ＤＡＴＡ４）をシリアライズしてシリアル信号を生成し、生成したシリアル信号をフリップフロップ４２に供給するように構成される。シリアライザＳＥＲ１５は、動作モードＭ１において、クロック信号ＣＬＫに基づいて、分配回路１３５の出力信号（パラレル信号ＤＡＴＡ５）をシリアライズしてシリアル信号を生成し、生成したシリアル信号をフリップフロップ５１に供給するように構成される。シリアライザＳＥＲ１６は、動作モードＭ１において、クロック信号ＣＬＫに基づいて、分配回路１３６の出力信号（パラレル信号ＤＡＴＡ６）をシリアライズしてシリアル信号を生成し、生成したシリアル信号をフリップフロップ５２に供給するように構成される。
ここで、シリアライザＳＥＲ２１は、本開示における「第１のシリアライザ」の一具体例に対応する。シリアライザＳＥＲ２２は、本開示における「第２のシリアライザ」の一具体例に対応する。シリアライザＳＥＲ２３は、本開示における「第３のシリアライザ」の一具体例に対応する。シリアライザＳＥＲ１１は、本開示における「第４のシリアライザ」の一具体例に対応する。シリアライザＳＥＲ１２は、本開示における「第５のシリアライザ」の一具体例に対応する。シリアライザＳＥＲ２１から出力されるシリアル信号は、本開示における「第１のシリアル信号」の一具体例に対応する。シリアライザＳＥＲ２２から出力されるシリアル信号は、本開示における「第２のシリアル信号」の一具体例に対応する。シリアライザＳＥＲ２３から出力されるシリアル信号は、本開示における「第３のシリアル信号」の一具体例に対応する。シリアライザＳＥＲ１１から出力されるシリアル信号は、本開示における「第４のシリアル信号」の一具体例に対応する。シリアライザＳＥＲ１２から出力されるシリアル信号は、本開示における「第５のシリアル信号」の一具体例に対応する。動作モードＭ２は、本開示における「第１の動作モード」の一具体例に対応する。動作モードＭ１は、本開示における「第２の動作モード」の一具体例に対応する。
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
＜２．第２の実施の形態＞
次に、第２の実施の形態に係る送信装置３００について説明する。本実施の形態に係る送信装置３００は、入力端子の順番が異なる様々な受信装置との間で通信を行うことができるように構成されたものである。なお、上記第１の実施の形態に係る送信装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
図４３Ａ～４３Ｆは、送信装置３００が適用される通信システム３の一構成例を表すものである。通信システム３は、３相信号を用いて通信を行うように構成される。通信システム３は、送信装置３００と、受信装置４００とを有している。送信装置３００は、受信装置４００に対して、信号ＳＩＧ１～ＳＩＧ３を３相信号として送信し、受信装置４００は、これらの信号ＳＩＧ１～ＳＩＧ３を受信するようになっている。
送信装置３００および受信装置４００は、様々なベンダから供給されるため、図４３Ａ～４３Ｆに示したように、送信装置３００の出力端子Ｔout1，Ｔout2，Ｔout3の順番が、受信装置４００の入力端子Ｔin21，Ｔin22，Ｔin23の順番と異なる場合があり得る。
図４３Ａに示した通信システム２Ａでは、受信装置４００Ａの入力端子は、入力端子Ｔin21，Ｔin22，Ｔin23の順に並んでいる。この場合には、送信装置３００の出力端子Ｔout1は、受信装置４００Ａの入力端子Ｔin21と伝送線路２０１を介して接続され、送信装置３００の出力端子Ｔout2は、受信装置４００Ａの入力端子Ｔin22と伝送線路２０２を介して接続され、送信装置３００の出力端子Ｔout3は、受信装置４００Ａの入力端子Ｔin23と伝送線路２０３を介して接続される。
図４３Ｂに示した通信システム２Ｂでは、受信装置４００Ｂの入力端子は、入力端子Ｔin21，Ｔin23，Ｔin22の順に並んでいる。この場合には、送信装置３００の出力端子Ｔout1は、受信装置４００Ｂの入力端子Ｔin21と伝送線路２０１を介して接続され、送信装置３００の出力端子Ｔout2は、受信装置４００Ｂの入力端子Ｔin23と伝送線路２０２を介して接続され、送信装置３００の出力端子Ｔout3は、受信装置４００Ｂの入力端子Ｔin22と伝送線路２０３を介して接続される。
図４３Ｃに示した通信システム２Ｃでは、受信装置４００Ｃの入力端子は、入力端子Ｔin22，Ｔin21，Ｔin23の順に並んでいる。この場合には、送信装置３００の出力端子Ｔout1は、受信装置４００Ｃの入力端子Ｔin22と伝送線路２０１を介して接続され、送信装置３００の出力端子Ｔout2は、受信装置４００Ｃの入力端子Ｔin21と伝送線路２０２を介して接続され、送信装置３００の出力端子Ｔout3は、受信装置４００Ｃの入力端子Ｔin23と伝送線路２０３を介して接続される。
図４３Ｄに示した通信システム２Ｄでは、受信装置４００Ｄの入力端子は、入力端子Ｔin22，Ｔin23，Ｔin21の順に並んでいる。この場合には、送信装置３００の出力端子Ｔout1は、受信装置４００Ｄの入力端子Ｔin22と伝送線路２０１を介して接続され、送信装置３００の出力端子Ｔout2は、受信装置４００Ｄの入力端子Ｔin23と伝送線路２０２を介して接続され、送信装置３００の出力端子Ｔout3は、受信装置４００Ｄの入力端子Ｔin21と伝送線路２０３を介して接続される。
図４３Ｅに示した通信システム２Ｅでは、受信装置４００Ｅの入力端子は、入力端子Ｔin23，Ｔin21，Ｔin22の順に並んでいる。この場合には、送信装置３００の出力端子Ｔout1は、受信装置４００Ｅの入力端子Ｔin23と伝送線路２０１を介して接続され、送信装置３００の出力端子Ｔout2は、受信装置４００Ｅの入力端子Ｔin21と伝送線路２０２を介して接続され、送信装置３００の出力端子Ｔout3は、受信装置４００Ｅの入力端子Ｔin22と伝送線路２０３を介して接続される。
図４３Ｆに示した通信システム２Ｆでは、受信装置４００Ｆの入力端子は、入力端子Ｔin23，Ｔin22，Ｔin21の順に並んでいる。この場合には、送信装置３００の出力端子Ｔout1は、受信装置４００Ｆの入力端子Ｔin23と伝送線路２０１を介して接続され、送信装置３００の出力端子Ｔout2は、受信装置４００Ｆの入力端子Ｔin22と伝送線路２０２を介して接続され、送信装置３００の出力端子Ｔout3は、受信装置４００Ｆの入力端子Ｔin21と伝送線路２０３を介して接続される。
送信装置３００は、信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３の間で信号パターンを入れ替えることができるよう構成される。これにより、通信システム２では、例えば、送信装置３００と受信装置４００との間の配線が交差しないようにすることができるようになっている。
図４４は、送信装置３００の一構成例を表すものである。送信装置３００は、処理部３１０と、送信部３２０とを備えている。
処理部３１０は、所定の処理を行うことにより、３組のパラレル信号ＤＡＴＡ１～ＤＡＴＡ３を生成するように構成される。パラレル信号ＤＡＴＡ１～ＤＡＴＡ３のそれぞれは、この例では最大で８ビットのビット幅を有する信号である。処理部３１０は、処理回路３１１と、入れ替え回路３１２と、入れ替え回路３１３とを有している。
処理回路３１１は、所定の処理を行うことにより、３組のパラレル信号ＤＴ１１～ＤＴ１３を生成するように構成される。パラレル信号ＤＴ１１～ＤＴ１３のそれぞれは、３組のパラレル信号ＤＡＴＡ１～ＤＡＴＡ３のそれぞれと同様に、この例では最大で８ビットのビット幅を有する信号である。
入れ替え回路３１２は、上記第１の実施の形態に係る入れ替え回路１２と同様に、パラレル信号ＤＴ２およびパラレル信号ＤＴ３を互いに入れ替え、パラレル信号ＤＴ３をパラレル信号ＤＴ２Ａとして出力するとともに、パラレル信号ＤＴ２をパラレル信号ＤＴ３Ａとして出力するように構成される。
入れ替え回路３１３は、モード制御信号ＭＳＥＬ２に基づいて、パラレル信号ＤＴ１，ＤＴ２Ａ，ＤＴ３Ａを入れ替えるように構成される。モード制御信号ＭＳＥＬ２は、受信装置４００における入力端子Ｔin21，Ｔin22，Ｔin23の順番に応じた信号である。
図４５は、入れ替え回路３１２の一動作例を表すものである。入れ替え回路３１２は、６つの動作モードＭＡ～ＭＦを有している。
受信装置４００の入力端子が、入力端子Ｔin21，Ｔin22，Ｔin23の順に並んでいる場合（図４３Ａ）には、動作モードは動作モードＭＡに設定される。この場合には、入れ替え回路３１３は、パラレル信号ＤＴ１をパラレル信号ＤＡＴＡ１として出力し、パラレル信号ＤＴ２Ａをパラレル信号ＤＡＴＡ２として出力し、パラレル信号ＤＴ３Ａをパラレル信号ＤＡＴＡ３として出力する。
受信装置４００の入力端子が、入力端子Ｔin21，Ｔin23，Ｔin22の順に並んでいる場合（図４３Ｂ）には、動作モードは動作モードＭＢに設定される。この場合には、入れ替え回路３１３は、パラレル信号ＤＴ３Ａの反転信号をパラレル信号ＤＡＴＡ１として出力し、パラレル信号ＤＴ１の反転信号をパラレル信号ＤＡＴＡ２として出力し、パラレル信号ＤＴ２Ａの反転信号をパラレル信号ＤＡＴＡ３として出力する。
受信装置４００の入力端子が、入力端子Ｔin22，Ｔin21，Ｔin23の順に並んでいる場合（図４３Ｃ）には、動作モードは動作モードＭＣに設定される。この場合には、入れ替え回路３１３は、パラレル信号ＤＴ１の反転信号をパラレル信号ＤＡＴＡ１として出力し、パラレル信号ＤＴ２Ａの反転信号をパラレル信号ＤＡＴＡ２として出力し、パラレル信号ＤＴ３Ａの反転信号をパラレル信号ＤＡＴＡ３として出力する。
受信装置４００の入力端子が、入力端子Ｔin22，Ｔin23，Ｔin21の順に並んでいる場合（図４３Ｄ）には、動作モードは動作モードＭＤに設定される。この場合には、入れ替え回路３１３は、パラレル信号ＤＴ２Ａをパラレル信号ＤＡＴＡ１として出力し、パラレル信号ＤＴ１をパラレル信号ＤＡＴＡ２として出力し、パラレル信号ＤＴ３Ａをパラレル信号ＤＡＴＡ３として出力する。
受信装置４００の入力端子が、入力端子Ｔin23，Ｔin21，Ｔin22の順に並んでいる場合（図４３Ｅ）には、動作モードは動作モードＭＥに設定される。この場合には、入れ替え回路３１３は、パラレル信号ＤＴ３Ａをパラレル信号ＤＡＴＡ１として出力し、パラレル信号ＤＴ２Ａをパラレル信号ＤＡＴＡ２として出力し、パラレル信号ＤＴ１をパラレル信号ＤＡＴＡ３として出力する。
受信装置４００の入力端子が、入力端子Ｔin23，Ｔin22，Ｔin21の順に並んでいる場合（図４３Ｆ）には、動作モードは動作モードＭＦに設定される。この場合には、入れ替え回路３１３は、パラレル信号ＤＴ２Ａの反転信号をパラレル信号ＤＡＴＡ１として出力し、パラレル信号ＤＴ３Ａの反転信号をパラレル信号ＤＡＴＡ２として出力し、パラレル信号ＤＴ１の反転信号をパラレル信号ＤＡＴＡ３として出力するようになっている。
送信部３２０（図４４）は、パラレル信号ＤＡＴＡ１～ＤＡＴＡ３に基づいて信号ＳＩＧ１～ＳＩＧ３を生成し、これらの信号ＳＩＧ１～ＳＩＧ３を出力端子Ｔout1～Ｔout3からそれぞれ出力するように構成される。
図４６は、送信部３２０の一構成例を表すものである。送信部３２０は、シリアライザＳＥＲ１～ＳＥＲ３と、生成回路６１～６３と、フリップフロップ（Ｆ／Ｆ）部７１～７６と、出力部ＤＲＶ１Ｂ～ＤＲＶ６Ｂと、制御部２９Ｂとを有している。
シリアライザＳＥＲ１は、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ１をシリアライズしてシリアル信号Ｓ１を生成し、このシリアル信号Ｓ１を生成回路６１，６２に供給するように構成される。シリアライザＳＥＲ２は、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ２をシリアライズしてシリアル信号Ｓ２を生成し、このシリアル信号Ｓ２を生成回路６１，６３に供給するように構成される。シリアライザＳＥＲ３は、クロック信号ＣＬＫに基づいて、パラレル信号ＤＡＴＡ３をシリアライズしてシリアル信号Ｓ３を生成し、このシリアル信号Ｓ３を生成回路６２，６３に供給するように構成される。
生成回路６１は、シリアル信号Ｓ１およびシリアル信号Ｓ２に基づいて、４つの信号を生成するように構成される。生成回路６１の入力端子Ａ１はシリアライザＳＥＲ１に接続され、入力端子Ａ２はシリアライザＳＥＲ２に接続される。フリップフロップ部７１は、クロック信号ＣＬＫに基づいて、生成回路６１から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７１を出力するように構成される。
生成回路６２は、シリアル信号Ｓ３およびシリアル信号Ｓ１に基づいて、４つの信号を生成するように構成される。生成回路６２の入力端子Ａ１はシリアライザＳＥＲ３に接続され、入力端子Ａ２はシリアライザＳＥＲ１に接続される。フリップフロップ部７２は、クロック信号ＣＬＫに基づいて、生成回路６２から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７２を出力するように構成される。
生成回路６３は、シリアル信号Ｓ２およびシリアル信号Ｓ３に基づいて、４つの信号を生成するように構成される。生成回路６３の入力端子Ａ１はシリアライザＳＥＲ２に接続され、入力端子Ａ２はシリアライザＳＥＲ３に接続される。フリップフロップ部７３は、クロック信号ＣＬＫに基づいて、生成回路６３から出力された４つの信号をサンプリングし、サンプリングされた４つの信号を含む信号Ｓ７３を出力するように構成される。
出力部ＤＲＶ１Ｂは、フリップフロップ部７１から出力された信号Ｓ７１に基づいて、出力端子Ｔout1の電圧を設定するように構成される。出力部ＤＲＶ２Ｂは、フリップフロップ部７２から出力された信号Ｓ７２に基づいて、出力端子Ｔout2の電圧を設定するように構成される。出力部ＤＲＶ３Ｂは、フリップフロップ部７３から出力された信号Ｓ７３に基づいて、出力端子Ｔout3の電圧を設定するように構成される。
制御部２９Ｂは、送信部３２０を制御するように構成される。制御部２９Ｂは、クロック信号ＣＬＫおよび電圧Ｖ１を生成するようになっている。
送信部３２０は、上記第１の実施の形態に係る送信部２０（図１４）と同様に、シリアライザＳＥＲ１，ＳＥＲ２，ＳＥＲ３がこの順に配置されるとともに、生成回路６１，６２，６３がこの順に配置される。シリアライザＳＥＲ１～ＳＥＲ３と、生成回路６１～６３との間には、配線領域が設けられている。この配線領域では、シリアライザＳＥＲ１から生成回路６１，６２に信号が伝達され、シリアライザＳＥＲ２から生成回路６１，６３に信号が伝達され、シリアライザＳＥＲ３から生成回路６２，６３に信号が伝達されるようになっている。
図４７は、通信システム２の一動作例を表すものである。この例では、処理回路３１１は、パラレル信号ＤＴ１，ＤＴ２，ＤＴ３に含まれる互いに対応する３つのビットを“１，０，０”に設定したときの動作を示している。すなわち、図７に示したように、送信装置３００は、シンボル“＋ｘ”を送信しようとしている。
入れ替え回路３１２は、パラレル信号ＤＴ２およびパラレル信号ＤＴ３を互いに入れ替える。これにより、パラレル信号ＤＴ１，ＤＴ２Ａ，ＤＴ３Ａは“１，０，０”を含む。
通信システム２Ａ（動作モードＭＡ）では、入れ替え回路３１３は、図４５に示したように、パラレル信号ＤＴ１をパラレル信号ＤＡＴＡ１として出力し、パラレル信号ＤＴ２Ａをパラレル信号ＤＡＴＡ２として出力し、パラレル信号ＤＴ３Ａをパラレル信号ＤＡＴＡ３として出力する。よって、パラレル信号ＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ３は“１，０，０”を含む。よって、シリアライザＳＥＲ１，ＳＥＲ２，ＳＥＲ３が生成するシリアル信号Ｓ１，Ｓ２，Ｓ３は同様に“１，０，０”を含む。この場合には、図７に示したように、送信装置３００の出力端子Ｔout1，Ｔout2，Ｔout3の電圧は、“ＶＨ，ＶＬ，ＶＭ”に設定される。図４３Ａに示したように、動作モードＭＡでは、送信装置３００の出力端子Ｔout1，Ｔout2，Ｔout3は、受信装置４００Ａの入力端子Ｔin21，Ｔin22，Ｔin23にそれぞれ接続されるので、受信装置４００Ａの入力端子Ｔin21，Ｔin22，Ｔin23における電圧は“ＶＨ，ＶＬ，ＶＭ”になる。このようにして、受信装置４００Ａは、シンボル“＋ｘ”を受信する。
通信システム２Ｂ（動作モードＭＢ）では、入れ替え回路３１３は、図４５に示したように、パラレル信号ＤＴ３Ａの反転信号をパラレル信号ＤＡＴＡ１として出力し、パラレル信号ＤＴ１の反転信号をパラレル信号ＤＡＴＡ２として出力し、パラレル信号ＤＴ２Ａの反転信号をパラレル信号ＤＡＴＡ３として出力する。よって、パラレル信号ＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ３は“１，０，１”を含む。よって、シリアライザＳＥＲ１，ＳＥＲ２，ＳＥＲ３が生成するシリアル信号Ｓ１，Ｓ２，Ｓ３は同様に“１，０，１”を含む。この場合には、図７に示したように、送信装置３００の出力端子Ｔout1，Ｔout2，Ｔout3の電圧は、“ＶＨ，ＶＭ，ＶＬ”に設定される。図４３Ｂに示したように、動作モードＭＢでは、送信装置３００の出力端子Ｔout1，Ｔout2，Ｔout3は、受信装置４００Ｂの入力端子Ｔin21，Ｔin23，Ｔin22にそれぞれ接続されるので、受信装置４００Ｂの入力端子Ｔin21，Ｔin22，Ｔin23における電圧は“ＶＨ，ＶＬ，ＶＭ”になる。このようにして、受信装置４００Ｂは、シンボル“＋ｘ”を受信する。
通信システム２Ｃ（動作モードＭＣ）では、入れ替え回路３１３は、図４５に示したように、パラレル信号ＤＴ１の反転信号をパラレル信号ＤＡＴＡ１として出力し、パラレル信号ＤＴ２Ａの反転信号をパラレル信号ＤＡＴＡ２として出力し、パラレル信号ＤＴ３Ａの反転信号をパラレル信号ＤＡＴＡ３として出力する。よって、パラレル信号ＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ３は“０，１，１”を含む。よって、シリアライザＳＥＲ１，ＳＥＲ２，ＳＥＲ３が生成するシリアル信号Ｓ１，Ｓ２，Ｓ３は同様に“０，１，１”を含む。この場合には、図７に示したように、送信装置３００の出力端子Ｔout1，Ｔout2，Ｔout3の電圧は、“ＶＬ，ＶＨ，ＶＭ”に設定される。図４３Ｃに示したように、動作モードＭＣでは、送信装置３００の出力端子Ｔout1，Ｔout2，Ｔout3は、受信装置４００Ｃの入力端子Ｔin22，Ｔin21，Ｔin23にそれぞれ接続されるので、受信装置４００Ｃの入力端子Ｔin21，Ｔin22，Ｔin23における電圧は“ＶＨ，ＶＬ，ＶＭ”になる。このようにして、受信装置４００Ｃは、シンボル“＋ｘ”を受信する。
通信システム２Ｄ（動作モードＭＤ）では、入れ替え回路３１３は、図４５に示したように、パラレル信号ＤＴ２Ａをパラレル信号ＤＡＴＡ１として出力し、パラレル信号ＤＴ１をパラレル信号ＤＡＴＡ２として出力し、パラレル信号ＤＴ３Ａをパラレル信号ＤＡＴＡ３として出力する。よって、パラレル信号ＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ３は“０，１，０”を含む。よって、シリアライザＳＥＲ１，ＳＥＲ２，ＳＥＲ３が生成するシリアル信号Ｓ１，Ｓ２，Ｓ３は同様に“０，１，０”を含む。この場合には、図７に示したように、送信装置３００の出力端子Ｔout1，Ｔout2，Ｔout3の電圧は、“ＶＬ，ＶＭ，ＶＨ”に設定される。図４３Ｄに示したように、動作モードＭＤでは、送信装置３００の出力端子Ｔout1，Ｔout2，Ｔout3は、受信装置４００Ｄの入力端子Ｔin22，Ｔin23，Ｔin21にそれぞれ接続されるので、受信装置４００Ｄの入力端子Ｔin21，Ｔin22，Ｔin23における電圧は“ＶＨ，ＶＬ，ＶＭ”になる。このようにして、受信装置４００Ｄは、シンボル“＋ｘ”を受信する。
通信システム２Ｅ（動作モードＭＥ）では、入れ替え回路３１３は、図４５に示したように、パラレル信号ＤＴ３Ａをパラレル信号ＤＡＴＡ１として出力し、パラレル信号ＤＴ２Ａをパラレル信号ＤＡＴＡ２として出力し、パラレル信号ＤＴ１をパラレル信号ＤＡＴＡ３として出力する。よって、パラレル信号ＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ３は“０，０，１”を含む。よって、シリアライザＳＥＲ１，ＳＥＲ２，ＳＥＲ３が生成するシリアル信号Ｓ１，Ｓ２，Ｓ３は同様に“０，０，１”を含む。この場合には、図７に示したように、送信装置３００の出力端子Ｔout1，Ｔout2，Ｔout3の電圧は、“ＶＭ，ＶＨ，ＶＬ”に設定される。図４３Ｅに示したように、動作モードＭＥでは、送信装置３００の出力端子Ｔout1，Ｔout2，Ｔout3は、受信装置４００Ｅの入力端子Ｔin23，Ｔin21，Ｔin22にそれぞれ接続されるので、受信装置４００Ｅの入力端子Ｔin21，Ｔin22，Ｔin23における電圧は“ＶＨ，ＶＬ，ＶＭ”になる。このようにして、受信装置４００Ｅは、シンボル“＋ｘ”を受信する。
通信システム２Ｆ（動作モードＭＦ）では、入れ替え回路３１３は、図４５に示したように、パラレル信号ＤＴ２Ａの反転信号をパラレル信号ＤＡＴＡ１として出力し、パラレル信号ＤＴ３Ａの反転信号をパラレル信号ＤＡＴＡ２として出力し、パラレル信号ＤＴ１の反転信号をパラレル信号ＤＡＴＡ３として出力する。よって、パラレル信号ＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ３は“１，１，０”を含む。よって、シリアライザＳＥＲ１，ＳＥＲ２，ＳＥＲ３が生成するシリアル信号Ｓ１，Ｓ２，Ｓ３は同様に“１，１，０”を含む。この場合には、図７に示したように、送信装置３００の出力端子Ｔout1，Ｔout2，Ｔout3の電圧は、“ＶＭ，ＶＬ，ＶＨ”に設定される。図４３Ｆに示したように、動作モードＭＣでは、送信装置３００の出力端子Ｔout1，Ｔout2，Ｔout3は、受信装置４００Ｆの入力端子Ｔin23，Ｔin22，Ｔin21にそれぞれ接続されるので、受信装置４００Ｆの入力端子Ｔin21，Ｔin22，Ｔin23における電圧は“ＶＨ，ＶＬ，ＶＭ”になる。このようにして、受信装置４００Ｆは、シンボル“＋ｘ”を受信する。
このように、通信システム２Ａ～２Ｆのいずれの場合でも、受信装置４００は、シンボル“＋ｘ”を受信することができる。
送信装置３００では、入れ替え回路３１２を設け、動作モードに応じて、パラレル信号ＤＴ１１～ＤＴ１３を入れ替えるようにした。これにより、送信装置３００では、信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３の間で信号パターンを入れ替えることができる。これにより、通信システム２では、送信装置３００と受信装置４００との間の配線を交差させることなく、通信を行うことができる。通信システム２では、このように配線が交差しないので、例えば波形品質が劣化するおそれを低減することができるため、シンボルレートを高めることができる
以上のように本実施の形態では、入れ替え回路３１２を設け、動作モードに応じて、パラレル信号を入れ替えるようにしたので、送信装置と受信装置との間の配線を交差させることなく通信を行うことができるため、シンボルレートを高めることができる。その他の効果は、上記第１の実施の形態の場合と同様である。
＜３．適用例＞
次に、上記実施の形態および変形例で説明した送信装置の適用例について説明する。
図４８は、上記実施の形態等の送信装置が適用されるスマートフォン７００（多機能携帯電話）の外観を表すものである。このスマートフォン７００には、様々なデバイスが搭載されており、それらのデバイス間でデータのやり取りを行う通信システムにおいて、上記実施の形態等の送信装置が適用されている。
図４９は、スマートフォン７００に用いられるアプリケーションプロセッサ７１０の一構成例を表すものである。アプリケーションプロセッサ７１０は、ＣＰＵ（Central Processing Unit）７１１と、メモリ制御部７１２と、電源制御部７１３と、外部インタフェース７１４と、ＧＰＵ（Graphics Processing Unit）７１５と、メディア処理部７１６と、ディスプレイ制御部７１７と、ＭＩＰＩ（Mobile Industry Processor Interface）インタフェース７１８とを有している。ＣＰＵ７１１、メモリ制御部７１２、電源制御部７１３、外部インタフェース７１４、ＧＰＵ７１５、メディア処理部７１６、ディスプレイ制御部７１７は、この例では、システムバス７１９に接続され、このシステムバス７１９を介して、互いにデータのやり取りをすることができるようになっている。
ＣＰＵ７１１は、プログラムに従って、スマートフォン７００で扱われる様々な情報を処理するものである。メモリ制御部７１２は、ＣＰＵ７１１が情報処理を行う際に使用するメモリ９０１を制御するものである。電源制御部７１３は、スマートフォン７００の電源を制御するものである。
外部インタフェース７１４は、外部デバイスと通信するためのインタフェースであり、この例では、無線通信部９０２およびイメージセンサ８１０と接続されている。無線通信部９０２は、携帯電話の基地局と無線通信をするものであり、例えば、ベースバンド部や、ＲＦ（Radio Frequency）フロントエンド部などを含んで構成される。イメージセンサ８１０は、画像を取得するものであり、例えばＣＭＯＳセンサを含んで構成される。
ＧＰＵ７１５は、画像処理を行うものである。メディア処理部７１６は、音声や、文字や、図形などの情報を処理するものである。ディスプレイ制御部７１７は、ＭＩＰＩインタフェース７１８を介して、ディスプレイ９０４を制御するものである。ＭＩＰＩインタフェース７１８は画像信号をディスプレイ９０４に送信するものである。画像信号としては、例えば、ＹＵＶ形式やＲＧＢ形式などの信号を用いることができる。このＭＩＰＩインタフェース７１８には、例えば、上記実施の形態等の送信装置が適用される。
図５０は、イメージセンサ８１０の一構成例を表すものである。イメージセンサ８１０は、センサ部８１１と、ＩＳＰ（Image Signal Processor）８１２と、ＪＰＥＧ（Joint Photographic Experts Group）エンコーダ８１３と、ＣＰＵ８１４と、ＲＡＭ（Random Access Memory）８１５と、ＲＯＭ（Read Only Memory）８１６と、電源制御部８１７と、Ｉ2Ｃ（Inter-Integrated Circuit）インタフェース８１８と、ＭＩＰＩインタフェース８１９とを有している。これらの各ブロックは、この例では、システムバス８２０に接続され、このシステムバス８２０を介して、互いにデータのやり取りをすることができるようになっている。
センサ部８１１は、画像を取得するものであり、例えばＣＭＯＳセンサにより構成されるものである。ＩＳＰ８１２は、センサ部８１１が取得した画像に対して所定の処理を行うものである。ＪＰＥＧエンコーダ８１３は、ＩＳＰ８１２が処理した画像をエンコードしてＪＰＥＧ形式の画像を生成するものである。ＣＰＵ８１４は、プログラムに従ってイメージセンサ８１０の各ブロックを制御するものである。ＲＡＭ８１５は、ＣＰＵ８１４が情報処理を行う際に使用するメモリである。ＲＯＭ８１６は、ＣＰＵ８１４において実行されるプログラムを記憶するものである。電源制御部８１７は、イメージセンサ８１０の電源を制御するものである。Ｉ2Ｃインタフェース８１８は、アプリケーションプロセッサ７１０から制御信号を受け取るものである。また、図示していないが、イメージセンサ８１０は、アプリケーションプロセッサ７１０から、制御信号に加えてクロック信号をも受け取るようになっている。具体的には、イメージセンサ８１０は、様々な周波数のクロック信号に基づいて動作できるよう構成されている。ＭＩＰＩインタフェース８１９は、画像信号をアプリケーションプロセッサ７１０に送信するものである。画像信号としては、例えば、ＹＵＶ形式やＲＧＢ形式などの信号を用いることができる。このＭＩＰＩインタフェース８１９には、例えば、上記実施の形態等の送信装置が適用される。
以上、いくつかの実施の形態および変形例、ならびにそれらの具体的な応用例および電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、上記の実施の形態では、出力部ＤＲＶ１は、トランジスタ１１１，１１５のうちの一方をオン状態にするとともに、トランジスタ１１４，１１８のうちの一方をオン状態にすることにより、出力端子Ｔout1の電圧を中レベル電圧ＶＭに設定したが、これに限定されるものではない。これに代えて、例えば、トランジスタ１１１，１１４，１１５，１１８の全てをオフ状態にしてもよい。この場合には、例えば、出力部ＤＲＶ１の出力インピーダンスはハイインピーダンス状態になる。これにより、出力端子Ｔout1の電圧は、受信装置における終端抵抗を介して、中レベル電圧ＶＭに設定される。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、シンボルレートを高めることができる。
（１）第１のシリアル信号を生成可能な第１のシリアライザと、
第２のシリアル信号を生成可能な第２のシリアライザと、
第３のシリアル信号を生成可能な第３のシリアライザと、
第１の出力端子の電圧を、第１の電圧、第２の電圧、および前記第１の電圧と前記第２の電圧との間の第３の電圧のうちのいずれかに設定可能な第１の出力部と、
前記第１のシリアル信号および前記第２のシリアル信号に基づいて前記第１の出力部の動作を制御可能な第１の出力制御回路と、
第２の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能な第２の出力部と、
前記第３のシリアル信号および前記第１のシリアル信号に基づいて前記第２の出力部の動作を制御可能な第２の出力制御回路と、
第３の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能な第３の出力部と、
前記第２のシリアル信号および前記第３のシリアル信号に基づいて前記第３の出力部の動作を制御可能な第３の出力制御回路と
を備え、
前記第１のシリアライザ、前記第２のシリアライザ、および前記第３のシリアライザは、半導体基板においてこの順に配置され、
前記第１の出力制御回路、前記第２の出力制御回路、および前記第３の出力制御回路は、前記半導体基板においてこの順に配置された
送信装置。
（２）前記第１の出力制御回路は、前記第１のシリアル信号および前記第２のシリアル信号が互いに等しい場合には、前記第１の出力部が前記第１の出力端子の電圧を前記第３の電圧に設定するように、前記第１の出力部の動作を制御可能であり、
前記第２の出力制御回路は、前記第３のシリアル信号および前記第１のシリアル信号が互いに等しい場合には、前記第２の出力部が前記第２の出力端子の電圧を前記第３の電圧に設定するように、前記第２の出力部の動作を制御可能であり、
前記第３の出力制御回路は、前記第２のシリアル信号および前記第３のシリアル信号が互いに等しい場合には、前記第３の出力部が前記第３の出力端子の電圧を前記第３の電圧に設定するように、前記第３の出力部の動作を制御可能である
前記（１）に記載の送信装置。
（３）前記第１の出力制御回路は、前記第１のシリアル信号が第１の論理を示し、前記第２のシリアル信号が第２の論理を示す場合には、前記第１の出力部が前記第１の出力端子の電圧を前記第１の電圧に設定し、前記第１のシリアル信号が前記第２の論理を示し、前記第２のシリアル信号が前記第１の論理を示す場合には、前記第１の出力部が前記第１の出力端子の電圧を前記第２の電圧に設定するように、前記第１の出力部の動作を制御可能であり、
前記第２の出力制御回路は、前記第３のシリアル信号が前記第１の論理を示し、前記第１のシリアル信号が前記第２の論理を示す場合には、前記第２の出力部が前記第２の出力端子の電圧を前記第１の電圧に設定し、前記第３のシリアル信号が前記第２の論理を示し、前記第１のシリアル信号が前記第１の論理を示す場合には、前記第２の出力部が前記第２の出力端子の電圧を前記第２の電圧に設定するように、前記第２の出力部の動作を制御可能であり、
前記第３の出力制御回路は、前記第２のシリアル信号が前記第１の論理を示し、前記第３のシリアル信号が前記第２の論理を示す場合には、前記第３の出力部が前記第３の出力端子の電圧を前記第１の電圧に設定し、前記第２のシリアル信号が前記第２の論理を示し、前記第３のシリアル信号が前記第１の論理を示す場合には、前記第３の出力部が前記第３の出力端子の電圧を前記第２の電圧に設定するように、前記第３の出力部の動作を制御可能である
前記（１）または（２）に記載の送信装置。
（４）前記第１の出力部は、
第１の電源ノードに導かれた第１の端子と、前記第１の出力端子に導かれた第２の端子とを有する第１のスイッチと、
第２の電源ノードに導かれた第１の端子と、前記第１の出力端子に導かれた第２の端子とを有する第２のスイッチと、
前記第１の電源ノードに導かれた第１の端子と、前記第１の出力端子に導かれた第２の端子とを有する第３のスイッチと、
前記第２の電源ノードに導かれた第１の端子と、前記第１の出力端子に導かれた第２の端子とを有する第４のスイッチと
を有し、
前記第１のスイッチおよび前記第３のスイッチをオン状態にするとともに、前記第２のスイッチおよび前記第４のスイッチをオフ状態にすることにより、前記第１の出力端子の電圧を前記第１の電圧に設定可能であり、
前記第２のスイッチおよび前記第４のスイッチをオン状態にするとともに、前記第１のスイッチおよび前記第３のスイッチをオフ状態にすることにより、前記第１の出力端子の電圧を前記第２の電圧に設定可能であり、
前記第１のスイッチおよび前記第３のスイッチのうちの一方をオン状態にし他方をオフ状態にするとともに、前記第２のスイッチおよび前記第４のスイッチのうちの一方をオン状態にし他方をオフ状態にすることにより、前記第１の出力端子の電圧を前記第３の電圧に設定可能である
前記（１）～（３）のいずれかに記載の送信装置。
（５）前記第１のシリアル信号および前記第２のシリアル信号に基づいて前記第１の出力部の動作を制御可能な第４の出力制御回路と、
前記第１のシリアル信号の反転信号および前記第２のシリアル信号の反転信号に基づいて前記第２の出力部の動作を制御可能な第５の出力制御回路と
を備え、
前記送信装置は、第１の動作モードおよび第２の動作モードを含む複数の動作モードのうちの一つで動作可能であり、
前記第１の出力部は、前記第１の動作モードにおいて、前記第１の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能であり、前記第２の動作モードにおいて、前記第１の出力端子の電圧を、第４の電圧または第５の電圧に設定可能であり、
前記第２の出力部は、前記第１の動作モードにおいて、前記第２の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能であり、前記第２の動作モードにおいて、前記第２の出力端子の電圧を、前記第４の電圧または前記第５の電圧に設定可能であり、
前記第３の出力部は、前記第１の動作モードにおいて、前記第３の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能であり、
前記第１の出力制御回路は、前記第１の動作モードにおいて、前記第１の出力部の動作を制御可能であり、
前記第２の出力制御回路は、前記第１の動作モードにおいて、前記第２の出力部の動作を制御可能であり、
前記第３の出力制御回路は、前記第１の動作モードにおいて、前記第３の出力部の動作を制御可能であり、
前記第４の出力制御回路は、前記第２の動作モードにおいて、前記第１の出力部の動作を制御可能であり、
前記第５の出力制御回路は、前記第２の動作モードにおいて、前記第２の出力部の動作を制御可能である
前記（１）～（４）のいずれかに記載の送信装置。
（６）前記第４の出力制御回路は、前記第１のシリアル信号および前記第２のシリアル信号を交互に選択可能な第１のセレクタを有し、
前記第５の出力制御回路は、前記第１のセレクタが前記第１のシリアル信号を選択する場合には前記第１のシリアル信号の前記反転信号を選択可能であり、前記第１のセレクタが前記第２のシリアル信号を選択する場合には前記第２のシリアル信号の前記反転信号を選択可能な第２のセレクタを有し、
前記第１の出力部は、前記第１のセレクタにより選択された信号に基づいて、前記第１の出力端子の電圧を前記第４の電圧または前記第５の電圧に選択的に設定可能であり、
前記第２の出力部は、前記第２のセレクタにより選択された信号に基づいて、前記第２の出力端子の電圧を前記第４の電圧または前記第５の電圧に選択的に設定可能である
前記（５）に記載の送信装置。
（７）前記第１の出力部は、
第１の電源ノードに導かれた第１の端子と、前記第１の出力端子に導かれた第２の端子とを有する第１のスイッチと、
第２の電源ノードに導かれた第１の端子と、前記第１の出力端子に導かれた第２の端子とを有する第２のスイッチと、
前記第１の電源ノードに導かれた第１の端子と、前記第１の出力端子に導かれた第２の端子とを有する第３のスイッチと、
前記第２の電源ノードに導かれた第１の端子と、前記第１の出力端子に導かれた第２の端子とを有する第４のスイッチと
を有し、
前記第１のスイッチおよび前記第３のスイッチをオン状態にするとともに、前記第２のスイッチおよび前記第４のスイッチをオフ状態にすることにより、前記第１の出力端子の電圧を前記第４の電圧に設定可能であり、
前記第２のスイッチおよび前記第４のスイッチをオン状態にするとともに、前記第１のスイッチおよび前記第３のスイッチをオフ状態にすることにより、前記第１の出力端子の電圧を前記第５の電圧に設定可能である
前記（５）または（６）に記載の送信装置。
（８）前記第５の出力制御回路は、前記第１のシリアル信号の反転信号、前記第２のシリアル信号の反転信号、および前記第２のシリアル信号に基づいて前記第２の出力部の動作を制御可能であり、
前記複数の動作モードは、さらに第３の動作モードを含み、
前記第１の出力部は、前記第３の動作モードにおいて、前記第１の出力端子の電圧を、第６の電圧または第７の電圧に設定可能であり、
前記第２の出力部は、前記第３の動作モードにおいて、前記第２の出力端子の電圧を、前記第６の電圧または前記第７の電圧に設定可能であり、
前記第４の出力制御回路は、前記第３の動作モードにおいて、前記第１のシリアル信号に基づいて、前記第１の出力部の動作を制御可能であり、
前記第５の出力制御回路は、前記第３の動作モードにおいて、前記第２のシリアル信号に基づいて、前記第２の出力部の動作を制御可能である
前記（５）～（７）のいずれかに記載の送信装置。
（９）第１の送信パラレル信号、第２の送信パラレル信号、および第３の送信パラレル信号を生成可能な処理部をさらに備え、
前記処理部は、
第１のパラレル信号、第２のパラレル信号、および第３のパラレル信号を生成可能であり、前記第１のパラレル信号を前記第１の送信パラレル信号として出力可能な第１の処理回路と、
前記第１の動作モードにおいて、前記第２のパラレル信号を前記第３の送信パラレル信号として出力するとともに前記第３のパラレル信号を前記第２の送信パラレル信号として出力可能であり、前記第２の動作モードにおいて、前記第２のパラレル信号を前記第２の送信パラレル信号として出力するとともに前記第３のパラレル信号を前記第３の送信パラレル信号として出力可能な第２の処理回路と
を有し、
前記第１のシリアライザは、前記第１の送信パラレル信号に基づいて前記第１のシリアル信号を生成可能であり、
前記第２のシリアライザは、前記第２の送信パラレル信号に基づいて前記第２のシリアル信号を生成可能であり、
前記第３のシリアライザは、前記第３の送信パラレル信号に基づいて前記第３のシリアル信号を生成可能である
前記（５）～（８）のいずれかに記載の送信装置。
（１０）第１の送信パラレル信号、第２の送信パラレル信号、および第３の送信パラレル信号を生成可能であり、前記第１の送信パラレル信号、前記第２の送信パラレル信号、および前記第３の送信パラレル信号のビット数を変更可能な処理部をさらに備え、
前記第１のシリアライザは、前記第１の送信パラレル信号に基づいて前記第１のシリアル信号を生成可能であり、
前記第２のシリアライザは、前記第２の送信パラレル信号に基づいて前記第２のシリアル信号を生成可能であり、
前記第３のシリアライザは、前記第３の送信パラレル信号に基づいて前記第３のシリアル信号を生成可能である
前記（１）～（９）のいずれかに記載の送信装置。
（１１）前記第１のシリアライザは、
複数のシリアライザと、
前記複数のシリアライザから出力された信号を順次選択することにより前記第１のシリアル信号を生成可能なセレクタと
を有する
前記（１）～（１０）のいずれかに記載の送信装置。
（１２）第１の送信パラレル信号、第２の送信パラレル信号、および第３の送信パラレル信号を生成可能な処理部をさらに備え、
前記処理部は、
第１のパラレル信号、第２のパラレル信号、および第３のパラレル信号を生成可能な第３の処理回路と、
前記第１のパラレル信号、前記第２のパラレル信号、および前記第３のパラレル信号を入れ替える第１の処理、および前記第１のパラレル信号の反転信号、前記第２のパラレル信号の反転信号、および前記第３のパラレル信号の反転信号を入れ替える第２の処理のうちの一方を行うことにより、前記第１の送信パラレル信号、前記第２の送信パラレル信号、および前記第３の送信パラレル信号を生成可能な第４の処理回路と
を有し、
前記第１のシリアライザは、前記第１の送信パラレル信号に基づいて前記第１のシリアル信号を生成可能であり、
前記第２のシリアライザは、前記第２の送信パラレル信号に基づいて前記第２のシリアル信号を生成可能であり、
前記第３のシリアライザは、前記第３の送信パラレル信号に基づいて前記第３のシリアル信号を生成可能である
前記（１）～（１１）のいずれかに記載の送信装置。
（１３）第４のシリアル信号を生成可能な第４のシリアライザと、
第５のシリアル信号を生成可能な第５のシリアライザと
前記第４のシリアル信号および前記第５のシリアル信号に基づいて前記第１の出力部の動作を制御可能な第４の出力制御回路と、
前記第４のシリアル信号の反転信号および前記第５のシリアル信号の反転信号に基づいて前記第２の出力部の動作を制御可能な第５の出力制御回路と
を備え、
前記送信装置は、第１の動作モードおよび第２の動作モードを含む複数の動作モードのうちの一つで動作可能であり、
前記第１の出力部は、前記第１の動作モードにおいて、前記第１の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能であり、前記第２の動作モードにおいて、前記第１の出力端子の電圧を、第４の電圧または第５の電圧に設定可能であり、
前記第２の出力部は、前記第１の動作モードにおいて、前記第２の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能であり、前記第２の動作モードにおいて、前記第２の出力端子の電圧を、前記第４の電圧または前記第５の電圧に設定可能であり、
前記第３の出力部は、前記第１の動作モードにおいて、前記第３の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能であり、
前記第１の出力制御回路は、前記第１の動作モードにおいて、前記第１の出力部の動作を制御可能であり、
前記第２の出力制御回路は、前記第１の動作モードにおいて、前記第２の出力部の動作を制御可能であり、
前記第３の出力制御回路は、前記第１の動作モードにおいて、前記第３の出力部の動作を制御可能であり、
前記第４の出力制御回路は、前記第２の動作モードにおいて、前記第１の出力部の動作を制御可能であり、
前記第５の出力制御回路は、前記第２の動作モードにおいて、前記第２の出力部の動作を制御可能である
前記（１）～（４）のいずれかに記載の送信装置。
（１３）送信装置と
前記送信装置から送信された信号を受信可能な受信装置と
を備え、
前記送信装置は、
第１のシリアル信号を生成可能な第１のシリアライザと、
第２のシリアル信号を生成可能な第２のシリアライザと、
第３のシリアル信号を生成可能な第３のシリアライザと、
第１の出力端子の電圧を、第１の電圧、第２の電圧、および前記第１の電圧と前記第２の電圧との間の第３の電圧のうちのいずれかに設定可能な第１の出力部と、
前記第１のシリアル信号および前記第２のシリアル信号に基づいて前記第１の出力部の動作を制御可能な第１の出力制御回路と、
第２の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能な第２の出力部と、
前記第３のシリアル信号および前記第１のシリアル信号に基づいて前記第２の出力部の動作を制御可能な第２の出力制御回路と、
第３の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能な第３の出力部と、
前記第２のシリアル信号および前記第３のシリアル信号に基づいて前記第３の出力部の動作を制御可能な第３の出力制御回路と
を有し、
前記第１のシリアライザ、前記第２のシリアライザ、および前記第３のシリアライザは、半導体基板においてこの順に配置され、
前記第１の出力制御回路、前記第２の出力制御回路、および前記第３の出力制御回路は、前記半導体基板においてこの順に配置された
通信システム。
本出願は、日本国特許庁において２０１９年５月２９日に出願された日本特許出願番号２０１９－０９９９２２号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (14)

  1. 第１のシリアル信号を生成可能な第１のシリアライザと、
    第２のシリアル信号を生成可能な第２のシリアライザと、
    第３のシリアル信号を生成可能な第３のシリアライザと、
    第１の出力端子の電圧を、第１の電圧、第２の電圧、および前記第１の電圧と前記第２の電圧との間の第３の電圧のうちのいずれかに設定可能な第１の出力部と、
    前記第１のシリアル信号および前記第２のシリアル信号に基づいて前記第１の出力部の動作を制御可能な第１の出力制御回路と、
    第２の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能な第２の出力部と、
    前記第３のシリアル信号および前記第１のシリアル信号に基づいて前記第２の出力部の動作を制御可能な第２の出力制御回路と、
    第３の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能な第３の出力部と、
    前記第２のシリアル信号および前記第３のシリアル信号に基づいて前記第３の出力部の動作を制御可能な第３の出力制御回路と
    を備え、
    前記第１のシリアライザ、前記第２のシリアライザ、および前記第３のシリアライザは、半導体基板においてこの順に配置され、
    前記第１の出力制御回路、前記第２の出力制御回路、および前記第３の出力制御回路は、前記半導体基板においてこの順に配置された
    送信装置。
  2. 前記第１の出力制御回路は、前記第１のシリアル信号および前記第２のシリアル信号が互いに等しい場合には、前記第１の出力部が前記第１の出力端子の電圧を前記第３の電圧に設定するように、前記第１の出力部の動作を制御可能であり、
    前記第２の出力制御回路は、前記第３のシリアル信号および前記第１のシリアル信号が互いに等しい場合には、前記第２の出力部が前記第２の出力端子の電圧を前記第３の電圧に設定するように、前記第２の出力部の動作を制御可能であり、
    前記第３の出力制御回路は、前記第２のシリアル信号および前記第３のシリアル信号が互いに等しい場合には、前記第３の出力部が前記第３の出力端子の電圧を前記第３の電圧に設定するように、前記第３の出力部の動作を制御可能である
    請求項１に記載の送信装置。
  3. 前記第１の出力制御回路は、前記第１のシリアル信号が第１の論理を示し、前記第２のシリアル信号が第２の論理を示す場合には、前記第１の出力部が前記第１の出力端子の電圧を前記第１の電圧に設定し、前記第１のシリアル信号が前記第２の論理を示し、前記第２のシリアル信号が前記第１の論理を示す場合には、前記第１の出力部が前記第１の出力端子の電圧を前記第２の電圧に設定するように、前記第１の出力部の動作を制御可能であり、
    前記第２の出力制御回路は、前記第３のシリアル信号が前記第１の論理を示し、前記第１のシリアル信号が前記第２の論理を示す場合には、前記第２の出力部が前記第２の出力端子の電圧を前記第１の電圧に設定し、前記第３のシリアル信号が前記第２の論理を示し、前記第１のシリアル信号が前記第１の論理を示す場合には、前記第２の出力部が前記第２の出力端子の電圧を前記第２の電圧に設定するように、前記第２の出力部の動作を制御可能であり、
    前記第３の出力制御回路は、前記第２のシリアル信号が前記第１の論理を示し、前記第３のシリアル信号が前記第２の論理を示す場合には、前記第３の出力部が前記第３の出力端子の電圧を前記第１の電圧に設定し、前記第２のシリアル信号が前記第２の論理を示し、前記第３のシリアル信号が前記第１の論理を示す場合には、前記第３の出力部が前記第３の出力端子の電圧を前記第２の電圧に設定するように、前記第３の出力部の動作を制御可能である
    請求項１に記載の送信装置。
  4. 前記第１の出力部は、
    第１の電源ノードに導かれた第１の端子と、前記第１の出力端子に導かれた第２の端子とを有する第１のスイッチと、
    第２の電源ノードに導かれた第１の端子と、前記第１の出力端子に導かれた第２の端子とを有する第２のスイッチと、
    前記第１の電源ノードに導かれた第１の端子と、前記第１の出力端子に導かれた第２の端子とを有する第３のスイッチと、
    前記第２の電源ノードに導かれた第１の端子と、前記第１の出力端子に導かれた第２の端子とを有する第４のスイッチと
    を有し、
    前記第１のスイッチおよび前記第３のスイッチをオン状態にするとともに、前記第２のスイッチおよび前記第４のスイッチをオフ状態にすることにより、前記第１の出力端子の電圧を前記第１の電圧に設定可能であり、
    前記第２のスイッチおよび前記第４のスイッチをオン状態にするとともに、前記第１のスイッチおよび前記第３のスイッチをオフ状態にすることにより、前記第１の出力端子の電圧を前記第２の電圧に設定可能であり、
    前記第１のスイッチおよび前記第３のスイッチのうちの一方をオン状態にし他方をオフ状態にするとともに、前記第２のスイッチおよび前記第４のスイッチのうちの一方をオン状態にし他方をオフ状態にすることにより、前記第１の出力端子の電圧を前記第３の電圧に設定可能である
    請求項１に記載の送信装置。
  5. 前記第１のシリアル信号および前記第２のシリアル信号に基づいて前記第１の出力部の動作を制御可能な第４の出力制御回路と、
    前記第１のシリアル信号の反転信号および前記第２のシリアル信号の反転信号に基づいて前記第２の出力部の動作を制御可能な第５の出力制御回路と
    を備え、
    前記送信装置は、第１の動作モードおよび第２の動作モードを含む複数の動作モードのうちの一つで動作可能であり、
    前記第１の出力部は、前記第１の動作モードにおいて、前記第１の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能であり、前記第２の動作モードにおいて、前記第１の出力端子の電圧を、第４の電圧または第５の電圧に設定可能であり、
    前記第２の出力部は、前記第１の動作モードにおいて、前記第２の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能であり、前記第２の動作モードにおいて、前記第２の出力端子の電圧を、前記第４の電圧または前記第５の電圧に設定可能であり、
    前記第３の出力部は、前記第１の動作モードにおいて、前記第３の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能であり、
    前記第１の出力制御回路は、前記第１の動作モードにおいて、前記第１の出力部の動作を制御可能であり、
    前記第２の出力制御回路は、前記第１の動作モードにおいて、前記第２の出力部の動作を制御可能であり、
    前記第３の出力制御回路は、前記第１の動作モードにおいて、前記第３の出力部の動作を制御可能であり、
    前記第４の出力制御回路は、前記第２の動作モードにおいて、前記第１の出力部の動作を制御可能であり、
    前記第５の出力制御回路は、前記第２の動作モードにおいて、前記第２の出力部の動作を制御可能である
    請求項１に記載の送信装置。
  6. 前記第４の出力制御回路は、前記第１のシリアル信号および前記第２のシリアル信号を交互に選択可能な第１のセレクタを有し、
    前記第５の出力制御回路は、前記第１のセレクタが前記第１のシリアル信号を選択する場合には前記第１のシリアル信号の前記反転信号を選択可能であり、前記第１のセレクタが前記第２のシリアル信号を選択する場合には前記第２のシリアル信号の前記反転信号を選択可能な第２のセレクタを有し、
    前記第１の出力部は、前記第１のセレクタにより選択された信号に基づいて、前記第１の出力端子の電圧を前記第４の電圧または前記第５の電圧に選択的に設定可能であり、
    前記第２の出力部は、前記第２のセレクタにより選択された信号に基づいて、前記第２の出力端子の電圧を前記第４の電圧または前記第５の電圧に選択的に設定可能である
    請求項５に記載の送信装置。
  7. 前記第１の出力部は、
    第１の電源ノードに導かれた第１の端子と、前記第１の出力端子に導かれた第２の端子とを有する第１のスイッチと、
    第２の電源ノードに導かれた第１の端子と、前記第１の出力端子に導かれた第２の端子とを有する第２のスイッチと、
    前記第１の電源ノードに導かれた第１の端子と、前記第１の出力端子に導かれた第２の端子とを有する第３のスイッチと、
    前記第２の電源ノードに導かれた第１の端子と、前記第１の出力端子に導かれた第２の端子とを有する第４のスイッチと
    を有し、
    前記第１のスイッチおよび前記第３のスイッチをオン状態にするとともに、前記第２のスイッチおよび前記第４のスイッチをオフ状態にすることにより、前記第１の出力端子の電圧を前記第４の電圧に設定可能であり、
    前記第２のスイッチおよび前記第４のスイッチをオン状態にするとともに、前記第１のスイッチおよび前記第３のスイッチをオフ状態にすることにより、前記第１の出力端子の電圧を前記第５の電圧に設定可能である
    請求項５に記載の送信装置。
  8. 前記第５の出力制御回路は、前記第１のシリアル信号の反転信号、前記第２のシリアル信号の反転信号、および前記第２のシリアル信号に基づいて前記第２の出力部の動作を制御可能であり、
    前記複数の動作モードは、さらに第３の動作モードを含み、
    前記第１の出力部は、前記第３の動作モードにおいて、前記第１の出力端子の電圧を、第６の電圧または第７の電圧に設定可能であり、
    前記第２の出力部は、前記第３の動作モードにおいて、前記第２の出力端子の電圧を、前記第６の電圧または前記第７の電圧に設定可能であり、
    前記第４の出力制御回路は、前記第３の動作モードにおいて、前記第１のシリアル信号に基づいて、前記第１の出力部の動作を制御可能であり、
    前記第５の出力制御回路は、前記第３の動作モードにおいて、前記第２のシリアル信号に基づいて、前記第２の出力部の動作を制御可能である
    請求項５に記載の送信装置。
  9. 第１の送信パラレル信号、第２の送信パラレル信号、および第３の送信パラレル信号を生成可能な処理部をさらに備え、
    前記処理部は、
    第１のパラレル信号、第２のパラレル信号、および第３のパラレル信号を生成可能であり、前記第１のパラレル信号を前記第１の送信パラレル信号として出力可能な第１の処理回路と、
    前記第１の動作モードにおいて、前記第２のパラレル信号を前記第３の送信パラレル信号として出力するとともに前記第３のパラレル信号を前記第２の送信パラレル信号として出力可能であり、前記第２の動作モードにおいて、前記第２のパラレル信号を前記第２の送信パラレル信号として出力するとともに前記第３のパラレル信号を前記第３の送信パラレル信号として出力可能な第２の処理回路と
    を有し、
    前記第１のシリアライザは、前記第１の送信パラレル信号に基づいて前記第１のシリアル信号を生成可能であり、
    前記第２のシリアライザは、前記第２の送信パラレル信号に基づいて前記第２のシリアル信号を生成可能であり、
    前記第３のシリアライザは、前記第３の送信パラレル信号に基づいて前記第３のシリアル信号を生成可能である
    請求項５に記載の送信装置。
  10. 第１の送信パラレル信号、第２の送信パラレル信号、および第３の送信パラレル信号を生成可能であり、前記第１の送信パラレル信号、前記第２の送信パラレル信号、および前記第３の送信パラレル信号のビット数を変更可能な処理部をさらに備え、
    前記第１のシリアライザは、前記第１の送信パラレル信号に基づいて前記第１のシリアル信号を生成可能であり、
    前記第２のシリアライザは、前記第２の送信パラレル信号に基づいて前記第２のシリアル信号を生成可能であり、
    前記第３のシリアライザは、前記第３の送信パラレル信号に基づいて前記第３のシリアル信号を生成可能である
    請求項１に記載の送信装置。
  11. 前記第１のシリアライザは、
    複数のシリアライザと、
    前記複数のシリアライザから出力された信号を順次選択することにより前記第１のシリアル信号を生成可能なセレクタと
    を有する
    請求項１に記載の送信装置。
  12. 第１の送信パラレル信号、第２の送信パラレル信号、および第３の送信パラレル信号を生成可能な処理部をさらに備え、
    前記処理部は、
    第１のパラレル信号、第２のパラレル信号、および第３のパラレル信号を生成可能な第３の処理回路と、
    前記第１のパラレル信号、前記第２のパラレル信号、および前記第３のパラレル信号を入れ替える第１の処理、および前記第１のパラレル信号の反転信号、前記第２のパラレル信号の反転信号、および前記第３のパラレル信号の反転信号を入れ替える第２の処理のうちの一方を行うことにより、前記第１の送信パラレル信号、前記第２の送信パラレル信号、および前記第３の送信パラレル信号を生成可能な第４の処理回路と
    を有し、
    前記第１のシリアライザは、前記第１の送信パラレル信号に基づいて前記第１のシリアル信号を生成可能であり、
    前記第２のシリアライザは、前記第２の送信パラレル信号に基づいて前記第２のシリアル信号を生成可能であり、
    前記第３のシリアライザは、前記第３の送信パラレル信号に基づいて前記第３のシリアル信号を生成可能である
    請求項１に記載の送信装置。
  13. 第４のシリアル信号を生成可能な第４のシリアライザと、
    第５のシリアル信号を生成可能な第５のシリアライザと
    前記第４のシリアル信号および前記第５のシリアル信号に基づいて前記第１の出力部の動作を制御可能な第４の出力制御回路と、
    前記第４のシリアル信号の反転信号および前記第５のシリアル信号の反転信号に基づいて前記第２の出力部の動作を制御可能な第５の出力制御回路と
    を備え、
    前記送信装置は、第１の動作モードおよび第２の動作モードを含む複数の動作モードのうちの一つで動作可能であり、
    前記第１の出力部は、前記第１の動作モードにおいて、前記第１の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能であり、前記第２の動作モードにおいて、前記第１の出力端子の電圧を、第４の電圧または第５の電圧に設定可能であり、
    前記第２の出力部は、前記第１の動作モードにおいて、前記第２の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能であり、前記第２の動作モードにおいて、前記第２の出力端子の電圧を、前記第４の電圧または前記第５の電圧に設定可能であり、
    前記第３の出力部は、前記第１の動作モードにおいて、前記第３の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能であり、
    前記第１の出力制御回路は、前記第１の動作モードにおいて、前記第１の出力部の動作を制御可能であり、
    前記第２の出力制御回路は、前記第１の動作モードにおいて、前記第２の出力部の動作を制御可能であり、
    前記第３の出力制御回路は、前記第１の動作モードにおいて、前記第３の出力部の動作を制御可能であり、
    前記第４の出力制御回路は、前記第２の動作モードにおいて、前記第１の出力部の動作を制御可能であり、
    前記第５の出力制御回路は、前記第２の動作モードにおいて、前記第２の出力部の動作を制御可能である
    請求項１に記載の送信装置。
  14. 送信装置と
    前記送信装置から送信された信号を受信可能な受信装置と
    を備え、
    前記送信装置は、
    第１のシリアル信号を生成可能な第１のシリアライザと、
    第２のシリアル信号を生成可能な第２のシリアライザと、
    第３のシリアル信号を生成可能な第３のシリアライザと、
    第１の出力端子の電圧を、第１の電圧、第２の電圧、および前記第１の電圧と前記第２の電圧との間の第３の電圧のうちのいずれかに設定可能な第１の出力部と、
    前記第１のシリアル信号および前記第２のシリアル信号に基づいて前記第１の出力部の動作を制御可能な第１の出力制御回路と、
    第２の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能な第２の出力部と、
    前記第３のシリアル信号および前記第１のシリアル信号に基づいて前記第２の出力部の動作を制御可能な第２の出力制御回路と、
    第３の出力端子の電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに設定可能な第３の出力部と、
    前記第２のシリアル信号および前記第３のシリアル信号に基づいて前記第３の出力部の動作を制御可能な第３の出力制御回路と
    を有し、
    前記第１のシリアライザ、前記第２のシリアライザ、および前記第３のシリアライザは、半導体基板においてこの順に配置され、
    前記第１の出力制御回路、前記第２の出力制御回路、および前記第３の出力制御回路は、前記半導体基板においてこの順に配置された
    通信システム。
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