KR20030024890A - 로직옵션의 정합구조를 위한 방법 및 장치 - Google Patents

로직옵션의 정합구조를 위한 방법 및 장치 Download PDF

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Abstract

본 발명은 로직회로를 이용하여 메모리 디바이스의 복수개의 버스 폭 구성 중 어느 하나를 선택하는 장치 및 방법에 관한 것이다. 로직회로는 복수의 메모리어레이(33, 34) 중 적어도 어느 하나와 각기 연결되는 복수의 입출력회로(31, 33)와, 입출력회로들 중 적어도 어느 하나와 접속되기 위한 적어도 하나의 어드레스 선택 데이터 패스를 포함한다. 어드레서 선택 데이터 패스에 전송되는 신호는 복수의 어레이 중 입출력회로를 통해 억세스할 하나의 데이터 패스를 선택한다. 넓은 버스 폭 구성을 사용하는 경우, 각각의 입출력회로는 데이터 버스라인에 접속된다. 좁은 버스 폭 구성을 사용하는 경우, 입출력회로들 일부가 데이터버스 라인에 접속되며, 복수개의 메모리어레이로부터의 데이터는 입출력회로 중 일부를 통해 출력되는데, 메모리어레이 입력에 따른 출력으로 선택적으로 연결된다.

Description

로직옵션의 정합구조를 위한 방법 및 장치{METHOD AND APPARATUS FOR COMBINING ARCHITECTURES WITH LOGIC OPTION}
컴퓨터 및 다른 처리시스템을 위한 메모리 서브시스템은, 단일 메모리장치로부터 얻을 수 있는것 보다 대량의 저장용량과 전송률을 지원하기 위해 통상의 버스에 많은 메모리 디바이스를 제공한다. 이러한 시스템에서, 하나 또는 그 이상의 집적회로칩은 메모리 디바이스를 포함하며, 메모리 디바이스가 데이터버스와 연결되도록 한다. 데이터버스는 메모리 디바이스와 예컨데 프로세서 같은 다른 시스템장치 간의 데이터 전송을 용이하게 한다.
데이터버스는 통상 한정된 숫자의 데이터 패스를 가지며, 이 한정된 숫자를 일반적으로 "버스 폭"이라고 칭한다. 대부분의 메모리 서브시스템들에서 버스 폭은 미리 설정된 고정된 값이며, 이는 메모리 디바이스 간에는 미리 설정된 버스 폭의데이터버스를 사용하여야만 데이터의 전송 및 수신이 가능하다는 것을 의미한다.
집척회로 칩을 설계하고 발전시키는 데는 많은 비용이 소요되기 때문에, 칩 공급자들은 대개의 경우 다양한 아키텍쳐나 구조를 갖는 단일의 칩을 설계하여 생산할 것이다. 따라서 다양한 어플리케이션을 위해 동일한 칩디자인이 대량 생산되어 사용되어, 경제 규모와 다른 비용절감 생산기술의 이득을 얻을 수 있다. 이러한 형태의 칩은, 공정 이후 또는 공정 끝 근방에서 원하는 어플리케이션에 사용되기 위한 구조를 가진 형태가 될 것이다.
메모리 디바이스를 포함하는 칩에 있어서, 다양한 어플리케이션 간의 일반적인 파라메터는, 메모리 서브시스템의 데이터버스의 폭이다. 일부 전형적인 메모리버스시스템은, 18bit의 데이터버스 폭을 사용하고, 다른 것들은 36bit나 72bit까지 사용한다. 그러나, 이러한 전형적인 값들이 요구되는 것은 아니며, 어떤 비트수든 데이터버스 폭에는 사용될 수 있다. 상이한 버스 폭을 갖는 다양한 시스템에 사용할 수 있는 메모리 디바이스를 대량 생산하기 위하여, 칩 공급자들은 대개의 경우 단일 칩의 데이터 전송 및 데이트수신 용량을 몇몇 버스 폭의 구조 중 하나에 사용 가능하도록 설계 및 구조화한다. 예를 들어, 하나의 칩이 72비트 또는 36비트의 버스 폭을 갖는 데이터버스와 접속되도록 설계되고, 칩의 구조화 및 규격 또한 이에 따른다.
칩의 용량을 다양하게 구조화하는데 사용되는 기술을 통상 "옵션(option)"이라 칭한다. 전형적인 옵션으로서 "본드(bond)", "바이어(via)" 및 "메탈(metal)"옵션을 예시할 수 있다. 본드, 바이어 및 메탈 옵션은 메모리 디바이스의 하드웨어적인 배선의 다른 방법들을 포함하며, 이에 따라 특정 로직회로와 데이터 패스가 활성화되어 칩이 선택된 구조에 따라 동작을 수행하도록 한다. 예를 들어, 레이저 옵션은 칩 위의 레이저 퓨즈가 끊어지는 경우, 36비트 폭을 갖는 데이터버스와 접속될 시 칩의 메모리 디바이스가 정상동작하도록 하는 칩 회로의 해당 부분을활성화시키 것을 포함할 수 있다. 또 다른 예로서, 전형적인 메탈 옵션은 칩 상의 특정영역에 소량의 도전금속을 형성하여, 72비트의 폭을 갖는 데이터버스와 열결되었을 때 칩의 메모리 디바이스가 정상동작하는 전기적 접속을 충족시키는 것을 포함할 수 있다.
본드, 바이어 및 메탈 옵션은 일반적으로 게이트 및/또는 멀티플렉싱 회로를 패스에 추가하는 것을 포함하는데, 패스에서는 데이터출력 속도가 메모리 디바이스의 동작에 매우 중요하다. 게이트 및/또는 멀티플렉싱 유니트는 통상 속도제한을 가지고 있어, 그에 대한 사용을 덜 바람직하게 한다. 또한, 본드, 바이어 및 메탈 옵션은 복원될 수 없는 경우가 많은데, 하나의 구조에 사용되도록 한번 결정된 경우, 그 칩은 이후 다른 어플리케이션에 사용되도록 다시 구조를 변경할 수 없다는 것을 의미한다. 더군다나, 바이어 및 메탈 옵션에는 일반적으로 칩의 구조의 마지막 또는 구조에 바로 이어서 결정되는 구성의 결정이 요구되어, 사용자의 구성결정의 선택을 제한하고 유연성을 감소시킨다.
따라서, 사용자의 임의대로 버스 폭을 조절할 수 있고, 옵션을 구현한 뒤 원상태로의 복원이 용이하며, 속도제한을 최소화하는, 메모리 디바이스 옵션을 위한 진보된 설계의 필요성이 증대되었다.
본 발명은 단일의 반도체칩에 마련되는 메모리 디바이스의 상호 상이한 버스 폭 구조를 정합시키고, 특히, 로직옵션회로를 이용하여 메모리 디바이스의 복수의 버스 폭 구성 중 어느 하나를 선택하는 장치 및 방법에 관한 것이다.
도 1은 메모리 디바이스의 구성을 선택하기 위한 종래의 옵션 회로의 개략적인 회로 블럭도,
도 2는 본 발명에 따른 회로요소와 구성방법으로 구현된 메모리 디바이스의 개략적인 회로불럭도,
도 3은 도 2의 회로의 일 영역의 개략적인 회로블럭도,
도 4는 도 3의 회로의 일 영역의 개략적인 회로블럭도,
도 5는 본 발명의 다른 실시 예에 따른 회로요소와 구성방법으로 구현된 메모리 디바이스의 개략적인 회로블럭도,
도 6은 도 5의 회로의 일 영역의 개략적인 회로블럭도,
도 7은 본 발명에 따른 구성방법과 회로요소를 사용한 프로세서 시스템이고,
도 8은 도 2의 회로의 일 영역의 개략적인 회로블럭도이다.
본 발명은 로직회로를 이용하여 메모리 디바이스의 복수개의 버스 폭 구성 중 어느 하나를 선택하는 장치 및 방법에 관한 것이다. 로직회로는, 사용자 또는 특정화된 제어로직 회로 및 유용한 버스 폭을 선택하기 위한 데이터 패스를 이용한 메모리시스템에 의하여, 유용한 버스 폭 구성 중 하나에 대한 선택을 변경 가능하게 한다. 이러한 특정화된 제어로직 회로는 메모리 디바이스의 데이터 패스에 가중되는 어떠한 속도제한도 최소화하기 위한 증폭기회로에 장착될 수 있다.
본 발명에 따른 장치 및 방법은, 복수의 메모리어레이 중 적어도 어느 하나와 각기 연결되는 복수의 입출력회로와, 입출력회로들 중 적어도 어느 하나와 접속되는 적어도 하나의 어드레스 선택 데이터 패스를 포함하며, 여기서 메모리어레이 데이터는 희망하는 버스폭에 따라 입출력회로 중 일부 또는 전부를 통해 억세스한다. 넓은 버스 폭 구성일 경우, 각각의 입출력회로의 출력패스는 메모리시스템 데이터버스의 버스라인에 접속된다. 좁은 버스 폭 구성일 경우, 입출력회로들의 서브셋의 단지 하나의 출력패스가 메모리시스템 버스의 버스라인에 접속된다.
본 발명의 하나의 관점에서, 첫번째 데이터 버스 폭은 최초 선택신호가 어드레스 선택 데이터 패스에 수신된 경우, 복수개의 입출력회로를 통하여 메모리어레이 데이터에 억세스하도록 사용되고, 두번째 데이터 버스 폭은, 두번째 선택신호가 어드레스 선택 데이터 패스에 수신된 경우, 복수개의 입출력회로를 통한 메모리어레이 데이터에 억세스하기 위해 사용되도록 하는 로직회로를 제공한다.
본 발명의 다른 관점에서, 로직회로는 각각의 입출력회로는 하나 이상의 메모리어레이에 억세스하기 위한 데이터 패스를 포함하고 선택 로직 유니트는 입출력회로에 의해 억세스되는 하나 이상의 메모리어레이를 표시하도록 한다. 선택 로직 유니트는, 사용자 또는 입출력회로를 통해 하나 이상의 메모리어레이에 접근하는 시스템 선택을 위한 입력 선택로직 데이터 패스를 포함한다.
본 발명의 다른 관점에서, 제1 및 제2 입출력회로를 포함하는 복수의 입출력회로에서, 제1입출력회로는 제1메모리어레이의 데이터에 억세스하도록 연결되고, 제2입출력회로는 제2메모리어레이 또는 제1메모리어레이에 억세스하도록 연결되며, 제1입출력회로의 입력 선택로직 데이터 패스는 제1메모리어레이로부터의 데이터 출력을 선택하고, 제2입출력회로의 입력 선택로직 데이터 패스는 제1메모리어레이 또는 제2메모리어레이로부터의 데이터출력을 선택하기 위한 어드레스 선택 데이터 패스에 연결되는 로직회로를 제공한다.
또 다른 구현으로서, 제1입출력회로 및 제2입출력회로를 포함하는 복수의 입출력회로에서, 제1입출력회로는 제1메모리어레이의 데이터에 억세스되도록 연결되고, 제2입출력회로는 제2메모리어레이 또는 제1입출력회로를 통한 제1메모리어레이의 데이터에 억세스되도록 연결되고, 제1입출력회로의 입력 선택로직 데이터 패스는 제1메모리어레이로부터의 출력데이터를 선택하기 위한 것이고, 제2입출력회로의 입력 선택로직 데이터 패스는 제1메모리어레이 또는 제2메모리어레이로부터의 데이터 출력을 선택하기 위한 어드레스 선택로직 데이터 패스에 연결되는 로직회로를 제공한다. 여기서, 제1메모리어레이로부터의 데이터는 제1입출력회로 또는 제1입출력회로로 전달되는 제2입출력회로를 통해 출력될 수 있다.
상술한 바와 같은 각각의 구현에서, 제1및 제2 입출력회로가 고정된 데이터버스 폭을 갖는 데이터버스에 연결되고, 입출력회로는 고정된 데이터버스 폭에 사용되도록 구성을 변경하는 것이 가능하다. 첫 번째로, 더 넓은 버스 폭을 갖는 구성에서, 어드레스 선택 데이터 패스는 제2입출력회로로부터의 출력을 위한 제2메모리어레이로부터 데이터를 선택하고, 제1입출력회로 및 제2입출력회로는 모두 데이터버스에 연결된다. 두 번째로, 좁은 데이터버스 폭을 갖는 구성에서, 어드레스 선택 데이터 패스는 제2입출력회로로부터의 출력을 위한 제1메모리어레이 및 제2메모리어레이로부터 데이터를 선택하고, 단지 제2입출력회로만이 데이터버스에 연결된다.
본발명의 이러한 효과와 다른 구현 예 및 효과들은 이하 참조도면을 통한 상세한 설명에 따라 더 명백히 이해될 것이다.
본 발명의 메모리 디바이스의 버스 폭 구성의 선택에 대해 상세히 설명한다. 도 1에 도시된 예와 같이, 종래의 메모리 서브시스템은 하나 또는 또 다른 버스폭의 사용을 가능하기 위해, 하드웨어적인 배선방법과 프라이머리 출력 데이터 패스에 멀티플렉서를 개재시키는 구조 옵션을 사용한다
도 1은 종래의 옵션 회로(20)의 예를 도시한 것이다. 상기 옵션 회로(20)는 메모리디바의 메모리어레이로부터의 출력 데이터 패스에 적어도 하나의 위치에 마련된다. 도 1은 각기 상이한 두개의 메모리어레이 Array0와 Array1로부터의 출력데이터 간의 메모리 디바이스의 출력을 스위칭하기 위한, 한 쌍의 멀티플렉서(23, 25)와, 출력버퍼(27)와, 인버터(21)를 도시하고 있다. 하드웨어적인 배선의 신호인 X36_address에 기초하여, 멀티플렉서(23, 25)의 출력은 절환되는데, (a) X36_address가 로우(디지털 "0")일 경우 Array0로부터의 데이터가 출력되고 (b) X36_address가 하이(디지털 "1")일 경우 Array1로부터의 데이터가 출력된다. 멀티플렉서(23, 25)로부터의 출력은 Array0와 Array1의 데이터를 생성하기 위해 출력버퍼(27)와 연결되고, X36_address신호에 따라 메모리 디바이스에 유효한 데이터가 추가된다.
예를 들어, 본드, 와이어, 메탈 옵션을 갖는 통상적인 메모리에는 메모리어레이와 데이터버스 간의 데이터 패스에, 도 1에 따른 회로를 두개 포함하고 있다. 두개의 도 1에 따른 회로는 메모리어레이 Array0과 Array1에 각각 연결될 수 있다. 먼저, 넓은 폭의 버스를 사용하기 위한 메모리 디바이스의 구성은, 도 1에 따른 제1회로의 X36_address 데이터 패스가 하이(디지털"1")로 하드웨어적으로 배선되고, 도 1에 따른 제2회로의 X36_address 데이터 패스는 로우(디지털"0")로 하드웨어적으로 배선된다. 이와는 대조적으로, 두번째로 좁은 폭의 버스를 사용하기 위한 메모리 디바이스의 구성은, 도 1에 따른 제1회로의 X36_address 데이터 패스는 어느 어레이의 데이터(Array0 또는 Array1의 데이터)의 출력을 원하는가에 따라 하이와 로우로 상호 절환되고, 도 1에 따른 제2회로는 무시되어 데이터버스에 추가되지 아니한다. 이런 하드웨어적인 배선방법은 레이저퓨즈를 단락시키거나(본드 옵션), 금속 연결을 사용하여(메탈 옵션) 구현할 수 있으며, 또는 기술분야에 알려진 다른 하드웨어적인 배선기술(예:, 바이어 옵션)을 사용할 수 있다.
상술한 예에서, 첫번째 구성은 넓은 버스폭이 도 1에 따른 제1회로가 Array1의 데이터를 데이터버스의 첫번째 영역(예: 첫번째 36 데이터 패스로)으로 전송하도록 하고, 도 1에 따른 제2회로가 Array0데이터를 데이터버스의 두번째 영역(두번째 36 데이터 패스로, 72데이터 패스 또는 비트의 마지막 버스 폭)으로 전송하도록 한다. 두번째 구성은 좁은 버스폭이 도 1에 따른 제1회로가 Array0 및 Array1 양쪽으로부터의 데이터를 포함하는 다중신호를 데이터버스(예: 36 데이터 패스 또는 버스의 비트로만)로 전송하도록 하고, 도 1에 따른 회로의 나머지 부분은 사용되지 아니한다.
상술한 예에서, 멀티플렉서(23, 25)는 메모리어레이의 출력 데이터 패스들에 마련된다. 멀티플렉서들은 그 안에서 데이터 출력의 속도저하를 야기하는데, 예를 들어 메모리 디바이스의 READ동작을 수행하기 위해서, 어레이로부터 출력버퍼로 데이터를 전송하는데 요구되는 시간은, 멀티플렉서 회로로 인한 추가적인 딜레이 증가로 증가된다.
도 1에 도시된 종래의 옵션 회로와는 반대로, 본 발명은 데이터 패스에 멀티플렉서를 포함하지 아니한다. 대신, 본 발명은 레벨 트랜스레이션과 증폭기 회로를 포함하는 제어로직을 사용한다. 본 발명의 제어로직은 멀티플렉서보다 구현이 간단하고, 출력 데이터 패스에 디레이 증가를 최소화하며, 추가적인 회로요소의 사용을 최소화하여 시스템에 유연성을 부여한다.
도 2는 본 발명에 따른 로직 회로(30)의 개략적인 회로 블록도를 도시한 것이다. 도 2는 메모리 디바이스의 두 개의 메모리어레이인 Array0 및 Array1과, 두 개의 입출력회로(31, 33)를 가지며, 입출력회로(31, 33)는 각기 마련되는 증폭기와 각각의 레벨 트렌스레이션 모듈(36, 42)과, 각각의 선택 로직 유니트(38, 44)를 갖는다. 각 입출력회로(31, 33)는 상호 동일한 형태를 가지며, 두개의 메모리어레이로 연결되기 위한 입력 데이터 패스를 포함한다. 그러나, 제2입출력회로 만이 양쪽 메모리어레이 Array0 및 Array1에 모두 연결된다. 예를 들어, 입출력회로(31)는 메모리어레이 Array0에만 연결되고, 이때 입출력회로(33)은 메모리어레이 Array0 및 Array1 모두와 연결된다. 제1입출력회로(31)에 나머지 입력 데이터 패스는 기준전압에 연결된다.
도 2에 도시된 예는 두개의 버스 폭 구조를 지원하는데, 여기서 버스 폭은 메모리시스템 데이터버스의 데이터 패스의 개수를 칭한다. 첫 번째 선택으로, 넓은 폭의 버스 구성은, X36_address 입력신호가 하이가 된다. 그리고, 메모리시스템 데이터버스의 버스라인은 양쪽 입출력회로(31, 33)의 DOout데이터 패스에 연결된다. 두 번째 선택으로, 좁은 폭의 버스 구성은, 때에 따라 하이와 로우로 상호 절환되는데, 이는 어떤 메모리어레이가 현제 데이터버스로 데이터를 출력하도록 선택되었는가에 달렸다. 그리고, 좁은 폭을 갖는 메모리시스템 데이터버스의 버스라인은 제2입출력회로(33)의 DOout데이터 패스에만 연결된다.
선택로직 유니트(38, 44)는 각기 입력 선택로직 데이터 패스를 가지고 있다. 선택로직 유니트(44)의 입력 선택로직 데이터 패스는 사용자 또는 시스템조정 입력신호 X36_address에 연결되고, 선택로직 유니트(38)의 입력 선택로직 데이터 패스는 접지된다(예: 하드웨어적으로 로우(디지털 "0")로 배선된다). X36_address신호는 메모리 디바이스의 데이터버스 폭을 선택하는데 사용된다. 선택로직 유니트(38, 44)는 단일 선택입력신호를 p-채널 트랜스레이터들(이하 도 4와 함께 설명됨)를 제어하기 위한 복수의 제어신호로 변환하는 간단한 회로구성을 포함하는데, 각 트랜스레이터는 해당 데이터어레이에 유효하다. 도 8은 선택로직 유니트의 일 실시예를 도시하고 있다.
도 8은 입력 선택로직 데이터 패스가 X36_address에 연결된 선택로직 유니트(44)의 간단한 구현 예를 도시한 것이다. 선택로직 유니트(44)의 출력은 SA0와 SA1이고, 이들은 각각 입출력회로(31, 33)로부터의 출력에 따라 해당 메모리어레이 데이터가 선택되었는지 여부를 디지털 적으로 표시한다. 도 8의 구현 예에서, SA0는 단순히 입력 X36_address신호이고, SA1은 동일한 신호가 인버터(82)를 통해 전달된다. 이러한 구현은 입출력회로(31, 33)로부터의 동시출력에 대해, 오직 하나의 메모리어레이만 선택될 수 있도록 한다.
출력신호 SA0 및 SA1은 p-채널 트랜지스터(도 4의 p-채널 트랜시스터(78) 참조)의 게이트를 제어한다. 예를 들어, 입력신호 X36_address가 로우(디지털 "0")일 경우, 출력신호 SA0는 로우(디지털 "0")으로 비활성화되고 동시에 출력신호 SA1은 하이(디지털 "1")로 전송된다. 한편, 입력신호 X36_address가 하이(디지털 "1")일 경우, 출력신호 SA1는 로우(디지털 "0")으로 비활성화되고 동시에 출력신호 SA0는 하이(디지털 "1")로 전송된다.
도 3은 증폭기와 레벨 트랜스레이션 모듈(36, 42)을 포함한 회로를 도시하고 있다. 모듈(36, 42)로의 입력 데이터 패스는 증폭기회로(54)에 연결된 레벨트랜스레이터회로(52)와 연결된다. 간단한 블록 선택 회로(56, 58, 62)는 메모리 디바이스의 메모리시스템이 구동을 명령하였을 경우 출력이 활성화된다. 블록 선택 회로(56, 58, 62)는 블록선택신호가 하이(디지털 "1")로 활성화 되었을 경우 출력 데이터 패스가 활성화되며, 이에 따라 메모리어레이 데이터가 증폭기회로(54)로 전달하는 것이 허여된다.
출력데이터 패스 DO 및 /DO는 상호 상이한 신호이며, 이에 따라 DO신호가 활성화 되었을 경우 그 컴프리먼트 신호인 /DO는 상호 접속된다(예를 들어, p-채널 트랜지스터(62)의 게이트가 액티브되지 아니할 경우).
레벨 트랜스레이터 회로(52)는 도 4에 도시되어 있다. 도 4는 메모리어레이 Array0(32) 및 Array1(34)의 각각의 데이터버스에 대응되는 복수의 레벨 컨버터들(72a - 72d)를 도시하고 있다. 각각의 레벨컨버터(72a - 72d)는 해당 메모리어레이 데이터 패스로 전송되는 데이터를 폭기(54)와 데이터버스로의 최종 출력에 적당한 전압레벨로 변환시킨다. 각 레벨 컨버터는 도 4에 도시된 연결과 같이 세 개의 트랜지스터(74, 76, 78)을 포함한다. 블록선택 회로 또한 출력을 활성화시키기 위한 레벨 트랜스레이터 회로(52)에 마련된다.
예를 들어, 레벨 컨버터(72a)에서 SA0가 로우로 비활성화되면, p-채널 트랜지스터(78)의 게이트는 활성화되고, 이로 인해 Array0(data0)로부터의 데이터는 n-채널 트랜지스터(74, 76)로 전송된다. 동시에 n-채널 트랜지스터(76)의 게이트는 SA0신호의 로우상태로 인해 비활성화되고, 이로 인해 Array0의 데이터 패스는 그라운드와의 연결이 끊어진다. 대신에, Array0(data0)으로부터의 데이터 비트는 n-채널 트랜지스터(74)의 게이트를 제어한다. 이때, n-채널 트랜지스터(74)의 게이트는 Array0(data0)의 데이터 값(디지털 "0" 또는 "1")에 따라 선택적으로 활성화 또는 비활성화되고, 기준전압(73)은 출력 데이터 패스 DO로 접속되거나 단락된다. 이러한 방법으로, 선택된 데이터 패스의 데이터는 어레이 출력 데이터 패스의 전압레벨에서 기준전압(73)의 전압레벨로 변환된다. 데이터 패스의 data1 또한, SA1신호에응답하는 유사한 방법을 운용된다. 각각의 레벨컨버터(72a - 72d)는 메모리어레이로부터의 출력데이터(예: data0 및 data1)를 이상과 같은 방법으로 변환하는 동작을 수행한다.
도 2내지 도4 및 도8의 구성들은 입출력회로(31,33) 모두를 통하거나 입출력회로33만을 통한 메모리어레이 Array0 및 Array1로부터의 데이터출력을 가능케 하고, 메모리 디바이스의 버스 폭의 구성을 가능케 한다. 입출력회로(33)은 메모리어레이 Array0(32) 및 Array1(34) 모두와 연결되나, 넓은 버스 폭의 구성에서, 오직 Array0(34)로부터 데이터가 출력된다. 각각의 입출력회로(31, 33)은 입력 및 출력을 스위칭하기 위한 레벨컨버터(72a-72d)를 포함한다.
도 5는 본 발명의 다른 실시 예에 따른 회로 블록도이다. 제1실시예의 본발명과 유사하게 도 5에 도시된 발명은 메모리어레이 Array0(32)와 Array(34)와, 입출력회로(31', 33')을 포함한다. 각각의 입출력회로(31', 33')은 단일 메모리어레이와 연결되는 데이터 패스를 갖는다. 예를 들어, 입출력회로(31')는 메모리어레이 Array0(32)와 연결되고, 입출력회로(33')은 메모리어레이 Array1(34)와 연결된다.
입출력회로(31', 33')는 또한 해당 메모리어레이로부터 다른 입출력회로(33', 31')로 데이터를 전달하기 위한 데이터 패스를 갖는다. 예를 들어, 도 5에 도시된 바와 같이, 입출력회로(31', 33')은 데이터 패스 "nextdoin" 및 "tonextdo"를 포함한다. nextdoin 데이터 패스는 다른 입출력회로를 통해 전송된 데이터를 어레이에 입력하기 위한 입력 데이터 패스이다. tonextdo 데이터 패스는 출력 어레이데이터를 다른 입출력회로로 전달하기 위한 출력 데이터 패스이다.
도 5에서, 입출력회로(31', 33')은 상호 연결되어 있으며, 제1입출력회로(31')의 tonextdo 데이터 패스는 제2입출력회로의 nextdoin 패스와 연결된다. 이러한 상호 연결은 Array0(32)로부터의 데이터가 제1입출력회로(31')를 통해 제2입출력회로(33')로 전송되도록 한다. 이는, 제2입출력회로(33')가 Array0 또는 Array1 중 어느 하나로부터의 데이터를 출력할 수 있도록 한다.
도 5에 도시된 예는 두개의 버스 폭 구성을 가능케 한다. 첫 번째 선택으로, 넓은 폭의 버스 구성은, X36_address 입력신호가 로우로 제공되고 버스는 양쪽 입출력회로(31', 33')의 DOout데이터 패스에 연결된다. 두 번째 선택으로, 좁은 폭의 버스 구성은, X36_address 입력신호가 하이와 로우로 다양하게 변화하는데, 이는 어떤 메모리어레이가 그 데이터를 데이터버스로 출력할 것인가에 달렸으며, 버스는 제2입출력회로(33)의 DOout데이터 패스에만 연결된다.
입출력회로(31', 33')는 상호 동일하게 구성을 가지며 도 6에 도시된 것과 같은 회로구성요소를 포함하고 있다. SAshift 데이터 패스는 p-채널 트랜지스터(102, 112)의 게이트와 연결되고, 인버터(106)을 통해 p-채널 트랜지스터(104, 114)의 게이트와 연결된다. 또한, 간략한 입출력회로의 구동이 선택된 경우 출력이 활성화 되는 Blockslect 회로가 포함된다.
SAshift가 로우(디지털 "0")일 경우, p-채널 트랜지스터(102, 112)는 데이터버스로의 출력을 위해 메모리어레이 데이터 패스 ArrayData를 증폭기(54)와 연결한다. 선택적으로, SAshift신호가 항(디지털 "1")인 경우, 인버터(106)로 인해 p-채널 트랜지스터(104, 114)는 데이터버스로의 출력을 위해 "nextdoin"데이터 패스를증폭기(54)와 연결한다.
도 5에 도시된 바와 같이, 제2입출력회로(33')의 "nextdoin"데이터패는 제1입출력회로(31')의 "tonextdo"데이터 패스와 연결된다. 도 6에 도시된 바와 같이, 입출력회로(31', 33')의 "tonextdo"데이터 패스는 ArrayData데이터 패스와 연결된다. 이에 따라 제2입출력회로(33')의 nextdoin데이터 패스는 Array0의 출력 데이터 패스와 연결된다. 제2입출력회로(33)의 SAshift데이터 패스는 X36_Address신호와 연결되기 때문에, 제2입출력회로(33')의 출력은 X36_Address신호가 하이 및 로우 값으로 변동됨에 따라, 메모리어레이 Array0(31) 및 Array1(34)를 선택적으로 출력한다.
그러나, 또한 도 5에 도시된 바와 같이, 제1입출력회로(31')의 "nextdoin"데이터 패스는 기준전압(122)와 연결되어, 이에 따라 제1입출력회로(31')은 메모리어레이 들을 선택하는데 사용되지 아니한다. 입출력회로(31')는, 메모리 디바이스가 첫 번째 선택인 넓은 폭의 버스 구성을 갖거나(예: Array0(32)의 데이터가 데이터버스에 직접 전달됨), 또는 두 번째 선택인 좁은 폭의 버스 구성을 갖는 경우(예: Array0(32)의 데이터가 제2입출력회로(33')으로 전송됨)에도, 메모리어레이 Array0(32)로부터의 출력데이터에만 사용된다.
도 7은 본 발명의 방법과 장치에 따른 로직회로와 선택방법을 적용한 프로세서 시스템을 도시한 것이다.
도 7에 도시된 바와 같이, 컴퓨터시스템(200)과 같은 프로세서 기반의 시스템은, 예를 들어, 일반적으로 중앙처리장치(CPU)(102)나, 하나 또는 그 이상의 입출력디바이스(212, 214, 216)를 통해 시스템 버스(222)와 통신하는 마이크로프로세서를 예시할 수 있다. 시스템버스(222)는 입출력회로(31' 33')와 관련된 메모리 서브시스템 데이터 버스를 포함하기도 한다. 컴퓨터시스템(200)은 또한 램(RAM: Random Access Memory)(218)과, 롬(ROM: Read Only Memory)(220)을 포함하며, 이 경우의 컴퓨터시스템은 플로피디스크 드라이브(204), 씨디롬 드라이브(210) 등의 주변장치를 포함한다. 램(218)은 도 2내지 6 및 8에 따른 본 발명의 방법 및 장치를 사용하여 메모리 서브시스템 데이터버스 폭 구조를 선택할 수 있도록 구성된 로직옵션 선택 회로로 구성되는 것이 바람직하다.
본 발명의 다른 구현예로서, 메모리시스템은 적어도 하나 또는 복수의 메모리 디바이스를 포함하며, 이 메모리 디바이스는 도 2내지 6 및 8에 따른 본 발명의 방법 및 장치를 사용한 원하는 메모리시스템 데이터버스 폭구성을 선택할 수 있도록 하는 로직옵션 선택회로를 포함하여 구성된다. 메모리시스템 내에서, 복수의 메모리 디바이스의 일부 또는 전부는 적어도 하나의 메모리 모듈로 마련된다. 더 바람직한 구조로는, 메모리시스템이 복수의 메모리 모듈들을 포함하며, 이 메모리 모듈들은 도 2내지 6 및 8에 따른 로직옵션 선택 회로가 구성된 복수의 메모리 디바이스를 각각 포함한다.
이상과 같이 일 실시 예로서로서 구현되어 설명 및 도시된 발명은 본 발명의 사상과 요지를 벗어나지 아니하는 범위 내에서 다양하게 변경 및 대체될 수 있다. 이에 따라, 본 발명은 상술한 설명에 한정되지 아니하며 오직 첨부된 청구범위의 요지에 의해 한정된다.

Claims (70)

  1. 복수개의 데이터버스 폭 구조를 사용하는 메모리 디바이스로부터 데이터를 출력하는 로직회로에 있어서,
    제1및 제2버스 폭 구조중 적어도 어느 하나를 통한 복수의 메모리어레이로부터의 선택적인 데이터 출력을 위한 제어로직회로를 포함하고, 여기서 상기 데이터는 상기 복수의 메모리어레이 중 적어도 어느 하나로부터 적어도 하나의 증폭기 회로로 전달되는 경우, 상기 제어로직을 통해 전달되는 것을 특징으로 하는 로직회로.
  2. 복수개의 데이터버스 폭 구조를 사용하는 메모리 디바이스로부터 데이터를 출력하는 로직회로에 있어서,
    복수의 메모리어레이 중 적어도 어느 하나로부터의 출력데이터와 각각 연결되고, 복수의 데이터버스 폭 중 어느 하나가 사용되도록 구성된 복수의 입출력회로와;
    상기 제1 및 제2버스폭 구조에서 상기 제1및 제2 입출력회로를 선택적으로 구동시키기 위한 회로를 포함하는데, 상기 제1버스폭구성은 상기 제1입출력회로가 상기 제1어레이로부터의 데이터를 출력하고 상기 제2입출력회로가 상기 제2메모리어레이로부터의 데이터를 출력하며, 상기 제2버스 폭 구조는 상기 제1입출력회로는데이터를 출력하지 아니하고 상기 제2입출력회로는 상기 제1및 제2 메모리어레이로부터 데이터를 출력하는 것을 특징으로 하는 로직회로.
  3. 제 2 항에 있어서,
    상기 제1 및 제 2 버스 폭구성 중 하나를 사용하기 위해 상기 제2입출력회로를 설정하는 어드레스 신호가 전달되는 어드레스 선택 데이터 패스를 더 포함하는 것을 특징으로 하는 로직회로.
  4. 제 2 항에 있어서,
    컨트롤신호는 상기 제1 및 제2 버스폭 구조 중 어느 하나를 사용하기 위하여 상기 제2입출력회로를 설정하는 상기 회로로 전송되는 것을 특징으로 하는 로직회로.
  5. 제 3 항에 있어서,
    상기 신호는, 상기 제2입출력회로를 제2메모리어레이로부터의 출력데이터로 연동하는 단일 선택값으로 설정되는 것이 가능하고, 또는 상기 신호는 상기 제2입출력회로를 제1메모리어레이 및 제2메모리어레이로부터의 출력데이터 중 선택적으로 연동하도록 하는 선택값들 간에 스위치되도록 설정되는 것이 가능한 것을 특징으로 하는 로직회로.
  6. 제 5 항에 있어서,
    상기 단일 선택값은, 상기 로직회로가 제1의, 상대적으로 넓은 데이터버스 폭을 가지는 제1데이터버스에 연결되는 구조를 갖는 경우에 사용되고, 상기 스위칭 선택값은, 상기 로직회로가 제2의, 상대적으로 좁은 데이터버스 폭을 가지는 제2데이터버스에 연결된 구조를 가지는 경우에 사용되는 것을 특징으로 하는 로직회로.
  7. 제 6 항에 있어서,
    상기 제1데이터버스 폭은 상기 제2데이터버스 폭의 정수배인 것을 특징으로 하는 로직회로.
  8. 제 7 항에 있어서,
    상기 정수배의 정수값은 2인 것을 특징으로 하는 로직회로.
  9. 제 8 항에 있어서,
    상기 제1데이터버스 폭은 72비트이고 상기 제2데이터버스 폭은 36비트인 것을 특징으로 하는 로직회로.
  10. 제 2 항에 있어서,
    상기 제1입출력회로는 상기 제1메모리어레이로부터의 데이터를 수신하도록 연결되고, 상기 제2입출력회로는 상기 제1 및 제2 메모리어레이 양자로부터의 데이터를 수신할 수 있도록 연결되는 것을 특징으로 하는 로직회로.
  11. 제 2 항에 있어서,
    상기 제1입출력회로는 상기 제1메모리어레이로부터의 데이터를 수신하도록 연결되고, 상기 제2입출력회로는 상기 제2메모리어레이로부터의 데이터와 상기 제1입출력회로를 통한 상기 제1메모리어레이로부터의 데이터를 수신하도록 연결되는 것을 특징으로 하는 로직회로.
  12. 제 2 항에 있어서,
    각각의 상기 입출력회로는 레벨 트랜스레이터 회로를 포함하는 것을 특징으로 하는 로직회로.
  13. 제 2 항에 있어서,
    상기 각각의 입출력회로는 버스 라인에 데이터 신호를 공급하기 위한 증폭기회로를 포함하는 것을 특징으로 하는 로직회로.
  14. 제 3 항에 있어서,
    상기 각각의 입출력회로는, 제1 및 제2 데이터입력 간의 상기 입출력회로의 출력을 선택적으로 연결하는 회로구성요소를 포함하는 것을 특징으로 하는 로직회로.
  15. 제 14 항에 있어서,
    상기 회로구성요소는 상기 어드레스 입력 데이터 패스를 통해 수신된 선택값에 따라 선택적으로 연결되는 것을 특징으로 하는 로직회로.
  16. 제 15 항에 있어서,
    상기 선택값은 상기 제1메모리어레이로부터의 출력데이터를 표시하기 위해하드웨어적으로 배선된 제1입출력회로에 의해 수신되고, 상기 선택값은 상기 제1메모리어레이 또는 상기 제2메모리어레이로부터의 데이터 출력을 표시하기 위한 상기 제2입출력회로에 의해 수신되는 것을 특징으로 하는 로직회로.
  17. 제 14 항에 있어서,
    상기 회로구성요소는 해당 어레이 데이터 입력 패스를 갖는 n-채널 트랜지스터의 게이트에 선택적으로 연결되는 p-채널 트랜지스터를 각각 포함하는 복수의 레벨 트랜스레이터를 포함하고, 상기 n-채널 트랜지스터는 상기 해당 입출력회로로부터의 상기 제1 및 제 2 메모리어레이 중 어느 하나로 부터의 트랜스레이트 된 데이터의 출력을 선택하기 위한 증폭기의 기준전압과 선택적으로 연결되는 것을 특징으로 하는 로직회로.
  18. 제 14 항에 있어서,
    상기 회로구성요소는 상기 신호를 반전시키기위해 연결되는 적어도 하나의 인버터를 포함하고, 상기 신호는 증폭기를 갖는 어레이 데이터 입력 패스에 선택적으로 연결되며 상기 반전된 신호는 해당 입출력회로의 상기 제1 및 제2 메모리레이 중 어느 하나로부터의 출력데이터를 선택하는 상기 증폭기를 갖는 어레이데어터 패스를 통해 선택적으로 연결되는 것을 특징으로 하는 로직회로.
  19. 설정 가능한 버스 폭 구조를 갖는 메모리 디바이스를 포함하는 메모리시스템에 있어서, 상기 메모리 디바이스는,
    제1및 제2버스 폭 구조중 적어도 어느 하나를 통한 복수의 메모리어레이의 선택적인 데이터 출력을 위한 제어로직회로를 포함하며;
    여기서 상기 데이터는 상기 복수의 메모리어레이 중 적어도 어느 하나로부터 적어도 하나의 증폭기 회로로 전달되는 경우, 상기 제어로직을 통해 전달되는 것을 특징으로 하는 메모리시스템.
  20. 설정 가능한 버스 폭 구조를 갖는 메모리 디바이스를 포함하는 메모리시스템에 있어서, 상기 메모리 디바이스는,
    복수의 메모리어레이 중 적어도 어느 하나로부터의 데이터를 출력하고, 데이터버스 폭 중 어느 하나의 사용을 위한 구성을 위해 각기 연결되는 복수의 입출력회로와;
    상기 제1 및 제2버스폭 구조에서 상기 제1및 제2 입출력회로를 선택적으로 구동시키기 위한 회로를 포함하는데, 상기 제1버스폭구성은 상기 제1입출력회로가 상기 제1어레이로부터의 데이터를 출력하고 상기 제2입출력회로가 상기 제2메모리어레이로부터의 데이터를 출력하며, 상기 제2버스 폭 구조는 상기 제1입출력회로는데이터를 출력하지 아니하고 상기 제2입출력회로는 상기 제1및 제2 메모리어레이로부터 데이터를 출력하는 것을 특징으로 하는 메모리시스템.
  21. 제 20 항에 있어서,
    복수의 상기 메모리 디바이스를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  22. 제 21 항에 있어서,
    상기 메모리 디바이스는 하나의 메모리모듈에 포함되는 것을 특징으로 하는 메모리시스템.
  23. 제 22 항에 있어서,
    복수의 상기 메모리모듈은 각기 해당되는 상기 복수의 메모리 디바이스를 더 포함하는 것을 특징으로 하는 메모리시스템.
  24. 제 20 항에 있어서,
    상기 제1 및 제2 버스 폭 구조중 어느 하나를 사용하기 위한 상기 제2입출력회로의 설정을 위해 전달되는 어드레스 신호의 전송을 위한 어드레스 선택 데이터 패스를 더 포함하는 것을 특징으로 하는 메모리시스템.
  25. 제 20 항에 있어서,
    여기서 컨트롤신호는 상기 제1 및 제2 버스폭 구조 중 어느 하나를 사용하기 위한 상기 제2입출력회로의 설정을 위해 상기 회로로 전송되는 것을 특징으로 하는 메모리시스템.
  26. 제 24 항에 있어서,
    상기 신호는, 상기 제2입출력회로를 제2메모리어레이로부터의 출력데이터로 연동하는 단일 선택값으로 설정되는 것이 가능하고, 또는 상기 신호는 상기 제2입출력회로를 제1메모리어레이 및 제2메모리어레이로부터의 출력데이터 중 선택적으로 연동하도록 하는 선택값들 간에 스위치되도록 설정되는 것이 가능한 것을 특징으로 하는 메모리시스템.
  27. 제 26 항에 있어서,
    상기 상기 단일 선택값은, 상기 로직회로가 제1의, 상대적으로 넓은 데이터버스 폭을 가지는 제1데이터버스에 연결되는 구조를 갖는 경우에 사용되고, 상기 스위칭 선택값은, 상기 로직회로가 제2의, 상대적으로 좁은 데이터버스 폭을 가지는 제2데이터버스에 연결된 구조를 가지는 경우에 사용되는 것을 특징으로 하는 메모리시스템.
  28. 제 27 항에 있어서,
    상기 제1데이터버스 폭은 상기 제2데이터버스 폭의 정수배인 것을 특징으로 하는 메모리시스템.
  29. 제 28 항에 있어서,
    상기 정수배의 정수값은 2인 것을 특징으로 하는 메모리시스템.
  30. 제 29 항에 있어서,
    상기 제1데이터버스 폭은 72비트이고 상기 제2데이터버스 폭은 36비트인 것을 특징으로 하는 메모리시스템.
  31. 제 20 항에 있어서,
    상기 제1입출력회로는 상기 제1메모리어레이로부터의 데이터를 수신하도록 연결되고, 상기 제2입출력회로는 상기 제1 및 제2 메모리어레이 양자로부터의 데이터를 수신할 수 있도록 연결되는 것을 특징으로 하는 메모리시스템.
  32. 제 20 항에 있어서,
    상기 제1입출력회로는 상기 제1메모리어레이로부터의 데이터를 수신하도록 연결되고, 상기 제2입출력회로는 상기 제2메모리어레이로부터의 데이터와 상기 제1입출력회로를 통한 상기 제1메모리어레이로부터의 데이터를 수신하도록 연결되는 것을 특징으로 하는 메모리시스템.
  33. 제 20 항에 있어서,
    각각의 상기 입출력회로는 레벨 트랜스레이터 회로를 포함하는 것을 특징으로 하는 메모리시스템.
  34. 제 20 항에 있어서,
    상기 각각의 입출력회로는 버스 라인에 데이터 신호를 공급하기 위한 증폭기회로를 포함하는 것을 특징으로 하는 메모리시스템.
  35. 제 24 항에 있어서,
    상기 각각의 입출력회로는, 제1 및 제2 데이터입력 간의 상기 입출력회로의 출력을 선택적으로 연결하는 회로구성요소를 포함하는 것을 특징으로 하는 메모리시스템.
  36. 제 35 항에 있어서,
    상기 회로구성요소는 상기 어드레스 입력 데이터 패스를 통해 수신된 선택값에 따라 선택적으로 연결되는 것을 특징으로 하는 메모리시스템.
  37. 제 36 항에 있어서,
    상기 선택값은 상기 제1메모리어레이로부터의 출력데이터를 표시하기 위해 하드웨어적으로 배선된 제1입출력회로에 의해 수신되고, 상기 선택값은 상기 제1메모리어레이 또는 상기 제2메모리어레이로부터의 데이터 출력을 표시하기 위한 상기 제2입출력회로에 의해 수신되는 것을 특징으로 하는 메모리시스템.
  38. 제 35 항에 있어서,
    상기 회로구성요소는 해당 어레이 데이터 입력 패스를 갖는 n-채널 트랜지스터의 게이트에 선택적으로 연결되는 p-채널 트랜지스터를 각각 포함하는 복수의 레벨 트랜스레이터를 포함하고, 상기 n-채널 트랜지스터는 상기 해당 입출력회로로부터의 상기 제1 및 제 2 메모리어레이 중 어느 하나로 부터의 트랜스레이트 된 데이터를 선택하기 위한 증폭기의 기준전압과 선택적으로 연결되는 것을 특징으로 하는 메모리시스템.
  39. 제 35 항에 있어서,
    상기 회로구성요소는 상기 신호를 반전시키기 위해 연결되는 적어도 하나의 인버터를 포함하고, 상기 신호는 증폭기를 갖는 어레이 데이터 입력 패스에 선택적으로 연결되며 상기 반전된 신호는 해당 입출력회로의 상기 제1 및 제2 메모리레이 중 어느 하나로부터의 출력데이터를 선택하는 상기 증폭기를 갖는 어레이데어터 패스를 통해 선택적으로 연결되는 것을 특징으로 하는 메모리시스템.
  40. 프로세서 시스템에 있어서,
    프로세서와;
    버스시스템을 통해 상기 프로세서와 대응되는 메모리시스템을 포함하며, 상기 메모리시스템은 버스폭 구조의 설정이 가능한 메모리 디바이스를 포함하고, 상기 메모리 디바이스는;
    제1및 제2버스 폭 구조중 적어도 어느 하나를 통한 복수의 메모리어레이의 선택적인 데이터 출력을 위한 제어로직회로를 포함하며,
    여기서 상기 데이터는 상기 복수의 메모리어레이 중 적어도 어느 하나로부터 적어도 하나의 증폭기 회로로 전달되는 경우, 상기 제어로직을 통해 전달되는 것을 특징으로 하는 프로세서 시스템.
  41. 프로세서 시스템에 있어서,
    프로세서와;
    버스시스템을 통해 상기 프로세서와 대응되는 메모리시스템을 포함하며, 상기 메모리시스템은 버스폭 구조의 설정이 가능한 메모리 디바이스를 포함하고, 상기 메모리 디바이스는;
    복수의 메모리어레이 중 적어도 어느 하나로부터의 데이터를 출력하고, 복수의 데이터버스 폭 중 어느 하나의 사용을 위한 구성을 위해 각기 연결되는 복수의 입출력회로와;
    상기 제1 및 제2버스폭 구조에서 상기 제1및 제2 입출력회로를 선택적으로구동시키기 위한 회로를 포함하는데, 상기 제1버스폭구성은 상기 제1입출력회로가 상기 제1어레이로부터의 데이터를 출력하고 상기 제2입출력회로가 상기 제2메모리어레이로부터의 데이터를 출력하며, 상기 제2버스 폭 구조는 상기 제1입출력회로는 데이터를 출력하지 아니하고 상기 제2입출력회로는 상기 제1및 제2 메모리어레이로부터 데이터를 출력하는 것을 특징으로 하는 프로세서 시스템.
  42. 제 41 항에 있어서,
    상기 제1 및 제2 버스 폭 구조중 어느 하나를 사용하기 위한 상기 제2입출력회로의 설정을 위해 전달되는 어드레스 신호의 전송을 위한 어드레스 선택 데이터 패스를 더 포함하는 것을 특징으로 하는 프로세서 시스템.
  43. 제 41 항에 있어서,
    컨트롤신호는 상기 제1 및 제2 버스폭 구조 중 어느 하나를 사용하기 위한 상기 제2입출력회로의 설정을 위해 상기 회로로 전송되는 것을 특징으로 하는 프로세서 시스템.
  44. 제 42 항에 있어서,
    상기 신호는, 상기 제2입출력회로를 제2메모리어레이로부터의 출력데이터로 연동하는 단일 선택값으로 설정되는 것이 가능하고, 또는 상기 신호는 상기 제2입출력회로를 제1메모리어레이 및 제2메모리어레이로부터의 출력데이터 중 선택적으로 연동하도록 하는 선택값들 간에 스위치되도록 설정되는 것이 가능한 것을 특징으로 하는 프로세서 시스템.
  45. 제 44 항에 있어서,
    상기 단일 선택값은, 상기 로직회로가 제1의, 상대적으로 넓은 데이터버스 폭을 가지는 제1데이터버스에 연결되는 구조를 갖는 경우에 사용되고, 상기 스위칭 선택값은, 상기 로직회로가 제2의, 상대적으로 좁은 데이터버스 폭을 가지는 제2데이터버스에 연결된 구조를 가지는 경우에 사용되는 것을 특징으로 하는 프로세서 시스템.
  46. 제 45 항에 있어서,
    상기 제1데이터버스 폭은 상기 제2데이터버스 폭의 정수배인 것을 특징으로 하는 프로세서 시스템.
  47. 제 46 항에 있어서,
    상기 정수배의 정수값은 2인 것을 특징으로 하는 프로세서 시스템.
  48. 제 47 항에 있어서,
    상기 제1데이터버스 폭은 72비트이고 상기 제2데이터버스 폭은 36비트인 것을 특징으로 하는 프로세서 시스템.
  49. 제 41 항에 있어서,
    상기 제1입출력회로는 상기 제1메모리어레이로부터의 데이터를 수신하도록 연결되고, 상기 제2입출력회로는 상기 제1 및 제2 메모리어레이 양자로부터의 데이터를 수신할 수 있도록 연결되는 것을 특징으로 하는 프로세서 시스템.
  50. 제 41 항에 있어서,
    상기 제1입출력회로는 상기 제1메모리어레이로부터의 데이터를 수신하도록 연결되고, 상기 제2입출력회로는 상기 제2메모리어레이로부터의 데이터와 상기 제1입출력회로를 통한 상기 제1메모리어레이로부터의 데이터를 수신하도록 연결되는 것을 특징으로 하는 프로세서 시스템.
  51. 제 41 항에 있어서,
    각각의 상기 입출력회로는 레벨 트랜스레이터 회로를 포함하는 것을 특징으로 하는 프로세서 시스템.
  52. 제 41 항에 있어서,
    상기 각각의 입출력회로는 버스 라인에 데이터 신호를 공급하기 위한 증폭기회로를 포함하는 것을 특징으로 하는 프로세서 시스템.
  53. 제 42 항에 있어서,
    상기 각각의 입출력회로는, 제1 및 제2 데이터입력 간의 상기 입출력회로의 출력을 선택적으로 연결하는 회로구성요소를 포함하는 것을 특징으로 하는 프로세서 시스템.
  54. 제 53 항에 있어서,
    상기 회로구성요소는 상기 어드레스 입력 데이터 패스를 통해 수신된 선택값에 따라 선택적으로 연결되는 것을 특징으로 하는 프로세서 시스템.
  55. 제 54 항에 있어서,
    상기 선택값은 상기 제1메모리어레이로부터의 출력데이터를 표시하기 위해 하드웨어적으로 배선된 제1입출력회로에 의해 수신되고, 상기 선택값은 상기 제1메모리어레이 또는 상기 제2메모리어레이로부터의 데이터 출력을 표시하기 위한 상기 제2입출력회로에 의해 수신되는 것을 특징으로 하는 프로세서 시스템.
  56. 제 53 항에 있어서,
    상기 회로구성요소는 해당 어레이 데이터 입력 패스를 갖는 n-채널 트랜지스터의 게이트에 선택적으로 연결되는 p-채널 트랜지스터를 각각 포함하는 복수의 레벨 트랜스레이터를 포함하고, 상기 n-채널 트랜지스터는 상기 해당 입출력회로로부터의 상기 제1 및 제 2 메모리어레이 중 어느 하나로 부터의 트랜스레이트 된 데이터를 선택하기 위한 증폭기의 기준전압과 선택적으로 연결되는 것을 특징으로 하는 프로세서 시스템.
  57. 제 53 항에 있어서,
    상기 회로구성요소는 상기 신호를 반전시키기위해 연결되는 적어도 하나의 인버터를 포함하고, 상기 신호는 증폭기를 갖는 어레이 데이터 입력 패스에 선택적으로 연결되며 상기 반전된 신호는 해당 입출력회로의 상기 제1 및 제2 메모리레이 중 어느 하나로부터의 출력데이터를 선택하는 상기 증폭기를 갖는 어레이데어터 패스를 통해 선택적으로 연결되는 것을 특징으로 하는 프로세서 시스템.
  58. 복수개의 데이터버스 폭 구조를 갖는 메모리 디바이스의 운용방법에 있어서,
    상기 복수의 데이터버스 폭 구조 중 적어도 어느 하나를 통한 복수의 메모리어레이의 선택적인 데이터 출력을 포함하고, 여기서 상기 선택적인 데이터출력은 상기 복수의 메모리어레이 중 적어도 어느 하나로부터 적어도 하나의 증폭기 회로로 전달되는 경우, 상기 제어로직을 통해 전달함으로써 구현되는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스의 운용방법.
  59. 복수개의 데이터버스 폭 구조를 갖는 메모리 디바이스의 운용방법에 있어서,
    제1버스 폭 구성이 선택된 경우, 상기 제1입출력회로를 통해 상기 제1어레이로부터의 데이터를 출력하고 상기 제2입출력회로를 통해 상기 제2메모리어레이로부터의 데이터를 출력하는 단계와;
    제2버스 폭 구성이 선택된 경우, 상기 제2입출력회로를 통한 선택에 따라상기 제1및 제2 메모리어레이로부터 데이터를 출력하는 단계와;
    컨트롤신호에 따라, 상기 제1 및 제2 데이터버스 폭 구성 중 어느 하나를 사용하기 위해 상기 제2입출력회로를 설정하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스의 운용방법.
  60. 제 59 항에 있어서,
    상기 제2입출력회로에 연결된 어드레스 선택 데이터 패스의 상기 컨트롤신호를 수신하는 단계를 더 포함하는 것을 특징으로 하는 메모리 디바이스의 운용방법.
  61. 제 59 항에 있어서,
    상기 신호는, 상기 제2입출력회로를 제2메모리어레이로부터의 출력데이터로 연동하는 단일 선택값으로 설정되는 것이 가능하고, 또는 상기 신호는 상기 제2입출력회로를 제1메모리어레이 및 제2메모리어레이로부터의 출력데이터 중 선택적으로 연동하도록 하는 선택값들 간에 스위치되도록 설정되는 것이 가능한 것을 특징으로 하는 메모리 디바이스의 운용방법.
  62. 제 61 항에 있어서,
    상기 단일 선택값은, 상기 로직회로가 제1의, 상대적으로 넓은 데이터버스 폭을 가지는 제1데이터버스에 연결되는 구조를 갖는 경우에 사용되고, 상기 스위칭 선택값은, 상기 로직회로가 제2의, 상대적으로 좁은 데이터버스 폭을 가지는 제2데이터버스에 연결된 구조를 가지는 경우에 사용되는 것을 특징으로 하는 메모리 디바이스의 운용방법.
  63. 제 62 항에 있어서,
    상기 제1데이터버스 폭은 상기 제2데이터버스 폭의 정수배인 것을 특징으로 하는 메모리 디바이스의 운용방법.
  64. 제 63 항에 있어서,
    상기 정수배의 정수값은 2인 것을 특징으로 하는 메모리 디바이스의 운용방법.
  65. 제 64 항에 있어서,
    상기 제1데이터버스 폭은 72비트이고 상기 제2데이터버스 폭은 36비트인 것을 특징으로 하는 메모리 디바이스의 운용방법.
  66. 제 59 항에 있어서,
    상기 제1입출력회로는 상기 제1메모리어레이로부터의 데이터를 수신하고, 상기 제2입출력회로는 상기 제1 및 제2 메모리어레이 양자로부터의 데이터를 수신하는 것을 특징으로 하는 메모리 디바이스의 운용방법.
  67. 제 59 항에 있어서,
    상기 제1입출력회로는 상기 제1메모리어레이로부터의 데이터를 수신하고, 상기 제2입출력회로는 상기 제2메모리어레이로부터의 데이터와 상기 제1입출력회로를 통한 상기 제1메모리어레이로부터의 데이터를 수신하는 것을 특징으로 하는 메모리 디바이스의 운용방법.
  68. 제 60 항에 있어서,
    상기 각각의 입출력회로는, 제1 및 제2 데이터입력 간의 상기 입출력회로의 출력을 선택적으로 연결하는 회로구성요소를 포함하는 것을 특징으로 하는 메모리 디바이스의 운용방법.
  69. 제 68 항에 있어서,
    상기 회로구성요소는 상기 어드레스 입력 데이터 패스를 통해 수신된 선택값에 따라 선택적으로 연결하는 것을 특징으로 하는 메모리 디바이스의 운용방법.
  70. 제 69 항에 있어서,
    상기 선택값은 상기 제1메모리어레이로부터의 출력데이터를 표시하기 위해 하드웨어적으로 배선된 제1입출력회로에 의해 수신되고, 상기 선택값은 상기 제1메모리어레이 또는 상기 제2메모리어레이로부터의 데이터 출력을 표시하기 위한 상기 제2입출력회로에 의해 수신되는 것을 특징으로 하는 메모리 디바이스의 운용방법.
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