CN113874849A

CN113874849A - 发送器和通信系统

Info

Publication number: CN113874849A
Application number: CN202080037132.5A
Authority: CN
Inventors: 佐伯贵范
Original assignee: Sony Semiconductor Solutions Corp
Current assignee: Sony Semiconductor Solutions Corp
Priority date: 2019-05-29
Filing date: 2020-05-18
Publication date: 2021-12-31
Also published as: EP3979580A4; TWI826675B; WO2020241362A1; EP3979580A1; TW202112078A; US20220224569A1; JPWO2020241362A1; US11683202B2; JP7407813B2; KR20220015384A

Abstract

根据本公开的发送器包括：第一至第三串行化器，被配置为分别生成第一至第三串行信号；第一输出部，被配置为设定第一输出端子的电压；第一输出控制电路，被配置为基于第一串行信号和第二串行信号来控制第一输出部的操作；第二输出部，被配置为设定第二输出端子的电压；第二输出控制电路，被配置为基于第三串行信号和第一串行信号来控制第二输出部的操作；第三输出部，被配置为设定第三输出端子的电压；以及第三输出控制电路，被配置为基于第二串行信号和第三串行信号来控制第三输出部的操作。第一至第三串行化器依次布置在半导体基板上，并且第一至第三输出控制电路依次布置在半导体基板上。

Description

发送器和通信系统

技术领域

本公开涉及一种发送信号的发送器和包括这种发送器的通信系统。

背景技术

近年来，电子设备的复杂性和多功能性得到了提高。通过这种提高，电子设备已经安装有各种装置，例如半导体芯片、传感器和显示装置。在这些装置之间交换大量数据。随着电子设备的复杂性和多功能性的提高，数据量也在不断增加。因此，通常通过使用允许例如以几Gbps发送和接收数据的高速接口来交换数据。

已经公开了用于进一步增加发送容量的方法的各种技术。例如，PTL1和PTL2中的每一个公开了一种通信系统，其中通过使用各自具有三个电压电平的三个信号来交换数据。

引文列表

专利文献

PTL1：日本未审查专利申请公开(PCT申请公开的日文译文)第JP 2011-517159号

PTL2：日本未审查专利申请公开(PCT申请公开的日文译文)第JP 2010-520715号

发明内容

这种高速接口期望具有进一步提高的符率。

期望提供一种发送器和通信系统，每个发送器和通信系统都允许提高符率。

根据本公开的实施例的发送器包括第一串行化器；第二串行化器；第三串行化器；第一输出部；第一输出控制电路；第二输出部；第二输出控制电路；第三输出部；以及第三输出控制电路。第一串行化器被配置为生成第一串行信号。第二串行化器被配置为生成第二串行信号。第三串行化器被配置为生成第三串行信号。第一输出部被配置为将第一输出端子的电压设定为第一电压、第二电压和在第一电压和第二电压之间的第三电压中的任一个。第一输出控制电路被配置为基于第一串行信号和第二串行信号来控制第一输出部的操作。第二输出部被配置为将第二输出端子的电压设定为所述第一电压、所述第二电压和所述第三电压中的任一个。第二输出控制电路被配置为基于第三串行信号和第一串行信号来控制第二输出部的操作。第三输出部被配置为将第三输出端子的电压设定为所述第一电压、所述第二电压和所述第三电压中的任一个。第三输出控制电路被配置为基于所述第二串行信号和所述第三串行信号来控制所述第三输出部的操作。第一串行化器、第二串行化器和第三串行化器依次布置在半导体基板上，并且第一输出控制电路、第二输出控制电路和第三输出控制电路依次布置在半导体基板上。

根据本公开的实施例的通信系统包括上述发送器。

在根据本公开的各个实施例的发送器和通信系统中，第一串行化器、第二串行化器和第三串行化器依次布置在半导体基板上，并且第一输出控制电路、第二输出控制电路和第三输出控制电路依次布置在半导体基板上。第一串行化器生成第一串行信号，第二串行化器生成第二串行信号，第三串行化器生成第三串行信号。第一输出控制电路基于第一串行信号和第二串行信号控制第一输出部的操作。第二输出控制电路基于第三串行信号和第一串行信号控制第二输出部的操作。第三输出控制电路然后基于第二串行信号和第三串行信号来控制第三输出部的操作。

附图说明

[图1]图1是示出根据本公开的第一实施例的发送器的配置示例的框图。

[图2]图2是示出三相信号的示例的说明图。

[图3]图3是示出图1所示的发送单元的配置示例的框图。

[图4]图4是示出图3所示的分配电路的配置示例的电路图。

[图5]图5是示出图3所示的生成电路的配置示例的电路图。

[图6]图6是示出图5所示的生成电路的操作示例的表格。

[图7]图7是示出图3所示的发送单元的操作示例的表格。

[图8]图8是示出应用图1所示的发送器的通信系统的配置示例的框图。

[图9]图9是示出图8所示的输入单元的配置示例的电路图。

[图10]图10是示出应用图1所示的发送器的通信系统的另一配置示例的框图。

[图11]图11是示出图10所示的输入单元的配置示例的电路图。

[图12]图12是示出图11所示的输入单元的操作示例的说明图。

[图13]图13是示出图10所示的通信系统的操作示例的表格。

[图14]图14是示出图3所示的发送单元的布局的示例的说明图。

[图15A]图15A是示出图3所示的发送单元在操作模式下的操作状态的说明图。

[图15B]图15B是示出图3所示的发送单元在操作模式下的另一操作状态的说明图。

[图16]图16是示出图3所示的发送单元的操作示例的定时波形图。

[图17]图17是示出图2所示的发送单元在另一操作模式下的操作示例的说明图。

[图18]图18是示出根据比较实例的发送器的配置示例的框图。

[图19]图19是示出图18所示的发送单元的配置示例的框图。

[图20]图20是示出图18所示的发送单元的操作示例的表格。

[图21]图21是示出图18所示的发送单元的布局的示例的说明图。

[图22]图22是示出根据修改示例的串行化器单元的配置示例的框图。

[图23]图23是示出触发器的配置示例的电路图。

[图24]图24是示出另一修改示例的生成电路的配置示例的电路图。

[图25]图25是示出图24所示的触发器的配置示例的电路图。

[图26]图26是示出图24所示的另一触发器的配置示例的电路图。

[图27]图27是示出图24所示的生成电路的操作示例的表格。

[图28]图28是示出触发器的另一配置示例的电路图。

[图29]图29是示出图24所示的触发器的另一配置示例的电路图。

[图30]图30是示出图24所示的另一触发器的另一配置示例的电路图。

[图31]图31是示出另一修改示例的生成电路的配置示例的电路图。

[图32]图32是示出图31所示的触发器的配置示例的电路图。

[图33]图33是示出根据另一修改示例的发送单元的配置示例的框图。

[图34]图34是示出应用了图33所示的发送单元的通信系统的配置示例的框图。

[图35]图35是示出图34所示的输入单元的配置示例的电路图。

[图36]图36是示出图33所示的发送单元在另一操作模式下的操作示例的说明图。

[图37]图37是示出根据另一修改示例的发送器的配置示例的框图。

[图38]图38是示出图37所示的发送单元的配置示例的框图。

[图39]图39是示出图38所示的生成电路的配置示例的电路图。

[图40]图40是示出根据另一修改示例的发送单元的配置示例的框图。

[图41]图41是示出根据另一修改示例的发送单元的配置示例的框图。

[图42]图42是示出根据另一修改示例的发送单元的配置示例的框图。

[图43A]图43A是示出应用了根据第二实施例的发送器的通信系统的配置示例的框图。

[图43B]图43B是示出应用了根据第二实施例的发送器的通信系统的另一配置示例的框图。

[图43C]图43C是示出应用了根据第二实施例的发送器的通信系统的另一配置示例的框图。

[图43D]图43D是示出应用了根据第二实施例的发送器的通信系统的另一配置示例的框图。

[图43E]图43E是示出应用了根据第二实施例的发送器的通信系统的另一配置示例的框图。

[图43F]图43F是示出应用了根据第二实施例的发送器的通信系统的另一配置示例的框图。

[图44]图44是示出根据第二实施例的发送器的配置示例的框图。

[图45]图45是示出图44所示的交换电路的操作示例的表格。

[图46]图46是示出图44所示的发送单元的操作示例的框图。

[图47]图47是示出图43A至图43F的每一个中所示的通信系统的操作示例的表格。

[图48]图48是应用了根据实施例的发送器的智能手机的外观配置的透视图。

[图49]图49是示出应用根据实施例的发送器的应用处理器的配置示例的框图。

[图50]图50是示出应用了根据实施例的发送器的图像传感器的配置示例的框图。

具体实施方式

下面参照附图详细描述本公开的实施例。注意，按以下顺序给出描述。

1.第一实施例

2.第二实施例

3.应用示例

<1.第一实施例>

[配置示例]

图1示出了根据第一实施例的发送器(发送器1)的配置示例。该发送器1被配置为实现多个接口。应当注意，根据本公开的实施例的通信系统由本实施例实现，并由此一起描述。

发送器1被配置为通过执行预定处理来生成六个信号SIG1至SIG6，并通过发送线201至206将这些信号SIG1至SIG6发送到接收器(未示出)。在该示例中，发送线201至206中的每一个具有50[Ω]的特性阻抗。发送器1以与模式控制信号MSEL对应的操作模式M操作。发送器1具有两个操作模式M1和M2。

操作模式M1是使用差分信号将数据发送到接收器的模式(差分模式)。在该操作模式M1中，发送器1发送信号SIG1和SIG2作为差分信号，发送信号SIG3和SIG4作为差分信号，并且发送信号SIG5和SIG6作为差分信号。

操作模式M2是利用三相信号向接收器发送数据的模式(三相模式)。在该操作模式M2中，发送器1将信号SIG1至SIG3作为三相信号发送，并将信号SIG4至SIG6作为三相信号发送。包括在三相信号中的各个信号是各自可以具有三个电压电平(高电平电压VH、中电平电压VM和低电平电压VL)的信号。这三个信号的电压电平被设定为彼此不同。

图2示出了包括在三相信号中的三个信号SIG1、SIG2和SIG3的电压。发送器1使用三个信号SIG1、SIG2、SIG3发送六个符号“+x”、“-x”、“+y”、“-y”、“+z”、“-z”。例如，在发送符号“+x”的情况下，发送器1将信号SIG1设定为高电平电压VH，将信号SIG2设定为低电平电压VL，并将信号SIG3设定为中电平电压VM。在发送符号“-x”的情况下，发送器1将信号SIG1设定为低电平电压VL，将信号SIG2设定为高电平电压VH，并将信号SIG3设定为中电平电压VM。在发送符号“+y”的情况下，发送器1将信号SIG1设定为中电平电压VM，将信号SIG2设定为高电平电压VH，并将信号SIG3设定为低电平电压VL。在发送符号“-y”的情况下，发送器1将信号SIG1设定为中电平电压VM，将信号SIG2设定为低电平电压VL，并将信号SIG3设定为高电平电压VH。在发送符号“+z”的情况下，发送器1将信号SIG1设定为低电平电压VL，将信号SIG2设定为中电平电压VM，并将信号SIG3设定为高电平电压VH。在发送符号“-z”的情况下，发送器1将信号SIG1设定为高电平电压VH，将信号SIG2设定为中电平电压VM，并将信号SIG3设定为低电平电压VL。应当注意，在该示例中将信号SIG1、SIG2和SIG3描述为示例，但是同样适用于信号SIG4、SIG5和SIG6。发送器1像这样生成信号SIG1至SIG3，并发送所生成的信号SIG1至SIG3。类似地，发送器1生成信号SIG4至SIG6，并发送所生成的信号SIG4至SIG6。

发送器1包括如图1所示的处理单元10和发送单元20。

处理单元10被配置为通过执行预定处理来生成六组并行信号DATA1至DATA6。在该示例中，并行信号DATA1至DATA6中的每一个是具有高达8位的位宽的信号。换言之，发送器1与多个应用兼容。根据应用，处理单元10生成例如每个具有4位位宽的并行信号DATA1至DATA6、每个具有五位位宽的并行信号DATA1至DATA6、每个具有六位位宽的并行信号DATA1至DATA6、每个具有七位位宽的并行信号DATA1至DATA6，以及每个具有八位位宽的并行信号DATA1至DATA6中的任何一个。应当注意，在该示例中，并行信号DATA1至DATA6中的每一个具有高达8位的位宽，但这不是限制性的。并行信号DATA1到DATA6中的每一个可进一步具有九位或更多位的位宽。

处理单元10包括处理电路11和交换电路12和13。

处理电路11被配置为通过执行预定处理来生成六组并行信号DT1至DT6。与六组并行信号DATA1至DATA6中的每一组一样，并行信号DT1至DT6中的每一个在该示例中是具有高达八位位宽的信号。处理单元10在由处理电路11生成的并行信号DT1至DT6中，输出并行信号DT1作为并行信号DATA1，并且输出并行信号DT4作为并行信号DATA4。

交换电路12被配置为基于模式控制信号MSEL来彼此交换并行信号DT2和并行信号DT3。具体地，在操作模式M是操作模式M1(差分模式)的情况下，交换电路12不彼此交换并行信号DT2和并行信号DT3，而是原样输出并行信号DT2和并行信号DT3。这使得处理单元10输出并行信号DT2作为并行信号DATA2并且输出并行信号DT3作为并行信号DATA3。另外，在操作模式M为操作模式M2(三相模式)的情况下，交换电路12彼此交换并行信号DT2和并行信号DT3。这使得处理单元10输出并行信号DT3作为并行信号DATA2并且输出并行信号DT2作为并行信号DATA3。

与交换电路12一样，交换电路13被配置为基于模式控制信号MSEL来彼此交换并行信号DT5和并行信号DT6。具体地，在操作模式M是操作模式M1(差分模式)的情况下，交换电路13不彼此交换并行信号DT5和并行信号DT6，而是原样输出并行信号DT5和并行信号DT6。这使得处理单元10输出并行信号DT5作为并行信号DATA5，并且输出并行信号DT6输出作为并行信号DATA6。另外，在操作模式M为操作模式M2(三相模式)的情况下，交换电路13彼此交换并行信号DT5和并行信号DT6。这使得处理单元10输出并行信号DT6作为并行信号DATA5并且输出并行信号DT5作为并行信号DATA6。

发送单元20被配置为基于并行信号DATA1至DATA6和模式控制信号MSEL生成信号SIG1至SIG6，并且分别从输出端子Tout1至Tout6输出这些信号SIG1至SIG6。

图3示出了发送单元20的配置示例。发送单元20包括串行化器SER1至SER6、分配电路21至26、触发器(F/F)31和32、锁存器(LA)33、选择器34和35、触发器(F/F)41和42、锁存器(LA)43、选择器44和45、触发器(F/F)51和52、锁存器(LA)53、选择器54和55、生成电路61至66、触发(F/F)部71至76、输出部DRV1至DRV6，以及控制部29。应当注意，连接这些模块的信号可以是差分信号或单相信号。

串行化器SER1被配置为基于时钟信号CLK串行化并行信号DATA1以生成串行信号S1。根据应用向串行化器SER1提供具有高达八位位宽的并行信号DATA1。在并行信号DATA1是具有四位位宽的信号的情况下，串行化器SER1将该具有四位位宽的并行信号DATA1串行化。在并行信号DATA1是具有五位位宽的信号的情况下，串行化器SER1将该具有五位位宽的并行信号DATA1串行化。在并行信号DATA1是具有六位位宽的信号的情况下，串行化器SER1将该具有六位位宽的并行信号DATA1串行化。在并行信号DATA1是具有七位位宽的信号的情况下，串行化器SER1将该具有七位位宽的并行信号DATA1串行化。在并行信号DATA1是具有八位位宽的信号的情况下，串行化器SER1将该具有八位位宽的并行信号DATA1串行化。类似地，串行化器SER2被配置为基于时钟信号CLK串行化并行信号DATA2以生成串行信号S2。串行化器SER3被配置为基于时钟信号CLK串行化并行信号DATA3以生成串行信号S3。串行化器SER4被配置为基于时钟信号CLK串行化并行信号DATA4以生成串行信号S4。串行化器SER5被配置为基于时钟信号CLK串行化并行信号DATA5以生成串行信号S5。串行化器SER6被配置为基于时钟信号CLK串行化并行信号DATA6以生成串行信号S6。应当注意，在该示例中，并行信号DATA1至DATA6中的每一个具有高达8位的位宽，但这不是限制性的。并行信号DATA1到DATA6中的每一个可进一步具有九位或更多位的位宽。

分配电路21被配置为基于控制信号MSW选择性地将从串行化器SER1输出的串行信号S1提供给生成电路61和62或触发器31。控制信号MSW在操作模式M1(差分模式)下被设定为低电平(“0”)，在操作模式M2(三相模式)下被设定为高电平(“1”)。在控制信号MSW为高电平(“1”)的情况下，分配电路21将串行信号S1提供给生成电路61和生成电路62。在控制信号MSW为低电平(“0”)的情况下，分配电路21将串行信号S1提供给触发器31。类似地，分配电路22被配置为基于控制信号MSW选择性地将从串行化器SER2输出的串行信号S2提供给生成电路61和63或触发器32。分配电路23被配置为基于控制信号MSW选择性地将从串行化器SER3输出的串行信号S3提供给生成电路62和63或触发器41。分配电路24被配置为基于控制信号MSW选择性地将从串行化器SER4输出的串行信号S4提供给生成电路64和65或触发器42。分配电路25被配置为基于控制信号MSW选择性地将从串行化器SER5输出的串行信号S5提供给生成电路64和66或触发器51。分配电路26被配置为基于控制信号MSW选择性地将从串行化器SER6输出的串行信号S6提供给生成电路65和66或触发器52。

图4示出了分配电路21的配置示例。应注意，同样适用于分配电路22至26中的每一个。分配电路21包括反相器81和逻辑与(AND)电路82至84。反相器81被配置为输出通过将控制信号MSW反相获得的信号。逻辑与电路82被配置为输出指示串行信号S1和控制信号MSW的逻辑与的信号。逻辑与电路83被配置为输出指示串行信号S1和控制信号MSW的逻辑与的信号。逻辑与电路84被配置为输出指示串行信号S1和反相器81的输出信号的逻辑与的信号。

根据该配置，在控制信号MSW为高电平(“1”)的情况下，分配电路21的逻辑与电路82将串行信号S1提供给生成电路61，逻辑与电路83将串行信号S1提供给生成电路62，逻辑与电路84将低电平的信号提供给触发器31。另外，在控制信号MSW为低电平(“0”)的情况下，分配电路21使得分配电路21的逻辑与电路84将串行信号S1提供给触发器31，使得逻辑与电路82将低电平的信号提供给生成电路61，并且使得逻辑与电路83将低电平的信号提供给生成电路62。

触发器31(图3)被配置为基于时钟信号CLK对操作模式M1下的分配电路21的输出信号(串行信号S1)进行采样，输出采样信号作为信号P31，并且输出信号P31的反相信号作为信号N31。

触发器32被配置为基于时钟信号CLK对操作模式M1下的分配电路22的输出信号(串行信号S2)进行采样，并且输出采样信号。锁存器33被配置为基于时钟信号CLK将操作模式M1下的触发器32的输出信号锁存，输出锁存信号作为信号P33，并且输出信号P33的反相信号作为信号N33。

选择器34被配置为基于控制信号SEL选择操作模式M1下的信号P31和P33中的一个，并且输出所选择的信号作为信号S34。具体地，选择器34输出所选择的信号P31和P33的信号作为信号P34，并且输出信号P34的反相信号作为信号N34。选择器35被配置为基于控制信号SEL选择操作模式M1下的信号N31和N33中的一个，并且输出所选择的信号作为信号S35。具体地，选择器35输出所选择的信号N31和N33的信号作为信号P35，并且输出信号P35的反相信号作为信号N35。

触发器41被配置为基于时钟信号CLK对操作模式M1下的分配电路23的输出信号(串行信号S3)进行采样，输出采样信号作为信号P41，并且输出信号P41的反相信号作为信号N41。

触发器42被配置为基于时钟信号CLK对操作模式M1下的分配电路24的输出信号(串行信号S4)进行采样，并且输出采样信号。锁存器43被配置为基于时钟信号CLK将操作模式M1下的触发器42的输出信号锁存，输出锁存信号作为信号P43，并且输出信号P43的反相信号作为信号N43。

选择器44被配置为基于控制信号SEL选择操作模式M1下的信号P41和P43中的一个，并且输出所选择的信号作为信号S44。具体地，选择器44输出所选择的信号N41和P43的信号作为信号P44，并且输出信号P44的反相信号作为信号N44。选择器45被配置为基于控制信号SEL选择操作模式M1下的信号N41和N43中的一个，并且输出所选择的信号作为信号S45。具体地，选择器45输出所选择的信号N41和N43的信号作为信号P45，并且输出信号P45的反相信号作为信号N45。

触发器51被配置为基于时钟信号CLK对操作模式M1下的分配电路25的输出信号(串行信号S5)进行采样，输出采样信号作为信号P51，并且输出信号P51的反相信号作为信号N51。

触发器52被配置为基于时钟信号CLK对操作模式M1下的分配电路26的输出信号(串行信号S6)进行采样，并且输出采样信号。锁存器53被配置为基于时钟信号CLK将操作模式M1下的触发器52的输出信号锁存，输出锁存信号作为信号P53，并且输出信号P53的反相信号作为信号N53。

选择器54被配置为基于控制信号SEL选择操作模式M1下的信号P51和P53中的一个，并且输出所选择的信号作为信号S54。具体地，选择器54输出所选择的信号P51和P53的信号作为信号P54，并且输出信号P54的反相信号作为信号N54。选择器55被配置为基于控制信号SEL选择操作模式M1下的信号N51和N53中的一个，并且输出所选择的信号作为信号S55。具体地，选择器55输出所选择的信号N51和N53的信号作为信号P55，并且输出信号P55的反相信号作为信号N55。

生成电路61被配置为基于分配电路21的输出信号(串行信号S1)和分配电路22的输出信号(串行信号S2)生成操作模式M2下的四个信号。生成电路61的输入端子A1耦接到分配电路21，其输入端子A2耦接到分配电路22。触发部71被配置为基于时钟信号CLK对从生成电路61输出的四个信号进行采样，并且输出包括四个采样信号的信号S71。

生成电路62被配置为基于分配电路23的输出信号(串行信号S3)和分配电路21的输出信号(串行信号S1)生成操作模式M2下的四个信号。生成电路62的输入端子A1耦接到分配电路23，其输入端子A2耦接到分配电路21。触发部72被配置为基于时钟信号CLK对从生成电路62输出的四个信号进行采样，并且输出包括四个采样信号的信号S72。

生成电路63被配置为基于分配电路22的输出信号(串行信号S2)和分配电路23的输出信号(串行信号S3)生成操作模式M2下的四个信号。生成电路63的输入端子A1耦接到分配电路22，其输入端子A2耦接到分配电路23。触发部73被配置为基于时钟信号CLK对从生成电路63输出的四个信号进行采样，并且输出包括四个采样信号的信号S73。

生成电路64被配置为基于分配电路24的输出信号(串行信号S4)和分配电路25的输出信号(串行信号S5)生成操作模式M2下的四个信号。生成电路64的输入端子A1耦接到分配电路24，其输入端子A2耦接到分配电路25。触发部74被配置为基于时钟信号CLK对从生成电路64输出的四个信号进行采样，并且输出包括四个采样信号的信号S74。

生成电路65被配置为基于分配电路26的输出信号(串行信号S6)和分配电路24的输出信号(串行信号S4)生成操作模式M2下的四个信号。生成电路65的输入端子A1耦接到分配电路26，其输入端子A2耦接到分配电路24。触发部75被配置为基于时钟信号CLK对从生成电路65输出的四个信号进行采样，并且输出包括四个采样信号的信号S75。

生成电路66被配置为基于分配电路25的输出信号(串行信号S5)和分配电路26的输出信号(串行信号S6)生成操作模式M2下的四个信号。生成电路66的输入端子A1耦接到分配电路25，其输入端子A2耦接到分配电路26。触发部76被配置为基于时钟信号CLK对从生成电路66输出的四个信号进行采样，并且输出包括四个采样信号的信号S76。

图5示出了生成电路61和触发部71的配置示例。应当注意，这同样适用于生成电路62至66和触发部72至76。

生成电路61包括非逻辑与(NAND)电路85、非逻辑与电路86、反相器87、非逻辑与电路88和反相器89。非逻辑与电路85的第一输入端子耦接到生成电路61的输入端子A1，其第二输入端子耦接到生成电路61的输入端子A2，并且其输出端子耦接到非逻辑与电路86的第二输入端子和非逻辑与电路88的第一输入端子。非逻辑与电路86的第一输入端子耦接到生成电路61的输入端子A1，其第二输入端子耦接到非逻辑与电路85的输出端子，其输出端子耦接到反相器87的输入端子和触发部71。反相器87的输入端子耦接到非逻辑与电路86的输出端子，并且其输出端子耦接到触发部71。非逻辑与电路88的第一输入端子耦接到非逻辑与电路85的输出端子，其第二输入端子耦接到生成电路61的输入端子A2，并且其输出端子耦接到触发部71和反相器89的输入端子。反相器89的输入端子耦接到非逻辑与电路88的输出端子，并且其输出端子耦接到触发部71。

触发部71包括四个触发器91至94。触发器91被配置为基于时钟信号CLK对反相器87的输出信号进行采样，并且输出采样信号。触发器92被配置为基于时钟信号CLK对非逻辑与电路86的输出信号进行采样，并且输出采样信号。触发器93被配置为基于时钟信号CLK对非逻辑与电路88的输出信号进行采样，并且输出采样信号。触发器94被配置为基于时钟信号CLK对反相器89的输出信号进行采样，并且输出采样信号。触发部71从输出端子T1输出触发器91的输出信号，从输出端子T2输出触发器92的输出信号，从输出端子T3输出触发器93的输出信号，并且从输出端子T4输出触发器94的输出信号。

图6示出了生成电路61和触发部71的操作示例。信号SA1和SA2是生成电路61的输入端子A1和A2的输入信号。信号ST1、ST2、ST3和ST4是触发部71的输出端子T1、T2、T3和T4的输出信号。在信号SA1和SA2为“0、0”或“1、1”的情况下，信号ST1、ST2、ST3和ST4为“0、1、1、0”。另外，在信号SA1和SA2为“0、1”的情况下，信号ST1、ST2、ST3和ST4为“0、1、0、1”。另外，在信号SA1和SA2为“1、0”的情况下，信号ST1、ST2、ST3和ST4为“1、0、1、0”。

输出部DRV1(图3)被配置为基于从触发部71输出的信号S71和从选择器34输出的信号S34来设定输出端子Tout1的电压。输出部DRV2被配置为基于从触发部72输出的信号S72和从选择器35输出的信号S35来设定输出端子Tout2的电压。输出部DRV3被配置为基于从触发部73输出的信号S73和从选择器44输出的信号S44来设定输出端子Tout3的电压。输出部DRV4被配置为基于从触发部74输出的信号S74和从选择器45输出的信号S45来设定输出端子Tout4的电压。输出部DRV5被配置为基于从触发部75输出的信号S75和从选择器54输出的信号S54来设定输出端子Tout5的电压。输出部DRV6被配置为基于从触发部76输出的信号S76和从选择器55输出的信号S55来设定输出端子Tout6的电压。

如图5所示，输出部DRV1包括选择器101至104，晶体管111、114、115和118，以及电阻器112、113、116和117。晶体管111、114、115和118中的每一个是N型MOS(金属氧化物半导体)晶体管。

选择器101被配置为基于控制信号MSW选择触发器91的输出信号和信号P34中的一个，并且输出所选择的信号。具体地，在控制信号MSW为高电平(“1”)的情况下，选择器101选择触发器91的输出信号。在控制信号MSW为低电平(“0”)的情况下，选择器101选择信号P34。类似地，选择器102被配置为基于控制信号MSW选择触发器92的输出信号和信号N34中的一个，并且输出所选择的信号。选择器103被配置为基于控制信号MSW选择触发器93的输出信号和信号P34中的一个，并且输出所选择的信号。选择器104被配置为基于控制信号MSW选择触发器94的输出信号和信号N34中的一个，并且输出所选择的信号。

晶体管111的栅极被提供选择器101的输出信号，其漏极被提供电压V1，其源极耦接到电阻器112的一端。电阻器112的一端与晶体管111的源极耦接，另一端与电阻器113的一端和输出端子Tout1耦接。电阻器113的一端与电阻器112的另一端和输出端子Tout1耦接，另一端与晶体管114的漏极耦接。晶体管114的栅极被提供选择器102的输出信号，其漏极耦接到电阻器113的另一端，其源极接地。晶体管111的导通电阻的电阻值和电阻器112的电阻值的总和被设定为大约100Ω。类似地，晶体管114的导通电阻的电阻值和电阻器113的电阻值的总和被设定为大约100Ω。

晶体管115的栅极被提供选择器103的输出信号，其漏极被提供电压V1，其源极耦接到电阻器116的一端。电阻器116的一端与晶体管115的源极耦接，另一端与电阻器117的一端和输出端子Tout1耦接。电阻器117的一端与电阻器116的另一端和输出端子Tout1耦接，另一端与晶体管118的漏极耦接。晶体管118的栅极被提供选择器104的输出信号，其漏极耦接到电阻器117的另一端，其源极接地。晶体管115的导通电阻的电阻值和电阻器116的电阻值的总和被设定为大约100Ω。类似地，晶体管118的导通电阻的电阻值和电阻器117的电阻值的总和被设定为大约100Ω。

以上已经以输出部DRV1为例进行了描述，同样适用于输出部DRV2至DRV6。

在操作模式M1(差分模式)下，在图3中，控制信号MSW被设定为低电平(“0”)。这使得分配电路21将串行信号S1提供给触发器31，使得分配电路22将串行信号S2提供给触发器32，使得分配电路23将串行信号S3提供给触发器41，使得分配电路24将串行信号S4提供给触发器42，使得分配电路25将串行信号S5提供给触发器51，并且使分配电路26将串行信号S6提供给触发器52。结果，选择器34输出信号S34(信号P34和N34)，选择器35输出信号S35(信号P35和N35)，选择器44输出信号S44(信号P44和N44)，选择器45输出信号S45(信号P45和N45)，选择器54输出信号S54(信号P54和N54)，选择器55输出信号S55(信号P55和N55)。控制信号MSW为低电平(“0”)。例如，在输出部DRV1(图5)中，选择器101和103中的每一个因此选择从选择器34输出的信号P34，而选择器102和104中的每一个选择从选择器34输出的信号N34。在信号P34为高电平，信号N34为低电平的情况下，晶体管111和115接通，晶体管114和118关断。这将输出端子Tout1的电压设定为高电平电压VH，并将输出部DRV1的输出阻抗设定为大约50Ω。另外，在信号P34为低电平而信号N34为高电平的情况下，晶体管114和118接通，晶体管111和115关断。这将输出端子Tout1的电压设定为低电平电压VL，并将输出部DRV1的输出阻抗设定为大约50Ω。这同样适用于输出部DRV2至DRV6。

另外，在操作模式M2(三相模式)下，控制信号MSW被设定为高电平(“1”)。这使得分配电路21将串行信号S1提供给每个生成电路61和62，使得分配电路22将串行信号S2提供给每个生成电路61和63，使得分配电路23将串行信号S3提供给每个生成电路62和63，使得分配电路24将串行信号S4提供给每个生成电路64和65，使得分配电路25将串行信号S5提供给每个生成电路64和66，并且使得分配电路26将串行信号S6提供给图3中的每个生成电路65和66。结果，触发部71至76分别输出信号S71至S76。控制信号MSW为低电平(“0”)。例如，在输出部DRV1(图5)中，选择器101至104中的每一个因此选择从触发部71输出的信号S71。如图6所示，在包括在信号S71中的四个信号ST1至ST4为“1、0、1、0”的情况下，晶体管111和115接通，并且晶体管114和118关断。这将输出端子Tout1的电压设定为高电平电压VH，并将输出部DRV1的输出阻抗设定为大约50Ω。在信号ST1至ST4为“0、1、0、1”的情况下，晶体管114和118接通，并且晶体管111和115关断。这将输出端子Tout1的电压设定为低电平电压VL，并将输出部DRV1的输出阻抗设定为大约50Ω。另外，在信号ST1至ST4为“0、1、1、0”的情况下，晶体管114和115接通，并且晶体管111和118关断。这将输出端子Tout1的电压设定为中电平电压VM，并将输出部DRV1的输出阻抗设定为大约50Ω。这同样适用于输出部DRV2至DRV6。

图7示出了基于操作模式M2(三相模式)下的串行信号S1至S3的操作的示例。这同样适用于串行信号S4至S6。作为示例，详细描述了串行信号S1、S2和S3为“1、0、0”的情况。

如图3所示，将串行信号S1输入到生成电路61的输入端子A1，并将串行信号S2输入到其输入端子A2。因此，生成电路61中的信号SA1和SA2为“1、0”。在这种情况下，如图6所示，信号ST1、ST2、ST3和ST4是“1、0、1、0”。如图7所示，信号SIG1的电压因此是高电平电压VH。

另外，如图3所示，将串行信号S3输入到生成电路62的输入端子A1，并将串行信号S1输入到其输入端子A2。因此，生成电路62中的信号SA1和SA2为“0、1”。在这种情况下，如图6所示，信号ST1、ST2、ST3和ST4是“0、1、0、1”。如图7所示，信号SIG2的电压因此是低电平电压VL。

另外，如图3所示，将串行信号S2输入到生成电路63的输入端子A1，并将串行信号S3输入到其输入端子A2。因此，生成电路63中的信号SA1和SA2为“0、0”。在这种情况下，如图6所示，信号ST1、ST2、ST3和ST4为“0、1、1、0”。如图7所示，信号SIG3的电压因此是中电平电压VM。

这样，在串行信号S1、S2和S3为“1、0、0”的情况下，信号SIG1的电压为高电平电压VH，信号SIG2的电压为低电平电压VL，并且信号SIG3的电压为中电平电压VM。因此，发送单元20发送符号“+x”，如图2和图7所示。

类似地，在串行信号S1、S2和S3为“0、1、1”的情况下，发送单元20发送符号“-x”。在串行信号S1、S2和S3为“0、0、1”的情况下，发送单元20发送符号“+y”。在串行信号S1、S2和S3为“1、1、0”的情况下，发送单元20发送符号“-y”。在串行信号S1、S2和S3为“0、1、0”的情况下，发送单元20发送符号“+z”。在串行信号S1、S2和S3为“1、0、1”的情况下，发送单元20发送符号“-z”。

控制部29(图3)被配置为基于模式控制信号MSEL选择两个操作模式M1和M2中的一个，并且控制发送单元20使得发送单元20在所选择的操作模式下操作。例如从发送器1的外部提供模式控制信号MSEL。控制部29基于该模式控制信号MSEL选择这两个操作模式M1和M2中的一个。控制部29根据所选择的操作模式生成时钟信号CLK以及控制信号MSW和SEL。在操作模式M为操作模式M1的情况下，控制部29将控制信号MSW设定为低电平(“0”)。在操作模式M为操作模式M2的情况下，控制部29将控制信号MSW设定为高电平(“1”)。另外，控制部29根据所选择的操作模式，生成在输出部DRV1至DRV6中的每一个中使用的电压V1。操作模式M1中的电压V1和操作模式M2中的电压V1可以彼此相同或不同。

(关于通信系统)

图8示出了在发送器1在操作模式M1(差分模式)下操作的情况下的通信系统4的配置示例。通信系统4包括发送器1和接收器210。接收器210包括输入单元211至213。在操作模式M1下，输出部DRV1和DRV2发送信号SIG1和SIG2作为差分信号，并且输入单元211接收这些信号SIG1和SIG2。类似地，输出部DRV3和DRV4发送信号SIG3和SIG4作为差分信号，并且输入单元212接收这些信号SIG3和SIG4。输出部DRV5和DRV6发送信号SIG5和SIG6作为差分信号，并且输入单元213接收这些信号SIG5和SIG6。应当注意，在该示例中，一个接收器210设置有三个输入单元211至213，以将数据发送到接收器210，但这不是限制性的。可替换地，例如，可以为三个接收器中的每一个提供一个输入单元，并且可以将多条数据发送到这三个接收器。

图9示出了输入单元211的配置示例。注意，下面作为示例描述输入单元211，但是同样适用于输入单元212和213。输入单元211包括电阻器216和放大器217。电阻器216用作通信系统4的端接电阻器，并且在该示例中，电阻值大约为100[Ω]。电阻器216的一端耦接到输入端子Tin11，其另一端耦接到输入端子Tin12。放大器217被配置为根据正输入端子的信号和负输入端子的信号之间的差输出“1”或“0”。放大器217的正输入端子耦接到电阻器216的一端和输入端子Tin11，其负输入端子耦接到电阻器216的另一端和输入端子Tin12。

该配置允许通信系统4通过使用差分信号来发送和接收数据。

图10示出了通信系统5的配置示例，其中，发送器1在操作模式M2(三相模式)下操作。通信系统5包括发送器1和接收器220。接收器220包括输入单元221和222。在该模式下，输出部DRV1至DRV3发送信号SIG1至SIG3作为三相信号，并且输入单元221接收这些信号SIG1至SIG3。类似地，输出部DRV4至DRV6发送信号SIG4至SIG6作为三相信号，并且输入单元222接收这些信号SIG4至SIG6。

图11示出了输入单元221的配置示例。注意，下面作为示例描述输入单元221，但是同样适用于输入单元222。输入单元221包括电阻器224至226以及放大器227至229。电阻器224至226中的每一个用作通信系统5的端接电阻器，并且在该示例中，电阻值大约为50[Ω]。电阻器224的一端耦接到输入端子Tin21，并且其另一端耦接到电阻器225和226中的每一个的另一端。电阻器225的一端耦接到输入端子Tin22，并且其另一端耦接到电阻器224和226中的每一个的另一端。电阻器226的一端耦接到输入端子Tin23，并且其另一端耦接到电阻器224和226中的每一个的另一端。放大器227的正输入端子耦接到放大器229的负输入端子、电阻器224的一端以及输入端子Tin21。其负输入端子耦接到放大器228的正输入端子、电阻器225的一端以及输入端子Tin22。放大器228的正输入端子耦接到放大器227的负输入端子、电阻器225的一端以及输入端子Tin22。其负输入端子耦接到放大器229的正输入端子、电阻器226的一端以及输入端子Tin23。放大器229的正输入端子耦接到放大器228的负输入端子、电阻器226的一端以及输入端子Tin23。其负输入端子耦接到放大器227的正输入端子、电阻器224的一端以及输入端子Tin21。

图12示出了输入单元221的操作示例。在该示例中，输入单元221接收符号“+x”。换句话说，信号SIG1的电压是高电平电压VH，信号SIG2的电压是低电平电压VL，并且信号SIG3的电压是中电平电压VM。在这种情况下，电流Iin依次流过输入端子Tin21、电阻器224、电阻器225和输入端子Tin22。放大器227的正输入端子然后被提供高电平电压VH，其负输入端子被提供低电平电压VL。放大器227输出“1”。另外，放大器228的正输入端子被提供低电平电压VL，其负输入端子被提供中电平电压VM。放大器228输出“0”。另外，放大器229的正输入端子被提供中电平电压VM，其负输入端子被提供高电平电压VH。放大器229输出“0”。这样，放大器227、228和229的输出信号为“1、0、0”。

图13示出了输入单元221的操作示例。如上所述，在输入单元221接收到符号“+x”的情况下，放大器227、228和229的输出信号为“1、0、0”。类似地，在输入单元221接收到符号“-x”的情况下，放大器227、228和229的输出信号为“1、1、1”。在输入单元221接收到符号“+y”的情况下，放大器227、228和229的输出信号为“0、1、0”。在输入单元221接收到符号“-y”的情况下，放大器227、228和229的输出信号为“1、0、1”。在输入单元221接收到符号“+z”的情况下，放大器227、228和229的输出信号为“0、0、1”。在输入单元221接收到符号“-z”的情况下，放大器227、228和229的输出信号为“1、1、0”。如图7和图13所示，放大器227的输出信号对应于发送单元20的串行信号S1，放大器228的输出信号对应于发送单元20的串行信号S3，放大器229的输出信号对应于发送单元20的串行信号S2。

该配置允许通信系统5通过使用三相信号来发送和接收数据。

(关于发送单元20的布局)

图14示出了发送单元20中用于串行信号S1至S3的各个模块在半导体基板上的电路布置的示例。图14还示出了焊盘PAD1至PAD3以及ESD(静电放电)保护电路ESD1至ESD3。焊盘PAD1至PAD3对应于输出端子Tout1至Tout3，ESD保护电路ESD1至ESD3分别布置在这些焊盘PAD1至PAD3附近。在这个示例中，串行化器SER1、分配电路21、电路241、输出部DRV1、ESD保护电路ESD1和焊盘PAD1布置在图14的最上级中。串行化器SER2、分配电路22、电路242、输出部DRV2、ESD保护电路ESD2和焊盘PAD2布置在下级中。串行化器SER3、分配电路23、电路243、输出部DRV3、ESD保护电路ESD3和焊盘PAD3布置在更下级中。电路241包括生成电路61、触发部71、触发器31和选择器34。类似地，电路242包括生成电路62、触发部72、触发器32、锁存器33和选择器35。电路243包括生成电路63、触发部73、触发器41和选择器44。

在分配电路21至23与电路241至243之间设置布线区域240。在布线区域240中，布置有将来自分配电路21至23的信号发送至电路241至243的多条布线。在图14中，箭头指示信号在布线区域240中的流动。具体地，在布线区域240中，信号从分配电路21发送到电路241和242，信号从分配电路22发送到电路241和243，并且信号从分配电路23发送到电路242和243。

这里，串行化器SER1对应于根据本公开的“第一串行化器”的具体示例。串行化器SER2对应于根据本公开的“第二串行化器”的具体示例。串行化器SER3对应于根据本公开的“第三串行化器”的具体示例。串行信号S1对应于根据本公开的“第一串行信号”的具体示例。串行信号S2对应于根据本公开的“第二串行信号”的具体示例。串行信号S3对应于根据本公开的“第三串行信号”的具体示例。生成电路61对应于根据本公开的“第一输出控制电路”的具体示例。生成电路62对应于根据本公开的“第二输出控制电路”的具体示例。生成电路63对应于根据本公开的“第三输出控制电路”的具体示例。选择器34对应于根据本公开的“第四输出控制电路”的具体示例。选择器35对应于根据本公开的“第五输出控制电路”的具体示例。输出部DRV1对应于根据本公开的“第一输出部”的具体示例。输出部DRV2对应于根据本公开的“第二输出部”的具体示例。输出部DRV3对应于根据本公开的“第三输出部”的具体示例。晶体管111对应于根据本公开的“第一开关”的具体示例。晶体管114对应于根据本公开的“第二开关”的具体示例。晶体管115对应于根据本公开的“第三开关”的具体示例。晶体管118对应于根据本公开的“第四开关”的具体示例。操作模式M2对应于根据本公开的“第一操作模式”的具体示例。操作模式M1对应于根据本公开的“第二操作模式”的具体示例。处理单元10对应于根据本公开的“处理单元”的具体示例。处理电路11对应于根据本公开的“第一处理电路”的具体示例。交换电路12对应于根据本公开的“第二处理电路”的具体示例。并行信号DATA1对应于根据本公开的“第一发送并行信号”的具体示例。并行信号DATA2对应于根据本公开的“第二发送并行信号”的具体示例。并行信号DATA3对应于根据本公开的“第三发送并行信号”的具体示例。并行信号DT1对应于根据本公开的“第一并行信号”的具体示例。并行信号DT2对应于根据本公开的“第二并行信号”的具体示例。并行信号DT3对应于根据本公开的“第三并行信号”的具体示例。

[操作和工作]

随后，描述根据本实施例的发送器1的操作和工作。

(整体操作概述)

首先，参考图1描述发送器1的整体操作的概述。

处理单元10通过执行预定处理生成六组并行信号DATA1至DATA6。具体地，处理单元10的处理电路11通过执行预定处理来生成六组并行信号DT1至DT6。交换电路12基于模式控制信号MSEL来彼此交换并行信号DT2和并行信号DT3。与交换电路12一样，交换电路13基于模式控制信号MSEL来彼此交换并行信号DT5和并行信号DT6。这使得在操作模式M是操作模式M1(差分模式)的情况下，处理单元10分别输出并行信号DT1、DT2、DT3、DT4、DT5和DT6作为并行信号DATA1、DATA2、DATA3、DATA4、DATA5和DATA6。另外，在操作模式M为操作模式M2(三相模式)的情况下，处理单元10分别输出并行信号DT1、DT3、DT2、DT4、DT6和DT5作为并行信号DATA1、DATA2、DATA3、DATA4、DATA5和DATA6。

发送单元20基于并行信号DATA1至DATA6和模式控制信号MSEL生成信号SIG1至SIG6，并从输出端子Tout1至Tout6分别输出这些信号SIG1至SIG6。在操作模式M是操作模式M1(差分模式)的情况下，发送单元20发送信号SIG1和SIG2作为差分信号，发送信号SIG3和SIG4作为差分信号，并发送信号SIG5和SIG6作为差分信号。另外，在操作模式M是操作模式M2(三相模式)的情况下，发送单元20发送信号SIG1至SIG3作为三相信号，并发送信号SIG4至SIG6作为三相信号。

(详细操作)

接下来，详细描述发送单元20在操作模式M1和M2下的操作。

(操作模式M1)

图15A和图15B中的每一个示出了在操作模式M1下的发送单元20的操作示例。图15A示出了某个操作状态，图15B示出了另一个操作状态。在操作模式M1下，发送单元20使用差分信号将数据发送到接收器。

在操作模式M1下，控制部29生成时钟信号CLK、低电平(“0”)的控制信号MSW，以及在高电平和低电平之间交替变化的控制信号SEL。

串行化器SER1至SER6通过基于时钟信号CLK将并行信号DATA1至DATA6串行化，来分别生成串行信号S1至S6。

控制信号MSW处于低电平(“0”)。这使得分配电路21将串行信号S1提供给触发器31，使得分配电路22将串行信号S2提供给触发器32，使得分配电路23将串行信号S3提供给触发器41，使得分配电路24将串行信号S4提供给触发器42，使得分配电路25将串行信号S5提供给触发器51，并且使得分配电路26将串行信号S6提供给触发器52。

触发器31基于时钟信号CLK对分配电路21的输出信号(串行信号S1)进行采样，输出采样信号作为信号P31，并且输出信号P31的反相信号作为信号N31。

触发器32基于时钟信号CLK对分配电路22的输出信号(串行信号S2)进行采样并且输出采样信号。锁存器33基于时钟信号CLK锁存触发器32的输出信号，输出锁存信号作为信号P33，输出信号P33的反相信号作为信号N33。

选择器34基于在高电平和低电平之间交替变化的控制信号SEL，通过交替选择信号P31和信号P33来生成信号S34。选择器35基于控制信号SEL通过交替选择信号N31和信号N33来生成信号S35。在选择器34选择信号P31的情况下，选择器35选择信号N31(图15A)。在选择器34选择信号P33的情况下，选择器35选择信号N33(图15B)。

图16示出了示出选择器34和35中的每一个的操作示例的定时波形图。(A)示出了信号P31或信号N31的波形。(B)示出了信号P33或信号N33的波形。(C)示出了信号S34或信号S35的波形。在该示例中，串行化器SER1与时钟信号CLK同步地将数据段D0、D2、D4、...依次输出为串行信号S1。串行化器SER2与时钟信号CLK同步地将数据段D1、D3、D5、...依次输出为串行信号S2。触发器31通过与时钟信号CLK同步地采样串行信号S1来生成信号P31和N31(图16的(A))。另外，触发器32和锁存器33通过与时钟信号CLK同步地采样串行信号S2来生成信号P33和N33(图16的(B))。锁存器33使得信号P33和N33的转变定时从信号P31和N31的转变定时偏移。在信号P31和N31的数据稳定的时间段P1中(图16的(A))，选择器34通过选择信号P31生成信号S34，选择器35通过选择信号N31生成信号S35(图16的(C))。另外，在信号P33和N33的数据稳定的时间段P2中(图16的(B))，选择器34通过选择信号P33生成信号S34，选择器35通过选择信号N33生成信号S35(图16的(C))。作为这种操作的结果，数据段D0、D1、D2、...依次安排在信号S34和S35中。换言之，在操作模式M1下，选择器34和35作为2：1的串行化器操作。

这里，信号N31是信号P31的反相信号，信号N33是信号P33的反相信号。因此，信号S35是信号S34的反相信号。具体地，信号S35的信号P35是信号S34的信号P34的反相信号，信号S35的信号N35是信号S34的信号N34的反相信号。

控制信号MSW处于低电平(“0”)，因此输出部DRV1基于信号S34生成信号SIG1。具体地，在包括在信号S34中的信号P34处于高电平并且信号N34处于低电平的情况下，输出部DRV1将信号SIG1的电压设定为高电平电压VH。在包括在信号S34中的信号P34处于低电平并且信号N34处于高电平的情况下，输出部DRV1将信号SIG1的电压设定为低电平电压VL。类似地，输出部DRV2基于信号S35生成信号SIG2。这样，发送单元20发送信号SIG1和SIG2作为差分信号。

类似地，触发器41基于时钟信号CLK对分配电路23的输出信号(串行信号S3)进行采样，输出采样信号作为信号P41，并且输出信号P41的反相信号作为信号N41。

触发器42基于时钟信号CLK对分配电路24的输出信号(串行信号S4)进行采样并且输出采样信号。锁存器43基于时钟信号CLK锁存触发器42的输出信号，输出锁存信号作为信号P43，并且输出信号P43的反相信号作为信号N43。

选择器44基于控制信号SEL通过交替地选择信号P41和信号P43来生成信号S44。选择器45基于控制信号SEL通过交替选择信号N41和信号N43来生成信号S45。在选择器44选择信号P41的情况下，选择器45选择信号N41。在选择器44选择信号P43的情况下，选择器45选择信号N43。

然后，输出部DRV3基于信号S44生成信号SIG3，并且输出部DRV4基于信号S45生成信号SIG4。这样，发送单元20发送信号SIG3和SIG4作为差分信号。

类似地，触发器51基于时钟信号CLK对分配电路25的输出信号(串行信号S5)进行采样，输出采样信号作为信号P51，并且输出信号P51的反相信号作为信号N51。

触发器52基于时钟信号CLK对分配电路26的输出信号(串行信号S6)进行采样并且输出采样信号。锁存器53基于时钟信号CLK锁存触发器52的输出信号，输出锁存信号作为信号P53，并且输出信号P53的反相信号作为信号N53。

选择器54基于控制信号SEL通过交替地选择信号P51和信号P53来生成信号S54。选择器55基于控制信号SEL通过交替选择信号N51和信号N53来生成信号S55。在选择器54选择信号P51的情况下，选择器55选择信号N51。在选择器54选择信号P53的情况下，选择器55选择信号N53。

然后，输出部DRV5基于信号S54生成信号SIG5，并且输出部DRV6基于信号S55生成信号SIG6。这样，发送单元20发送信号SIG5和SIG6作为差分信号。

这样，在操作模式M1中，发送器1使用差分信号将数据发送到接收器。

(操作模式M2)

图17示出了发送单元20在操作模式M2下的操作示例。在操作模式M1下，发送单元20使用差分信号将数据发送到接收器。

在操作模式M2下，控制部29生成时钟信号CLK和高电平(“0”)的控制信号MSW。

控制信号MSW处于高电平(“1”)。这使得分配电路21将串行信号S1提供给每个生成电路61和62，使得分配电路22将串行信号S2提供给每个生成电路61和63，使得分配电路23将串行信号S3提供给每个生成电路62和63，使得分配电路24将串行信号S4提供给每个生成电路64和65，使得分配电路25将串行信号S5提供给每个生成电路64和66，并且使得分配电路26将串行信号S6提供给每个生成电路65和66。

生成电路61基于分配电路21的输出信号(串行信号S1)和分配电路22的输出信号(串行信号S2)生成四个信号。触发部71基于时钟信号CLK对从生成电路61输出的四个信号进行采样，并且输出包括四个采样信号的信号S71。

控制信号MSW处于低电平(“1”)，因此输出部DRV1基于信号S71生成信号SIG1。具体地，在如图6所示包括在信号S71中的四个信号ST1至ST4为“1、0、1、0”的情况下，输出部DRV1将信号SIG1的电压设定为高电平电压VH。在包括在信号S71中的四个信号ST1至ST4为“0、1、0、1”的情况下，输出部DRV1将信号SIG1的电压设定为低电平电压VL。在包括在信号S71中的四个信号ST1至ST4为“0、1、1、0”的情况下，输出部DRV1将信号SIG1的电压设定为中电平电压VM。

类似地，生成电路62基于分配电路23的输出信号(串行信号S3)和分配电路21的输出信号(串行信号S1)生成四个信号。触发部72基于时钟信号CLK对从生成电路62输出的四个信号进行采样，并且输出包括四个采样信号的信号S72。输出部DRV2基于信号S72生成信号SIG2。

生成电路63基于分配电路22的输出信号(串行信号S2)和分配电路23的输出信号(串行信号S3)生成四个信号。触发部73基于时钟信号CLK对从生成电路63输出的四个信号进行采样，并且输出包括四个采样信号的信号S73。输出部DRV3基于信号S73生成信号SIG3。

在串行信号S1、S2和S3如图7所示为“1、0、0”的情况下，这使得发送单元20将信号SIG1的电压设定为高电平电压VH，将信号SIG2的电压设定为低电平电压VL，并将信号SIG3的电压设定为中电平电压VM。这使得发送单元20发送符号“+x”。类似地，在串行信号S1、S2和S3为“0、1、1”的情况下，发送单元20发送符号“-x”。在串行信号S1、S2和S3为“0、0、1”的情况下，发送单元20发送符号“+y”。在串行信号S1、S2和S3为“1、1、0”的情况下，发送单元20发送符号“-y”。在串行信号S1、S2和S3为“0、1、0”的情况下，发送单元20发送符号“+z”。在串行信号S1、S2和S3为“1、0、1”的情况下，发送单元20发送符号“-z”。这样，发送单元20发送信号SIG1至SIG3作为三相信号。

生成电路64基于分配电路24的输出信号(串行信号S4)和分配电路25的输出信号(串行信号S5)生成四个信号。触发部74基于时钟信号CLK对从生成电路64输出的四个信号进行采样，并且输出包括四个采样信号的信号S74。输出部DRV4基于信号S74生成信号SIG4。

生成电路65基于分配电路26的输出信号(串行信号S6)和分配电路24的输出信号(串行信号S4)生成四个信号。触发部75基于时钟信号CLK对从生成电路65输出的四个信号进行采样，并且输出包括四个采样信号的信号S75。输出部DRV5基于信号S75生成信号SIG5。

生成电路66基于分配电路25的输出信号(串行信号S5)和分配电路26的输出信号(串行信号S6)生成四个信号。触发部76基于时钟信号CLK对从生成电路66输出的四个信号进行采样，并且输出包括四个采样信号的信号S76。输出部DRV6基于信号S76生成信号SIG6。

在串行信号S4、S5、S6为“1、0、0”的情况下，如在串行信号S1到S4(图7)的情况下，这使得发送单元20将信号SIG4的电压设定为高电平电压VH，将信号SIG4的电压设定为低电平电压VL，并将信号SIG5的电压设定为中电平电压VM。这使得发送单元20发送符号“+x”。类似地，在串行信号S4、S5和S6为“0、1、1”的情况下，发送单元20发送符号“-x”。在串行信号S4、S5和S6为“0、0、1”的情况下，发送单元20发送符号“+y”。在串行信号S4、S5和S6为“1、1、0”的情况下，发送单元20发送符号“-y”。在串行信号S4、S5和S6为“0、1、0”的情况下，发送单元20发送符号“+z”。在串行信号S4、S5和S6为“1、0、1”的情况下，发送单元20发送符号“-z”。这样，发送单元20发送信号SIG4至SIG6作为三相信号。

这样，在操作模式M2下，发送器1使用三相信号将数据发送到接收器。

如上所述，发送器1具有多个操作模式M1和M2，并且可以通过使用差分信号和三相信号将数据发送到接收器。这使得可以实现各种接口。

这使得可以增加例如，设计电子设备的系统的自由度。具体地，例如，在该发送单元20安装在处理器上的情况下，可以通过使用支持三相信号的外围装置来配置电子设备，或者也可以通过使用支持差分信号的外围装置来配置电子设备。此外，例如，可以通过使用一个处理器来实现各种接口。这消除了为每个接口准备处理器的必要。因此，可以减少处理器类型的数量并降低成本。此外，在每个操作模式M1和M2中共享串行化器SER1至SER6、输出部DRV1至DRV6等。这使得与为不同接口提供不同电路的情况相比，可以抑制布置电路所需的面积。

另外，串行化器SER1、串行化器SER2和串行化器SER3依次布置在发送器1中的半导体基板上，如图14所示。串行化器SER1生成串行信号S1。串行化器SER2生成串行信号S2。串行化器SER3生成串行信号S3。此外，如图14所示，生成电路61、生成电路62和生成电路63依次布置在半导体基板上。生成电路61基于串行信号S1和S2在操作模式M2下操作。生成电路62基于串行信号S1和S3在操作模式M2下操作。生成电路63基于串行信号S2和S3在操作模式M2下操作。由此，与比较实例相比，能够减少如下所述的发送串行信号S1、S2、S3的布线的长度不平衡的可能性。因此能够提高符率。

(比较实例)

接下来，将根据本实施例的工作与根据比较实例的发送器1R相比较来描述。

图18示出了根据比较实例的发送器1R的配置示例。该发送器1R包括处理单元10R和发送单元20R。

处理单元10R被配置为通过执行与根据本实施例的处理单元10相同的预定处理来生成六组并行信号DATA1至DATA6。该处理单元10R包括处理电路11。处理电路11被配置为通过执行预定处理来生成六组并行信号DT1至DT6。处理单元10R分别输出并行信号DT1、DT2、DT3、DT4、DT5和DT6作为并行信号DATA1、DATA2、DATA3、DATA4、DATA5和DATA6，而不管操作模式M如何。换句话说，根据本实施例的处理单元10(图1)设置有交换电路12和13。在操作模式M是操作模式M2的情况下，交换电路12彼此交换并行信号DT2和DT3，并且交换电路13彼此交换并行信号DT5和DT6。然而，根据该比较实例的处理单元10R没有设置交换电路12和13。处理单元10R不彼此交换并行信号DT2和DT3，而是输出并行信号DT2和DT3作为并行信号DATA2和DATA3。处理单元10R不彼此交换并行信号DT5和DT6，而是输出并行信号DT5和DT6作为并行信号DATA5和DATA6。

发送单元20R被配置为基于并行信号DATA1至DATA6和模式控制信号MSEL生成信号SIG1至SIG6，并且分别从输出端子Tout1至Tout6输出这些信号SIG1至SIG6。

图19示出了发送单元20R的配置示例。在串行化器SER1至SER6以及分配电路21至26与生成电路61至66之间，根据本比较实例的发送单元20R具有与根据本实施例的发送单元20(图3)不同的布线。

分配电路21被配置为基于控制信号MSW选择性地将从串行化器SER1输出的串行信号S1提供给生成电路61和62或触发器31。分配电路22被配置为基于控制信号MSW选择性地将从串行化器SER2输出的串行信号S2提供给生成电路62和63或触发器32。分配电路23被配置为基于控制信号MSW选择性地将从串行化器SER3输出的串行信号S3提供给生成电路61和63或触发器41。分配电路24被配置为基于控制信号MSW选择性地将从串行化器SER4输出的串行信号S4提供给生成电路64和65或触发器42。分配电路25被配置为基于控制信号MSW选择性地将从串行化器SER5输出的串行信号S5提供给生成电路65和66或触发器51。分配电路26被配置为基于控制信号MSW选择性地将从串行化器SER6输出的串行信号S6提供给生成电路64和66或触发器52。

生成电路61被配置为基于分配电路21的输出信号(串行信号S1)和分配电路23的输出信号(串行信号S3)生成操作模式M2下的四个信号。生成电路61的输入端子A1耦接到分配电路21，其输入端子A2耦接到分配电路23。

生成电路62被配置为基于分配电路22的输出信号(串行信号S2)和分配电路21的输出信号(串行信号S1)生成操作模式M2下的四个信号。生成电路62的输入端子A1耦接到分配电路22，其输入端子A2耦接到分配电路21。

生成电路63被配置为基于分配电路23的输出信号(串行信号S3)和分配电路22的输出信号(串行信号S2)生成操作模式M2下的四个信号。生成电路63的输入端子A1耦接到分配电路23，其输入端子A2耦接到分配电路22。

生成电路64被配置为基于分配电路24的输出信号(串行信号S4)和分配电路26的输出信号(串行信号S6)生成操作模式M2下的四个信号。生成电路64的输入端子A1耦接到分配电路24，其输入端子A2耦接到分配电路26。

生成电路65被配置为基于分配电路25的输出信号(串行信号S5)和分配电路24的输出信号(串行信号S4)生成操作模式M2下的四个信号。生成电路65的输入端子A1耦接到分配电路25，其输入端子A2耦接到分配电路24。

生成电路66被配置为基于分配电路26的输出信号(串行信号S6)和分配电路25的输出信号(串行信号S5)生成操作模式M2下的四个信号。生成电路66的输入端子A1耦接到分配电路26，其输入端子A2耦接到分配电路25。

图20示出了在操作模式M2(三相模式)下基于串行信号S1至S3的操作的示例。在串行信号S1、S2和S3为“1、0、0”的情况下，发送单元20R发送符号“+x”。在串行信号S1、S2和S3为“0、1、1”的情况下，发送单元20R发送符号“-x”。在串行信号S1、S2和S3为“0、1、0”的情况下，发送单元20R发送符号“+y”。在串行信号S1、S2和S3为“1、0、1”的情况下，发送单元20R发送符号“-y”。在串行信号S1、S2和S3为“0、0、1”的情况下，发送单元20R发送符号“+z”。在串行信号S1、S2和S3为“1、1、0”的情况下，发送单元20R发送符号“-z”。与根据本实施例的发送器1不同，根据比较实例的发送器1R例如在操作模式M2下不使处理单元10R彼此交换并行信号DT2和DT3。这将根据比较实例的串行信号S2和S3(图20)与根据本实施例的串行信号S2和S3(图7)进行交换。

在操作模式M2下，如图10所示的示例，可以通过使用发送器1R和接收器220来配置通信系统5R。如图13所示，在接收器220的输入单元221接收到符号“+x”的情况下，放大器227、228和229的输出信号为“1、0、0”。在输入单元221接收到符号“-x”的情况下，放大器227、228和229的输出信号为“1、1、1”。在输入单元221接收到符号“+y”的情况下，放大器227、228和229的输出信号为“0、1、0”。在输入单元221接收到符号“-y”的情况下，放大器227、228和229的输出信号为“1、0、1”。在输入单元221接收到符号“+z”的情况下，放大器227、228和229的输出信号为“0、0、1”。在输入单元221接收到符号“-z”的情况下，放大器227、228和229的输出信号为“1、1、0”。如图7和图20所示，放大器227的输出信号对应于发送单元20的串行信号S1，放大器228的输出信号对应于发送单元20的串行信号S2，放大器229的输出信号对应于发送单元20的串行信号S3。换句话说，在本实施例中，如图7和图13所示，放大器227、228和229的输出信号分别对应于发送单元20中的串行信号S1、S3和S2。然而，在本比较实例中，如图13和图20所示，放大器227、228和229的输出信号分别对应于发送单元20中的串行信号S1、S2和S3。

图21示出了发送单元20R中用于串行信号S1至S3的各个模块在半导体基板上的电路布置的示例。在这个示例中，串行化器SER1、分配电路21、电路241、输出部DRV1、ESD保护电路ESD1和焊盘PAD1布置在图14的最上级中。串行化器SER2、分配电路22、电路242、输出部DRV2、ESD保护电路ESD2和焊盘PAD2布置在下级中。串行化器SER3、分配电路23、电路243、输出部DRV3、ESD保护电路ESD3和焊盘PAD3布置在更下级中。

在分配电路21至23与电路241至243之间设置布线区域240R。在布线区域240R中，布置有将来自分配电路21至23的信号发送至电路241至243的多条布线。在布线区域240R中，信号从分配电路21发送到电路241和242，信号从分配电路22发送到电路242和243，并且信号从分配电路23发送到电路241和243。这样，在发送单元20R中，通过长布线将信号从布置在图21的最下级中的分配电路23发送到布置在最上级中的电路241。

这样，在根据比较实例的发送器1R中，如图21所示，串行化器SER1、串行化器SER2和串行化器SER3依次布置在半导体基板上。生成电路61、生成电路62和生成电路63依次布置在半导体基板上。串行化器SER1生成串行信号S1。串行化器SER2生成串行信号S2。串行化器SER3生成串行信号S3。生成电路61基于串行信号S1和S3操作。生成电路62基于串行信号S1和S2操作。生成电路63基于串行信号S2和S3操作。这在发送单元20R中的分配电路23和电路241之间提供了长信号路径。通过这样的长信号路径难以发送高速信号。结果，其中使用发送器1R的通信系统的符率(symbol rate)可能降低。

相对照地，在根据本实施例的发送器1中，如图14所示，串行化器SER1、串行化器SER2和串行化器SER3依次布置在半导体基板上。生成电路61、生成电路62和生成电路63依次布置在半导体基板上。串行化器SER1生成串行信号S1。串行化器SER2生成串行信号S2。串行化器SER3生成串行信号S3。生成电路61基于串行信号S1和S2操作。生成电路62基于串行信号S1和S3操作。生成电路63基于串行信号S2和S3操作。与比较实例不同，这使得在本实施例中可以消除分配电路21至23与电路241至243之间的长信号路径。例如，在发送器1R(图21)中，交换布置串行化器SER2和分配电路22的位置以及布置串行化器SER3和分配电路23的位置。这使得可以可以像根据本实施例的发送器1(图14)那样消除长信号路径。这使得能够便于分配电路21至23与电路241至243之间的相应信号路径发送高速信号。结果，在本实施例中可以增加符率。

[效果]

如上所述，在本实施例中，提供了多个操作模式，并且可以通过使用差分信号和三相信号将数据发送到接收器。这使得可以实现各种接口。

在本实施例中，串行化器SER1、串行化器SER2和串行化器SER3依次布置在半导体基板上。生成电路61、生成电路62和生成电路63依次布置在半导体基板上。串行化器SER1生成串行信号S1。串行化器SER2生成串行信号S2。串行化器SER3生成串行信号S3。生成电路61基于串行信号S1和S2操作。生成电路62基于串行信号S1和S3操作。生成电路63基于串行信号S2和S3操作。由此，能够提高符率。

[修改示例1-1]

在上述实施例中，例如，一个串行化器SER1基于时钟信号CLK串行化并行信号DATA1以生成串行信号S1，但这不是限制性的。例如，代替此，可以通过使用多个串行化器来生成串行信号S1。这同样适用于生成串行信号S2至S6的电路。下面详细描述生成串行信号S1的电路。

图22示出了生成串行信号S1的串行化器单元120的配置示例。串行化器单元120包括四个串行化器121至124和选择器125。

串行化器121被配置为基于时钟信号CLK2串行化并行信号DATA11以生成串行信号S121。根据应用向串行化器121提供具有高达十位位宽的并行信号DATA11。类似地，串行化器122被配置为基于时钟信号CLK2串行化并行信号DATA12以生成串行信号S122。串行化器123被配置为基于时钟信号CLK2串行化并行信号DATA13以生成串行信号S123。串行化器124被配置为基于时钟信号CLK2串行化并行信号DATA14以生成串行信号S124。

选择器125被配置为通过基于控制信号SEL2选择串行信号S121、S122、S123和S124来生成串行信号S1。具体地，选择器125依次选择串行信号S121、串行信号S122、串行信号S123和串行信号S124，以便循环(go round)并输出所选择的信号。换言之，选择器125作为4：1的串行化器操作。

这样的配置使得可以降低时钟信号CLK2的频率并且降低生成并行信号DATA11至DATA14的处理单元的操作频率。结果，例如，可以增加通信系统的符率。

[修改示例1-2]

在上述实施例中，通过使用例如图5所示的四个触发器91至94来配置触发部71。可以通过使用例如所谓的CMOS(互补金属氧化物半导体)电路来配置触发器91至94中的每一个。下面描述触发器91的配置示例。

图23示出触发器91的配置示例。触发器91包括反相器IV1至IV8以及晶体管MN1、MN2、MP1和MP2。晶体管MN1和MN2中的每一个是N型MOS晶体管，并且晶体管MP1和MP2中的每一个是P型MOS晶体管。

反相器IV1的输入端子耦接到触发器91的时钟输入端子CKI，其输出端子耦接到反相器IV2的输入端子、晶体管MN1和MP2的栅极、反相器IV5的反相控制端子和反相器IV7的控制端子。反相器IV2的输入端子耦接到反相器IV1的输出端子、晶体管MN1和MP2的栅极、反相器IV5的反相控制端子和反相器IV7的控制端子，并且其输出端子耦接到晶体管MP1和MN2的栅极、反相器IV5的控制端子和反相器IV7的反相控制端子。反相器IV3的输入端子耦接到触发器91的输入端子DI，并且其输出端子耦接到晶体管MN1和MP1的源极。晶体管MN1的栅极耦接到反相器IV1的输出端子，其源极耦接到晶体管MP1的源极和反相器IV3的输出端子，其漏极耦接到晶体管MP1的漏极、反相器IV4的输入端子和反相器IV5的输出端子。晶体管MP1的栅极耦接到反相器IV2的输出端子，其源极耦接到晶体管MN1的源极和反相器IV3的输出端子，其漏极耦接到晶体管MN1的漏极、反相器IV4的输入端子和反相器IV5的输出端子。反相器IV4的输入端子耦接到晶体管MN1与MP1的漏极和反相器IV5的输出端子，而其输出端子耦接到反相器IV5的输入端子和晶体管MN2与MP2的源极。反相器IV5的输入端子耦接到反相器IV4的输出端子和晶体管MN2和MP2的源极，其输出端子耦接到反相器IV4的输入端子和晶体管MN1和MP1的漏极，其控制端子耦接到反相器IV2的输出端子，并且其反相控制端子耦接到反相器IV1的输出端子。晶体管MN2的栅极耦接到反相器IV2的输出端子，其源极耦接到晶体管MP2的源极、反相器IV4的输出端子和反相器IV5的输入端子，并且其漏极耦接到晶体管MP2的漏极、反相器IV6的输入端子和反相器IV7的输出端子。晶体管MP2的栅极耦接到反相器IV1的输出端子，其源极耦接到晶体管MN2的源极、反相器IV4的输出端子和反相器IV5的输入端子，其漏极耦接到晶体管MN2的漏极、反相器IV6的输入端子和反相器IV7的输出端子。反相器IV6的输入端子耦接到晶体管MN2和MP2的漏极和反相器IV7的输出端子，并且其输出端子耦接到反相器IV7和IV8的输入端子。反相器IV7的输入端子耦接到反相器IV6的输出端子和反相器IV8的输入端子，其输出端子耦接到反相器IV6的输入端子和晶体管MN2和MP2的漏极，其控制端子耦接到反相器IV1的输出端子，并且其反相控制端子耦接到反相器IV2的输出端子。反相器IV8的输入端子耦接到反相器IV6的输出端子和反相器IV7的输入端子，其输出端子耦接到触发器91的输出端子DO。

[修改示例1-3]

在上述实施例中，生成电路61和触发部71被配置为如图5所示，但这不是限制性的。下面，对本修改示例进行描述。

图24示出了根据本修改示例的生成电路161的配置示例。生成电路161对应于根据上述实施例的生成电路61和触发部71。生成电路161包括非逻辑与电路162、非逻辑或(NOR)电路163，以及触发器164至167。

非逻辑与电路162的第一输入端子耦接到生成电路161的输入端子A1，其第二输入端子耦接到生成电路161的输入端子A2，并且其输出端子耦接到触发器164的第二输入端子和触发器165的第一输入端子。非逻辑或电路163的第一输入端子耦接到生成电路161的输入端子A1，其第二输入端子耦接到生成电路161的输入端子A2，其输出端子耦接到触发器166的第二输入端子和触发器167的第一输入端子。触发器164的第一输入端子耦接到生成电路161的输入端子A1，其第二输入端子耦接到非逻辑与电路162的输出端子。触发器165的第一输入端子耦接到非逻辑与电路162的输出端子，并且其第二输入端子耦接到生成电路161的输入端子A2。触发器166的第一输入端子耦接到生成电路161的输入端子A1，并且其第二输入端子耦接到非逻辑或电路163的输出端子。触发器167的第一输入端子耦接到非逻辑或电路163的输出端子，并且其第二输入端子耦接到生成电路161的输入端子A2。

图25示出触发器164的配置示例。这同样适用于触发器165。触发器164包括非逻辑与电路ND1。非逻辑与电路ND1的第一输入端子耦接到触发器164的第一输入端子DI1，其第二输入端子耦接到触发器164的第二输入端子DI2，并且其输出端子耦接到晶体管MN1和MP1的源极。

图26示出触发器166的配置示例。这同样适用于触发器167。触发器166包括非逻辑或电路NR1。非逻辑或电路NR1的第一输入端子耦接到触发器166的第一输入端子DI1，其第二输入端子耦接到触发器166的第二输入端子DI2，并且其输出端子耦接到晶体管MN1和MP1的源极。

图27示出了生成电路161的操作示例。信号SA1和SA2为生成电路161的输入端子A1和A2的输入信号。信号ST1、ST2、ST3和ST4为生成电路161的输出端子T1、T2、T3和T4的输出信号。在信号SA1和SA2为“0、0”或“1、1”的情况下，信号ST1、ST2、ST3和ST4为“0、0、1、1”。在这种情况下，信号SIG1的电压是中电平电压VM。另外，在信号SA1和SA2为“0、1”的情况下，信号ST1、ST2、ST3和ST4为“0、1、0、1”。在这种情况下，信号SIG1的电压是低电平电压VL。另外，在信号SA1和SA2为“1、0”的情况下，信号ST1、ST2、ST3和ST4为“1、0、1、0”。在这种情况下，信号SIG1的电压是高电平电压VH。

与上述实施例(图5)相比，这种配置能够减少根据本修改示例的生成电路161(图24)的电路级的数量。

[修改示例1-4]

在上述实施例中，通过使用例如图5所示的四个触发器91至94来配置触发部71。可以通过使用例如所谓的TSPC(真信号相位时钟)电路来配置触发器91至94中的每一个。下面描述触发器91的配置示例。

图28示出触发器91的配置示例。触发器91包括反相器IV11和晶体管MN11至MN15以及MP11至MP14。晶体管MN11至MN15中的每一个是N型MOS晶体管，并且晶体管MPl1至MPl4中的每一个是P型MOS晶体管。

反相器IV11的输入端子耦接到触发器91的输入端子DI，并且其输出端子耦接到晶体管MN11和MP12的栅极。晶体管MP11的栅极耦接到触发器91的时钟输入端子CKI，其源极被提供有电源电压VDD，其漏极耦接到晶体管MP12的源极。晶体管MP12的栅极耦接到反相器IV11的输出端子，其源极耦接到晶体管MP11的漏极，并且其漏极耦接到晶体管MN11的漏极和晶体管MN12的栅极。晶体管MN11的栅极耦接到反相器IV11的输出端子，其漏极耦接到晶体管MP12的漏极和晶体管MN12的栅极，并且其源极接地。晶体管MP13的栅极耦接到触发器91的时钟输入端子CKI，其源极被提供有电源电压VDD，其漏极耦接到晶体管MN12的漏极以及晶体管MP14和MN15的栅极。晶体管MN12的栅极耦接到晶体管MP12和MN11的漏极，其漏极耦接到晶体管MP13的漏极以及晶体管MP14和MN15的栅极，并且其源极耦接到晶体管MN13的漏极。晶体管MN13的栅极耦接到触发器91的时钟输入端子CKI，其漏极耦接到晶体管MN12的源极，并且其源极接地。晶体管MP14的栅极耦接到晶体管MN15的栅极以及晶体管MP13和MN12的漏极，其源极被提供有电源电压VDD，并且其漏极耦接到晶体管MN14的漏极以及触发器91的输出端子DO。晶体管MN14的栅极耦接到触发器91的时钟输入端子CKI，其漏极耦接到晶体管MP14的漏极和触发器91的输出端子DO，并且其源极耦接到晶体管MN15的漏极。晶体管MN15的栅极耦接到晶体管MP14的栅极以及晶体管MP13和MN12的漏极，其漏极耦接到晶体管MN14的源极，其源极接地。

根据修改示例1-3的生成电路161(图24)可以通过使用这样的TSPC电路来配置。

图29示出生成电路161中触发器164的配置示例。这同样适用于触发器165。触发器164包括非逻辑与电路ND2。非逻辑与电路ND2的第一输入端子耦接到触发器164的第一输入端子DI1，其第二输入端子耦接到触发器164的第二输入端子DI2，其输出端子耦接到晶体管MP12和MN11的栅极。

图30示出生成电路161中触发器166的配置示例。这同样适用于触发器167。触发器166包括非逻辑或电路NR2。非逻辑或电路NR2的第一输入端子耦接到触发器166的第一输入端子DI1，其第二输入端子耦接到触发器166的第二输入端子DI2，并且其输出端子耦接到晶体管MP12和MN11的栅极。

[修改示例1-5]

在上述实施例中，生成电路61和触发部71每个都具有如图5所示的四个触发器91到94，但这不是限制性的。下面，对本修改示例进行描述。

图31示出了根据本修改示例的生成电路171的配置示例。生成电路171对应于根据上述实施例的生成电路61和触发部71。生成电路171包括非逻辑与电路172和两个触发器173和174。

非逻辑与电路172的第一输入端子耦接到生成电路171的输入端子A1，其第二输入端子耦接到生成电路171的输入端子A2，并且其输出端子耦接到触发器173的第二输入端子和触发器174的第一输入端子。触发器173的第一输入端子耦接到生成电路171的输入端子A1，其第二输入端子耦接到非逻辑与电路172的输出端子，其第一输出端子耦接到选择器101，并且其第二输出端子耦接到选择器102。触发器174的第一输入端子耦接到非逻辑与电路172的输出端子，其第二输入端子耦接到生成电路171的输入端子A2，其第一输出端子耦接到选择器103，并且其第二输出端子耦接到选择器104。

图32示出触发器173的配置示例。这同样适用于触发器174。触发器173包括反相器IV21至IV26，非逻辑与电路ND23以及晶体管MN21至MN23和MP21至MP23。晶体管MN21至MN23中的每一个是N型MOS晶体管，并且晶体管MP21至MP23中的每一个是P型MOS晶体管。

反相器IV21的输入端子耦接到触发器173的时钟输入端子CKI，其输出端子耦接到反相器IV22的输入端子，晶体管MN21、MP22和MN23的栅极以及反相器IV24的反相控制端子。反相器IV22的输入端子耦接到反相器IV21的输出端子，晶体管MN21、MP22和MN23的栅极以及反相器IV24的反相控制端子，并且其输出端子耦接到晶体管MP21、MN22和MP23的栅极以及反相器IV24的控制端子。非逻辑与电路ND23的第一输入端子耦接到触发器173的第一输入端子DI1，其第二输入端子耦接到触发器173的第二输入端子DI2，并且其输出端子耦接到晶体管MN21和MP21的源极。晶体管MN21的栅极耦接到反相器IV21的输出端子，其源极耦接到晶体管MP21的源极和非逻辑与电路ND3的输出端子，并且其漏极耦接到晶体管MP21的漏极、反相器IV23的输入端子、反相器IV24的输出端子，以及晶体管MN23和MP23的源极。反相器IV23的输入端子耦接到晶体管MN21和MP21的漏极，反相器IV24的输出端子以及晶体管MN23和MP23的源极，并且其输出端子耦接到反相器IV24的输入端子以及晶体管MN22和MP22的源极。反相器IV24的输入端子耦接到反相器IV23的输出端子以及晶体管MN22和MP22的源极，其输出端子耦接到反相器IV23的输入端子、晶体管MN21和MP21的漏极以及晶体管MN23和MP23的源极，其控制端子耦接到反相器IV22的输出端子，并且其反相控制端子耦接到反相器IV21的输出端子。晶体管MN22的栅极耦接到反相器IV22的输出端子，其源极耦接到晶体管MP22的源极、反相器IV23的输出端子和反相器IV24的输入端子，并且其漏极耦接到晶体管MP22的漏极、反相器IV25的输入端子、反相器IV26的输出端子，以及触发器173的第二输出端子DO2。晶体管MP22的栅极耦接到反相器IV21的输出端子，其源极耦接到晶体管MN22的源极、反相器IV23的输出端子和反相器IV24的输入端子，并且其漏极耦接到晶体管MN22的漏极、反相器IV25的输入端子、反相器IV26的输出端子，以及触发器173的第二输出端子DO2。晶体管MN23的栅极耦接到反相器IV21的输出端子，其源极耦接到晶体管MP23的源极、反相器IV24的输出端子、反相器IV23的输入端子，以及晶体管MN21和MP21的漏极，并且其漏极耦接到晶体管MP23的漏极、反相器IV26的输入端子，反相器IV25的输出端子，以及触发器173的第一输出端子DO1。晶体管MP23的栅极耦接到反相器IV22的输出端子，其源极耦接到晶体管MN23的源极、反相器IV24的输出端子、反相器IV23的输入端子，以及晶体管MN21和MP21的漏极，并且其漏极耦接到晶体管MN23的漏极、反相器IV26的输入端子、反相器IV25的输出端子，以及触发器173的第一输出端子DO1。反相器IV25的输入端子耦接到晶体管MN22和MP22的漏极，反相器IV26的输出端子，以及触发器173的第二输出端子DO2，并且其输出端子耦接到反相器IV26的输入端子、晶体管MN23和MP23的漏极，以及触发器173的第一输出端子DO1。反相器IV26的输入端子耦接到晶体管MN23和MP23的漏极、反相器IV25的输出端子，以及触发器173的第一输出端子DO1，并且其输出端子耦接到反相器IV25的输入端子、晶体管MN22和MP22的漏极，以及触发器173的第二输出端子DO2。

与上述实施例(图5)相比，该配置能够减少根据本修改示例的生成电路171(图31)中的触发器的数量，并且简化生成电路171的配置。

[修改示例1-6]

在上述实施例中，发送器1具有用于通过使用差分信号发送数据的操作模式M1和用于通过使用三相信号发送数据的操作模式M2，但这不是限制性的。例如，发送器1还可以具有用于通过使用单相信号发送数据的操作模式(操作模式M3)。下面详细地描述根据本修改示例的发送器1A。与根据上述实施例的发送器1(图1)一样，发送器1A包括处理单元10A和发送单元20A。

处理单元10A被配置为通过执行与根据上述实施例的处理单元10(图1)相同的预定处理来生成六组并行信号DATA1至DATA6。处理单元10A包括处理电路11和交换电路12A和13A。

在操作模式M为操作模式M1(差分模式)或操作模式M3(单相模式)的情况下，交换电路12A不彼此交换并行信号DT2和并行信号DT3，而是原样输出并行信号DT2和并行信号DT3。这使得处理单元10A输出并行信号DT2作为并行信号DATA2并且输出并行信号DT3作为并行信号DATA3。另外，在操作模式M为操作模式M2(三相模式)的情况下，交换电路12A彼此交换并行信号DT2与并行信号DT3。这使得处理单元10A输出并行信号DT3作为并行信号DATA2并且输出并行信号DT2作为并行信号DATA3。

类似地，在操作模式M是操作模式M1(差分模式)或操作模式M3(单相模式)的情况下，交换电路13A不彼此交换并行信号DT5和并行信号DT6，而是原样输出并行信号DT5和并行信号DT6。这使得处理单元10A输出并行信号DT5作为并行信号DATA5并且输出并行信号DT6作为并行信号DATA6。另外，在操作模式M为操作模式M2(三相模式)的情况下，交换电路13A彼此交换并行信号DT5和并行信号DT6。这使得处理单元10A输出并行信号DT6作为并行信号DATA5并且输出并行信号DT5作为并行信号DATA6。

发送单元20A被配置为基于并行信号DATA1至DATA6和模式控制信号MSEL生成信号SIG1至SIG6，并且与根据上述实施例的发送单元20一样，分别从输出端子Tout1至Tout6输出这些信号SIG1至SIG6。

图33示出了发送单元20A的配置示例。发送单元20A包括选择器36、46和56以及控制部29A。控制信号MSW在操作模式M1(差分模式)和操作模式M3(单相模式)下被设定为低电平(“0”)，而在操作模式M2(三相模式)下被设定为高电平(“1”)。控制信号MSW2在操作模式M1(差分模式)和操作模式M2(三相模式)下被设定为低电平(“0”)，在操作模式M3(单相模式)下被设定为高电平(“1”)。

选择器36被配置为基于控制信号MSW2选择信号P33和N33中的一个并且输出所选择的信号。具体地，在控制信号MSW2为低电平(“0”)的情况下，选择器36选择信号N33。在控制信号MSW2为高电平(“1”)的情况下，选择器36选择信号P33。类似地，选择器46被配置为基于控制信号MSW2选择信号P43和N43中的一个并且输出所选择的信号。选择器56被配置为基于控制信号MSW2选择信号P53和N53中的一个并且输出所选择的信号。

控制部29A被配置为基于模式控制信号MSEL选择三个操作模式M1至M3中的一个，并且控制发送单元20A使得发送单元20A在所选择的操作模式下操作。控制部29A根据选择的操作模式生成时钟信号CLK，控制信号MSW、MSW2和SEL，以及电压V1。

图34示出了在发送器1A在操作模式M3(单相模式)下操作的情况下的通信系统6的配置示例。通信系统6包括发送器1A和接收器230。接收器230包括输入单元231至236。在操作模式M3下，输出部DRV1发送信号SIG1作为单相信号，并且输入单元231接收该信号SIG1。这同样适用于信号SIG2至SIG6。

图35示出了输入单元231的配置示例。注意，下面作为示例描述输入单元231，但是同样适用于输入单元232至236。输入单元231包括电阻器238和放大器239。在该示例中，电阻器238用作通信系统6的端接电阻器并且电阻值大约为50[Ω]。电阻器238的一端耦接到输入端子Tin31等，并且其另一端被提供偏置电压V2。放大器239的正输入端子耦接到电阻器238的一端和输入端子Tin31，并且其负输入端子被提供偏置电压V3。

该配置允许通信系统6通过使用单相信号来发送和接收数据。

这里，选择器34对应于根据本公开的“第四输出控制电路”的具体示例。选择器35和36中的每一个对应于根据本公开的“第五输出控制电路”的具体示例。操作模式M3对应于根据本公开的“第三操作模式”的具体示例。

在操作模式M1(差分模式)和操作模式M2(三相模式)下，发送单元20A的选择器36选择信号N33，选择器46选择信号N43，并且选择器56选择信号N53。这使得发送单元20A以类似于上述实施例的情况(图15A、图15B和图16)的方式在操作模式M1(差分模式)下操作，并且以类似于上述实施例的情况(图17)的方式在操作模式M2(三相模式)下操作。

图36示出了发送单元20A在操作模式M3下的操作示例。在操作模式M3下，发送单元20A使用单相信号将数据发送到接收器。

在操作模式M3下，控制部29A生成时钟信号CLK、在低电平(“0”)的控制信号MSW、在高电平(“1”)的控制信号MSW2，以及在预定电平的控制信号SEL。

触发器31基于时钟信号CLK对分配电路21的输出信号(串行信号S1)进行采样，输出采样信号作为信号P31，并且输出信号P31的反相信号作为信号N31。选择器34通过基于控制信号SEL选择信号P31来生成信号S34。

控制信号MSW处于低电平(“0”)，因此输出部DRV1基于信号S34生成信号SIG1。具体地，在包括在信号S34中的信号P34处于高电平并且信号N34处于低电平的情况下，输出部DRV1将信号SIG1的电压设定为高电平电压VH。在包括在信号S34中的信号P34处于低电平并且信号N34处于高电平的情况下，输出部DRV1将信号SIG1的电压设定为低电平电压VL。这样，发送单元20A发送信号SIG1作为单相信号。

触发器32基于时钟信号CLK对分配电路22的输出信号(串行信号S2)进行采样并且输出采样信号。锁存器33基于时钟信号CLK锁存触发器32的输出信号，输出锁存信号作为信号P33，输出信号P33的反相信号作为信号N33。选择器36基于控制信号MSW2选择信号P33。选择器35基于由选择器36基于控制信号SEL选择的信号P33生成信号S35。输出部DRV2基于信号S35生成信号SIG2。这样，发送单元20A发送信号SIG2作为单相信号。

上面已经以信号SIG1和SIG2为例进行了描述，但同样适用于信号SIG3到SIG6。

这样，在操作模式M3下，发送器1A使用单相信号将数据发送到接收器。

[修改示例1-7]

在上述实施例中，发送器1具有多个操作模式，但这不是限制性的。取而代之，例如，没有提供多个操作模式，但是发送器1可以被配置为通过使用三相信号来发送数据。下面详细地描述根据本修改示例的发送器1B。

图37示出了发送器1B的配置示例。发送器1B包括处理单元10B和发送单元20B。

处理单元10B被配置为通过执行与根据上述实施例的处理单元10相同的预定处理来生成六组并行信号DATA1至DATA6。处理单元10B包括交换电路12B和13B。交换电路12B被配置为彼此交换并行信号DT2和并行信号DT3。这使得处理单元10B输出并行信号DT3作为并行信号DATA2并且输出并行信号DT2作为并行信号DATA3。类似地，交换电路13B被配置为彼此交换并行信号DT5和并行信号DT6。这使得处理单元10B输出并行信号DT6作为并行信号DATA5并且输出并行信号DT5作为并行信号DATA6。

发送单元20B被配置为基于并行信号DATA1至DATA6生成信号SIG1至SIG6，并且分别从输出端子Tout1至Tout6输出这些信号SIG1至SIG6。发送单元20B使用三相信号向接收器发送数据。

图38示出了发送单元20B的配置示例。发送单元20B包括串行化器SER1至SER6、生成电路61至66、触发(F/F)部71至76、输出部DRV1B至DRV6B，以及控制部29B。

串行化器SER1被配置为基于时钟信号CLK串行化并行信号DATAl以生成串行信号S1，并且将该串行信号S1提供给生成电路61和62中的每一个。串行化器SER2被配置为基于时钟信号CLK串行化并行信号DATA2以生成串行信号S2，并且将该串行信号S2提供给生成电路61和63中的每一个。串行化器SER3被配置为基于时钟信号CLK串行化并行信号DATA3以生成串行信号S3，并且将该串行信号S3提供给生成电路62和63中的每一个。串行化器SER4被配置为基于时钟信号CLK串行化并行信号DATA4以生成串行信号S4，并且将该串行信号S4提供给生成电路64和65中的每一个。串行化器SER5被配置为基于时钟信号CLK串行化并行信号DATA5以生成串行信号S5，并且将该串行信号S5提供给生成电路64和66中的每一个。串行化器SER6被配置为基于时钟信号CLK串行化并行信号DATA6以生成串行信号S6，并且将该串行信号S6提供给生成电路65和66中的每一个。

生成电路61被配置为基于串行信号S1和串行信号S2生成四个信号。生成电路61的输入端子A1耦接到串行化器SER1，其输入端子A2耦接到串行化器SER2。触发部71被配置为基于时钟信号CLK对从生成电路61输出的四个信号进行采样，并且输出包括四个采样信号的信号S71。

生成电路62被配置为基于串行信号S3和串行信号S1来生成四个信号。生成电路62的输入端子A1耦接到串行化器SER3，其输入端子A2耦接到串行化器SER1。触发部72被配置为基于时钟信号CLK对从生成电路62输出的四个信号进行采样，并且输出包括四个采样信号的信号S72。

生成电路63被配置为基于串行信号S2和串行信号S3来生成四个信号。生成电路63的输入端子A1耦接到串行化器SER2，其输入端子A2耦接到串行化器SER3。触发部73被配置为基于时钟信号CLK对从生成电路63输出的四个信号进行采样，并且输出包括四个采样信号的信号S73。

生成电路64被配置为基于串行信号S4和串行信号S5生成四个信号。生成电路64的输入端子A1耦接到串行化器SER4，其输入端子A2耦接到串行化器SER5。触发部74被配置为基于时钟信号CLK对从生成电路64输出的四个信号进行采样，并且输出包括四个采样信号的信号S74。

生成电路65被配置为基于串行信号S6和串行信号S4生成四个信号。生成电路65的输入端子A1耦接到串行化器SER6，其输入端子A2耦接到串行化器SER4。触发部75被配置为基于时钟信号CLK对从生成电路65输出的四个信号进行采样，并且输出包括四个采样信号的信号S75。

生成电路66被配置为基于串行信号S5和串行信号S6来生成四个信号。生成电路66的输入端子A1耦接到串行化器SER5，其输入端子A2耦接到串行化器SER6。触发部76被配置为基于时钟信号CLK对从生成电路66输出的四个信号进行采样，并且输出包括四个采样信号的信号S76。

输出部DRV1B被配置为基于从触发部71输出的信号S71来设定输出端子Tout1的电压。输出部DRV2B被配置为基于从触发部72输出的信号S72来设定输出端子Tout2的电压。输出部DRV3B被配置为基于从触发部73输出的信号S73来设定输出端子Tout3的电压。输出部DRV4B被配置为基于从触发部74输出的信号S74来设定输出端子Tout4的电压。输出部DRV5B被配置为基于从触发部75输出的信号S75来设定输出端子Tout5的电压。输出部DRV6B被配置为基于从触发部76输出的信号S76来设定输出端子Tout6的电压。

图39示出了输出部DRV1B的配置示例。为了说明起见，图39甚至示出了生成电路61和触发部71。输出部DRV1B包括晶体管111、114、115和118以及电阻器112、113、116和117。根据上述实施例，通过从输出部DRV1(图5)省略选择器101至104来获得输出部DRV1B。这同样适用于输出部DRV2B至DRV6B。

控制部29B(图38)被配置为控制发送单元20B。控制部29B生成时钟信号CLK和电压V1。

[修改示例1-8]

在上述实施例中，发送单元20设置有六个输出部DRV1至DRV6，但这不是限制性的。可替换地，例如，如图40所示的发送单元20C中，可以设置四个输出部DRV1到DRV4。根据上述实施例，通过从发送单元20(图3)省略串行化器SER5和SER6、生成电路64至66、触发部74至76、触发器51和52、锁存器53、选择器54和55，以及输出部DRV5和DRV6来获得该发送单元20C。在本例中，包括在将提供给输出部DRV4的信号S74中的四个信号全部被设定为“0”。根据该配置，在操作模式M1下，发送单元20C包括差分信号形式的信号SIG1和SIG2以及差分信号形式的信号SIG3和SIG4。此外，在操作模式M2下，信号SIG1至SIG3包括在三相信号中。

另外，例如，如图41所示的发送单元20D，可以设置三个输出部DRV1到DRV3。根据上述实施例，通过从发送单元20(图3)省略串行化器SER4至SER6、生成电路64至66、触发部74至76、触发器41和42、锁存器43、选择器44和45、触发器51和52、锁存器53、选择器54和55，以及输出部DRV4至DRV6来获得该发送单元20D。在本例中，包括在将提供给输出部DRV3的信号S44中的两个信号都被设定为“0”。根据该配置，在操作模式M1下，发送单元20D包括差分信号形式的信号SIG1和SIG2。此外，在操作模式M2下，信号SIG1至SIG3包括在三相信号中。

[修改示例1-9]

在上述实施例中，发送单元20具有六个串行化器SER1至SER6，并且分配电路21至26分配串行化器SER1至SER6的输出信号，但这不是限制性的。下面详细地描述根据本修改示例的发送单元20E。

图42示出了发送单元20E的配置示例。发送单元20E包括分配电路131至136、串行化器SER11至SER16以及串行化器SER21至26。

分配电路131被配置为基于控制信号MSW选择性地将并行信号DATA1提供给串行化器SER21或串行化器SER11。在控制信号MSW处于高电平(“1”)的情况下，分配电路131将并行信号DATA1提供给串行化器SER21。在控制信号MSW为低电平(“0”)的情况下，分配电路131将并行信号DATA1提供给串行化器SER11。类似地，分配电路132被配置为基于控制信号MSW选择性地将并行信号DATA2提供给串行化器SER22或串行化器SER12。分配电路133被配置为基于控制信号MSW选择性地将并行信号DATA3提供给串行化器SER23或串行化器SER13。分配电路134被配置为基于控制信号MSW选择性地将并行信号DATA4提供给串行化器SER24或串行化器SER14。分配电路135被配置为基于控制信号MSW选择性地将并行信号DATA5提供给串行化器SER25或串行化器SER15。分配电路136被配置为基于控制信号MSW选择性地将并行信号DATA6提供给串行化器SER26或串行化器SER16。

串行化器SER21被配置为在操作模式M下基于时钟信号CLK串行化分配电路131的输出信号(并行信号DATA1)以生成串行信号，并且将所生成的串行信号提供给生成电路61和62中的每一个。串行化器SER22被配置为在操作模式M2下基于时钟信号CLK串行化分配电路132的输出信号(并行信号DATA2)以生成串行信号，并且将所生成的串行信号提供给生成电路61和63中的每一个。串行化器SER23被配置为在操作模式M2下基于时钟信号CLK串行化分配电路133的输出信号(并行信号DATA3)以生成串行信号，并且将所生成的串行信号提供给生成电路62和63中的每一个。串行化器SER24被配置为在操作模式M2下基于时钟信号CLK串行化分配电路134的输出信号(并行信号DATA4)以生成串行信号，并且将所生成的串行信号提供给生成电路64和65中的每一个。串行化器SER25被配置为在操作模式M2下基于时钟信号CLK串行化分配电路135的输出信号(并行信号DATA5)以生成串行信号，并且将所生成的串行信号提供给生成电路64和66中的每一个。串行化器SER26被配置为在操作模式M2下基于时钟信号CLK串行化分配电路136的输出信号(并行信号DATA6)以生成串行信号，并且将所生成的串行信号提供给生成电路65和66中的每一个。

串行化器SER11被配置为在操作模式M1下基于时钟信号CLK串行化分配电路131的输出信号(并行信号DATA1)以生成串行信号，并且将所生成的串行信号提供给触发器31。串行化器SER12被配置为在操作模式M1下基于时钟信号CLK串行化分配电路132的输出信号(并行信号DATA2)以生成串行信号，并且将所生成的串行信号提供给触发器32。串行化器SER13被配置为在操作模式M1下基于时钟信号CLK串行化分配电路133的输出信号(并行信号DATA3)以生成串行信号，并且将所生成的串行信号提供给触发器41。串行化器SER14被配置为在操作模式M1下基于时钟信号CLK串行化分配电路134的输出信号(并行信号DATA4)以生成串行信号，并且将所生成的串行信号提供给触发器42。串行化器SER15被配置为在操作模式M1下基于时钟信号CLK串行化分配电路135的输出信号(并行信号DATA5)以生成串行信号，并且将所生成的串行信号提供给触发器51。串行化器SER16被配置为在操作模式M1下基于时钟信号CLK串行化分配电路136的输出信号(并行信号DATA6)以生成串行信号，并且将所生成的串行信号提供给触发器52。

这里，串行化器SER21对应于根据本公开的“第一串行化器”的具体示例。串行化器SER22对应于根据本公开的“第二串行化器”的具体示例。串行化器SER23对应于根据本公开的“第三串行化器”的具体示例。串行化器SER11对应于根据本公开的“第四串行化器”的具体示例。串行化器SER12对应于根据本公开的“第五串行化器”的具体示例。从串行化器SER21输出的串行信号对应于根据本公开的“第一串行信号”的具体示例。从串行化器SER22输出的串行信号对应于根据本公开的“第二串行信号”的具体示例。从串行化器SER23输出的串行信号对应于根据本公开的“第三串行信号”的具体示例。从串行化器SER11输出的串行信号对应于根据本公开的“第四串行信号”的具体示例。从串行化器SER12输出的串行信号对应于根据本公开的“第五串行信号”的具体示例。操作模式M2对应于根据本公开的“第一操作模式”的具体示例。操作模式M1对应于根据本公开的“第二操作模式”的具体示例。

[其他修改示例]

此外，可以组合这些修改示例中的两个或更多个。

<2.第二实施例>

接下来，描述根据第二实施例的发送器300。根据本实施例的发送器300被配置为与具有不同顺序的输入端子的各种接收器通信。要注意，相同的符号被附加到与根据上述第一实施例的发送器1的部件基本相同的部件，并且适当地省略其描述。

图43A至图43F中的每一个示出了应用发送器300的通信系统3的配置示例。通信系统3被配置为通过使用三相信号来执行通信。通信系统3包括发送器300和接收器400。发送器300将信号SIG1至SIG3作为三相信号发送到接收器400，并且接收器400接收这些信号SIG1至SIG3。

发送器300和接收器400由各种厂商提供。这可以使得发送器300的输出端子Tout1、Tout2和Tout3的顺序与接收器400的输入端子Tin21、Tin22和Tin23的顺序不同，如图43A至图43F所示。

在图43A所示的通信系统2A中，接收器400A具有以输入端子Tin21、Tin22和Tin23的顺序设置的输入端子。在这种情况下，发送器300的输出端子Tout1通过发送线201耦接到接收器400A的输入端子Tin21。发送器300的输出端子Tout2通过发送线202耦接到接收器400A的输入端子Tin22。发送器300的输出端子Tout3通过发送线203耦接到接收器400A的输入端子Tin23。

在图43B所示的通信系统2B中，接收器400B具有以输入端子Tin21、Tin23和Tin22的顺序设置的输入端子。在这种情况下，发送器300的输出端子Tout1通过发送线201耦接到接收器400B的输入端子Tin21。发送器300的输出端子Tout2通过发送线202耦接到接收器400B的输入端子Tin23。发送器300的输出端子Tout3通过发送线203耦接到接收器400B的输入端子Tin22。

在图43C所示的通信系统2C中，接收器400C具有以输入端子Tin22、Tin21和Tin23的顺序设置的输入端子。在这种情况下，发送器300的输出端子Tout1通过发送线201耦接到接收器400C的输入端子Tin22。发送器300的输出端子Tout2通过发送线202耦接到接收器400C的输入端子Tin21。发送器300的输出端子Tout3通过发送线203耦接到接收器400C的输入端子Tin23。

在图43D所示的通信系统2D中，接收器400D具有按输入端子Tin22、Tin23和Tin21的顺序设置的输入端子。在这种情况下，发送器300的输出端子Tout1通过发送线201耦接到接收器400D的输入端子Tin22。发送器300的输出端子Tout2通过发送线202耦接到接收器400D的输入端子Tin23。发送器300的输出端子Tout3通过发送线203耦接到接收器400D的输入端子Tin21。

在图43E所示的通信系统2E中，接收器400E具有以输入端子Tin23、Tin21和Tin22的顺序设置的输入端子。在这种情况下，发送器300的输出端子Tout1通过发送线201耦接到接收器400E的输入端子Tin23。发送器300的输出端子Tout2通过发送线202耦接到接收器400E的输入端子Tin21。发送器300的输出端子Tout3通过发送线203耦接到接收器400E的输入端子Tin22。

在图43F所示的通信系统2F中，接收器400F具有以输入端子Tin23、Tin22和Tin21的顺序设置的输入端子。在这种情况下，发送器300的输出端子Tout1通过发送线201耦接到接收器400F的输入端子Tin23。发送器300的输出端子Tout2通过发送线202耦接到接收器400F的输入端子Tin22。发送器300的输出端子Tout3通过发送线203耦接到接收器400F的输入端子Tin21。

发送器300被配置为在信号SIG1、SIG2和SIG3之间交换信号模式。这允许通信系统2防止例如发送器300和接收器400之间的布线交叉。

图44示出发送器300的配置示例。发送器300包括处理单元310和发送单元320。

处理单元310被配置为通过执行预定处理来生成三组并行信号DATA1至DATA3。在该示例中，并行信号DATA1至DATA3中的每一个是具有高达8位位宽的信号。处理单元310包括处理电路311、交换电路312和交换电路313。

处理电路311被配置为通过执行预定处理来生成三组并行信号DT11至DT13。与三组并行信号DATA1至DATA3中的每一组一样，并行信号DT11至DT13中的每一个在该示例中是具有高达八位位宽的信号。

与上述第一实施例的交换电路12同样地，交换电路312被配置为彼此交换并行信号DT2和并行信号DT3，输出并行信号DT3作为并行信号DT2A，并且输出并行信号DT2作为并行信号DT3A。

交换电路313被配置为基于模式控制信号MSEL2来交换并行信号DT1、DT2A和DT3A。模式控制信号MSEL2是与接收器400中的输入端子Tin21、Tin22和Tin23的顺序相对应的信号。

图45示出了交换电路312的操作示例。交换电路312具有六个操作模式MA至MF。

在接收器400的输入端子以输入端子Tin21、Tin22和Tin23的顺序设置的情况下(图43A)，操作模式被设定为操作模式MA。在这种情况下，交换电路313输出并行信号DT1作为并行信号DATA1，输出并行信号DT2A作为并行信号DATA2，并且输出并行信号DT3A作为并行信号DATA3。

在接收器400的输入端子以输入端子Tin21、Tin23和Tin22的顺序设置的情况下(图43B)，操作模式被设定为操作模式MB。在这种情况下，交换电路313输出并行信号DT3A的反相信号作为并行信号DATA1，输出并行信号DTl的反相信号作为并行信号DATA2，并且输出并行信号DT2A的反相信号作为并行信号DATA3。

在接收器400的输入端子以输入端子Tin22、Tin21和Tin23的顺序设置的情况下(图43C)，操作模式被设定为操作模式MC。在这种情况下，交换电路313输出并行信号DT1的反相信号作为并行信号DATA1，输出并行信号DT2A的反相信号作为并行信号DATA2，并且输出并行信号DT3A的反相信号作为并行信号DATA3。

在接收器400的输入端子以输入端子Tin22、Tin23和Tin21的顺序设置的情况下(图43D)，操作模式被设定为操作模式MD。在这种情况下，交换电路313输出并行信号DT2A作为并行信号DATA1，输出并行信号DT1作为并行信号DATA2，并且输出并行信号DT3A作为并行信号DATA3。

在接收器400的输入端子以输入端子Tin23、Tin21和Tin22的顺序设置的情况下(图43E)，操作模式被设定为操作模式ME。在这种情况下，交换电路313输出并行信号DT3A作为并行信号DATA1，输出并行信号DT2A作为并行信号DATA2，并且输出并行信号DT1作为并行信号DATA3。

在接收器400的输入端子以输入端子Tin23、Tin22和Tin21的顺序设置的情况下(图43F)，操作模式被设定为操作模式MF。在这种情况下，交换电路313输出并行信号DT2A的反相信号作为并行信号DATA1，输出并行信号DT3A的反相信号作为并行信号DATA2，并且输出并行信号DT1的反相信号作为并行信号DATA3。

发送单元320(图44)被配置为基于并行信号DATA1至DATA3生成信号SIG1至SIG3，并且分别从输出端子Tout1至Tout3输出这些信号SIG1至SIG3。

图46示出了发送单元320的配置示例。发送单元320包括串行化器SER1至SER3、生成电路61至63、触发(F/F)部71至76、输出部DRV1B至DRV3B，以及控制部29B。

串行化器SER1被配置为基于时钟信号CLK串行化并行信号DATAl以生成串行信号S1，并且将该串行信号S1提供给生成电路61和62中的每一个。串行化器SER2被配置为基于时钟信号CLK串行化并行信号DATA2以生成串行信号S2，并且将该串行信号S2提供给生成电路61和63中的每一个。串行化器SER3被配置为基于时钟信号CLK串行化并行信号DATA3以生成串行信号S3，并且将该串行信号S3提供给生成电路62和63中的每一个。

输出部DRV1B被配置为基于从触发部71输出的信号S71来设定输出端子Tout1的电压。输出部DRV2B被配置为基于从触发部72输出的信号S72来设定输出端子Tout2的电压。输出部DRV3B被配置为基于从触发部73输出的信号S73来设定输出端子Tout3的电压。

控制部29B被配置为控制发送单元320。控制部29B生成时钟信号CLK和电压V1。

与根据上述第一实施例的发送单元20(图14)相同，发送单元320具有依次布置的串行化器SER1、SER2和SER3，并且具有依次布置的生成电路61、62和63。在串行化器SER1至SER3与生成电路61至63之间设置布线区域。在该布线区域中，信号从串行化器SER1发送到生成电路61和62，信号从串行化器SER2发送到生成电路61和63，并且信号从串行化器SER3发送到生成电路62和63。

图47示出了通信系统2的操作示例。在该示例中，处理电路311指示在包括在并行信号DT1、DT2和DT3中的相应的三个位被设定为“1、0、0”的情况下的操作。换句话说，如图7所示，发送器300将要发送符号“+x”。

交换电路312彼此交换并行信号DT2和并行信号DT3。这使得并行信号DT1、DT2A和DT3A包括“1、0、0”。

如图45所示，在通信系统2A(操作模式MA)中，交换电路313输出并行信号DT1作为并行信号DATA1，输出并行信号DT2A作为并行信号DATA2，并且输出并行信号DT3A作为并行信号DATA3。因此，并行信号DATA1、DATA2和DATA3包括“1、0、0”。因此，由串行化器SER1、SER2和SER3生成的串行信号S1、S2和S3类似地包括“1、0、0”。在这种情况下，如图7所示，发送器300的输出端子Tout1、Tout2和Tout3的电压被设定为“VH、VL、VM”。如图43A所示，在操作模式MA中，发送器300的输出端子Tout1、Tout2和Tout3分别耦接到接收器400A的输入端子Tin21、Tin22和Tin23。这使得接收器400A的输入端子Tin21、Tin22和Tin23的电压为“VH、VL、VM”。这样，接收器400A接收到符号“+x”。

在通信系统2B(操作模式MB)中，如图45所示，交换电路313输出并行信号DT3A的反相信号作为并行信号DATA1，输出并行信号DT1的反相信号作为并行信号DATA2，并且输出并行信号DT2A的反相信号作为并行信号DATA3。因此，并行信号DATA1、DATA2和DATA3包括“1、0、1”。因此，由串行化器SER1、SER2和SER3生成的串行信号S1、S2和S3类似地包括“1、0、1”。在这种情况下，如图7所示，发送器300的输出端子Tout1、Tout2和Tout3的电压被设定为“VH、VM、VL”。如图43B所示，在操作模式MB中，发送器300的输出端子Tout1、Tout2和Tout3分别耦接到接收器400B的输入端子Tin21、Tin23和Tin22。这使得接收器400B的输入端子Tin21、Tin22和Tin23的电压为“VH、VL、VM”。这样，接收器400B接收到符号“+x”。

在通信系统2C(操作模式MC)中，如图45所示，交换电路313输出并行信号DT1的反相信号作为并行信号DATA1，输出并行信号DT2A的反相信号作为并行信号DATA2，并且输出并行信号DT3A的反相信号作为并行信号DATA3。因此，并行信号DATA1、DATA2和DATA3包括“0、1、1”。因此，由串行化器SER1、SER2和SER3生成的串行信号S1、S2和S3类似地包括“0、1、1”。在这种情况下，如图7所示，发送器300的输出端子Tout1、Tout2和Tout3的电压被设定为“VL、VH、VM”。如图43C所示，在操作模式MC中，发送器300的输出端子Tout1、Tout2和Tout3分别耦接到接收器400C的输入端子Tin22、Tin21和Tin23。这使得接收器400C的输入端子Tin21、Tin22和Tin23的电压为“VH、VL、VM”。这样，接收器400C接收符号“+x”。

如图45所示，在通信系统2D(操作模式MD)中，交换电路313输出并行信号DT2A作为并行信号DATA1，输出并行信号DT1作为并行信号DATA2，并且输出并行信号DT3A作为并行信号DATA3。因此，并行信号DATA1、DATA2和DATA3包括“0、1、0”。因此，由串行化器SER1、SER2和SER3生成的串行信号S1、S2和S3类似地包括“0、1、0”。在这种情况下，如图7所示，发送器300的输出端子Tout1、Tout2和Tout3的电压被设定为“VL、VM、VH”。如图43D所示，在操作模式MD中，发送器300的输出端子Tout1、Tout2和Tout3分别耦接到接收器400D的输入端子Tin22、Tin23和Tin21。这使得接收器400D的输入端子Tin21、Tin22和Tin23的电压为“VH、VL、VM”。这样，接收器400D接收符号“+x”。

在通信系统2E(操作模式ME)中，如图45所示，交换电路313输出并行信号DT3A作为并行信号DATA1，输出并行信号DT2A作为并行信号DATA2，并且输出并行信号DT1作为并行信号DATA3。因此，并行信号DATA1、DATA2和DATA3包括“0、0、1”。因此，由串行化器SER1、SER2和SER3生成的串行信号S1、S2和S3类似地包括“0、0、1”。在这种情况下，如图7所示，发送器300的输出端子Tout1、Tout2和Tout3的电压被设定为“VM、VH、VL”。如图43E所示，在操作模式ME中，发送器300的输出端子Tout1、Tout2和Tout3分别耦接到接收器400E的输入端子Tin23、Tin21和Tin22。这使得接收器400E的输入端子Tin21、Tin22和Tin23的电压为“VH、VL、VM”。这样，接收器400E接收符号“+x”。

在通信系统(操作模式MF)中，如图45所示，交换电路313输出并行信号DT2A的反相信号作为并行信号DATA1，输出并行信号DT3A的反相信号作为并行信号DATA2，并且输出并行信号DT1的反相信号作为并行信号DATA3。因此，并行信号DATA1、DATA2和DATA3包括“1、1、0”。因此，由串行化器SER1、SER2和SER3生成的串行信号S1、S2和S3类似地包括“1、1、0”。在这种情况下，如图7所示，发送器300的输出端子Tout1、Tout2和Tout3的电压被设定为“VM、VL、VH”。如图43F所示，在操作模式MF中，发送器300的输出端子Tout1、Tout2和Tout3分别耦接到接收器400F的输入端子Tin23、Tin22和Tin21。这使得接收器400F的输入端子Tin21、Tin22和Tin23的电压为“VH、VL、VM”。这样，接收器400F接收符号“+x”。

这样，甚至在通信系统2A至2F中的任何一个的情况下，接收器400也能够接收符号“+x”。

发送器300设置有交换电路312，并根据操作模式交换并行信号DT11至DT13。这允许发送器300在信号SIG1、SIG2和SIG3之间交换信号模式。这允许通信系统2在发送器300和接收器400之间没有交叉的布线的情况下执行通信。在通信系统2中，以这种方式，没有布线交叉。例如，这使得能够降低波形质量劣化的可能性。因此能够提高符率。

如上所述，在本实施例中，提供了交换电路312，并且根据操作模式交换并行信号。这使得可以在发送器和接收器之间没有交叉的布线的情况下执行通信。因此能够提高符率。其他效果与上述第一实施例的效果相同。

<3.应用示例>

接下来，描述在上述任一实施例和修改示例中描述的发送器的应用示例。

图48示出了智能手机700(多功能移动手机)的外观，根据上述任一实施例等的发送器应用于该智能手机700。该智能手机700可以安装有各种装置。在这些装置之间交换数据的通信系统中，应用根据上述任一实施例的发送器等。

图49示出了用于智能手机700的应用处理器710的配置示例。应用处理器710包括CPU(中央处理单元)711、存储器控制单元712、电源控制单元713、外部接口714、GPU(图形处理单元)715、媒体处理单元716、显示控制单元717和MIPI(移动工业处理器接口)接口718。在该示例中，CPU 711、存储器控制单元712、电源控制单元713、外部接口714、GPU 715、媒体处理单元716和显示控制单元717耦接到系统总线719，并且可以通过该系统总线719在其间交换数据。

CPU 711根据程序处理在智能手机700中处理的各种信息。存储器控制单元712控制存储器901供CPU 711执行信息处理。电源控制单元713控制智能手机700的电源。

外部接口714是用于与外部装置通信的接口，并且在该示例中耦接到无线通信单元902和图像传感器810。无线通信单元902与移动电话的基站无线通信，并且包括例如基带部、RF(射频)前端部等。图像传感器810获取图像并且包括例如CMOS传感器。

GPU 715执行图像处理。媒体处理单元716处理诸如声音、文本和图形的信息。显示控制单元717通过MIPI接口718控制显示器904。MIPI接口718将图像信号发送到显示器904。可以使得用例如YUV格式信号、RGB格式信号等作为图像信号。例如，根据上述任一实施例等的发送器应用于该MIPI接口718。

图50示出图像传感器810的配置示例。图像传感器810包括传感器单元811、ISP(图像信号处理器)812、JPEG(联合图像专家组)编码器813、CPU 814，以及RAM(随机存取存储器)815、ROM(只读存储器)816、电源控制单元817、I²C(内部集成电路)接口818，以及MIPI接口819。在此示例中，这些相应模块耦接到系统总线820，并且可以通过此系统总线820在其间交换数据。

传感器单元811获取图像并且包括例如CMOS传感器。ISP 812对由传感器单元811获取的图像执行预定处理。JPEG编码器813对ISP 812处理后的图像进行编码，生成JPEG图像。CPU 814根据程序控制图像传感器810的各个模块。RAM 815是供CPU 814执行信息处理的存储器。ROM816存储由CPU 814执行的程序。电源控制单元817控制图像传感器810的电源。I²C接口818接收来自应用处理器710的控制信号。另外，尽管未示出，图像传感器810还接收除了来自应用处理器710的控制信号之外的时钟信号。具体地，图像传感器810被配置为基于具有各种频率的时钟信号进行操作。MIPI接口819将图像信号发送到应用处理器710。可以使得用例如YUV格式信号、RGB格式信号等作为图像信号。例如，根据上述任一实施例等的发送器应用于该MIPI接口819。

虽然上面已经参考几个实施例和修改示例，其具体的实际应用示例以及应用于电子设备的示例描述了本技术，但是本技术不限于这些实施例等。可以进行各种修改。

例如，在上述实施例中，输出部DRV1通过接通晶体管111和115中的一个并且接通晶体管114和118中的一个来将输出端子Tout1的电压设定为中电平电压VM，但这不是限制性的。取而代之，例如，可以关断所有晶体管111、114、115和118。在这种情况下，例如，输出部DRV1的输出阻抗进入高阻抗状态。这通过接收器中的端接电阻器将输出端子Tout1的电压设定为中电平电压VM。

应当注意，本说明书中描述的效果仅仅是示例性的，而不是限制性的。另外，可以包括其他效果。

应当注意，本技术可以被配置如下。具有以下配置的本技术使得能够增加符率。

(1)一种发送器，包括：

第一串行化器，被配置为生成第一串行信号；

第二串行化器，被配置为生成第二串行信号；

第三串行化器，被配置为生成第三串行信号；

第一输出部，被配置为将第一输出端子的电压设定为第一电压、第二电压和在第一电压和第二电压之间的第三电压中的任一个；

第一输出控制电路，被配置为基于第一串行信号和第二串行信号来控制第一输出部的操作；

第二输出部，被配置为将第二输出端子的电压设定为所述第一电压、所述第二电压和所述第三电压中的任一个；

第二输出控制电路，被配置为基于第三串行信号和第一串行信号来控制第二输出部的操作；

第三输出部，被配置为将第三输出端子的电压设定为所述第一电压、所述第二电压和所述第三电压中的任一个；以及

第三输出控制电路，被配置为基于所述第二串行信号和所述第三串行信号来控制所述第三输出部的操作，其中

第一串行化器、第二串行化器和第三串行化器依次布置在半导体基板上，以及

第一输出控制电路、第二输出控制电路和第三输出控制电路依次布置在半导体基板上。

(2)根据(1)所述的发送器，其中

第一输出控制电路被配置为在第一串行信号与第二串行信号彼此相等的情况下控制第一输出部的操作以使得第一输出部将第一输出端子的电压设定为第三电压，

第二输出控制电路被配置为在第三串行信号与第一串行信号彼此相等的情况下控制第二输出部的操作以使得第二输出部将第二输出端子的电压设定为第三电压，并且

第三输出控制电路被配置为在第二串行信号与第三串行信号彼此相等的情况下控制第三输出部的操作以使得第三输出部将第三输出端子的电压设定为第三电压。

(3)根据(1)或(2)所述的发送器，其中

第一输出控制电路被配置为控制第一输出部的操作以使得，在第一串行信号指示第一逻辑并且第二串行信号指示第二逻辑的情况下，第一输出部将第一输出端子的电压设定为第一电压，并且在第一串行信号指示第二逻辑并且第二串行信号指示第一逻辑的情况下，使得第一输出部将第一输出端子的电压设定为第二电压，

第二输出控制电路被配置为控制第二输出部的操作以使得，在第三串行信号指示第一逻辑并且第一串行信号指示第二逻辑的情况下，第二输出部将第二输出端子的电压设定为第一电压，并且在第三串行信号指示第二逻辑并且第一串行信号指示第一逻辑的情况下，使得第二输出部将第二输出端子的电压设定为第二电压，以及

第三输出控制电路被配置为控制第三输出部的操作以使得，在第二串行信号指示第一逻辑并且第三串行信号指示第二逻辑的情况下，第三输出部将第三输出端子的电压设定为第一电压，并且在第二串行信号指示第二逻辑并且第三串行信号指示第一逻辑的情况下，使得第三输出部将第三输出端子的电压设定为第二电压。

(4)根据(1)至(3)中任一项所述的发送器，其中

第一输出部包括

第一开关，包括被引导至第一电源节点的第一端子和被引导至所述第一输出端子的第二端子；

第二开关，包括被引导至第二电源节的第一端子和被引导至所述第一输出端子的第二端子；

第三开关，包括被引导至第一电源节点的第一端子和被引导至第一输出端子的第二端子，以及

第四开关，包括被引导至第二电源节点的第一端子和被引导至第一输出端子的第二端子，

第一输出部被配置为通过接通第一开关和第三开关并且关断第二开关和第四开关来将第一输出端子的电压设定为第一电压，

第一输出部被配置为通过接通第二开关和第四开关并且关断第一开关和第三开关来将第一输出端子的电压设定为第二电压，并且

第一输出部被配置为通过接通第一开关和第三开关中的一个并且关断第一开关和第三开关中的另一个并且接通第二开关和第四开关中的一个并且关断第二开关和第四开关中的另一个来将第一输出端子的电压设定为第三电压。

(5)根据(1)至(4)中任一项所述的发送器，包括：

第四输出控制电路，被配置为基于第一串行信号和第二串行信号来控制第一输出部的操作；以及

第五输出控制电路，被配置为基于第一串行信号的反相信号和第二串行信号的反相信号来控制第二输出部的操作，其中

发送器被配置为在包括第一操作模式和第二操作模式的多个操作模式中的一个操作模式下操作，

第一输出部被配置为在第一操作模式下将第一输出端子的电压设定为第一电压、第二电压和第三电压中的任一个，并且被配置为在第二操作模式下将第一输出端子的电压设定为第四电压或第五电压，

第二输出部被配置为在第一操作模式下将第二输出端子的电压设定为第一电压、第二电压和第三电压中的任一个，并且被配置为在第二操作模式下将第二输出端子的电压设定为第四电压或第五电压，

第三输出部被配置为在第一操作模式下将第三输出端子的电压设定为第一电压、第二电压和第三电压中的任一个，

第一输出控制电路被配置为控制所述第一输出部在第一操作模式下的操作，

第二输出控制电路被配置为控制第二输出部在第一操作模式下的操作，

第三输出控制电路被配置为控制第三输出部在第一操作模式下的操作，

第四输出控制电路被配置为控制第一输出部在第二操作模式下的操作，并且

第五输出控制电路被配置为控制第二输出部在第二操作模式下的操作。

(6)根据(5)所述的发送器，其中

第四输出控制电路包括被配置为交替地选择第一串行信号和第二串行信号的第一选择器，

第五输出控制电路包括第二选择器，第二选择器被配置为在第一选择器选择第一串行信号的情况下选择第一串行信号的反相信号，并且被配置为在第一选择器选择第二串行信号的情况下选择第二串行信号的反相信号，

第一输出部被配置为基于由第一选择器选择的信号选择性地将第一输出端子的电压设定为第四电压或第五电压，并且

第二输出部被配置为基于由第二选择器选择的信号选择性地将第二输出端子的电压设定为第四电压或第五电压。

(7)根据(5)或(6)所述的发送器，其中

第一输出部包括

第一开关，包括被引导至第一电源节点的第一端子和被引导至第一输出端子的第二端子；

第二开关，包括被引导至第二电源节点的第一端子和被引导至第一输出端子的第二端子；

第一输出部被配置为通过接通第一开关和第三开关并且关断第二开关和第四开关来将第一输出端子的电压设定为第四电压，并且

第一输出部被配置为通过接通第二开关和第四开关并且关断第一开关和第三开关来将第一输出端子的电压设定为第五电压。

(8)根据(5)至(7)中任一项所述的发送器，其中

第五输出控制电路被配置为基于第一串行信号的反相信号、第二串行信号的反相信号和第二串行信号来控制第二输出部的操作，

多个操作模式进一步包括第三操作模式，

第一输出部被配置为在第三操作模式下将第一输出端子的电压设定为第六电压或第七电压，

第二输出部被配置为在第三操作模式下将第二输出端子的电压设定为第六电压或第七电压，

第四输出控制电路被配置为基于第一串行信号来控制第一输出部在第三操作模式下的操作，并且

第五输出控制电路被配置为基于第二串行信号来控制第二输出部在第三操作模式下的操作。

(9)根据(5)至(8)中任一项所述的发送器，进一步包括处理单元，处理单元被配置为生成第一发送并行信号、第二发送并行信号和第三发送并行信号，其中

处理单元包括

第一处理电路，被配置为生成第一并行信号、第二并行信号和第三并行信号，并且被配置为输出第一并行信号作为第一发送并行信号，以及

第二处理电路，被配置为在第一操作模式下输出第二并行信号作为第三发送并行信号并且输出第三并行信号作为第二发送并行信号，并且被配置为在第二操作模式下输出第二并行信号作为第二发送并行信号并且输出第三并行信号作为第三发送并行信号，

第一串行化器被配置为基于第一发送并行信号生成第一串行信号，

第二串行化器被配置为基于第二发送并行信号生成第二串行信号，以及

第三串行化器被配置为基于第三发送并行信号生成第三串行信号。

(10)根据(1)至(9)中任一项所述的发送器，进一步包括处理单元，所述处理单元被配置为生成第一发送并行信号、第二发送并行信号和第三发送并行信号，并且被配置为改变第一发送并行信号、第二发送并行信号和第三发送并行信号中的每一个的位数，其中

(11)根据(1)至(10)中任一项所述的发送器，其中，第一串行化器包括

多个串行化器，以及

选择器，被配置为通过顺序地选择从多个串行化器输出的信号来生成第一串行信号。

(12)根据(1)至(11)中任一项所述的发送器，进一步包括处理单元，所述处理单元被配置为生成第一发送并行信号、第二发送并行信号和第三发送并行信号，其中

处理单元包括

第三处理电路，被配置为生成第一并行信号、第二并行信号和第三并行信号，以及

第四处理电路，被配置为通过执行第一处理和第二处理中的一个来生成第一发送并行信号、第二发送并行信号和第三发送并行信号，第一处理用于交换第一并行信号、第二并行信号和第三并行信号，第二处理用于交换第一并行信号的反相信号、第二并行信号的反相信号和第三并行信号的反相信号，

(13)根据(1)至(4)中任一项所述的发送器，包括：

第四串行化器，被配置为生成第四串行信号；

第五串行化器，被配置为生成第五串行信号；

第四输出控制电路，被配置为基于第四串行信号和第五串行信号来控制第一输出部的操作；以及

第五输出控制电路，被配置为基于第四串行信号的反相信号和第五串行信号的反相信号来控制第二输出部的操作，其中

第一输出控制电路被配置为控制第一输出部在第一操作模式下的操作，

(13)一种通信系统，包括：

发送器；以及

接收器，被配置为接收从发送器发送的信号，其中

发送器包括

第一串行化器，被配置为生成第一串行信号，

第二串行化器，被配置为生成第二串行信号，

第三串行化器，被配置为生成第三串行信号，

第一输出部，被配置为将第一输出端子的电压设定为第一电压、第二电压和在第一电压和第二电压之间的第三电压中的任一个，

第一输出控制电路，被配置为基于第一串行信号和第二串行信号来控制第一输出部的操作，

第二输出部，被配置为将第二输出端子的电压设定为第一电压、第二电压和第三电压中的任一个，

第二输出控制电路，被配置为基于第三串行信号和第一串行信号来控制第二输出部的操作，

第三输出部，被配置为将第三输出端子的电压设定为所述第一电压、所述第二电压和所述第三电压中的任一个，以及

第三输出控制电路，被配置为基于第二串行信号和第三串行信号来控制第三输出部的操作，

本申请要求于2019年5月29日向日本专利局提交的日本专利申请第2019-099922号的优先权，其全部内容通过引用并入本申请。

本领域的技术人员应当理解，根据设计要求和其它因素可以进行各种修改、组合、子组合和变更，只要它们在所附权利要求或其等同物的范围内。

Claims

1.一种发送器，包括：

第一串行化器，被配置为生成第一串行信号；

第二串行化器，被配置为生成第二串行信号；

第三串行化器，被配置为生成第三串行信号；

第一输出部，被配置为将第一输出端子的电压设定为第一电压、第二电压和在所述第一电压和所述第二电压之间的第三电压中的任一个；

第一输出控制电路，被配置为基于所述第一串行信号和所述第二串行信号来控制所述第一输出部的操作；

第二输出控制电路，被配置为基于所述第三串行信号和所述第一串行信号来控制所述第二输出部的操作；

所述第一串行化器、所述第二串行化器和所述第三串行化器依次布置在半导体基板上，以及

所述第一输出控制电路、所述第二输出控制电路和所述第三输出控制电路依次布置在所述半导体基板上。

2.根据权利要求1所述的发送器，其中

所述第一输出控制电路被配置为在所述第一串行信号与所述第二串行信号彼此相等的情况下控制所述第一输出部的操作以使得所述第一输出部将所述第一输出端子的电压设定为所述第三电压，

所述第二输出控制电路被配置为在所述第三串行信号与所述第一串行信号彼此相等的情况下控制所述第二输出部的操作以使得所述第二输出部将所述第二输出端子的电压设定为所述第三电压，并且

所述第三输出控制电路被配置为在所述第二串行信号与所述第三串行信号彼此相等的情况下控制所述第三输出部的操作以使得所述第三输出部将所述第三输出端子的电压设定为所述第三电压。

3.根据权利要求1所述的发送器，其中

第一输出控制电路被配置为控制所述第一输出部的操作以使得，在所述第一串行信号指示第一逻辑并且所述第二串行信号指示第二逻辑的情况下，所述第一输出部将所述第一输出端子的电压设定为所述第一电压，并且在所述第一串行信号指示所述第二逻辑并且所述第二串行信号指示所述第一逻辑的情况下，所述第一输出部将所述第一输出端子的电压设定为所述第二电压，

第二输出控制电路被配置为控制第二输出部的操作以使得，在所述第三串行信号指示所述第一逻辑并且所述第一串行信号指示所述第二逻辑的情况下，所述第二输出部将所述第二输出端子的电压设定为所述第一电压，并且在所述第三串行信号指示所述第二逻辑并且所述第一串行信号指示所述第一逻辑的情况下，使得所述第二输出部将所述第二输出端子的电压设定为所述第二电压，以及

第三输出控制电路被配置为控制第三输出部的操作以使得，在所述第二串行信号指示所述第一逻辑并且所述第三串行信号指示所述第二逻辑的情况下，所述第三输出部将所述第三输出端子的电压设定为所述第一电压，并且在所述第二串行信号指示所述第二逻辑并且所述第三串行信号指示所述第一逻辑的情况下，使得所述第三输出部将所述第三输出端子的电压设定为所述第二电压。

4.根据权利要求1所述的发送器，其中

所述第一输出部包括

第二开关，包括被引导至第二电源节点的第一端子和被引导至所述第一输出端子的第二端子；

第三开关，包括被引导至所述第一电源节点的第一端子和被引导至所述第一输出端子的第二端子，以及

第四开关，包括被引导至所述第二电源节点的第一端子和被引导至所述第一输出端子第二端子，

所述第一输出部被配置为通过接通所述第一开关和所述第三开关并且关断所述第二开关和所述第四开关来将所述第一输出端子的电压设定为所述第一电压，

所述第一输出部被配置为通过接通所述第二开关和所述第四开关并且关断所述第一开关和所述第三开关来将所述第一输出端子的电压设定为所述第二电压，并且

所述第一输出部被配置为通过接通所述第一开关和所述第三开关中的一个并且关断所述第一开关和所述第三开关中的另一个并且接通所述第二开关和所述第四开关中的一个并且关断所述第二开关和所述第四开关中的另一个来将所述第一输出端子的电压设定为所述第三电压。

5.根据权利要求1所述的发送器，包括：

第四输出控制电路，被配置为基于所述第一串行信号和所述第二串行信号来控制所述第一输出部的操作；以及

第五输出控制电路，被配置为基于所述第一串行信号的反相信号和所述第二串行信号的反相信号来控制所述第二输出部的操作，其中

所述发送器被配置为在包括第一操作模式和第二操作模式的多个操作模式中的一个操作模式下操作，

所述第一输出部被配置为在所述第一操作模式下将所述第一输出端子的电压设定为所述第一电压、所述第二电压和所述第三电压中的任一个，并且被配置为在所述第二操作模式下将所述第一输出端子的电压设定为第四电压或第五电压，

所述第二输出部被配置为在所述第一操作模式下将所述第二输出端子的电压设定为所述第一电压、所述第二电压和所述第三电压中的任一个，并且被配置为在所述第二操作模式下将所述第二输出端子的电压设定为所述第四电压或所述第五电压，

所述第三输出部被配置为在所述第一操作模式下将所述第三输出端子的电压设定为所述第一电压、所述第二电压和所述第三电压中的任一个，

所述第一输出控制电路被配置为控制所述第一输出部在所述第一操作模式下的操作，

所述第二输出控制电路被配置为控制所述第二输出部在所述第一操作模式下的操作，

所述第三输出控制电路被配置为控制所述第三输出部在所述第一操作模式下的操作，

所述第四输出控制电路被配置为控制所述第一输出部在所述第二操作模式下的操作，并且

所述第五输出控制电路被配置为控制所述第二输出部在所述第二操作模式下的操作。

6.根据权利要求5所述的发送器，其中

所述第四输出控制电路包括被配置为交替地选择所述第一串行信号和所述第二串行信号的第一选择器，

所述第五输出控制电路包括第二选择器，所述第二选择器被配置为在所述第一选择器选择所述第一串行信号的情况下选择所述第一串行信号的所述反相信号，并且被配置为在所述第一选择器选择所述第二串行信号的情况下选择所述第二串行信号的所述反相信号，

所述第一输出部被配置为基于由所述第一选择器选择的信号选择性地将所述第一输出端子的电压设定为所述第四电压或所述第五电压，并且

所述第二输出部被配置为基于由所述第二选择器选择的信号选择性地将所述第二输出端子的电压设定为所述第四电压或所述第五电压。

7.根据权利要求5所述的发送器，其中

所述第一输出部包括

第四开关，包括被引导至所述第二电源节点的第一端子和被引导至所述第一输出端子的第二端子，

所述第一输出部被配置为通过接通所述第一开关和所述第三开关并且关断所述第二开关和所述第四开关来将所述第一输出端子的电压设定为所述第四电压，并且

所述第一输出部被配置为通过接通所述第二开关和所述第四开关并且关断所述第一开关和所述第三开关来将所述第一输出端子的电压设定为所述第五电压。

8.根据权利要求5所述的发送器，其中

所述第五输出控制电路被配置为基于所述第一串行信号的反相信号、所述第二串行信号的反相信号和所述第二串行信号来控制所述第二输出部的操作，

所述多个操作模式进一步包括第三操作模式，

所述第一输出部被配置为在所述第三操作模式下将所述第一输出端子的电压设定为第六电压或第七电压，

所述第二输出部被配置为在所述第三操作模式下将所述第二输出端子的电压设定为所述第六电压或所述第七电压，

所述第四输出控制电路被配置为基于所述第一串行信号来控制所述第一输出部在所述第三操作模式下的操作，并且

所述第五输出控制电路被配置为基于所述第二串行信号来控制所述第二输出部在所述第三操作模式下的操作。

9.根据权利要求5所述的发送器，进一步包括处理单元，所述处理单元被配置为生成第一发送并行信号、第二发送并行信号和第三发送并行信号，其中

所述处理单元包括

第一处理电路，被配置为生成第一并行信号、第二并行信号和第三并行信号，并且被配置为输出所述第一并行信号作所述为第一发送并行信号，以及

第二处理电路，被配置为在第一操作模式下输出所述第二并行信号作为所述第三发送并行信号并且输出所述第三并行信号作为所述第二发送并行信号，并且被配置为在第二操作模式下输出所述第二并行信号作为所述第二发送并行信号并且输出所述第三并行信号作为所述第三发送并行信号，

所述第一串行化器被配置为基于所述第一发送并行信号生成所述第一串行信号，

所述第二串行化器被配置为基于所述第二发送并行信号生成所述第二串行信号，以及

所述第三串行化器被配置为基于所述第三发送并行信号生成所述第三串行信号。

10.根据权利要求1所述的发送器，进一步包括处理单元，所述处理单元被配置为生成第一发送并行信号、第二发送并行信号和第三发送并行信号，并且被配置为改变所述第一发送并行信号、所述第二发送并行信号和所述第三发送并行信号中的每一个的位数，其中

11.根据权利要求1所述的发送器，其中，所述第一串行化器包括

多个串行化器，以及

选择器，被配置为通过顺序地选择从所述多个串行化器输出的信号来生成所述第一串行信号。

12.根据权利要求1所述的发送器，进一步包括处理单元，所述处理单元被配置为生成第一发送并行信号、第二发送并行信号和第三发送并行信号，其中

所述处理单元包括

第四处理电路，被配置为通过执行第一处理和第二处理中的一个来生成所述第一发送并行信号、所述第二发送并行信号和所述第三发送并行信号，所述第一处理用于交换所述第一并行信号、所述第二并行信号和所述第三并行信号，所述第二处理用于交换所述第一并行信号的反相信号、所述第二并行信号的反相信号和所述第三并行信号的反相信号，

13.根据权利要求1所述的发送器，包括：

第四串行化器，被配置为生成第四串行信号；

第五串行化器，被配置为生成第五串行信号；

第四输出控制电路，被配置为基于所述第四串行信号和所述第五串行信号来控制所述第一输出部的操作；以及

第五输出控制电路，被配置为基于所述第四串行信号的反相信号和所述第五串行信号的反相信号来控制所述第二输出部的操作，其中

14.一种通信系统，包括：

发送器；以及

接收器，被配置为接收从所述发送器发送的信号，其中

所述发送器包括

第一串行化器，被配置为生成第一串行信号，

第二串行化器，被配置为生成第二串行信号，

第三串行化器，被配置为生成第三串行信号，

第一输出部，被配置为将第一输出端子的电压设定为第一电压、第二电压和在所述第一电压和所述第二电压之间的第三电压中的任一个，

第一输出控制电路，被配置为基于所述第一串行信号和所述第二串行信号来控制所述第一输出部的操作，

第二输出部，被配置为将第二输出端子的电压设定为所述第一电压、所述第二电压和所述第三电压中的任一个，

第二输出控制电路，被配置为基于所述第三串行信号和所述第一串行信号来控制所述第二输出部的操作，

第三输出控制电路，被配置为基于所述第二串行信号和所述第三串行信号来控制所述第三输出部的操作，