KR20220015384A - 송신 장치 및 통신 시스템 - Google Patents
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- 238000004891 communication Methods 0.000 title description 62
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 230000005540 biological transmission Effects 0.000 claims description 131
- 238000012545 processing Methods 0.000 claims description 91
- 238000000034 method Methods 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 5
- 230000008859 change Effects 0.000 claims description 2
- 101100042610 Arabidopsis thaliana SIGB gene Proteins 0.000 description 92
- 101100294408 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MOT2 gene Proteins 0.000 description 64
- 101150117326 sigA gene Proteins 0.000 description 64
- 238000010586 diagram Methods 0.000 description 49
- 101100533228 Drosophila melanogaster Jon99Cii gene Proteins 0.000 description 39
- 101150106567 ser1 gene Proteins 0.000 description 39
- 101100042613 Arabidopsis thaliana SIGC gene Proteins 0.000 description 37
- 101100042626 Arabidopsis thaliana SIGF gene Proteins 0.000 description 29
- 101100421503 Arabidopsis thaliana SIGA gene Proteins 0.000 description 28
- 101100533231 Drosophila melanogaster Jon99Ciii gene Proteins 0.000 description 26
- 101150052146 SER2 gene Proteins 0.000 description 26
- 101001005165 Bos taurus Lens fiber membrane intrinsic protein Proteins 0.000 description 21
- 230000004048 modification Effects 0.000 description 20
- 238000012986 modification Methods 0.000 description 20
- 101100042615 Arabidopsis thaliana SIGD gene Proteins 0.000 description 18
- 101100274586 Anopheles gambiae CLIPB8 gene Proteins 0.000 description 17
- 230000000052 comparative effect Effects 0.000 description 11
- 101100042617 Arabidopsis thaliana SIGE gene Proteins 0.000 description 9
- 230000004044 response Effects 0.000 description 8
- 101100060192 Anopheles gambiae ser4 gene Proteins 0.000 description 7
- 101100272964 Arabidopsis thaliana CYP71B15 gene Proteins 0.000 description 5
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 5
- 101000590281 Homo sapiens 26S proteasome non-ATPase regulatory subunit 14 Proteins 0.000 description 5
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 5
- 101001114059 Homo sapiens Protein-arginine deiminase type-1 Proteins 0.000 description 5
- 101150030164 PADI3 gene Proteins 0.000 description 5
- 102100023222 Protein-arginine deiminase type-1 Human genes 0.000 description 5
- 102100035734 Protein-arginine deiminase type-3 Human genes 0.000 description 5
- 101100163833 Arabidopsis thaliana ARP6 gene Proteins 0.000 description 4
- 102100037224 Noncompact myelin-associated protein Human genes 0.000 description 4
- 101710184695 Noncompact myelin-associated protein Proteins 0.000 description 4
- 230000009471 action Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 101100123053 Arabidopsis thaliana GSH1 gene Proteins 0.000 description 2
- 101100298888 Arabidopsis thaliana PAD2 gene Proteins 0.000 description 2
- NIPNSKYNPDTRPC-UHFFFAOYSA-N N-[2-oxo-2-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)ethyl]-2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carboxamide Chemical class O=C(CNC(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)N1CC2=C(CC1)NN=N2 NIPNSKYNPDTRPC-UHFFFAOYSA-N 0.000 description 2
- 101150092599 Padi2 gene Proteins 0.000 description 2
- 102100035735 Protein-arginine deiminase type-2 Human genes 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000007306 functionalization reaction Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- YIWGJFPJRAEKMK-UHFFFAOYSA-N 1-(2H-benzotriazol-5-yl)-3-methyl-8-[2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carbonyl]-1,3,8-triazaspiro[4.5]decane-2,4-dione Chemical compound CN1C(=O)N(c2ccc3n[nH]nc3c2)C2(CCN(CC2)C(=O)c2cnc(NCc3cccc(OC(F)(F)F)c3)nc2)C1=O YIWGJFPJRAEKMK-UHFFFAOYSA-N 0.000 description 1
- VZSRBBMJRBPUNF-UHFFFAOYSA-N 2-(2,3-dihydro-1H-inden-2-ylamino)-N-[3-oxo-3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propyl]pyrimidine-5-carboxamide Chemical class C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)C(=O)NCCC(N1CC2=C(CC1)NN=N2)=O VZSRBBMJRBPUNF-UHFFFAOYSA-N 0.000 description 1
- -1 MN22 Proteins 0.000 description 1
- AFCARXCZXQIEQB-UHFFFAOYSA-N N-[3-oxo-3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propyl]-2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carboxamide Chemical compound O=C(CCNC(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)N1CC2=C(CC1)NN=N2 AFCARXCZXQIEQB-UHFFFAOYSA-N 0.000 description 1
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 1
- JAWMENYCRQKKJY-UHFFFAOYSA-N [3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-ylmethyl)-1-oxa-2,8-diazaspiro[4.5]dec-2-en-8-yl]-[2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidin-5-yl]methanone Chemical compound N1N=NC=2CN(CCC=21)CC1=NOC2(C1)CCN(CC2)C(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F JAWMENYCRQKKJY-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
- H04L25/0274—Arrangements for ensuring balanced coupling
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
- H04L25/0276—Arrangements for coupling common mode signals
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
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- Spectroscopy & Molecular Physics (AREA)
- Computer Hardware Design (AREA)
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- Theoretical Computer Science (AREA)
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Abstract
본 개시의 송신 장치는 제1부터 제3 시리얼 신호를 각각 생성 가능한 제1부터 제3 시리얼라이저와, 제1 출력 단자의 전압을 설정 가능한 제1 출력부와, 제1 시리얼 신호 및 제2 시리얼 신호에 의거하여 제1 출력부의 동작을 제어 가능한 제1 출력 제어 회로와, 제2 출력 단자의 전압을 설정 가능한 제2 출력부와, 제3 시리얼 신호 및 제1 시리얼 신호에 의거하여 제2 출력부의 동작을 제어 가능한 제2 출력 제어 회로와, 제3 출력 단자의 전압을 설정 가능한 제3 출력부와, 제2 시리얼 신호 및 제3 시리얼 신호에 의거하여 제3 출력부의 동작을 제어 가능한 제3 출력 제어 회로를 구비한다. 제1부터 제3 시리얼라이저는 반도체 기판에서 이 순서로 배치되고, 제1부터 제3 출력 제어 회로는 반도체 기판에서 이 순서로 배치된다.
Description
본 개시는 신호를 송신하는 송신 장치 및 그와 같은 송신 장치를 구비한 통신 시스템에 관한 것이다.
근래의 전자 기기의 고기능화 및 다기능화에 따라, 전자 기기에는, 반도체 칩, 센서, 표시 디바이스 등의 다양한 디바이스가 탑재된다. 이들 디바이스 사이에서는, 많은 데이터의 주고받음이 행해지고, 그 데이터량은 전자 기기의 고기능화 및 다기능화에 응하여 많아지고 있다. 그래서, 종종, 예를 들어 수Gbps로 데이터를 송수신 가능한 고속 인터페이스를 이용하여, 데이터의 주고받음이 행해진다.
보다 전송 용량을 높이는 방법에 관해, 다양한 기술이 개시되어 있다. 예를 들면, 특허문헌 1, 2에는, 3개의 전압 레벨을 갖는 3개의 신호를 이용하여 데이터의 주고받음을 행하는 통신 시스템이 개시되어 있다.
이와 같은 고속 인터페이스에서는, 더한층의 심볼 레이트의 향상이 기대되어 있다.
심볼 레이트를 높일 수 있는 송신 장치 및 통신 시스템을 제공하는 것이 바람직하다.
본 개시의 한 실시의 형태에서의 송신 장치는 제1 시리얼라이저와, 제2 시리얼라이저와, 제3 시리얼라이저와, 제1 출력부와, 제1 출력 제어 회로와, 제2 출력부와, 제2 출력 제어 회로와, 제3 출력부와, 제3 출력 제어 회로를 구비하고 있다. 제1 시리얼라이저는 제1 시리얼 신호를 생성 가능하게 구성된다. 제2 시리얼라이저는 제2 시리얼 신호를 생성 가능하게 구성된다. 제3 시리얼라이저는 제3 시리얼 신호를 생성 가능하게 구성된다. 제1 출력부는 제1 출력 단자의 전압을 제1 전압, 제2 전압 및 제1 전압과 제2 전압 사이의 제3 전압 중의 어느 하나로 설정 가능하게 구성된다. 제1 출력 제어 회로는 제1 시리얼 신호 및 제2 시리얼 신호에 의거하여 제1 출력부의 동작을 제어 가능하게 구성된다. 제2 출력부는 제2 출력 단자의 전압을 제1 전압, 제2 전압 및 제3 전압 중의 어느 하나로 설정 가능하게 구성된다. 제2 출력 제어 회로는, 제3 시리얼 신호 및 제1 시리얼 신호에 의거하여 제2 출력부의 동작을 제어 가능하게 구성된다. 제3 출력부는 제3 출력 단자의 전압을 제1 전압, 제2 전압 및 제3 전압 중의 어느 하나로 설정 가능하게 구성된다. 제3 출력 제어 회로는 제2 시리얼 신호 및 제3 시리얼 신호에 의거하여 제3 출력부의 동작을 제어 가능하게 구성된다. 제1 시리얼라이저, 제2 시리얼라이저 및 제3 시리얼라이저는 반도체 기판에서 이 순서로 배치되고, 제1 출력 제어 회로, 제2 출력 제어 회로 및 제3 출력 제어 회로는 반도체 기판에서 이 순서로 배치된다.
본 개시의 한 실시의 형태에서의 통신 시스템은 상기 송신 장치를 구비한 것이다.
본 개시의 한 실시의 형태에서의 송신 장치 및 통신 시스템에서는, 제1 시리얼라이저, 제2 시리얼라이저 및 제3 시리얼라이저가 반도체 기판에서 이 순서로 배치됨과 함께, 제1 출력 제어 회로, 제2 출력 제어 회로 및 제3 출력 제어 회로가 반도체 기판에서 이 순서로 배치된다. 제1 시리얼라이저에 의해 제1 시리얼 신호가 생성되고, 제2 시리얼라이저에 의해 제2 시리얼 신호가 생성되고, 제3 시리얼라이저에 의해 제3 시리얼 신호가 생성된다. 제1 출력 제어 회로에 의해, 제1 시리얼 신호 및 제2 시리얼 신호에 의거하여, 제1 출력부의 동작이 제어된다. 제2 출력 제어 회로에 의해, 제3 시리얼 신호 및 제1 시리얼 신호에 의거하여, 제2 출력부의 동작이 제어된다. 그리고, 제3 출력 제어 회로에 의해, 제2 시리얼 신호 및 제3 시리얼 신호에 의거하여, 제3 출력부의 동작이 제어된다.
도 1은 본 개시의 제1 실시의 형태에 관한 송신 장치의 한 구성례를 도시하는 블록도.
도 2는 3상 신호의 한 예를 도시하는 설명도.
도 3은 도 1에 도시한 송신부의 한 구성례를 도시하는 블록도.
도 4는 도 3에 도시한 분배 회로의 한 구성례를 도시하는 회로도.
도 5는 도 3에 도시한 생성 회로의 한 구성례를 도시하는 회로도.
도 6은 도 5에 도시한 생성 회로의 한 동작례를 도시하는 표.
도 7은 도 3에 도시한 송신부의 한 동작례를 도시하는 표.
도 8은 도 1에 도시한 송신 장치가 적용되는 통신 시스템의 한 구성례를 도시하는 블록도.
도 9는 도 8에 도시한 입력부의 한 구성례를 도시하는 회로도.
도 10은 도 1에 도시한 송신 장치가 적용되는 통신 시스템의 다른 구성례를 도시하는 블록도.
도 11은 도 10에 도시한 입력부의 한 구성례를 도시하는 회로도.
도 12는 도 11에 도시한 입력부의 한 동작례를 도시하는 설명도.
도 13은 도 10에 도시한 통신 시스템의 한 동작례를 도시하는 표.
도 14는 도 3에 도시한 송신부의 레이아웃의 한 예를 도시하는 설명도.
도 15a는 도 3에 도시한 송신부의 한 동작 모드에서의 한 동작 상태를 도시하는 설명도.
도 15b는 도 3에 도시한 송신부의 한 동작 모드에서의 다른 동작 상태를 도시하는 설명도.
도 16은 도 3에 도시한 송신부의 한 동작례를 도시하는 타이밍 파형도.
도 17은 도 2에 도시한 송신부의 다른 동작 모드에서의 한 동작례를 도시하는 설명도.
도 18은 비교례에 관한 송신 장치의 한 구성례를 도시하는 블록도.
도 19는 도 18에 도시한 송신부의 한 구성례를 도시하는 블록도.
도 20은 도 18에 도시한 송신부의 한 동작례를 도시하는 표.
도 21은 도 18에 도시한 송신부의 레이아웃의 한 예를 도시하는 설명도.
도 22는 변형례에 관한 시리얼라이저부의 한 구성례를 도시하는 블록도.
도 23은 플립플롭의 한 구성례를 도시하는 회로도.
도 24는 다른 변형례에 관한 생성 회로의 한 구성례를 도시하는 회로도.
도 25는 도 24에 도시한 플립플롭의 한 구성례를 도시하는 회로도.
도 26은 도 24에 도시한 다른 플립플롭의 한 구성례를 도시하는 회로도.
도 27은 도 24에 도시한 생성 회로의 한 동작례를 도시하는 표.
도 28은 플립플롭의 다른 구성례를 도시하는 회로도.
도 29는 도 24에 도시한 플립플롭의 다른 구성례를 도시하는 회로도.
도 30은 도 24에 도시한 다른 플립플롭의 다른 구성례를 도시하는 회로도.
도 31은 다른 변형례에 관한 생성 회로의 한 구성례를 도시하는 회로도.
도 32는 도 31에 도시한 플립플롭의 한 구성례를 도시하는 회로도.
도 33은 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 34는 도 33에 도시한 송신부가 적용되는 통신 시스템의 한 구성례를 도시하는 블록도.
도 35는 도 34에 도시한 입력부의 한 구성례를 도시하는 회로도.
도 36은 도 33에 도시한 송신부의 다른 동작 모드에서의 한 동작례를 도시하는 설명도.
도 37은 다른 변형례에 관한 송신 장치의 한 구성례를 도시하는 블록도.
도 38은 도 37에 도시한 송신부의 한 구성례를 도시하는 블록도.
도 39는 도 38에 도시한 생성 회로의 한 구성례를 도시하는 회로도.
도 40은 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 41은 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 42는 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 43a는 제2 실시의 형태에 관한 송신 장치가 적용되는 통신 시스템의 한 구성례를 도시하는 블록도.
도 43b는 제2 실시의 형태에 관한 송신 장치가 적용되는 통신 시스템의 다른 구성례를 도시하는 블록도.
도 43c는 제2 실시의 형태에 관한 송신 장치가 적용되는 통신 시스템의 다른 구성례를 도시하는 블록도.
도 43d는 제2 실시의 형태에 관한 송신 장치가 적용되는 통신 시스템의 다른 구성례를 도시하는 블록도.
도 43e는 제2 실시의 형태에 관한 송신 장치가 적용되는 통신 시스템의 다른 구성례를 도시하는 블록도.
도 43f는 제2 실시의 형태에 관한 송신 장치가 적용되는 통신 시스템의 다른 구성례를 도시하는 블록도.
도 44는 제2 실시의 형태에 관한 송신 장치의 한 구성례를 도시하는 블록도.
도 45는 도 44에 도시한 교체 회로의 한 동작례를 도시하는 표.
도 46은 도 44에 도시한 송신부의 한 동작례를 도시하는 블록도.
도 47은 도 43a∼43f에 도시한 통신 시스템의 한 동작례를 도시하는 표.
도 48은 실시의 형태에 관한 송신 장치가 적용된 스마트폰의 외관 구성을 도시하는 사시도.
도 49는 실시의 형태에 관한 송신 장치가 적용된 어플리케이션 프로세서의 한 구성례를 도시하는 블록도.
도 50은 실시의 형태에 관한 송신 장치가 적용된 이미지 센서의 한 구성례를 도시하는 블록도.
도 2는 3상 신호의 한 예를 도시하는 설명도.
도 3은 도 1에 도시한 송신부의 한 구성례를 도시하는 블록도.
도 4는 도 3에 도시한 분배 회로의 한 구성례를 도시하는 회로도.
도 5는 도 3에 도시한 생성 회로의 한 구성례를 도시하는 회로도.
도 6은 도 5에 도시한 생성 회로의 한 동작례를 도시하는 표.
도 7은 도 3에 도시한 송신부의 한 동작례를 도시하는 표.
도 8은 도 1에 도시한 송신 장치가 적용되는 통신 시스템의 한 구성례를 도시하는 블록도.
도 9는 도 8에 도시한 입력부의 한 구성례를 도시하는 회로도.
도 10은 도 1에 도시한 송신 장치가 적용되는 통신 시스템의 다른 구성례를 도시하는 블록도.
도 11은 도 10에 도시한 입력부의 한 구성례를 도시하는 회로도.
도 12는 도 11에 도시한 입력부의 한 동작례를 도시하는 설명도.
도 13은 도 10에 도시한 통신 시스템의 한 동작례를 도시하는 표.
도 14는 도 3에 도시한 송신부의 레이아웃의 한 예를 도시하는 설명도.
도 15a는 도 3에 도시한 송신부의 한 동작 모드에서의 한 동작 상태를 도시하는 설명도.
도 15b는 도 3에 도시한 송신부의 한 동작 모드에서의 다른 동작 상태를 도시하는 설명도.
도 16은 도 3에 도시한 송신부의 한 동작례를 도시하는 타이밍 파형도.
도 17은 도 2에 도시한 송신부의 다른 동작 모드에서의 한 동작례를 도시하는 설명도.
도 18은 비교례에 관한 송신 장치의 한 구성례를 도시하는 블록도.
도 19는 도 18에 도시한 송신부의 한 구성례를 도시하는 블록도.
도 20은 도 18에 도시한 송신부의 한 동작례를 도시하는 표.
도 21은 도 18에 도시한 송신부의 레이아웃의 한 예를 도시하는 설명도.
도 22는 변형례에 관한 시리얼라이저부의 한 구성례를 도시하는 블록도.
도 23은 플립플롭의 한 구성례를 도시하는 회로도.
도 24는 다른 변형례에 관한 생성 회로의 한 구성례를 도시하는 회로도.
도 25는 도 24에 도시한 플립플롭의 한 구성례를 도시하는 회로도.
도 26은 도 24에 도시한 다른 플립플롭의 한 구성례를 도시하는 회로도.
도 27은 도 24에 도시한 생성 회로의 한 동작례를 도시하는 표.
도 28은 플립플롭의 다른 구성례를 도시하는 회로도.
도 29는 도 24에 도시한 플립플롭의 다른 구성례를 도시하는 회로도.
도 30은 도 24에 도시한 다른 플립플롭의 다른 구성례를 도시하는 회로도.
도 31은 다른 변형례에 관한 생성 회로의 한 구성례를 도시하는 회로도.
도 32는 도 31에 도시한 플립플롭의 한 구성례를 도시하는 회로도.
도 33은 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 34는 도 33에 도시한 송신부가 적용되는 통신 시스템의 한 구성례를 도시하는 블록도.
도 35는 도 34에 도시한 입력부의 한 구성례를 도시하는 회로도.
도 36은 도 33에 도시한 송신부의 다른 동작 모드에서의 한 동작례를 도시하는 설명도.
도 37은 다른 변형례에 관한 송신 장치의 한 구성례를 도시하는 블록도.
도 38은 도 37에 도시한 송신부의 한 구성례를 도시하는 블록도.
도 39는 도 38에 도시한 생성 회로의 한 구성례를 도시하는 회로도.
도 40은 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 41은 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 42는 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 43a는 제2 실시의 형태에 관한 송신 장치가 적용되는 통신 시스템의 한 구성례를 도시하는 블록도.
도 43b는 제2 실시의 형태에 관한 송신 장치가 적용되는 통신 시스템의 다른 구성례를 도시하는 블록도.
도 43c는 제2 실시의 형태에 관한 송신 장치가 적용되는 통신 시스템의 다른 구성례를 도시하는 블록도.
도 43d는 제2 실시의 형태에 관한 송신 장치가 적용되는 통신 시스템의 다른 구성례를 도시하는 블록도.
도 43e는 제2 실시의 형태에 관한 송신 장치가 적용되는 통신 시스템의 다른 구성례를 도시하는 블록도.
도 43f는 제2 실시의 형태에 관한 송신 장치가 적용되는 통신 시스템의 다른 구성례를 도시하는 블록도.
도 44는 제2 실시의 형태에 관한 송신 장치의 한 구성례를 도시하는 블록도.
도 45는 도 44에 도시한 교체 회로의 한 동작례를 도시하는 표.
도 46은 도 44에 도시한 송신부의 한 동작례를 도시하는 블록도.
도 47은 도 43a∼43f에 도시한 통신 시스템의 한 동작례를 도시하는 표.
도 48은 실시의 형태에 관한 송신 장치가 적용된 스마트폰의 외관 구성을 도시하는 사시도.
도 49는 실시의 형태에 관한 송신 장치가 적용된 어플리케이션 프로세서의 한 구성례를 도시하는 블록도.
도 50은 실시의 형태에 관한 송신 장치가 적용된 이미지 센서의 한 구성례를 도시하는 블록도.
이하, 본 개시의 실시의 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 제1 실시의 형태
2. 제2 실시의 형태
3. 적용례
<1. 제1 실시의 형태>
[구성례]
도 1은 제1 실시의 형태에 관한 송신 장치(송신 장치(1))의 한 구성례를 도시하는 것이다. 송신 장치(1)는 복수의 인터페이스를 실현 가능하게 구성된다. 또한, 본 개시의 실시의 형태에 관한 통신 시스템은 본 실시의 형태에 의해 구현화되기 때문에, 아울러 설명한다.
송신 장치(1)는, 소정의 처리를 행함에 의해, 6개의 신호(SIG1∼SIG6)를 생성하고, 이들 신호(SIG1∼SIG6)를 전송 선로(201∼206)를 통하여 수신 장치(도시 생략)에 송신하도록 구성된다. 이 예에서는, 전송 선로(201∼206)의 특성 임피던스는 50[Ω]이다. 송신 장치(1)는 모드 제어 신호(MSEL)에 응한 동작 모드(M)로 동작한다. 송신 장치(1)는 2개의 동작 모드(M1, M2)를 가지고 있다.
동작 모드(M1)는 수신 장치에 대해 차동 신호에 의해 데이터를 송신하는 모드(차동 모드)이다. 이 동작 모드(M1)에서는, 송신 장치(1)는 신호(SIG1, SIG2)를 차동 신호로서 송신하고, 신호(SIG3, SIG4)를 차동 신호로서 송신하고, 신호(SIG5, SIG6)를 차동 신호로서 송신하도록 되어 있다.
동작 모드(M2)는 수신 장치에 대해 3상 신호에 의해 데이터를 송신하는 모드(3상 모드)이다. 이 동작 모드(M2)에서는, 송신 장치(1)는 신호(SIG1∼SIG3)를 3상 신호로서 송신하고, 신호(SIG4∼SIG6)를 3상 신호로서 송신한다. 3상 신호를 구성하는 신호의 각각은 3개의 전압 레벨(고레벨 전압(VH), 중레벨 전압(VM) 및 저레벨 전압(VL))을 취할 수 있는 신호이고, 이들 3개의 신호의 전압 레벨은 서로 다르도록 설정된다.
도 2는 3상 신호를 구성하는 3개의 신호(SIG1, SIG2, SIG3)의 전압을 나타내는 것이다. 송신 장치(1)는 3개의 신호(SIG1, SIG2, SIG3)를 이용하여, 6개의 심볼 "+x", "-x", "+y", "-y", "+z", "-z"를 송신한다. 예를 들면, 심볼 "+x"를 송신하는 경우에는, 송신 장치(1)는 신호(SIG1)를 고레벨 전압(VH)으로 하고, 신호(SIG2)를 저레벨 전압(VL)으로 하고, 신호(SIG3)를 중레벨 전압(VM)으로 한다. 심볼 "-x"를 송신하는 경우에는, 송신 장치(1)는 신호(SIG1)를 저레벨 전압(VL)으로 하고, 신호(SIG2)를 고레벨 전압(VH)으로 하고, 신호(SIG3)를 중레벨 전압(VM)으로 한다. 심볼 "+y"를 송신하는 경우에는, 송신 장치(1)는 신호(SIG1)를 중레벨 전압(VM)으로 하고, 신호(SIG2)를 고레벨 전압(VH)으로 하고, 신호(SIG3)를 저레벨 전압(VL)으로 한다. 심볼 "-y"를 송신하는 경우에는, 송신 장치(1)는 신호(SIG1)를 중레벨 전압(VM)으로 하고, 신호(SIG2)를 저레벨 전압(VL)으로 하고, 신호(SIG3)를 고레벨 전압(VH)으로 한다. 심볼 "+z"를 송신하는 경우에는, 송신 장치(1)는 신호(SIG1)를 저레벨 전압(VL)으로 하고, 신호(SIG2)를 중레벨 전압(VM)으로 하고, 신호(SIG3)를 고레벨 전압(VH)으로 한다. 심볼 "-z"를 송신하는 경우에는, 송신 장치(1)는 신호(SIG1)를 고레벨 전압(VH)으로 하고, 신호(SIG2)를 중레벨 전압(VM)으로 하고, 신호(SIG3)를 저레벨 전압(VL)으로 한다. 또한, 이 예에서는, 신호(SIG1, SIG2, SIG3)를 예로 들어 설명했는데, 신호(SIG4, SIG5, SIG6)에 관해서도 마찬가지이다. 송신 장치(1)는 이와 같은 신호(SIG1∼SIG3)를 생성하고, 생성한 신호(SIG1∼SIG3)를 송신한다. 마찬가지로, 송신 장치(1)는 신호(SIG4∼SIG6)를 생성하고, 생성한 신호(SIG4∼SIG6)를 송신하도록 되어 있다.
송신 장치(1)는, 도 1에 도시한 바와 같이, 처리부(10)와, 송신부(20)를 구비하고 있다.
처리부(10)는, 소정의 처리를 행함에 의해, 6조(組)의 패럴렐 신호(DATA1∼DATA6)를 생성하도록 구성된다. 패럴렐 신호(DATA1∼DATA6)의 각각은 이 예에서는 최대로 8비트의 비트폭을 갖는 신호이다. 즉, 송신 장치(1)는 복수의 어플리케이션에 대응 가능하고, 처리부(10)는, 어플리케이션에 응하여, 각각이 예를 들어 4비트의 비트폭의 패럴렐 신호(DATA1∼DATA6), 5비트의 비트폭의 패럴렐 신호(DATA1∼DATA6), 6비트의 비트폭의 패럴렐 신호(DATA1∼DATA6), 7비트의 비트폭의 패럴렐 신호(DATA1∼DATA6) 및 8비트의 비트폭의 패럴렐 신호(DATA1∼DATA6) 중의 어느 하나를 생성하도록 되어 있다. 또한, 이 예에서는, 패럴렐 신호(DATA1∼DATA6)의 각각은 최대로 8비트의 비트폭을 갖도록 했지만, 이것으로 한정되는 것이 아니고, 또한 9비트 이상의 비트폭을 가져도 좋다.
처리부(10)는 처리 회로(11)와, 교체 회로(12, 13)를 가지고 있다.
처리 회로(11)는, 소정의 처리를 행함에 의해, 6조의 패럴렐 신호(DT1∼DT6)를 생성하도록 구성된다. 패럴렐 신호(DT1∼DT6)의 각각은, 6조의 패럴렐 신호(DATA1∼DATA6)의 각각과 마찬가지로, 이 예에서는 최대로 8비트의 비트폭을 갖는 신호이다. 처리부(10)는 처리 회로(11)가 생성한 패럴렐 신호(DT1∼DT6) 중 패럴렐 신호(DT1)를 패럴렐 신호(DATA1)로서 출력함과 함께, 패럴렐 신호(DT4)를 패럴렐 신호(DATA4)로서 출력하도록 되어 있다.
교체 회로(12)는, 모드 제어 신호(MSEL)에 의거하여, 패럴렐 신호(DT2) 및 패럴렐 신호(DT3)를 서로 교체하도록 구성된다. 구체적으로는, 교체 회로(12)는, 동작 모드(M)가 동작 모드(M1(차동 모드))인 경우에는, 패럴렐 신호(DT2) 및 패럴렐 신호(DT3)를 서로 교체하지 않고, 패럴렐 신호(DT2) 및 패럴렐 신호(DT3)를 그대로 출력한다. 이에 의해, 처리부(10)는 패럴렐 신호(DT2)를 패럴렐 신호(DATA2)로서 출력함과 함께, 패럴렐 신호(DT3)를 패럴렐 신호(DATA3)로서 출력한다. 또한, 교체 회로(12)는, 동작 모드(M)가 동작 모드(M2(3상 모드))인 경우에는, 패럴렐 신호(DT2) 및 패럴렐 신호(DT3)를 서로 교체한다. 이에 의해, 처리부(10)는 패럴렐 신호(DT3)를 패럴렐 신호(DATA2)로서 출력함과 함께, 패럴렐 신호(DT2)를 패럴렐 신호(DATA3)로서 출력하도록 되어 있다.
교체 회로(13)는, 교체 회로(12)와 마찬가지로, 모드 제어 신호(MSEL)에 의거하여, 패럴렐 신호(DT5) 및 패럴렐 신호(DT6)를 서로 교체하도록 구성된다. 구체적으로는, 교체 회로(13)는, 동작 모드(M)가 동작 모드(M1(차동 모드))인 경우에는, 패럴렐 신호(DT5) 및 패럴렐 신호(DT6)를 서로 교체하지 않고, 패럴렐 신호(DT5) 및 패럴렐 신호(DT6)를 그대로 출력한다. 이에 의해, 처리부(10)는 패럴렐 신호(DT5)를 패럴렐 신호(DATA5)로서 출력함과 함께, 패럴렐 신호(DT6)를 패럴렐 신호(DATA6)로서 출력한다. 또한, 교체 회로(13)는, 동작 모드(M)가 동작 모드(M2(3상 모드))인 경우에는, 패럴렐 신호(DT5) 및 패럴렐 신호(DT6)를 서로 교체한다. 이에 의해, 처리부(10)는 패럴렐 신호(DT6)를 패럴렐 신호(DATA5)로서 출력함과 함께, 패럴렐 신호(DT5)를 패럴렐 신호(DATA6)로서 출력하도록 되어 있다.
송신부(20)는 패럴렐 신호(DATA1∼DATA6) 및 모드 제어 신호(MSEL)에 의거하여 신호(SIG1∼SIG6)를 생성하고, 이들 신호(SIG1∼SIG6)를 출력 단자(Tout1∼Tout6)로부터 각각 출력하도록 구성된다.
도 3은 송신부(20)의 한 구성례를 도시하는 것이다. 송신부(20)는 시리얼라이저(SER1∼SER6)와, 분배 회로(21∼26)와, 플립플롭(F/F)(31, 32)과, 래치(LA)(33)와, 셀렉터(34, 35)와, 플립플롭(F/F)(41, 42)과, 래치(LA)(43)와, 셀렉터(44, 45)와, 플립플롭(F/F)(51, 52)과, 래치(LA)(53)와, 셀렉터(54, 55)와, 생성 회로(61∼66)와, 플립플롭(F/F)부(71∼76)와, 출력부(DRV1∼DRV6)와, 제어부(29)를 가지고 있다. 또한, 이들 블록을 연결하는 신호는, 예를 들면, 차동 신호라도 좋고, 단상 신호라도 좋다.
시리얼라이저(SER1)는, 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA1)를 시리얼라이즈하여 시리얼 신호(S1)를 생성하도록 구성된다. 시리얼라이저(SER1)에는, 어플리케이션에 응하여, 최대로 8비트의 비트폭의 패럴렐 신호(DATA1)가 공급된다. 시리얼라이저(SER1)는, 패럴렐 신호(DATA1)가 4비트의 비트폭의 신호인 경우에는, 이 4비트의 비트폭의 패럴렐 신호(DATA1)를 시리얼라이즈하고, 패럴렐 신호(DATA1)가 5비트의 비트폭의 신호인 경우에는, 이 5비트의 비트폭의 패럴렐 신호(DATA1)를 시리얼라이즈하고, 패럴렐 신호(DATA1)가 6비트의 비트폭의 신호인 경우에는, 이 6비트의 비트폭의 패럴렐 신호(DATA1)를 시리얼라이즈하고, 패럴렐 신호(DATA1)가 7비트의 비트폭의 신호인 경우에는, 이 7비트의 비트폭의 패럴렐 신호(DATA1)를 시리얼라이즈하고, 패럴렐 신호(DATA1)가 8비트의 비트폭의 신호인 경우에는, 이 8비트의 비트폭의 패럴렐 신호(DATA1)를 시리얼라이즈하도록 되어 있다. 마찬가지로, 시리얼라이저(SER2)는, 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA2)를 시리얼라이즈하여 시리얼 신호(S2)를 생성하도록 구성된다. 시리얼라이저(SER3)는, 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA3)를 시리얼라이즈하여 시리얼 신호(S3)를 생성하도록 구성된다. 시리얼라이저(SER4)는, 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA4)를 시리얼라이즈하여 시리얼 신호(S4)를 생성하도록 구성된다. 시리얼라이저(SER5)는, 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA5)를 시리얼라이즈하여 시리얼 신호(S5)를 생성하도록 구성된다. 시리얼라이저(SER6)는, 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA6)를 시리얼라이즈하여 시리얼 신호(S6)를 생성하도록 구성된다. 또한, 이 예에서는, 패럴렐 신호(DATA1∼DATA6)의 각각은 최대로 8비트의 비트폭을 갖도록 했지만, 이것으로 한정되는 것이 아니고, 또한 9비트 이상의 비트폭을 가져도 좋다.
분배 회로(21)는, 제어 신호(MSW)에 의거하여, 시리얼라이저(SER1)로부터 출력된 시리얼 신호(S1)를 생성 회로(61, 62) 또는 플립플롭(31)에 선택적으로 공급하도록 구성된다. 제어 신호(MSW)는 동작 모드(M1(차동 모드))에서는 저레벨("0")로 설정되고, 동작 모드(M2(3상 모드))에서는 고레벨("1")로 설정된다. 분배 회로(21)는, 제어 신호(MSW)가 고레벨("1")인 경우에, 시리얼 신호(S1)를 생성 회로(61) 및 생성 회로(62)에 공급하고, 제어 신호(MSW)가 저레벨("0")인 경우에, 시리얼 신호(S1)를 플립플롭(31)에 공급하도록 되어 있다. 마찬가지로, 분배 회로(22)는, 제어 신호(MSW)에 의거하여, 시리얼라이저(SER2)로부터 출력된 시리얼 신호(S2)를 생성 회로(61, 63) 또는 플립플롭(32)에 선택적으로 공급하도록 구성된다. 분배 회로(23)는, 제어 신호(MSW)에 의거하여, 시리얼라이저(SER3)로부터 출력된 시리얼 신호(S3)를 생성 회로(62, 63) 또는 플립플롭(41)에 선택적으로 공급하도록 구성된다. 분배 회로(24)는, 제어 신호(MSW)에 의거하여, 시리얼라이저(SER4)로부터 출력된 시리얼 신호(S4)를 생성 회로(64, 65) 또는 플립플롭(42)에 선택적으로 공급하도록 구성된다. 분배 회로(25)는, 제어 신호(MSW)에 의거하여, 시리얼라이저(SER5)로부터 출력된 시리얼 신호(S5)를 생성 회로(64, 66) 또는 플립플롭(51)에 선택적으로 공급하도록 구성된다. 분배 회로(26)는, 제어 신호(MSW)에 의거하여, 시리얼라이저(SER6)로부터 출력된 시리얼 신호(S6)를 생성 회로(65, 66) 또는 플립플롭(52)에 선택적으로 공급하도록 구성된다.
도 4는 분배 회로(21)의 한 구성례를 도시하는 것이다. 또한, 분배 회로(22∼26)에 관해서도 마찬가지이다. 분배 회로(21)는 인버터(81)와, 논리곱(AND) 회로(82∼84)를 가지고 있다. 인버터(81)는 제어 신호(MSW)를 반전한 신호를 출력하도록 구성된다. 논리곱 회로(82)는 시리얼 신호(S1) 및 제어 신호(MSW)의 논리곱을 나타내는 신호를 출력하도록 구성된다. 논리곱 회로(83)는 시리얼 신호(S1) 및 제어 신호(MSW)의 논리곱을 나타내는 신호를 출력하도록 구성된다. 논리곱 회로(84)는 시리얼 신호(S1) 및 인버터(81)의 출력 신호의 논리곱을 나타내는 신호를 출력하도록 구성된다.
이 구성에 의해, 제어 신호(MSW)가 고레벨("1")인 경우에는, 분배 회로(21)의 논리곱 회로(82)가 시리얼 신호(S1)를 생성 회로(61)에 공급하고, 논리곱 회로(83)가 시리얼 신호(S1)를 생성 회로(62)에 공급하고, 논리곱 회로(84)가 저레벨의 신호를 플립플롭(31)에 공급한다. 또한, 분배 회로(21)는, 제어 신호(MSW)가 저레벨("0")인 경우에는, 분배 회로(21)의 논리곱 회로(84)가 시리얼 신호(S1)를 플립플롭(31)에 공급하고, 논리곱 회로(82)가 저레벨의 신호를 생성 회로(61)에 공급하고, 논리곱 회로(83)가 저레벨의 신호를 생성 회로(62)에 공급하도록 되어 있다.
플립플롭(31)(도 3)은, 동작 모드(M1)에서, 클록 신호(CLK)에 의거하여, 분배 회로(21)의 출력 신호(시리얼 신호(S1))를 샘플링하고, 샘플링된 신호를 신호(P31)로서 출력함과 함께, 그 신호(P31)의 반전 신호를 신호(N31)로서 출력하도록 구성된다.
플립플롭(32)은, 동작 모드(M1)에서, 클록 신호(CLK)에 의거하여, 분배 회로(22)의 출력 신호(시리얼 신호(S2))를 샘플링하고, 샘플링된 신호를 출력하도록 구성된다. 래치(33)는, 동작 모드(M1)에서, 클록 신호(CLK)에 의거하여, 플립플롭(32)의 출력 신호를 래치하고, 래치된 신호를 신호(P33)로서 출력함과 함께, 그 신호(P33)의 반전 신호를 신호(N33)로서 출력하도록 구성된다.
셀렉터(34)는, 동작 모드(M1)에서, 제어 신호(SEL)에 의거하여, 신호(P31, P33) 중의 일방을 선택하고, 선택된 신호를 신호(S34)로서 출력하도록 구성된다. 구체적으로는, 셀렉터(34)는 신호(P31, P33) 중의 선택된 신호를 신호(P34)로서 출력함과 함께, 그 신호(P34)의 반전 신호를 신호(N34)로서 출력하도록 되어 있다. 셀렉터(35)는, 동작 모드(M1)에서, 제어 신호(SEL)에 의거하여, 신호(N31, N33) 중의 일방을 선택하고, 선택된 신호를 신호(S35)로서 출력하도록 구성된다. 구체적으로는, 셀렉터(35)는 신호(N31, N33) 중의 선택된 신호를 신호(P35)로서 출력함과 함께, 그 신호(P35)의 반전 신호를 신호(N35)로서 출력하도록 되어 있다.
플립플롭(41)은, 동작 모드(M1)에서, 클록 신호(CLK)에 의거하여, 분배 회로(23)의 출력 신호(시리얼 신호(S3))를 샘플링하고, 샘플링된 신호를 신호(P41)로서 출력함과 함께, 그 신호(P41)의 반전 신호를 신호(N41)로서 출력하도록 구성된다.
플립플롭(42)은, 동작 모드(M1)에서, 클록 신호(CLK)에 의거하여, 분배 회로(24)의 출력 신호(시리얼 신호(S4))를 샘플링하고, 샘플링된 신호를 출력하도록 구성된다. 래치(43)는, 동작 모드(M1)에서, 클록 신호(CLK)에 의거하여, 플립플롭(42)의 출력 신호를 래치하고, 래치된 신호를 신호(P43)로서 출력함과 함께, 그 신호(P43)의 반전 신호를 신호(N43)로서 출력하도록 구성된다.
셀렉터(44)는, 동작 모드(M1)에서, 제어 신호(SEL)에 의거하여, 신호(P41, P43) 중의 일방을 선택하고, 선택된 신호를 신호(S44)로서 출력하도록 구성된다. 구체적으로는, 셀렉터(44)는 신호(N41, P43) 중의 선택된 신호를 신호(P44)로서 출력함과 함께, 그 신호(P44)의 반전 신호를 신호(N44)로서 출력하도록 되어 있다. 셀렉터(45)는, 동작 모드(M1)에서, 제어 신호(SEL)에 의거하여, 신호(N41, N43) 중의 일방을 선택하고, 선택된 신호를 신호(S45)로서 출력하도록 구성된다. 구체적으로는, 셀렉터(45)는 신호(N41, N43) 중의 선택된 신호를 신호(P45)로서 출력함과 함께, 그 신호(P45)의 반전 신호를 신호(N45)로서 출력하도록 되어 있다.
플립플롭(51)은, 동작 모드(M1)에서, 클록 신호(CLK)에 의거하여, 분배 회로(25)의 출력 신호(시리얼 신호(S5))를 샘플링하고, 샘플링된 신호를 신호(P51)로서 출력함과 함께, 그 신호(P51)의 반전 신호를 신호(N51)로서 출력하도록 구성된다.
플립플롭(52)은, 동작 모드(M1)에서, 클록 신호(CLK)에 의거하여, 분배 회로(26)의 출력 신호(시리얼 신호(S6))를 샘플링하고, 샘플링된 신호를 출력하도록 구성된다. 래치(53)는, 동작 모드(M1)에서, 클록 신호(CLK)에 의거하여, 플립플롭(52)의 출력 신호를 래치하고, 래치된 신호를 신호(P53)로서 출력함과 함께, 그 신호(P53)의 반전 신호를 신호(N53)로서 출력하도록 구성된다.
셀렉터(54)는, 동작 모드(M1)에서, 제어 신호(SEL)에 의거하여, 신호(P51, P53) 중의 일방을 선택하고, 선택된 신호를 신호(S54)로서 출력하도록 구성된다. 구체적으로는, 셀렉터(54)는 신호(P51, P53) 중의 선택된 신호를 신호(P54)로서 출력함과 함께, 그 신호(P54)의 반전 신호를 신호(N54)로서 출력하도록 되어 있다. 셀렉터(55)는, 동작 모드(M1)에서, 제어 신호(SEL)에 의거하여, 신호(N51, N53) 중의 일방을 선택하고, 선택된 신호를 신호(S55)로서 출력하도록 구성된다. 구체적으로는, 셀렉터(55)는 신호(N51, N53) 중의 선택된 신호를 신호(P55)로서 출력함과 함께, 그 신호(P55)의 반전 신호를 신호(N55)로서 출력하도록 되어 있다.
생성 회로(61)는, 동작 모드(M2)에서, 분배 회로(21)의 출력 신호(시리얼 신호(S1)) 및 분배 회로(22)의 출력 신호(시리얼 신호(S2))에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(61)의 입력 단자(A1)는 분배 회로(21)에 접속되고, 입력 단자(A2)는 분배 회로(22)에 접속된다. 플립플롭부(71)는, 클록 신호(CLK)에 의거하여, 생성 회로(61)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S71)를 출력하도록 구성된다.
생성 회로(62)는, 동작 모드(M2)에서, 분배 회로(23)의 출력 신호(시리얼 신호(S3)) 및 분배 회로(21)의 출력 신호(시리얼 신호(S1))에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(62)의 입력 단자(A1)는 분배 회로(23)에 접속되고, 입력 단자(A2)는 분배 회로(21)에 접속된다. 플립플롭부(72)는, 클록 신호(CLK)에 의거하여, 생성 회로(62)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S72)를 출력하도록 구성된다.
생성 회로(63)는, 동작 모드(M2)에서, 분배 회로(22)의 출력 신호(시리얼 신호(S2)) 및 분배 회로(23)의 출력 신호(시리얼 신호(S3))에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(63)의 입력 단자(A1)는 분배 회로(22)에 접속되고, 입력 단자(A2)는 분배 회로(23)에 접속된다. 플립플롭부(73)는, 클록 신호(CLK)에 의거하여, 생성 회로(63)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S73)를 출력하도록 구성된다.
생성 회로(64)는, 동작 모드(M2)에서, 분배 회로(24)의 출력 신호(시리얼 신호(S4)) 및 분배 회로(25)의 출력 신호(시리얼 신호(S5))에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(64)의 입력 단자(A1)는 분배 회로(24)에 접속되고, 입력 단자(A2)는 분배 회로(25)에 접속된다. 플립플롭부(74)는, 클록 신호(CLK)에 의거하여, 생성 회로(64)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S74)를 출력하도록 구성된다.
생성 회로(65)는, 동작 모드(M2)에서, 분배 회로(26)의 출력 신호(시리얼 신호(S6)) 및 분배 회로(24)의 출력 신호(시리얼 신호(S4))에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(65)의 입력 단자(A1)는 분배 회로(26)에 접속되고, 입력 단자(A2)는 분배 회로(24)에 접속된다. 플립플롭부(75)는, 클록 신호(CLK)에 의거하여, 생성 회로(65)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S75)를 출력하도록 구성된다.
생성 회로(66)는, 동작 모드(M2)에서, 분배 회로(25)의 출력 신호(시리얼 신호(S5)) 및 분배 회로(26)의 출력 신호(시리얼 신호(S6))에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(66)의 입력 단자(A1)는 분배 회로(25)에 접속되고, 입력 단자(A2)는 분배 회로(26)에 접속된다. 플립플롭부(76)는, 클록 신호(CLK)에 의거하여, 생성 회로(66)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S76)를 출력하도록 구성된다.
도 5는 생성 회로(61) 및 플립플롭부(71)의 한 구성례를 도시하는 것이다. 또한 생성 회로(62∼66) 및 플립플롭부(72∼76)에 관해서도 마찬가지이다.
생성 회로(61)는 부정 논리곱(NAND) 회로(85)와, 부정 논리곱 회로(86)와, 인버터(87)와, 부정 논리곱 회로(88)와, 인버터(89)를 가지고 있다. 부정 논리곱 회로(85)의 제1 입력 단자는 생성 회로(61)의 입력 단자(A1)에 접속되고, 제2 입력 단자는 생성 회로(61)의 입력 단자(A2)에 접속되고, 출력 단자는 부정 논리곱 회로(86)의 제2 입력 단자 및 부정 논리곱 회로(88)의 제1 입력 단자에 접속된다. 부정 논리곱 회로(86)의 제1 입력 단자는 생성 회로(61)의 입력 단자(A1)에 접속되고, 제2 입력 단자는 부정 논리곱 회로(85)의 출력 단자에 접속되고, 출력 단자는 인버터(87)의 입력 단자 및 플립플롭부(71)에 접속된다. 인버터(87)의 입력 단자는 부정 논리곱 회로(86)의 출력 단자에 접속되고, 출력 단자는 플립플롭부(71)에 접속된다. 부정 논리곱 회로(88)의 제1 입력 단자는 부정 논리곱 회로(85)의 출력 단자에 접속되고, 제2 입력 단자는 생성 회로(61)의 입력 단자(A2)에 접속되고, 출력 단자는 플립플롭부(71) 및 인버터(89)의 입력 단자에 접속된다. 인버터(89)의 입력 단자는 부정 논리곱 회로(88)의 출력 단자에 접속되고, 출력 단자는 플립플롭부(71)에 접속된다.
플립플롭부(71)는 4개의 플립플롭(91∼94)을 가지고 있다. 플립플롭(91)은, 클록 신호(CLK)에 의거하여, 인버터(87)의 출력 신호를 샘플링하고, 샘플링된 신호를 출력하도록 구성된다. 플립플롭(92)은, 클록 신호(CLK)에 의거하여, 부정 논리곱 회로(86)의 출력 신호를 샘플링하고, 샘플링된 신호를 출력하도록 구성된다. 플립플롭(93)은, 클록 신호(CLK)에 의거하여, 부정 논리곱 회로(88)의 출력 신호를 샘플링하고, 샘플링된 신호를 출력하도록 구성된다. 플립플롭(94)은, 클록 신호(CLK)에 의거하여, 인버터(89)의 출력 신호를 샘플링하고, 샘플링된 신호를 출력하도록 구성된다. 플립플롭부(71)는 플립플롭(91)의 출력 신호를 출력 단자(T1)로부터 출력하고, 플립플롭(92)의 출력 신호를 출력 단자(T2)로부터 출력하고, 플립플롭(93)의 출력 신호를 출력 단자(T3)로부터 출력하고, 플립플롭(94)의 출력 신호를 출력 단자(T4)로부터 출력하도록 되어 있다.
도 6은 생성 회로(61) 및 플립플롭부(71)의 한 동작례를 도시하는 것이다. 신호(SA1, SA2)는 생성 회로(61)의 입력 단자(A1, A2)에서의 입력 신호이다. 신호(ST1, ST2, ST3, ST4)는 플립플롭부(71)의 출력 단자(T1, T2, T3, T4)에서의 출력 신호이다. 신호(SA1, SA2)가 "0, 0" 또는 "1, 1"인 경우에, 신호(ST1, ST2, ST3, ST4)가 "0, 1, 1, 0"이 된다. 또한, 신호(SA1, SA2)가 "0, 1"인 경우에, 신호(ST1, ST2, ST3, ST4)가 "0, 1, 0, 1"이 된다. 또한, 신호(SA1, SA2)가 "1, 0"인 경우에, 신호(ST1, ST2, ST3, ST4)가 "1, 0, 1, 0"이 된다.
출력부(DRV1)(도 3)는, 플립플롭부(71)로부터 출력된 신호(S71) 및 셀렉터(34)로부터 출력된 신호(S34)에 의거하여, 출력 단자(Tout1)의 전압을 설정하도록 구성된다. 출력부(DRV2)는, 플립플롭부(72)로부터 출력된 신호(S72) 및 셀렉터(35)로부터 출력된 신호(S35)에 의거하여, 출력 단자(Tout2)의 전압을 설정하도록 구성된다. 출력부(DRV3)는, 플립플롭부(73)로부터 출력된 신호(S73) 및 셀렉터(44)로부터 출력된 신호(S44)에 의거하여, 출력 단자(Tout3)의 전압을 설정하도록 구성된다. 출력부(DRV4)는, 플립플롭부(74)로부터 출력된 신호(S74) 및 셀렉터(45)로부터 출력된 신호(S45)에 의거하여, 출력 단자(Tout4)의 전압을 설정하도록 구성된다. 출력부(DRV5)는, 플립플롭부(75)로부터 출력된 신호(S75) 및 셀렉터(54)로부터 출력된 신호(S54)에 의거하여, 출력 단자(Tout5)의 전압을 설정하도록 구성된다. 출력부(DRV6)는, 플립플롭부(76)로부터 출력된 신호(S76) 및 셀렉터(55)로부터 출력된 신호(S55)에 의거하여, 출력 단자(Tout6)의 전압을 설정하도록 구성된다.
도 5에 도시한 바와 같이, 출력부(DRV1)는 셀렉터(101∼104)와, 트랜지스터(111, 114, 115, 118)와, 저항 소자(112, 113, 116, 117)를 가지고 있다. 트랜지스터(111, 114, 115, 118)는 N형의 MOS(Metal Oxide Semiconductor) 트랜지스터이다.
셀렉터(101)는, 제어 신호(MSW)에 의거하여, 플립플롭(91)의 출력 신호 및 신호(P34) 중의 일방을 선택하고, 선택된 신호를 출력하도록 구성된다. 구체적으로는, 셀렉터(101)는, 제어 신호(MSW)가 고레벨("1")인 경우에, 플립플롭(91)의 출력 신호를 선택하고, 제어 신호(MSW)가 저레벨("0")인 경우에, 신호(P34)를 선택하도록 되어 있다. 마찬가지로, 셀렉터(102)는, 제어 신호(MSW)에 의거하여, 플립플롭(92)의 출력 신호 및 신호(N34) 중의 일방을 선택하고, 선택된 신호를 출력하도록 구성된다. 셀렉터(103)는, 제어 신호(MSW)에 의거하여, 플립플롭(93)의 출력 신호 및 신호(P34) 중의 일방을 선택하고, 선택된 신호를 출력하도록 구성된다. 셀렉터(104)는, 제어 신호(MSW)에 의거하여, 플립플롭(94)의 출력 신호 및 신호(N34) 중의 일방을 선택하고, 선택된 신호를 출력하도록 구성된다.
트랜지스터(111)의 게이트에는 셀렉터(101)의 출력 신호가 공급되고, 드레인에는 전압(V1)이 공급되고, 소스는 저항 소자(112)의 일단에 접속된다. 저항 소자(112)의 일단은 트랜지스터(111)의 소스에 접속되고, 타단은 저항 소자(113)의 일단 및 출력 단자(Tout1)에 접속된다. 저항 소자(113)의 일단은 저항 소자(112)의 타단 및 출력 단자(Tout1)에 접속되고, 타단은 트랜지스터(114)의 드레인에 접속된다. 트랜지스터(114)의 게이트에는 셀렉터(102)의 출력 신호가 공급되고, 드레인은 저항 소자(113)의 타단에 접속되고, 소스는 접지된다. 트랜지스터(111)의 온 저항의 저항치 및 저항 소자(112)의 저항치의 합계치는 약 100Ω으로 설정된다. 마찬가지로, 트랜지스터(114)의 온 저항의 저항치 및 저항 소자(113)의 저항치의 합계치는 약 100Ω으로 설정된다.
트랜지스터(115)의 게이트에는 셀렉터(103)의 출력 신호가 공급되고, 드레인에는 전압(V1)이 공급되고, 소스는 저항 소자(116)의 일단에 접속된다. 저항 소자(116)의 일단은 트랜지스터(115)의 소스에 접속되고, 타단은 저항 소자(117)의 일단 및 출력 단자(Tout1)에 접속된다. 저항 소자(117)의 일단은 저항 소자(116)의 타단 및 출력 단자(Tout1)에 접속되고, 타단은 트랜지스터(118)의 드레인에 접속된다. 트랜지스터(118)의 게이트에는 셀렉터(104)의 출력 신호가 공급되고, 드레인은 저항 소자(117)의 타단에 접속되고, 소스는 접지된다. 트랜지스터(115)의 온 저항의 저항치 및 저항 소자(116)의 저항치의 합계치는 약 100Ω으로 설정된다. 마찬가지로, 트랜지스터(118)의 온 저항의 저항치 및 저항 소자(117)의 저항치의 합계치는 약 100Ω으로 설정된다.
이상, 출력부(DRV1)를 예로 들어 설명했는데, 출력부(DRV2∼DRV6)에 관해서도 마찬가지이다.
동작 모드(M1(차동 모드))에서는, 제어 신호(MSW)는 저레벨("0")로 설정된다. 이에 의해, 도 3에서, 분배 회로(21)는 시리얼 신호(S1)를 플립플롭(31)에 공급하고, 분배 회로(22)는, 시리얼 신호(S2)를 플립플롭(32)에 공급하고, 분배 회로(23)는 시리얼 신호(S3)를 플립플롭(41)에 공급하고, 분배 회로(24)는 시리얼 신호(S4)를 플립플롭(42)에 공급하고, 분배 회로(25)는 시리얼 신호(S5)를 플립플롭(51)에 공급하고, 분배 회로(26)는 시리얼 신호(S6)를 플립플롭(52)에 공급한다. 그 결과, 셀렉터(34)가 신호(S34(신호(P34, N34)))를 출력하고, 셀렉터(35)가 신호(S35(신호(P35, N35)))를 출력하고, 셀렉터(44)가 신호(S44(신호(P44, N44)))를 출력하고, 셀렉터(45)가 신호(S45(신호(P45, N45)))를 출력하고, 셀렉터(54)가 신호(S54(신호(P54, N54)))를 출력하고, 셀렉터(55)가 신호(S55(신호(P55, N55)))를 출력한다. 제어 신호(MSW)는 저레벨("0")이기 때문에, 예를 들어 출력부(DRV1)(도 5)에서는, 셀렉터(101, 103)는 셀렉터(34)로부터 출력된 신호(P34)를 선택하고, 셀렉터(102, 104)는 셀렉터(34)로부터 출력된 신호(N34)를 선택한다. 신호(P34)가 고레벨이고, 신호(N34)가 저레벨인 경우에는, 트랜지스터(111, 115)가 온 상태가 되고, 트랜지스터(114, 118)가 오프 상태가 된다. 이에 의해, 출력 단자(Tout1)의 전압은 고레벨 전압(VH)으로 설정되고, 출력부(DRV1)의 출력 임피던스는 약 50Ω이 된다. 또한, 신호(P34)가 저레벨이고, 신호(N34)가 고레벨인 경우에는, 트랜지스터(114, 118)가 온 상태가 되고, 트랜지스터(111, 115)가 오프 상태가 된다. 이에 의해, 출력 단자(Tout1)의 전압은 저레벨 전압(VL)으로 설정되고, 출력부(DRV1)의 출력 임피던스는 약 50Ω이 된다. 출력부(DRV2∼DRV6)에 관해서도 마찬가지이다.
또한, 동작 모드(M2(3상 모드))에서는, 제어 신호(MSW)는 고레벨("1")로 설정된다. 이에 의해, 도 3에서, 분배 회로(21)는 시리얼 신호(S1)를 생성 회로(61, 62)에 공급하고, 분배 회로(22)는 시리얼 신호(S2)를 생성 회로(61, 63)에 공급하고, 분배 회로(23)는 시리얼 신호(S3)를 생성 회로(62, 63)에 공급하고, 분배 회로(24)는 시리얼 신호(S4)를 생성 회로(64, 65)에 공급하고, 분배 회로(25)는 시리얼 신호(S5)를 생성 회로(64, 66)에 공급하고, 분배 회로(26)는 시리얼 신호(S6)를 생성 회로(65, 66)에 공급한다. 그 결과, 플립플롭부(71∼76)가 신호(S71∼S76)를 각각 출력한다. 제어 신호(MSW)는 저레벨("0")이기 때문에, 예를 들어 출력부(DRV1)(도 5)에서는, 셀렉터(101∼104)는 플립플롭부(71)로부터 출력된 신호(S71)를 선택한다. 도 6에 도시한 바와 같이, 신호(S71)에 포함되는 4개의 신호(ST1∼ST4)가 "1, 0, 1, 0"인 경우에는, 트랜지스터(111, 115)가 온 상태가 되고, 트랜지스터(114, 118)가 오프 상태가 된다. 이에 의해, 출력 단자(Tout1)의 전압은 고레벨 전압(VH)으로 설정되고, 출력부(DRV1)의 출력 임피던스는 약 50Ω이 된다. 신호(ST1∼ST4)가 "0, 1, 0, 1"인 경우에는, 트랜지스터(114, 118)가 온 상태가 되고, 트랜지스터(111, 115)가 오프 상태가 된다. 이에 의해, 출력 단자(Tout1)의 전압은 저레벨 전압(VL)으로 설정되고, 출력부(DRV1)의 출력 임피던스는 약 50Ω이 된다. 또한, 신호(ST1∼ST4)가 "0, 1, 1, 0"인 경우에는, 트랜지스터(114, 115)가 온 상태가 되고, 트랜지스터(111, 118)가 오프 상태가 된다. 이에 의해, 출력 단자(Tout1)의 전압은 중레벨 전압(VM)으로 설정되고, 출력부(DRV1)의 출력 임피던스는 약 50Ω이 된다. 출력부(DRV2∼DRV6)에 관해서도 마찬가지이다.
도 7은, 동작 모드(M2(3상 모드))에서의, 시리얼 신호(S1∼S3)에 의거하는 동작의 한 예를 도시하는 것이다. 시리얼 신호(S4∼S6)에 관해서도 마찬가지이다. 시리얼 신호(S1, S2, S3)가 "1, 0, 0"인 경우를 예로, 상세히 설명한다.
도 3에 도시한 바와 같이, 생성 회로(61)의 입력 단자(A1)에 시리얼 신호(S1)가 입력되고, 입력 단자(A2)에 시리얼 신호(S2)가 입력되기 때문에, 생성 회로(61)에서의 신호(SA1, SA2)는 "1, 0"이 된다. 이 경우에는, 도 6에 도시한 바와 같이, 신호(ST1, ST2, ST3, ST4)가 "1, 0, 1, 0"이 되기 때문에, 도 7에 도시한 바와 같이, 신호(SIG1)의 전압은 고레벨 전압(VH)이 된다.
또한, 도 3에 도시한 바와 같이, 생성 회로(62)의 입력 단자(A1)에 시리얼 신호(S3)가 입력되고, 입력 단자(A2)에 시리얼 신호(S1)가 입력되기 때문에, 생성 회로(62)에서의 신호(SA1, SA2)는 "0, 1"이 된다. 이 경우에는, 도 6에 도시한 바와 같이, 신호(ST1, ST2, ST3, ST4)가 "0, 1, 0, 1"이 되기 때문에, 도 7에 도시한 바와 같이, 신호(SIG2)의 전압은 저레벨 전압(VL)이 된다.
또한, 도 3에 도시한 바와 같이, 생성 회로(63)의 입력 단자(A1)에 시리얼 신호(S2)가 입력되고, 입력 단자(A2)에 시리얼 신호(S3)가 입력되기 때문에, 생성 회로(63)에서의 신호(SA1, SA2)는 "0, 0"이 된다. 이 경우에는, 도 6에 도시한 바와 같이, 신호(ST1, ST2, ST3, ST4)가 "0, 1, 1, 0"이 되기 때문에, 도 7에 도시한 바와 같이, 신호(SIG3)의 전압은 중레벨 전압(VM)이 된다.
이와 같이, 시리얼 신호(S1, S2, S3)가 "1, 0, 0"인 경우에는, 신호(SIG1)의 전압은 고레벨 전압(VH)이 되고, 신호(SIG2)의 전압은 저레벨 전압(VL)이 되고, 신호(SIG3)의 전압은 중레벨 전압(VM)이 된다. 따라서, 송신부(20)는, 도 2, 7에 도시한 바와 같이, 심볼 "+x"를 송신한다.
마찬가지로, 송신부(20)는, 시리얼 신호(S1, S2, S3)가 "0, 1, 1"인 경우에 심볼 "-x"를 송신하고, 시리얼 신호(S1, S2, S3)가 "0, 0, 1"인 경우에 심볼 "+y"를 송신하고, 시리얼 신호(S1, S2, S3)가 "1, 1, 0"인 경우에 심볼 "-y"를 송신하고, 시리얼 신호(S1, S2, S3)가 "0, 1, 0"인 경우에 심볼 "+z"를 송신하고, 시리얼 신호(S1, S2, S3)가 "1, 0, 1"인 경우에 심볼 "-z"를 송신하도록 되어 있다.
제어부(29)(도 3)는, 모드 제어 신호(MSEL)에 의거하여, 2개의 동작 모드(M1, M2) 중의 1개를 선택하고, 송신부(20)가 그 선택된 동작 모드로 동작하도록, 송신부(20)를 제어하도록 구성된다. 모드 제어 신호(MSEL)는 예를 들어 송신 장치(1)의 외부로부터 공급된다. 제어부(29)는, 이 모드 제어 신호(MSEL)에 의거하여, 이들 2개의 동작 모드(M1, M2) 중의 1개를 선택한다. 제어부(29)는, 선택된 동작 모드에 응하여, 클록 신호(CLK), 제어 신호(MSW, SEL)를 생성한다. 제어부(29)는, 동작 모드(M)가 동작 모드(M1)인 경우에는, 제어 신호(MSW)를 저레벨("0")로 하고, 동작 모드(M)가 동작 모드(M2)인 경우에는, 제어 신호(MSW)를 고레벨("1")로 한다. 또한, 제어부(29)는, 선택된 동작 모드에 응하여, 출력부(DRV1∼DRV6)에서 이용되는 전압(V1)을 생성한다. 동작 모드(M1)에서의 전압(V1) 및 동작 모드(M2)에서의 전압(V1)은 같아도 좋고, 서로 달라도 좋다.
(통신 시스템에 관해)
도 8은 송신 장치(1)가 동작 모드(M1(차동 모드))로 동작하는 경우에서의 통신 시스템(4)의 한 구성례를 도시하는 것이다. 통신 시스템(4)은 송신 장치(1)와, 수신 장치(210)를 구비하고 있다. 수신 장치(210)는 입력부(211∼213)를 가지고 있다. 동작 모드(M1)에서는, 출력부(DRV1, DRV2)가 신호(SIG1, SIG2)를 차동 신호로서 송신하고, 입력부(211)가 이들 신호(SIG1, SIG2)를 수신한다. 마찬가지로, 출력부(DRV3, DRV4)가 신호(SIG3, SIG4)를 차동 신호로서 송신하고, 입력부(212)가 이들 신호(SIG3, SIG4)를 수신한다. 출력부(DRV5, DRV6)가 신호(SIG5, SIG6)를 차동 신호로서 송신하고, 입력부(213)가 이들 신호(SIG5, SIG6)를 수신하도록 되어 있다. 또한, 이 예에서는, 1개의 수신 장치(210)에 3개의 입력부(211∼213)를 마련하고, 그 수신 장치(210)에 대해 데이터를 송신했지만, 이것으로 한정되는 것이 아니고, 이것에 대신하여, 예를 들면, 3개의 수신 장치에 각각 입력부를 1개씩 마련하고, 이들 3개의 수신 장치에 대해 데이터를 송신해도 좋다.
도 9는 입력부(211)의 한 구성례를 도시하는 것이다. 또한, 이하에서는 입력부(211)를 예로 설명하는데, 입력부(212, 213)에 관해서도 마찬가지이다. 입력부(211)는 저항 소자(216)와, 앰프(217)를 가지고 있다. 저항 소자(216)는 통신 시스템(4)의 종단 저항으로서 기능하는 것이고, 저항치는 이 예에서는, 100[Ω] 정도이다. 저항 소자(216)의 일단은 입력 단자(Tin11)에 접속되고, 타단은 입력 단자(Tin12)에 접속된다. 앰프(217)는 정 입력 단자에서의 신호와 부 입력 단자에서의 신호의 차분에 응하여 "1" 또는 "0"을 출력하도록 구성된다. 앰프(217)의 정 입력 단자는 저항 소자(216)의 일단 및 입력 단자(Tin11)에 접속되고, 부 입력 단자는 저항 소자(216)의 타단 및 입력 단자(Tin12)에 접속된다.
이 구성에 의해, 통신 시스템(4)에서는, 차동 신호에 의해 데이터를 송수신할 수 있도록 되어 있다.
도 10은 송신 장치(1)가 동작 모드(M2(3상 모드))로 동작하는 통신 시스템(5)의 한 구성례를 도시하는 것이다. 통신 시스템(5)은 송신 장치(1)와, 수신 장치(220)를 구비하고 있다. 수신 장치(220)는 입력부(221, 222)를 가지고 있다. 이 모드에서는 출력부(DRV1∼DRV3)가 신호(SIG1∼SIG3)를 3상 신호로서 송신하고, 입력부(221)가 이들 신호(SIG1∼SIG3)를 수신한다. 마찬가지로, 출력부(DRV4∼DRV6)가 신호(SIG4∼SIG6)를 3상 신호로서 송신하고, 입력부(222)가 이들 신호(SIG4∼SIG6)를 수신하도록 되어 있다.
도 11은 입력부(221)의 한 구성례를 도시하는 것이다. 또한, 이하에서는 입력부(221)를 예로 설명하는데, 입력부(222)에 관해서도 마찬가지이다. 입력부(221)는 저항 소자(224∼226)와, 앰프(227∼229)를 가지고 있다. 저항 소자(224∼226)는 통신 시스템(5)의 종단 저항으로서 기능하는 것이고, 저항치는 이 예에서는, 50[Ω] 정도이다. 저항 소자(224)의 일단은 입력 단자(Tin21)에 접속되고, 타단은 저항 소자(225, 226)의 타단에 접속된다. 저항 소자(225)의 일단은 입력 단자(Tin22)에 접속되고, 타단은 저항 소자(224, 226)의 타단에 접속된다. 저항 소자(226)의 일단은 입력 단자(Tin23)에 접속되고, 타단은 저항 소자(224, 226)의 타단에 접속된다. 앰프(227)의 정 입력 단자는 앰프(229)의 부 입력 단자, 저항 소자(226)의 일단 및 입력 단자(Tin21)에 접속되고, 부 입력 단자는 앰프(228)의 정 입력 단자, 저항 소자(225)의 일단 및 입력 단자(Tin22)에 접속된다. 앰프(228)의 정 입력 단자는 앰프(227)의 부 입력 단자, 저항 소자(225)의 일단 및 입력 단자(Tin22)에 접속되고, 부 입력 단자는 앰프(229)의 정 입력 단자, 저항 소자(226)의 일단 및 입력 단자(Tin23)에 접속된다. 앰프(229)의 정 입력 단자는 앰프(228)의 부 입력 단자, 저항 소자(226)의 일단 및 입력 단자(Tin23)에 접속되고, 부 입력 단자는 앰프(227)의 정 입력 단자, 저항 소자(224)의 일단 및 입력 단자(Tin21)에 접속된다.
도 12는 입력부(221)의 한 동작례를 도시하는 것이다. 이 예에서는, 입력부(221)는 심볼 "+x"를 수신하고 있다. 즉, 신호(SIG1)의 전압은 고레벨 전압(VH)이고, 신호(SIG2)의 전압은 저레벨 전압(VL)이고, 신호(SIG3)의 전압은 중레벨 전압(VM)이다. 이 경우에는, 입력 단자(Tin21), 저항 소자(224), 저항 소자(225), 입력 단자(Tin22)의 순서로 전류(Iin)가 흐른다. 그리고, 앰프(227)의 정 입력 단자에는 고레벨 전압(VH)이 공급됨과 함께 부 입력 단자에는 저레벨 전압(VL)이 공급되고, 앰프(227)는 "1"을 출력한다. 또한, 앰프(228)의 정 입력 단자에는 저레벨 전압(VL)이 공급됨과 함께 부 입력 단자에는 중레벨 전압(VM)이 공급되고, 앰프(228)는 "0"을 출력한다. 또한, 앰프(229)의 정 입력 단자에는 중레벨 전압(VM)이 공급됨과 함께 부 입력 단자에는 고레벨 전압(VH)이 공급되고, 앰프(227)는 "0"을 출력한다. 이와 같이 하여, 앰프(227, 228, 229)의 출력 신호는 "1, 0, 0"이 된다.
도 13은 입력부(221)의 한 동작례를 도시하는 것이다. 상술한 바와 같이, 입력부(221)가 심볼 "+x"를 수신하는 경우에는, 앰프(227, 228, 229)의 출력 신호는 "1, 0, 0"이 된다. 마찬가지로, 입력부(221)가 심볼 "-x"를 수신하는 경우에는, 앰프(227, 228, 229)의 출력 신호는 "1, 1, 1"이 되고, 입력부(221)가 심볼 "+y"를 수신하는 경우에는, 앰프(227, 228, 229)의 출력 신호는 "0, 1, 0"이 되고, 입력부(221)가 심볼 "-y"를 수신하는 경우에는, 앰프(227, 228, 229)의 출력 신호는 "1, 0, 1"이 되고, 입력부(221)가 심볼 "+z"를 수신하는 경우에는, 앰프(227, 228, 229)의 출력 신호는 "0, 0, 1"이 되고, 입력부(221)가 심볼 "-z"를 수신하는 경우에는, 앰프(227, 228, 229)의 출력 신호는 "1, 1, 0"이 된다. 도 7, 13에 도시한 바와 같이, 앰프(227)의 출력 신호는 송신부(20)에서의 시리얼 신호(S1)에 대응하고, 앰프(228)의 출력 신호는 송신부(20)에서의 시리얼 신호(S3)에 대응하고, 앰프(229)의 출력 신호는 송신부(20)에서의 시리얼 신호(S2)에 대응한다.
이 구성에 의해, 통신 시스템(5)에서는, 3상 신호에 의해 데이터를 송수신할 수 있도록 되어 있다.
(송신부(20)의 레이아웃에 관해)
도 14는 송신부(20)에서의 시리얼 신호(S1∼S3)에 관한 각 블록의 반도체 기판에서의 회로 배치의 한 예를 도시하는 것이다. 이 도 14에는, 패드(PAD1∼PAD3) 및 ESD(Electro-Static Discharge) 보호 회로(ESD1∼ESD3)도 아울러 도시하고 있다. 패드(PAD1∼PAD3)는 출력 단자(Tout1∼Tout3)에 대응하는 것이고, ESD 보호 회로(ESD1∼ESD3)는 이들 패드(PAD1∼PAD3)의 가까이에 각각 배치되어 있다. 이 예에서는, 도 14에서의 가장 위의 단에, 시리얼라이저(SER1), 분배 회로(21), 회로(241), 출력부(DRV1), ESD 보호 회로(ESD1) 및 패드(PAD1)가 배치되고, 그 아래의 단에, 시리얼라이저(SER2), 분배 회로(22), 회로(242), 출력부(DRV2), ESD 보호 회로(ESD2) 및 패드(PAD2)가 배치되고, 그 아래의 단에, 시리얼라이저(SER3), 분배 회로(23), 회로(243), 출력부(DRV3), ESD 보호 회로(ESD3) 및 패드(PAD3)가 배치된다. 회로(241)는 생성 회로(61), 플립플롭부(71), 플립플롭(31) 및 셀렉터(34)를 포함한다. 마찬가지로, 회로(242)는 생성 회로(62), 플립플롭부(72), 플립플롭(32), 래치(33) 및 셀렉터(35)를 포함한다. 회로(243)는 생성 회로(63), 플립플롭부(73), 플립플롭(41) 및 셀렉터(44)를 포함한다.
분배 회로(21∼23)와, 회로(241∼243) 사이에는, 배선 영역(240)이 마련되어 있다. 이 배선 영역(240)에는, 분배 회로(21∼23)로부터 회로(241∼243)에 신호를 전하는 복수의 배선이 배치된다. 도 14에서 화살표는, 배선 영역(240)에서의 신호의 흐름을 나타내고 있다. 구체적으로는, 배선 영역(240)에서는, 분배 회로(21)로부터 회로(241, 242)에 신호가 전달되고, 분배 회로(22)로부터 회로(241, 243)에 신호가 전달되고, 분배 회로(23)로부터 회로(242, 243)에 신호가 전달되도록 되어 있다.
여기서, 시리얼라이저(SER1)는 본 개시에서의 「제1 시리얼라이저」의 한 구체례에 대응한다. 시리얼라이저(SER2)는 본 개시에서의 「제2 시리얼라이저」의 한 구체례에 대응한다. 시리얼라이저(SER3)는 본 개시에서의 「제3 시리얼라이저」의 한 구체례에 대응한다. 시리얼 신호(S1)는 본 개시에서의 「제1 시리얼 신호」의 한 구체례에 대응한다. 시리얼 신호(S2)는 본 개시에서의 「제2 시리얼 신호」의 한 구체례에 대응한다. 시리얼 신호(S3)는 본 개시에서의 「제3 시리얼 신호」의 한 구체례에 대응한다. 생성 회로(61)는 본 개시에서의 「제1 출력 제어 회로」의 한 구체례에 대응한다. 생성 회로(62)는 본 개시에서의 「제2 출력 제어 회로」의 한 구체례에 대응한다. 생성 회로(63)는 본 개시에서의 「제3 출력 제어 회로」의 한 구체례에 대응한다. 셀렉터(34)는 본 개시에서의 「제4 출력 제어 회로」의 한 구체례에 대응한다. 셀렉터(35)는 본 개시에서의 「제5 출력 제어 회로」의 한 구체례에 대응한다. 출력부(DRV1)는 본 개시에서의 「제1 출력부」의 한 구체례에 대응한다. 출력부(DRV2)는 본 개시에서의 「제2 출력부」의 한 구체례에 대응한다. 출력부(DRV3)는 본 개시에서의 「제3 출력부」의 한 구체례에 대응한다. 트랜지스터(111)는 본 개시에서의 「제1 스위치」의 한 구체례에 대응한다. 트랜지스터(114)는 본 개시에서의 「제2 스위치」의 한 구체례에 대응한다. 트랜지스터(115)는 본 개시에서의 「제3 스위치」의 한 구체례에 대응한다. 트랜지스터(118)는 본 개시에서의 「제4 스위치」의 한 구체례에 대응한다. 동작 모드(M2)는 본 개시에서의 「제1 동작 모드」의 한 구체례에 대응한다. 동작 모드(M1)는 본 개시에서의 「제2 동작 모드」의 한 구체례에 대응한다. 처리부(10)는 본 개시에서의 「처리부」의 한 구체례에 대응한다. 처리 회로(11)는 본 개시에서의 「제1 처리 회로」의 한 구체례에 대응한다. 교체 회로(12)는 본 개시에서의 「제2 처리 회로」의 한 구체례에 대응한다. 패럴렐 신호(DATA1)는 본 개시에서의 「제1 송신 패럴렐 신호」의 한 구체례에 대응한다. 패럴렐 신호(DATA2)는 본 개시에서의 「제2 송신 패럴렐 신호」의 한 구체례에 대응한다. 패럴렐 신호(DATA3)는 본 개시에서의 「제3 송신 패럴렐 신호」의 한 구체례에 대응한다. 패럴렐 신호(DT1)는 본 개시에서의 「제1 패럴렐 신호」의 한 구체례에 대응한다. 패럴렐 신호(DT2)는 본 개시에서의 「제2 패럴렐 신호」의 한 구체례에 대응한다. 패럴렐 신호(DT3)는 본 개시에서의 「제3 패럴렐 신호」의 한 구체례에 대응한다.
[동작 및 작용]
이어서, 본 실시의 형태의 송신 장치(1)의 동작 및 작용에 관해 설명한다.
(전체 동작 개요)
우선, 도 1을 참조하여, 송신 장치(1)의 전체 동작 개요를 설명한다.
처리부(10)는, 소정의 처리를 행함에 의해, 6조의 패럴렐 신호(DATA1∼DATA6)를 생성한다. 구체적으로는, 처리부(10)의 처리 회로(11)는, 소정의 처리를 행함에 의해, 6조의 패럴렐 신호(DT1∼DT6)를 생성한다. 교체 회로(12)는, 모드 제어 신호(MSEL)에 의거하여, 패럴렐 신호(DT2) 및 패럴렐 신호(DT3)를 서로 교체한다. 교체 회로(13)는, 교체 회로(12)와 마찬가지로, 모드 제어 신호(MSEL)에 의거하여, 패럴렐 신호(DT5) 및 패럴렐 신호(DT6)를 서로 교체한다. 이에 의해, 처리부(10)는, 동작 모드(M)가 동작 모드(M1(차동 모드))인 경우에는, 패럴렐 신호(DT1, DT2, DT3, DT4, DT5, DT6)를 패럴렐 신호(DATA1, DATA2, DATA3, DATA4, DATA5, DATA6)로서 각각 출력한다. 또한, 처리부(10)는 동작 모드(M)가 동작 모드(M2(3상 모드))인 경우에는, 패럴렐 신호(DT1, DT3, DT2, DT4, DT6, DT5)를 패럴렐 신호(DATA1, DATA2, DATA3, DATA4, DATA5, DATA6)로서 각각 출력한다.
송신부(20)는, 패럴렐 신호(DATA1∼DATA6) 및 모드 제어 신호(MSEL)에 의거하여 신호(SIG1∼SIG6)를 생성하고, 이들 신호(SIG1∼SIG6)를 출력 단자(Tout1∼Tout6)로부터 각각 출력한다. 동작 모드(M)가 동작 모드(M1(차동 모드))인 경우에는, 송신부(20)는, 신호(SIG1, SIG2)를 차동 신호로서 송신하고, 신호(SIG3, SIG4)를 차동 신호로서 송신하고, 신호(SIG5, SIG6)를 차동 신호로서 송신한다. 또한, 동작 모드(M)가 동작 모드(M2(3상 모드))인 경우에는, 송신부(20)는, 신호(SIG1∼SIG3)를 3상 신호로서 송신하고, 신호(SIG4∼SIG6)를 3상 신호로서 송신한다.
(상세 동작)
다음으로, 동작 모드(M1, M2)에서의 송신부(20)의 동작에 관해 상세히 설명한다.
(동작 모드(M1))
도 15a, 15b는 동작 모드(M1)에서의 송신부(20)의 한 동작례를 도시하는 것이고, 도 15a는 어떤 동작 상태를 도시하고, 도 15b는 다른 동작 상태를 도시한다. 동작 모드(M1)에서는, 송신부(20)는 수신 장치에 대해 차동 신호에 의해 데이터를 송신한다.
동작 모드(M1)에서는, 제어부(29)는, 클록 신호(CLK)와, 저레벨("0")의 제어 신호(MSW)와, 고레벨과 저레벨 사이에서 교대로 변화하는 제어 신호(SEL)를 생성한다.
시리얼라이저(SER1∼SER6)는, 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA1∼DATA6)를 시리얼라이즈함에 의해 시리얼 신호(S1∼S6)를 각각 생성한다.
제어 신호(MSW)가 저레벨("0")이기 때문에, 분배 회로(21)는 시리얼 신호(S1)를 플립플롭(31)에 공급하고, 분배 회로(22)는 시리얼 신호(S2)를 플립플롭(32)에 공급하고, 분배 회로(23)는 시리얼 신호(S3)를 플립플롭(41)에 공급하고, 분배 회로(24)는 시리얼 신호(S4)를 플립플롭(42)에 공급하고, 분배 회로(25)는 시리얼 신호(S5)를 플립플롭(51)에 공급하고, 분배 회로(26)는 시리얼 신호(S6)를 플립플롭(52)에 공급한다.
플립플롭(31)은, 클록 신호(CLK)에 의거하여, 분배 회로(21)의 출력 신호(시리얼 신호(S1))를 샘플링하고, 샘플링된 신호를 신호(P31)로서 출력함과 함께, 그 신호(P31)의 반전 신호를 신호(N31)로서 출력한다.
플립플롭(32)은, 클록 신호(CLK)에 의거하여, 분배 회로(22)의 출력 신호(시리얼 신호(S2))를 샘플링하고, 샘플링된 신호를 출력한다. 래치(33)는, 클록 신호(CLK)에 의거하여, 플립플롭(32)의 출력 신호를 래치하고, 래치된 신호를 신호(P33)로서 출력함과 함께, 그 신호(P33)의 반전 신호를 신호(N33)로서 출력한다.
셀렉터(34)는, 고레벨과 저레벨 사이에서 교대로 변화하는 제어 신호(SEL)에 의거하여, 신호(P31)와 신호(P33)를 교대로 선택함에 의해 신호(S34)를 생성하고, 셀렉터(35)는, 제어 신호(SEL)에 의거하여, 신호(N31)와 신호(N33)를 교대로 선택함에 의해 신호(S35)를 생성한다. 셀렉터(34)가 신호(P31)를 선택하고 있을 때는 셀렉터(35)가 신호(N31)를 선택하고(도 15a), 셀렉터(34)가 신호(P33)를 선택하고 있을 때는 셀렉터(35)가 신호(N33)를 선택한다(도 15b).
도 16은 셀렉터(34, 35)의 한 동작례를 나타내는 타이밍 파형도를 도시하는 것이고, (A)는 신호(P31) 또는 신호(N31)의 파형을 나타내고, (B)는 신호(P33) 또는 신호(N33)의 파형을 나타내고, (C)는 신호(S34) 또는 신호(S35)의 파형을 나타낸다. 이 예에서는, 시리얼라이저(SER1)는, 클록 신호(CLK)에 동기하여, 데이터(D0, D2, D4, …)를 이 순서로 시리얼 신호(S1)로서 출력하고, 시리얼라이저(SER2)는, 클록 신호(CLK)에 동기하여, 데이터(D1, D3, D5, …)를 이 순서로 시리얼 신호(S2)로서 출력한다. 플립플롭(31)은, 클록 신호(CLK)에 동기하여, 시리얼 신호(S1)를 샘플링함에 의해, 신호(P31, N31)를 생성한다(도 16(A)). 또한, 플립플롭(32) 및 래치(33)는, 클록 신호(CLK)에 동기하여, 시리얼 신호(S2)를 샘플링함에 의해, 신호(P33, N33)를 생성한다(도 16(B)). 래치(33)에 의해, 신호(P33, N33)의 천이 타이밍은 신호(P31, N31)의 천이 타이밍과 어긋난 타이밍이 된다. 신호(P31, N31)에서의 데이터가 안정되어 있는 기간(P1)에서(도 16(A)), 셀렉터(34)는 신호(P31)를 선택함에 의해 신호(S34)를 생성함과 함께, 셀렉터(35)는 신호(N31)를 선택함에 의해 신호(S35)를 생성한다(도 16(C)). 또한, 신호(P33, N33)에서의 데이터가 안정되어 있는 기간(P2)에서(도 16(B)), 셀렉터(34)는 신호(P33)를 선택함에 의해 신호(S34)를 생성함과 함께, 셀렉터(35)는 신호(N33)를 선택함에 의해 신호(S35)를 생성한다(도 16(C)). 이와 같은 동작의 결과, 신호(S34, S35)에는, 데이터(D0, D1, D2, …)가 이 순서로 나열된다. 즉, 동작 모드(M1)에서는, 셀렉터(34, 35)의 각각은 2 : 1의 시리얼라이저로서 동작한다.
여기서, 신호(N31)는 신호(P31)의 반전 신호이고, 신호(N33)는 신호(P33)의 반전 신호이기 때문에, 신호(S35)는 신호(S34)의 반전 신호이다. 구체적으로는, 신호(S35)의 신호(P35)는 신호(S34)의 신호(P34)의 반전 신호이고, 신호(S35)의 신호(N35)는 신호(S34)의 신호(N34)의 반전 신호이다.
제어 신호(MSW)가 저레벨("0")이기 때문에, 출력부(DRV1)는 신호(S34)에 의거하여 신호(SIG1)를 생성한다. 구체적으로는, 출력부(DRV1)는 신호(S34)에 포함되는 신호(P34)가 고레벨이고, 신호(N34)가 저레벨인 경우에는, 신호(SIG1)의 전압을 고레벨 전압(VH)으로 하고, 신호(S34)에 포함되는 신호(P34)가 저레벨이고, 신호(N34)가 고레벨인 경우에는, 신호(SIG1)의 전압을 저레벨 전압(VL)으로 한다. 마찬가지로, 출력부(DRV2)는 신호(S35)에 의거하여 신호(SIG2)를 생성한다. 이와 같이 하여, 송신부(20)는 신호(SIG1, SIG2)를 차동 신호로서 송신한다.
마찬가지로, 플립플롭(41)은, 클록 신호(CLK)에 의거하여, 분배 회로(23)의 출력 신호(시리얼 신호(S3))를 샘플링하고, 샘플링된 신호를 신호(P41)로서 출력함과 함께, 그 신호(P41)의 반전 신호를 신호(N41)로서 출력한다.
플립플롭(42)은, 클록 신호(CLK)에 의거하여, 분배 회로(24)의 출력 신호(시리얼 신호(S4))를 샘플링하고, 샘플링된 신호를 출력한다. 래치(43)는, 클록 신호(CLK)에 의거하여, 플립플롭(42)의 출력 신호를 래치하고, 래치된 신호를 신호(P43)로서 출력함과 함께, 그 신호(P43)의 반전 신호를 신호(N43)로서 출력한다.
셀렉터(44)는, 제어 신호(SEL)에 의거하여, 신호(P41)와 신호(P43)를 교대로 선택함에 의해 신호(S44)를 생성하고, 셀렉터(45)는, 제어 신호(SEL)에 의거하여, 신호(N41)와 신호(N43)를 교대로 선택함에 의해 신호(S45)를 생성한다. 셀렉터(44)가 신호(P41)를 선택하고 있을 때는 셀렉터(45)가 신호(N41)를 선택하고, 셀렉터(44)가 신호(P43)를 선택하고 있을 때는 셀렉터(45)가 신호(N43)를 선택한다.
그리고, 출력부(DRV3)는 신호(S44)에 의거하여 신호(SIG3)를 생성하고, 출력부(DRV4)는 신호(S45)에 의거하여 신호(SIG4)를 생성한다. 이와 같이 하여, 송신부(20)는 신호(SIG3, SIG4)를 차동 신호로서 송신한다.
마찬가지로, 플립플롭(51)은, 클록 신호(CLK)에 의거하여, 분배 회로(25)의 출력 신호(시리얼 신호(S5))를 샘플링하고, 샘플링된 신호를 신호(P51)로서 출력함과 함께, 그 신호(P51)의 반전 신호를 신호(N51)로서 출력한다.
플립플롭(52)은, 클록 신호(CLK)에 의거하여, 분배 회로(26)의 출력 신호(시리얼 신호(S6))를 샘플링하고, 샘플링된 신호를 출력한다. 래치(53)는, 클록 신호(CLK)에 의거하여, 플립플롭(52)의 출력 신호를 래치하고, 래치된 신호를 신호(P53)로서 출력함과 함께, 그 신호(P53)의 반전 신호를 신호(N53)로서 출력한다.
셀렉터(54)는, 제어 신호(SEL)에 의거하여, 신호(P51)와 신호(P53)를 교대로 선택함에 의해 신호(S54)를 생성하고, 셀렉터(55)는, 제어 신호(SEL)에 의거하여, 신호(N51)와 신호(N53)를 교대로 선택함에 의해 신호(S55)를 생성한다. 셀렉터(54)가 신호(P51)를 선택하고 있을 때는 셀렉터(55)가 신호(N51)를 선택하고, 셀렉터(54)가 신호(P53)를 선택하고 있을 때는 셀렉터(55)가 신호(N53)를 선택한다.
그리고, 출력부(DRV5)는 신호(S54)에 의거하여 신호(SIG5)를 생성하고, 출력부(DRV6)는 신호(S55)에 의거하여 신호(SIG6)를 생성한다. 이와 같이 하여, 송신부(20)는 신호(SIG5, SIG6)를 차동 신호로서 송신한다.
이와 같이, 동작 모드(M1)에서는, 송신 장치(1)는 수신 장치에 대해 차동 신호에 의해 데이터를 송신한다.
(동작 모드(M2))
도 17은 동작 모드(M2)에서의 송신부(20)의 한 동작례를 도시하는 것이다. 동작 모드(M1)에서는, 송신부(20)는 수신 장치에 대해 차동 신호에 의해 데이터를 송신한다.
동작 모드(M2)에서는, 제어부(29)는 클록 신호(CLK)와, 고레벨("0")의 제어 신호(MSW)를 생성한다.
시리얼라이저(SER1∼SER6)는, 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA1∼DATA6)를 시리얼라이즈함에 의해 시리얼 신호(S1∼S6)를 각각 생성한다.
제어 신호(MSW)가 고레벨("1")이기 때문에, 분배 회로(21)는 시리얼 신호(S1)를 생성 회로(61, 62)에 공급하고, 분배 회로(22)는 시리얼 신호(S2)를 생성 회로(61, 63)에 공급하고, 분배 회로(23)는 시리얼 신호(S3)를 생성 회로(62, 63)에 공급하고, 분배 회로(24)는 시리얼 신호(S4)를 생성 회로(64, 65)에 공급하고, 분배 회로(25)는 시리얼 신호(S5)를 생성 회로(64, 66)에 공급하고, 분배 회로(26)는 시리얼 신호(S6)를 생성 회로(65, 66)에 공급한다.
생성 회로(61)는, 분배 회로(21)의 출력 신호(시리얼 신호(S1)) 및 분배 회로(22)(시리얼 신호(S2))의 출력 신호에 의거하여, 4개의 신호를 생성한다. 플립플롭부(71)는, 클록 신호(CLK)에 의거하여, 생성 회로(61)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S71)를 출력한다.
제어 신호(MSW)가 저레벨("1")이기 때문에, 출력부(DRV1)는 신호(S71)에 의거하여 신호(SIG1)를 생성한다. 구체적으로는, 출력부(DRV1)는, 도 6에 도시한 바와 같이, 신호(S71)에 포함되는 4개의 신호(ST1∼ST4)가 "1, 0, 1, 0"인 경우에는, 신호(SIG1)의 전압을 고레벨 전압(VH)으로 하고, 신호(S71)에 포함되는 4개의 신호(ST1∼ST4)가 "0, 1, 0, 1"인 경우에는, 신호(SIG1)의 전압을 저레벨 전압(VL)으로 하고, 신호(S71)에 포함되는 4개의 신호(ST1∼ST4)가 "0, 1, 1, 0"인 경우에는, 신호(SIG1)의 전압을 중레벨 전압(VM)으로 한다.
마찬가지로, 생성 회로(62)는, 분배 회로(23)의 출력 신호(시리얼 신호(S3)) 및 분배 회로(21)의 출력 신호(시리얼 신호(S1))에 의거하여, 4개의 신호를 생성한다. 플립플롭부(72)는, 클록 신호(CLK)에 의거하여, 생성 회로(62)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S72)를 출력한다. 출력부(DRV2)는 신호(S72)에 의거하여 신호(SIG2)를 생성한다.
생성 회로(63)는, 분배 회로(22)의 출력 신호(시리얼 신호(S2)) 및 분배 회로(23)의 출력 신호(시리얼 신호(S3))에 의거하여, 4개의 신호를 생성한다. 플립플롭부(73)는, 클록 신호(CLK)에 의거하여, 생성 회로(63)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S73)를 출력한다. 출력부(DRV3)는 신호(S73)에 의거하여 신호(SIG3)를 생성한다.
이에 의해, 송신부(20)는, 도 7에 도시한 바와 같이, 시리얼 신호(S1, S2, S3)가 "1, 0, 0"인 경우에는, 신호(SIG1)의 전압을 고레벨 전압(VH)으로 하고, 신호(SIG2)의 전압을 저레벨 전압(VL)으로 하고, 신호(SIG3)의 전압을 중레벨 전압(VM)으로 한다. 이에 의해, 송신부(20)는 심볼 "+x"를 송신한다. 마찬가지로, 송신부(20)는 시리얼 신호(S1, S2, S3)가 "0, 1, 1"인 경우에 심볼 "-x"를 송신하고, 시리얼 신호(S1, S2, S3)가 "0, 0, 1"인 경우에 심볼 "+y"를 송신하고, 시리얼 신호(S1, S2, S3)가 "1, 1, 0"인 경우에 심볼 "-y"를 송신하고, 시리얼 신호(S1, S2, S3)가 "0, 1, 0"인 경우에 심볼 "+z"를 송신하고, 시리얼 신호(S1, S2, S3)가 "1, 0, 1"인 경우에 심볼 "-z"를 송신한다. 이와 같이 하여, 송신부(20)는 신호(SIG1∼SIG3)를 3상 신호로서 송신한다.
생성 회로(64)는, 분배 회로(24)의 출력 신호(시리얼 신호(S4)) 및 분배 회로(25)의 출력 신호(시리얼 신호(S5))에 의거하여, 4개의 신호를 생성한다. 플립플롭부(74)는, 클록 신호(CLK)에 의거하여, 생성 회로(64)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S74)를 출력한다. 출력부(DRV4)는 신호(S74)에 의거하여 신호(SIG4)를 생성한다.
생성 회로(65)는, 분배 회로(26)의 출력 신호(시리얼 신호(S6)) 및 분배 회로(24)의 출력 신호(시리얼 신호(S4))에 의거하여, 4개의 신호를 생성한다. 플립플롭부(75)는, 클록 신호(CLK)에 의거하여, 생성 회로(65)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S75)를 출력한다. 출력부(DRV5)는 신호(S75)에 의거하여 신호(SIG5)를 생성한다.
생성 회로(66)는, 분배 회로(25)의 출력 신호(시리얼 신호(S5)) 및 분배 회로(26)의 출력 신호(시리얼 신호(S6))에 의거하여, 4개의 신호를 생성한다. 플립플롭부(76)는, 클록 신호(CLK)에 의거하여, 생성 회로(66)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S76)를 출력한다. 출력부(DRV6)는 신호(S76)에 의거하여 신호(SIG6)를 생성한다.
이에 의해, 송신부(20)는, 시리얼 신호(S1∼S4)의 경우(도 7)와 마찬가지로, 시리얼 신호(S4, S5, S6)가 "1, 0, 0"인 경우에는, 신호(SIG4)의 전압을 고레벨 전압(VH)으로 하고, 신호(SIG4)의 전압을 저레벨 전압(VL)으로 하고, 신호(SIG5)의 전압을 중레벨 전압(VM)으로 한다. 이에 의해, 송신부(20)는 심볼 "+x"를 송신한다. 마찬가지로, 송신부(20)는 시리얼 신호(S4, S5, S6)가 "0, 1, 1"인 경우에 심볼 "-x"를 송신하고, 시리얼 신호(S4, S5, S6)가 "0, 0, 1"인 경우에 심볼 "+y"를 송신하고, 시리얼 신호(S4, S5, S6)가 "1, 1, 0"인 경우에 심볼 "-y"를 송신하고, 시리얼 신호(S4, S5, S6)가 "0, 1, 0"인 경우에 심볼 "+z"를 송신하고, 시리얼 신호(S4, S5, S6)가 "1, 0, 1"인 경우에 심볼 "-z"를 송신한다. 이와 같이 하여, 송신부(20)는 신호(SIG4∼SIG6)를 3상 신호로서 송신한다.
이와 같이, 동작 모드(M2)에서는, 송신 장치(1)는 수신 장치에 대해 3상 신호에 의해 데이터를 송신한다.
이상과 같이, 송신 장치(1)에서는, 복수의 동작 모드(M1, M2)를 마련하고, 차동 신호 및 3상 신호에 의해 수신 장치에 대해 데이터를 송신할 수 있도록 했기 때문에, 다양한 인터페이스를 실현할 수 있다.
이에 의해, 예를 들면, 전자 기기의 시스템 설계의 자유도를 높일 수 있다. 구체적으로는, 예를 들면, 이 송신부(20)를 프로세서에 탑재한 경우에는, 3상 신호에 대응한 주변 디바이스를 이용하여 전자 기기를 구성할 수도 있고, 차동 신호에 대응한 주변 디바이스를 이용하여 전자 기기를 구성하는 것도 가능하다. 또한, 예를 들면, 1개의 프로세서로 다양한 인터페이스를 실현할 수 있기 때문에, 인터페이스마다 프로세서를 준비할 필요가 없기 때문에, 프로세서의 품종수를 줄일 수 있고, 비용을 삭감할 수 있다. 또한, 각 동작 모드(M1, M2)에서, 시리얼라이저(SER1∼SER6), 출력부(DRV1∼DRV6) 등을 공용하도록 했기 때문에, 인터페이스마다 다른 회로를 마련하는 경우에 비해, 회로 배치에 필요한 면적을 억제할 수 있다.
또한, 송신 장치(1)에서는, 도 14에 도시한 바와 같이, 시리얼 신호(S1)를 생성하는 시리얼라이저(SER1), 시리얼 신호(S2)를 생성하는 시리얼라이저(SER2) 및 시리얼 신호(S3)를 생성하는 시리얼라이저(SER3)를 반도체 기판에서 이 순서로 배치하였다. 또한, 이 도 14에 도시한 바와 같이, 동작 모드(M2)에서 시리얼 신호(S1, S2)에 의거하여 동작하는 생성 회로(61), 동작 모드(M2)에서 시리얼 신호(S1, S3)에 의거하여 동작하는 생성 회로(62) 및 동작 모드(M2)에서 시리얼 신호(S2, S3)에 의거하여 동작하는 생성 회로(63)를 반도체 기판에서 이 순서로 배치하였다. 이에 의해, 이하에 비교례와 대비하여 설명하는 바와 같이, 시리얼 신호(S1, S2, S3)를 전달하는 배선의 길이가 언밸런스가 될 우려를 저감할 수 있기 때문에, 심볼 레이트를 높일 수 있다
(비교례)
다음으로, 비교례에 관한 송신 장치(1R)와 대비하여, 본 실시의 형태의 작용을 설명한다.
도 18은 비교례에 관한 송신 장치(1R)의 한 구성례를 도시하는 것이다. 송신 장치(1R)는 처리부(10R)와, 송신부(20R)를 구비하고 있다.
처리부(10R)는, 본 실시의 형태에 관한 처리부(10)와 마찬가지로, 소정의 처리를 행함에 의해, 6조의 패럴렐 신호(DATA1∼DATA6)를 생성하도록 구성된다. 이 처리부(10R)는 처리 회로(11)를 가지고 있다. 처리 회로(11)는, 소정의 처리를 행함에 의해, 6조의 패럴렐 신호(DT1∼DT6)를 생성하도록 구성된다. 처리부(10R)는, 동작 모드(M)에 관계없이, 패럴렐 신호(DT1, DT2, DT3, DT4, DT5, DT6)를 패럴렐 신호(DATA1, DATA2, DATA3, DATA4, DATA5, DATA6)로서 각각 출력하도록 되어 있다. 즉, 본 실시의 형태에 관한 처리부(10)(도 1)에서는, 교체 회로(12, 13)를 마련하고, 동작 모드(M)가 동작 모드(M2)인 경우에, 교체 회로(12)가 패럴렐 신호(DT2, DT3)를 서로 교체함과 함께, 교체 회로(13)가 패럴렐 신호(DT5, DT6)를 서로 교체하도록 했지만, 이 비교례에 관한 처리부(10R)에서는, 교체 회로(12, 13)를 마련하지 않고, 패럴렐 신호(DT2, DT3)를 서로 교체하지 않고 그대로 패럴렐 신호(DATA2, DATA3)로서 출력하고, 패럴렐 신호(DT5, DT6)를 서로 교체하지 않고 그대로 패럴렐 신호(DATA5, DATA6)로서 출력하도록 되어 있다.
송신부(20R)는, 패럴렐 신호(DATA1∼DATA6) 및 모드 제어 신호(MSEL)에 의거하여 신호(SIG1∼SIG6)를 생성하고, 이들 신호(SIG1∼SIG6)를 출력 단자(Tout1∼Tout6)로부터 각각 출력하도록 구성된다.
도 19는 송신부(20R)의 한 구성례를 도시하는 것이다. 본 변형례에 관한 송신부(20R)에서는, 본 실시의 형태에 관한 송신부(20)(도 3)와는, 시리얼라이저(SER1∼SER6)와, 분배 회로(21∼26) 및 생성 회로(61∼66) 사이의 배선이 다르다.
분배 회로(21)는, 제어 신호(MSW)에 의거하여, 시리얼라이저(SER1)로부터 출력된 시리얼 신호(S1)를 생성 회로(61, 62) 또는 플립플롭(31)에 선택적으로 공급하도록 구성된다. 분배 회로(22)는, 제어 신호(MSW)에 의거하여, 시리얼라이저(SER2)로부터 출력된 시리얼 신호(S2)를 생성 회로(62, 63) 또는 플립플롭(32)에 선택적으로 공급하도록 구성된다. 분배 회로(23)는, 제어 신호(MSW)에 의거하여, 시리얼라이저(SER3)로부터 출력된 시리얼 신호(S3)를 생성 회로(61, 63) 또는 플립플롭(41)에 선택적으로 공급하도록 구성된다. 분배 회로(24)는, 제어 신호(MSW)에 의거하여, 시리얼라이저(SER4)로부터 출력된 시리얼 신호(S4)를 생성 회로(64, 65) 또는 플립플롭(42)에 선택적으로 공급하도록 구성된다. 분배 회로(25)는, 제어 신호(MSW)에 의거하여, 시리얼라이저(SER5)로부터 출력된 시리얼 신호(S5)를 생성 회로(65, 66) 또는 플립플롭(51)에 선택적으로 공급하도록 구성된다. 분배 회로(26)는, 제어 신호(MSW)에 의거하여, 시리얼라이저(SER6)로부터 출력된 시리얼 신호(S6)를 생성 회로(64, 66) 또는 플립플롭(52)에 선택적으로 공급하도록 구성된다.
생성 회로(61)는, 동작 모드(M2)에서, 분배 회로(21)의 출력 신호(시리얼 신호(S1)) 및 분배 회로(23)의 출력 신호(시리얼 신호(S3))에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(61)의 입력 단자(A1)는 분배 회로(21)에 접속되고, 입력 단자(A2)는 분배 회로(23)에 접속된다.
생성 회로(62)는, 동작 모드(M2)에서, 분배 회로(22)의 출력 신호(시리얼 신호(S2)) 및 분배 회로(21)의 출력 신호(시리얼 신호(S1))에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(62)의 입력 단자(A1)는 분배 회로(22)에 접속되고, 입력 단자(A2)는 분배 회로(21)에 접속된다.
생성 회로(63)는, 동작 모드(M2)에서, 분배 회로(23)의 출력 신호(시리얼 신호(S3)) 및 분배 회로(22)의 출력 신호(시리얼 신호(S2))에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(63)의 입력 단자(A1)는 분배 회로(23)에 접속되고, 입력 단자(A2)는 분배 회로(22)에 접속된다.
생성 회로(64)는, 동작 모드(M2)에서, 분배 회로(24)의 출력 신호(시리얼 신호(S4)) 및 분배 회로(26)의 출력 신호(시리얼 신호(S6))에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(64)의 입력 단자(A1)는 분배 회로(24)에 접속되고, 입력 단자(A2)는 분배 회로(26)에 접속된다.
생성 회로(65)는, 동작 모드(M2)에서, 분배 회로(25)의 출력 신호(시리얼 신호(S5)) 및 분배 회로(24)의 출력 신호(시리얼 신호(S4))에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(65)의 입력 단자(A1)는 분배 회로(25)에 접속되고, 입력 단자(A2)는 분배 회로(24)에 접속된다.
생성 회로(66)는, 동작 모드(M2)에서, 분배 회로(26)의 출력 신호(시리얼 신호(S6)) 및 분배 회로(25)의 출력 신호(시리얼 신호(S5))에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(66)의 입력 단자(A1)는 분배 회로(26)에 접속되고, 입력 단자(A2)는 분배 회로(25)에 접속된다.
도 20은, 동작 모드(M2(3상 모드))에서의, 시리얼 신호(S1∼S3)에 의거하는 동작의 한 예를 나타내는 것이다. 송신부(20R)는 시리얼 신호(S1, S2, S3)가 "1, 0, 0"인 경우에 심볼 "+x"를 송신하고, 시리얼 신호(S1, S2, S3)가 "0, 1, 1"인 경우에 심볼 "-x"를 송신하고, 시리얼 신호(S1, S2, S3)가 "0, 1, 0"인 경우에 심볼 "+y"를 송신하고, 시리얼 신호(S1, S2, S3)가 "1, 0, 1"인 경우에 심볼 "-y"를 송신하고, 시리얼 신호(S1, S2, S3)가 "0, 0, 1"인 경우에 심볼 "+z"를 송신하고, 시리얼 신호(S1, S2, S3)가 "1, 1, 0"인 경우에 심볼 "-z"를 송신하도록 되어 있다. 비교례에 관한 송신 장치(1R)에서는, 본 실시의 형태에 관한 송신 장치(1)와는 다르고, 동작 모드(M2)에서, 예를 들면, 처리부(10R)가 패럴렐 신호(DT2, DT3)를 서로 교체하지 않는다. 따라서, 비교례에 관한 시리얼 신호(S2, S3)(도 20)는 본 실시의 형태에 관한 시리얼 신호(S2, S3)(도 7)와 서로 교체되어 있다.
동작 모드(M2)에서는, 도 10에 도시한 예와 마찬가지로, 송신 장치(1R) 및 수신 장치(220)를 이용하여 통신 시스템(5R)을 구성할 수 있다. 도 13에 도시한 바와 같이, 수신 장치(220)의 입력부(221)가 심볼 "+x"를 수신하는 경우에는, 앰프(227, 228, 229)의 출력 신호는 "1, 0, 0"이 되고, 입력부(221)가 심볼 "-x"를 수신하는 경우에는, 앰프(227, 228, 229)의 출력 신호는 "1, 1, 1"이 되고, 입력부(221)가 심볼 "+y"를 수신하는 경우에는, 앰프(227, 228, 229)의 출력 신호는 "0, 1, 0"이 되고, 입력부(221)가 심볼 "-y"를 수신하는 경우에는, 앰프(227, 228, 229)의 출력 신호는 "1, 0, 1"이 되고, 입력부(221)가 심볼 "+z"를 수신하는 경우에는, 앰프(227, 228, 229)의 출력 신호는 "0, 0, 1"이 되고, 입력부(221)가 심볼 "-z"를 수신하는 경우에는, 앰프(227, 228, 229)의 출력 신호는 "1, 1, 0"이 된다. 도 7, 20에 도시한 바와 같이, 앰프(227)의 출력 신호는 송신부(20)에서의 시리얼 신호(S1)에 대응하고, 앰프(228)의 출력 신호는 송신부(20)에서의 시리얼 신호(S2)에 대응하고, 앰프(229)의 출력 신호는 송신부(20)에서의 시리얼 신호(S3)에 대응한다. 즉, 본 실시의 형태에서는, 도 7, 13에 도시한 바와 같이, 앰프(227, 228, 229)의 출력 신호는 송신부(20)에서의 시리얼 신호(S1, S3, S2)에 각각 대응했는데, 본 비교례에서는, 도 13, 20에 도시한 바와 같이, 앰프(227, 228, 229)의 출력 신호는 송신부(20)에서의 시리얼 신호(S1, S2, S3)에 각각 대응한다.
도 21은 송신부(20R)에서의 시리얼 신호(S1∼S3)에 관한 각 블록의 반도체 기판에서의 회로 배치의 한 예를 나타내는 것이다. 이 예에서는, 도 14에서의 가장 위의 단에, 시리얼라이저(SER1), 분배 회로(21), 회로(241), 출력부(DRV1), ESD 보호 회로(ESD1) 및 패드(PAD1)가 배치되고, 그 아래의 단에, 시리얼라이저(SER2), 분배 회로(22), 회로(242), 출력부(DRV2), ESD 보호 회로(ESD2) 및 패드(PAD2)가 배치되고, 그 아래의 단에, 시리얼라이저(SER3), 분배 회로(23), 회로(243), 출력부(DRV3), ESD 보호 회로(ESD3) 및 패드(PAD3)가 배치된다.
분배 회로(21∼23)와, 회로(241∼243) 사이에는, 배선 영역(240R)이 마련되어 있다. 이 배선 영역(240R)에는, 분배 회로(21∼23)로부터 회로(241∼243)에 신호를 전하는 복수의 배선이 배치된다. 배선 영역(240R)에서는, 분배 회로(21)로부터 회로(241, 242)에 신호가 전달되고, 분배 회로(22)로부터 회로(242, 243)에 신호가 전달되고, 분배 회로(23)로부터 회로(241, 243)에 신호가 전달된다. 이와 같이, 송신부(20R)에서는, 도 21에서 가장 아래의 단에 배치된 분배 회로(23)로부터, 가장 위의 단에 배치된 회로(241)에, 긴 배선을 통하여 신호가 전달된다.
이와 같이, 비교례에 관한 송신 장치(1R)에서는, 도 21에 도시한 바와 같이, 시리얼 신호(S1)를 생성하는 시리얼라이저(SER1), 시리얼 신호(S2)를 생성하는 시리얼라이저(SER2) 및 시리얼 신호(S3)를 생성하는 시리얼라이저(SER3)를 반도체 기판에서 이 순서로 배치함과 함께, 시리얼 신호(S1, S3)에 의거하여 동작하는 생성 회로(61), 시리얼 신호(S1, S2)에 의거하여 동작하는 생성 회로(62) 및 시리얼 신호(S2, S3)에 의거하여 동작하는 생성 회로(63)를 반도체 기판에서 이 순서로 배치하고 있다. 이에 의해, 송신부(20R)에서의 분배 회로(23) 및 회로(241)의 사이에, 긴 신호 경로가 마련된다. 이와 같이 긴 신호 경로는 고속의 신호를 전달하기 어렵다. 그 결과, 송신 장치(1R)를 이용한 통신 시스템에서의 심볼 레이트가 저하될 우려가 있다.
한편, 본 실시의 형태에 관한 송신 장치(1)에서는, 도 14에 도시한 바와 같이, 시리얼 신호(S1)를 생성하는 시리얼라이저(SER1), 시리얼 신호(S2)를 생성하는 시리얼라이저(SER2) 및 시리얼 신호(S3)를 생성하는 시리얼라이저(SER3)를 반도체 기판에서 이 순서로 배치함과 함께, 시리얼 신호(S1, S2)에 의거하여 동작하는 생성 회로(61), 시리얼 신호(S1, S3)에 의거하여 동작하는 생성 회로(62) 및 시리얼 신호(S2, S3)에 의거하여 동작하는 생성 회로(63)를 반도체 기판에서 이 순서로 배치하였다. 이에 의해, 본 실시의 형태에서는, 비교례의 경우와는 달리, 분배 회로(21∼23) 및 회로(241∼243)의 사이에, 긴 신호 경로가 없어지도록 할 수 있다. 예를 들면, 송신 장치(1R)(도 21)에서, 시리얼라이저(SER2) 및 분배 회로(22)의 배치 위치와, 시리얼라이저(SER3) 및 분배 회로(23)의 배치 위치를 교체함에 의해, 본 실시의 형태에 관한 송신 장치(1)(도 14)와 같이, 긴 신호 경로를 배제할 수 있다. 이에 의해, 분배 회로(21∼23) 및 회로(241∼243)의 사이의 각 신호 경로가 고속 신호를 전달하기 쉽게 할 수 있다. 그 결과, 본 실시의 형태에서는, 심볼 레이트를 높일 수 있다.
[효과]
이상과 같이 본 실시의 형태에서는, 복수의 동작 모드를 마련하고, 차동 신호 및 3상 신호에 의해 수신 장치에 대해 데이터를 송신할 수 있도록 했기 때문에, 다양한 인터페이스를 실현할 수 있다.
본 실시의 형태에서는, 시리얼 신호(S1)를 생성하는 시리얼라이저(SER1), 시리얼 신호(S2)를 생성하는 시리얼라이저(SER2) 및 시리얼 신호(S3)를 생성하는 시리얼라이저(SER3)를 반도체 기판에서 이 순서로 배치함과 함께, 시리얼 신호(S1, S2)에 의거하여 동작하는 생성 회로(61), 시리얼 신호(S1, S3)에 의거하여 동작하는 생성 회로(62) 및 시리얼 신호(S2, S3)에 의거하여 동작하는 생성 회로(63)를 반도체 기판에서 이 순서로 배치했기 때문에, 심볼 레이트를 높일 수 있다.
[변형례 1-1]
상기 실시의 형태에서는, 예를 들면, 1개의 시리얼라이저(SER1)가, 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA1)를 시리얼라이즈하여 시리얼 신호(S1)를 생성했지만, 이것으로 한정되는 것이 아니다. 이것에 대신하여, 예를 들면, 복수의 시리얼라이저를 이용하여 시리얼 신호(S1)를 생성해도 좋다. 시리얼 신호(S2∼S6)를 생성하는 회로에 관해서도 마찬가지이다. 이하에, 시리얼 신호(S1)를 생성하는 회로에 관해, 상세히 설명한다.
도 22는, 시리얼 신호(S1)를 생성하는 시리얼라이저부(120)의 한 구성례를 도시하는 것이다. 시리얼라이저부(120)는 4개의 시리얼라이저(121∼124)와, 셀렉터(125)를 가지고 있다.
시리얼라이저(121)는, 클록 신호(CLK2)에 의거하여, 패럴렐 신호(DATA11)를 시리얼라이즈하여 시리얼 신호(S121)를 생성하도록 구성된다. 시리얼라이저(121)에는, 어플리케이션에 응하여, 최대로 10비트의 비트폭 패럴렐 신호(DATA11)가 공급된다. 마찬가지로, 시리얼라이저(122)는, 클록 신호(CLK2)에 의거하여, 패럴렐 신호(DATA12)를 시리얼라이즈하여 시리얼 신호(S122)를 생성하도록 구성된다. 시리얼라이저(123)는, 클록 신호(CLK2)에 의거하여, 패럴렐 신호(DATA13)를 시리얼라이즈하여 시리얼 신호(S123)를 생성하도록 구성된다. 시리얼라이저(124)는, 클록 신호(CLK2)에 의거하여, 패럴렐 신호(DATA14)를 시리얼라이즈하여 시리얼 신호(S124)를 생성하도록 구성된다.
셀렉터(125)는, 제어 신호(SEL2)에 의거하여, 시리얼 신호(S121, S122, S123, S124) 중의 1개를 선택함에 의해 시리얼 신호(S1)를 생성하도록 구성된다. 구체적으로는, 셀렉터(125)는 시리얼 신호(S121), 시리얼 신호(S122), 시리얼 신호(S123), 시리얼 신호(S124)의 순서로 순회하도록 순차적으로 선택하고, 선택된 신호를 출력한다. 즉, 셀렉터(125)는 4 : 1의 시리얼라이저로서 동작한다.
이와 같이 구성함에 의해, 클록 신호(CLK2)의 주파수를 내릴 수 있고, 패럴렐 신호(DATA11∼DATA14)를 생성하는 처리부의 동작 주파수를 내릴 수 있다. 그 결과, 예를 들면, 통신 시스템에서의 심볼 레이트를 높일 수 있다.
[변형례 1-2]
상기 실시의 형태에서는, 도 5에 도시한 바와 같이, 예를 들면, 4개의 플립플롭(91∼94)을 이용하여, 플립플롭부(71)를 구성하였다. 플립플롭(91∼94)의 각각은 예를 들어 이른바 CMOS(Complementary Metal Oxide Semiconductor) 회로를 이용하여 구성할 수 있다. 이하에, 플립플롭(91)의 한 구성례에 관해 설명한다.
도 23은 플립플롭(91)의 한 구성례를 도시하는 것이다. 플립플롭(91)은 인버터(IV1∼IV8)와, 트랜지스터(MN1, MN2, MP1, MP2)를 가지고 있다. 트랜지스터(MN1, MN2)는 N형의 MOS 트랜지스터이고, 트랜지스터(MP1, MP2)는 P형의 MOS 트랜지스터이다.
인버터(IV1)의 입력 단자는 플립플롭(91)의 클록 입력 단자(CKI)에 접속되고, 출력 단자는 인버터(IV2)의 입력 단자, 트랜지스터(MN1, MP2)의 게이트, 인버터(IV5)의 반전 제어 단자 및 인버터(IV7)의 제어 단자에 접속된다. 인버터(IV2)의 입력 단자는 인버터(IV1)의 출력 단자, 트랜지스터(MN1, MP2)의 게이트, 인버터(IV5)의 반전 제어 단자 및 인버터(IV7)의 제어 단자에 접속되고, 출력 단자는 트랜지스터(MP1, MN2)의 게이트, 인버터(IV5)의 제어 단자 및 인버터(IV7)의 반전 제어 단자에 접속된다. 인버터(IV3)의 입력 단자는 플립플롭(91)의 입력 단자(DI)에 접속되고, 출력 단자는 트랜지스터(MN1, MP1)의 소스에 접속된다. 트랜지스터(MN1)의 게이트는 인버터(IV1)의 출력 단자에 접속되고, 소스는 트랜지스터 MP(1)의 소스 및 인버터(IV3)의 출력 단자에 접속되고, 드레인은 트랜지스터 MP(1)의 드레인, 인버터(IV4)의 입력 단자 및 인버터(IV5)의 출력 단자에 접속된다. 트랜지스터 MP(1)의 게이트는 인버터(IV2)의 출력 단자에 접속되고, 소스는 트랜지스터(MN1)의 소스 및 인버터(IV3)의 출력 단자에 접속되고, 드레인은 트랜지스터(MN1)의 드레인, 인버터(IV4)의 입력 단자 및 인버터(IV5)의 출력 단자에 접속된다. 인버터(IV4)의 입력 단자는 트랜지스터(MN1, MP1)의 드레인 및 인버터(IV5)의 출력 단자에 접속되고, 출력 단자는 인버터(IV5)의 입력 단자 및 트랜지스터(MN2, MP2)의 소스에 접속된다. 인버터(IV5)의 입력 단자는 인버터(IV4)의 출력 단자 및 트랜지스터(MN2, MP2)의 소스에 접속되고, 출력 단자는 인버터(IV4)의 입력 단자 및 트랜지스터(MN1, MP1)의 드레인에 접속되고, 제어 단자는 인버터(IV2)의 출력 단자에 접속되고, 반전 제어 단자는 인버터(IV1)의 출력 단자에 접속된다. 트랜지스터(MN2)의 게이트는 인버터(IV2)의 출력 단자에 접속되고, 소스는 트랜지스터(MP2)의 소스, 인버터(IV4)의 출력 단자 및 인버터(IV5)의 입력 단자에 접속되고, 드레인은 트랜지스터(MP2)의 드레인, 인버터(IV6)의 입력 단자 및 인버터(IV7)의 출력 단자에 접속된다. 트랜지스터(MP2)의 게이트는 인버터(IV1)의 출력 단자에 접속되고, 소스는 트랜지스터(MN2)의 소스, 인버터(IV4)의 출력 단자 및 인버터(IV5)의 입력 단자에 접속되고, 드레인은 트랜지스터(MN2)의 드레인, 인버터(IV6)의 입력 단자 및 인버터(IV7)의 출력 단자에 접속된다. 인버터(IV6)의 입력 단자는 트랜지스터(MN2, MP2)의 드레인 및 인버터(IV7)의 출력 단자에 접속되고, 출력 단자는 인버터(IV7, IV8)의 입력 단자에 접속된다. 인버터(IV7)의 입력 단자는 인버터(IV6)의 출력 단자 및 인버터(IV8)의 입력 단자에 접속되고, 출력 단자는 인버터(IV6)의 입력 단자 및 트랜지스터(MN2, MP2)의 드레인에 접속되고, 제어 단자는 인버터(IV1)의 출력 단자에 접속되고, 반전 제어 단자는 인버터(IV2)의 출력 단자에 접속된다. 인버터(IV8)의 입력 단자는 인버터(IV6)의 출력 단자 및 인버터(IV7)의 입력 단자에 접속되고, 출력 단자는 플립플롭(91)의 출력 단자(DO)에 접속된다.
[변형례 1-3]
상기 실시의 형태에서는, 도 5에 도시한 바와 같이, 생성 회로(61) 및 플립플롭부(71)를 구성했지만, 이것으로 한정되는 것이 아니다. 이하에, 본 변형례에 관해 설명한다.
도 24는 본 변형례에 관한 생성 회로(161)의 한 구성례를 도시하는 것이다. 생성 회로(161)는 상기 실시의 형태에 관한 생성 회로(61) 및 플립플롭부(71)에 대응하고 있다. 생성 회로(161)는 부정 논리곱 회로(162)와, 부정 논리합(NOR) 회로(163)와, 플립플롭(164∼167)을 가지고 있다.
부정 논리곱 회로(162)의 제1 입력 단자는 생성 회로(161)의 입력 단자(A1)에 접속되고, 제2 입력 단자는 생성 회로(161)의 입력 단자(A2)에 접속되고, 출력 단자는 플립플롭(164)의 제2 입력 단자 및 플립플롭(165)의 제1 입력 단자에 접속된다. 부정 논리합 회로(163)의 제1 입력 단자는 생성 회로(161)의 입력 단자(A1)에 접속되고, 제2 입력 단자는 생성 회로(161)의 입력 단자(A2)에 접속되고, 출력 단자는 플립플롭(166)의 제2 입력 단자 및 플립플롭(167)의 제1 입력 단자에 접속된다. 플립플롭(164)의 제1 입력 단자는 생성 회로(161)의 입력 단자(A1)에 접속되고, 제2 입력 단자는 부정 논리곱 회로(162)의 출력 단자에 접속된다. 플립플롭(165)의 제1 입력 단자는 부정 논리곱 회로(162)의 출력 단자에 접속되고, 제2 입력 단자는 생성 회로(161)의 입력 단자(A2)에 접속된다. 플립플롭(166)의 제1 입력 단자는 생성 회로(161)의 입력 단자(A1)에 접속되고, 제2 입력 단자는 부정 논리합 회로(163)의 출력 단자에 접속된다. 플립플롭(167)의 제1 입력 단자는 부정 논리합 회로(163)의 출력 단자에 접속되고, 제2 입력 단자는 생성 회로(161)의 입력 단자(A2)에 접속된다.
도 25는 플립플롭(164)의 한 구성례를 도시하는 것이다. 플립플롭(165)에 관해서도 마찬가지이다. 플립플롭(164)은 부정 논리곱 회로(ND1)를 가지고 있다. 부정 논리곱 회로(ND1)의 제1 입력 단자는, 플립플롭(164)의 제1 입력 단자(DI1)에 접속되고, 제2 입력 단자는 플립플롭(164)의 제2 입력 단자(DI2)에 접속되고, 출력 단자는 트랜지스터(MN1, MP1)의 소스에 접속된다.
도 26은 플립플롭(166)의 한 구성례를 도시하는 것이다. 플립플롭(167)에 관해서도 마찬가지이다. 플립플롭(166)은 부정 논리합 회로(NR1)를 가지고 있다. 부정 논리합 회로(NR1)의 제1 입력 단자는, 플립플롭(166)의 제1 입력 단자(DI1)에 접속되고, 제2 입력 단자는 플립플롭(166)의 제2 입력 단자(DI2)에 접속되고, 출력 단자는 트랜지스터(MN1, MP1)의 소스에 접속된다.
도 27은 생성 회로(161)의 한 동작례를 도시하는 것이다. 신호(SA1, SA2)는 생성 회로(161)의 입력 단자(A1, A2)에서의 입력 신호이다. 신호(ST1, ST2, ST3, ST4)는 생성 회로(161)의 출력 단자(T1, T2, T3, T4)에서의 출력 신호이다. 신호(SA1, SA2)가 "0, 0" 또는 "1, 1"인 경우에, 신호(ST1, ST2, ST3, ST4)가 "0, 0, 1, 1"이 된다. 이 경우에는, 신호(SIG1)의 전압은 중레벨 전압(VM)이 된다. 또한, 신호(SA1, SA2)가 "0, 1"인 경우에, 신호(ST1, ST2, ST3, ST4)가 "0, 1, 0, 1"이 된다. 이 경우에는, 신호(SIG1)의 전압은 저레벨 전압(VL)이 된다. 또한, 신호(SA1, SA2)가 "1, 0"인 경우에, 신호(ST1, ST2, ST3, ST4)가 "1, 0, 1, 0"이 된다. 이 경우에는, 신호(SIG1)의 전압은 고레벨 전압(VH)이 된다.
이 구성에 의해, 본 변형례에 관한 생성 회로(161)(도 24)에서는, 상기 실시의 형태의 경우(도 5)에 비해, 회로의 단수를 줄일 수 있다.
[변형례 1-4]
상기 실시의 형태에서는, 도 5에 도시한 바와 같이, 예를 들면, 4개의 플립플롭(91∼94)을 이용하여, 플립플롭부(71)를 구성하였다. 플립플롭(91∼94)의 각각은 예를 들어 이른바 TSPC(True Signal Phase Clock) 회로를 이용하여 구성할 수 있다. 이하에, 플립플롭(91)의 한 구성례에 관해 설명한다.
도 28은 플립플롭(91)의 한 구성례를 도시하는 것이다. 플립플롭(91)은, 인버터(IV11)와, 트랜지스터(MN11∼MN15, MP11∼MP14)를 가지고 있다. 트랜지스터(MN11∼MN15)는 N형의 MOS 트랜지스터이고, 트랜지스터(MP11∼MP14)는 P형의 MOS 트랜지스터이다.
인버터(IV11)의 입력 단자는 플립플롭(91)의 입력 단자(DI)에 접속되고, 출력 단자는 트랜지스터(MN11, MP12)의 게이트에 접속된다. 트랜지스터(MP11)의 게이트는 플립플롭(91)의 클록 입력 단자(CKI)에 접속되고, 소스에는 전원 전압(VDD)이 공급되고, 드레인은 트랜지스터(MP12)의 소스에 접속된다. 트랜지스터(MP12)의 게이트는 인버터(IV11)의 출력 단자에 접속되고, 소스는 트랜지스터(MP11)의 드레인에 접속되고, 드레인은 트랜지스터(MN11)의 드레인 및 트랜지스터(MN12)의 게이트에 접속된다. 트랜지스터(MN11)의 게이트는 인버터(IV11)의 출력 단자에 접속되고, 드레인은 트랜지스터(MP12)의 드레인 및 트랜지스터(MN12)에 게이트에 접속되고, 소스는 접지된다. 트랜지스터(MP13)의 게이트는 플립플롭(91)의 클록 입력 단자(CKI)에 접속되고, 소스에는 전원 전압(VDD)이 공급되고, 드레인은 트랜지스터(MN12)의 드레인 및 트랜지스터(MP14, MN15)의 게이트에 접속된다. 트랜지스터(MN12)의 게이트는 트랜지스터(MP12, MN11)의 드레인에 접속되고, 드레인은 트랜지스터(MP13)의 드레인 및 트랜지스터(MP14, MN15)의 게이트에 접속되고, 소스는 트랜지스터(MN13)의 드레인에 접속된다. 트랜지스터(MN13)의 게이트는 플립플롭(91)의 클록 입력 단자(CKI)에 접속되고, 드레인은 트랜지스터(MN12)의 소스에 접속되고, 소스는 접지된다. 트랜지스터(MP14)의 게이트는 트랜지스터(MN15)의 게이트 및 트랜지스터(MP13, MN12)의 드레인에 접속되고, 소스에는 전원 전압(VDD)이 공급되고, 드레인은 트랜지스터(MN14)의 드레인 및 플립플롭(91)의 출력 단자(DO)에 접속된다. 트랜지스터(MN14)의 게이트는 플립플롭(91)의 클록 입력 단자(CKI)에 접속되고, 드레인은 트랜지스터(MP14)의 드레인 및 플립플롭(91)의 출력 단자(DO)에 접속되고, 소스는 트랜지스터(MN15)의 드레인에 접속된다. 트랜지스터(MN15)의 게이트는 트랜지스터(MP14)의 게이트 및 트랜지스터(MP13, MN12)의 드레인에 접속되고, 드레인은 트랜지스터(MN14)의 소스에 접속되고, 소스는 접지된다.
이와 같은 TSPC 회로를 이용하여, 변형례 1-3에 관한 생성 회로(161)(도 24)를 구성해도 좋다.
도 29는 생성 회로(161)에서의 플립플롭(164)의 한 구성례를 도시하는 것이다. 플립플롭(165)에 관해서도 마찬가지이다. 플립플롭(164)은 부정 논리곱 회로(ND2)를 가지고 있다. 부정 논리곱 회로(ND2)의 제1 입력 단자는 플립플롭(164)의 제1 입력 단자(DI1)에 접속되고, 제2 입력 단자는 플립플롭(164)의 제2 입력 단자(DI2)에 접속되고, 출력 단자는 트랜지스터(MP12, MN11)의 게이트에 접속된다.
도 30은 생성 회로(161)에서의 플립플롭(166)의 한 구성례를 도시하는 것이다. 플립플롭(167)에 관해서도 마찬가지이다. 플립플롭(166)은 부정 논리합 회로(NR2)를 가지고 있다. 부정 논리합 회로(NR2)의 제1 입력 단자는 플립플롭(166)의 제1 입력 단자(DI1)에 접속되고, 제2 입력 단자는 플립플롭(166)의 제2 입력 단자(DI2)에 접속되고, 출력 단자는 트랜지스터(MP12, MN11)의 게이트에 접속된다.
[변형례 1-5]
상기 실시의 형태에서는, 도 5에 도시한 바와 같이, 생성 회로(61) 및 플립플롭부(71)에서는, 4개의 플립플롭(91∼94)을 마련했지만, 이것으로 한정되는 것이 아니다. 이하에, 본 변형례에 관해 설명한다.
도 31은 본 변형례에 관한 생성 회로(171)의 한 구성례를 도시하는 것이다. 생성 회로(171)는 상기 실시의 형태에 관한 생성 회로(61) 및 플립플롭부(71)에 대응하고 있다. 생성 회로(171)는 부정 논리곱 회로(172)와, 2개의 플립플롭(173, 174)을 가지고 있다.
부정 논리곱 회로(172)의 제1 입력 단자는 생성 회로(171)의 입력 단자(A1)에 접속되고, 제2 입력 단자는 생성 회로(171)의 입력 단자(A2)에 접속되고, 출력 단자는 플립플롭(173)의 제2 입력 단자 및 플립플롭(174)의 제1 입력 단자에 접속된다. 플립플롭(173)의 제1 입력 단자는 생성 회로(171)의 입력 단자(A1)에 접속되고, 제2 입력 단자는 부정 논리곱 회로(172)의 출력 단자에 접속되고, 제1 출력 단자는 셀렉터(101)에 접속되고, 제2 출력 단자는 셀렉터(102)에 접속된다. 플립플롭(174)의 제1 입력 단자는 부정 논리곱 회로(172)의 출력 단자에 접속되고, 제2 입력 단자는 생성 회로(171)의 입력 단자(A2)에 접속되고, 제1 출력 단자는 셀렉터(103)에 접속되고, 제2 출력 단자는 셀렉터(104)에 접속된다.
도 32는 플립플롭(173)의 한 구성례를 도시하는 것이다. 플립플롭(174)에 관해서도 마찬가지이다. 플립플롭(173)은 인버터(IV21∼IV26)와, 부정 논리곱 회로(ND23)와, 트랜지스터(MN21∼MN23, MP21∼MP23)를 가지고 있다. 트랜지스터(MN21∼MN23)는 N형의 MOS 트랜지스터이고, 트랜지스터(MP21∼MP23)는 P형의 MOS 트랜지스터이다.
인버터(IV21)의 입력 단자는 플립플롭(173)의 클록 입력 단자(CKI)에 접속되고, 출력 단자는 인버터(IV22)의 입력 단자, 트랜지스터(MN21, MP22, MN23)의 게이트 및 인버터(IV24)의 반전 제어 단자에 접속된다. 인버터(IV22)의 입력 단자는 인버터(IV21)의 출력 단자, 트랜지스터(MN21, MP22, MN23)의 게이트 및 인버터(IV24)의 반전 제어 단자에 접속되고, 출력 단자는 트랜지스터(MP21, MN22, MP23)의 게이트 및 인버터(IV24)의 제어 단자에 접속된다. 부정 논리곱 회로(ND23)의 제1 입력 단자는 플립플롭(173)의 제1 입력 단자(DI1)에 접속되고, 제2 입력 단자는 플립플롭(173)의 제2 입력 단자(DI2)에 접속되고, 출력 단자는 트랜지스터(MN21, MP21)의 소스에 접속된다. 트랜지스터(MN21)의 게이트는 인버터(IV21)의 출력 단자에 접속되고, 소스는 트랜지스터(MP21)의 소스 및 부정 논리곱 회로(ND3)의 출력 단자에 접속되고, 드레인은 트랜지스터(MP21)의 드레인, 인버터(IV23)의 입력 단자, 인버터(IV24)의 출력 단자 및 트랜지스터(MN23, MP23)의 소스에 접속된다. 인버터(IV23)의 입력 단자는 트랜지스터(MN21, MP21)의 드레인, 인버터(IV24)의 출력 단자 및 트랜지스터(MN23, MP23)의 소스에 접속되고, 출력 단자는 인버터(IV24)의 입력 단자 및 트랜지스터(MN22, MP22)의 소스에 접속된다. 인버터(IV24)의 입력 단자는 인버터(IV23)의 출력 단자 및 트랜지스터(MN22, MP22)의 소스에 접속되고, 출력 단자는 인버터(IV23)의 입력 단자, 트랜지스터(MN21, MP21)의 드레인 및 트랜지스터(MN23, MP23)의 소스에 접속되고, 제어 단자는 인버터(IV22)의 출력 단자에 접속되고, 반전 제어 단자는 인버터(IV21)의 출력 단자에 접속된다. 트랜지스터(MN22)의 게이트는 인버터(IV22)의 출력 단자에 접속되고, 소스는 트랜지스터(MP22)의 소스, 인버터(IV23)의 출력 단자 및 인버터(IV24)의 입력 단자에 접속되고, 드레인은 트랜지스터(MP22)의 드레인, 인버터(IV25)의 입력 단자, 인버터(IV26)의 출력 단자 및 플립플롭(173)의 제2 출력 단자(DO2)에 접속된다. 트랜지스터(MP22)의 게이트는 인버터(IV21)의 출력 단자에 접속되고, 소스는 트랜지스터(MN22)의 소스, 인버터(IV23)의 출력 단자 및 인버터(IV24)의 입력 단자에 접속되고, 드레인은 트랜지스터(MN22)의 드레인, 인버터(IV25)의 입력 단자, 인버터(IV26)의 출력 단자 및 플립플롭(173)의 제2 출력 단자(DO2)에 접속된다. 트랜지스터(MN23)의 게이트는 인버터(IV21)의 출력 단자에 접속되고, 소스는 트랜지스터(MP23)의 소스, 인버터(IV24)의 출력 단자, 인버터(IV23)의 입력 단자 및 트랜지스터(MN21, MP21)의 드레인에 접속되고, 드레인은 트랜지스터(MP23)의 드레인, 인버터(IV26)의 입력 단자, 인버터(IV25)의 출력 단자 및 플립플롭(173)의 제1 출력 단자(DO1)에 접속된다. 트랜지스터(MP23)의 게이트는 인버터(IV22)의 출력 단자에 접속되고, 소스는 트랜지스터(MN23)의 소스, 인버터(IV24)의 출력 단자, 인버터(IV23)의 입력 단자 및 트랜지스터(MN21, MP21)의 드레인에 접속되고, 드레인은 트랜지스터(MN23)의 드레인, 인버터(IV26)의 입력 단자, 인버터(IV25)의 출력 단자 및 플립플롭(173)의 제1 출력 단자(DO1)에 접속된다. 인버터(IV25)의 입력 단자는 트랜지스터(MN22, MP22)의 드레인, 인버터(IV26)의 출력 단자 및 플립플롭(173)의 제2 출력 단자(DO2)에 접속되고, 출력 단자는 인버터(IV26)의 입력 단자, 트랜지스터(MN23, MP23)의 드레인 및 플립플롭(173)의 제1 출력 단자(DO1)에 접속된다. 인버터(IV26)의 입력 단자는 트랜지스터(MN23, MP23)의 드레인, 인버터(IV25)의 출력 단자 및 플립플롭(173)의 제1 출력 단자(DO1)에 접속되고, 출력 단자는 인버터(IV25)의 입력 단자, 트랜지스터(MN22, MP22)의 드레인 및 플립플롭(173)의 제2 출력 단자(DO2)에 접속된다.
이 구성에 의해, 본 변형례에 관한 생성 회로(171)(도 31)에서는, 상기 실시의 형태의 경우(도 5)에 비해, 플립플롭의 수를 줄일 수 있고, 생성 회로(171)의 구성을 심플하게 할 수 있다.
[변형례 1-6]
상기 실시의 형태에서는, 송신 장치(1)는, 차동 신호에 의해 데이터를 송신하는 동작 모드(M1)와, 3상 신호에 의해 데이터를 송신하는 동작 모드(M2)를 갖도록 했지만, 이것으로 한정되는 것이 아니다. 예를 들면, 송신 장치(1)는, 또한, 단상 신호에 의해 데이터를 송신하는 동작 모드(동작 모드(M3))를 가지고 있어도 좋다. 이하에, 본 변형례에 관한 송신 장치(1A)에 관해 상세히 설명한다. 송신 장치(1A)는, 상기 실시의 형태에 관한 송신 장치(1)(도 1)와 마찬가지로, 처리부(10A)와, 송신부(20A)를 구비하고 있다.
처리부(10A)는, 상기 실시의 형태에 관한 처리부(10)(도 1)와 마찬가지로, 소정의 처리를 행함에 의해, 6조의 패럴렐 신호(DATA1∼DATA6)를 생성하도록 구성된다. 처리부(10A)는 처리 회로(11)와, 교체 회로(12A, 13A)를 가지고 있다.
교체 회로(12A)는, 동작 모드(M)가 동작 모드(M1(차동 모드)) 또는 동작 모드(M3)(단상 모드)인 경우에는, 패럴렐 신호(DT2) 및 패럴렐 신호(DT3)를 서로 교체하지 않고, 패럴렐 신호(DT2) 및 패럴렐 신호(DT3)를 그대로 출력한다. 이에 의해, 처리부(10A)는 패럴렐 신호(DT2)를 패럴렐 신호(DATA2)로서 출력함과 함께, 패럴렐 신호(DT3)를 패럴렐 신호(DATA3)로서 출력한다. 또한, 교체 회로(12A)는, 동작 모드(M)가 동작 모드(M2(3상 모드))인 경우에는, 패럴렐 신호(DT2) 및 패럴렐 신호(DT3)를 서로 교체한다. 이에 의해, 처리부(10A)는 패럴렐 신호(DT3)를 패럴렐 신호(DATA2)로서 출력함과 함께, 패럴렐 신호(DT2)를 패럴렐 신호(DATA3)로서 출력하도록 되어 있다.
마찬가지로, 교체 회로(13A)는, 동작 모드(M)가 동작 모드(M1(차동 모드)) 또는 동작 모드(M3)(단상 모드)인 경우에는, 패럴렐 신호(DT5) 및 패럴렐 신호(DT6)를 서로 교체하지 않고, 패럴렐 신호(DT5) 및 패럴렐 신호(DT6)를 그대로 출력한다. 이에 의해, 처리부(10A)는 패럴렐 신호(DT5)를 패럴렐 신호(DATA5)로서 출력함과 함께, 패럴렐 신호(DT6)를 패럴렐 신호(DATA6)로서 출력한다. 또한, 교체 회로(13A)는, 동작 모드(M)가 동작 모드(M2(3상 모드))인 경우에는, 패럴렐 신호(DT5) 및 패럴렐 신호(DT6)를 서로 교체한다. 이에 의해, 처리부(10A)는 패럴렐 신호(DT6)를 패럴렐 신호(DATA5)로서 출력함과 함께, 패럴렐 신호(DT5)를 패럴렐 신호(DATA6)로서 출력하도록 되어 있다.
송신부(20A)는, 상기 실시의 형태에 관한 송신부(20)와 마찬가지로, 패럴렐 신호(DATA1∼DATA6) 및 모드 제어 신호(MSEL)에 의거하여 신호(SIG1∼SIG6)를 생성하고, 이들 신호(SIG1∼SIG6)를 출력 단자(Tout1∼Tout6)로부터 각각 출력하도록 구성된다.
도 33은 송신부(20A)의 한 구성례를 도시하는 것이다. 송신부(20A)는, 셀렉터(36, 46, 56)와, 제어부(29A)를 가지고 있다. 제어 신호(MSW)는 동작 모드(M1(차동 모드)) 및 동작 모드(M3)(단상 모드)에서는 저레벨("0")로 설정되고, 동작 모드(M2(3상 모드))에서는 고레벨("1")로 설정된다. 제어 신호(MSW2)는 동작 모드(M1(차동 모드)) 및 동작 모드(M2(3상 모드))에서는 저레벨("0")로 설정되고, 동작 모드(M3)(단상 모드)에서는 고레벨("1")로 설정된다.
셀렉터(36)는, 제어 신호(MSW2)에 의거하여, 신호(P33, N33) 중의 일방을 선택하고, 선택된 신호를 출력하도록 구성된다. 구체적으로는, 셀렉터(36)는, 제어 신호(MSW2)가 저레벨("0")인 경우에, 신호(N33)를 선택하고, 제어 신호(MSW2)가 고레벨("1")인 경우에, 신호(P33)를 선택하도록 되어 있다. 마찬가지로, 셀렉터(46)는, 제어 신호(MSW2)에 의거하여, 신호(P43, N43) 중의 일방을 선택하고, 선택된 신호를 출력하도록 구성된다. 셀렉터(56)는, 제어 신호(MSW2)에 의거하여, 신호(P53, N53) 중의 일방을 선택하고, 선택된 신호를 출력하도록 구성된다.
제어부(29A)는, 모드 제어 신호(MSEL)에 의거하여, 3개의 동작 모드(M1∼M3) 중의 1개를 선택하고, 송신부(20A)가 그 선택된 동작 모드로 동작하도록, 송신부(20A)를 제어하도록 구성된다. 제어부(29A)는, 선택된 동작 모드에 응하여, 클록 신호(CLK), 제어 신호(MSW, MSW2, SEL) 및 전압(V1)을 생성하도록 되어 있다.
도 34는 송신 장치(1A)가 동작 모드(M3)(단상 모드)로 동작하는 경우의 통신 시스템(6)의 한 구성례를 도시하는 것이다. 통신 시스템(6)은 송신 장치(1A)와, 수신 장치(230)를 구비하고 있다. 수신 장치(230)는 입력부(231∼236)를 가지고 있다. 동작 모드(M3)에서는, 출력부(DRV1)가 신호(SIG1)를 단상 신호로서 송신하고, 입력부(231)가 이 신호(SIG1)를 수신한다. 신호(SIG2∼SIG6)에 관해서도 마찬가지이다.
도 35는 입력부(231)의 한 구성례를 도시하는 것이다. 또한, 이하에서는 입력부(231)를 예로 설명하는데, 입력부(232∼236)에 관해서도 마찬가지이다. 입력부(231)는 저항 소자(238)와, 앰프(239)를 가지고 있다. 저항 소자(238)는 통신 시스템(6)의 종단 저항으로서 기능하는 것이고, 저항치는 이 예에서는, 50[Ω] 정도이다. 저항 소자(238)의 일단은 입력 단자(Tin31) 등에 접속되고, 타단에는 바이어스 전압(V2)이 공급된다. 앰프(239)의 정 입력 단자는 저항 소자(238)의 일단 및 입력 단자(Tin31)에 접속되고, 부 입력 단자에는, 바이어스 전압(V3)이 공급된다.
이 구성에 의해, 통신 시스템(6)에서는, 단상 신호에 의해 데이터를 송수신할 수 있도록 되어 있다.
여기서, 셀렉터(34)는 본 개시에서의 「제4 출력 제어 회로」의 한 구체례에 대응한다. 셀렉터(35, 36)는 본 개시에서의 「제5 출력 제어 회로」의 한 구체례에 대응한다. 동작 모드(M3)는 본 개시에서의 「제3 동작 모드」의 한 구체례에 대응한다.
동작 모드(M1(차동 모드)) 및 동작 모드(M2(3상 모드))에서는, 송신부(20A)의 셀렉터(36)는 신호(N33)를 선택하고, 셀렉터(46)는 신호(N43)를 선택하고, 셀렉터(56)는 신호(N53)를 선택한다. 이에 의해, 송신부(20A)는, 동작 모드(M1(차동 모드))에서, 상기 실시의 형태의 경우(도 15a, 15b, 16)와 마찬가지로 동작하고, 동작 모드(M2(3상 모드))에서, 상기 실시의 형태의 경우(도 17)와 마찬가지로 동작한다.
도 36은 동작 모드(M3)에서의 송신부(20A)의 한 동작례를 도시하는 것이다. 동작 모드(M3)에서는, 송신부(20A)는 수신 장치에 대해 단상 신호에 의해 데이터를 송신한다.
동작 모드(M3)에서는, 제어부(29A)는 클록 신호(CLK)와, 저레벨("0")의 제어 신호(MSW)와, 고레벨("1")의 제어 신호(MSW2)와, 소정의 레벨의 제어 신호(SEL)를 생성한다.
시리얼라이저(SER1∼SER6)는 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA1∼DATA6)를 시리얼라이즈함에 의해 시리얼 신호(S1∼S6)를 각각 생성한다.
제어 신호(MSW)가 저레벨("0")이기 때문에, 분배 회로(21)는 시리얼 신호(S1)를 플립플롭(31)에 공급하고, 분배 회로(22)는 시리얼 신호(S2)를 플립플롭(32)에 공급하고, 분배 회로(23)는 시리얼 신호(S3)를 플립플롭(41)에 공급하고, 분배 회로(24)는 시리얼 신호(S4)를 플립플롭(42)에 공급하고, 분배 회로(25)는 시리얼 신호(S5)를 플립플롭(51)에 공급하고, 분배 회로(26)는 시리얼 신호(S6)를 플립플롭(52)에 공급한다.
플립플롭(31)은, 클록 신호(CLK)에 의거하여, 분배 회로(21)의 출력 신호(시리얼 신호(S1))를 샘플링하고, 샘플링된 신호를 신호(P31)로서 출력함과 함께, 그 신호(P31)의 반전 신호를 신호(N31)로서 출력한다. 셀렉터(34)는, 제어 신호(SEL)에 의거하여, 신호(P31)를 선택함에 의해 신호(S34)를 생성한다.
제어 신호(MSW)가 저레벨("0")이기 때문에, 출력부(DRV1)는 신호(S34)에 의거하여 신호(SIG1)를 생성한다. 구체적으로는, 출력부(DRV1)는 신호(S34)에 포함되는 신호(P34)가 고레벨이고, 신호(N34)가 저레벨인 경우에는, 신호(SIG1)의 전압을 고레벨 전압(VH)으로 하고, 신호(S34)에 포함되는 신호(P34)가 저레벨이고, 신호(N34)가 고레벨인 경우에는, 신호(SIG1)의 전압을 저레벨 전압(VL)으로 한다. 이와 같이 하여, 송신부(20A)는 신호(SIG1)를 단상 신호로서 송신한다.
플립플롭(32)은, 클록 신호(CLK)에 의거하여, 분배 회로(22)의 출력 신호(시리얼 신호(S2))를 샘플링하고, 샘플링된 신호를 출력한다. 래치(33)는, 클록 신호(CLK)에 의거하여, 플립플롭(32)의 출력 신호를 래치하고, 래치된 신호를 신호(P33)로서 출력함과 함께, 그 신호(P33)의 반전 신호를 신호(N33)로서 출력한다. 셀렉터(36)는 제어 신호(MSW2)에 의거하여 신호(P33)를 선택한다. 셀렉터(35)는, 제어 신호(SEL)에 의거하여, 셀렉터(36)에 의해 선택된 신호(P33)에 의거하여 신호(S35)를 생성한다. 출력부(DRV2)는 신호(S35)에 의거하여 신호(SIG2)를 생성한다. 이와 같이 하여, 송신부(20A)는 신호(SIG2)를 단상 신호로서 송신한다.
이상, 신호(SIG1, SIG2)를 예로 들어 설명했는데, 신호(SIG3∼SIG6)에 관해서도 마찬가지이다.
이와 같이, 동작 모드(M3)에서는, 송신 장치(1A)는 수신 장치에 대해 단상 신호에 의해 데이터를 송신한다.
[변형례 1-7]
상기 실시의 형태에서는, 송신 장치(1)는 복수의 동작 모드를 갖도록 했지만, 이것으로 한정되는 것이 아니다. 이것에 대신하여, 예를 들면, 복수의 동작 모드를 마련하지 않고, 3상 신호에 의해 데이터를 송신하도록 구성해도 좋다. 이하에, 본 변형례에 관한 송신 장치(1B)에 관해 상세히 설명한다.
도 37은 송신 장치(1B)의 한 구성례를 도시하는 것이다. 송신 장치(1B)는 처리부(10B)와, 송신부(20B)를 가지고 있다.
처리부(10B)는, 상기 실시의 형태에 관한 처리부(10)와 마찬가지로, 소정의 처리를 행함에 의해, 6조의 패럴렐 신호(DATA1∼DATA6)를 생성하도록 구성된다. 처리부(10B)는 교체 회로(12B, 13B)를 가지고 있다. 교체 회로(12B)는 패럴렐 신호(DT2) 및 패럴렐 신호(DT3)를 서로 교체하도록 구성된다. 이에 의해, 처리부(10B)는 패럴렐 신호(DT3)를 패럴렐 신호(DATA2)로서 출력함과 함께, 패럴렐 신호(DT2)를 패럴렐 신호(DATA3)로서 출력하도록 되어 있다. 마찬가지로, 교체 회로(13B)는 패럴렐 신호(DT5) 및 패럴렐 신호(DT6)를 서로 교체하도록 구성된다. 이에 의해, 처리부(10B)는 패럴렐 신호(DT6)를 패럴렐 신호(DATA5)로서 출력함과 함께, 패럴렐 신호(DT5)를 패럴렐 신호(DATA6)로서 출력하도록 되어 있다.
송신부(20B)는 패럴렐 신호(DATA1∼DATA6)에 의거하여 신호(SIG1∼SIG6)를 생성하고, 이들 신호(SIG1∼SIG6)를 출력 단자(Tout1∼Tout6)로부터 각각 출력하도록 구성된다. 송신부(20B)는 수신 장치에 대해 3상 신호에 의해 데이터를 송신하도록 되어 있다.
도 38은 송신부(20B)의 한 구성례를 도시하는 것이다. 송신부(20B)는 시리얼라이저(SER1∼SER6)와, 생성 회로(61∼66)와, 플립플롭(F/F)부(71∼76)와, 출력부(DRV1B∼DRV6B)와, 제어부(29B)를 가지고 있다.
시리얼라이저(SER1)는, 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA1)를 시리얼라이즈하여 시리얼 신호(S1)를 생성하고, 이 시리얼 신호(S1)를 생성 회로(61, 62)에 공급하도록 구성된다. 시리얼라이저(SER2)는, 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA2)를 시리얼라이즈하여 시리얼 신호(S2)를 생성하고, 이 시리얼 신호(S2)를 생성 회로(61, 63)에 공급하도록 구성된다. 시리얼라이저(SER3)는, 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA3)를 시리얼라이즈하여 시리얼 신호(S3)를 생성하고, 이 시리얼 신호(S3)를 생성 회로(62, 63)에 공급하도록 구성된다. 시리얼라이저(SER4)는, 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA4)를 시리얼라이즈하여 시리얼 신호(S4)를 생성하고, 이 시리얼 신호(S4)를 생성 회로(64, 65)에 공급하도록 구성된다. 시리얼라이저(SER5)는, 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA5)를 시리얼라이즈하여 시리얼 신호(S5)를 생성하고, 이 시리얼 신호(S5)를 생성 회로(64, 66)에 공급하도록 구성된다. 시리얼라이저(SER6)는, 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA6)를 시리얼라이즈하여 시리얼 신호(S6)를 생성하고, 이 시리얼 신호(S6)를 생성 회로(65, 66)에 공급하도록 구성된다.
생성 회로(61)는, 시리얼 신호(S1) 및 시리얼 신호(S2)에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(61)의 입력 단자(A1)는 시리얼라이저(SER1)에 접속되고, 입력 단자(A2)는 시리얼라이저(SER2)에 접속된다. 플립플롭부(71)는, 클록 신호(CLK)에 의거하여, 생성 회로(61)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S71)를 출력하도록 구성된다.
생성 회로(62)는, 시리얼 신호(S3) 및 시리얼 신호(S1)에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(62)의 입력 단자(A1)는 시리얼라이저(SER3)에 접속되고, 입력 단자(A2)는 시리얼라이저(SER1)에 접속된다. 플립플롭부(72)는, 클록 신호(CLK)에 의거하여, 생성 회로(62)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S72)를 출력하도록 구성된다.
생성 회로(63)는, 시리얼 신호(S2) 및 시리얼 신호(S3)에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(63)의 입력 단자(A1)는 시리얼라이저(SER2)에 접속되고, 입력 단자(A2)는 시리얼라이저(SER3)에 접속된다. 플립플롭부(73)는, 클록 신호(CLK)에 의거하여, 생성 회로(63)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S73)를 출력하도록 구성된다.
생성 회로(64)는, 시리얼 신호(S4) 및 시리얼 신호(S5)에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(64)의 입력 단자(A1)는 시리얼라이저(SER4)에 접속되고, 입력 단자(A2)는 시리얼라이저(SER5)에 접속된다. 플립플롭부(74)는, 클록 신호(CLK)에 의거하여, 생성 회로(64)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S74)를 출력하도록 구성된다.
생성 회로(65)는, 시리얼 신호(S6) 및 시리얼 신호(S4)에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(65)의 입력 단자(A1)는 시리얼라이저(SER6)에 접속되고, 입력 단자(A2)는 시리얼라이저(SER4)에 접속된다. 플립플롭부(75)는, 클록 신호(CLK)에 의거하여, 생성 회로(65)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S75)를 출력하도록 구성된다.
생성 회로(66)는, 시리얼 신호(S5) 및 시리얼 신호(S6)에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(66)의 입력 단자(A1)는 시리얼라이저(SER5)에 접속되고, 입력 단자(A2)는 시리얼라이저(SER6)에 접속된다. 플립플롭부(76)는, 클록 신호(CLK)에 의거하여, 생성 회로(66)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S76)를 출력하도록 구성된다.
출력부(DRV1B)는, 플립플롭부(71)로부터 출력된 신호(S71)에 의거하여, 출력 단자(Tout1)의 전압을 설정하도록 구성된다. 출력부(DRV2B)는, 플립플롭부(72)로부터 출력된 신호(S72)에 의거하여, 출력 단자(Tout2)의 전압을 설정하도록 구성된다. 출력부(DRV3B)는, 플립플롭부(73)로부터 출력된 신호(S73)에 의거하여, 출력 단자(Tout3)의 전압을 설정하도록 구성된다. 출력부(DRV4B)는, 플립플롭부(74)로부터 출력된 신호(S74)에 의거하여, 출력 단자(Tout4)의 전압을 설정하도록 구성된다. 출력부(DRV5B)는, 플립플롭부(75)로부터 출력된 신호(S75)에 의거하여, 출력 단자(Tout5)의 전압을 설정하도록 구성된다. 출력부(DRV6B)는, 플립플롭부(76)로부터 출력된 신호(S76)에 의거하여, 출력 단자(Tout6)의 전압을 설정하도록 구성된다.
도 39는 출력부(DRV1B)의 한 구성례를 도시하는 것이다. 이 도 39는, 설명의 편의상, 생성 회로(61) 및 플립플롭부(71)도 도시하고 있다. 출력부(DRV1B)는, 트랜지스터(111, 114, 115, 118)와, 저항 소자(112, 113, 116, 117)를 가지고 있다. 출력부(DRV1B)는, 상기 실시의 형태에 관한 출력부(DRV1)(도 5)로부터, 셀렉터(101∼104)를 생략한 것이다. 출력부(DRV2B∼DRV6B)에 관해서도 마찬가지이다.
제어부(29B)(도 38)는 송신부(20B)를 제어하도록 구성된다. 제어부(29B)는 클록 신호(CLK) 및 전압(V1)을 생성하도록 되어 있다.
[변형례 1-8]
상기 실시의 형태에서는, 송신부(20)에 6개의 출력부(DRV1∼DRV6)을 마련했지만, 이것으로 한정되는 것이 아니고, 이것에 대신하여, 예를 들면, 도 40에 도시하는 송신부(20C)와 같이, 4개의 출력부(DRV1∼DRV4)를 마련해도 좋다. 이 송신부(20C)는, 상기 실시의 형태에 관한 송신부(20)(도 3)로부터, 시리얼라이저(SER5, SER6), 생성 회로(64∼66), 플립플롭부(74∼76), 플립플롭(51, 52), 래치(53), 셀렉터(54, 55) 및 출력부(DRV5, DRV6)를 생략한 것이다. 이 예에서는, 출력부(DRV4)에 공급되는 신호(S74)에 포함되는 4개의 신호를 전부 "0"으로 설정하고 있다. 이 구성에 의해, 송신부(20C)는, 동작 모드(M1)에서는, 신호(SIG1, SIG2)가 차동 신호를 구성하고, 신호(SIG3, SIG4)가 차동 신호를 구성한다. 또한, 동작 모드(M2)에서는, 신호(SIG1∼SIG3)가 3상 신호를 구성한다.
또한, 예를 들면, 도 41에 도시하는 송신부(20D)와 같이, 3개의 출력부(DRV1∼DRV3)를 마련해도 좋다. 이 송신부(20D)는, 상기 실시의 형태에 관한 송신부(20)(도 3)로부터, 시리얼라이저(SER4∼SER6), 생성 회로(64∼66), 플립플롭부(74∼76), 플립플롭(41, 42), 래치(43), 셀렉터(44, 45), 플립플롭(51, 52), 래치(53), 셀렉터(54, 55) 및 출력부(DRV4∼DRV6)를 생략한 것이다. 이 예에서는, 출력부(DRV3)에 공급되는 신호(S44)에 포함되는 2개의 신호를 전부 "0"으로 설정하고 있다. 이 구성에 의해, 송신부(20D)는, 동작 모드(M1)에서는, 신호(SIG1, SIG2)가 차동 신호를 구성한다. 또한, 동작 모드(M2)에서는, 신호(SIG1∼SIG3)가 3상 신호를 구성한다.
[변형례 1-9]
상기 실시의 형태에서는, 송신부(20)에 6개의 시리얼라이저(SER1∼SER6)를 마련하고, 분배 회로(21∼26)가 시리얼라이저(SER1∼SER6)의 출력 신호를 분배하도록 했지만, 이것으로 한정되는 것이 아니다. 이하에, 본 변형례에 관한 송신부(20E)에 관해 상세히 설명한다.
도 42는 송신부(20E)의 한 구성례를 도시하는 것이다. 송신부(20E)는 분배 회로(131∼136)와, 시리얼라이저(SER11∼SER16)와, 시리얼라이저(SER21∼26)를 가지고 있다.
분배 회로(131)는, 제어 신호(MSW)에 의거하여, 패럴렐 신호(DATA1)를 시리얼라이저(SER21) 또는 시리얼라이저(SER11)에 선택적으로 공급하도록 구성된다. 분배 회로(131)는, 제어 신호(MSW)가 고레벨("1")인 경우에, 패럴렐 신호(DATA1)를 시리얼라이저(SER11)에 공급하고, 제어 신호(MSW)가 저레벨("0")인 경우에, 패럴렐 신호(DATA1)를 시리얼라이저(SER21)에 공급하도록 되어 있다. 마찬가지로, 분배 회로(132)는, 제어 신호(MSW)에 의거하여, 패럴렐 신호(DATA2)를 시리얼라이저(SER22) 또는 시리얼라이저(SER12)에 선택적으로 공급하도록 구성된다. 분배 회로(133)는, 제어 신호(MSW)에 의거하여, 패럴렐 신호(DATA3)를 시리얼라이저(SER23) 또는 시리얼라이저(SER13)에 선택적으로 공급하도록 구성된다. 분배 회로(134)는, 제어 신호(MSW)에 의거하여, 패럴렐 신호(DATA4)를 시리얼라이저(SER24) 또는 시리얼라이저(SER14)에 선택적으로 공급하도록 구성된다. 분배 회로(135)는, 제어 신호(MSW)에 의거하여, 패럴렐 신호(DATA5)를 시리얼라이저(SER25) 또는 시리얼라이저(SER15)에 선택적으로 공급하도록 구성된다. 분배 회로(136)는, 제어 신호(MSW)에 의거하여, 패럴렐 신호(DATA6)를 시리얼라이저(SER26) 또는 시리얼라이저(SER16)에 선택적으로 공급하도록 구성된다.
시리얼라이저(SER21)는, 동작 모드(M2)에서, 클록 신호(CLK)에 의거하여, 분배 회로(131)의 출력 신호(패럴렐 신호(DATA1))를 시리얼라이즈하여 시리얼 신호를 생성하고, 생성한 시리얼 신호를 생성 회로(61, 62)에 공급하도록 구성된다. 시리얼라이저(SER22)는, 동작 모드(M2)에서, 클록 신호(CLK)에 의거하여, 분배 회로(132)의 출력 신호(패럴렐 신호(DATA2))를 시리얼라이즈하여 시리얼 신호를 생성하고, 생성한 시리얼 신호를 생성 회로(61, 63)에 공급하도록 구성된다. 시리얼라이저(SER23)는, 동작 모드(M2)에서, 클록 신호(CLK)에 의거하여, 분배 회로(133)의 출력 신호(패럴렐 신호(DATA3))를 시리얼라이즈하여 시리얼 신호를 생성하고, 생성한 시리얼 신호를 생성 회로(62, 63)에 공급하도록 구성된다. 시리얼라이저(SER24)는, 동작 모드(M2)에서, 클록 신호(CLK)에 의거하여, 분배 회로(134)의 출력 신호(패럴렐 신호(DATA4))를 시리얼라이즈하여 시리얼 신호를 생성하고, 생성한 시리얼 신호를 생성 회로(64, 65)에 공급하도록 구성된다. 시리얼라이저(SER25)는, 동작 모드(M2)에서, 클록 신호(CLK)에 의거하여, 분배 회로(135)의 출력 신호(패럴렐 신호(DATA5))를 시리얼라이즈하여 시리얼 신호를 생성하고, 생성한 시리얼 신호를 생성 회로(64, 66)에 공급하도록 구성된다. 시리얼라이저(SER26)는, 동작 모드(M2)에서, 클록 신호(CLK)에 의거하여, 분배 회로(136)의 출력 신호(패럴렐 신호(DATA6))를 시리얼라이즈하여 시리얼 신호를 생성하고, 생성한 시리얼 신호를 생성 회로(65, 66)에 공급하도록 구성된다.
시리얼라이저(SER11)는, 동작 모드(M1)에서, 클록 신호(CLK)에 의거하여, 분배 회로(131)의 출력 신호(패럴렐 신호(DATA1))를 시리얼라이즈하여 시리얼 신호를 생성하고, 생성한 시리얼 신호를 플립플롭(31)에 공급하도록 구성된다. 시리얼라이저(SER12)는, 동작 모드(M1)에서, 클록 신호(CLK)에 의거하여, 분배 회로(132)의 출력 신호(패럴렐 신호(DATA2))를 시리얼라이즈하여 시리얼 신호를 생성하고, 생성한 시리얼 신호를 플립플롭(32)에 공급하도록 구성된다. 시리얼라이저(SER13)는, 동작 모드(M1)에서, 클록 신호(CLK)에 의거하여, 분배 회로(133)의 출력 신호(패럴렐 신호(DATA3))를 시리얼라이즈하여 시리얼 신호를 생성하고, 생성한 시리얼 신호를 플립플롭(41)에 공급하도록 구성된다. 시리얼라이저(SER14)는, 동작 모드(M1)에서, 클록 신호(CLK)에 의거하여, 분배 회로(134)의 출력 신호(패럴렐 신호(DATA4))를 시리얼라이즈하여 시리얼 신호를 생성하고, 생성한 시리얼 신호를 플립플롭(42)에 공급하도록 구성된다. 시리얼라이저(SER15)는, 동작 모드(M1)에서, 클록 신호(CLK)에 의거하여, 분배 회로(135)의 출력 신호(패럴렐 신호(DATA5))를 시리얼라이즈하여 시리얼 신호를 생성하고, 생성한 시리얼 신호를 플립플롭(51)에 공급하도록 구성된다. 시리얼라이저(SER16)는, 동작 모드(M1)에서, 클록 신호(CLK)에 의거하여, 분배 회로(136)의 출력 신호(패럴렐 신호(DATA6))를 시리얼라이즈하여 시리얼 신호를 생성하고, 생성한 시리얼 신호를 플립플롭(52)에 공급하도록 구성된다.
여기서, 시리얼라이저(SER21)는 본 개시에서의 「제1 시리얼라이저」의 한 구체례에 대응한다. 시리얼라이저(SER22)는 본 개시에서의 「제2 시리얼라이저」의 한 구체례에 대응한다. 시리얼라이저(SER23)는 본 개시에서의 「제3 시리얼라이저」의 한 구체례에 대응한다. 시리얼라이저(SER11)는 본 개시에서의 「제4 시리얼라이저」의 한 구체례에 대응한다. 시리얼라이저(SER12)는 본 개시에서의 「제5 시리얼라이저」의 한 구체례에 대응한다. 시리얼라이저(SER21)로부터 출력되는 시리얼 신호는 본 개시에서의 「제1 시리얼 신호」의 한 구체례에 대응한다. 시리얼라이저(SER22)로부터 출력되는 시리얼 신호는 본 개시에서의 「제2 시리얼 신호」의 한 구체례에 대응한다. 시리얼라이저(SER23)로부터 출력되는 시리얼 신호는 본 개시에서의 「제3 시리얼 신호」의 한 구체례에 대응한다. 시리얼라이저(SER11)로부터 출력되는 시리얼 신호는 본 개시에서의 「제4 시리얼 신호」의 한 구체례에 대응한다. 시리얼라이저(SER12)로부터 출력되는 시리얼 신호는 본 개시에서의 「제5 시리얼 신호」의 한 구체례에 대응한다. 동작 모드(M2)는 본 개시에서의 「제1 동작 모드」의 한 구체례에 대응한다. 동작 모드(M1)는 본 개시에서의 「제2 동작 모드」의 한 구체례에 대응한다.
[기타 변형례]
또한, 이들 변형례 중의 2 이상을 조합해도 좋다.
<2. 제2 실시의 형태>
다음으로, 제2 실시의 형태에 관한 송신 장치(300)에 관해 설명한다. 본 실시의 형태에 관한 송신 장치(300)는 입력 단자의 순번이 다른 다양한 수신 장치 사이에서 통신을 할 수가 있도록 구성된 것이다. 또한, 상기 제1 실시의 형태에 관한 송신 장치(1)와 실질적으로 동일한 구성 부분에는 동일한 부호를 붙이고, 적절히 설명을 생략한다.
도 43a∼43f는 송신 장치(300)가 적용되는 통신 시스템(3)의 한 구성례를 도시하는 것이다. 통신 시스템(3)은 3상 신호를 이용하여 통신을 행하도록 구성된다. 통신 시스템(3)은 송신 장치(300)와, 수신 장치(400)를 가지고 있다. 송신 장치(300)는, 수신 장치(400)에 대해, 신호(SIG1∼SIG3)를 3상 신호로서 송신하고, 수신 장치(400)는 이들 신호(SIG1∼SIG3)를 수신하도록 되어 있다.
송신 장치(300) 및 수신 장치(400)는 다양한 벤더로부터 공급되기 때문에, 도 43a∼43f에 도시한 바와 같이, 송신 장치(300)의 출력 단자(Tout1, Tout2, Tout3)의 순번이 수신 장치(400)의 입력 단자(Tin21, Tin22, Tin23)의 순번과 다른 경우가 있을 수 있다.
도 43a에 도시한 통신 시스템(2A)에서는, 수신 장치(400A)의 입력 단자는 입력 단자(Tin21, Tin22, Tin23)의 순서로 나열되어 있다. 이 경우에는, 송신 장치(300)의 출력 단자(Tout1)는 수신 장치(400A)의 입력 단자(Tin21)와 전송 선로(201)를 통하여 접속되고, 송신 장치(300)의 출력 단자(Tout2)는 수신 장치(400A)의 입력 단자(Tin22)와 전송 선로(202)를 통하여 접속되고, 송신 장치(300)의 출력 단자(Tout3)는 수신 장치(400A)의 입력 단자(Tin23)와 전송 선로(203)를 통하여 접속된다.
도 43b에 도시한 통신 시스템(2B)에서는, 수신 장치(400B)의 입력 단자는 입력 단자(Tin21, Tin23, Tin22)의 순서로 나열되어 있다. 이 경우에는, 송신 장치(300)의 출력 단자(Tout1)는 수신 장치(400B)의 입력 단자(Tin21)와 전송 선로(201)를 통하여 접속되고, 송신 장치(300)의 출력 단자(Tout2)는 수신 장치(400B)의 입력 단자(Tin23)와 전송 선로(202)를 통하여 접속되고, 송신 장치(300)의 출력 단자(Tout3)는 수신 장치(400B)의 입력 단자(Tin22)와 전송 선로(203)를 통하여 접속된다.
도 43c에 도시한 통신 시스템(2C)에서는, 수신 장치(400C)의 입력 단자는 입력 단자(Tin22, Tin21, Tin23)의 순서로 나열되어 있다. 이 경우에는, 송신 장치(300)의 출력 단자(Tout1)는 수신 장치(400C)의 입력 단자(Tin22)와 전송 선로(201)를 통하여 접속되고, 송신 장치(300)의 출력 단자(Tout2)는 수신 장치(400C)의 입력 단자(Tin21)와 전송 선로(202)를 통하여 접속되고, 송신 장치(300)의 출력 단자(Tout3)는 수신 장치(400C)의 입력 단자(Tin23)와 전송 선로(203)를 통하여 접속된다.
도 43d에 도시한 통신 시스템(2D)에서는, 수신 장치(400D)의 입력 단자는 입력 단자(Tin22, Tin23, Tin21)의 순서로 나열되어 있다. 이 경우에는, 송신 장치(300)의 출력 단자(Tout1)는 수신 장치(400D)의 입력 단자(Tin22)와 전송 선로(201)를 통하여 접속되고, 송신 장치(300)의 출력 단자(Tout2)는 수신 장치(400D)의 입력 단자(Tin23)와 전송 선로(202)를 통하여 접속되고, 송신 장치(300)의 출력 단자(Tout3)는 수신 장치(400D)의 입력 단자(Tin21)와 전송 선로(203)를 통하여 접속된다.
도 43e에 도시한 통신 시스템(2E)에서는, 수신 장치(400E)의 입력 단자는 입력 단자(Tin23, Tin21, Tin22)의 순서로 나열되어 있다. 이 경우에는, 송신 장치(300)의 출력 단자(Tout1)는 수신 장치(400E)의 입력 단자(Tin23)와 전송 선로(201)를 통하여 접속되고, 송신 장치(300)의 출력 단자(Tout2)는 수신 장치(400E)의 입력 단자(Tin21)와 전송 선로(202)를 통하여 접속되고, 송신 장치(300)의 출력 단자(Tout3)는 수신 장치(400E)의 입력 단자(Tin22)와 전송 선로(203)를 통하여 접속된다.
도 43f에 도시한 통신 시스템(2F)에서는, 수신 장치(400F)의 입력 단자는 입력 단자(Tin23, Tin22, Tin21)의 순서로 나열되어 있다. 이 경우에는, 송신 장치(300)의 출력 단자(Tout1)는 수신 장치(400F)의 입력 단자(Tin23)와 전송 선로(201)를 통하여 접속되고, 송신 장치(300)의 출력 단자(Tout2)는 수신 장치(400F)의 입력 단자(Tin22)와 전송 선로(202)를 통하여 접속되고, 송신 장치(300)의 출력 단자(Tout3)는 수신 장치(400F)의 입력 단자(Tin21)와 전송 선로(203)를 통하여 접속된다.
송신 장치(300)는 신호(SIG1, SIG2, SIG3)의 사이에서 신호 패턴을 교체할 수 있도록 구성된다. 이에 의해, 통신 시스템(2)에서는, 예를 들면, 송신 장치(300)와 수신 장치(400) 사이의 배선이 교차하지 않도록 할 수 있게 되어 있다.
도 44는 송신 장치(300)의 한 구성례를 도시하는 것이다. 송신 장치(300)는 처리부(310)와, 송신부(320)를 구비하고 있다.
처리부(310)는, 소정의 처리를 행함에 의해, 3조의 패럴렐 신호(DATA1∼DATA3)를 생성하도록 구성된다. 패럴렐 신호(DATA1∼DATA3)의 각각은 이 예에서는 최대로 8비트의 비트폭을 갖는 신호이다. 처리부(310)는 처리 회로(311)와, 교체 회로(312)와, 교체 회로(313)를 가지고 있다.
처리 회로(311)는, 소정의 처리를 행함에 의해, 3조의 패럴렐 신호(DT11∼DT13)를 생성하도록 구성된다. 패럴렐 신호(DT11∼DT13)의 각각은, 3조의 패럴렐 신호(DATA1∼DATA3)의 각각과 마찬가지로, 이 예에서는 최대로 8비트의 비트폭을 갖는 신호이다.
교체 회로(312)는, 상기 제1 실시의 형태에 관한 교체 회로(12)와 마찬가지로, 패럴렐 신호(DT2) 및 패럴렐 신호(DT3)를 서로 교체하고, 패럴렐 신호(DT3)를 패럴렐 신호(DT2A)로서 출력함과 함께, 패럴렐 신호(DT2)를 패럴렐 신호(DT3A)로서 출력하도록 구성된다.
교체 회로(313)는, 모드 제어 신호(MSEL)(2)에 의거하여, 패럴렐 신호(DT1, DT2A, DT3A)를 교체하도록 구성된다. 모드 제어 신호(MSEL)(2)는 수신 장치(400)에서의 입력 단자(Tin21, Tin22, Tin23)의 순번에 응한 신호이다.
도 45는 교체 회로(312)의 한 동작례를 도시하는 것이다. 교체 회로(312)는 6개의 동작 모드(MA∼MF)를 가지고 있다.
수신 장치(400)의 입력 단자가 입력 단자(Tin21, Tin22, Tin23)의 순서로 나열되어 있는 경우(도 43a)에는, 동작 모드는 동작 모드(MA)로 설정된다. 이 경우에는, 교체 회로(313)는, 패럴렐 신호(DT1)를 패럴렐 신호(DATA1)로서 출력하고, 패럴렐 신호(DT2A)를 패럴렐 신호(DATA2)로서 출력하고, 패럴렐 신호(DT3A)를 패럴렐 신호(DATA3)로서 출력한다.
수신 장치(400)의 입력 단자가 입력 단자(Tin21, Tin23, Tin22)의 순서로 나열되어 있는 경우(도 43b)에는, 동작 모드는 동작 모드(MB)로 설정된다. 이 경우에는, 교체 회로(313)는 패럴렐 신호(DT3A)의 반전 신호를 패럴렐 신호(DATA1)로서 출력하고, 패럴렐 신호(DT1)의 반전 신호를 패럴렐 신호(DATA2)로서 출력하고, 패럴렐 신호(DT2A)의 반전 신호를 패럴렐 신호(DATA3)로서 출력한다.
수신 장치(400)의 입력 단자가 입력 단자(Tin22, Tin21, Tin23)의 순서로 나열되어 있는 경우(도 43c)에는, 동작 모드는 동작 모드(MC)로 설정된다. 이 경우에는, 교체 회로(313)는, 패럴렐 신호(DT1)의 반전 신호를 패럴렐 신호(DATA1)로서 출력하고, 패럴렐 신호(DT2A)의 반전 신호를 패럴렐 신호(DATA2)로서 출력하고, 패럴렐 신호(DT3A)의 반전 신호를 패럴렐 신호(DATA3)로서 출력한다.
수신 장치(400)의 입력 단자가 입력 단자(Tin22, Tin23, Tin21)의 순서로 나열되어 있는 경우(도 43d)에는, 동작 모드는 동작 모드(MD)로 설정된다. 이 경우에는, 교체 회로(313)는 패럴렐 신호(DT2A)를 패럴렐 신호(DATA1)로서 출력하고, 패럴렐 신호(DT1)를 패럴렐 신호(DATA2)로서 출력하고, 패럴렐 신호(DT3A)를 패럴렐 신호(DATA3)로서 출력한다.
수신 장치(400)의 입력 단자가 입력 단자(Tin23, Tin21, Tin22)의 순서로 나열되어 있는 경우(도 43e)에는, 동작 모드는 동작 모드(ME)로 설정된다. 이 경우에는, 교체 회로(313)는, 패럴렐 신호(DT3A)를 패럴렐 신호(DATA1)로서 출력하고, 패럴렐 신호(DT2A)를 패럴렐 신호(DATA2)로서 출력하고, 패럴렐 신호(DT1)를 패럴렐 신호(DATA3)로서 출력한다.
수신 장치(400)의 입력 단자가 입력 단자(Tin23, Tin22, Tin21)의 순서로 나열되어 있는 경우(도 43f)에는, 동작 모드는 동작 모드(MF)로 설정된다. 이 경우에는, 교체 회로(313)는, 패럴렐 신호(DT2A)의 반전 신호를 패럴렐 신호(DATA1)로서 출력하고, 패럴렐 신호(DT3A)의 반전 신호를 패럴렐 신호(DATA2)로서 출력하고, 패럴렐 신호(DT1)의 반전 신호를 패럴렐 신호(DATA3)로서 출력하도록 되어 있다.
송신부(320)(도 44)는 패럴렐 신호(DATA1∼DATA3)에 의거하여 신호(SIG1∼SIG3)를 생성하고, 이들 신호(SIG1∼SIG3)를 출력 단자(Tout1∼Tout3)로부터 각각 출력하도록 구성된다.
도 46은 송신부(320)의 한 구성례를 도시하는 것이다. 송신부(320)는 시리얼라이저(SER1∼SER3)와, 생성 회로(61∼63)와, 플립플롭(F/F)부(71∼76)와, 출력부(DRV1B∼DRV6B)와, 제어부(29B)를 가지고 있다.
시리얼라이저(SER1)는, 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA1)를 시리얼라이즈하여 시리얼 신호(S1)를 생성하고, 이 시리얼 신호(S1)를 생성 회로(61, 62)에 공급하도록 구성된다. 시리얼라이저(SER2)는, 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA2)를 시리얼라이즈하여 시리얼 신호(S2)를 생성하고, 이 시리얼 신호(S2)를 생성 회로(61, 63)에 공급하도록 구성된다. 시리얼라이저(SER3)는, 클록 신호(CLK)에 의거하여, 패럴렐 신호(DATA3)를 시리얼라이즈하여 시리얼 신호(S3)를 생성하고, 이 시리얼 신호(S3)를 생성 회로(62, 63)에 공급하도록 구성된다.
생성 회로(61)는, 시리얼 신호(S1) 및 시리얼 신호(S2)에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(61)의 입력 단자(A1)는 시리얼라이저(SER1)에 접속되고, 입력 단자(A2)는 시리얼라이저(SER2)에 접속된다. 플립플롭부(71)는, 클록 신호(CLK)에 의거하여, 생성 회로(61)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S71)를 출력하도록 구성된다.
생성 회로(62)는, 시리얼 신호(S3) 및 시리얼 신호(S1)에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(62)의 입력 단자(A1)는 시리얼라이저(SER3)에 접속되고, 입력 단자(A2)는 시리얼라이저(SER1)에 접속된다. 플립플롭부(72)는, 클록 신호(CLK)에 의거하여, 생성 회로(62)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S72)를 출력하도록 구성된다.
생성 회로(63)는, 시리얼 신호(S2) 및 시리얼 신호(S3)에 의거하여, 4개의 신호를 생성하도록 구성된다. 생성 회로(63)의 입력 단자(A1)는 시리얼라이저(SER2)에 접속되고, 입력 단자(A2)는 시리얼라이저(SER3)에 접속된다. 플립플롭부(73)는, 클록 신호(CLK)에 의거하여, 생성 회로(63)로부터 출력된 4개의 신호를 샘플링하고, 샘플링된 4개의 신호를 포함하는 신호(S73)를 출력하도록 구성된다.
출력부(DRV1B)는, 플립플롭부(71)로부터 출력된 신호(S71)에 의거하여, 출력 단자(Tout1)의 전압을 설정하도록 구성된다. 출력부(DRV2B)는, 플립플롭부(72)로부터 출력된 신호(S72)에 의거하여, 출력 단자(Tout2)의 전압을 설정하도록 구성된다. 출력부(DRV3B)는, 플립플롭부(73)로부터 출력된 신호(S73)에 의거하여, 출력 단자(Tout3)의 전압을 설정하도록 구성된다.
제어부(29B)는 송신부(320)를 제어하도록 구성된다. 제어부(29B)는, 클록 신호(CLK) 및 전압(V1)을 생성하도록 되어 있다.
송신부(320)는, 상기 제1 실시의 형태에 관한 송신부(20)(도 14)와 마찬가지로, 시리얼라이저(SER1, SER2, SER3)가 이 순서로 배치됨과 함께, 생성 회로(61, 62, 63)가 이 순서로 배치된다. 시리얼라이저(SER1∼SER3)와, 생성 회로(61∼63) 사이에는, 배선 영역이 마련되어 있다. 이 배선 영역에서는, 시리얼라이저(SER1)로부터 생성 회로(61, 62)에 신호가 전달되고, 시리얼라이저(SER2)로부터 생성 회로(61, 63)에 신호가 전달되고, 시리얼라이저(SER3)로부터 생성 회로(62, 63)에 신호가 전달되도록 되어 있다.
도 47은 통신 시스템(2)의 한 동작례를 도시하는 것이다. 이 예에서는, 처리 회로(311)는 패럴렐 신호(DT1, DT2, DT3)에 포함되는 서로에게 대응하는 3개의 비트를 "1, 0, 0"으로 설정했을 때의 동작을 나타내고 있다. 즉, 도 7에 도시한 바와 같이, 송신 장치(300)는 심볼 "+x"를 송신하려고 하고 있다.
교체 회로(312)는 패럴렐 신호(DT2) 및 패럴렐 신호(DT3)를 서로 교체한다. 이에 의해, 패럴렐 신호(DT1, DT2A, DT3A)는 "1, 0, 0"을 포함한다.
통신 시스템(2A)(동작 모드(MA))에서는, 교체 회로(313)는, 도 45에 도시한 바와 같이, 패럴렐 신호(DT1)를 패럴렐 신호(DATA1)로서 출력하고, 패럴렐 신호(DT2A)를 패럴렐 신호(DATA2)로서 출력하고, 패럴렐 신호(DT3A)를 패럴렐 신호(DATA3)로서 출력한다. 따라서, 패럴렐 신호(DATA1, DATA2, DATA3)는 "1, 0, 0"을 포함한다. 따라서, 시리얼라이저(SER1, SER2, SER3)가 생성하는 시리얼 신호(S1, S2, S3)는 마찬가지로 "1, 0, 0"을 포함한다. 이 경우에는, 도 7에 도시한 바와 같이, 송신 장치(300)의 출력 단자(Tout1, Tout2, Tout3)의 전압은, "VH, VL, VM"으로 설정된다. 도 43a에 도시한 바와 같이, 동작 모드(MA)에서는, 송신 장치(300)의 출력 단자(Tout1, Tout2, Tout3)는 수신 장치(400A)의 입력 단자(Tin21, Tin22, Tin23)에 각각 접속되기 때문에, 수신 장치(400A)의 입력 단자(Tin21, Tin22, Tin23)에서의 전압은 "VH, VL, VM"이 된다. 이와 같이 하여, 수신 장치(400A)는 심볼 "+x"를 수신한다.
통신 시스템(2B)(동작 모드(MB))에서는, 교체 회로(313)는, 도 45에 도시한 바와 같이, 패럴렐 신호(DT3A)의 반전 신호를 패럴렐 신호(DATA1)로서 출력하고, 패럴렐 신호(DT1)의 반전 신호를 패럴렐 신호(DATA2)로서 출력하고, 패럴렐 신호(DT2A)의 반전 신호를 패럴렐 신호(DATA3)로서 출력한다. 따라서, 패럴렐 신호(DATA1, DATA2, DATA3)는 "1, 0, 1"을 포함한다. 따라서, 시리얼라이저(SER1, SER2, SER3)가 생성하는 시리얼 신호(S1, S2, S3)는 마찬가지로 "1, 0, 1"을 포함한다. 이 경우에는, 도 7에 도시한 바와 같이, 송신 장치(300)의 출력 단자(Tout1, Tout2, Tout3)의 전압은 "VH, VM, VL"로 설정된다. 도 43b에 도시한 바와 같이, 동작 모드(MB)에서는, 송신 장치(300)의 출력 단자(Tout1, Tout2, Tout3)는 수신 장치(400B)의 입력 단자(Tin21, Tin23, Tin22)에 각각 접속되기 때문에, 수신 장치(400B)의 입력 단자(Tin21, Tin22, Tin23)에서의 전압은 "VH, VL, VM"이 된다. 이와 같이 하여, 수신 장치(400B)는 심볼 "+x"를 수신한다.
통신 시스템(2C)(동작 모드(MC))에서는, 교체 회로(313)는, 도 45에 도시한 바와 같이, 패럴렐 신호(DT1)의 반전 신호를 패럴렐 신호(DATA1)로서 출력하고, 패럴렐 신호(DT2A)의 반전 신호를 패럴렐 신호(DATA2)로서 출력하고, 패럴렐 신호(DT3A)의 반전 신호를 패럴렐 신호(DATA3)로서 출력한다. 따라서, 패럴렐 신호(DATA1, DATA2, DATA3)는 "0, 1, 1"을 포함한다. 따라서, 시리얼라이저(SER1, SER2, SER3)가 생성하는 시리얼 신호(S1, S2, S3)는 마찬가지로 "0, 1, 1"을 포함한다. 이 경우에는, 도 7에 도시한 바와 같이, 송신 장치(300)의 출력 단자(Tout1, Tout2, Tout3)의 전압은 "VL, VH, VM"으로 설정된다. 도 43c에 도시한 바와 같이, 동작 모드(MC)에서는, 송신 장치(300)의 출력 단자(Tout1, Tout2, Tout3)는 수신 장치(400C)의 입력 단자(Tin22, Tin21, Tin23)에 각각 접속되기 때문에, 수신 장치(400C)의 입력 단자(Tin21, Tin22, Tin23)에서의 전압은 "VH, VL, VM"이 된다. 이와 같이 하여, 수신 장치(400C)는 심볼 "+x"를 수신한다.
통신 시스템(2D)(동작 모드(MD))에서는, 교체 회로(313)는, 도 45에 도시한 바와 같이, 패럴렐 신호(DT2A)를 패럴렐 신호(DATA1)로서 출력하고, 패럴렐 신호(DT1)를 패럴렐 신호(DATA2)로서 출력하고, 패럴렐 신호(DT3A)를 패럴렐 신호(DATA3)로서 출력한다. 따라서, 패럴렐 신호(DATA1, DATA2, DATA3)는 "0, 1, 0"을 포함한다. 따라서, 시리얼라이저(SER1, SER2, SER3)가 생성하는 시리얼 신호(S1, S2, S3)는 마찬가지로 "0, 1, 0"을 포함한다. 이 경우에는, 도 7에 도시한 바와 같이, 송신 장치(300)의 출력 단자(Tout1, Tout2, Tout3)의 전압은 "VL, VM, VH"로 설정된다. 도 43d에 도시한 바와 같이, 동작 모드(MD)에서는, 송신 장치(300)의 출력 단자(Tout1, Tout2, Tout3)는 수신 장치(400D)의 입력 단자(Tin22, Tin23, Tin21)에 각각 접속되기 때문에, 수신 장치(400D)의 입력 단자(Tin21, Tin22, Tin23)에서의 전압은 "VH, VL, VM"이 된다. 이와 같이 하여, 수신 장치(400D)는 심볼 "+x"를 수신한다.
통신 시스템(2E)(동작 모드(ME))에서는, 교체 회로(313)는, 도 45에 도시한 바와 같이, 패럴렐 신호(DT3A)를 패럴렐 신호(DATA1)로서 출력하고, 패럴렐 신호(DT2A)를 패럴렐 신호(DATA2)로서 출력하고, 패럴렐 신호(DT1)를 패럴렐 신호(DATA3)로서 출력한다. 따라서, 패럴렐 신호(DATA1, DATA2, DATA3)는 "0, 0, 1"을 포함한다. 따라서, 시리얼라이저(SER1, SER2, SER3)가 생성하는 시리얼 신호(S1, S2, S3)는 마찬가지로 "0, 0, 1"을 포함한다. 이 경우에는, 도 7에 도시한 바와 같이, 송신 장치(300)의 출력 단자(Tout1, Tout2, Tout3)의 전압은 "VM, VH, VL"로 설정된다. 도 43e에 도시한 바와 같이, 동작 모드(ME)에서는, 송신 장치(300)의 출력 단자(Tout1, Tout2, Tout3)는 수신 장치(400E)의 입력 단자(Tin23, Tin21, Tin22)에 각각 접속되기 때문에, 수신 장치(400E)의 입력 단자(Tin21, Tin22, Tin23)에서의 전압은 "VH, VL, VM"이 된다. 이와 같이 하여, 수신 장치(400E)는 심볼 "+x"를 수신한다.
통신 시스템(2F)(동작 모드(MF))에서는, 교체 회로(313)는, 도 45에 도시한 바와 같이, 패럴렐 신호(DT2A)의 반전 신호를 패럴렐 신호(DATA1)로서 출력하고, 패럴렐 신호(DT3A)의 반전 신호를 패럴렐 신호(DATA2)로서 출력하고, 패럴렐 신호(DT1)의 반전 신호를 패럴렐 신호(DATA3)로서 출력한다. 따라서, 패럴렐 신호(DATA1, DATA2, DATA3)는 "1, 1, 0"을 포함한다. 따라서, 시리얼라이저(SER1, SER2, SER3)가 생성하는 생성하는 생성하는 시리얼 신호(S1, S2, S3)는 마찬가지로 "1, 1, 0"을 포함한다. 이 경우에는, 도 7에 도시한 바와 같이, 송신 장치(300)의 출력 단자(Tout1, Tout2, Tout3)의 전압은 "VM, VL, VH"로 설정된다. 도 43f에 도시한 바와 같이, 동작 모드(MC)에서는, 송신 장치(300)의 출력 단자(Tout1, Tout2, Tout3)는 수신 장치(400F)의 입력 단자(Tin23, Tin22, Tin21)에 각각 접속되기 때문에, 수신 장치(400F)의 입력 단자(Tin21, Tin22, Tin23)에서의 전압은 "VH, VL, VM"이 된다. 이와 같이 하여, 수신 장치(400F)는 심볼 "+x"를 수신한다.
이와 같이, 통신 시스템(2A∼2F)의 어느 경우에도, 수신 장치(400)는 심볼 "+x"를 수신할 수 있다.
송신 장치(300)에서는, 교체 회로(312)를 마련하고, 동작 모드에 응하여, 패럴렐 신호(DT11∼DT13)를 교체하도록 하였다. 이에 의해, 송신 장치(300)에서는, 신호(SIG1, SIG2, SIG3) 사이에서 신호 패턴을 교체할 수 있다. 이에 의해, 통신 시스템(2)에서는, 송신 장치(300)와 수신 장치(400) 사이의 배선을 교차시키는 일 없이, 통신을 행할 수 있다. 통신 시스템(2)에서는, 이와 같이 배선이 교차하지 않기 때문에, 예를 들어 파형 품질이 열화될 우려를 저감할 수 있기 때문에, 심볼 레이트를 높일 수 있다
이상과 같이 본 실시의 형태에서는, 교체 회로(312)를 마련하고, 동작 모드에 응하여, 패럴렐 신호를 교체하도록 했기 때문에, 송신 장치와 수신 장치 사이의 배선을 교차시키는 일 없이 통신을 행할 수 있기 때문에, 심볼 레이트를 높일 수 있다. 그 외의 효과는 상기 제1 실시의 형태의 경우와 마찬가지이다.
<3. 적용례>
다음으로, 상기 실시의 형태 및 변형례에서 설명한 송신 장치의 적용례에 관해 설명한다.
도 48은 상기 실시의 형태 등의 송신 장치가 적용되는 스마트폰(700)(다기능 휴대 전화)의 외관을 도시하는 것이다. 이 스마트폰(700)에는, 다양한 디바이스가 탑재되어 있고, 그들의 디바이스 사이에서 데이터의 주고받음을 행하는 통신 시스템에서, 상기 실시의 형태 등의 송신 장치가 적용되어 있다.
도 49는 스마트폰(700)에 이용되는 어플리케이션 프로세서(710)의 한 구성례를 도시하는 것이다. 어플리케이션 프로세서(710)는, CPU(Central Processing Unit)(711)와, 메모리 제어부(712)와, 전원 제어부(713)와, 외부 인터페이스(714)와, GPU(Graphics Processing Unit)(715)와, 미디어 처리부(716)와, 디스플레이 제어부(717)와, MIPI(Mobile Industry Processor Interface) 인터페이스(718)를 가지고 있다. CPU(711), 메모리 제어부(712), 전원 제어부(713), 외부 인터페이스(714), GPU(715), 미디어 처리부(716), 디스플레이 제어부(717)는, 이 예에서는, 시스템 버스(719)에 접속되고, 이 시스템 버스(719)를 통하여, 서로 데이터의 주고받음을 할 수 있도록 되어 있다.
CPU(711)는, 프로그램에 따라, 스마트폰(700)에서 다루어지는 다양한 정보를 처리하는 것이다. 메모리 제어부(712)는 CPU(711)가 정보 처리를 행할 때에 사용하는 메모리(901)를 제어하는 것이다. 전원 제어부(713)는 스마트폰(700)의 전원을 제어하는 것이다.
외부 인터페이스(714)는, 외부 디바이스와 통신하기 위한 인터페이스이고, 이 예에서는, 무선 통신부(902) 및 이미지 센서(810)와 접속되어 있다. 무선 통신부(902)는 휴대 전화의 기지국과 무선 통신을 하는 것이고, 예를 들면, 베이스 벤드부나, RF(Radio Frequency) 프런트 엔드부 등을 포함하여 구성된다. 이미지 센서(810)는 화상을 취득하는 것이고, 예를 들어 CMOS 센서를 포함하여 구성된다.
GPU(715)는 화상 처리를 행하는 것이다. 미디어 처리부(716)는 음성이나, 문자나, 도형 등의 정보를 처리하는 것이다. 디스플레이 제어부(717)는, MIPI 인터페이스(718)를 통하여, 디스플레이(904)를 제어하는 것이다. MIPI 인터페이스(718)는 화상 신호를 디스플레이(904)에 송신하는 것이다. 화상 신호로서는, 예를 들면, YUV 형식이나 RGB 형식 등의 신호를 이용할 수 있다. 이 MIPI 인터페이스(718)에는, 예를 들면, 상기 실시의 형태 등의 송신 장치가 적용된다.
도 50은 이미지 센서(810)의 한 구성례를 도시하는 것이다. 이미지 센서(810)는 센서부(811)와, ISP(Image Signal Processor)(812)와, JPEG(Joint Photographic Experts Group) 인코더(813)와, CPU(814)와, RAM(Random Access Memory)(815)과, ROM(Read Only Memory)(816)과, 전원 제어부(817)와, I2C(Inter-Integrated Circuit) 인터페이스(818)와, MIPI 인터페이스(819)를 가지고 있다. 이들 각 블록은, 이 예에서는, 시스템 버스(820)에 접속되고, 이 시스템 버스(820)를 통하여, 서로 데이터의 주고받음을 할 수 있도록 되어 있다.
센서부(811)는 화상을 취득하는 것이고, 예를 들어 CMOS 센서에 의해 구성되는 것이다. ISP(812)는 센서부(811)가 취득한 화상에 대해 소정의 처리를 행하는 것이다. JPEG 인코더(813)는 ISP(812)가 처리한 화상을 인코드하여 JPEG 형식의 화상을 생성하는 것이다. CPU(814)는 프로그램에 따라 이미지 센서(810)의 각 블록을 제어하는 것이다. RAM(815)은 CPU(814)가 정보 처리를 행할 때에 사용하는 메모리이다. ROM(816)은 CPU(814)에서 실행되는 프로그램을 기억하는 것이다. 전원 제어부(817)는 이미지 센서(810)의 전원을 제어하는 것이다. I2C 인터페이스(818)는 어플리케이션 프로세서(710)로부터 제어 신호를 수취하는 것이다. 또한, 도시하고 있지 않지만, 이미지 센서(810)는, 어플리케이션 프로세서(710)로부터, 제어 신호에 더하여 클록 신호도 수취하도록 되어 있다. 구체적으로는, 이미지 센서(810)는 다양한 주파수의 클록 신호에 의거하여 동작할 수 있도록 구성되어 있다. MIPI 인터페이스(819)는 화상 신호를 어플리케이션 프로세서(710)에 송신하는 것이다. 화상 신호로서는, 예를 들면, YUV 형식이나 RGB 형식 등의 신호를 이용할 수 있다. 이 MIPI 인터페이스(819)에는, 예를 들면, 상기 실시의 형태 등의 송신 장치가 적용된다.
이상, 몇 개의 실시의 형태 및 변형례 및 그들의 구체적인 응용례 및 전자 기기에의 적용례를 들어서 본 기술을 설명했지만, 본 기술은 이들 실시의 형태 등으로는 한정되지 않고, 여러 가지 변형이 가능하다.
예를 들면, 상기 실시의 형태에서는, 출력부(DRV1)는 트랜지스터(111, 115) 중의 일방을 온 상태로 함과 함께, 트랜지스터(114, 118) 중의 일방을 온 상태로 함에 의해, 출력 단자(Tout1)의 전압을 중레벨 전압(VM)으로 설정했지만, 이것으로 한정되는 것이 아니다. 이것에 대신하여, 예를 들면, 트랜지스터(111, 114, 115, 118)의 전부를 오프 상태로 해도 좋다. 이 경우에는, 예를 들면, 출력부(DRV1)의 출력 임피던스는 하이 임피던스 상태가 된다. 이에 의해, 출력 단자(Tout1)의 전압은, 수신 장치에서의 종단 저항을 통하여, 중레벨 전압(VM)으로 설정된다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니라, 또 다른 효과가 있어도 좋다.
또한, 본 기술은 이하와 같은 구성으로 할 수 있다. 이하의 구성의 본 기술에 의하면, 심볼 레이트를 높일 수 있다.
(1) 제1 시리얼 신호를 생성 가능한 제1 시리얼라이저와,
제2 시리얼 신호를 생성 가능한 제2 시리얼라이저와,
제3 시리얼 신호를 생성 가능한 제3 시리얼라이저와,
제1 출력 단자의 전압을 제1 전압, 제2 전압 및 상기 제1 전압과 상기 제2 전압 사이의 제3 전압 중의 어느 하나로 설정 가능한 제1 출력부와,
상기 제1 시리얼 신호 및 상기 제2 시리얼 신호에 의거하여 상기 제1 출력부의 동작을 제어 가능한 제1 출력 제어 회로와,
제2 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능한 제2 출력부와,
상기 제3 시리얼 신호 및 상기 제1 시리얼 신호에 의거하여 상기 제2 출력부의 동작을 제어 가능한 제2 출력 제어 회로와,
제3 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능한 제3 출력부와,
상기 제2 시리얼 신호 및 상기 제3 시리얼 신호에 의거하여 상기 제3 출력부의 동작을 제어 가능한 제3 출력 제어 회로를 구비하고,
상기 제1 시리얼라이저, 상기 제2 시리얼라이저 및 상기 제3 시리얼라이저는 반도체 기판에서 이 순서로 배치되고,
상기 제1 출력 제어 회로, 상기 제2 출력 제어 회로 및 상기 제3 출력 제어 회로는 상기 반도체 기판에서 이 순서로 배치된 송신 장치.
(2) 상기 제1 출력 제어 회로는, 상기 제1 시리얼 신호 및 상기 제2 시리얼 신호가 서로 동등한 경우에는, 상기 제1 출력부가 상기 제1 출력 단자의 전압을 상기 제3 전압으로 설정하도록, 상기 제1 출력부의 동작을 제어 가능하고,
상기 제2 출력 제어 회로는, 상기 제3 시리얼 신호 및 상기 제1 시리얼 신호가 서로 동등한 경우에는, 상기 제2 출력부가 상기 제2 출력 단자의 전압을 상기 제3 전압으로 설정하도록, 상기 제2 출력부의 동작을 제어 가능하고,
상기 제3 출력 제어 회로는, 상기 제2 시리얼 신호 및 상기 제3 시리얼 신호가 서로 동등한 경우에는, 상기 제3 출력부가 상기 제3 출력 단자의 전압을 상기 제3 전압으로 설정하도록, 상기 제3 출력부의 동작을 제어 가능한 상기 (1)에 기재된 송신 장치.
(3) 상기 제1 출력 제어 회로는 상기 제1 시리얼 신호가 제1 논리를 나타내고, 상기 제2 시리얼 신호가 제2 논리를 나타내는 경우에는, 상기 제1 출력부가 상기 제1 출력 단자의 전압을 상기 제1 전압으로 설정하고, 상기 제1 시리얼 신호가 상기 제2 논리를 나타내고, 상기 제2 시리얼 신호가 상기 제1 논리를 나타내는 경우에는, 상기 제1 출력부가 상기 제1 출력 단자의 전압을 상기 제2 전압으로 설정하도록, 상기 제1 출력부의 동작을 제어 가능하고,
상기 제2 출력 제어 회로는 상기 제3 시리얼 신호가 상기 제1 논리를 나타내고, 상기 제1 시리얼 신호가 상기 제2 논리를 나타내는 경우에는, 상기 제2 출력부가 상기 제2 출력 단자의 전압을 상기 제1 전압으로 설정하고, 상기 제3 시리얼 신호가 상기 제2 논리를 나타내고, 상기 제1 시리얼 신호가 상기 제1 논리를 나타내는 경우에는, 상기 제2 출력부가 상기 제2 출력 단자의 전압을 상기 제2 전압으로 설정하도록, 상기 제2 출력부의 동작을 제어 가능하고,
상기 제3 출력 제어 회로는 상기 제2 시리얼 신호가 상기 제1 논리를 나타내고, 상기 제3 시리얼 신호가 상기 제2 논리를 나타내는 경우에는, 상기 제3 출력부가 상기 제3 출력 단자의 전압을 상기 제1 전압으로 설정하고, 상기 제2 시리얼 신호가 상기 제2 논리를 나타내고, 상기 제3 시리얼 신호가 상기 제1 논리를 나타내는 경우에는, 상기 제3 출력부가 상기 제3 출력 단자의 전압을 상기 제2 전압으로 설정하도록, 상기 제3 출력부의 동작을 제어 가능한 상기 (1) 또는 (2)에 기재된 송신 장치.
(4) 상기 제1 출력부는,
제1 전원 노드에 유도된 제1 단자와, 상기 제1 출력 단자에 유도된 제2 단자를 갖는 제1 스위치와,
제2 전원 노드에 유도된 제1 단자와, 상기 제1 출력 단자에 유도된 제2 단자를 갖는 제2 스위치와,
상기 제1 전원 노드에 유도된 제1 단자와, 상기 제1 출력 단자에 유도된 제2 단자를 갖는 제3 스위치와,
상기 제2 전원 노드에 유도된 제1 단자와, 상기 제1 출력 단자에 유도된 제2 단자를 갖는 제4 스위치를 가지고,
상기 제1 스위치 및 상기 제3 스위치를 온 상태로 함과 함께, 상기 제2 스위치 및 상기 제4 스위치를 오프 상태로 함에 의해, 상기 제1 출력 단자의 전압을 상기 제1 전압으로 설정 가능하고,
상기 제2 스위치 및 상기 제4 스위치를 온 상태로 함과 함께, 상기 제1 스위치 및 상기 제3 스위치를 오프 상태로 함에 의해, 상기 제1 출력 단자의 전압을 상기 제2 전압으로 설정 가능하고,
상기 제1 스위치 및 상기 제3 스위치 중의 일방을 온 상태로 하고 타방을 오프 상태로 함과 함께, 상기 제2 스위치 및 상기 제4 스위치 중의 일방을 온 상태로 하고 타방을 오프 상태로 함에 의해, 상기 제1 출력 단자의 전압을 상기 제3 전압으로 설정 가능한 상기 (1)∼(3)의 어느 하나에 기재된 송신 장치.
(5) 상기 제1 시리얼 신호 및 상기 제2 시리얼 신호에 의거하여 상기 제1 출력부의 동작을 제어 가능한 제4 출력 제어 회로와,
상기 제1 시리얼 신호의 반전 신호 및 상기 제2 시리얼 신호의 반전 신호에 의거하여 상기 제2 출력부의 동작을 제어 가능한 제5 출력 제어 회로를 구비하고,
상기 송신 장치는 제1 동작 모드 및 제2 동작 모드를 포함하는 복수의 동작 모드 중의 하나로 동작 가능하고,
상기 제1 출력부는 상기 제1 동작 모드에서, 상기 제1 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능하고, 상기 제2 동작 모드에서, 상기 제1 출력 단자의 전압을 제4 전압 또는 제5 전압으로 설정 가능하고,
상기 제2 출력부는 상기 제1 동작 모드에서, 상기 제2 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능하고, 상기 제2 동작 모드에서, 상기 제2 출력 단자의 전압을 상기 제4 전압 또는 상기 제5 전압으로 설정 가능하고,
상기 제3 출력부는 상기 제1 동작 모드에서, 상기 제3 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능하고,
상기 제1 출력 제어 회로는 상기 제1 동작 모드에서, 상기 제1 출력부의 동작을 제어 가능하고,
상기 제2 출력 제어 회로는, 상기 제1 동작 모드에서, 상기 제2 출력부의 동작을 제어 가능하고,
상기 제3 출력 제어 회로는, 상기 제1 동작 모드에서, 상기 제3 출력부의 동작을 제어 가능하고,
상기 제4 출력 제어 회로는, 상기 제2 동작 모드에서, 상기 제1 출력부의 동작을 제어 가능하고,
상기 제5 출력 제어 회로는, 상기 제2 동작 모드에서, 상기 제2 출력부의 동작을 제어 가능한 상기 (1)∼(4)의 어느 하나에 기재된 송신 장치.
(6) 상기 제4 출력 제어 회로는 상기 제1 시리얼 신호 및 상기 제2 시리얼 신호를 교대로 선택 가능한 제1 셀렉터를 가지고,
상기 제5 출력 제어 회로는, 상기 제1 셀렉터가 상기 제1 시리얼 신호를 선택하는 경우에는 상기 제1 시리얼 신호의 상기 반전 신호를 선택 가능하고, 상기 제1 셀렉터가 상기 제2 시리얼 신호를 선택하는 경우에는 상기 제2 시리얼 신호의 상기 반전 신호를 선택 가능한 제2 셀렉터를 가지고,
상기 제1 출력부는, 상기 제1 셀렉터에 의해 선택된 신호에 의거하여, 상기 제1 출력 단자의 전압을 상기 제4 전압 또는 상기 제5 전압으로 선택적으로 설정 가능하고,
상기 제2 출력부는, 상기 제2 셀렉터에 의해 선택된 신호에 의거하여, 상기 제2 출력 단자의 전압을 상기 제4 전압 또는 상기 제5 전압으로 선택적으로 설정 가능한 상기 (5)에 기재된 송신 장치.
(7) 상기 제1 출력부는,
제1 전원 노드에 유도된 제1 단자와, 상기 제1 출력 단자에 유도된 제2 단자를 갖는 제1 스위치와,
제2 전원 노드에 유도된 제1 단자와, 상기 제1 출력 단자에 유도된 제2 단자를 갖는 제2 스위치와,
상기 제1 전원 노드에 유도된 제1 단자와, 상기 제1 출력 단자에 유도된 제2 단자를 갖는 제3 스위치와,
상기 제2 전원 노드에 유도된 제1 단자와, 상기 제1 출력 단자에 유도된 제2 단자를 갖는 제4 스위치를 가지고,
상기 제1 스위치 및 상기 제3 스위치를 온 상태로 함과 함께, 상기 제2 스위치 및 상기 제4 스위치를 오프 상태로 함에 의해, 상기 제1 출력 단자의 전압을 상기 제4 전압으로 설정 가능하고,
상기 제2 스위치 및 상기 제4 스위치를 온 상태로 함과 함께, 상기 제1 스위치 및 상기 제3 스위치를 오프 상태로 함에 의해, 상기 제1 출력 단자의 전압을 상기 제5 전압으로 설정 가능한 상기 (5) 또는 (6)에 기재된 송신 장치.
(8) 상기 제5 출력 제어 회로는 상기 제1 시리얼 신호의 반전 신호, 상기 제2 시리얼 신호의 반전 신호 및 상기 제2 시리얼 신호에 의거하여 상기 제2 출력부의 동작을 제어 가능하고,
상기 복수의 동작 모드는 또한 제3 동작 모드를 포함하고,
상기 제1 출력부는, 상기 제3 동작 모드에서, 상기 제1 출력 단자의 전압을 제6 전압 또는 제7 전압으로 설정 가능하고,
상기 제2 출력부는, 상기 제3 동작 모드에서, 상기 제2 출력 단자의 전압을 상기 제6 전압 또는 상기 제7 전압으로 설정 가능하고,
상기 제4 출력 제어 회로는, 상기 제3 동작 모드에서, 상기 제1 시리얼 신호에 의거하여, 상기 제1 출력부의 동작을 제어 가능하고,
상기 제5 출력 제어 회로는, 상기 제3 동작 모드에서, 상기 제2 시리얼 신호에 의거하여, 상기 제2 출력부의 동작을 제어 가능한 상기 (5)∼(7)의 어느 하나에 기재된 송신 장치.
(9) 제1 송신 패럴렐 신호, 제2 송신 패럴렐 신호 및 제3 송신 패럴렐 신호를 생성 가능한 처리부를 또한 구비하고,
상기 처리부는,
제1 패럴렐 신호, 제2 패럴렐 신호 및 제3 패럴렐 신호를 생성 가능하고, 상기 제1 패럴렐 신호를 상기 제1 송신 패럴렐 신호로서 출력 가능한 제1 처리 회로와,
상기 제1 동작 모드에서, 상기 제2 패럴렐 신호를 상기 제3 송신 패럴렐 신호로서 출력함과 함께 상기 제3 패럴렐 신호를 상기 제2 송신 패럴렐 신호로서 출력 가능하고, 상기 제2 동작 모드에서, 상기 제2 패럴렐 신호를 상기 제2 송신 패럴렐 신호로서 출력함과 함께 상기 제3 패럴렐 신호를 상기 제3 송신 패럴렐 신호로서 출력 가능한 제2 처리 회로를 가지고,
상기 제1 시리얼라이저는 상기 제1 송신 패럴렐 신호에 의거하여 상기 제1 시리얼 신호를 생성 가능하고,
상기 제2 시리얼라이저는 상기 제2 송신 패럴렐 신호에 의거하여 상기 제2 시리얼 신호를 생성 가능하고,
상기 제3 시리얼라이저는 상기 제3 송신 패럴렐 신호에 의거하여 상기 제3 시리얼 신호를 생성 가능한 상기 (5)∼(8)의 어느 하나에 기재된 송신 장치.
(10) 제1 송신 패럴렐 신호, 제2 송신 패럴렐 신호 및 제3 송신 패럴렐 신호를 생성 가능하고, 상기 제1 송신 패럴렐 신호, 상기 제2 송신 패럴렐 신호 및 상기 제3 송신 패럴렐 신호의 비트 수를 변경 가능한 처리부를 또한 구비하고,
상기 제1 시리얼라이저는, 상기 제1 송신 패럴렐 신호에 의거하여 상기 제1 시리얼 신호를 생성 가능하고,
상기 제2 시리얼라이저는, 상기 제2 송신 패럴렐 신호에 의거하여 상기 제2 시리얼 신호를 생성 가능하고,
상기 제3 시리얼라이저는, 상기 제3 송신 패럴렐 신호에 의거하여 상기 제3 시리얼 신호를 생성 가능한 상기 (1)∼(9)의 어느 하나에 기재된 송신 장치.
(11) 상기 제1 시리얼라이저는,
복수의 시리얼라이저와,
상기 복수의 시리얼라이저로부터 출력된 신호를 순차적으로 선택함에 의해 상기 제1 시리얼 신호를 생성 가능한 셀렉터를 갖는 상기 (1)∼(10)의 어느 하나에 기재된 송신 장치.
(12) 제1 송신 패럴렐 신호, 제2 송신 패럴렐 신호 및 제3 송신 패럴렐 신호를 생성 가능한 처리부를 또한 구비하고,
상기 처리부는,
제1 패럴렐 신호, 제2 패럴렐 신호 및 제3 패럴렐 신호를 생성 가능한 제3 처리 회로와,
상기 제1 패럴렐 신호, 상기 제2 패럴렐 신호 및 상기 제3 패럴렐 신호를 교체하는 제1 처리, 및 상기 제1 패럴렐 신호의 반전 신호, 상기 제2 패럴렐 신호의 반전 신호 및 상기 제3 패럴렐 신호의 반전 신호를 교체하는 제2 처리 중의 일방을 행함에 의해, 상기 제1 송신 패럴렐 신호, 상기 제2 송신 패럴렐 신호 및 상기 제3 송신 패럴렐 신호를 생성 가능한 제4 처리 회로를 가지고,
상기 제1 시리얼라이저는, 상기 제1 송신 패럴렐 신호에 의거하여 상기 제1 시리얼 신호를 생성 가능하고,
상기 제2 시리얼라이저는, 상기 제2 송신 패럴렐 신호에 의거하여 상기 제2 시리얼 신호를 생성 가능하고,
상기 제3 시리얼라이저는, 상기 제3 송신 패럴렐 신호에 의거하여 상기 제3 시리얼 신호를 생성 가능한 상기 (1)∼(11)의 어느 하나에 기재된 송신 장치.
(13) 제4 시리얼 신호를 생성 가능한 제4 시리얼라이저와,
제5 시리얼 신호를 생성 가능한 제5 시리얼라이저와
상기 제4 시리얼 신호 및 상기 제5 시리얼 신호에 의거하여 상기 제1 출력부의 동작을 제어 가능한 제4 출력 제어 회로와,
상기 제4 시리얼 신호의 반전 신호 및 상기 제5 시리얼 신호의 반전 신호에 의거하여 상기 제2 출력부의 동작을 제어 가능한 제5 출력 제어 회로를 구비하고,
상기 송신 장치는 제1 동작 모드 및 제2 동작 모드를 포함하는 복수의 동작 모드 중의 하나로 동작 가능하고,
상기 제1 출력부는, 상기 제1 동작 모드에서, 상기 제1 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능하고, 상기 제2 동작 모드에서, 상기 제1 출력 단자의 전압을 제4 전압 또는 제5 전압으로 설정 가능하고,
상기 제2 출력부는, 상기 제1 동작 모드에서, 상기 제2 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능하고, 상기 제2 동작 모드에서, 상기 제2 출력 단자의 전압을 상기 제4 전압 또는 상기 제5 전압으로 설정 가능하고,
상기 제3 출력부는, 상기 제1 동작 모드에서, 상기 제3 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능하고,
상기 제1 출력 제어 회로는, 상기 제1 동작 모드에서, 상기 제1 출력부의 동작을 제어 가능하고,
상기 제2 출력 제어 회로는, 상기 제1 동작 모드에서, 상기 제2 출력부의 동작을 제어 가능하고,
상기 제3 출력 제어 회로는, 상기 제1 동작 모드에서, 상기 제3 출력부의 동작을 제어 가능하고,
상기 제4 출력 제어 회로는, 상기 제2 동작 모드에서, 상기 제1 출력부의 동작을 제어 가능하고,
상기 제5 출력 제어 회로는, 상기 제2 동작 모드에서, 상기 제2 출력부의 동작을 제어 가능한 상기 (1)∼(4)의 어느 하나에 기재된 송신 장치.
(13) 송신 장치와
상기 송신 장치로부터 송신된 신호를 수신 가능한 수신 장치를 구비하고,
상기 송신 장치는,
제1 시리얼 신호를 생성 가능한 제1 시리얼라이저와,
제2 시리얼 신호를 생성 가능한 제2 시리얼라이저와,
제3 시리얼 신호를 생성 가능한 제3 시리얼라이저와,
제1 출력 단자의 전압을 제1 전압, 제2 전압 및 상기 제1 전압과 상기 제2 전압 사이의 제3 전압 중의 어느 하나로 설정 가능한 제1 출력부와,
상기 제1 시리얼 신호 및 상기 제2 시리얼 신호에 의거하여 상기 제1 출력부의 동작을 제어 가능한 제1 출력 제어 회로와,
제2 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능한 제2 출력부와,
상기 제3 시리얼 신호 및 상기 제1 시리얼 신호에 의거하여 상기 제2 출력부의 동작을 제어 가능한 제2 출력 제어 회로와,
제3 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능한 제3 출력부와,
상기 제2 시리얼 신호 및 상기 제3 시리얼 신호에 의거하여 상기 제3 출력부의 동작을 제어 가능한 제3 출력 제어 회로를 가지고,
상기 제1 시리얼라이저, 상기 제2 시리얼라이저 및 상기 제3 시리얼라이저는 반도체 기판에서 이 순서로 배치되고,
상기 제1 출력 제어 회로, 상기 제2 출력 제어 회로 및 상기 제3 출력 제어 회로는 상기 반도체 기판에서 이 순서로 배치된 통신 시스템.
본 출원은 일본 특허청에서 2019년 5월 29일에 출원된 일본 특허출원 번호 2019-099922호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면, 설계상의 요건이나 다른 요인에 응하여, 여러 가지 수정, 콤비네이션, 서브 콤비네이션 및 변경을 상도할 수 있는데, 그것들은 첨부의 청구의 범위나 그 균등물의 범위에 포함되는 것임이 이해된다.
Claims (14)
- 제1 시리얼 신호를 생성 가능한 제1 시리얼라이저와,
제2 시리얼 신호를 생성 가능한 제2 시리얼라이저와,
제3 시리얼 신호를 생성 가능한 제3 시리얼라이저와,
제1 출력 단자의 전압을 제1 전압, 제2 전압 및 상기 제1 전압과 상기 제2 전압 사이의 제3 전압 중의 어느 하나로 설정 가능한 제1 출력부와,
상기 제1 시리얼 신호 및 상기 제2 시리얼 신호에 의거하여 상기 제1 출력부의 동작을 제어 가능한 제1 출력 제어 회로와,
제2 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능한 제2 출력부와,
상기 제3 시리얼 신호 및 상기 제1 시리얼 신호에 의거하여 상기 제2 출력부의 동작을 제어 가능한 제2 출력 제어 회로와,
제3 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능한 제3 출력부와,
상기 제2 시리얼 신호 및 상기 제3 시리얼 신호에 의거하여 상기 제3 출력부의 동작을 제어 가능한 제3 출력 제어 회로를 구비하고,
상기 제1 시리얼라이저, 상기 제2 시리얼라이저 및 상기 제3 시리얼라이저는 반도체 기판에서 이 순서로 배치되고,
상기 제1 출력 제어 회로, 상기 제2 출력 제어 회로 및 상기 제3 출력 제어 회로는 상기 반도체 기판에서 이 순서로 배치된 것을 특징으로 하는 송신 장치. - 제1항에 있어서,
상기 제1 출력 제어 회로는, 상기 제1 시리얼 신호 및 상기 제2 시리얼 신호가 서로 동등한 경우에는, 상기 제1 출력부가 상기 제1 출력 단자의 전압을 상기 제3 전압으로 설정하도록, 상기 제1 출력부의 동작을 제어 가능하고,
상기 제2 출력 제어 회로는, 상기 제3 시리얼 신호 및 상기 제1 시리얼 신호가 서로 동등한 경우에는, 상기 제2 출력부가 상기 제2 출력 단자의 전압을 상기 제3 전압으로 설정하도록, 상기 제2 출력부의 동작을 제어 가능하고,
상기 제3 출력 제어 회로는, 상기 제2 시리얼 신호 및 상기 제3 시리얼 신호가 서로 동등한 경우에는, 상기 제3 출력부가 상기 제3 출력 단자의 전압을 상기 제3 전압으로 설정하도록, 상기 제3 출력부의 동작을 제어 가능한 것을 특징으로 하는 송신 장치. - 제1항에 있어서,
상기 제1 출력 제어 회로는 상기 제1 시리얼 신호가 제1 논리를 나타내고, 상기 제2 시리얼 신호가 제2 논리를 나타내는 경우에는, 상기 제1 출력부가 상기 제1 출력 단자의 전압을 상기 제1 전압으로 설정하고, 상기 제1 시리얼 신호가 상기 제2 논리를 나타내고, 상기 제2 시리얼 신호가 상기 제1 논리를 나타내는 경우에는, 상기 제1 출력부가 상기 제1 출력 단자의 전압을 상기 제2 전압으로 설정하도록, 상기 제1 출력부의 동작을 제어 가능하고,
상기 제2 출력 제어 회로는 상기 제3 시리얼 신호가 상기 제1 논리를 나타내고, 상기 제1 시리얼 신호가 상기 제2 논리를 나타내는 경우에는, 상기 제2 출력부가 상기 제2 출력 단자의 전압을 상기 제1 전압으로 설정하고, 상기 제3 시리얼 신호가 상기 제2 논리를 나타내고, 상기 제1 시리얼 신호가 상기 제1 논리를 나타내는 경우에는, 상기 제2 출력부가 상기 제2 출력 단자의 전압을 상기 제2 전압으로 설정하도록, 상기 제2 출력부의 동작을 제어 가능하고,
상기 제3 출력 제어 회로는 상기 제2 시리얼 신호가 상기 제1 논리를 나타내고, 상기 제3 시리얼 신호가 상기 제2 논리를 나타내는 경우에는, 상기 제3 출력부가 상기 제3 출력 단자의 전압을 상기 제1 전압으로 설정하고, 상기 제2 시리얼 신호가 상기 제2 논리를 나타내고, 상기 제3 시리얼 신호가 상기 제1 논리를 나타내는 경우에는, 상기 제3 출력부가 상기 제3 출력 단자의 전압을 상기 제2 전압으로 설정하도록, 상기 제3 출력부의 동작을 제어 가능한 것을 특징으로 하는 송신 장치. - 제1항에 있어서,
상기 제1 출력부는,
제1 전원 노드에 유도된 제1 단자와, 상기 제1 출력 단자에 유도된 제2 단자를 갖는 제1 스위치와,
제2 전원 노드에 유도된 제1 단자와, 상기 제1 출력 단자에 유도된 제2 단자를 갖는 제2 스위치와,
상기 제1 전원 노드에 유도된 제1 단자와, 상기 제1 출력 단자에 유도된 제2 단자를 갖는 제3 스위치와,
상기 제2 전원 노드에 유도된 제1 단자와, 상기 제1 출력 단자에 유도된 제2 단자를 갖는 제4 스위치를 가지고,
상기 제1 스위치 및 상기 제3 스위치를 온 상태로 함과 함께, 상기 제2 스위치 및 상기 제4 스위치를 오프 상태로 함에 의해, 상기 제1 출력 단자의 전압을 상기 제1 전압으로 설정 가능하고,
상기 제2 스위치 및 상기 제4 스위치를 온 상태로 함과 함께, 상기 제1 스위치 및 상기 제3 스위치를 오프 상태로 함에 의해, 상기 제1 출력 단자의 전압을 상기 제2 전압으로 설정 가능하고,
상기 제1 스위치 및 상기 제3 스위치 중의 일방을 온 상태로 하고 타방을 오프 상태로 함과 함께, 상기 제2 스위치 및 상기 제4 스위치 중의 일방을 온 상태로 하고 타방을 오프 상태로 함에 의해, 상기 제1 출력 단자의 전압을 상기 제3 전압으로 설정 가능한 것을 특징으로 하는 송신 장치. - 제1항에 있어서,
상기 제1 시리얼 신호 및 상기 제2 시리얼 신호에 의거하여 상기 제1 출력부의 동작을 제어 가능한 제4 출력 제어 회로와,
상기 제1 시리얼 신호의 반전 신호 및 상기 제2 시리얼 신호의 반전 신호에 의거하여 상기 제2 출력부의 동작을 제어 가능한 제5 출력 제어 회로를 구비하고,
상기 송신 장치는 제1 동작 모드 및 제2 동작 모드를 포함하는 복수의 동작 모드 중의 하나로 동작 가능하고,
상기 제1 출력부는, 상기 제1 동작 모드에서, 상기 제1 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능하고, 상기 제2 동작 모드에서, 상기 제1 출력 단자의 전압을 제4 전압 또는 제5 전압으로 설정 가능하고,
상기 제2 출력부는, 상기 제1 동작 모드에서, 상기 제2 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능하고, 상기 제2 동작 모드에서, 상기 제2 출력 단자의 전압을 상기 제4 전압 또는 상기 제5 전압으로 설정 가능하고,
상기 제3 출력부는, 상기 제1 동작 모드에서, 상기 제3 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능하고,
상기 제1 출력 제어 회로는, 상기 제1 동작 모드에서, 상기 제1 출력부의 동작을 제어 가능하고,
상기 제2 출력 제어 회로는, 상기 제1 동작 모드에서, 상기 제2 출력부의 동작을 제어 가능하고,
상기 제3 출력 제어 회로는, 상기 제1 동작 모드에서, 상기 제3 출력부의 동작을 제어 가능하고,
상기 제4 출력 제어 회로는, 상기 제2 동작 모드에서, 상기 제1 출력부의 동작을 제어 가능하고,
상기 제5 출력 제어 회로는, 상기 제2 동작 모드에서, 상기 제2 출력부의 동작을 제어 가능한 것을 특징으로 하는 송신 장치. - 제5항에 있어서,
상기 제4 출력 제어 회로는 상기 제1 시리얼 신호 및 상기 제2 시리얼 신호를 교대로 선택 가능한 제1 셀렉터를 가지고,
상기 제5 출력 제어 회로는 상기 제1 셀렉터가 상기 제1 시리얼 신호를 선택하는 경우에는 상기 제1 시리얼 신호의 상기 반전 신호를 선택 가능하고, 상기 제1 셀렉터가 상기 제2 시리얼 신호를 선택하는 경우에는 상기 제2 시리얼 신호의 상기 반전 신호를 선택 가능한 제2 셀렉터를 가지고,
상기 제1 출력부는, 상기 제1 셀렉터에 의해 선택된 신호에 의거하여, 상기 제1 출력 단자의 전압을 상기 제4 전압 또는 상기 제5 전압으로 선택적으로 설정 가능하고,
상기 제2 출력부는, 상기 제2 셀렉터에 의해 선택된 신호에 의거하여, 상기 제2 출력 단자의 전압을 상기 제4 전압 또는 상기 제5 전압으로 선택적으로 설정 가능한 것을 특징으로 하는 송신 장치. - 제5항에 있어서,
상기 제1 출력부는,
제1 전원 노드에 유도된 제1 단자와, 상기 제1 출력 단자에 유도된 제2 단자를 갖는 제1 스위치와,
제2 전원 노드에 유도된 제1 단자와, 상기 제1 출력 단자에 유도된 제2 단자를 갖는 제2 스위치와,
상기 제1 전원 노드에 유도된 제1 단자와, 상기 제1 출력 단자에 유도된 제2 단자를 갖는 제3 스위치와,
상기 제2 전원 노드에 유도된 제1 단자와, 상기 제1 출력 단자에 유도된 제2 단자를 갖는 제4 스위치를 가지고,
상기 제1 스위치 및 상기 제3 스위치를 온 상태로 함과 함께, 상기 제2 스위치 및 상기 제4 스위치를 오프 상태로 함에 의해, 상기 제1 출력 단자의 전압을 상기 제4 전압으로 설정 가능하고,
상기 제2 스위치 및 상기 제4 스위치를 온 상태로 함과 함께, 상기 제1 스위치 및 상기 제3 스위치를 오프 상태로 함에 의해, 상기 제1 출력 단자의 전압을 상기 제5 전압으로 설정 가능한 것을 특징으로 하는 송신 장치. - 제5항에 있어서,
상기 제5 출력 제어 회로는 상기 제1 시리얼 신호의 반전 신호, 상기 제2 시리얼 신호의 반전 신호 및 상기 제2 시리얼 신호에 의거하여 상기 제2 출력부의 동작을 제어 가능하고,
상기 복수의 동작 모드는 또한 제3 동작 모드를 포함하고,
상기 제1 출력부는, 상기 제3 동작 모드에서, 상기 제1 출력 단자의 전압을 제6 전압 또는 제7 전압으로 설정 가능하고,
상기 제2 출력부는, 상기 제3 동작 모드에서, 상기 제2 출력 단자의 전압을 상기 제6 전압 또는 상기 제7 전압으로 설정 가능하고,
상기 제4 출력 제어 회로는, 상기 제3 동작 모드에서, 상기 제1 시리얼 신호에 의거하여, 상기 제1 출력부의 동작을 제어 가능하고,
상기 제5 출력 제어 회로는, 상기 제3 동작 모드에서, 상기 제2 시리얼 신호에 의거하여, 상기 제2 출력부의 동작을 제어 가능한 것을 특징으로 하는 송신 장치. - 제5항에 있어서,
제1 송신 패럴렐 신호, 제2 송신 패럴렐 신호 및 제3 송신 패럴렐 신호를 생성 가능한 처리부를 또한 구비하고,
상기 처리부는,
제1 패럴렐 신호, 제2 패럴렐 신호 및 제3 패럴렐 신호를 생성 가능하고, 상기 제1 패럴렐 신호를 상기 제1 송신 패럴렐 신호로서 출력 가능한 제1 처리 회로와,
상기 제1 동작 모드에서, 상기 제2 패럴렐 신호를 상기 제3 송신 패럴렐 신호로서 출력함과 함께 상기 제3 패럴렐 신호를 상기 제2 송신 패럴렐 신호로서 출력 가능하고, 상기 제2 동작 모드에서, 상기 제2 패럴렐 신호를 상기 제2 송신 패럴렐 신호로서 출력함과 함께 상기 제3 패럴렐 신호를 상기 제3 송신 패럴렐 신호로서 출력 가능한 제2 처리 회로를 가지고,
상기 제1 시리얼라이저는 상기 제1 송신 패럴렐 신호에 의거하여 상기 제1 시리얼 신호를 생성 가능하고,
상기 제2 시리얼라이저는 상기 제2 송신 패럴렐 신호에 의거하여 상기 제2 시리얼 신호를 생성 가능하고,
상기 제3 시리얼라이저는 상기 제3 송신 패럴렐 신호에 의거하여 상기 제3 시리얼 신호를 생성 가능한 것을 특징으로 하는 송신 장치. - 제1항에 있어서,
제1 송신 패럴렐 신호, 제2 송신 패럴렐 신호 및 제3 송신 패럴렐 신호를 생성 가능하고, 상기 제1 송신 패럴렐 신호, 상기 제2 송신 패럴렐 신호 및 상기 제3 송신 패럴렐 신호의 비트 수를 변경 가능한 처리부를 또한 구비하고,
상기 제1 시리얼라이저는 상기 제1 송신 패럴렐 신호에 의거하여 상기 제1 시리얼 신호를 생성 가능하고,
상기 제2 시리얼라이저는 상기 제2 송신 패럴렐 신호에 의거하여 상기 제2 시리얼 신호를 생성 가능하고,
상기 제3 시리얼라이저는 상기 제3 송신 패럴렐 신호에 의거하여 상기 제3 시리얼 신호를 생성 가능한 것을 특징으로 하는 송신 장치. - 제1항에 있어서,
상기 제1 시리얼라이저는,
복수의 시리얼라이저와,
상기 복수의 시리얼라이저로부터 출력된 신호를 순차적으로 선택함에 의해 상기 제1 시리얼 신호를 생성 가능한 셀렉터를 갖는 것을 특징으로 하는 송신 장치. - 제1항에 있어서,
제1 송신 패럴렐 신호, 제2 송신 패럴렐 신호 및 제3 송신 패럴렐 신호를 생성 가능한 처리부를 또한 구비하고,
상기 처리부는,
제1 패럴렐 신호, 제2 패럴렐 신호 및 제3 패럴렐 신호를 생성 가능한 제3 처리 회로와,
상기 제1 패럴렐 신호, 상기 제2 패럴렐 신호 및 상기 제3 패럴렐 신호를 교체하는 제1 처리, 및 상기 제1 패럴렐 신호의 반전 신호, 상기 제2 패럴렐 신호의 반전 신호 및 상기 제3 패럴렐 신호의 반전 신호를 교체하는 제2 처리 중의 일방을 행함에 의해, 상기 제1 송신 패럴렐 신호, 상기 제2 송신 패럴렐 신호 및 상기 제3 송신 패럴렐 신호를 생성 가능한 제4 처리 회로를 가지고,
상기 제1 시리얼라이저는 상기 제1 송신 패럴렐 신호에 의거하여 상기 제1 시리얼 신호를 생성 가능하고,
상기 제2 시리얼라이저는 상기 제2 송신 패럴렐 신호에 의거하여 상기 제2 시리얼 신호를 생성 가능하고,
상기 제3 시리얼라이저는 상기 제3 송신 패럴렐 신호에 의거하여 상기 제3 시리얼 신호를 생성 가능한 것을 특징으로 하는 송신 장치. - 제1항에 있어서,
제4 시리얼 신호를 생성 가능한 제4 시리얼라이저와,
제5 시리얼 신호를 생성 가능한 제5 시리얼라이저와
상기 제4 시리얼 신호 및 상기 제5 시리얼 신호에 의거하여 상기 제1 출력부의 동작을 제어 가능한 제4 출력 제어 회로와,
상기 제4 시리얼 신호의 반전 신호 및 상기 제5 시리얼 신호의 반전 신호에 의거하여 상기 제2 출력부의 동작을 제어 가능한 제5 출력 제어 회로를 구비하고,
상기 송신 장치는 제1 동작 모드 및 제2 동작 모드를 포함하는 복수의 동작 모드 중의 하나로 동작 가능하고,
상기 제1 출력부는, 상기 제1 동작 모드에서, 상기 제1 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능하고, 상기 제2 동작 모드에서, 상기 제1 출력 단자의 전압을 제4 전압 또는 제5 전압으로 설정 가능하고,
상기 제2 출력부는, 상기 제1 동작 모드에서, 상기 제2 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능하고, 상기 제2 동작 모드에서, 상기 제2 출력 단자의 전압을 상기 제4 전압 또는 상기 제5 전압으로 설정 가능하고,
상기 제3 출력부는, 상기 제1 동작 모드에서, 상기 제3 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능하고,
상기 제1 출력 제어 회로는, 상기 제1 동작 모드에서, 상기 제1 출력부의 동작을 제어 가능하고,
상기 제2 출력 제어 회로는, 상기 제1 동작 모드에서, 상기 제2 출력부의 동작을 제어 가능하고,
상기 제3 출력 제어 회로는, 상기 제1 동작 모드에서, 상기 제3 출력부의 동작을 제어 가능하고,
상기 제4 출력 제어 회로는, 상기 제2 동작 모드에서, 상기 제1 출력부의 동작을 제어 가능하고,
상기 제5 출력 제어 회로는, 상기 제2 동작 모드에서, 상기 제2 출력부의 동작을 제어 가능한 것을 특징으로 하는 송신 장치. - 송신 장치와
상기 송신 장치로부터 송신된 신호를 수신 가능한 수신 장치를 구비하고,
상기 송신 장치는,
제1 시리얼 신호를 생성 가능한 제1 시리얼라이저와,
제2 시리얼 신호를 생성 가능한 제2 시리얼라이저와,
제3 시리얼 신호를 생성 가능한 제3 시리얼라이저와,
제1 출력 단자의 전압을 제1 전압, 제2 전압 및 상기 제1 전압과 상기 제2 전압 사이의 제3 전압 중의 어느 하나로 설정 가능한 제1 출력부와,
상기 제1 시리얼 신호 및 상기 제2 시리얼 신호에 의거하여 상기 제1 출력부의 동작을 제어 가능한 제1 출력 제어 회로와,
제2 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능한 제2 출력부와,
상기 제3 시리얼 신호 및 상기 제1 시리얼 신호에 의거하여 상기 제2 출력부의 동작을 제어 가능한 제2 출력 제어 회로와,
제3 출력 단자의 전압을 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압 중의 어느 하나로 설정 가능한 제3 출력부와,
상기 제2 시리얼 신호 및 상기 제3 시리얼 신호에 의거하여 상기 제3 출력부의 동작을 제어 가능한 제3 출력 제어 회로를 가지고,
상기 제1 시리얼라이저, 상기 제2 시리얼라이저 및 상기 제3 시리얼라이저는, 반도체 기판에서 이 순서로 배치되고,
상기 제1 출력 제어 회로, 상기 제2 출력 제어 회로 및 상기 제3 출력 제어 회로는 상기 반도체 기판에서 이 순서로 배치된 것을 특징으로 하는 통신 시스템.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019099922 | 2019-05-29 | ||
| JPJP-P-2019-099922 | 2019-05-29 | ||
| PCT/JP2020/019688 WO2020241362A1 (ja) | 2019-05-29 | 2020-05-18 | 送信装置および通信システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220015384A true KR20220015384A (ko) | 2022-02-08 |
Family
ID=73552948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020217037571A KR20220015384A (ko) | 2019-05-29 | 2020-05-18 | 송신 장치 및 통신 시스템 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US11683202B2 (ko) |
| EP (1) | EP3979580A4 (ko) |
| JP (1) | JP7407813B2 (ko) |
| KR (1) | KR20220015384A (ko) |
| CN (1) | CN113874849A (ko) |
| TW (1) | TWI826675B (ko) |
| WO (1) | WO2020241362A1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010520715A (ja) | 2007-03-02 | 2010-06-10 | クゥアルコム・インコーポレイテッド | ３相及び極性符号化されたシリアルインタフェース |
| JP2011517159A (ja) | 2008-03-05 | 2011-05-26 | クゥアルコム・インコーポレイテッド | 多元送信機システム及び方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| TW202339464A (zh) * | 2014-03-25 | 2023-10-01 | 日商新力股份有限公司 | 發送裝置 |
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| CN111386358A (zh) | 2017-11-29 | 2020-07-07 | 杰富意钢铁株式会社 | 高强度镀锌钢板及其制造方法 |
-
2020
- 2020-03-25 TW TW109109923A patent/TWI826675B/zh active
- 2020-05-18 CN CN202080037132.5A patent/CN113874849A/zh active Pending
- 2020-05-18 KR KR1020217037571A patent/KR20220015384A/ko not_active Application Discontinuation
- 2020-05-18 US US17/613,285 patent/US11683202B2/en active Active
- 2020-05-18 EP EP20814264.6A patent/EP3979580A4/en active Pending
- 2020-05-18 JP JP2021522242A patent/JP7407813B2/ja active Active
- 2020-05-18 WO PCT/JP2020/019688 patent/WO2020241362A1/ja unknown
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| JP2011517159A (ja) | 2008-03-05 | 2011-05-26 | クゥアルコム・インコーポレイテッド | 多元送信機システム及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113874849A (zh) | 2021-12-31 |
| US20220224569A1 (en) | 2022-07-14 |
| EP3979580A4 (en) | 2022-07-20 |
| JP7407813B2 (ja) | 2024-01-04 |
| EP3979580A1 (en) | 2022-04-06 |
| WO2020241362A1 (ja) | 2020-12-03 |
| US11683202B2 (en) | 2023-06-20 |
| TW202112078A (zh) | 2021-03-16 |
| TWI826675B (zh) | 2023-12-21 |
| JPWO2020241362A1 (ko) | 2020-12-03 |
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| Date | Code | Title | Description |
|---|---|---|---|
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