KR20170092434A - 저전압 동작을 위한 송신 회로 및 수신 회로 - Google Patents

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Abstract

본 발명의 실시 예에 따른 송신 회로는 프리 드라이버 회로, 메인 드라이버회로를 포함할 수 있다. 프리 드라이버 회로는 로직 회로로부터 로직 신호를 제공받아 제 1 전압으로 구동되는 제 1 신호를 생성할 수 있다. 메인 드라이버 회로는 프리 드라이버회로부터 전달된 제 1 신호를 제공받아 제 2 전압으로 구동되는 제 2 신호를 생성하고, 제 2 신호를 입출력 패드로 출력할 수 있다. 프리 드라이버 및 메인 드라이버 회로는 로직 회로에 포함되는 트랜지스터의 문턱 전압과 같거나 낮은 문턱 전압을 갖는 트랜지스터를 포함할 수 있다.

Description

저전압 동작을 위한 송신 회로 및 수신 회로{TRANSMITTER CIRCUIT AND RECEIVER CIRCUIT FOR OPERATING UNDER LOW VOLTAGE}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 저전압 동작을 위한 송신 회로 및 수신 회로에 관한 것이다.
최근의 모바일 트랜드에 따라 반도체 집적 회로는 고집적, 고성능 및 저전력화를 추구하고 있다. 반도체 집적 회로의 저전력화는 다양한 방식으로 구현될 수 있지만, 집적 회로의 구동 전압을 낮추는 방법이 대표적이다. 특히, 데이터의 송수신에 있어, 인터페이스 회로의 전력 소모는 총 전력 소모에서 큰 비중을 차지한다. 이에 따라, 최근 시스템 온 칩(SoC)의 로직 회로 또는 인터페이스 회로의 전원 전압은 약 1.0V 이하로 낮아지고 있는 추세이다.
반도체 집적 회로의 저전력화를 위한 다른 방식으로 DVFS(Dynamic Voltage Frequency Scaling) 기술이 있다. DVFS는 집적 회로의 워크 로드(Workload)에 따라 반도체 집적 회로의 동작 속도 및 구동 전압을 변경하여 전력 소모를 줄이는 기술이다. DVFS 동작에 의해, 반도체 집적 회로는 로직 회로 및 인터페이스 회로의 구동 전압을 변경할 수 있다.
결과적으로, 모바일 반도체의 저전압 트랜드에 따른 전원 전압의 감소와 DVFS 동작에 따른 구동 전압의 변화에 의한 낮은 전원 전압에도 효율적으로 동작 가능한 송신 회로 및 수신 회로가 요구된다.
본 발명의 목적은 상술한 문제를 해결하기 위한 것으로, 저전압 트랜지스터로 구성되어 낮은 전압에도 동작 가능한 송신 회로를 제공하는데에 있다. 또한, 다른 목적으로는, 동작 전압을 달리하는 복수의 전용 버퍼를 구비하여 DVFS 동작에 따른 전압 변화에 따라 효율적으로 동작하는 수신 회로를 제공하는 데에 있다.
본 발명의 실시 예에 따른 송신 회로는 프리 드라이버 회로, 메인 드라이버회로를 포함할 수 있다. 프리 드라이버 회로는 로직 회로로부터 로직 신호를 제공받아 제 1 전압으로 구동되는 제 1 신호를 생성할 수 있다. 메인 드라이버 회로는 프리 드라이버회로부터 전달된 제 1 신호를 제공받아 제 2 전압으로 구동되는 제 2 신호를 생성하고, 제 2 신호를 입출력 패드로 출력할 수 있다. 프리 드라이버 및 메인 드라이버 회로는 로직 회로에 포함되는 트랜지스터의 문턱 전압과 같거나 낮은 문턱 전압을 갖는 트랜지스터를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 인터페이스 회로는 제 1 및 제 2 입력 버퍼를 포함할 수 있다. 제 1 입력 버퍼는 제 1 전압으로 구동하고, 입출력 패드를 통해 제공되는 입력 데이터를 수신하는 저주파수 대역용 버퍼일 수 있다. 제 2 입력 버퍼는 제 2 전압으로 구동하고, 입출력 패드를 통해 제공되는 입력 데이터를 수신하는 고주파수 대역용 버퍼일 수 있다. 제 1 전압의 레벨은 제 2 전압의 레벨보다 같거나 낮게 제공될 수 있다.
본 발명의 실시 예에 따르면, 송신 회로 및 수신 회로가 낮은 구동 전압으로 동작 가능하므로, 송신 회로 및 수신 회로의 전력 소모가 감소될 수 있다. 또한, 수신 회로가 동작 전압에 따른 각각의 전용 버퍼를 구비함에 따라, 수신 회로가 최적화되어 설계될 수 있다. 이에 따라, 수신 회로의 설계 면적이 줄어들고, 성능이 향상될 수 있다.
본 발명의 실시 예들은 제한적인 방법으로서가 아니라 예로서 도시되었으며, 첨부 도면에서 유사한 참조 번호는 유사한 요소를 참조한다.
도 1은 본 발명에 따른 송신 회로 및 수신 회로를 포함하는 시스템 온 칩을 보여주는 블록도이다.
도 2는 도 1에 도시된 송신 회로를 보여주는 회로도이다.
도 3은 도 2에 도시된 메인 드라이버의 출력 신호를 보여주는 그림이다.
도 4는 도 2에 도시된 메인 드라이버의 다른 실시 예를 보여주는 회로도이다.
도 5는 도 4에 도시된 메인 드라이버의 출력 신호를 보여주는 그림이다.
도 6은 도 2에 도시된 레벨 시프터를 예시적으로 보여주는 회로도이다.
도 7 내지 도 10는 도 1에 도시된 송신 회로의 다른 실시 예들을 보여주는 회로도이다.
도 11은 도 1에 도시된 수신 회로를 보여주는 블록도이다.
도 12는 도 11에 도시된 LS 버퍼를 예시적으로 보여주는 회로도이다.
도 13은 도 11에 도시된 HS 버퍼를 예시적으로 보여주는 회로도이다.
도 14는 도 1에 도시된 수신 회로의 다른 실시 예를 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 휴대용 단말기를 나타내는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 메모리와 통신하는 반도체 장치가 본 발명의 특징 및 기능을 설명하기 위한 예로서 사용될 것이다. 그리고 '고전압'의 의미는 시스템 온 칩(SoC)을 구동하는 다양한 레벨의 전원 전압들 중에서 상대적으로 높은 전압을, '저전압'의 의미는 시스템 온 칩(SoC)에 제공되고 일반적인 논리 회로의 구동 전압으로 제공되는 전압 레벨을 의미한다. 하지만, 이러한 '고전압'과 '저전압'의 기준은 저전력화를 지향하는 이 기술 분야에서 기술의 발전에 따라 가변적임은 잘 이해될 것이다.
하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명에 따른 송신 회로 및 수신 회로를 포함하는 시스템 온 칩을 보여주는 블록도이다. 도 1을 참조하면, 시스템 온 칩(100)은 로직 회로(110), 송신 회로(120), 수신 회로(130), ESD(Electro Static Discharge) 회로(140), 그리고 입출력 패드(150)를 포함할 수 있다.
로직 회로(110)는 송신 회로(120) 및 수신 회로(130)와 연결된다. 로직 회로(110)는 로직 전압(VDDL)으로 구동된다. 로직 회로(110)는 수신 회로(130)를 통해 외부로부터 전달 받은 데이터를 처리하고, 처리 결과를 송신 회로(120)를 통해 외부로 전달한다. 예를 들어, 시스템 온 칩(100)이 AP(Application Processor) 혹은 ModAP(Modem Application Processor) 칩인 경우, 로직 회로(110)는 시스템 온 칩(100)과 연결된 메모리, 유저 인터페이스, 오디오 프로세서 등과 송수신되는 데이터를 처리하기 위한 회로 등을 포함할 수 있다. 혹은, 시스템 온 칩(100)이 메모리 칩인 경우, 로직 회로(110)는 DLL(Delay Locked Loop), 셀 어레이, 디코더, 센스 엠프 등의 회로를 포함할 수 있다. 다만, 이는 예시적인 것으로, 로직 회로(110)는 시스템 온 칩(100)의 기능에 따른 어떠한 회로도 포함할 수 있다. 로직 회로(110)의 동작 특성과 본 발명과의 관련성은 적으므로 로직 회로(110)에 대한 구체적인 설명은 생략한다.
최근의 시스템 온 칩에서 로직 회로(110)의 전원 전압은 지속적으로 낮아지는 추세(거의 1.0V 이하)이다. 하지만, 시스템 온 칩은 여러 외부 칩들과의 인터페이싱을 위해 1.2V에서 3.3V까지 다양한 전압 레벨의 입출력 신호를 모두 지원해야 한다. 혹은, 시스템 온 칩(100)은 소모 전력을 감소시키기 위한 DVFS 동작에 의해 고전압 혹은 저전압의 다양한 전압 레벨의 구동 전압을 지원해야 한다.
시스템 온 칩(100)은 DVFS 동작에 따라 로직 회로(110), 송신 회로(120), 그리고 수신 회로(130)의 구동 전압을 변경할 수 있다. 이는 전력 소모 및 시스템 온 칩의 성능을 효율적으로 관리하기 위함이다. 예를 들어, 시스템 온 칩(100)의 워크 로드가 증가하는 경우, 데이터의 처리 속도를 높히기 위해, 시스템 온 칩(100)은 로직 회로(110), 송신 회로(120), 그리고 수신 회로(130)의 구동 전압을 높일 수 있다. 또는, 시스템 온 칩(100)이 송수신하는 데이터의 전송 속도가 증가하는 경우에도, 시스템 온 칩(100)은 구동 전압을 높일 수 있다. 반면에, 시스템 온 칩(100)의 워크 로드가 감소하거나 낮은 전송 속도로 데이터를 송수신하는 경우, 전력 소모를 최소화하기 위해, 시스템 온 칩(100)은 구동 전압을 낮출 수 있다.
또한, 상술한 전력 소모 및 시스템 온 칩의 성능을 용이하게 관리하기 위해, 로직 회로(110), 송신 회로(120), 그리고 수신 회로(130)의 공급 전압은 분리될 필요가 있다. 반면에, 시스템 온 칩(100) 내의 분리된 공급 전압의 수가 증가하는 경우에 설계 효율 및 집적도가 감소한다.
본 발명에서, 송신 회로(120) 및 수신 회로(130)는 로직 회로(110)에 사용된 트랜지스터와 동일한 특성을 갖는 저전압 트랜지스터를 사용한다. 예를 들어, 일반적으로 인터페이스 회로에서 사용되는 트랜지스터와 비교하면, 저전압 트랜지스터는 상대적으로 낮은 문턱 전압(Threshold Voltage) 특성을 가질 수 있다. 이에, 저전압에서도 송신 회로(120) 및 수신 회로(130)의 성능이 보장된다. 이와 동시에, 송신 회로(120) 및 수신 회로(130)가 저전압에서 동작함에 따라 소모 전력이 감소할 수 있다. 더불어, 로직 회로(110)와 동일한 저전압 트랜지스터를 사용함에 따라, 송신 회로(120) 및 수신 회로(130)의 성능 확보를 위해 인터페이스 회로 전용의 복수의 전압원을 사용할 필요 없이, 송신 회로(120) 및 수신 회로(130)는 하나의 인터페이스 전용의 전압원에 의해 동작할 수 있다.
다만, 시스템 온 칩(100)의 성능과 전력 소모 특성에 따라 로직 전압(VDDL)과 인터페이스 전압의 전압 레벨은 달라질 수 있으므로, 송신 회로(120) 및 수신 회로(130)는 데이터의 전압 도메인(Domain) 변화에 대한 추가적인 회로를 포함할 수 있다.
본 발명의 송신 회로(120)는 로직 회로(110)를 통해 제공 받은 데이터를 입출력 패드(150)를 통해 외부로 전달한다. 송신 회로(120)는 로직 전압(VDDL) 및 인터페이스 전압으로 구동될 수 있다. 이에 따라, 송신 회로(120)는 로직 전압(VDDL) 레벨의 데이터를 인터페이스 전압 레벨의 데이터로 변환하기 위한 레벨 시프터를 포함할 수 있다. 송신 회로(120)의 구성 및 동작은 도 2 내지 도 10을 참조하여 자세히 설명될 것이다.
본 발명의 수신 회로(130)는 입출력 패드(150)를 통해 데이터를 수신하여 로직 회로(110)에 제공한다. 수신 회로(130)는 저 주파수 대역의 데이터를 수신하기 위한 입력 버퍼(이하에서, LS 버퍼라 칭함) 및 고 주파수 대역의 데이터를 수신하기 위한 입력 버퍼(이하에서, HS 버퍼라 칭함)를 포함할 수 있다. LS 버퍼 및 HS 버퍼가 각각 구분된 공급 전압에 의해 구동됨에 따라, 수신 회로(130)는 데이터의 전압 레벨을 변환하기 위한 별도의 시프트 레지스터를 필요로 하지 않는다. 수신 회로(130)의 구조 및 기능은 11 내지 도 14를 참조하여 자세히 설명될 것이다.
ESD 회로(140)는 외부에서 발생할 수 있는 순간적인 높은 전압에 의해 내부의 회로가 손상되는 것을 방지한다. 예를 들어, ESD 회로(140)는 다이오드 및 저항 등의 조합으로 구성될 수 있다. 입출력 패드(150)는 외부의 채널과 연결되며, 시스템 온 칩(100)은 입출력 패드(150)를 통해 외부와 데이터를 송수신한다. 송신 회로(120), 수신 회로(130), ESD 회로(140), 그리고 입출력 패드(150)는 노드(D_IO)를 통해 서로 연결된다. ESD 회로(140) 및 입출력 패드(150)의 동작 특성과 본 발명과의 관련성은 적으므로 이에 대한 구체적인 설명은 생략한다.
도 2는 도 1에 도시된 송신 회로를 보여주는 회로도이다. 도 2를 참조하면, 송신 회로(120)는 레벨 시프터(121), 프리 드라이버(122), 그리고 메인 드라이버(123a)를 포함할 수 있다. 도 2는 도 1을 참조하여 설명될 것이다. DVFS 동작에 의해, 인터페이스 전압(VDDH)은 로직 전압(VDDL)보다 높거나, 같거나, 또는 낮게 설정될 수 있다.
레벨 시프터(121)는 로직 회로(110)와 프리 드라이버(122) 사이에 연결된다. 레벨 시프터(121)는 로직 회로(110)로부터 전달된 데이터의 전압 레벨을 프리 드라이버(122) 및 메인 드라이버(123a)가 처리할 수 있는 전압 레벨로 변환한다. 즉, 레벨 시프터(121)는 로직 전압(VDDL)과 접지(GND) 전압 사이를 스윙하는 데이터를 인터페이스 전압(VDDH)과 접지(GND) 전압 사이를 스윙하는 신호 레벨로 변환할 수 있다. 이는 낮은 전압 레벨의 신호가 높은 전압에 의해 구동되는 회로의 입력으로 제공되는 경우에 발생할 수 있는 단락 전류(Short Circuit Current)를 방지하기 위함이다.
프리 드라이버(122)는 레벨 시프터(121)와 메인 드라이버(123a) 사이에 연결된다. 프리 드라이버(122)는 메인 드라이버(123a)에 대한 버퍼(Buffer)로서 동작한다. 즉, 프리 드라이버(122)는 레벨 시프터(121)로부터 데이터를 제공받고, 제공받은 데이터를 메인 드라이버(123a)의 입력 노드로 전달한다. 프리 드라이버(122)는 제 1 PMOS 트랜지스터(MP1)와 제 1 NMOS 트랜지스터(MN1)로 구성되며, 이는 인버터(Inverter)로서 동작한다. 도 2에서, 프리 드라이버(122)는 인버터로 구성된 하나의 단으로 구성되어 있다. 다만, 이는 예시적인 것으로, 프리 드라이버(122)는 복수의 단으로 구성될 수 있다. 또한, 예를 들어, 프리 드라이버(122)는 메인 드라이버(123a)를 구성하는 제 2 PMOS 및 제 2 NMOS 트랜지스터(MP2, MN2) 각각에 대해 구분된 신호 경로를 제공하도록 구성될 수 있다.
메인 드라이버(123a)는 프리 드라이버(122)로부터 제공된 데이터를 입출력 패드(150)로 전달한다. 메인 드라이버(123a)는 제 2 PMOS 및 제 2 NMOS 트랜지스터(MP2, MN2)로 구성된 A 타입의 구조를 가진다. 제 2 PMOS 트랜지스터(MP2) 및 제 1 저항(R1)은 인터페이스 전압(VDDH)과 노드(D_IO) 사이에 연결된다. 제 2 NMOS 트랜지스터(MN2) 및 제 2 저항(R2)은 노드(D_IO)와 접지(GND) 사이에 연결된다. 제 2 PMOS 및 제 2 NMOS 트랜지스터(MP2, MN2)의 게이트는 메인 드라이버(123a)의 입력 노드를 구성하고, 메인 드라이버(123a)의 입력 노드는 프리 드라이버(122)의 출력 노드인 노드(D_PRE)와 연결된다.
메인 드라이버(123a)는 데이터를 외부에 전달하는 경우, 외부의 채널과 연결된다. 따라서, 데이터의 송신 시에 발생할 수 있는 채널과의 반사파를 방지하기 위해, 메인 드라이버(123a)는 채널과의 임피던스 매칭(Impedence Matching)을 위한 동작을 수행할 수 있다. 이에 따라, 송신 회로(120)는 메인 드라이버(123a)의 출력 임피던스를 조절하기 위한 ZQ 캘리브래이션(ZQ Calibration) 회로(미도시)를 추가적으로 포함할 수 있다. 도 2에서, 제 2 PMOS 및 제 2 NMOS 트랜지스터(MP2, MN2) 및 저항(R1, R2)만이 도시되었다. 다만, 이는 예시적인 것으로, 각각은 병렬 연결된 두 개 이상의 복수의 소자들로 구성될 수 있다. 또한, 필요에 의해, 시스템 온 칩(100)이 데이터를 수신 하는 경우, 메인 드라이버(123a)는 ODT(On-Die Termination)로서 동작할 수 있다.
모바일 용의 시스템 온 칩(100)의 경우, 시스템 온 칩(100)의 전력 소모를 줄이기 위해 메인 드라이버(123a)에 의해 전송되는 데이터의 신호 레벨을 낮추어 동작할 수 있다. 이에 따라, 시스템 온 칩(100)은 인터페이스 전압(VDDH)을 낮추어 사용한다. 혹은, 낮은 주파수의 데이터를 전송하는 경우, 고 성능으로 동작할 필요가 없기 때문에, 송신 회로(120)는 DVFS 동작에 의해 인터페이스 전압(VDDH)을 낮추어 사용할 수 있다. 도 1에서 상술한 바와 같이, 본 발명의 송신 회로(120)는 저 전압의 입출력 신호를 지원하기 위한 저전압 트랜지스터로 구성될 수 있다. 이에, 송신 회로(120)는 로직 전압(VDDL)과 같은 저전압에 의해 구동될 수 있다. 다만, DVFS 동작에 따른 송신 회로(120) 및 수신 회로(130)의 구동 전압 레벨을 별도로 제어하기 위해, 로직 전압(VDDL)과 구분된 인터페이스 전압(VDDH)을 사용한다. 더불어, 송신 회로(120) 및 수신 회로(130)는 낮은 레벨의 인터페이스 전압(VDDH) 하에서도 전송 품질이 확보될 수 있다.
도 3은 도 2에 도시된 메인 드라이버의 출력 신호를 보여주는 그림이다. 도 3을 참조하면, 도 2의 메인 드라이버(123a)는 채널을 통해 메모리(160)에 데이터를 전송할 수 있다. 도 3은 도 1을 참조하여 설명될 것이다.
시스템 온 칩(100)의 메인 드라이버(123a)에 의해 디벨롭(Develope)된 데이터는 입출력 패드(150)를 통해 채널에 제공된다. 제공된 데이터는 채널을 통해 메모리(160)의 입출력 패드(161)에 전송된다. 메모리(160)의 입출력 패드(161)에서의 데이터의 전압 레벨은 ODT(162)의 사용 여부에 따라 달라진다.
도 3에서, 채널을 통과한 데이터의 전압 레벨이 도시되었다. 전송된 데이터가 로직 '0'인 경우, 메모리(160)의 입출력 패드(161)는 제 2 저항(R2) 및 제 2 NMOS 트랜지스터(MN2)에 의해 접지(GND)와 도통된다. 이에, ODT(162)의 턴 온 여부와 관계 없이, 채널을 통과한 데이터의 전압 레벨은 접지(GND) 전압이 된다. 전송된 데이터가 로직 '1'인 경우, 메모리(160)의 입출력 패드(161)는 제 1 저항(R1) 및 제 2 PMOS 트랜지스터(MP2)에 의해 인터페이스 전압(VDDH)과 도통된다. 이 때, 전송된 데이터의 전압 레벨은 ODT(162)의 턴 온 여부에 따라 달라진다. ODT(162)가 턴 오프되는 경우, 전송된 데이터의 전압 레벨은 인터페이스 전압(VDDH)이 된다. 반면에, ODT(162)가 턴 온되는 경우, 전송된 신호의 전압 레벨은 제 2 PMOS 트랜지스터(MP2), 제 1 저항(R1), 그리고 ODT(162)에 의해 분배된 전압 레벨이 된다. 분배된 전압 레벨은 인터페이스 전압(VDDH)보다 낮은 전압 레벨일 것이다.
예를 들어, 메모리(160)는 어떠한 형태의 ODT(162)도 포함할 수 있다. 이 경우, ODT(162)의 형태에 따라 전송 데이터의 스윙 레벨은 달라질 수 있다. 혹은, 메모리(160)는 ODT(162)를 포함하지 않을 수 있다.
예를 들어, 메모리(160)는 동적 랜덤 접근 메모리(Dynamic random access memory, DRAM) 및 정적 랜덤 접근 메모리(Static random access memory, SRAM)를 포함하는 휘발성 메모리나, 불휘발성 메모리를 포함할 수 있다.
휘발성 메모리는 LPDDR4 혹은 LPDDR4X 메모리와 같은 DRAM(Dynamic random access memory), SRAM(Static random access memory), TRAM(Thyristor RAM), Z-RAM(Zero capacitor RAM), 또는 TTRAM(Twin transistor RAM), MRAM을 포함할 수 있다.
불휘발성 메모리는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(Flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory:NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)일 수 있다. 불휘발성 메모리의 단위 셀에는 1비트 또는 그 이상의 비트들이 저장될 수 있다.
도 3에서, 메모리(160)가 시스템 온 칩(100)과 연결된 외부 칩의 하나로 도시되었다. 다만, 이는 예시적인 것으로, 오디오 프로세서, 이미지 프로세서, 컨트롤러, ASIC(Application Specific Integrated Circuits) 등 다양한 기능을 포함하는 칩이 시스템 온 칩(100)과 연결될 수 있다. 다만, 메모리(160)의 동작 특성과 본 발명과의 관련성은 적으므로 이에 대한 구체적인 설명은 생략한다.
도 4는 도 2에 도시된 메인 드라이버의 다른 실시 예를 보여주는 회로도이다. 도 4를 참조하면, 메인 드라이버(123b)는 제 2 및 제 3 NMOS 트랜지스터(MN2, MN3), 제 1 및 제 2 저항(R1, R2), 그리고 인버터(INV)를 포함할 수 있다. 도 4의 메인 드라이버(123b)는 제 2 및 제 3 NMOS 트랜지스터(MN2, MN3)로 구성된 B 타입의 구조를 가진다. 도 4는 도 2를 참조하여 설명될 것이다.
제 3 NMOS 트랜지스터(MN3) 및 제 1 저항(R1)은 인터페이스 전압(VDDH)과 노드(D_IO) 사이에 직렬로 연결된다. 제 2 저항(R2) 및 제 2 NMOS 트랜지스터(MN2)는 노드(D_IO)와 접지(GND) 사이에 직렬로 연결된다. 제 2 및 제 3 NMOS 트랜지스터(MN2, MN3)의 게이트는 메인 드라이버(123b)의 입력 노드를 구성한다. 메인 드라이버(123b)의 입력 노드는 프리 드라이버(122)로부터 데이터를 제공받는다. 다만, 도 2의 메인 드라이버(123a)와 비교하면, 제 2 NMOS 트랜지스터(MN2)는 인버터(INV)를 통해 반전된 데이터를 제공받는 점에서 차이가 있다. 이에 따라, 노드(D_PRE)의 데이터에 따라, 제 2 및 제 3 NMOS 트랜지스터(MN2, MN3) 중 하나의 트랜지스터만이 턴 온된다. 예를 들어, 제 3 NMOS 트랜지스터(MN3)가 인버터(INV)를 통해 데이터를 제공받고, 제 2 NMOS 트랜지스터(MN2)는 프리 드라이버(122)로부터 직접 데이터를 제공받도록 구성될 수 있다. 메인 드라이버(123b)의 전송 동작 및 전송 데이터의 전압 레벨은 도 5를 참조하여 설명될 것이다.
도 5는 도 4에 도시된 메인 드라이버의 출력 신호를 보여주는 그림이다. 도 3과 비교하면, 메인 드라이버(123b)가 B 타입의 구조를 가진다는 점을 제외하고, 메인 드라이버(123b) 외의 구성들은 동일하다. 따라서 이에 대한 설명은 생략한다.
도 5에서, 채널을 통과한 데이터의 전압 레벨이 도시되었다. 전송 데이터가 로직 '0'인 경우, 도 3과 동일하게, ODT(162)의 턴 온 여부와 관계 없이 채널을 통과한 데이터의 전압 레벨은 접지(GND) 전압이 된다. 전송 데이터가 로직 '1'인 경우, 전송된 데이터의 전압 레벨은 ODT(162)의 턴 온 여부에 따라 달라진다. ODT(162)가 턴 오프되는 경우, 전송된 데이터의 전압 레벨은 제 3 NMOS 트랜지스터(MN3)의 문턱 전압 값에 의해 결정된다. 즉, 전송된 데이터의 전압 레벨은 제 3 NMOS 트래지스터(MN3)의 게이트 입력 전압 레벨보다 문턱 전압 값 만큼 작은 전압 레벨, 즉 'Vgs-Vth' 이 된다. 이는 노드(D_IO)의 전압 레벨은 제 3 NMOS 트랜지스터(MN3)가 턴 오프될 때까지 상승할 수 있기 때문이다. 반면에, ODT(162)가 턴 온되는 경우, 전송된 신호의 전압 레벨은 제 3 NMOS 트랜지스터(MN3), 제 1 저항(R1), 그리고 ODT(162)에 의해 분배된 전압 레벨이 된다.
도 3의 A 타입의 메인 드라이버(123a)와 비교하면, B 타입의 메인 드라이버(123b)는 인터페이스 전압(VDDH)보다 낮은 전압으로 신호를 전송할 수 있다. 이에, A 타입의 메인 드라이버(123a)과 비교하면, B 타입의 메인 드라이버(123b)는 보다 작은 스윙 레벨로 신호를 전송할 수 있다. 따라서, 메인 드라이버(123b)에 의한 전력 소모가 감소할 수 있다. 또한, PMOS 트랜지스터가 아닌 NMOS 트랜지스터를 사용함에 따라, 메인 드라이버(123b)의 물리적 사이즈가 감소할 수 있다. 추가적으로, 풀 업 및 풀 다운 드라이버가 동일한 NMOS 트랜지스터로 구성되어, 풀 업 및 풀 다운 드라이버의 대칭성이 향상될 수 있다. 다만, 메인 드라이버(123b)의 스윙 레벨이 제 3 NMOS 트랜지스터(MN3)의 문턱 전압에 의해 결정되기 때문에, 문턱 전압의 산포에 따라 전송 신호의 품질이 영향 받을 수 있다.
도 6은 도 2에 도시된 레벨 시프터를 예시적으로 보여주는 회로도이다. 도 6을 참조하면, 레벨 시프터(121)는 제 1 및 제 2 입력 트랜지스터(MN1, MN2), 제 1 및 제 2 래치 트랜지스터(MP1, MP2), 그리고 인버터(INV)를 포함할 수 있다. 레벨 시프터(121)는 입력 신호의 전압 레벨을 레벨 시프터의 구동 전압인 인터페이스 전압(VDDH) 레벨로 변환한다. 도 6은 도 1 및 도 2를 참조하여 설명될 것이다.
제 1 및 제 2 입력 트랜지스터(MN1, MN2)는 로직 회로(110)로부터 노드(D_OUT)를 통해 데이터를 제공받는다. 제공된 데이터는 로직 전압(VDDL) 레벨로 스윙한다. 제 1 입력 트랜지스터(MN1)는 입력 데이터를 직접 제공받고, 제 2 입력 트랜지스터(MN2)는 인버터(INV)를 통해 반전된 데이터를 제공받는다. 제 1 및 제 2 입력 트랜지스터(MN1, MN2)는 제공된 데이터 신호를 반전시켜 증폭하고, 이를 노드(n1, D_LS)에 제공한다.
제 1 및 제 2 래치 트랜지스터(MP1, MP2)는 래치(Latch)를 구성한다. 제 1 및 제 2 래치 트랜지스터(MP1, MP2)는 입력 데이터에 따라 변화하는 노드(n1, D_LS)의 전압을 각각 인터페이스 전압(VDDH)과 접지(GND) 전압으로 풀 업 또는 풀 다운한다. 예를 들어, 노드(D_OUT)의 데이터가 로직 '0'인 경우, 제 1 및 제 2 래치 트랜지스터(MP1, MP2)에 의해, 노드(n1)는 인터페이스 전압(VDDH)까지 풀 업되고, 노드(D_LS)의 전압은 접지(GND) 전압이 된다. 반면에, 노드(D_OUT)의 데이터가 로직 '1'인 경우, 노드(n1)는 인터페이스 전압(GND)까지 풀 다운되고, 노드(D_LS)의 전압은 인터페이스 전압(VDDH) 레벨까지 풀 업된다.
도 6에 도시된 레벨 시프터(121)의 구조는 예시적일 뿐이고, 레벨 시프터(121)는 어떠한 형태의 레벨 시프터 구조일 수 있다. 예를 들어, 레벨 시프터(121)는 하나의 입력만 제공받는 싱글(Single) 입력의 레벨 시프터 구조일 수 있다.
도 7 내지 도 10는 도 1에 도시된 송신 회로의 다른 실시 예들을 보여주는 회로도이다. 도 7 내지 도 10에 도시된 송신 회로(220~520)에 포함된 구성 요소들(프리 드라이버, 메인 드라이버, 레벨 시프터 등)의 구성 및 동작은 도 2 내지 도 6에 도시된 해당 구성 요소들의 구성 및 동작과 동일하다. 따라서 이에 대한 자세한 설명은 생략한다. 또한, 메인 드라이버는 A 또는 B 타입의 구성을 포함하거나, 메인 드라이버의 기능을 갖는 모든 구조의 드라이버 회로를 포함할 수 있다.
도 7을 참조하면, 송신 회로(220)는 레벨 시프터(221), 프리 드라이버(222), 그리고 메인 드라이버(223a)를 포함할 수 있다. 도 2와 비교하면, 프리 드라이버(222)가 로직 전압(VDDL)에 의해 구동되고, 레벨 시프터(221)가 프리 드라이버(222)와 메인 드라이버(223a) 사이에 연결된다는 점에서 차이가 있다. 상술한 차이점을 제외하고, 도 7의 송신 회로(220)는 도 2의 송신 회로(120)와 구성 및 동작이 동일하므로, 이에 대한 자세한 설명은 생략한다.
도 8을 참조하면, 송신 회로(320)는 프리 드라이버(322) 및 메인 드라이버(323a)를 포함할 수 있다. 도 2와 비교하면, 프리 드라이버(322) 및 메인 드라이버(323a)가 로직 전압(VDDL)에 의해 구동되고, 이에 따라, 레벨 시프터가 사용되지 않는 점에서 차이가 있다. 이는 프리 드라이버(322) 및 메인 드라이버(323a)가 낮은 문턱 전압을 갖는 저 전압용 트랜지스터로 구성됨에 따라 구현 가능하다. 이 경우, 도 8의 송신 회로(320)를 포함하는 시스템 온 칩(100)은 별도의 인터페이스 전압을 사용하지 않음으로써, 설계 난이도가 낮아지고 설계 비용이 줄어들 수 있다.
도 2, 도 7, 그리고 도 8의 송신 회로(120, 220, 320)는 기본적으로 동일한 구성을 포함한다. 설계자는 설계 상의 고려 사항에 따라 도 2, 도 7, 그리고 도 8의 송신 회로(120, 220, 320)의 구성들 중 하나를 선택할 수 있다. 예를 들어, 고려 사항은 설계 난이도, 송신 회로의 컨트롤 신호의 개수, 데이터 전송 품질 등을 포함할 수 있다.
도 9를 참조하면, 송신 회로(420)는 레벨 시프터(421), 프리 드라이버(422), 메인 드라이버(423a), 그리고 다중화기(424)를 포함할 수 있다. 송신 회로(420)는 다중화기(424)에 의해 노드(D_OUT)를 통해 제공되는 데이터의 전송 경로를 선택할 수 있다. 이하에서, 데이터가 레벨 시프터(421)를 거치는 경로를 제 1 경로라 칭하고, 데이터가 레벨 시프터(421)를 통과하지 않는 경로를 제 2 경로라 칭한다.
인터페이스 전압(VDDH)이 로직 전압(VDDL) 보다 큰 전압 레벨로 사용되는 경우, 송신 회로(420)는 제 1 경로를 선택할 수 있다. 이는 단락 전류에 의한 소모 전력을 방지하기 위함이다. 즉, 인터페이스 전압(VDDH)보다 낮은 입력 전압에 의한 프리 드라이버(422)의 단락 전류의 발생을 방지하기 위해, 제 1 경로를 통해 입력 전압의 레벨을 인터페이스 전압(VDDH) 레벨로 변환한다.
반면, 인터페이스 전압(VDDH)이 로직 전압(VDDL)보다 같거나 낮은 전압 레벨로 사용되는 경우, 송신 회로(420)는 제 2 경로를 선택할 수 있다. 즉, 인터페이스 전압(VDDH)이 로직 전압(VDDL)보다 낮은 경우, 프리 드라이버(422)에서의 단락 전류가 존재하지 않기 때문에, 데이터의 전압 레벨은 변환될 필요가 없다. 즉, 데이터는 레벨 시프터(421)를 통과하지 않는다. 따라서, DVFS 동작에 의해 레벨 시프터가 필요하지 않은 구동 전압의 조합이 사용되는 경우, 도 9의 송신 회로(420)는 제 1 경로를 선택하여 데이터 신호의 지연 시간(Propagation Delay Time)을 줄일 수 있다. 제 1 또는 제 2 경로의 선택은 모드 제어 신호(Mode)에 의해 다중화기(424)에서 이루어지며, 모드 제어 신호(Mode)의 결정 방법은 이하에서 설명될 것이다.
다중화기(424)는 모드 제어 신호(Mode)에 의해 제어되고, 노드(D_OUT)에 의해 제공되는 데이터의 전송 경로를 결정한다. 다중화기(424)에 의해 제 1 및 제 2 경로 중 하나의 경로를 통과한 데이터는 노드(D_MUX)를 통해 프리 드라이버(422)에 제공된다.
모드 제어 신호(Mode)는 도 1의 시스템 온 칩(100)의 동작 주파수에 의해 결정될 수 있다. 시스템 온 칩(100)의 동작 주파수는 송수신되는 데이터의 주파수 혹은 시스템 온 칩(100)의 워크로드에 의해 결정될 수 있으며, 동작 주파수를 기준으로 DVFS 동작이 수행된다. 즉, 시스템 온 칩(100)은 동작 주파수에 기초하여 인터페이스 전압(VDDH)의 전압 레벨을 조절할 수 있다.
예를 들어, 시스템 온 칩(100)의 동작 주파수가 기준 주파수보다 높은 경우, 전송 데이터의 품질을 유지하기 위해, 시스템 온 칩(100)은 인터페이스 전압(VDDH)을 로직 전압(VDDL)보다 높게 설정하여 동작할 수 있다. 이 경우, 제 1 경로가 선택될 수 있다. 혹은, 시스템 온 칩(100)의 동작 주파수가 기준 주파수보다 낮은 경우, 전력 소모를 줄이기 위해, 시스템 온 칩(100)은 인터페이스 전압(VDDH)을 로직 전압(VDDL)과 같거나 낮게 설정하여 동작할 수 있다. 이 경우, 제 2 경로가 선택될 수 있다.
본 명세서에서, 모드 제어 신호(Mode)를 결정하는 하나의 예가 설명되었다. 다만, 이는 예시적인 것으로, 모드 제어 신호(Mode)는 DVFS 동작에 따른 어떠한 알고리즘에 의해서도 결정될 수 있다. 예를 들어, 모드 제어 신호(Mode)는 도 1의 로직 회로(110) 혹은 외부의 컨트롤러에 의해 결정될 수 있다.
도 10을 참조하면, 송신 회로(520)는 레벨 시프터(521), 프리 드라이버(522), 메인 드라이버(523a), 그리고 다중화기(524)를 포함할 수 있다. 도 9와 비교하면, 레벨 시프터(521) 및 다중화기(524)가 프리 드라이버(522)와 메인 드라이버(523a) 사이에 연결된다는 점을 제외하고, 도 10의 송신 회로(520)는 도 9의 송신 회로(420)와 구성 및 동작이 동일하다. 따라서 이에 대한 자세한 설명은 생략한다.
도 11은 도 1에 도시된 수신 회로를 보여주는 블록도이다. 도 11을 참조하면, 수신 회로(130)는 LS 버퍼(131) 및 HS 버퍼(132)를 포함할 수 있다. 도 11은 도 1을 참조하여 설명될 것이다. 수신 회로(130)는 모드 제어 신호(Mode)에 따라 LS 버퍼(131) 및 HS 버퍼(132) 중 하나를 선택적으로 사용한다. 모드 제어 신호(Mode)는 도 9의 모드 제어 신호(Mode)와 동일한 제어 신호이다. 따라서 이에 대한 자세한 설명은 생략한다.
LS 버퍼(131)는 노드(D_IO)를 통해 전송된 데이터를 수신하고, 수신한 데이터를 노드(D_INa)를 통해 로직 회로(110)로 제공한다. LS 버퍼(131)는 인터페이스 전압(VDDH)에 의해 구동되고, 낮은 주파수의 데이터를 수신하도록 구성될 수 있다. 도 11에서, LS 버퍼(131)는 기준 전압을 사용하지 않는 것으로 도시되었다. 다만, 이는 예시적인 것으로, LS 버퍼(131)는 기준 전압을 사용하도록 구성될 수 있다. LS 버퍼(131)의 예시적인 구성은 도 12를 참조하여 설명될 것이다.
HS 버퍼(132)는 노드(D_IO)를 통해 전송된 데이터를 수신하고, 수신한 데이터를 노드(D_INb)를 통해 로직 회로(110)로 제공한다. HS 버퍼(132)는 로직 전압(VDDL)에 의해 구동되고, 높은 주파수의 데이터를 수신하도록 구성될 수 있다. HS 버퍼의 예시적인 구성은 도 13를 참조하여 설명될 것이다.
도 11에서, LS 버퍼(131) 및 HS 버퍼(132) 각각의 출력 노드(D_INa, D_INb)가 구분되어 도시되었다. 이는 로직 회로(110)가 출력 노드(D_INa, D_INb)의 전압 레벨에 따라 전달되는 데이터를 구분하여 처리하기 위함이다.
예를 들어, 로직 전압(VDDL)의 레벨이 인터페이스 전압(VDDH)의 레벨에 비해 높은 경우, 출력 노드(D_INa)를 통해 제공된 데이터의 낮은 전압에 의해 로직 회로(110) 내부에 단락 전류가 발생할 수 있다. 이 경우, 로직 회로(110)는 구분된 출력 노드(D_INa)를 통해 제공되는 데이터를 위한 레벨 시프터를 추가적으로 구비할 수 있다. 다만, 출력 노드(D_INb)를 통해 제공된 데이터는 로직 회로(110)와 같은 로직 전압(VDDL) 레벨로 스윙하므로, 로직 회로(110)는 출력 노드(D_INb)를 통해 제공된 데이터를 직접 수신할 수 있다.
다만, 로직 전압(VDDL)이 인터페이스 전압(VDDH)과 같거나 낮은 경우, 로직 회로(110) 내에 레벨 시프터가 필요하지 않으므로, 출력 노드(D_INa, D_INb)는 통합될 수 있다.
상술한 바와 같이, DVFS 동작에 의해, 도 1의 시스템 온 칩(100)은 로직 회로(110) 혹은 수신 회로(130) 각각의 동작 전압을 변경할 수 있다. 이 경우, 시스템 온 칩(100)의 동작 성능은 로직 회로(110) 또는 수신 회로(130)의 성능에 의해 결정될 수 있다. 이에, 본 발명에 따른 수신 회로(130)는 각각의 구분된 동작 전압 및 회로 구성을 갖는 LS 버퍼(131) 및 HS 버퍼(132)를 포함한다. 이는 DVFS 동작에 의해 로직 전압(VDDL) 혹은 인터페이스 전압(VDDH)이 변경되는 경우에도 효율적으로 데이터를 수신하기 위함이다.
동작 전압 및 회로 구성에 따라 버퍼를 구분하여 사용하는 경우, DVFS 동작에 따라 버퍼의 특성 관리가 용이하다. 예를 들어, 동일한 동작 주파수의 데이터에 대해 로직 전압(VDDL)을 높게 사용하는 경우, LS 버퍼(131)는 상대적으로 낮은 인터페이스 전압(VDDH)을 사용할 수 있다. 이에, 수신 회로(130)는 전력 소모를 최소화할 수 있다. 즉, 이 경우에 수신 회로(130)는 로직 전압(VDDL)에 영향을 받지 않고 동작할 수 있다. 혹은, 동일한 상황에서 전송 품질을 향상시키기 위해, 수신 회로(130)는 상대적으로 높은 로직 전압(VDDL)에 의해 구동하는 고 성능의 HS 버퍼(132)를 선택하여 사용할 수 있다.
더불어, 버퍼를 구분하여 사용하는 것은 추가적인 이점을 갖는다. 일반적으로, 다 목적(Multi-Purpose)의 회로와 비교하여, 하나의 목적을 위한 전용 회로는 동작 효율이 높고, 설계 최적화가 가능하다. 예를 들어, LS 버퍼(131)는 낮은 주파수의 데이터를 수신하기 때문에, 저 성능으로 동작하되 최소의 전력 소모를 갖도록 설계될 수 있다. 즉, LS 버퍼(131)는 저 주파수의 낮은 스윙 레벨의 데이터 신호만을 수신하도록 저성능의 버퍼로서 설계할 수 있다. 반면에, HS 버퍼(132)는, 높은 스윙 레벨의 데이터 신호를 수신하는 고성능의 버퍼로서 설계될 수 있다. 이에 따라, 특성이 최적화된 LS 버퍼(131) 및 HS 버퍼(132)의 설계가 가능하고, 전용 회로의 설계에 따른 버퍼의 설계 면적 또한 최적화될 수 있다.
도 12는 도 11에 도시된 LS 버퍼를 예시적으로 보여주는 회로도이다. 도 12를 참조하면, LS 버퍼(131)는 제 1 PMOS 트랜지스터(MP1) 및 제 1 NMOS 트랜지스터(MN1), 그리고 전류원(In)을 포함할 수 있다. 도 12의 LS 버퍼(131)는 일반적인 인버터(Inverter)로서 동작한다.
제 1 PMOS 트랜지스터(MP1) 및 제 1 NMOS 트랜지스터(MN1)는 인버터를 구성하고, 각각의 게이트를 통해 데이터를 수신한다. 전류원(In)은 제 1 NMOS 트랜지스터(MN1)의 소스 노드와 접지(GND) 사이에 직렬로 연결된다. 전류원(In)은 LS 버퍼(131)에 일정한 전류를 제공하고, 모드 제어 신호(Mode)에 의해 제어된다. 전류원(In)의 턴 온 또는 오프의 여부에 의해, LS 버퍼(131)가 턴 온 또는 오프 된다.
도 12의 LS 버퍼(131)는 인버터의 논리 문턱 전압(Logic Threshold Voltage)을 기준으로 노드(D_IO)를 통해 수신되는 데이터의 신호 레벨을 구분한다. 도 12에서, 인버터 구조가 LS 버퍼(131)의 일 실시 예로서 도시되었다. 다만, 이는 예시적인 것으로, LS 버퍼(131)는 이에 한정되는 것이 아니며, 버퍼의 기능을 갖는 어떠한 회로로도 구성될 수 있다.
도 13은 도 11에 도시된 HS 버퍼를 예시적으로 보여주는 회로도이다. 도 13을 참조하면, HS 버퍼(132)는 제 1 및 제 2 입력 트랜지스터(MP1. MP2) 및 제 1 및 제 2 로드 트랜지스터(MN1, MN2), 그리고 전류원(Ip)을 포함할 수 있다. 도 13의 HS 버퍼(132)는 일반적인 차동 증폭기(Differential Amplifier)로서 동작한다.
제 1 입력 트랜지스터(MP1)는 PMOS 트랜지스터로 구성되고, 기준 전압(Vref)을 입력으로 제공받는다. 예를 들어, 기준 전압의 레벨은 '로직 전압(VDDL)/2'의 전압 레벨일 수 있다. 제 2 입력 트랜지스터(MP2)는 PMOS 트랜지스터로 구성되고, 노드(D_IO)를 통해 데이터를 수신한다. 도 13의 HS 버퍼(132)는 PMOS 트랜지스터를 통해 데이터를 수신한다. 이는 LVSTL(Low Voltage Swing Terminated Logic) 기술에 의한 낮은 전압 레벨로 스윙하는 데이터를 수신하기 위함이다. 다만, 이는 예시적인 것으로, 입력 트랜지스터(MP1, MP2)는 데이터의 스윙 레벨에 따라 NMOS 트랜지스터로서 구성될 수 있다.
제 1 및 제 2 로드 트랜지스터(MN1, MN2)는 전류 미러(Current Mirror)를 구성한다. 제 1 및 제 2 로드 트랜지스터(MN1, MN2)는 NMOS 트랜지스터로 구성되고, HS 버퍼(132)의 출력 데이터 신호에 대한 로드(Load)로서 동작한다. 이에, 제 1 로드 트랜지스터(MN1)의 드레인 노드를 통해 노드(D_INb)로 출력 신호가 제공된다.
전류원(Ip)은 로직 전압(VDDL)과 제 1 및 제 2 입력 트랜지스터(MP1. MP2)의 소스 노드 사이에 직렬로 연결된다. 전류원(Ip)은 모드 제어 신호(Mode)에 의해 제어된다. 전류원(Ip)의 턴 온 또는 오프의 여부에 의해, HS 버퍼(132)가 턴 온 또는 오프 된다.
도 13의 HS 버퍼(132)는 기준 전압(Vref)을 기준으로 노드(D_IO)를 통해 수신되는 데이터의 신호 레벨을 구분한다. 예를 들어, 노드(D_IO)를 통해 수신된 데이터의 전압 레벨이 기준 전압(Vref)보다 높은 경우, 제 2 입력 트랜지스터(MP2)를 통과하는 전류량이 줄어들고, 반대로 제 1 입력 트랜지스터(MP1)를 통과하는 전류량은 증가한다. 이에 따라, 제 1 로드 트랜지스터(MN1)의 전류량 역시 증가하여, 출력 노드(D_INb)의 전압이 상승한다. 결과적으로, HS 버퍼(132)는 로직 '1'을 수신하여 노드(D_INb)로 출력한다.
도 13에서, 차동 증폭기가 HS 버퍼(132)의 일 실시 예로서 도시되었다. 다만, 이는 예시적인 것으로, HS 버퍼(132)는 이에 한정되는 것이 아니며, 버퍼의 기능을 갖는 어떠한 회로로도 구성될 수 있다. 도 12 및 도 13에서 도시되지 않았지만, LS 버퍼(131) 및 HS 버퍼(132)는 수신된 데이터를 클록 신호에 동기화하기 위한 플립 플롭을 더 포함할 수 있다.
도 14는 도 1에 도시된 수신 회로의 다른 실시 예를 보여주는 블록도이다. 도 14를 참조하면, 수신 회로(230)는 LS 버퍼(231), HS 버퍼(232), 그리고 다중화기(233)를 포함할 수 있다. 도 11과 비교하면, LS 버퍼(231) 및 HS 버퍼(232)가 모드 제어 신호(Mode)에 의해 제어되지 않는 점을 제외하고, LS 버퍼(231) 및 HS 버퍼(232)의 구성 및 동작은 도 11의 LS 버퍼(131) 및 HS 버퍼(132)와 동일하다. 따라서, 이에 대한 자세한 설명은 생략한다.
다중화기(233)는 LS 버퍼(231) 및 HS 버퍼(232)로부터 각각의 출력 데이터를 제공받고, 모드 제어 신호(Mode)에 의해 선택된 출력 데이터를 노드(D_IN)로 제공한다. 도시되지 않았지만, 다중화기(233)는 HS 버퍼(232)의 출력 데이터 신호에 대한 레벨 시프터의 기능을 포함할 수 있다. 다중화기(233)가 모드 제어 신호(Mode)를 수신함에 따라, LS 버퍼(231) 및 HS 버퍼(232)는 모드 제어 신호(Mode)에 의해 제어되지 않는다. 따라서, 도 11의 LS 버퍼(131) 및 HS 버퍼(132)와 비교하면, LS 버퍼(231) 및 HS 버퍼(232)는 좀 더 최적화되어 설계될 수 있다.
도 15는 본 발명의 실시 예에 따른 휴대용 단말기를 나타내는 블록도이다. 도 15를 참조하면, 휴대용 단말기(1000)는 이미지 처리부(1100), 무선 송수신부(1200), 오디오 처리부(1300), 이미지 파일 생성부(1400), 메모리(1500), 사용자 인터페이스(1600), 그리고 컨트롤러(1700)를 포함한다.
이미지 처리부(1100)는 렌즈(1110), 이미지 센서(1120), 이미지 프로세서(1130), 그리고 디스플레이부(1140)를 포함한다. 무선 송수신부(1200)는 안테나(1210), 트랜시버(1220), 모뎀(1230)을 포함한다. 오디오 처리부(1300)는 오디오 프로세서(1310), 마이크(1320), 그리고 스피커(1330)를 포함한다.
메모리(1500)는 메모리 카드(MMC, eMMC, SD, micro SD) 등으로 제공될 수 있다. 더불어, 컨트롤러(1700)는 응용 프로그램, 운영 체제 등을 구동하는 시스템 온 칩으로 제공될 수 있다. 컨트롤러(1700)는 이미지 프로세서(1130) 또는 모뎀(1230)을 포함할 수 있다.
메모리(1500)는 도 1 내지 도 14을 참조하여 설명된 송신 회로 및 수신 회로를 포함하는 메모리로 제공될 수 있다. 혹은, 컨트롤러(1700)는 도 1 내지 도 14을 참조하여 설명된 송신 회로 및 수신 회로를 포함하는 시스템 온 칩으로 제공될 수 있다. 따라서, 메모리(1500) 또는 컨트롤러(1700)는 DVFS에 의해 공급 전압이 변화하는 경우에도, 효율적으로 데이터 송수신이 가능하다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 시스템 온 칩 110 : 로직 회로
120, 220, 320, 420, 520 : 송신 회로
121, 221, 421, 521 : 레벨 시프터
122, 222, 322, 422, 522 : 프리 드라이버
123a, 123b, 222, 322, 422, 522 : 메인 드라이버
130, 230 : 수신 회로 131, 231 : LS 버퍼
132, 232 : HS 버퍼 140 : ESD 회로
150 : 입출력 패드 233, 424, 524 : 다중화기
1000 : 휴대용 단말기 1100 : 이미지 처리부
1110 : 렌즈 1120 : 이미지 센서
1130 : 이미지 프로세서 1140 : 디스플레이
1200 : 무선 송수신부 1210 : 안테나
1220 : 트랜시버 1230 : 모뎀
1300 : 오디오 처리부 1310 : 오디오 프로세서
1320 : 마이크 1330 : 스피커
1400 : 이미지 파일 생성부 1500 : 메모리
1600 : 사용자 인터페이스 1700 : 컨트롤러

Claims (10)

  1. 로직 회로로부터 로직 신호를 제공받아, 제 1 전압으로 구동되는 제 1 신호를 생성하는 프리 드라이버 회로; 그리고
    상기 제 1 신호를 제공받아, 제 2 전압으로 구동되는 제 2 신호를 생성하고, 상기 제 2 신호를 입출력 패드로 출력하는 메인 드라이버 회로를 포함하되,
    상기 프리 드라이버 및 상기 메인 드라이버 회로는 상기 로직 회로에 포함되는 트랜지스터의 문턱 전압과 같거나 낮은 문턱 전압을 갖는 트랜지스터를 포함하는 송신 회로.
  2. 제 1 항에 있어,
    상기 로직 신호의 전압 레벨을 상기 제 1 전압 레벨로 변환하여 상기 프리 드라이버 회로로 전달하는 레벨 시프터(Level Shifter)를 더 포함하는 송신 회로.
  3. 제 1 항에 있어,
    상기 로직 신호의 전압 레벨을 상기 제 1 전압 레벨로 변환하는 레벨 시프터(Level Shifter); 그리고
    상기 로직 신호 및 상기 제 1 전압 레벨로 변환된 신호를 제공받고, 모드 제어 신호에 의해 선택된 신호를 상기 프리 드라이버 회로에 제공하는 다중화기 회로를 더 포함하되,
    상기 모드 제어 신호는 상기 입출력 패드로 송수신되는 데이터의 전송 주파수에 따라 결정되는 송신 회로.
  4. 제 1 항에 있어,
    상기 제 1 신호의 전압 레벨을 상기 제 2 전압 레벨로 변환하여 상기 메인 드라이버 회로로 전달하는 레벨 시프터(Level Shifter)를 더 포함하는 송신 회로.
  5. 제 1 항에 있어,
    상기 송신 회로는 LPDDR4 또는 LPDDR4X 메모리 인터페이스와 통신하는 송신 회로.
  6. 제 1 전압으로 구동하고, 입출력 패드를 통해 제공되는 입력 데이터를 수신하는 저주파수 대역용 제 1 입력 버퍼; 그리고
    제 2 전압으로 구동하고, 상기 입출력 패드를 통해 제공되는 상기 입력 데이터를 수신하는 고주파수 대역용 제 2 입력 버퍼를 포함하는 인터페이스 회로.
  7. 제 6 항에 있어,
    모드 제어 신호에 의해, 상기 제 1 및 제 2 입력 버퍼 중 하나의 입력 버퍼가 선택되어 동작하고,
    상기 모드 제어 신호는 상기 입출력 패드로 송수신되는 데이터의 전송 주파수에 따라 결정되는 인터페이스 회로.
  8. 제 6 항에 있어,
    상기 제 1 및 제 2 입력 버퍼 각각의 출력 데이터를 제공받고, 모드 제어 신호에 의해 상기 각각의 출력 데이터 중 하나의 출력 데이터를 선택하는 다중화기 회로를 더 포함하되,
    상기 모드 제어 신호는 상기 입출력 패드로 송수신되는 데이터의 전송 주파수에 따라 결정되는 인터페이스 회로.
  9. 제 6 항에 있어,
    로직 회로로부터 로직 신호를 제공받아 제 3 전압으로 구동되는 제 1 신호를 생성하는 프리 드라이버 회로; 그리고
    상기 제 1 신호를 제공받아 상기 제 1 전압으로 구동되는 제 2 신호를 생성하고, 상기 제 2 신호를 상기 입출력 패드로 출력하는 메인 드라이버 회로를 더 포함하되,
    상기 프리 드라이버 및 상기 메인 드라이버 회로는 상기 로직 회로에 포함되는 트랜지스터의 문턱 전압과 같거나 낮은 문턱 전압을 갖는 트랜지스터를 포함하는 인터페이스 회로.
  10. 제 9 항에 있어,
    상기 인터페이스 회로는 LPDDR4 또는 LPDDR4X 메모리 인터페이스와 통신하는 인터페이스 회로.
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