JP7193142B2 - 情報処理装置 - Google Patents
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- 230000010365 information processing Effects 0.000 title claims description 68
- 230000005540 biological transmission Effects 0.000 claims description 40
- 230000008878 coupling Effects 0.000 claims description 38
- 238000010168 coupling process Methods 0.000 claims description 38
- 238000005859 coupling reaction Methods 0.000 claims description 38
- 230000001939 inductive effect Effects 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 238000012545 processing Methods 0.000 claims description 5
- 239000000835 fiber Substances 0.000 claims description 4
- 239000004033 plastic Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 55
- 238000004891 communication Methods 0.000 description 31
- 238000004088 simulation Methods 0.000 description 26
- 238000005516 engineering process Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 10
- 230000005672 electromagnetic field Effects 0.000 description 10
- 238000012546 transfer Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000011160 research Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F38/00—Adaptations of transformers or inductances for specific applications or functions
- H01F38/14—Inductive couplings
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B5/00—Near-field transmission systems, e.g. inductive or capacitive transmission systems
- H04B5/40—Near-field transmission systems, e.g. inductive or capacitive transmission systems characterised by components specially adapted for near-field transmission
- H04B5/48—Transceivers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F38/00—Adaptations of transformers or inductances for specific applications or functions
- H01F38/14—Inductive couplings
- H01F2038/143—Inductive couplings for signals
Landscapes
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- Computing Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
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Description
特許文献1の図2にはプロセッサSocが開示されている。
1.水平方向のチップ間ワイヤレスバス
図1は、水平方向のチップ間のワイヤレスバスの例を示す図(その1)である。また、図2は、水平方向のチップ間のワイヤレスバスの例を示す図(その2)である。情報処理装置100は、複数のチップ110A~110Eを有する。複数のチップ110A~110Eは水平方向に集積される。複数のチップのそれぞれには1対の送信コイルと受信コイルとが形成される。複数のチップ110A~110Eのそれぞれは水平方向の誘導結合を利用してチップ間で無線接続を行う。
図1に示されるように、チップの内部配線を用いてオンチップコイルが形成されている。また、図1及び図2に示されるように、水平方向の誘導結合を利用してチップ間の無線接続がされている。
このような構成とすることによって、シリコンインタポーザの設定及び製造が必要なく、チップレットを柔軟に組み合わせることで情報処理装置100を安価に構築することができる。
なお、情報処理装置100は、必ずしも、CPU及びメモリを含まなくてもよい。
情報処理装置100において、水平方向のチップ間のワイヤレスバスと無線給電技術とを組み合わせることで、多様な基材400の上にチップを実装することができる。また、実装後にも容易にチップを交換することができる。図4に示されるように、複数のチップは基材400の上に水平方向に集積される。ここで、基材400は可変形状部材である。可変形状部材とは、形状を変形することができる部材であり、例えば、フレキシブル基板、プラスチック、繊維等である。このような可変形状部材の上にチップをDAFテープ等のようなもので固定して配置するだけで情報処理装置100を構築でき、故障又はシステムアップデータの際は、チップを入れ替えて再度配置するだけでよい、新しい情報処理装置100を実現することができる。
まず、オンチップコイル間の水平方向誘導結合について説明する。コイル間の結合度は2つのコイルの隣接する1辺の長さと距離によって主に決定される。そのため、コイルが大きいほど、及び隣接する辺の間の距離が短いほど、結合は強くなる。この誘導結合を介して、送信コイルから受信コイルへと信号を伝送することができる。
例えば、図5に示すように、送信電流Itxを画面奥側へ向かって流すと、受信側には対応する受信電圧Vrxが誘起される。このコイルの特性は図6に示すような等価回路で表すことができる。受信電圧は送信電流Itxの1階微分波形に
送信側と受信側における2次ローパスフィルタ特性を掛け合わせたものになる。また、受信電圧Vrxの振幅は送信電流と結合係数に比例する。受信側で正常にデータを復元するための閾値を一定とすると、結合係数が半分になった場合には倍の電流を流す必要があり、これが送信回路の消費電力を決定することになる。
続いて、送受信コア回路について図7及び図8を用いて説明する。図7及び図8は、チップ上に構成される送受信コア回路を説明するための図である。ここでは、2つのインバータでコイルを駆動している。入力されたTxdataに応じた向きの送信電流Itxがコイルへと流れ、その結果、受信側では図8に示すようにデータの遷移に応じたパルス電圧が生じる。このときパルスの極性はデータの遷移がLOWからHIGHか、HIGHからLOWか、によって異なる。このパルス電圧を受信側のヒステリシスコンパレータが元のNRZデータへと復元し、最終的なRxdataが図8のように得られる。
図9は、チップ上に構成される送受信回路の一例を示す図である。コアから送られてきたパラレル信号をシリアライズしてバースト転送する方式を採用している。図9に示されるように、送受信回路には、デジタル回路との接続のためのSerDes(SERializer/DESerializer)及びCDR回路が搭載されている。また、送受信回路には、衝突検知回路が搭載されている。チップ間で送信データの衝突が発生した場合には、衝突検知回路は、上位プロトコルで定められる手順にしたがってデータを再送する。なお、送信コイル801は送信コイルである。受信コイル802は受信コイルである。
図10は、送信コイル801及び受信コイル802の一例を示す図である。本実施形態では、数mm角の大きなコイルを利用するため、インタフェース全体の面積は極めて大きくなる。しかし、オンチップコイルが発する磁界の内部回路への影響が小さいため、図10に示すようにコア内部よりも配線リソースが潤沢な周辺部に沿ってコイルを形成し、その内部にコア回路やネットワークインタフェース、送受信回路を形成することができる。通信特性及び典型的な正方形チップでの設計例から考えると、チップの各辺に対して送信コイル801と受信コイル802との各辺は最低でも90%程度の長さとなっている。送信コイルの開口部面積と受信コイルの開口部面積とは、チップの面積の80%以上とするのがよい。
図11は、電磁界シミュレーション環境の一例を示す図である。製造プロセスのパラメータを基にコイル及び基板のシミュレーションモデルを作成し、Keysight社の3次元電磁界シミュレータであるEmProを用いることでコイル間の結合係数を調査した。電磁界シミュレーションで得られたSパラメータを等価回路へとフィッティングし、その結果得られた結合係数、相互インダクタンスをシミュレーション結果として採用している。
図12及び図13は、長方形コイルの相互インダクタンスの一例を示す図である。図12では、送信側コイルの隣接コイルに最も近い辺と直行する辺Dwを短くした場合の相互インダクタンスの変化を示している。結果から分かるにDwが半分になった場合でも相互インダクタンスは正方形のときの85%であり、相互インダクタンスは比較的緩やかに減少していることが分かる。
図14は、コイル同士の相対角度が変化した場合のシミュレーション結果を示す図である。図14に示されるように、コイル同士が斜めの場合、相対角度が減少するにしたがって、結合係数は単調に増加することがシミュレーションで確かめられた。
結果から、斜めのコイル同士も結合するものの、その結合係数は相対角度にしたがって変化していくことが分かった。ここで受信回路のヒステリシスコンパレータについて考えてみると、その入力電圧はコンパレータの閾値以上、かつ、電源電圧を超えないような範囲であることが要求される。例えば、最も信号振幅の低い相対角度180度の場合の振幅を100mVとすると、相対角度0度のときの受信信号振幅は760mVとなる。コア電源電圧が1V程度のプロセスを想定すると、最大の電圧振幅でも電源電圧を超えず、最低でもノイズフロアに埋もれることのない十分な振幅が確保できると、典型的な設計例として考えられる。
回路シミュレーションによって、送受信回路の性能、及びリング状配線の通信特性への影響について調査した。製造プロセスとしては45nmCMOSプロセスを想定しており、コイル径は正方形において100μmから5mmの範囲を調査した。このとき、通信距離はコイル径の1/10の値としている。図15は、コイル径及び通信距離を説明するための図である。
コイル及びリング状配線の部分については電磁界シミュレーションの結果からモデルを作成し、それを回路シミュレーション内に入れ込んでいる。
図16は、送受信コア回路のシミュレーション波形の一例を示す図である。コイル径300μmの条件下において、PRBS31信号の転送をシミュレーションしたところ、最大転送速度14.3Gb/s、消費電力7.91mWを達成した。
図17は、コイル径と最大転送速度の関係を示す図である。コイル径が小さくなるにしたがって寄生容量が減少するため、最大転送速度が向上する。本実施形態のプロセスでは送受信回路によって通信速度が律速されるため、300μm以下のコイルでは転送速度が向上していないが、先端プロセスを用いる場合にはさらなる性能向上が見込まれる。つまり、プロセス微細化、各チップレットの細粒度化、実装技術の進展によって、ワイヤレスバス技術の性能向上が見込める。
図18は、従来の有線通信技術とワイヤレスバス技術との性能比較を示す図である。左側の3つは、どれもシリコンインタポーザを用いた高速通信技術である。ワイヤレスバス技術によって、インタフェースの面積あたりのデータ転送効率についても、電力の効率についてもシリコンインタポーザを用いた有線通信技術と遜色ない結果が得られることが分かる。
図19は、リング状配線の影響について示す図である。図19に示したとおり、チップにコイルと同等の大きさのリング状配線が存在する場合、送信電流が流れる際に反対方向の渦電流がこれらのリング状配線に流れ、通信特性に悪影響を及ぼす可能性がある。こうしたリング状配線の例として、電源分配のための電源リング、及びチップ保護のためのシールリングが挙げられる。
図20は、電源リングの影響を示す図である。チップ上に電源リングが存在する場合、渦電流の影響によって、受信信号振幅が減少する。この影響は電源リングを細くすること、及びコイルと電源リングとの距離を離すことによってある程度緩和できる。例えば、電源リングの太さが20μmの場合でリングが存在しない場合の80%程度の振幅を得るためには、コイル径1mmのときリングとの距離dは150μm以上にする必要がある。
図21は、シールリングの影響を示す図である。チップ上にシールリングが存在する場合にも、渦電流の影響によって、受信信号振幅が減少します。この影響はシールリングを細くすることによってある程度緩和できる。例えば、リングが存在しない場合の50%程度の振幅を得るためには、シールリング太さを2μm以下にする必要がある。また一方で、シールリングの一部を切断しても、その切断部分の長さが十分に短い場合にはシールリングとして機能し問題なく水分の浸透及びクラック伝搬を防ぐことができる。一部を切断したシールリングを用いてシミュレーションしたところ、受信信号振幅への影響は見られない。したがって、プロセス上可能であれば分断されたシールリングを用いることも選択肢として考えられる。
図22は、プロトタイプ基板の一例を示す図である。ワイヤレスバス技術を実測によって評価するため、プロトタイプ基板を設計及び試作し測定を行った。受信回路としては高速なヒステリシスコンパレータICを使用し、コイルを介して伝送されたパルス波形をNRZ波形に復元している。
図23は、測定したアイパターンとバスタブカーブの一例を示す図である。PRBS7信号印加時に、BERが10-12以下という条件で、最大転送速度2.6Gbpsを達成した。その際、タイミングマージンは0.71UIと十分に広い結果が得られた。
実施形態1によれば、実装形状及び形状の変化により柔軟に対応可能な情報処理装置を提供することができる。
1.電磁界シミュレーション環境
図24は、電磁界シミュレーション環境の一例を示す図である。製造プロセスのパラメータを基にコイル及び基板のシミュレーションモデルを作成し、Keysight社の3次元プレーナー電磁界シミュレータであるMomentumを用いてコイル間の結合係数を調査した。
図25は、通信距離と結合係数の関係を示す図である。図25に示されるように、通信距離Xの増加にしたがって結合係数kは単調に減少している。水平方向の誘導結合ではコイル径Dが通信距離Xの3倍となるとき結合係数は0.023であり1/4以下の値となった。ここで、コイル径が5mm、通信距離が800μmの場合を考えると、結合係数は0.042となる。つまり、従来の誘導結合通信と比較して3.6倍程度の送信電流が必要となる。
図26は、コイルの位置ずれと結合係数の関係を示す図である。コイル径Dが通信距離Xの12倍となる条件において、位置ずれdYに応じた結合係数kの変化を示している。コイル径の10%程度位置がずれた場合にも、結合係数は3%しかへんかしていない。例えば、コイル径が5mmの場合には、コイルの位置が500μmずれたとしても3%だけ送信電流を増加させればよい。
図27は、複数コイルを配置した際の結合係数を示す図である。図27に示されるように、斜め方向に隣接するコイル間の結合係数は、上下左右方向に隣接するコイル間の結合係数の20%程度である。
送受信コア回路のシミュレーションを作成し、消費電力等について調査した。製造プロセスとしては45nmCMOSプロセスを想定しており、コイル径は5mmで調査した。通信距離は0.8mmとしている。図28は、通信距離を説明するための図である。
図29は、送受信コア回路のシミュレーション波形の一例を示す図である。入力された送信データの遷移に応じて受信コイルに電圧が生じ、受信回路により元のデータへと復元される。
図30に、1.0Gb/sのPRBS-31信号を入力した際のアイパターンとバスタブカーブを示している。設計した送受信コア回路のBER=10-12におけるタイミングマージンは0.68UIであり、十分なマージンを保って動作することが確認できた。また、送受信コア回路の消費電力は通信距離が0.8mmのとき11.1mW、0.5mmのとき6.41mWとなった。
前記情報処理装置であって、前記複数のチップは基材の上に水平方向に集積され、前記基材は可変形状部材である、情報処理装置。
前記情報処理装置であって、前記可変形状部材はフレキシブル基板である、情報処理装置。
前記情報処理装置であって、前記可変形状部材はプラスチックである、情報処理装置。
前記情報処理装置であって、前記可変形状部材は繊維である、情報処理装置。
前記情報処理装置であって、前記送信コイルと前記受信コイルとは、前記複数のチップのそれぞれ略同一の位置に形成される、情報処理装置。
前記情報処理装置であって、前記送信コイルと前記受信コイルとは前記チップの異なる層に形成される、情報処理装置。
前記情報処理装置であって、前記送信コイルの開口部面積と前記受信コイルの開口部面積とは、前記チップの面積の80%以上である、情報処理装置。
前記情報処理装置であって、前記複数のチップのそれぞれにはシールリングが形成され、前記シールリングの一部は分断されている、情報処理装置。
前記情報処理装置であって、前記シールリングの太さは2μm以下である、情報処理装置。
前記情報処理装置であって、前記複数のチップのそれぞれには電源リングが形成され、前記送信コイルと前記受信コイルとのコイル径が略1mmの場合、前記送信コイル及び前記受信コイルと前記電源リングとの距離は150μm以上である、情報処理装置。
前記情報処理装置であって、前記複数のチップの一つはCPU(CentralProcessingUnit)である、情報処理装置。
前記情報処理装置であって、前記複数のチップの一つはメモリである、情報処理装置。
前記情報処理装置であって、前記情報処理装置を構成するハードウェアは、前記複数のチップのうち、1又は複数のチップで構成される、情報処理装置。
前記情報処理装置であって、前記ハードウェアは、CPU(CentralProcessingUnit)である、情報処理装置。
もちろん、この限りではない。
また、上述した実施形態及び変形例を任意に組み合わせて実施するようにしてもよい。
110A :チップ
110B :チップ
110C :チップ
110D :チップ
110E :チップ
400 :基材
801 :送信コイル
802 :受信コイル
Claims (15)
- 情報処理装置であって、
複数のチップを有し、
前記複数のチップは水平方向に集積され、
前記複数のチップのそれぞれには1対の送信コイルと受信コイルとが形成され、
前記送信コイルと前記受信コイルとの内部には、コア回路と、ネットワークインタフェースと、送受信回路と、のうち少なくとも1つが形成され、
前記複数のチップのそれぞれは水平方向の誘導結合を利用してチップ間で無線接続を行う、
情報処理装置。 - 請求項1に記載の情報処理装置であって、
前記送信コイルの開口部面積と前記受信コイルの開口部面積とは、前記チップの面積の80%以上である、
情報処理装置。 - 請求項1又は請求項2に記載の情報処理装置であって、
前記複数のチップは基材の上に水平方向に集積され、
前記基材は可変形状部材である、
情報処理装置。 - 請求項3に記載の情報処理装置であって、
前記可変形状部材はフレキシブル基板である、
情報処理装置。 - 請求項3に記載の情報処理装置であって、
前記可変形状部材はプラスチックである、
情報処理装置。 - 請求項3に記載の情報処理装置であって、
前記可変形状部材は繊維である、
情報処理装置。 - 請求項1から請求項6までの何れか1項に記載の情報処理装置であって、
前記送信コイルと前記受信コイルとは、前記複数のチップのそれぞれ略同一の位置に形成される、
情報処理装置。 - 請求項7に記載の情報処理装置であって、
前記送信コイルと前記受信コイルとは前記チップの異なる層に形成される、
情報処理装置。 - 請求項1から請求項8までの何れか1項に記載の情報処理装置であって、
前記複数のチップのそれぞれにはシールリングが形成され、
前記シールリングの一部は分断されている、
情報処理装置。 - 請求項9に記載の情報処理装置であって、
前記シールリングの太さは2μm以下である、
情報処理装置。 - 請求項1から請求項10までの何れか1項に記載の情報処理装置であって、
前記複数のチップのそれぞれには電源リングが形成され、
前記送信コイルと前記受信コイルとのコイル径が略1mmの場合、前記送信コイル及び前記受信コイルと前記電源リングとの距離は150μm以上である、
情報処理装置。 - 請求項1から請求項11までの何れか1項に記載の情報処理装置であって、
前記複数のチップの一つはCPU(Central Processing Unit)である、
情報処理装置。 - 請求項1から請求項12までの何れか1項に記載の情報処理装置であって、
前記複数のチップの一つはメモリである、
情報処理装置。 - 請求項1から請求項11までの何れか1項に記載の情報処理装置であって、
前記情報処理装置を構成するハードウェアは、前記複数のチップのうち、1又は複数のチップで構成される、
情報処理装置。 - 請求項14に記載の情報処理装置であって、
前記ハードウェアは、CPU(CentralProcessingUnit)である、
情報処理装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019212966A JP7193142B2 (ja) | 2019-11-26 | 2019-11-26 | 情報処理装置 |
PCT/JP2020/043363 WO2021106777A1 (ja) | 2019-11-26 | 2020-11-20 | 情報処理装置 |
US17/778,091 US20220415569A1 (en) | 2019-11-26 | 2020-11-20 | Information processing device |
JP2022192650A JP7455424B2 (ja) | 2019-11-26 | 2022-12-01 | 情報処理装置 |
JP2024033494A JP2024053005A (ja) | 2019-11-26 | 2024-03-06 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019212966A JP7193142B2 (ja) | 2019-11-26 | 2019-11-26 | 情報処理装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022192650A Division JP7455424B2 (ja) | 2019-11-26 | 2022-12-01 | 情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021087044A JP2021087044A (ja) | 2021-06-03 |
JP7193142B2 true JP7193142B2 (ja) | 2022-12-20 |
Family
ID=76088556
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019212966A Active JP7193142B2 (ja) | 2019-11-26 | 2019-11-26 | 情報処理装置 |
JP2022192650A Active JP7455424B2 (ja) | 2019-11-26 | 2022-12-01 | 情報処理装置 |
JP2024033494A Pending JP2024053005A (ja) | 2019-11-26 | 2024-03-06 | 情報処理装置 |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022192650A Active JP7455424B2 (ja) | 2019-11-26 | 2022-12-01 | 情報処理装置 |
JP2024033494A Pending JP2024053005A (ja) | 2019-11-26 | 2024-03-06 | 情報処理装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20220415569A1 (ja) |
JP (3) | JP7193142B2 (ja) |
WO (1) | WO2021106777A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7193142B2 (ja) * | 2019-11-26 | 2022-12-20 | 国立大学法人 東京大学 | 情報処理装置 |
JP2023047752A (ja) * | 2021-09-27 | 2023-04-06 | パナソニックホールディングス株式会社 | ワイヤレスデータ伝送システムおよびワイヤレスデータ伝送方法 |
WO2024096083A1 (ja) * | 2022-11-02 | 2024-05-10 | 株式会社Premo | 情報処理装置 |
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Publication number | Publication date |
---|---|
JP2023014293A (ja) | 2023-01-26 |
JP2021087044A (ja) | 2021-06-03 |
JP2024053005A (ja) | 2024-04-12 |
US20220415569A1 (en) | 2022-12-29 |
JP7455424B2 (ja) | 2024-03-26 |
WO2021106777A1 (ja) | 2021-06-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A80 | Written request to apply exceptions to lack of novelty of invention |
Free format text: JAPANESE INTERMEDIATE CODE: A80 Effective date: 20191220 |
|
A621 | Written request for application examination |
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|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20220523 |
|
A131 | Notification of reasons for refusal |
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|
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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