JP2023014293A

JP2023014293A - 情報処理装置

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Publication number: JP2023014293A
Application number: JP2022192650A
Authority: JP
Inventors: 英嗣入江; Hidetsugu Irie; 淳一郎門本; Junichiro KADOMOTO; 修一坂井; Shuichi Sakai
Original assignee: University of Tokyo NUC
Current assignee: University of Tokyo NUC
Priority date: 2019-11-26
Filing date: 2022-12-01
Publication date: 2023-01-26
Anticipated expiration: 2039-11-26
Also published as: JP2021087044A; JP7193142B2; JP2024053005A; US20220415569A1; WO2021106777A1; JP7455424B2

Abstract

【課題】実装形状及び形状の変化により柔軟に対応可能な情報処理装置を提供すること。【解決手段】本発明の一態様によれば、情報処理装置であって、複数のチップを有し、前記複数のチップは水平方向に集積され、前記複数のチップのそれぞれには１対の送信コイルと受信コイルとが形成され、前記複数のチップのそれぞれは水平方向の誘導結合を利用してチップ間で無線接続を行う、情報処理装置が提供される。【選択図】図１

Description

特許法第３０条第２項適用申請有り［開催日］令和１年１１月１８日［集会名、開催場所］３７ｔｈＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＣｏｎｆｅｒｅｎｃｅｏｎＣｏｍｐｕｔｅｒＤｅｓｉｇｎ（ＩＣＣＤ）ＮｅｗＹｏｒｋＵｎｉｖｅｒｓｉｔｙＡｂｕＤｈａｂｉＣａｍｐｕｓ（１２９１８８，ＳａａｄｉｙａｔＩｓｌａｎｄ，ＡｂｕＤｈａｂｉ，ＵｎｉｔｅｄＡｒａｂＥｍｉｒａｔｅｓ）［刊行物等］［開催日］令和１年９月４日［集会名、開催場所］ＩｎｔｅｒｎａｔｉｏｎａｌＣｏｎｆｅｒｅｎｃｅｏｎＳｏｌｉｄＳｔａｔｅＤｅｖｉｃｅｓａｎｄＭａｔｅｒｉａｌｓ２０１９（ＳＳＤＭ）名古屋大学東山キャンパス（愛知県名古屋市千種区不老町）［刊行物等］［ウェブサイトの掲載日］令和１年８月２１日［ウェブサイトのアドレス］ｈｔｔｐｓ：／／ｉｐｓｊ．ｉｘｓｑ．ｎｉｉ．ａｃ．ｊｐ／ｅｊ／？ａｃｔｉｏｎ＝ｐａｇｅｓ＿ｖｉｅｗ＿ｍａｉｎ＆ａｃｔｉｖｅ＿ａｃｔｉｏｎ＝ｒｅｐｏｓｉｔｏｒｙ＿ｖｉｅｗ＿ｍａｉｎ＿ｉｔｅｍ＿ｄｅｔａｉｌ＆ｉｔｅｍ＿ｉｄ＝１９８７１０＆ｉｔｅｍ＿ｎｏ＝１＆ｐａｇｅ＿ｉｄ＝１３＆ｂｌｏｃｋ＿ｉｄ＝８［刊行物等］［開催日］令和１年８月２９日［集会名、開催場所］ＤＡシンポジウム２０１９山代温泉ゆのくに天祥（石川県加賀市山代温泉１９－４９－１）［刊行物等］［ウェブサイトの掲載日］平成３１年３月１０日［ウェブサイトのアドレス］ｈｔｔｐｓ：／／ｗｗｗ．ｉｅｉｃｅ．ｏｒｇ／ｋｅｎ／ｉｎｄｅｘ／ｉｅｉｃｅ－ｔｅｃｈｒｅｐ－１１８－５１５．ｈｔｍｌ［刊行物等］［開催日］平成３１年３月１７日［集会名、開催場所］電子情報通信学会研究会西之表市民会館（鹿児島県西之表市西之表７６１２）［刊行物等］

特許法第３０条第２項適用申請有り［発行日］平成３１年３月１０日［刊行物］電子情報通信学会技術研究報告，ｖｏｌ．１１８，ｎｏ．５１４，ＣＰＳＹ２０１８－１０４，ｐｐ．１０９－１１４一般社団法人電子情報通信学会［刊行物等］［ウェブサイトの掲載日］平成３０年１１月２８日［ウェブサイトのアドレス］ｈｔｔｐｓ：／／ｗｗｗ．ｉｅｉｃｅ．ｏｒｇ／ｋｅｎ／ｉｎｄｅｘ／ｉｅｉｃｅ－ｔｅｃｈｒｅｐ－１１８－３３４．ｈｔｍｌ［刊行物等］［開催日］平成３０年１２月５日［集会名、開催場所］電子情報通信学会研究会サテライトキャンパスひろしま（広島市中区大手町１丁目５－３）［刊行物等］［発行日］平成３０年１１月２８日［刊行物］電子情報通信学会技術研究報告，ｖｏｌ．１１８，ｎｏ．３３４，ＶＬＤ２０１８－４６，ｐｐ．４３－４８一般社団法人電子情報通信学会

本発明は、情報処理装置に関する。

単一のチップ上に異なるブロックを混載するＳｏｃ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ）が知られている。
特許文献１の図２にはプロセッサＳｏｃが開示されている。

特開２０１９－１９１９２０号公報

しかし、従来のＳｏｃでは、実装形状及び形状の変化が制限される問題があった。

本発明は、かかる事情を鑑みてなされたものであり、実装形状及び形状の変化により柔軟に対応可能な情報処理装置を提供することを目的とする。

本発明の一態様によれば、情報処理装置であって、複数のチップを有し、前記複数のチップは水平方向に集積され、前記複数のチップのそれぞれには１対の送信コイルと受信コイルとが形成され、前記複数のチップのそれぞれは水平方向の誘導結合を利用してチップ間で無線接続を行う、情報処理装置が提供される。

本発明の一つによれば、実装形状及び形状の変化により柔軟に対応可能な情報処理装置を提供することができるという有利な効果を奏する。

図１は、水平方向のチップ間のワイヤレスバスの例を示す図（その１）である。図２は、水平方向のチップ間のワイヤレスバスの例を示す図（その２）である。図３は、水平方向のチップ間のワイヤレスバスの例を示す図（その３）である。図４は、無線給電技術と組み合わせた場合の一例を示す図である。図５は、コイル間の水平誘導結合を説明するための図（その１）である。図６は、コイル間の水平誘導結合を説明するための図（その２）である。図７は、送受信コア回路の一例を示す図である。図８は、送受信コア回路における動作波形の一例を示す図である。図９は、チップ上に構成される送受信回路の一例を示す図である。図１０は、送信コイル及び受信コイルの一例を示す図である。図１１は、電磁界シミュレーション環境の一例を示す図である。図１２は、縦に長い長方形コイルの相互インダクタンスの一例を示す図である。図１３は、横に長い長方形コイルの相互インダクタンスの一例を示す図である。図１４は、コイル同士の相対角度が変化した場合のシミュレーション結果を示す図である。図１５は、コイル径及び通信距離を説明するための図である。図１６は、送受信コア回路のシミュレーション波形の一例を示す図である。図１７は、コイル径と最大転送速度の関係を示す図である。図１８は、従来の有線通信技術とワイヤレスバス技術との性能比較を示す図である。図１９は、リング状配線の影響について示す図である。図２０は、電源リングの影響を示す図である。図２１は、シールリングの影響を示す図である。図２２は、プロトタイプ基板の一例を示す図である。図２３は、測定したアイパターンとバスタブカーブの一例を示す図である。図２４は、電磁界シミュレーション環境の一例を示す図である。図２５は、通信距離と結合係数の関係を示す図である。図２６は、コイルの位置ずれと結合係数の関係を示す図である。図２７は、複数コイルを配置した際の結合係数を示す図である。図２８は、通信距離を説明するための図である。図２９は、送受信コア回路のシミュレーション波形の一例を示す図である。図３０は、測定したアイパターンとバスタブカーブの一例を示す図である。

以下、図面を用いて本発明の実施形態について説明する。以下に示す実施形態中で示した各種特徴事項は、互いに組み合わせ可能である。

本明細書において「部」とは、例えば、広義の回路によって実施されるハードウェア資源と、これらのハードウェア資源によって具体的に実現されうるソフトウェアの情報処理とを合わせたものも含みうる。また、本実施形態においては様々な情報を取り扱うが、これら情報は、０又は１で構成される２進数のビット集合体として信号値の高低によって表され、広義の回路上で通信・演算が実行されうる。

また、広義の回路とは、回路（ｃＩＲＣＵＩＴ）、回路類（ｃＩＲＣＵＩＴＲＹ）、プロセッサ（ｐＲＯＣＥＳＳＯＲ）、及びメモリ（ｍＥＭＯＲＹ）等を少なくとも適当に組み合わせることによって実現される回路である。すなわち、特定用途向け集積回路（ａＰＰＬＩＣＡＴＩＯＮｓＰＥＣＩＦＩＣｉＮＴＥＧＲＡＴＥＤｃＩＲＣＵＩＴ：ａｓｉｃ）、プログラマブル論理デバイス（例えば、単純プログラマブル論理デバイス（ｓＩＭＰＬＥｐＲＯＧＲＡＭＭＡＢＬＥｌＯＧＩＣｄＥＶＩＣＥ：ｓｐｌｄ）、複合プログラマブル論理デバイス（ｃＯＭＰＬＥＸｐＲＯＧＲＡＭＭＡＢＬＥｌＯＧＩＣｄＥＶＩＣＥ：ｃｐｌｄ）、及びフィールドプログラマブルゲートアレイ（ｆＩＥＬＤｐＲＯＧＲＡＭＭＡＢＬＥｇＡＴＥａＲＲＡＹ：ｆｐｇａ））等を含むものである。

<実施形態１>
１．水平方向のチップ間ワイヤレスバス
図１は、水平方向のチップ間のワイヤレスバスの例を示す図（その１）である。また、図２は、水平方向のチップ間のワイヤレスバスの例を示す図（その２）である。情報処理装置１００は、複数のチップ１１０_Ａ～１１０_Ｅを有する。複数のチップ１１０_Ａ～１１０_Ｅは水平方向に集積される。複数のチップのそれぞれには１対の送信コイルと受信コイルとが形成される。複数のチップ１１０_Ａ～１１０_Ｅのそれぞれは水平方向の誘導結合を利用してチップ間で無線接続を行う。
図１に示されるように、チップの内部配線を用いてオンチップコイルが形成されている。また、図１及び図２に示されるように、水平方向の誘導結合を利用してチップ間の無線接続がされている。
このような構成とすることによって、シリコンインタポーザの設定及び製造が必要なく、チップレットを柔軟に組み合わせることで情報処理装置１００を安価に構築することができる。

図３は、水平方向のチップ間のワイヤレスバスの例を示す図（その３）である。図３に示されるように、情報処理装置１００は、自由な形状の実装が可能である。例えば、さながら繊維そのもののように細長くチップが連なる実装、及びチップ同士の相対角度が斜めの実装、及び動作中に形状が変形するようなシステムの実装が可能である。情報処理装置１００を構成する複数のチップの一つはＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）である。また、情報処理装置１００を構成する複数のチップの一つはメモリである。情報処理装置１００は、これらに限定されるものではない。情報処理装置１００を構成するハードウェアは、１又は複数のチップで構成されてもよい。例えば、情報処理装置１００を構成する複数のチップのうち、少なくとも２つ以上のチップでＣＰＵが構成されてもよい。換言すれば、情報処理装置１００を構成するチップは柔軟に分離することができる。
なお、情報処理装置１００は、必ずしも、ＣＰＵ及びメモリを含まなくてもよい。

図４は、無線給電技術と組み合わせた場合の一例を示す図である。
情報処理装置１００において、水平方向のチップ間のワイヤレスバスと無線給電技術とを組み合わせることで、多様な基材４００の上にチップを実装することができる。また、実装後にも容易にチップを交換することができる。図４に示されるように、複数のチップは基材４００の上に水平方向に集積される。ここで、基材４００は可変形状部材である。可変形状部材とは、形状を変形することができる部材であり、例えば、フレキシブル基板、プラスチック、繊維等である。このような可変形状部材の上にチップをＤＡＦテープ等のようなもので固定して配置するだけで情報処理装置１００を構築でき、故障又はシステムアップデータの際は、チップを入れ替えて再度配置するだけでよい、新しい情報処理装置１００を実現することができる。

２．コイル間の水平方向誘導結合
まず、オンチップコイル間の水平方向誘導結合について説明する。コイル間の結合度は２つのコイルの隣接する１辺の長さと距離によって主に決定される。そのため、コイルが大きいほど、及び隣接する辺の間の距離が短いほど、結合は強くなる。この誘導結合を介して、送信コイルから受信コイルへと信号を伝送することができる。
例えば、図５に示すように、送信電流Ｉｔｘを画面奥側へ向かって流すと、受信側には対応する受信電圧Ｖｒｘが誘起される。このコイルの特性は図６に示すような等価回路で表すことができる。受信電圧は送信電流Ｉｔｘの１階微分波形に
送信側と受信側における２次ローパスフィルタ特性を掛け合わせたものになる。また、受信電圧Ｖｒｘの振幅は送信電流と結合係数に比例する。受信側で正常にデータを復元するための閾値を一定とすると、結合係数が半分になった場合には倍の電流を流す必要があり、これが送信回路の消費電力を決定することになる。

３．送受信コア回路
続いて、送受信コア回路について図７及び図８を用いて説明する。図７及び図８は、チップ上に構成される送受信コア回路を説明するための図である。ここでは、２つのインバータでコイルを駆動している。入力されたＴｘｄａｔａに応じた向きの送信電流Ｉｔｘがコイルへと流れ、その結果、受信側では図８に示すようにデータの遷移に応じたパルス電圧が生じる。このときパルスの極性はデータの遷移がＬＯＷからＨＩＧＨか、ＨＩＧＨからＬＯＷか、によって異なる。このパルス電圧を受信側のヒステリシスコンパレータが元のＮＲＺデータへと復元し、最終的なＲｘｄａｔａが図８のように得られる。

４．送受信回路
図９は、チップ上に構成される送受信回路の一例を示す図である。コアから送られてきたパラレル信号をシリアライズしてバースト転送する方式を採用している。図９に示されるように、送受信回路には、デジタル回路との接続のためのＳｅｒＤｅｓ（ＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ）及びＣＤＲ回路が搭載されている。また、送受信回路には、衝突検知回路が搭載されている。チップ間で送信データの衝突が発生した場合には、衝突検知回路は、上位プロトコルで定められる手順にしたがってデータを再送する。なお、送信コイル８０１は送信コイルである。受信コイル８０２は受信コイルである。
図１０は、送信コイル８０１及び受信コイル８０２の一例を示す図である。本実施形態では、数ｍｍ角の大きなコイルを利用するため、インタフェース全体の面積は極めて大きくなる。しかし、オンチップコイルが発する磁界の内部回路への影響が小さいため、図１０に示すようにコア内部よりも配線リソースが潤沢な周辺部に沿ってコイルを形成し、その内部にコア回路やネットワークインタフェース、送受信回路を形成することができる。通信特性及び典型的な正方形チップでの設計例から考えると、チップの各辺に対して送信コイル８０１と受信コイル８０２との各辺は最低でも９０％程度の長さとなっている。送信コイルの開口部面積と受信コイルの開口部面積とは、チップの面積の８０％以上とするのがよい。

なお、送信コイル８０１と受信コイル８０２とはチップの異なる層に形成されるようにしてもよい。また、送信コイル８０１と受信コイル８０２とは、複数のチップのそれぞれ略同一の位置に形成されるようにしてもよい。

５．電磁界シミュレーション環境
図１１は、電磁界シミュレーション環境の一例を示す図である。製造プロセスのパラメータを基にコイル及び基板のシミュレーションモデルを作成し、Ｋｅｙｓｉｇｈｔ社の３次元電磁界シミュレータであるＥｍＰｒｏを用いることでコイル間の結合係数を調査した。電磁界シミュレーションで得られたＳパラメータを等価回路へとフィッティングし、その結果得られた結合係数、相互インダクタンスをシミュレーション結果として採用している。

６．長方形コイルの相互インダクタンス
図１２及び図１３は、長方形コイルの相互インダクタンスの一例を示す図である。図１２では、送信側コイルの隣接コイルに最も近い辺と直行する辺Ｄｗを短くした場合の相互インダクタンスの変化を示している。結果から分かるにＤｗが半分になった場合でも相互インダクタンスは正方形のときの８５％であり、相互インダクタンスは比較的緩やかに減少していることが分かる。

一方、図１３では隣接コイルに最も近い辺を短くした場合の相互インダクタンスの変化を示している。辺が短くなるにしたがって相互インダクタンスは線形に減少しており、辺が半分になった場合の相互インダクタンスは正方形の場合と比べて４９％となっている。

結果から、長方形の場合にもコイル同士は結合することと、形状に応じた相互インダクタンスの変化が明らかになった。隣接コイルと最も近い辺が結合に強く寄与するため、この辺が短くなる場合には相互インダクタンスは線形に減少する。例えば、正方形のコイルの場合を基準として、相互インダクタンスを９０％以上の値に保つ場合、隣接コイルに最も近い辺と直交する辺（Ｄｗ）は６０％以上の長さに、隣接コイルに最も近い辺（Ｄｈ）の場合は９０％以上の長さにする必要がある。

７．相対角度と結合係数の関係
図１４は、コイル同士の相対角度が変化した場合のシミュレーション結果を示す図である。図１４に示されるように、コイル同士が斜めの場合、相対角度が減少するにしたがって、結合係数は単調に増加することがシミュレーションで確かめられた。
結果から、斜めのコイル同士も結合するものの、その結合係数は相対角度にしたがって変化していくことが分かった。ここで受信回路のヒステリシスコンパレータについて考えてみると、その入力電圧はコンパレータの閾値以上、かつ、電源電圧を超えないような範囲であることが要求される。例えば、最も信号振幅の低い相対角度１８０度の場合の振幅を１００ｍＶとすると、相対角度０度のときの受信信号振幅は７６０ｍＶとなる。コア電源電圧が１Ｖ程度のプロセスを想定すると、最大の電圧振幅でも電源電圧を超えず、最低でもノイズフロアに埋もれることのない十分な振幅が確保できると、典型的な設計例として考えられる。

８．回路シミュレーション
回路シミュレーションによって、送受信回路の性能、及びリング状配線の通信特性への影響について調査した。製造プロセスとしては４５ｎｍＣＭＯＳプロセスを想定しており、コイル径は正方形において１００μｍから５ｍｍの範囲を調査した。このとき、通信距離はコイル径の１／１０の値としている。図１５は、コイル径及び通信距離を説明するための図である。
コイル及びリング状配線の部分については電磁界シミュレーションの結果からモデルを作成し、それを回路シミュレーション内に入れ込んでいる。

９．送受信コア回路のシミュレーション波形
図１６は、送受信コア回路のシミュレーション波形の一例を示す図である。コイル径３００μｍの条件下において、ＰＲＢＳ３１信号の転送をシミュレーションしたところ、最大転送速度１４．３Ｇｂ／ｓ、消費電力７．９１ｍＷを達成した。

１０．コイル径と最大転送速度の関係
図１７は、コイル径と最大転送速度の関係を示す図である。コイル径が小さくなるにしたがって寄生容量が減少するため、最大転送速度が向上する。本実施形態のプロセスでは送受信回路によって通信速度が律速されるため、３００μｍ以下のコイルでは転送速度が向上していないが、先端プロセスを用いる場合にはさらなる性能向上が見込まれる。つまり、プロセス微細化、各チップレットの細粒度化、実装技術の進展によって、ワイヤレスバス技術の性能向上が見込める。

１１．性能比較
図１８は、従来の有線通信技術とワイヤレスバス技術との性能比較を示す図である。左側の３つは、どれもシリコンインタポーザを用いた高速通信技術である。ワイヤレスバス技術によって、インタフェースの面積あたりのデータ転送効率についても、電力の効率についてもシリコンインタポーザを用いた有線通信技術と遜色ない結果が得られることが分かる。

１２．リング状配線の影響
図１９は、リング状配線の影響について示す図である。図１９に示したとおり、チップにコイルと同等の大きさのリング状配線が存在する場合、送信電流が流れる際に反対方向の渦電流がこれらのリング状配線に流れ、通信特性に悪影響を及ぼす可能性がある。こうしたリング状配線の例として、電源分配のための電源リング、及びチップ保護のためのシールリングが挙げられる。

１３．電源リングの影響
図２０は、電源リングの影響を示す図である。チップ上に電源リングが存在する場合、渦電流の影響によって、受信信号振幅が減少する。この影響は電源リングを細くすること、及びコイルと電源リングとの距離を離すことによってある程度緩和できる。例えば、電源リングの太さが２０μｍの場合でリングが存在しない場合の８０％程度の振幅を得るためには、コイル径１ｍｍのときリングとの距離ｄは１５０μｍ以上にする必要がある。

１４．シールリングの影響
図２１は、シールリングの影響を示す図である。チップ上にシールリングが存在する場合にも、渦電流の影響によって、受信信号振幅が減少します。この影響はシールリングを細くすることによってある程度緩和できる。例えば、リングが存在しない場合の５０％程度の振幅を得るためには、シールリング太さを２μｍ以下にする必要がある。また一方で、シールリングの一部を切断しても、その切断部分の長さが十分に短い場合にはシールリングとして機能し問題なく水分の浸透及びクラック伝搬を防ぐことができる。一部を切断したシールリングを用いてシミュレーションしたところ、受信信号振幅への影響は見られない。したがって、プロセス上可能であれば分断されたシールリングを用いることも選択肢として考えられる。

１５．プロトタイプ基板
図２２は、プロトタイプ基板の一例を示す図である。ワイヤレスバス技術を実測によって評価するため、プロトタイプ基板を設計及び試作し測定を行った。受信回路としては高速なヒステリシスコンパレータＩＣを使用し、コイルを介して伝送されたパルス波形をＮＲＺ波形に復元している。

１６．測定結果
図２３は、測定したアイパターンとバスタブカーブの一例を示す図である。ＰＲＢＳ７信号印加時に、ＢＥＲが１０－１２以下という条件で、最大転送速度２．６Ｇｂｐｓを達成した。その際、タイミングマージンは０．７１ＵＩと十分に広い結果が得られた。

１７．実施形態１の効果
実施形態１によれば、実装形状及び形状の変化により柔軟に対応可能な情報処理装置を提供することができる。

<変形例１>
１．電磁界シミュレーション環境
図２４は、電磁界シミュレーション環境の一例を示す図である。製造プロセスのパラメータを基にコイル及び基板のシミュレーションモデルを作成し、Ｋｅｙｓｉｇｈｔ社の３次元プレーナー電磁界シミュレータであるＭｏｍｅｎｔｕｍを用いてコイル間の結合係数を調査した。

２．通信距離と結合係数の関係
図２５は、通信距離と結合係数の関係を示す図である。図２５に示されるように、通信距離Ｘの増加にしたがって結合係数ｋは単調に減少している。水平方向の誘導結合ではコイル径Ｄが通信距離Ｘの３倍となるとき結合係数は０．０２３であり１／４以下の値となった。ここで、コイル径が５ｍｍ、通信距離が８００μｍの場合を考えると、結合係数は０．０４２となる。つまり、従来の誘導結合通信と比較して３．６倍程度の送信電流が必要となる。

３．コイルの位置ずれと結合係数の関係
図２６は、コイルの位置ずれと結合係数の関係を示す図である。コイル径Ｄが通信距離Ｘの１２倍となる条件において、位置ずれｄＹに応じた結合係数ｋの変化を示している。コイル径の１０％程度位置がずれた場合にも、結合係数は３％しかへんかしていない。例えば、コイル径が５ｍｍの場合には、コイルの位置が５００μｍずれたとしても３％だけ送信電流を増加させればよい。

４．複数コイルを配置した際の結合係数
図２７は、複数コイルを配置した際の結合係数を示す図である。図２７に示されるように、斜め方向に隣接するコイル間の結合係数は、上下左右方向に隣接するコイル間の結合係数の２０％程度である。

５．回路シミュレーション
送受信コア回路のシミュレーションを作成し、消費電力等について調査した。製造プロセスとしては４５ｎｍＣＭＯＳプロセスを想定しており、コイル径は５ｍｍで調査した。通信距離は０．８ｍｍとしている。図２８は、通信距離を説明するための図である。

６．送受信コア回路のシミュレーション波形
図２９は、送受信コア回路のシミュレーション波形の一例を示す図である。入力された送信データの遷移に応じて受信コイルに電圧が生じ、受信回路により元のデータへと復元される。

７．送受信コア回路の性能
図３０に、１．０Ｇｂ／ｓのＰＲＢＳ－３１信号を入力した際のアイパターンとバスタブカーブを示している。設計した送受信コア回路のＢＥＲ＝１０^－１２におけるタイミングマージンは０．６８ＵＩであり、十分なマージンを保って動作することが確認できた。また、送受信コア回路の消費電力は通信距離が０．８ｍｍのとき１１．１ｍＷ、０．５ｍｍのとき６．４１ｍＷとなった。

次に記載の各態様で提供されてもよい。
前記情報処理装置であって、前記複数のチップは基材の上に水平方向に集積され、前記基材は可変形状部材である、情報処理装置。
前記情報処理装置であって、前記可変形状部材はフレキシブル基板である、情報処理装置。
前記情報処理装置であって、前記可変形状部材はプラスチックである、情報処理装置。
前記情報処理装置であって、前記可変形状部材は繊維である、情報処理装置。
前記情報処理装置であって、前記送信コイルと前記受信コイルとは、前記複数のチップのそれぞれ略同一の位置に形成される、情報処理装置。
前記情報処理装置であって、前記送信コイルと前記受信コイルとは前記チップの異なる層に形成される、情報処理装置。
前記情報処理装置であって、前記送信コイルの開口部面積と前記受信コイルの開口部面積とは、前記チップの面積の８０％以上である、情報処理装置。
前記情報処理装置であって、前記複数のチップのそれぞれにはシールリングが形成され、前記シールリングの一部は分断されている、情報処理装置。
前記情報処理装置であって、前記シールリングの太さは２μｍ以下である、情報処理装置。
前記情報処理装置であって、前記複数のチップのそれぞれには電源リングが形成され、前記送信コイルと前記受信コイルとのコイル径が略１ｍｍの場合、前記送信コイル及び前記受信コイルと前記電源リングとの距離は１５０μｍ以上である、情報処理装置。
前記情報処理装置であって、前記複数のチップの一つはＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）である、情報処理装置。
前記情報処理装置であって、前記複数のチップの一つはメモリである、情報処理装置。
前記情報処理装置であって、前記情報処理装置を構成するハードウェアは、前記複数のチップのうち、１又は複数のチップで構成される、情報処理装置。
前記情報処理装置であって、前記ハードウェアは、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）である、情報処理装置。
もちろん、この限りではない。
また、上述した実施形態及び変形例を任意に組み合わせて実施するようにしてもよい。

最後に、本発明に係る種々の実施形態を説明したが、これらは、例として提示したものであり、発明の範囲を限定することは意図していない。新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００：情報処理装置
１１０Ａ：チップ
１１０Ｂ：チップ
１１０Ｃ：チップ
１１０Ｄ：チップ
１１０Ｅ：チップ
４００：基材
８０１：送信コイル
８０２：受信コイル

Claims

情報処理装置であって、
複数のチップを有し、
前記複数のチップは水平方向に集積され、
前記複数のチップのそれぞれには１対の送信コイルと受信コイルとが形成され、
前記複数のチップのそれぞれは水平方向の誘導結合を利用してチップ間で無線接続を行う、
情報処理装置。
請求項１に記載の情報処理装置であって、
前記複数のチップは基材の上に水平方向に集積され、
前記基材は可変形状部材である、
情報処理装置。
請求項２に記載の情報処理装置であって、
前記可変形状部材はフレキシブル基板である、
情報処理装置。
請求項２に記載の情報処理装置であって、
前記可変形状部材はプラスチックである、
情報処理装置。
請求項２に記載の情報処理装置であって、
前記可変形状部材は繊維である、
情報処理装置。
請求項１から請求項５までの何れか１項に記載の情報処理装置であって、
前記送信コイルと前記受信コイルとは、前記複数のチップのそれぞれ略同一の位置に形成される、
情報処理装置。
請求項６に記載の情報処理装置であって、
前記送信コイルと前記受信コイルとは前記チップの異なる層に形成される、
情報処理装置。
請求項１から請求項７までの何れか１項に記載の情報処理装置であって、
前記送信コイルの開口部面積と前記受信コイルの開口部面積とは、前記チップの面積の８０％以上である、
情報処理装置。
請求項１から請求項８までの何れか１項に記載の情報処理装置であって、
前記複数のチップのそれぞれにはシールリングが形成され、
前記シールリングの一部は分断されている、
情報処理装置。
請求項９に記載の情報処理装置であって、
前記シールリングの太さは２μｍ以下である、
情報処理装置。
請求項１から請求項１０までの何れか１項に記載の情報処理装置であって、
前記複数のチップのそれぞれには電源リングが形成され、
前記送信コイルと前記受信コイルとのコイル径が略１ｍｍの場合、前記送信コイル及び前記受信コイルと前記電源リングとの距離は１５０μｍ以上である、
情報処理装置。
請求項１から請求項１１までの何れか１項に記載の情報処理装置であって、
前記複数のチップの一つはＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）である、
情報処理装置。
請求項１から請求項１２までの何れか１項に記載の情報処理装置であって、
前記複数のチップの一つはメモリである、
情報処理装置。
請求項１から請求項１１までの何れか１項に記載の情報処理装置であって、
前記情報処理装置を構成するハードウェアは、前記複数のチップのうち、１又は複数のチップで構成される、
情報処理装置。
請求項１４に記載の情報処理装置であって、
前記ハードウェアは、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）である、
情報処理装置。