JP2000013449A - バッファ回路 - Google Patents
バッファ回路Info
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- JP2000013449A JP2000013449A JP10175177A JP17517798A JP2000013449A JP 2000013449 A JP2000013449 A JP 2000013449A JP 10175177 A JP10175177 A JP 10175177A JP 17517798 A JP17517798 A JP 17517798A JP 2000013449 A JP2000013449 A JP 2000013449A
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Abstract
(57)【要約】
【課題】 １つのドライバで２つのレシーバを駆動する
場合に、波形を劣化をさせることなく高速に波形を伝送
させることの可能なバッファ回路を提供する。 【解決手段】 差動出力のレシーバ３は伝送ラインＬＮ
を介して差動入力のレシーバ１，２を駆動する。ドライ
バ３の同相出力，逆相出力をそれぞれレシーバ１の同相
入力，レシーバ２の逆相入力に接続する。また、レシー
バ１の同相入力及びレシーバ２の逆相入力をそれぞれ抵
抗４，５で終端電圧Ｖに終端するとともに、これらの間
に同一抵抗値を持つ直列接続された抵抗１０，１１を挿
入する。これら両抵抗の接続点Ｃの中点電位をレシーバ
１の逆相入力及びレシーバ２の同相入力に供給する。接
続点Ｃと接地電位の間にコンデンサ１２を挿入し、ドラ
イバ３の同相出力及び逆相出力の間のタイミングずれに
よって接続点Ｃに生じるノイズを除去する。
場合に、波形を劣化をさせることなく高速に波形を伝送
させることの可能なバッファ回路を提供する。 【解決手段】 差動出力のレシーバ３は伝送ラインＬＮ
を介して差動入力のレシーバ１，２を駆動する。ドライ
バ３の同相出力，逆相出力をそれぞれレシーバ１の同相
入力，レシーバ２の逆相入力に接続する。また、レシー
バ１の同相入力及びレシーバ２の逆相入力をそれぞれ抵
抗４，５で終端電圧Ｖに終端するとともに、これらの間
に同一抵抗値を持つ直列接続された抵抗１０，１１を挿
入する。これら両抵抗の接続点Ｃの中点電位をレシーバ
１の逆相入力及びレシーバ２の同相入力に供給する。接
続点Ｃと接地電位の間にコンデンサ１２を挿入し、ドラ
イバ３の同相出力及び逆相出力の間のタイミングずれに
よって接続点Ｃに生じるノイズを除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、１つのドライバで
２つのレシーバを駆動するバッファ回路に関し、波形を
劣化させずに信号を伝送する必要のある高速信号伝送回
路などに用いて好適なバッファ回路に関するものであ
る。
２つのレシーバを駆動するバッファ回路に関し、波形を
劣化させずに信号を伝送する必要のある高速信号伝送回
路などに用いて好適なバッファ回路に関するものであ
る。
【０００２】
【従来の技術】図２は従来の技術によるバッファ回路の
構成を示す回路図である。同図において、符号１，２は
何れも差動入力・差動出力のレシーバである。また、符
号３はレシーバ１，２の双方を駆動する差動入力・差動
出力のドライバであって、伝送ラインＬＮを介してこれ
らレシーバ１，２から離間した場所に配置されている。
構成を示す回路図である。同図において、符号１，２は
何れも差動入力・差動出力のレシーバである。また、符
号３はレシーバ１，２の双方を駆動する差動入力・差動
出力のドライバであって、伝送ラインＬＮを介してこれ
らレシーバ１，２から離間した場所に配置されている。
【０００３】図示したように、ドライバ３の同相出力の
信号はレシーバ１，２の同相入力へ印加され、また、ド
ライバ３の逆相出力の信号はレシーバ１，２の逆相入力
へ印加される。また、抵抗４，５は何れもレシーバ１，
２の近傍に配置されて、伝送ラインＬＮを終端するため
の終端抵抗である。これら抵抗４，５の各々は、その一
端がドライバ３の同相出力，逆相出力にそれぞれ接続さ
れるとともに、他端が何れも所定の終端電圧Ｖに接続さ
れている。
信号はレシーバ１，２の同相入力へ印加され、また、ド
ライバ３の逆相出力の信号はレシーバ１，２の逆相入力
へ印加される。また、抵抗４，５は何れもレシーバ１，
２の近傍に配置されて、伝送ラインＬＮを終端するため
の終端抵抗である。これら抵抗４，５の各々は、その一
端がドライバ３の同相出力，逆相出力にそれぞれ接続さ
れるとともに、他端が何れも所定の終端電圧Ｖに接続さ
れている。
【０００４】ここで、上記の構成ではドライバ３の同
相，逆相の各出力を２つのレシーバ１，２に分岐させて
いる。そのため、レシーバ１，２が有する入力容量や伝
送ラインＬＮの分岐によるインピーダンスのミスマッチ
から反射が発生して信号にリンギングが生じてしまう。
こうした現象を緩和するために、図２に示す従来のバッ
ファ回路ではレシーバ１，２の各入力点にダンピング用
の抵抗６〜９を挿入している。すなわち、ドライバ３の
同相出力とレシーバ１，２の各同相入力の間にそれぞれ
抵抗６，７を挿入するとともに、ドライバ３の逆相出力
とレシーバ１，２の各逆相入力の間にそれぞれ抵抗８，
９を挿入している。
相，逆相の各出力を２つのレシーバ１，２に分岐させて
いる。そのため、レシーバ１，２が有する入力容量や伝
送ラインＬＮの分岐によるインピーダンスのミスマッチ
から反射が発生して信号にリンギングが生じてしまう。
こうした現象を緩和するために、図２に示す従来のバッ
ファ回路ではレシーバ１，２の各入力点にダンピング用
の抵抗６〜９を挿入している。すなわち、ドライバ３の
同相出力とレシーバ１，２の各同相入力の間にそれぞれ
抵抗６，７を挿入するとともに、ドライバ３の逆相出力
とレシーバ１，２の各逆相入力の間にそれぞれ抵抗８，
９を挿入している。
【０００５】
【発明が解決しようとする課題】ところが、図２に示し
たバッファ回路の構成では、レシーバ１，２の入力点に
挿入したダンピング用の抵抗６〜９とこれらレシーバ
１，２の持つ入力容量のために、これらレシーバの入力
点における信号波形が劣化してしまう。したがって、ド
ライバ３とレシーバ１，２の間で高速信号を伝送するこ
とができないという問題が生じることになる。
たバッファ回路の構成では、レシーバ１，２の入力点に
挿入したダンピング用の抵抗６〜９とこれらレシーバ
１，２の持つ入力容量のために、これらレシーバの入力
点における信号波形が劣化してしまう。したがって、ド
ライバ３とレシーバ１，２の間で高速信号を伝送するこ
とができないという問題が生じることになる。
【０００６】本発明は上記の点に鑑みてなされたもので
あり、その目的は、１つのドライバで２つのレシーバを
駆動する場合に、波形を劣化をさせることなく高速に波
形を伝送させることの可能なバッファ回路を提供するこ
とにある。
あり、その目的は、１つのドライバで２つのレシーバを
駆動する場合に、波形を劣化をさせることなく高速に波
形を伝送させることの可能なバッファ回路を提供するこ
とにある。
【０００７】
【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、差動入力を持つ第１及び
第２のレシーバを差動出力を持つドライバが伝送ライン
を介して駆動するバッファ回路において、前記ドライバ
の同相出力及び逆相出力の間の中点電位を生成して、前
記第１のレシーバの逆相入力及び前記第２のレシーバの
同相入力に供給する中点電位供給回路を有し、前記ドラ
イバは、該ドライバの同相出力，逆相出力の信号をそれ
ぞれ前記第１のレシーバの同相入力，前記第２のレシー
バの逆相入力に供給することを特徴としている。
めに、請求項１記載の発明は、差動入力を持つ第１及び
第２のレシーバを差動出力を持つドライバが伝送ライン
を介して駆動するバッファ回路において、前記ドライバ
の同相出力及び逆相出力の間の中点電位を生成して、前
記第１のレシーバの逆相入力及び前記第２のレシーバの
同相入力に供給する中点電位供給回路を有し、前記ドラ
イバは、該ドライバの同相出力，逆相出力の信号をそれ
ぞれ前記第１のレシーバの同相入力，前記第２のレシー
バの逆相入力に供給することを特徴としている。
【０００８】また、請求項２記載の発明は、請求項１記
載の発明において、前記中点電位供給回路は、前記ドラ
イバの同相出力及び逆相出力の間に直列接続された同一
抵抗値を持つ第１及び第２の抵抗であって、前記第１及
び第２の抵抗の接続点における電位を前記中点電位とし
て出力することを特徴としている。また、請求項３記載
の発明は、請求項１又は２記載の発明において、前記ド
ライバの同相出力及び逆相出力の間のタイミングずれに
よって前記中点電位に発生するノイズを除去するノイズ
除去回路を有することを特徴としている。また、請求項
４記載の発明は、請求項３記載の発明において、前記ノ
イズ除去回路は、前記中点電位と接地電位の間に挿入さ
れたコンデンサであることを特徴としている。
載の発明において、前記中点電位供給回路は、前記ドラ
イバの同相出力及び逆相出力の間に直列接続された同一
抵抗値を持つ第１及び第２の抵抗であって、前記第１及
び第２の抵抗の接続点における電位を前記中点電位とし
て出力することを特徴としている。また、請求項３記載
の発明は、請求項１又は２記載の発明において、前記ド
ライバの同相出力及び逆相出力の間のタイミングずれに
よって前記中点電位に発生するノイズを除去するノイズ
除去回路を有することを特徴としている。また、請求項
４記載の発明は、請求項３記載の発明において、前記ノ
イズ除去回路は、前記中点電位と接地電位の間に挿入さ
れたコンデンサであることを特徴としている。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。図１は、本実施形態による
バッファ回路の構成を示す回路図であって、同図におい
て図２に示したものと同じ構成部品については同一の符
号を付してあり、ここではその説明を省略する。図２に
示した従来技術とは異なり、本実施形態ではバッファ回
路にダンピング用の抵抗６〜９が設けられておらず、ド
ライバ３の同相出力，逆相出力の信号がそれぞれレシー
バ１の同相入力，レシーバ２の逆相入力に直接印加され
るようになっている。
実施形態について説明する。図１は、本実施形態による
バッファ回路の構成を示す回路図であって、同図におい
て図２に示したものと同じ構成部品については同一の符
号を付してあり、ここではその説明を省略する。図２に
示した従来技術とは異なり、本実施形態ではバッファ回
路にダンピング用の抵抗６〜９が設けられておらず、ド
ライバ３の同相出力，逆相出力の信号がそれぞれレシー
バ１の同相入力，レシーバ２の逆相入力に直接印加され
るようになっている。
【００１０】また、抵抗１０及び抵抗１１は何れもバイ
アス電源用抵抗であって、これら２つの抵抗素子がドラ
イバ３の同相出力及びドライバ３の逆相出力の間に直列
接続されている。これら抵抗１０，１１の抵抗値はいず
れも数１００Ω〜数キロオームΩであって、抵抗１０の
抵抗値と抵抗１１の抵抗値は互いに同一値に選定されて
いる。これにより、抵抗１０及び抵抗１１の接続点Ｃに
おける電位は、常に、ドライバ３の同相出力及び逆相出
力の各信号電位の中間電位となっている。つまり接続点
Ｃの電位は常に固定の電位となっており、この固定電位
がレシーバ１の逆相入力とレシーバ２の同相入力に印加
される。
アス電源用抵抗であって、これら２つの抵抗素子がドラ
イバ３の同相出力及びドライバ３の逆相出力の間に直列
接続されている。これら抵抗１０，１１の抵抗値はいず
れも数１００Ω〜数キロオームΩであって、抵抗１０の
抵抗値と抵抗１１の抵抗値は互いに同一値に選定されて
いる。これにより、抵抗１０及び抵抗１１の接続点Ｃに
おける電位は、常に、ドライバ３の同相出力及び逆相出
力の各信号電位の中間電位となっている。つまり接続点
Ｃの電位は常に固定の電位となっており、この固定電位
がレシーバ１の逆相入力とレシーバ２の同相入力に印加
される。
【００１１】さらに、符号１２はバイアス電源用のコン
デンサであって、本実施形態では次のような理由からこ
のコンデンサ１２を設けている。すなわち、ドライバ３
の同相出力及び逆相出力における各信号間にタイミング
の“ずれ”があると、接続点Ｃにおける電位にノイズが
生じてしまう。こうしたことから、図１のバッファ回路
では接続点ＣとＧＮＤ（接地）の間にコンデンサ１２を
挿入し、それによって上述したタイミングずれから生じ
るノイズを除去している。
デンサであって、本実施形態では次のような理由からこ
のコンデンサ１２を設けている。すなわち、ドライバ３
の同相出力及び逆相出力における各信号間にタイミング
の“ずれ”があると、接続点Ｃにおける電位にノイズが
生じてしまう。こうしたことから、図１のバッファ回路
では接続点ＣとＧＮＤ（接地）の間にコンデンサ１２を
挿入し、それによって上述したタイミングずれから生じ
るノイズを除去している。
【００１２】なお、上記構成において終端用の抵抗４，
５がそれぞれドライバ３の同相出力，逆相出力に接続さ
れているのは従来のバッファ回路と同じである。以上の
ように、本実施形態のバッファ回路では、ドライバ３と
レシーバ１，２を互いに１対１で接続するように構成し
ている。そのため、伝送ラインの分岐によるインピーダ
ンスのミスマッチなどが発生することがなくなり、信号
にリンギングが生じることを防止できる。また、従来必
要であったダンピング抵抗が不要となることから、ドラ
イバとレシーバの間で高速に信号を伝送させることが可
能となる。
５がそれぞれドライバ３の同相出力，逆相出力に接続さ
れているのは従来のバッファ回路と同じである。以上の
ように、本実施形態のバッファ回路では、ドライバ３と
レシーバ１，２を互いに１対１で接続するように構成し
ている。そのため、伝送ラインの分岐によるインピーダ
ンスのミスマッチなどが発生することがなくなり、信号
にリンギングが生じることを防止できる。また、従来必
要であったダンピング抵抗が不要となることから、ドラ
イバとレシーバの間で高速に信号を伝送させることが可
能となる。
【００１３】
【発明の効果】以上説明したように、本発明では、ドラ
イバの同相出力，逆相出力をそれぞれ第１のレシーバの
同相入力，第２のレシーバの逆相入力に供給するととも
に、ドライバの同相出力及び逆相出力の間の中点電位を
第１のレシーバの逆相入力及び第２のレシーバの同相入
力に供給するようにしている。これにより、１つのドラ
イバで２つのレシーバを駆動するバッファ回路におい
て、信号にリンギングが生じることを防止でき、波形を
劣化をさせることなくドライバとレシーバの間で高速に
信号を伝送することが可能となる。
イバの同相出力，逆相出力をそれぞれ第１のレシーバの
同相入力，第２のレシーバの逆相入力に供給するととも
に、ドライバの同相出力及び逆相出力の間の中点電位を
第１のレシーバの逆相入力及び第２のレシーバの同相入
力に供給するようにしている。これにより、１つのドラ
イバで２つのレシーバを駆動するバッファ回路におい
て、信号にリンギングが生じることを防止でき、波形を
劣化をさせることなくドライバとレシーバの間で高速に
信号を伝送することが可能となる。
【００１４】また、請求項３又は４記載の発明では、ノ
イズ除去回路を設けることにしているため、ドライバの
同相出力及び逆相出力の間のタイミングずれによって中
点電位にノイズが発生するような場合であっても、こう
したノイズの発生を防止することができる。
イズ除去回路を設けることにしているため、ドライバの
同相出力及び逆相出力の間のタイミングずれによって中
点電位にノイズが発生するような場合であっても、こう
したノイズの発生を防止することができる。
【図１】 本発明の一実施形態によるバッファ回路の構
成を示す回路図である。
成を示す回路図である。
【図２】 従来の技術によるバッファ回路の構成を示す
回路図である。
回路図である。
１，２ レシーバ ３ ドライバ ４，５，１０，１１ 抵抗 １２ コンデンサ Ｃ 接続点 ＬＮ 伝送ライン Ｖ 終端電圧
Claims (4)
- 【請求項１】 差動入力を持つ第１及び第２のレシーバ
を差動出力を持つドライバが伝送ラインを介して駆動す
るバッファ回路において、 前記ドライバの同相出力及び逆相出力の間の中点電位を
生成して、前記第１のレシーバの逆相入力及び前記第２
のレシーバの同相入力に供給する中点電位供給回路を有
し、 前記ドライバは、該ドライバの同相出力，逆相出力の信
号をそれぞれ前記第１のレシーバの同相入力，前記第２
のレシーバの逆相入力に供給することを特徴とするバッ
ファ回路。 - 【請求項２】 前記中点電位供給回路は、前記ドライバ
の同相出力及び逆相出力の間に直列接続された同一抵抗
値を持つ第１及び第２の抵抗であって、前記第１及び第
２の抵抗の接続点における電位を前記中点電位として出
力することを特徴とする請求項１記載のバッファ回路。 - 【請求項３】 前記ドライバの同相出力及び逆相出力の
間のタイミングずれによって前記中点電位に発生するノ
イズを除去するノイズ除去回路を有することを特徴とす
る請求項１又は２記載のバッファ回路。 - 【請求項４】 前記ノイズ除去回路は、前記中点電位と
接地電位の間に挿入されたコンデンサであることを特徴
とする請求項３記載のバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10175177A JP2000013449A (ja) | 1998-06-22 | 1998-06-22 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10175177A JP2000013449A (ja) | 1998-06-22 | 1998-06-22 | バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000013449A true JP2000013449A (ja) | 2000-01-14 |
Family
ID=15991623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10175177A Pending JP2000013449A (ja) | 1998-06-22 | 1998-06-22 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000013449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004153626A (ja) * | 2002-10-31 | 2004-05-27 | Canon Inc | センタタップ終端回路及びセンタタップ終端回路を有するプリント配線板 |
-
1998
- 1998-06-22 JP JP10175177A patent/JP2000013449A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004153626A (ja) * | 2002-10-31 | 2004-05-27 | Canon Inc | センタタップ終端回路及びセンタタップ終端回路を有するプリント配線板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041001 |