JPH05324121A - クロック分配回路 - Google Patents
クロック分配回路Info
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- JPH05324121A JPH05324121A JP4125898A JP12589892A JPH05324121A JP H05324121 A JPH05324121 A JP H05324121A JP 4125898 A JP4125898 A JP 4125898A JP 12589892 A JP12589892 A JP 12589892A JP H05324121 A JPH05324121 A JP H05324121A
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- Japan
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- circuit
- clocks
- branching
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Abstract
(57)【要約】
【目的】 クロック源からの単一のクロックを複数のク
ロックに分岐しそれぞれ必要とする複数のプリント基板
や集積回路等の外部回路に分配するクロック分配回路に
関し、直流結合回路を用いない簡単な回路構成にするこ
とを目的とする。 【構成】 クロック源からの単一のクロックを複数のク
ロックに分岐する分岐部の後に容量結合用のコンデンサ
をそれぞれ設けてクロック分配系を容量結合となるよう
に構成する。
ロックに分岐しそれぞれ必要とする複数のプリント基板
や集積回路等の外部回路に分配するクロック分配回路に
関し、直流結合回路を用いない簡単な回路構成にするこ
とを目的とする。 【構成】 クロック源からの単一のクロックを複数のク
ロックに分岐する分岐部の後に容量結合用のコンデンサ
をそれぞれ設けてクロック分配系を容量結合となるよう
に構成する。
Description
【０００１】
【産業上の利用分野】本発明はクロック分配回路に関
し、特に直流クロック源からの単一のクロックを複数の
クロックに分岐しそれぞれ必要とする複数のプリント基
板や集積回路等の外部回路に分配するクロック分配回路
に関するものである。
し、特に直流クロック源からの単一のクロックを複数の
クロックに分岐しそれぞれ必要とする複数のプリント基
板や集積回路等の外部回路に分配するクロック分配回路
に関するものである。
【０００２】近年、伝送装置等においては、内部信号処
理速度の高速化、装置機能の増加に伴う内部処理回路の
増加等により、内部クロックの速度は例えば数十Mb/Sに
上昇し、クロック分配数も増加してきている。このた
め、回路を構成する上で高速なクロックを如何にして分
配するかが重要な問題となっている。
理速度の高速化、装置機能の増加に伴う内部処理回路の
増加等により、内部クロックの速度は例えば数十Mb/Sに
上昇し、クロック分配数も増加してきている。このた
め、回路を構成する上で高速なクロックを如何にして分
配するかが重要な問題となっている。
【０００３】
【従来の技術】図９は従来のクロック分配回路を示した
もので、図中、１はＶＣＯ（電圧制御型発振器）やＰＬ
Ｏ（位相同期発振器）等の直流クロック源、２はこの直
流クロック源１からの単一のクロックを複数のクロック
に分岐する分岐部であり、３−１，３−２，３−３，…
（以下、符号「３」で総称することがある）はこの分岐
部２で分岐された各クロックを外部回路４−１，４−
２，４−３，…（以下、符号「４」で総称することがあ
る）に与えるための終端抵抗を示している。
もので、図中、１はＶＣＯ（電圧制御型発振器）やＰＬ
Ｏ（位相同期発振器）等の直流クロック源、２はこの直
流クロック源１からの単一のクロックを複数のクロック
に分岐する分岐部であり、３−１，３−２，３−３，…
（以下、符号「３」で総称することがある）はこの分岐
部２で分岐された各クロックを外部回路４−１，４−
２，４−３，…（以下、符号「４」で総称することがあ
る）に与えるための終端抵抗を示している。
【０００４】また、分岐部２は、直流クロック源１に接
続されたクロックバッファとしてのＥＣＬゲート回路１
１と、このＥＣＬゲート回路１１のインピーダンス整合
用兼ＥＣＬ出力用の終端抵抗１２−１，１２−２，…
（以下、符号「１２」で総称することがある）と、これ
ら終端抵抗１２−１，１２−２，…の各出力信号を更に
分岐して終端抵抗３−１，３−２，…に与えるためのＥ
ＣＬゲート回路１３−１，１３−２，…（以下、符号
「１３」で総称することがある）とで構成されている。
続されたクロックバッファとしてのＥＣＬゲート回路１
１と、このＥＣＬゲート回路１１のインピーダンス整合
用兼ＥＣＬ出力用の終端抵抗１２−１，１２−２，…
（以下、符号「１２」で総称することがある）と、これ
ら終端抵抗１２−１，１２−２，…の各出力信号を更に
分岐して終端抵抗３−１，３−２，…に与えるためのＥ
ＣＬゲート回路１３−１，１３−２，…（以下、符号
「１３」で総称することがある）とで構成されている。
【０００５】このような従来のクロック分配回路におい
ては、クロック分配系を従来からの高速信号処理の延長
として考え、クロックバッファとしての高速ＥＣＬゲー
ト回路により直流結合でクロック分配（各ＥＣＬゲート
回路は１入力に対して互いに反転した２出力の分配）を
行っており、このためＥＣＬゲート回路１１は終端抵抗
１２−１及び１２−２を介し、更にこれらの終端抵抗１
２−１及び１２−２からの出力信号を受けるＥＣＬゲー
ト回路１３−１及び１３−２はそれぞれ終端抵抗３−
１，３−２及び終端抵抗３−３，３−４を介してそれぞ
れ外部回路４−１〜４−４に接続されている。
ては、クロック分配系を従来からの高速信号処理の延長
として考え、クロックバッファとしての高速ＥＣＬゲー
ト回路により直流結合でクロック分配（各ＥＣＬゲート
回路は１入力に対して互いに反転した２出力の分配）を
行っており、このためＥＣＬゲート回路１１は終端抵抗
１２−１及び１２−２を介し、更にこれらの終端抵抗１
２−１及び１２−２からの出力信号を受けるＥＣＬゲー
ト回路１３−１及び１３−２はそれぞれ終端抵抗３−
１，３−２及び終端抵抗３−３，３−４を介してそれぞ
れ外部回路４−１〜４−４に接続されている。
【０００６】
【発明が解決しようとする課題】このような従来例にお
いては、高速のクロックを処理するために配線はインピ
ーダンス整合をとる必要があり、高速ＥＣＬゲート回路
による直流結合のため１つの直流クロック源１から例え
ば図示のように４つの外部回路に対してクロックを分配
するときに３つのＥＣＬゲート回路が必要になり、外部
回路４の増加に伴ってＥＣＬゲート回路数も増加させる
必要がある。このため、外部回路４が増加するに伴って
クロック分配系の消費電力が膨大になってしまう。
いては、高速のクロックを処理するために配線はインピ
ーダンス整合をとる必要があり、高速ＥＣＬゲート回路
による直流結合のため１つの直流クロック源１から例え
ば図示のように４つの外部回路に対してクロックを分配
するときに３つのＥＣＬゲート回路が必要になり、外部
回路４の増加に伴ってＥＣＬゲート回路数も増加させる
必要がある。このため、外部回路４が増加するに伴って
クロック分配系の消費電力が膨大になってしまう。
【０００７】また、クロック分配系が直流結合となって
いるため、外部回路４や集積回路等の入力反射が起きた
場合にフィルタ等の付加回路を接続することが難しいと
いう問題もあった。
いるため、外部回路４や集積回路等の入力反射が起きた
場合にフィルタ等の付加回路を接続することが難しいと
いう問題もあった。
【０００８】従って本発明は、直流クロック源からの単
一のクロックを分岐部で複数のクロックに分岐しそれぞ
れ終端抵抗を介して必要とする外部回路に与えるクロッ
ク分配回路において、直流結合回路を用いない簡単な回
路構成にすることを目的とする。
一のクロックを分岐部で複数のクロックに分岐しそれぞ
れ終端抵抗を介して必要とする外部回路に与えるクロッ
ク分配回路において、直流結合回路を用いない簡単な回
路構成にすることを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係るクロック分配回路はまず図１に原理的
に示すように、分岐部２が直流クロック源１の出力信号
線を複数に分岐したものであり、該分岐部２と各終端抵
抗３とをそれぞれ出力側コンデンサ５で容量結合したこ
とを特徴としている。
め、本発明に係るクロック分配回路はまず図１に原理的
に示すように、分岐部２が直流クロック源１の出力信号
線を複数に分岐したものであり、該分岐部２と各終端抵
抗３とをそれぞれ出力側コンデンサ５で容量結合したこ
とを特徴としている。
【００１０】更に本発明では、図２に示すように、分岐
部２が、該直流クロック源１の出力クロックに対する容
量結合用の入力側コンデンサ２１と該入力側コンデンサ
２１に接続されたインピーダンス整合型分岐部２２とで
構成され、該インピーダンス整合型分岐部２２と各終端
抵抗３とをそれぞれ出力側コンデンサ５で容量結合した
構成としてもよい。
部２が、該直流クロック源１の出力クロックに対する容
量結合用の入力側コンデンサ２１と該入力側コンデンサ
２１に接続されたインピーダンス整合型分岐部２２とで
構成され、該インピーダンス整合型分岐部２２と各終端
抵抗３とをそれぞれ出力側コンデンサ５で容量結合した
構成としてもよい。
【００１１】更に本発明では、図３に示すように、該イ
ンピーダンス整合型分岐部２２の代わりに位相分割型分
岐部３０を用いることも可能である。
ンピーダンス整合型分岐部２２の代わりに位相分割型分
岐部３０を用いることも可能である。
【００１２】更に本発明では、該分岐部２と各出力側コ
ンデンサ５との間に、別のコンデンサ７と位相調整用の
遅延回路８との直列回路、或いは、そのコンデンサ７と
フィルタ９との直列回路を挿入してもよい。
ンデンサ５との間に、別のコンデンサ７と位相調整用の
遅延回路８との直列回路、或いは、そのコンデンサ７と
フィルタ９との直列回路を挿入してもよい。
【００１３】更に本発明では、該直流クロック源１と該
分岐部２との間に結合増幅器６を挿入してもよい。
分岐部２との間に結合増幅器６を挿入してもよい。
【００１４】
【作用】図１に示した本発明に係るクロック分配回路に
おいては、直流クロック源１からの単一のクロックを分
岐部２で複数のクロックに分岐し、この分岐したクロッ
クを容量結合用のコンデンサ５に通すことにより直流分
がカットされて交流クロックとなり終端抵抗３に与えら
れる。
おいては、直流クロック源１からの単一のクロックを分
岐部２で複数のクロックに分岐し、この分岐したクロッ
クを容量結合用のコンデンサ５に通すことにより直流分
がカットされて交流クロックとなり終端抵抗３に与えら
れる。
【００１５】従って、終端抵抗３は従来例のようにＥＣ
Ｌゲート回路による終端を行う必要がなくインピーダン
ス整合のみを考慮すれば良いので、不必要なＥＣＬゲー
ト回路と終端抵抗との組合せによる消費電力が削減でき
る。
Ｌゲート回路による終端を行う必要がなくインピーダン
ス整合のみを考慮すれば良いので、不必要なＥＣＬゲー
ト回路と終端抵抗との組合せによる消費電力が削減でき
る。
【００１６】また、図１に示した本発明のクロック分配
回路の場合には、直流クロック源１の出力信号線を複数
に分岐しただけであるので、直流クロック源１と終端抵
抗３とが離れているような場合には終端抵抗３で不整合
が起き得る。このため、図２に示した本発明のクロック
分配回路では、分岐部２としてインピーダンス整合型分
岐部２２を出力側のコンデンサ５の前に設け、この分岐
部２２と直流クロック源１との間に交流クロックをイン
ピーダンス整合型分岐部２２に与えるための容量結合用
のコンデンサ２１を設け、クロック分配系を容量結合に
して交流クロックのみを処理しＥＣＬゲート回路を不要
とすると共に終端抵抗３のＥＣＬゲートト出力用の機能
を不要にしている。
回路の場合には、直流クロック源１の出力信号線を複数
に分岐しただけであるので、直流クロック源１と終端抵
抗３とが離れているような場合には終端抵抗３で不整合
が起き得る。このため、図２に示した本発明のクロック
分配回路では、分岐部２としてインピーダンス整合型分
岐部２２を出力側のコンデンサ５の前に設け、この分岐
部２２と直流クロック源１との間に交流クロックをイン
ピーダンス整合型分岐部２２に与えるための容量結合用
のコンデンサ２１を設け、クロック分配系を容量結合に
して交流クロックのみを処理しＥＣＬゲート回路を不要
とすると共に終端抵抗３のＥＣＬゲートト出力用の機能
を不要にしている。
【００１７】更に図３に示す本発明のクロック分配回路
では、図２に示したインピーダンス整合型分岐部２２の
代わりにやはり交流クロックを必要とする位相分割型分
岐部３０を用いても容量結合によるクロック分岐を実現
することができ、外部回路４が必要とする種々の位相の
クロックを生成することができる。
では、図２に示したインピーダンス整合型分岐部２２の
代わりにやはり交流クロックを必要とする位相分割型分
岐部３０を用いても容量結合によるクロック分岐を実現
することができ、外部回路４が必要とする種々の位相の
クロックを生成することができる。
【００１８】また、図１〜図３に示した本発明のクロッ
ク分配回路における分岐部２には各クロックの位相を別
途考慮しても良く、図４に示すように分岐部２とコンデ
ンサ５（図示せず）との間にそれぞれ容量結合用のコン
デンサ７と遅延回路８とで構成される直列回路を挿入す
ることにより位相調整を行うことができる。
ク分配回路における分岐部２には各クロックの位相を別
途考慮しても良く、図４に示すように分岐部２とコンデ
ンサ５（図示せず）との間にそれぞれ容量結合用のコン
デンサ７と遅延回路８とで構成される直列回路を挿入す
ることにより位相調整を行うことができる。
【００１９】更に、クロック供給先の外部回路４におい
て出力反射が起きる場合には上記の図１〜図３における
分岐部２と容量結合用コンデンサ５との間に今度は図５
に示すようにコンデンサ７とフィルタ９とで構成された
直列回路を挿入することにより外部回路４による入力反
射を除去することができる。
て出力反射が起きる場合には上記の図１〜図３における
分岐部２と容量結合用コンデンサ５との間に今度は図５
に示すようにコンデンサ７とフィルタ９とで構成された
直列回路を挿入することにより外部回路４による入力反
射を除去することができる。
【００２０】上記の各本発明のクロック分配回路におい
て更に点線で示したように結合増幅器６を直流クロック
源１と分岐部２との間に設ければ直流クロック源１自体
の出力レベルを上げずに済み、必要なクロックの数に応
じて増幅器６の増幅度を調整すれば良い。
て更に点線で示したように結合増幅器６を直流クロック
源１と分岐部２との間に設ければ直流クロック源１自体
の出力レベルを上げずに済み、必要なクロックの数に応
じて増幅器６の増幅度を調整すれば良い。
【００２１】
【実施例】図６は図２に示した本発明に係るクロック分
配回路に用いるインピーダンス整合型分岐部２２の実施
例を示したものであり、この実施例では直流クロック源
１または結合増幅器６（図１参照）に接続された容量結
合用のコンデンサ２１に接続されるインピーダンス整合
用の抵抗２２−０と、このインピーダンス整合用抵抗２
２−０の出力端子に共通に接続され、ｎ個のクロックに
分岐するための分岐線路２２Ｌを介して接続されたイン
ピーダンス整合用の抵抗２２−１〜２２−ｎとで構成さ
れている。
配回路に用いるインピーダンス整合型分岐部２２の実施
例を示したものであり、この実施例では直流クロック源
１または結合増幅器６（図１参照）に接続された容量結
合用のコンデンサ２１に接続されるインピーダンス整合
用の抵抗２２−０と、このインピーダンス整合用抵抗２
２−０の出力端子に共通に接続され、ｎ個のクロックに
分岐するための分岐線路２２Ｌを介して接続されたイン
ピーダンス整合用の抵抗２２−１〜２２−ｎとで構成さ
れている。
【００２２】そして、この場合のインピーダンス整合用
抵抗２２−０，２２−１〜２２−ｎの抵抗値Ｒ0 は次の
式のように決定される。 Ｒ0 ＝Ｚ0 ×（ｎ−１）／（ｎ＋１） 但し、Ｚ0 は終端抵抗３の特性インピーダンスである。
抵抗２２−０，２２−１〜２２−ｎの抵抗値Ｒ0 は次の
式のように決定される。 Ｒ0 ＝Ｚ0 ×（ｎ−１）／（ｎ＋１） 但し、Ｚ0 は終端抵抗３の特性インピーダンスである。
【００２３】図７は図３に示された本発明のクロック分
配回路に用いられる位相分割型分岐部３０の実施例を示
したもので、この実施例では一つのクロックを二つのク
ロックに分岐する例を示しており、このため、抵抗ｒ１
とコンデンサＣ１との直列回路と、抵抗ｒ２とコンデン
サＣ２との直列回路とを直列に接続し、コンデンサＣ１
と抵抗ｒ２との接続点にクロック入力を与えると共に、
抵抗ｒ１とコンデンサＣ１との接続点からクロック出力
を入力に対して例えば４５°位相がずれた信号として
取り出し、抵抗ｒ２とコンデンサＣ２との接続点から入
力に対して例えば−４５°位相がずれたクロック出力
を取り出すようにしている。
配回路に用いられる位相分割型分岐部３０の実施例を示
したもので、この実施例では一つのクロックを二つのク
ロックに分岐する例を示しており、このため、抵抗ｒ１
とコンデンサＣ１との直列回路と、抵抗ｒ２とコンデン
サＣ２との直列回路とを直列に接続し、コンデンサＣ１
と抵抗ｒ２との接続点にクロック入力を与えると共に、
抵抗ｒ１とコンデンサＣ１との接続点からクロック出力
を入力に対して例えば４５°位相がずれた信号として
取り出し、抵抗ｒ２とコンデンサＣ２との接続点から入
力に対して例えば−４５°位相がずれたクロック出力
を取り出すようにしている。
【００２４】また、抵抗の値とコンデンサの容量とを調
整することにより種々の位相のクロックを生成すること
ができる。但し、この図７に加えて更に図４に示したよ
うな遅延回路を用いれば、より一層多くの位相のクロッ
クを生成することができる。
整することにより種々の位相のクロックを生成すること
ができる。但し、この図７に加えて更に図４に示したよ
うな遅延回路を用いれば、より一層多くの位相のクロッ
クを生成することができる。
【００２５】上記のように、クロックの分配系を容量結
合としたことにより、クロック供給先の外部回路４では
交流クロックを入力するので、この交流クロックを直流
クロックに変換するための直流再生が必要となるが、こ
の場合には図８に示すように、入力信号をコンデンサＣ
３を介して抵抗Ｒ１とＲ２とで構成される分圧回路の接
続点に入力させることにより、この分圧点より直流電圧
ＶＲＥＦを得ることができる。尚、この場合の抵抗Ｒ１
及びＲ２は次の式のように与えられる。
合としたことにより、クロック供給先の外部回路４では
交流クロックを入力するので、この交流クロックを直流
クロックに変換するための直流再生が必要となるが、こ
の場合には図８に示すように、入力信号をコンデンサＣ
３を介して抵抗Ｒ１とＲ２とで構成される分圧回路の接
続点に入力させることにより、この分圧点より直流電圧
ＶＲＥＦを得ることができる。尚、この場合の抵抗Ｒ１
及びＲ２は次の式のように与えられる。
【００２６】 Ｒ１＝Ｚ0 ×ＶＥＥ／（ＶＥＥ−ＶＲＥＦ） Ｒ２＝Ｚ0 ×ＶＥＥ／ＶＲＥＦ 尚、ＶＥＥは終端電位を示している。
【００２７】
【発明の効果】以上説明したように本発明に係るクロッ
ク分配回路によれば、直流クロック源からの単一のクロ
ックを複数のクロックに分岐する分岐部の後に容量結合
用のコンデンサをそれぞれ設けてクロック分配系を容量
結合となるように構成したので、クロック分配用の直流
結合用クロックバッファを用いず且つインピーダンス整
合回路を簡単な構成で実現することができるという利点
がある。
ク分配回路によれば、直流クロック源からの単一のクロ
ックを複数のクロックに分岐する分岐部の後に容量結合
用のコンデンサをそれぞれ設けてクロック分配系を容量
結合となるように構成したので、クロック分配用の直流
結合用クロックバッファを用いず且つインピーダンス整
合回路を簡単な構成で実現することができるという利点
がある。
【図１】本発明に係るクロック分配回路（その１）の構
成を原理的に示したブロック図である。
成を原理的に示したブロック図である。
【図２】本発明に係るクロック分配回路（その２）の構
成を原理的に示したブロック図である。
成を原理的に示したブロック図である。
【図３】本発明に係るクロック分配回路（その３）の構
成を原理的に示したブロック図である。
成を原理的に示したブロック図である。
【図４】本発明における分岐部に位相調整用の遅延回路
を付加した構成を示したブロック図である。
を付加した構成を示したブロック図である。
【図５】本発明における分岐部にフィルタを付加した構
成を示したブロック図である。
成を示したブロック図である。
【図６】本発明に係るクロック分配回路に用いられるイ
ンピーダンス整合型分岐部の実施例を示したブロック図
である。
ンピーダンス整合型分岐部の実施例を示したブロック図
である。
【図７】本発明に係るクロック分配回路に用いられる位
相分割型分岐部の実施例を示した回路図である。
相分割型分岐部の実施例を示した回路図である。
【図８】本発明に係るクロック分配回路に接続される外
部回路での直流再生回路例を示したブロック図である。
部回路での直流再生回路例を示したブロック図である。
【図９】従来例を示したブロック図である。
１ 直流クロック源 ２ 分岐部 ３ 終端抵抗 ４ 外部回路 ５，７，２１ 容量結合用コンデンサ ６ 交流結合用増幅器 ８ 遅延回路 ９ フィルタ ２２ インピーダンス整合型分岐部 ３０ 位相分割型分岐部 図中、同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田島 一幸 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 池田 聡美 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 佐藤 宏行 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (6)
- 【請求項１】 直流クロック源(1) からの単一のクロッ
クを分岐部(2) で複数のクロックに分岐しそれぞれ終端
抵抗(3) を介して必要とする外部回路(4) に与えるクロ
ック分配回路において、 該分岐部(2) が該直流クロック源(1) の出力信号線を該
複数に分岐したものであり、該分岐部(2) と各終端抵抗
(3) とをそれぞれ出力側コンデンサ(5) で容量結合した
ことを特徴とするクロック分配回路。 - 【請求項２】 直流クロック源(1) からの単一のクロッ
クを分岐部(2) で複数のクロックに分岐しそれぞれ終端
抵抗(3) を介して必要とする外部回路(4) に与えるクロ
ック分配回路において、 該分岐部(2) が、該直流クロック源(1) の出力クロック
に対する容量結合用の入力側コンデンサ(21)と該入力側
コンデンサ(21)に接続されたインピーダンス整合型分岐
部(22)とで構成され、該インピーダンス整合型分岐部(2
2)と各終端抵抗(3) とをそれぞれ出力側コンデンサ(5)
で容量結合したことを特徴とするクロック分配回路。 - 【請求項３】 該インピーダンス整合型分岐部(22)の代
わりに位相分割型分岐部(30)を用いることを特徴とした
請求項２に記載のクロック分配回路。 - 【請求項４】 該分岐部(2) と各出力側コンデンサ(5)
との間に、別のコンデンサ(7) と位相調整用の遅延回路
(8) との直列回路を挿入したことを特徴とする請求項１
乃至３のいずれかに記載のクロック分配回路。 - 【請求項５】 該分岐部(2) と各出力側コンデンサ(5)
との間に、別のコンデンサ(7) とフィルタ(9) との直列
回路を挿入したことを特徴とする請求項１乃至３のいず
れかに記載のクロック分配回路。 - 【請求項６】 該直流クロック源(1) と該分岐部(2) と
の間に結合増幅器(6) を挿入したことを特徴とする請求
項１乃至５のいずれかに記載のクロック分配回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125898A JPH05324121A (ja) | 1992-05-19 | 1992-05-19 | クロック分配回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125898A JPH05324121A (ja) | 1992-05-19 | 1992-05-19 | クロック分配回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324121A true JPH05324121A (ja) | 1993-12-07 |
Family
ID=14921643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4125898A Withdrawn JPH05324121A (ja) | 1992-05-19 | 1992-05-19 | クロック分配回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324121A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08149161A (ja) * | 1994-11-25 | 1996-06-07 | Nec Corp | 符号データ送信装置および符号データ受信装置 |
| JP2010239500A (ja) * | 2009-03-31 | 2010-10-21 | Toshiba Corp | クロック供給装置およびクロック供給方法 |
| WO2021096599A1 (en) * | 2019-11-13 | 2021-05-20 | Northrop Grumman Systems Corporation | Capacitive clock distribution system |
| US11132017B2 (en) | 2018-03-06 | 2021-09-28 | Northrop Grumann Systems Corporation | Clock distribution system |
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