CN102239753B - 多层印刷线路板和多层印刷线路板的制造方法 - Google Patents

多层印刷线路板和多层印刷线路板的制造方法 Download PDF

Info

Publication number
CN102239753B
CN102239753B CN2009801487445A CN200980148744A CN102239753B CN 102239753 B CN102239753 B CN 102239753B CN 2009801487445 A CN2009801487445 A CN 2009801487445A CN 200980148744 A CN200980148744 A CN 200980148744A CN 102239753 B CN102239753 B CN 102239753B
Authority
CN
China
Prior art keywords
mentioned
multilayer printed
conductor
recess
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009801487445A
Other languages
English (en)
Other versions
CN102239753A (zh
Inventor
竹中芳纪
中村武志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Publication of CN102239753A publication Critical patent/CN102239753A/zh
Application granted granted Critical
Publication of CN102239753B publication Critical patent/CN102239753B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/465Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer having channels for the next circuit layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0364Conductor shape
    • H05K2201/0373Conductors having a fine structure, e.g. providing a plurality of contact points with a structured tool
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/0949Pad close to a hole, not surrounding the hole
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09736Varying thickness of a single conductor; Conductors in the same plane having different thicknesses
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10674Flip chip
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126Assembling bases
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128Assembling formed circuit to base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913Assembling to base an electrical component, e.g., capacitor, etc.
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49156Manufacturing circuit on or in base with selective destruction of conductive paths
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49165Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

本发明提供多层印刷线路板和多层印刷线路板的制造方法。该方法能够平坦地形成平面状层。在上层的层间树脂绝缘层(150)的平面状导体形成用的凹部(153a)中形成有凸部(150a)。因此,在将铜镀层填充到平面状导体形成用的凹部(153a)中时,铜不仅能在该凹部(153a)的侧壁和底面析出,还能在凸部(150a)的周围侧壁析出。由此,能够平坦地形成平面状层(159)。

Description

多层印刷线路板和多层印刷线路板的制造方法
技术领域
本发明涉及积层式多层印刷线路板和多层印刷线路板的制造方法,特别是涉及具有平面状导体(plain conductor)的多层印刷线路板和多层印刷线路板的制造方法。
背景技术
在构成用于搭载IC芯片等电子零件的封装基板的印刷线路板中,随着IC芯片的高性能化,要求微间距(fine pitch)的电路结构。为了实现微间距,有人提出不用以往的加成法形成电路,而是像专利文献1所示的那样利用激光形成电路。在该电路形成的作业中,如图28的(B)所示,利用激光在图28的(A)所示的层间树脂绝缘层350上形成电路形成用的凹部353b、通路导体形成用的开口351和平面状导体形成用的凹部353a。并且,如图28的(C)所示,在电路形成用的凹部353b、通路导体形成用的开口351和平面状导体形成用的凹部353a上析出非电解镀膜352和电解镀膜356,从而形成导体电路358、通路导体360和平面状导体359。
专利文献1:日本专利第3629375号
但是,在由激光进行的电路形成作业中,在对利用激光束形成的布线用的槽(凹部)进行镀层填充时,以追随布线用槽的形状的形态在表面上形成凹陷。特别是,如图28的(C)所示,例如在电源用或接地用的平面状导体359和信号用的密集的布线存在于同一层间树脂绝缘层350的内部时,在槽的宽度(平面面积)相对较宽的平面状导体359的表面形成凹陷(参照图29的(A)的平面状导体的截面照片)。这样,在镀层表面上形成有凹陷的状态下,即使利用抛光研磨等进行研磨,想要将平面状导体359的表面与层间树脂绝缘层的表面形成在同一个平面上也是极其困难的,从而布线(镀层部分)的表面相对于层间树脂绝缘层的表面处于凹陷的状态。
当如图28的(C)所示在布线(平面状导体)上形成凹陷的情况下,形成在该凹陷部分上的层间树脂绝缘层也追随该凹陷地处于表面凹陷的状态。结果,上层的布线与下层的布线之间的距离产生差异,层间的绝缘性容易下降。此外,特性阻抗的整合也受到不少影响。
另外,通常,为了使印刷线路板例如在IC芯片发热而后返回到常温的那样的热循环中不易发生翘曲,在印刷线路板的表面侧和里面侧设定大致相同体积的铜。因此,在布线(平面状导体)产生凹陷的情况下,由于铜的体积小于设计值,因此表里的铜的体积的调整发生偏差。由此,在反复进行IC芯片发热而后返回到常温的热循环的期间内,印刷线路板可能发生翘曲。
发明内容
发明要解决的问题
本发明是为了解决上述问题而做成的,目的在于提供能够平坦地形成平面状导体的多层印刷线路板的制造方法和具有平坦的平面状导体的多层印刷线路板。
用于解决问题的方案
为了达到上述目的,技术方案1的多层印刷线路板的制造方法的技术特征在于,包括下述步骤:在第一树脂绝缘材料之上或在第一树脂绝缘材料内形成第一导体电路;在上述第一树脂绝缘材料和上述第一导体电路之上形成第二树脂绝缘材料;在上述第二树脂绝缘材料的第一面侧形成第二导体电路用的第一凹部;在上述第二树脂绝缘材料的第一面侧形成由第二凹部和凸部构成的平面状导体用的图案;在上述第一凹部和上述第二凹部中填充导电材料,形成第二导体电路和平面状导体。
另外,技术方案13的多层印刷线路板的技术特征在于,包括:第一树脂绝缘材料;第一导体电路,其形成在该第一树脂绝缘材料之上或第一树脂绝缘材料内;第二树脂绝缘材料,其形成在上述第一树脂绝缘材料和上述第一导体电路之上,在其第一面侧具有第二导体电路用的第一凹部和平面状导体用的图案;第二导体电路,其形成在上述第一凹部内;平面状导体,其形成在上述图案内,上述图案由凸部和第二凹部形成,上述平面状导体的表面和上述第二树脂绝缘材料的第一面大致位于同一平面上。
发明的效果
采用技术方案1的多层印刷线路板的制造方法,由于在上层绝缘件的平面状导体形成用的凹部中形成有凸部,因此当在平面状导体形成用的凹部中进行导电材料的镀层填充时,导电材料既能从该凹部的侧壁、又能从凸部的侧壁均匀地析出。因此,能够平坦地形成平面状导体。
在技术方案13的多层印刷线路板中,平面状导体的表面和上述第二树脂绝缘材料的表面(第一面)大致位于同一平面上。由此,能够实现在平面状导体之上和第二树脂绝缘材料之上形成的其他树脂绝缘材料的平坦化。在该情况下,当在其他树脂绝缘材料之上形成有导体电路时,能够有效地确保上层的导体电路与下层的导体电路之间的绝缘性(层间绝缘性)。另外,能够照设计值控制包括平面状导体在内的金属部分的体积,因此能够抑制在热循环中例如由IC芯片的发热等而引发的多层印刷线路板的翘曲。
附图说明
图1是表示本发明的第一实施例的多层印刷线路板的制造方法的工序图。
图2是表示第一实施例的多层印刷线路板的制造方法的工序图。
图3是表示第一实施例的多层印刷线路板的制造方法的工序图。
图4是表示第一实施例的多层印刷线路板的制造方法的工序图。
图5是表示第一实施例的多层印刷线路板的制造方法的工序图。
图6是表示第一实施例的多层印刷线路板的制造方法的工序图。
图7是表示第一实施例的多层印刷线路板的制造方法的工序图。
图8是第一实施例的多层印刷线路板的剖视图。
图9是表示在第一实施例的多层印刷线路板上载置有IC芯片的状态的剖视图。
图10的(A)是多层印刷线路板的俯视图,示出了图6的(A)所表示的a-a截面,图10的(B)是多层印刷线路板的俯视图,示出了图6的(C)所表示的c-c截面。
图11的(A)是图6的(A)中的平面状导体形成用的凹部的放大图,图11的(B)是图6的(C)中的平面状导体的放大图。
图12是第一实施例中的用于形成布线图案用的凹部的激光装置的说明图。
图13的(A)是第一实施例中的凸部的配置方式的说明图,图13的(B)是第一实施例的第一变形例的凸部的配置方式的说明图。
图14是表示第一实施例的第二变形例的多层印刷线路板的制造方法的工序图。
图15的(A)是多层印刷线路板的俯视图,示出了图14的(A)所表示的a-a截面,图15的(B)是多层印刷线路板的俯视图,示出了图14的(C)所表示的c-c截面。
图16的(A)是第一实施例的第3变形例的多层印刷线路板的平面状导体的放大图,图16的(B)是第一实施例的第4变形例的多层印刷线路板的平面状导体的放大图。
图17是第一实施例的第5变形例的多层印刷线路板的剖视图。
图18是表示本发明的第二实施例的多层印刷线路板的制造方法的工序图。
图19是表示本发明的第3实施例的多层印刷线路板的制造方法的工序图。
图20是表示本发明的第4实施例的多层印刷线路板的制造方法的工序图。
图21是表示第4实施例的多层印刷线路板的制造方法的工序图。
图22是表示第4实施例的多层印刷线路板的制造方法的工序图。
图23是第4实施例的多层印刷线路板的剖视图。
图24的(A)是将凸部的直径(Post)f取作横轴、将凸部件的间隔(Space)D取作纵轴而得到的示意图。图24的(B)是试验结果的图表。
图25是将平面状导体的厚度设定成10μm时的照片。
图26是将平面状导体的厚度设定成15μm时的照片。
图27是将平面状导体的厚度设定成20μm时的照片。
图28是表示以往技术中的平面状导体的制造方法的工序图。
图29的(A)是利用以往技术形成的平面状导体的照片,图29的(B)是利用第一实施例的制造方法形成的平面状导体的照片。
具体实施方式
第一实施例
首先,参照图1~图10说明本发明的第一实施例的多层印刷线路板10的结构。图8表示该多层印刷线路板10的剖视图,图9表示在图8所示的多层印刷线路板10上安装IC芯片90而载置在子板(daughter board)94上的状态。图10的(B)表示图8中的b-b横截面。如图8所示,在多层印刷线路板10中,在芯基板30的表面形成有导体电路34。芯基板30的表面和里面借助通孔36连接。通孔36由侧壁导体层36b和构成通孔连接盘的盖电镀层36a构成,在侧壁导体层36b的内部填充有树脂填充材料37。也可以不填充树脂填充剂地仅填充铜。在盖电镀层(通孔连接盘)36a之上配置有:上表面侧及下表面侧的层间树脂绝缘层50,在该上表面侧及下表面侧的层间树脂绝缘层50上形成有通路孔60和导体电路58;形成有通路孔160、平面状导体(设置在印刷电路板的信号用的导体图案的空闲区域处的平面状图案)159和导体电路158U(焊锡焊盘)的上表面侧的层间树脂绝缘层150;形成有通路孔160和导体电路158D(焊锡焊盘)的下表面侧的层间树脂绝缘层150。导体电路158U(焊锡焊盘)设置在第一凹部153B的内部,该第一凹部153B开设在层间树脂绝缘层150的第一面150A上。并且,导体电路158U(焊锡焊盘)的表面和层间树脂绝缘层150的第一面150A大致位于同一平面上。该导体电路158U(焊锡焊盘)借助通路孔160与下层的导体电路58电连接。
另外,如图8所示,在层间树脂绝缘层150上形成有阻焊层70。在阻焊层70的内部形成有使导体电路158U、158D的一部分露出的开口。并且,导体电路158U、158D的自开口露出的部分作为焊锡焊盘发挥功能。该焊锡焊盘配置在位于多层印刷线路板的中央侧的用于搭载IC芯片的区域E内。在焊锡焊盘上形成有例如由Ni层72和Au层74构成的防氧化膜,在该防氧化膜上形成有焊锡凸块78U。并且,IC芯片90借助焊锡凸块78U安装在多层印刷线路板上。
另一方面,在层间树脂绝缘层150中的用于搭载IC芯片的区域E的外侧形成有由第二凹部153a和凸部150a构成的用于形成平面状导体的图案(参照图8和图11的(A))。第二凹部153a开设在层间树脂绝缘层150的第一面上。第二凹部153a的开口面积比第一凹部153b的开口面积大。从构成第二凹部的底部的层间树脂绝缘层150的表面朝向上方(第一面侧)地形成凸部150a。在图8中表示凸部150a的截面,在图10的(B)中用俯视图表示凸部150a的上表面。并且,如图13的(A)中所示,凸部150a使彼此的距离d均匀地呈交错状配置。另外,这里所说的“距离d”是指相邻的凸部间的距离中的最小值。
在层间树脂绝缘层150的第二凹部153a内形成有平面状导体159。平面状导体159的表面与层间树脂绝缘层150的表面(第一面)大致位于同一平面上。该平面状导体159可以用作电源用或接地用的导体,也可以用作伪导体(dummy conductor)。
如图9中所示,多层印刷线路板10借助焊锡凸块78D与子板94相连接。
接下来,参照图1~图7对参照图8进行了上述说明的多层印刷线路板10的制造方法进行说明。
(1)将覆铜层叠板30A作为原材料,该覆铜层叠板30A在厚度为0.2~0.8mm的由玻璃环氧树脂或BT(双马来酰亚胺-三嗪树脂)树脂构成的绝缘性基板30的两面上层压有5~250μm的铜箔32(参照图1的(A))。首先,用钻头对该覆铜层叠板进行钻孔而穿设通孔16(参照图1的(B)),然后实施非电解镀处理和电解镀处理,形成通孔36的侧壁导体层36b(参照图1的(C))。
(2)对形成有通孔36的基板30进行水洗,在使该基板干燥后,进行将含有NaOH(10g/l)、NaClO2(40g/l)和Na3PO4(6g/l)的水溶液作为黑化液(氧化液)的黑化处理、以及将含有NaOH(10g/l)和NaBH4(6g/l)的水溶液作为还原液的还原处理,从而在通孔36的侧壁导体层36b和表面上形成粗糙面36α(参照图1的(D))。
(3)然后,利用网版印刷将含有平均粒径为10μm的铜粒子的填充剂37(拓自达电线公司生产的非导电性填孔铜膏、商品名称:DD膏)填充到通孔36内,使填充剂干燥、固化(参照图2的(A))。通过如下方式进行上述步骤:将在通孔部分设有开口的掩模载置于基板上,并利用印刷法在该基板上进行涂覆而填充通孔,在填充后使填充剂干燥、硬化。
接下来,进行采用了#600的带式研磨纸(三共理化学生产)的带式砂光(belt sander)研磨,将自通孔36渗出的填充剂37去除,然后再进行用于将由该带式砂光研磨产生的缺陷去掉的抛光研磨,使基板30的表面平坦化(参照图2的(B))。这样,获得通孔36的侧壁导体层36b和树脂填充剂37借助粗糙层36α牢固地密合的基板30。
(4)对在上述(3)中平坦化了的基板30的表面上施加钯催化剂(安美特公司生产),实施非电解镀铜,从而形成厚度为0.6μm的非电解镀铜膜23(参照图2的(C))。
(5)然后,以下述条件实施电解镀铜,形成厚度为15μm的电解镀铜膜24,加厚作为导体电路34的部分,以及形成作为将填充在通孔36中的填充剂37覆盖起来的盖电镀层(通孔连接盘)部分(参照图2的(D))。
电镀水溶液
硫酸                180g/l
硫酸铜              80g/l
添加剂(安美特日本公司生产、商品名称:カパラシドGL)                     1ml/l
电镀条件
电流密度            1A/dm2
时间                70分钟
温度                室温
(6)在形成有作为导体电路的部分和作为盖电镀层的部分的基板30的两面上铺设市面上出售的感光性干膜,载置掩模,以100mJ/cm2的条件进行曝光,用0.8%的碳酸钠进行显影处理,形成厚度为15μm的蚀刻抗蚀剂层25(参照图2的(E))。能够通过调整掩模的图案而改变盖电镀层的形状。
(7)然后,利用以氯化铜为主要成分的蚀刻液将未形成有蚀刻抗蚀剂层25的部分的电镀膜23、24和铜箔32溶解去除,再用5%的KOH将蚀刻抗蚀剂层25剥离去除,从而形成独立的导体电路34和覆盖填充剂37的盖电镀层36a(参照图3的(A))。
(8)接下来,对导体电路34和覆盖填充剂37的盖电镀层36a的表面进行粗糙处理,形成粗糙面34β(参照图3的(B))。可以通过进行使用碱的黑化处理、使用适当的蚀刻液的蚀刻等来进行该种粗糙处理。作为蚀刻液,可以使用微蚀剂“CZ系列”(MEC株式会社生产)等。
(9)在基板的两面上,将比基板稍大的层间树脂绝缘层用树脂膜(味之素公司生产、商品名称:ABF-45SH)50γ载置在基板上,在以压力0.45MPa、温度80℃、压接时间10秒的条件进行临时压接而剪断该膜后,再利用真空层压装置以下述方法进行粘贴,从而在基板的两面上形成层间树脂绝缘层50(参照图3的(C))。即,以真空度67Pa、压力0.47MPa、温度85℃、压接时间60秒的条件将层间树脂绝缘层用树脂膜正式压接于基板上,然后以170℃的温度进行40分钟的热固化。
(10)接下来,利用波长为10.4μm的CO2气体激光机,以光束直径为4.0mm、空头模式(top hat mode)、脉冲宽度为3~30μ秒、掩模的通孔直径为1.0~5.0mm、1~3次(shot)的条件,在层间树脂绝缘层50上形成通路孔用的开口51(参照图3的(D))。
(11)将形成有通路孔用开口51的基板在60g/l的含有高锰酸的80℃溶液中浸渍10分钟,将存在于层间树脂绝缘层50的表面上的粒子去除,从而在包括通路孔用开口51的内壁在内的层间树脂绝缘层50的表面上形成粗糙面(未图示)。
(12)接下来,将结束了上述处理的基板浸渍在中和溶液(希普列公司生产)中而后进行水洗。进一步在进行了粗糙面处理的该基板的表面上施加钯催化剂,从而使催化核附着在层间树脂绝缘层的表面和通路孔用开口的内壁面上。即,将上述基板浸渍在含有氯化钯(PdCl2)和氯化锡(SnCl2)的催化溶液中,使钯金属析出,从而施加催化剂。
(13)接下来,将施加了催化的基板浸渍在上村工业公司生产的非电解镀铜水溶液(through-cupperPEA)中,在整个粗糙面上形成厚度为0.3~3.0μm的非电解镀铜膜,获得在包括通路孔用开口51的内壁在内的层间树脂绝缘层50的表面上形成有非电解镀铜膜52的基板(参照图4的(A))。
非电解镀条件
以34℃的液体温度进行45分钟
(14)在形成有非电解镀铜膜52的基板上铺设市面上出售的感光性干膜,载置掩模,以110mJ/cm2的条件进行曝光,在0.8%的碳酸钠水溶液中进行显影处理,从而设置厚度为25μm的抗镀层54(参照图4的(B))。
(15)接下来,用50℃的水冲洗基板而使基板脱脂,在用25℃的水对基板进行了水洗后,再用硫酸冲洗基板,之后以下述条件实施电镀,在未形成有抗镀层54的部分上形成厚度为15μm的电解镀铜膜56(参照图4的(C))。
电镀液
硫酸            2.24mol/l
硫酸铜          0.26mol/l
添加剂          19.5ml/l
(安美特日本公司生产、カパラシドGL)
电镀条件
电流密度        1A/dm2
时间            70分钟
温度            22±2℃
(16)在用5%的KOH将抗镀层54剥离去除后,进一步利用硫酸和过氧化氢的混合液对该抗镀层下的非电解镀膜进行蚀刻处理而将该非电解镀膜溶解去除,形成独立的导体电路58和通路孔60(参照图5的(A))。
(17)接下来,进行与上述(4)相同的处理,在导体电路58和通路孔60的表面上形成粗糙面(未图示)。下层的导体电路58的厚度为15μm。但是,下层的导体电路的厚度也可以在5~25μm的范围内。
(18)与上述(9)同样地,在层间树脂绝缘层50之上,将层间树脂绝缘层用树脂膜(味之素公司生产、商品名称:ABF-45SH)载置并粘贴在基板上,从而形成层间树脂绝缘层150(参照图5的(B))。
(19)与上述(10)同样地利用CO2气体激光器在层间树脂绝缘层150上形成通路孔用开口151(参照图5的(C))。
(20)接下来,用0.755J/cm2的准分子激光器照射19次,在层间树脂绝缘层150内形成导体电路形成用的第一凹部153b和由第二凹部153a和凸部150a构成的用于形成平面状导体的图案(参照图6的(A))。图11的(A)放大表示图6的(A)中的用椭圆圈画的平面状导体形成用的图案(第二凹部153a和凸部150a),图10的(A)表示图6的(A)的层间树脂绝缘层150的俯视图。在平面状导体形成用的第二凹部153a内形成有凸部150a。凸部150a如图11的(A)所示朝向上表面(第一面)去形成为锥状。另外,凸部150a的上表面与层间树脂绝缘层150的第一面大致位于同一平面上。此外,该凸部150a如图10的(A)所示呈交错状地配置。
该利用准分子激光器进行的加工如图12所示,使准分子激光器经由描画有图案的掩模22在投影透镜20处聚光而向基板30照射。这里,通过固定投影透镜20,使掩模22和基板30进行相对移动,形成导体电路形成用的凹部153b和平面状导体形成用的图案(凹部153a)。然后,与上述(11)同样地将存在于层间树脂绝缘层150的表面上的粒子去除,从而在包括通路孔用开口151、第一凹部153b和第二凹部153a的内壁在内的层间树脂绝缘层150的表面上形成粗糙面(未图示)。另外,也可以省略进行该粗糙处理。
(21)与上述(12)、(13)的工序同样地在层间树脂绝缘层150的表面上形成厚度为0.3~3.0μm的非电解镀铜膜152,然后进一步与上述(15)的工序同样地形成厚度为15μm的电解镀铜膜156(参照图6的(B))。此时,由于凸部150a的上表面与层间树脂绝缘层150的第一面大致位于同一平面上,因此能够在平面状导体形成用的图案(凹部153a)内均匀地填充电解镀铜,从而能够使该电解镀铜的表面大致平坦。
(22)接下来,对电解镀铜膜156进行抛光研磨至层间树脂绝缘层150的上表面(第一面)露出(参照图6的(C))。图11的(B)放大表示图6的(C)中的用椭圆圈画的平面状导体159,图10的(B)放大表示图6的(C)的层间树脂绝缘层150的俯视图。这里,进行了抛光研磨,但也可以代替该抛光研磨地,进行化学机械抛光(chemical mechanical polishing),或者也可以利用弱蚀刻去除电解镀铜膜156的表层。
(23)接下来,在多层布线基板的两面以20μm的厚度涂覆市面上出售的阻焊剂组合物70,当在70℃进行20分钟、70℃进行30分钟的条件下进行了干燥处理后,使描画有阻焊剂开口部的图案的厚度为5mm的光掩模与阻焊层70密合且利用1000mJ/cm2的紫外线进行曝光,利用DMTG(1,2-O-双十八烷基-3-O-β-D-麦芽三糖基-甘油醇)溶液进行显影处理,形成直径为200μm的开口71(参照图7的(A))。并且,进一步在80℃进行1小时、100℃进行1小时、120℃进行1小时、150℃进行3小时的条件下分别进行加热处理而使阻焊层硬化,形成具有开口、厚度为15~25μm的阻焊剂图案层。
(24)接下来,将形成有阻焊层70的基板浸渍在含有氯化镍(2.3×10-1mol/l)、次磷酸钠(2.8×10-1mol/l)和柠檬酸钠(1.6×10-1mol/l)的PH=4.5的非电镀镍液中20分钟,在开口部71形成厚度为5μm的镀镍层72。此外,将该基板在含有金氰化钾(7.6×10-3mol/l)、氯化铵(1.9×10-1mol/l)、柠檬酸钠(1.2×10-1mol/l)和次磷酸钠(1.7×10-1mol/l)的非电解镀金溶液中以80℃的条件浸渍7.5分钟,在镀镍层72上形成厚度为0.03μm的镀金层74(参照图7的(B))。除了镍-金层以外,也可以形成单层的锡、贵金属层(金、银、钯、铂等)。
(25)然后,在载置基板的IC芯片的一面的阻焊层70的开口71处印刷含有锡-铅的焊锡膏,在进一步在另一面的阻焊层的开口处印刷了含有锡-锑的焊锡膏之后,以200℃的温度进行回流焊,从而形成焊锡凸块(焊锡体),制成具有焊锡凸块78U、78D的多层印刷线路板(参照图8)。也可以在焊锡焊盘上搭载焊锡球之后以规定温度进行回流焊,从而形成焊锡凸块78U、78D。另外,该焊锡球的组成没有特别限定,例如也可以使用由锡-银-铜构成的焊锡球。
接下来,借助焊锡凸块78U安装IC芯片90。然后,借助焊锡凸块78D向子板94安装线路板(参照图9)。
在第一实施例的多层印刷线路板的制造方法中,由于在层间树脂绝缘层150内形成由第二凹部153a和凸部150a构成的用于形成平面状导体的图案,因此在将电解镀铜填充到平面状导体形成用的图案内时,电解镀铜不仅能从图11的(A)所示的第二凹部153a的侧壁153s和底面153c析出,还能从凸部150a的侧面150s析出。因此,如图29的(B)的照片中所示,能够平坦地形成被填充在第二凹部153a内的铜镀层的表面。在该状态下,通过对铜镀层进行研磨或蚀刻,能够使形成在第二凹部153a中的平面状导体的表面平坦化。
在第一实施例的多层印刷线路板的制造方法中,由于将凸部150a形成为锥状,因此在电镀时,不易在图11的(A)中所示的凸部150a的侧壁150s与形成第二凹部153a的底面153c的角部C处残留空隙(void)。因此,能够平坦地形成被填充在第二凹部153a内的铜镀层的表面。
在第一实施例的多层印刷线路板的制造方法中,凸部150a呈交错状配置,且如图13的(A)所示,凸部150a彼此间的距离d是均匀的。由此,自凸部150a的侧壁析出的铜的析出量是相等的,能够平坦地形成平面状导体。
在第一实施例的多层印刷线路板的制造方法中,利用激光形成导体电路形成用的凹部153b和平面状导体形成用凹部153a。由于能够利用激光形成微细的凹部,因此能够形成微间距的导体电路158U。
在第一实施例的多层印刷线路板中,由于在层间树脂绝缘层150内形成有由第二凹部153a和凸部150a构成的平面状导体形成用的图案,因此在将铜镀层填充到平面状导体形成用的图案内时,铜镀层不仅能从该图案的侧壁析出,还能从凸部150a的侧壁析出。因此,能够平坦地形成平面状导体。由此,能够实现在平面状导体之上和第二树脂绝缘材料之上形成的其他树脂绝缘材料的平坦化。在该情况下,当在其他树脂绝缘材料之上形成导体电路时,能够有效地确保上层的导体电路与下层的导体电路之间的绝缘性(层间绝缘性)。在将阻焊层形成在平面状导体上和第二树脂绝缘材料上的情况下,能够使该阻焊层的表面平坦化。由此,例如在将焊锡球搭载在焊锡焊盘上时所用的球排列用掩模的表面也能平坦化,因此焊锡球易于在球排列用掩模上移动。结果,亦能提高焊锡球的搭载效率,能够以较高的准确率在焊锡焊盘上搭载每个球。此外,也能使自阻焊层的表面突出的焊锡凸块的高度均匀化,也能提高IC芯片的安装性。而且,由于不会在平面状导体的表面上形成过量的凹陷,因此能够照设计值控制包括平面状导体在内的金属部分的体积。结果,能够有效地抑制在热循环中由IC芯片的发热等引发的多层印刷线路板的翘曲。
第一实施例的第一变形例
接下来,参照图13的(B)说明第一实施例的第一变形例的多层印刷线路板的制造方法。
在上述的第一实施例中,凸部150a呈交错状地配置。相对于此,在第一实施例的第一变形例中,凸部150a呈矩阵状地配置。该第一实施例的第一变形例具有易于形成凸部150a的优点。
第一实施例的第二变形例
接下来,参照图14和图15说明第一实施例的第二变形例的多层印刷线路板的制造方法。
在上述的第一实施例中,在平面状导体形成用的凹部153a内形成有交错状的凸部150a。相对于此,在第一实施例的第二变形例中,形成壁状的凸部150b作为平面状导体形成用的图案。
参照图1~图5与上述的第一实施例的方法同样地形成层间树脂绝缘层150。并且,使准分子激光器进行照射,在层间树脂绝缘层150上形成导体电路形成用的凹部153b和平面状导体形成用的图案(凹部153a和凸部150b)(参照图14的(A))。图15的(A)表示图14的(A)的层间树脂绝缘层150的俯视图。图14的(A)相当于图15的(A)的a-a剖视图。
与第一实施例同样地在层间树脂绝缘层150上形成非电解镀铜膜152和电解镀铜膜156(参照图14的(B))。
然后,与第一实施例同样地对电解镀铜膜156进行抛光研磨至层间树脂绝缘层150的上表面露出(参照图14的(C))。图15的(B)表示图14的(C)的层间树脂绝缘层150的俯视图。图14的(C)相当于图15的(B)的c-c剖视图。
在第一实施例的第二变形例的多层印刷线路板的制造方法中,在层间树脂绝缘层150内设置由第二凹部153a和凸部150a构成的平面状导体形成用的图案,因此在将铜镀层填充到第二凹部153a中时,铜镀层不仅能从该凹部153a的侧壁析出,还能从凸部150b的侧壁析出。因此,能够易于平坦地形成平面状导体159。
第一实施例的第3变形例
参照图16的(A)说明第一实施例的第3变形例的多层印刷线路板的制造方法。
在第一实施例中,形成为使凸部150a的上表面自平面状导体159的表面露出的结构。相对于此,在第一实施例的第3变形例中,不使凸部150a的顶部自平面状导体159的表面露出地,以比平面状导体形成用的第二凹部153a的深度H1小的方式形成凸部150a的高度H2。在第一实施例的第3变形例中,与第一实施例相比,能够减小平面状导体形成用的图案中的凸部150a的体积。结果,能够增大平面状导体159的体积,从电源强化等电气特性的观点出发,优选该变形例。
第一实施例的第4变形例
参照图16的(B)说明第一实施例的第4变形例的多层印刷线路板的制造方法。
在第一实施例的第3变形例中,形成有圆柱状的凸部150a。相对于此,在第一实施例的第4变形例中,形成有圆锥状的凸部150c。
第一实施例的第5变形例
参照图17说明第一实施例的第5变形例的多层印刷线路板的制造方法。
在第一实施例中,将形成有焊锡凸块78D的导体电路158D形成在利用激光设置的凹部内。在第5变形例中,也可以利用加成法形成该导体电路158D。在该情况下,如图17所示,导体电路158D形成在层间绝缘层150的表面之上。
第二实施例
接下来,参照图18说明本发明的第二实施例的多层印刷线路板的制造方法。
在第一实施例中,利用激光在层间绝缘层中形成了导体电路形成用凹部和平面状导体形成用的凹部。相对于此,在第二实施例中,利用曝光、显影处理来形成导体电路形成用凹部和平面状导体形成用凹部。
参照图1~图5的(B)与上述的第一实施例同样地形成层间树脂绝缘层150。该层间树脂绝缘层150由感光性树脂构成(参照图18的(A))。在将形成有导体电路和平面状导体的图案的掩模载置在层间树脂绝缘层150上而曝光后,进行显影处理,一并形成导体电路形成用凹部153b、平面状导体形成用凹部153a和通路孔形成用的开口151(参照图18的(B))。之后的工序与第一实施例相同,因此省略说明。
第3实施例
接下来,参照图19说明本发明的第3实施例的多层印刷线路板的制造方法。
在第一实施例中,利用激光在层间绝缘层内形成了导体电路形成用凹部和平面状导体形成用凹部。相对于此,在第3实施例中,使用成形模形成导体电路形成用凹部和平面状导体形成用凹部(压印法)。
参照图1~图5的(B)与上述的第一实施例同样地形成层间树脂绝缘层150。并且,将成形有用于形成导体电路、平面状导体和通路孔的图案的成形模210定位于规定位置(参照图19的(A))。将成形模210压接于层间树脂绝缘层150(参照图19的(B))。然后,拔出成形模210,从而在层间树脂绝缘层150内成形导体电路形成用凹部153b、平面状导体形成用凹部153a和通路孔形成用的开口151(参照图19的(C))。之后的工序与第一实施例相同,因此省略说明。
第4实施例
接下来,参照图20~图23说明本发明的第4实施例的多层印刷线路板和多层印刷线路板的制造方法。
在第一实施例中,在芯基板上积层层叠了层间树脂绝缘层。相对于此,在第4实施例中,形成的是没有芯基板的、所谓的无芯的积层多层印刷线路板。
图23表示第4实施例的多层印刷线路板的剖视图。多层印刷线路板10包括:下层层间树脂绝缘层50,其形成有通路孔60和导体电路58;上层层间树脂绝缘层150,其形成有通路孔160、平面状导体159和导体电路158。与第一实施例同样地在平面状导体159中配置有凸部150a,该凸部150a由构成层间树脂绝缘层150的树脂构成。在上层层间树脂绝缘层150的上层形成有阻焊层70,在自阻焊层70的开口部71露出的导体电路158U上形成有凸块78U。在下层层间树脂绝缘层50的下层形成有阻焊层70,在自该阻焊层70的开口部71露出的导体电路34之上形成有凸块78D。
接下来,参照图20~图23对参照图23进行了上述说明的多层印刷线路板10的制造方法进行说明。
(1)在由玻璃环氧树脂或BT(双马来酰亚胺-三嗪树脂)树脂构成的支承基板30的上表面形成导体电路34(参照图20的(A))。
(2)与第一实施例的上述(9)的工序同样地在芯基板30的上表面形成层间树脂绝缘层50(参照图20的(B))。
(3)与第一实施例的(10)~(16)的工序同样地在层间树脂绝缘层50之上形成导体电路58和通路孔60(参照图20的(C))。
(4)然后,进行与上述(2)相同的处理,在下层层间树脂绝缘层50之上形成上层层间树脂绝缘层150(参照图20的(D))。
(5)与第一实施例的的(10)的工序同样地利用CO2气体激光器在层间树脂绝缘层150中形成通路孔用开口151,进一步与第一实施例(20)的工序同样地利用准分子激光器在层间树脂绝缘层150之上形成导体电路形成用的凹部153B和平面状导体形成用的图案(凹部153a和凸部150a)(参照图21的(A))。
(6)与第一实施例的(21)的工序同样地形成非电解镀铜膜152,进一步与第一实施例的(15)的工序同样地形成电解镀铜膜156,与上述(22)的工序同样地对电解镀铜膜156进行抛光研磨至层间树脂绝缘层150的上表面(第一面)露出(参照图21的(B))。
(7)然后,自导体电路34和层间树脂绝缘层50剥离支承基板30(参照图21的(C))。
(8)接下来,在多层布线基板的两面上形成具有开口71的阻焊层70(参照图22的(A))。
(9)将形成有阻焊层70的基板浸渍在非电解镀镍溶液中,在开口部71处形成镀镍层72。进一步将该基板浸渍在非电解镀金溶液中,在镀镍层72上形成镀金层74(参照图22的(B))。
(10)然后,在上表面的阻焊层70的开口71处印刷含有锡-铅的焊锡膏,且在下表面的阻焊层的开口处印刷含有锡-锑的焊锡膏,之后进行回流焊,从而制成具有焊锡凸块78U、78D的多层印刷线路板(参照图23)。
接下来,对关于图13的(A)所示的凸部的直径f和凸部间的间隔d、与在平面状导体用的第二凹部中填充了规定厚度的铜镀层时所形成的铜镀层表面的凹陷的深度的关系进行试验后得到的结果进行说明。另外,这里形成的是深度约为7μm的第二凹部。
图24的(A)是将凸部(Post)的直径f(10、20、30、50μm)取作横轴、将凸部间的间隔(Space)d(10、20、30、50μm)取作纵轴而得到的示意图。图24的(B)是试验结果的图表。纵轴侧表示凸部间的间隔(Space)和凸部的直径(Post),横轴侧表示在填充了厚度为10μm、15μm、20μm的铜镀层时的凹陷的平均值(Mean)和标准偏差(Stdev.)的测量值。
图25是将填充在第二凹部中的铜镀层的厚度设定为10μm时的照片,图26是将该铜镀层的厚度设定为15μm时的照片,图27是将该铜镀层的厚度设定为20μm时的照片。
在填充在第二凹部中的铜镀层的厚度为10μm的图25中,图25的(A)是将凸部间的间隔d设定为10μm、将凸部的直径f设定为10μm的情况下的照片,图25的(B)是将凸部间的间隔d设定为20μm、将凸部的直径f设定为20μm的情况下的照片,图25的(C)是将凸部间的间隔d设定为30μm、将凸部的直径f设定为30μm的情况下的照片,图25的(D)是将凸部间的间隔d设定为50μm、将凸部的直径f设定为50μm的情况下的照片。在将铜镀层的厚度设定为10μm时,通过如图25的(A)中所示地将凸部间的间隔d设定为10μm、将凸部的直径f设定为10μm,能够基本平坦地形成铜镀层的表面。
在填充在第二凹部中的铜镀层的厚度为15μm的图26中,图26的(A)是将凸部间的间隔d设定为10μm、将凸部的直径f设定为10μm的情况下的照片,图26的(B)是将凸部间的间隔d设定为20μm、将凸部的直径f设定为20μm的情况下的照片,图26的(C)是将凸部间的间隔d设定为30μm、将凸部的直径f设定为30μm的情况下的照片,图26的(D)是将凸部间的间隔d设定为50μm、将凸部的直径f设定为50μm的情况下的照片。在将铜镀层的厚度设定为15μm时,通过如图26的(A)中所示地将凸部间的间隔d设定为10μm、将凸部的直径f设定为10μm,且如图26的(B)中所示地将凸部间的间隔d设定为20μm、将凸部的直径f设定为20μm,能够基本平坦地形成铜镀层的表面。
在填充在第二凹部中的铜镀层的厚度为20μm的图27中,图27的(A)是将凸部间的间隔d设定为10μm、将凸部的直径f设定为10μm的情况下的照片,图27的(B)是将凸部间的间隔d设定为20μm、将凸部的直径f设定为20μm的情况下的照片,图27的(C)是将凸部间的间隔d设定为30μm、将凸部的直径f设定为30μm的情况下的照片,图27的(D)是将凸部间的间隔d设定为50μm、将凸部的直径f设定为50μm的情况下的照片。在将铜镀层的厚度设定为20μm时,通过如图27的(A)中所示地将凸部间的间隔d设定为10μm、将凸部的直径f设定为10μm,且如图27的(B)中所示地将凸部间的间隔d设定为20μm、将凸部的直径f设定为20μm,且如图27的(C)中所示地将凸部间的间隔d设定为30μm、将凸部的直径f设定为30μm,能够基本平坦地形成铜镀层的表面。
附图标记说明
30、基板
36、通孔
50、层间树脂绝缘层
58、导体电路
60、通路孔
70、阻焊层
150、层间树脂绝缘层
150a、凸部
151、开口
153a、平面状导体形成用的凹部
153b、导体电路形成用的凹部
158U、158D、导体电路
160、通路孔

Claims (16)

1.一种多层印刷线路板的制造方法,
该方法包括下述步骤:
在第一树脂绝缘材料之上或在第一树脂绝缘材料内形成第一导体电路;
在上述第一树脂绝缘材料和上述第一导体电路之上形成第二树脂绝缘材料;
在上述第二树脂绝缘材料的第一面侧形成第二导体电路用的第一凹部;
在上述第二树脂绝缘材料的第一面侧形成由第二凹部和凸部构成的平面状导体用的图案;
在上述第一凹部和上述第二凹部中填充导电材料,从而形成第二导体电路和平面状导体,
其中,同时形成上述第二凹部和上述凸部。
2.根据权利要求1所述的多层印刷线路板的制造方法,其中,
上述凸部具有朝着上述第二树脂绝缘材料的第一面逐渐变细的锥形侧面。
3.根据权利要求1所述的多层印刷线路板的制造方法,其中,
上述凸部的上表面和上述第二树脂绝缘材料的第一面大致位于同一平面上。
4.根据权利要求1所述的多层印刷线路板的制造方法,其中,
上述凸部呈交错状或格子状配置。
5.根据权利要求1所述的多层印刷线路板的制造方法,其中,
利用激光形成上述第一凹部和上述第二凹部。
6.根据权利要求1所述的多层印刷线路板的制造方法,其中,
上述第二凹部的开口面积大于上述第一凹部的开口面积。
7.根据权利要求1所述的多层印刷线路板的制造方法,其中,
上述导电材料是镀层。
8.根据权利要求1所述的多层印刷线路板的制造方法,其中,
在形成了贯穿上述第二树脂绝缘材料的开口部后,在该开口部中形成通路导体,该通路导体用于将上述第一导体电路和上述第二导体电路电连接。
9.根据权利要求1所述的多层印刷线路板的制造方法,其中,
在将上述导电材料填充到上述第一凹部和上述第二凹部中后,去除导电材料从而使上述第二树脂绝缘材料的第一面露出。
10.根据权利要求9所述的多层印刷线路板的制造方法,其中,
利用蚀刻将上述导电材料去除。
11.根据权利要求9所述的多层印刷线路板的制造方法,其中,
利用研磨将上述导电材料去除。
12.一种多层印刷线路板,
其包括:
第一树脂绝缘材料;
第一导体电路,其形成在该第一树脂绝缘材料之上或形成在第一树脂绝缘材料内;
第二树脂绝缘材料,其形成在上述第一树脂绝缘材料和上述第一导体电路之上,在该第二树脂绝缘材料的第一面侧具有第二导体电路用的第一凹部和平面状导体用的图案;
第二导体电路,其形成在上述第一凹部内;
平面状导体,其形成在上述图案内,
上述图案由第二凹部和凸部形成;
上述平面状导体的表面与上述第二树脂绝缘材料的第一面大致位于同一平面上。
13.根据权利要求12所述的多层印刷线路板,其特征在于,
上述凸部具有朝着上述第二树脂绝缘材料的第一面逐渐变细的锥形侧面。
14.根据权利要求12所述的多层印刷线路板,其特征在于,
上述凸部与上述第二树脂绝缘材料一体地形成。
15.根据权利要求12所述的多层印刷线路板,其特征在于,
上述凸部呈交错状或格子状配置。
16.根据权利要求12所述的多层印刷线路板,其特征在于,
在第二树脂绝缘材料之上、上述第二导体电路之上和上述平面状导体之上形成有阻焊层,在上述阻焊层的内部形成有使上述第二导体电路的一部分露出的开口,在自上述开口露出的上述第二导体电路之上形成有焊锡凸块。
CN2009801487445A 2008-12-05 2009-07-13 多层印刷线路板和多层印刷线路板的制造方法 Active CN102239753B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US19355608P 2008-12-05 2008-12-05
US61/193,556 2008-12-05
PCT/JP2009/062683 WO2010064467A1 (ja) 2008-12-05 2009-07-13 多層プリント配線板、及び、多層プリント配線板の製造方法

Publications (2)

Publication Number Publication Date
CN102239753A CN102239753A (zh) 2011-11-09
CN102239753B true CN102239753B (zh) 2013-11-06

Family

ID=42229815

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009801487445A Active CN102239753B (zh) 2008-12-05 2009-07-13 多层印刷线路板和多层印刷线路板的制造方法

Country Status (4)

Country Link
US (2) US8156647B2 (zh)
JP (1) JPWO2010064467A1 (zh)
CN (1) CN102239753B (zh)
WO (1) WO2010064467A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5891585B2 (ja) * 2011-01-24 2016-03-23 株式会社ソシオネクスト 半導体装置及び配線基板
US20130168132A1 (en) * 2011-12-29 2013-07-04 Sumsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
JP5942951B2 (ja) * 2012-09-25 2016-06-29 株式会社デンソー 電子装置
US9368439B2 (en) * 2012-11-05 2016-06-14 Nvidia Corporation Substrate build up layer to achieve both finer design rule and better package coplanarity
JP6385075B2 (ja) * 2013-04-15 2018-09-05 キヤノン株式会社 プリント配線板、プリント回路板及び電子機器
KR102059402B1 (ko) * 2013-04-15 2019-12-26 삼성전자주식회사 전자소자 패키지 및 이에 사용되는 패키지 기판
KR20150064445A (ko) * 2013-12-03 2015-06-11 삼성전기주식회사 반도체 패키지용 코어리스 기판 및 그 제조 방법, 이를 이용한 반도체 패키지 제조 방법
KR102107037B1 (ko) * 2014-02-21 2020-05-07 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US9552995B2 (en) * 2014-11-26 2017-01-24 Intel Corporation Electrical interconnect for an electronic package
JP2016115823A (ja) * 2014-12-16 2016-06-23 イビデン株式会社 プリント配線板
US10455708B2 (en) 2015-06-29 2019-10-22 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method for manufacturing the same
US9832866B2 (en) * 2015-06-29 2017-11-28 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method of manufacturing the same
JP6779087B2 (ja) * 2016-10-05 2020-11-04 株式会社ディスコ 配線基板の製造方法
CN108135090A (zh) * 2016-12-01 2018-06-08 无锡深南电路有限公司 一种嵌入铜线的线路板产品制作工艺
CN107318228B (zh) * 2017-08-29 2019-09-06 郑州云海信息技术有限公司 一种印制电路板的制造方法及其制造装置
CN113709994B (zh) * 2021-11-01 2022-01-25 四川英创力电子科技股份有限公司 一种在电路板阻焊表面上成型导电层的生产设备及方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1887846A1 (en) * 2005-06-30 2008-02-13 Ibiden Co., Ltd. Printed wiring board

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW256013B (en) * 1994-03-18 1995-09-01 Hitachi Seisakusyo Kk Installation board
KR100194130B1 (ko) * 1994-03-30 1999-06-15 니시무로 타이죠 반도체 패키지
JPH08288603A (ja) * 1995-04-11 1996-11-01 Dainippon Printing Co Ltd プリント配線板とその製造方法および転写用原版
JPH098465A (ja) * 1995-06-16 1997-01-10 Ibiden Co Ltd 多層プリント配線板
DE69637558D1 (de) * 1996-12-13 2008-07-17 Ibiden Co Ltd Mehrlagen gedruckte Schaltungsplatte
JP3889856B2 (ja) * 1997-06-30 2007-03-07 松下電器産業株式会社 突起電極付きプリント配線基板の製造方法
JP3629375B2 (ja) * 1998-11-27 2005-03-16 新光電気工業株式会社 多層回路基板の製造方法
JP3790063B2 (ja) * 1999-03-08 2006-06-28 新光電気工業株式会社 多層配線基板及びその製造方法並びに半導体装置
KR101084525B1 (ko) * 1999-09-02 2011-11-18 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
US6343819B1 (en) * 2000-02-24 2002-02-05 Steven Shiozaki Security tag
JP2003051650A (ja) * 2001-08-06 2003-02-21 Ibiden Co Ltd プリント配線板、多層プリント配線板およびその製造方法
JP2005340432A (ja) * 2004-05-26 2005-12-08 Shinko Electric Ind Co Ltd 配線基板の製造方法
US7823762B2 (en) 2006-09-28 2010-11-02 Ibiden Co., Ltd. Manufacturing method and manufacturing apparatus of printed wiring board
JP5144222B2 (ja) * 2007-11-14 2013-02-13 新光電気工業株式会社 配線基板及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1887846A1 (en) * 2005-06-30 2008-02-13 Ibiden Co., Ltd. Printed wiring board

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JP特开2000-165049A 2000.06.16
JP特开2000-261141A 2000.09.22
JP特开平8-288603A 1996.11.01

Also Published As

Publication number Publication date
CN102239753A (zh) 2011-11-09
US20120073868A1 (en) 2012-03-29
US8156647B2 (en) 2012-04-17
US20100139968A1 (en) 2010-06-10
US8853552B2 (en) 2014-10-07
WO2010064467A1 (ja) 2010-06-10
JPWO2010064467A1 (ja) 2012-05-10

Similar Documents

Publication Publication Date Title
CN102239753B (zh) 多层印刷线路板和多层印刷线路板的制造方法
CN101112141B (zh) 多层印刷线路板
CN102124826B (zh) 印刷电路板的制造方法及印刷电路板
CN101180727B (zh) 印刷线路板及其制造方法
US8367943B2 (en) Multilayered printed wiring board
CN1771771B (zh) 多层印刷电路板
US20090095514A1 (en) Wiring board, semiconductor apparatus and method of manufacturing them
KR101609016B1 (ko) 반도체 소자용 기판의 제조 방법 및 반도체 장치
US8592691B2 (en) Printed wiring board
JP2011129903A (ja) プリント配線板及びプリント配線板の製造方法
CN101107892B (zh) 多层印刷线路板
JP2010206169A (ja) プリント配線板の製造方法
JP2010206170A (ja) プリント配線板
WO2014024754A1 (ja) 半導体パッケージ用回路基板及びその製造方法
JP5432800B2 (ja) 配線基板の製造方法
JP2004119770A (ja) フィルドビアの形成方法及び多層配線基板の製造方法
JP2005294643A (ja) 両面配線テープキャリアの製造方法及びその方法で製造されたテープキャリア
KR100473337B1 (ko) 반도체패키지용 섭스트레이트의 도전성 비아 형성 방법
JP2005011918A (ja) 配線基板及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant