DE10354744A1 - Verfahren zum Bilden eines Metallspiegels eines Halbleiterbauelements - Google Patents

Verfahren zum Bilden eines Metallspiegels eines Halbleiterbauelements Download PDF

Info

Publication number
DE10354744A1
DE10354744A1 DE10354744A DE10354744A DE10354744A1 DE 10354744 A1 DE10354744 A1 DE 10354744A1 DE 10354744 A DE10354744 A DE 10354744A DE 10354744 A DE10354744 A DE 10354744A DE 10354744 A1 DE10354744 A1 DE 10354744A1
Authority
DE
Germany
Prior art keywords
layer
insulation layer
forming
interlayer insulation
mirror
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10354744A
Other languages
English (en)
Inventor
Kyeong Keun Cho
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MagnaChip Semiconductor Ltd
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of DE10354744A1 publication Critical patent/DE10354744A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

Die vorliegende Erfindung liefert ein Verfahren zum Bilden eines Metallspiegels eines Halbleiterbauelements, mit den Schritten: Bilden eines Mittelpfropfens auf einem Halbleitersubstrat; Bilden einer Zwischenschichtisolationsschicht auf dem Halbleitersubstrat, auf welchem der Mittelpfropfen gebildet ist; Bilden eines Grabens durch Mustern der Zwischenschichtisolationsschicht, um einen oberen mit dem Mittelpfropfen zu verbindenden Spiegel zu bilden; Abscheiden einer Spacer-Isolationsschicht, welche weiter unempfindlich gegenüber einem mechanischen Stress ist als die Zwischenschichtisolationsschicht, auf dem Halbleitersubstrat, auf welchem der Graben ausgebildet ist; Bilden eines Spacers auf einer Seitenwand des Grabens durch Ausführen von anisotropem trockenem Ätzen der Spacerisolationsschicht und Bilden eines Metallspiegels durch Vergraben des Grabens mit einem leitenden Material.

Description

  • Hintergrund
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen eines Halbleiterbauelements und insbesondere auf ein Verfahren zum Bilden eines Metallspiegels (englisch: metal line) eines Halbleiterbauelements, wobei ein Spacer an einer Seitenwand eines Grabens ausgebildet ist, welcher in einem Zwischenschichtisolationsfilm ausgebildet ist, wodurch die Verletzlichkeit von mechanischen Eigenschaften des Zwischenschichtisolationsfilms kompensiert wird, und wobei das Phänomen unterdrückt wird, dass der Zwischenschichtfilm erodiert wird oder der Metallspiegel gekümpelt wird.
  • In einem Inductor eines Halbleiterbauelements ist ein Metallspiegel dick und ein Intervall zwischen den Metallspiegeln ist dünn, so dass ein Problem besteht, dass ein Zwischenschichtisolationsfilm während eines chemisch-mechanischen Polier – (CMP) prozesses der Metallspiegelformation gebrochen wird. Das Problem ist in dem Fall kritischer, indem ein Oxidfilm verwendet wird, der eine niedrigere dielektrische Konstante als ein Zwischenschichtisolationsfilm aufweist. Im allgemeinen ist er durch mechanischen Stress verletzbar, da der niedrig dielektrische Oxidfilm, der als Zwischenschichtisolationsfilm verwendet wird, porös ist und eine große Anzahl von Kohlenstoff enthält. Insbesondere, da der Spiegel weiterhin dicker ist, wird die Verletzlichkeit der mechanischen Eigenschaften weiter verschlimmert. Leider muss der nieder dielektrische Oxidfilm unbedingt verwendet werden, um einen hohen Qualitätsfaktor (Q-Faktor) zu erhalten. Darüber hinaus bestehen Probleme darin, dass die Zwischenschicht erodiert wird und der Metallspiegel gekümpelt wird.
  • Demnach bestand eine Notwendigkeit zum Lösen der vorstehenden Probleme, wie etwa der Verletzlichkeit der mechanischen Eigenschaften, der Erosion der Oxidschicht, der Kümpelung des Metallspiegels usw., welche im Falle des Verwendens des nieder dielektrischen Film als ein Zwischenschichtisolationsfilm auftreten.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung zielt darauf, ein Verfahren zum Herstellen eines Halbleiterbauelements zur Verfügung zu stellen, und insbesondere ein Verfahren zum Bilden eines Metallspiegels eines Halbleiterbauelements zur Verfügung zu stellen, wobei ein Spacer an einer Seitenwand eines Grabens gebildet wird, welcher in einer Zwischenschichtisolationsschicht gebildet ist, wodurch eine Verletzlichkeit der mechanischen Eigenschaften der Zwischenschichtisolationsschicht kompensiert wird, und wodurch das Phänomen unterdrückt wird, dass der Zwischenschichtfilm erodiert wird und der Metallspiegel gekümpelt wird.
  • Ein Aspekt der vorliegenden Erfindung ist es, ein Verfahren zum Bilden eines Metallspiegels eines Halbleiterbauelements zur Verfügung zu stellen, mit den Schritten: Bilden eines Mittelpfropfens (englisch: via plug) auf einem Halbleitersubstrat; Bilden einer Zwischenschichtisolationsschicht auf dem Halbleitersubstrat, auf welchem der Mittelpfropfen ausgebildet ist; Bilden eines Grabens durch Mustern der Zwischenschichtisolationsschicht, um einen oberen Spiegel zu bilden, der mit dem Mittelpfropfen zu verbinden ist; Abscheiden einer Spacerisolationsschicht, die gegenüber mechanischen Stress verletzlicher ist, als die Zwischenschichtisolationsschicht auf dem Halbleitersubstrat, auf welchem der Graben ausgebildet ist; Bilden eines Spacers auf einer Seitenwand des Grabens durch Ausführen eines anisotropen trockenen Ätzens der Spacerisolationsschicht; und Bilden eines Metallspiegels durch Vergraben des Grabens mit einem leitenden Material.
  • In dem vorerwähnten Verfahren zum Bilden eines Metallspiegels eines Halbleiterbauelements wird gemäß einer anderen Ausführungsform der vorliegenden Erfindung die Spacerisolationsschicht gebildet durch Verwendung eines Si3N4 Films oder eines SiC Film, welcher eine mechanische Stärke aufweist, die stärker ist, als die des Zwischenschichtisolationsfilms, und er kann als ein Metalldif fusionsbarrierenfilm verwendet werden. Darüber hinaus wird der Spacerisolationsfilm vorzugsweise durch Verwendung eines plasmaverstärkten chemischen Dampfabschaltungsprozesses (PE-CVD) bei einer Temperatur in dem Bereich von 200°C bis 450°C unter einem Druck in dem Bereich von 0.01 torr bis 500 torr abgeschieden.
  • In dem vorstehenden Verfahren zum Bilden eines Metallspiegels eines Halbleiterbauelements wird gemäß einer weiteren Ausführungsform der vorliegenden Erfindung die Spacerisolationsschicht abgeschieden, um eine Dicke in dem Bereich von 50Å bis 1500Å aufzuweisen.
  • In dem vorerwähnten Verfahren zum Bilden eines Metallspiegels eines Halbleiterbauelements kann gemäß einer weiteren Ausführungsform der vorliegenden Erfindung das anisotrope trockene Ätzen ein reaktives Ionenätzen sein.
  • In dem vorerwähnten Verfahren zum Bilden eines Metallspiegels eines Halbleiterbauelements ist gemäß einer weiteren Ausführungsform der vorliegenden Erfindung die Zwischenschichtisolationsschicht eine Oxidschicht mit einen niedrigeren dielektrischen Konstante und wird gebildet unter Verwendung eines Spinauf-Glas (SOG)-Films eines fluorindotierten Tetraethylorthosilicat (F-TEOS)-Films, eines kohlenstoffdotierten dielektrischen (COD) Films oder eines porösen nieder dielektrischen Oxidfilms.
  • In dem vorerwähnten Verfahren zum Bilden eines Metallspiegels eines Halbleiterbauelements enthält gemäß einer weiteren Ausführungsform der vorliegenden Erfindung der Schritt des Bildens des Mittelpfropfens die Schritte: Bilden eines unteren Spiegels auf dem Halbeitersubstrat; Bilden einer Zwischenschichtisolationsschicht auf dem Halbleitersubstrat, auf welcher der untere Spiegel gebildet wird; Bilden eines Mittelpfropfens durch Mustern der zweiten Zwischenschichtisolationsschicht, um den unteren Spiegel mit dem oberen Spiegel zu verbinden; und Bilden eines Mittelpfropfens durch Vergraben des Mittelloches mit einem leitenden Metall.
  • In dem vorerwähnten verfahren zum Bilden eines Metallspiegels eines Halbleiterbauelements weist gemäß einer weiteren Ausführungsform der vorliegenden Erfindung der Schritt des Bilden des Metallspiegels die Schritte auf: Abscheiden einer Diffusionsbarrierenschicht entlang einer Stufendifferenz des Halbleitersub strats, auf welchem der Spacer ausgebildet wird; Abscheiden einer Kupferkeimschicht auf der Diffusionsbarrierenschicht; Bilden einer Kupferschicht auf der Kupferkeimschicht durch Verwendung einer Elektroplattiermethode, wodurch ein öffnender Abschnitt vergraben wird; und Bilden des Metallspiegels durch Einebenen der Kupferschicht.
  • 1 bis 6 sind Querschnitte zum Erklären eines Verfahrens zum Bilden eines Metallspiegels eines Halbleiters in Übereinstimmung mit einer bevorzugten Ausführungsform der vorliegenden Erfindung.
  • Detaillierte Beschreibung bevorzugter Ausführungsformen
  • Es werden nun die bevorzugten Ausführungsformen gemäß der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben. Da die bevorzugten Ausführungsformen zum Zwecke des Verständnisses für den Durchschnittsfachmann des technischen Gebiets der vorliegenden Erfindung zur Verfügung gestellt werden, können sie auf verschiedene Art und Weise modifiziert werden, und der Schutzbereich der vorliegenden Erfindung wird nicht beschränkt durch die bevorzugten Ausführungsformen, die im Folgenden beschreiben werden. Die folgenden verwendete Phrase „eine Schicht wird auf der anderen Schicht gebildet", bedeutet, dass die erste Schicht einfach auf der zweiten Schicht gebildet wird, bzw., dass einigen Schichten der ersten und der zweiten Schicht gebildet sein können. Darüber hinaus kann in dem Maßstab der Zeichnungen die Dicke oder Größe der Schichten übertrieben dargestellt sein, um die Erklärung der vorliegenden Erfindung einfach und klar zu machen. In den Zeichnungen bezeichnen die gleichen Bezugszeichen die gleichen Komponenten.
  • 1 bis 6 sind Querschnitte zum Erklären eines Verfahrens zum Bilden eines Metallspiegels eines Halbleiters in Übereinstimmung einer bevorzugten Ausführungsform der vorliegenden Erfindung.
  • Gemäß 1 wird ein Halbleitersubstrat 100, wo ein Halbleiterbauelement (nicht dargestellt), wie etwa ein Transistor gebildet wird, präpariert. Ein unterer Spiegel 102 wird auf dem Halbleitersubstrat 100 gebildet. Der untere Spiegel 102 ist gebildet mit einem leitenden Film, wie etwas Cu-Film, einem Al-Film, einem W-Film und so weiter. Anschließend wird eine erste Zwischenschichtisolationsschicht 104 auf dem unteren Spiegel 102 gebildet. Die erste Zwischenschichtisolationsschicht 104 wird gebildet etwa mit einem Spin-auf-Glas (SOG)-Film einem Tetraethylorthosilicat (TEOS)-Film, einem fluorindotierten Tetraethyorthosilicat (F-TEOS)-Film, einem Phosphorsilicatglas (PSG)-Film, einem Borphosphorsilicatglas (BPSG)-Film und so weiter. Die erste Zwischenschichtisolationsschicht 104 wird gebildet, um eine Dicke von 3.000Å bis 10.000Å aufzuweisen, durch einen Abscheidungsprozess in Übereinstimmung mit einer Designregel.
  • Ein erstes fotoempfindliches Filmmuster (nicht dargestellt) zum Definieren eines Mittellochs, welches den unteren Spiegel 102 öffnet, ist auf der ersten Zwischenschichtisolationsschicht gebildet. Die ersten Zwischenschichtisolationsschicht 104 wird einem Ätzprozess durch Verwendung des ersten fotoempfindlichen Filmmusters als eine Maske ausgesetzt, um das Mittelloch zu bilden. Der Ätzprozess zum Bilden des Mittellochs verwendet ein Gasgemisch von C4F8-Gas oder C5F8-Gas, mit O2-Gas, N2-Gas und Ar-Gas. Insbesondere wird der Ätzprozess ausgeführt durch Zuführen eines Gasgemisches von C4F8-Gas oder C5F8-Gas im Bereich von 3sccm bis 200sccm, von O2-Gas im Bereich von 5sccm bis 500sccm, von N2-Gas im Bereich von 10sccm bis 2.000sccm und von Ar-Gas im Bereich von 100 sccm bis 3.000sccm unter den Bedingungen eines Drucks im Bereich von 10mT bis 400mT, einer Quellenenergie im Bereich von 100W bis 3.000W und einer Grundenergie im Bereich von 500W bis 1.800W.
  • Das Mittelloch wird vergraben mit einem leitendem Material, um einen Mittelpfropfen 106 zu bilden. Der Mittelpfropfen 106 wird gebildet mit einer Cu-Schicht, einer Pt-Schicht, einer Ag-Schicht, einer Al-Schicht oder einer W-Schicht.
  • Gemäß 2 wird eine zweite Zwischenschichtisolationsschicht 108 auf den Mittelpfropfen 106 und der ersten Zwischenschichtisolationsschicht 104 gebildet. Die zweite Zwischenschichtisolationsschicht 108 wird gebildet unter Verwendung eines nieder dielektrischen Oxidfilms. Beispielsweise wird die zweite Zwischenschichtisolationsschicht 108 gebildet durch Verwendung eines Spin-auf-Glas (SOG)-Films, eines fluorindotierten Tetraethylorthosilicats (F-TEOA)-Films, eines kohlenstoffdotierten dielektrischen (COD)-Films oder eines porösen nieder dielektrischen Oxidfilms. Die zweite Zwischenschichtisolationsschicht 108 wird abgeschieden, um eine Dicke im Bereich von 0.5μm bis etwa 10μm aufzuweisen, um einen gewünschten Qualitätsfaktor (Q) zu erfüllen.
  • Anschließend wird ein zweites (nicht dargestelltes) fotoempfindliches Filmmuster zum Definieren eines Grabens 109 auf dem Halbleitersubstrat 100 ausgebildet. Die zweite Zwischenschichtisolationsschicht wird einem Ätzprozess durch Verwendung eines zweiten fotoempfindlichen Filmmusters als eine Maske zum Bilden des Grabens 109 um Exponieren des Mittelpfropfens 106 ausgesetzt. Insbesondere wird Plasma, welches beispielsweise durch Aktivieren von C4F8-Gas, von O2-Gas, N2-Gas oder von Ar-Gas hergestellt wird, zum Ätzen der zweiten Zwischenschichtisolationsschicht 108 verwendet, um den Graben 109 zu bilden. Auf der anderen Seite wird in Übereinstimmung mit dem Ätzselektivverhältnis ein Ätzschutzfilm auf dem unteren Abschnitt der zweiten Zwischenschichtisolationsschicht 108 gebildet, um als eine Ätzstoppschicht zum Zeitpunkt des Bildens des Grabens verwendet zu werden.
  • Gemäß 3 wird eine Spacerisolationsschicht entlang der Stufendifferenz des Produktes abgeschieden, wobei der Graben 109 gebildet wird, und wobei anschließend ein anisotroper trockener Ätzprozess ausgeführt wird, um einen Spacer 110 zu bilden. Die Spacerisolationsschicht wird gebildet unter Verwendung einer Si3N4-Schicht oder einer SiC-Schicht, welche eine mechanische Stärke aufweisen, die stärker ist, als die der zweiten Zwischenschichtisolationsschicht 108, und welcher verwendet werden kann als ein Metalldiffusionsbarrierenfilm. Da die zweite Zwischenschichtisolationsschicht 108 mit einer niedrigen dielektrischen Konstante gegenüber einem in einem chemisch-mechanischen Polier (CMP)-Prozess oder dergleichen erzeugten mechanischen Stress verletzlich ist, wird der Spacer auf der Seitenwand des gebildeten Grabens in der zweiten Zwischenschichtisolationsschicht 108 gebildet, um für die Verletzlichkeit der zweiten Zwischenschichtisolationsschicht 108 eine Kompensation zu schaffen. Es ist bevorzugt, dass die Sapcerisolationsschicht unter Verwendung eines plasmaverstärken chemischen Dampfabscheidungsprozesses (PE-CVD) bei einer Temperatur im Berich von 200°C bis 450°C unter einem Druck im Bereich von 0.01 torr bis 500 torr abgeschieden wird. Die Spacerisolationsschicht wird abgeschieden, um eine Dicke im Bereich von 50Å bis 1.500Å aufzuweisen. Der anisotrope trockene Ätzprozess wird ausgeführt unter Verwendung eines reaktiven Ionenätzprozesses.
  • Gemäß 4 wird eine Diffusionsbarrierenschicht 112 entlang der Stufendifferenz des Produkts abgeschieden, wo der Spacer 110 gebildet ist. Die Diffusionsbarrierenschicht 112 wird abgeschieden, um eine Dicke von 100Å bis 1.500Å aufzuweisen. Die Diffusionsbarrierenschicht 112 kann unter Verwendung eines Ta-Film, eines Ti-Film, eines TaN-Film, eines TiN-Films oder dergleichen gebildet werden, welche eine gute adhäsive Eigenschaft bezüglich der zweiten Zwischenschichtisolationsschicht 108 und gegenüber einem Metallspiegel aufweisen, welcher während eines anschließenden Prozesses zu bilden ist, und welche in der Lage ist, Metalle daran zu hindern zu diffundieren.
  • Eine Kupferkeimschicht 114 wird auf der Diffusionsbarrierenschicht 112 gebildet. Die Kupferkeimschicht 114 wird gebildet, um eine Dicke im Bereich von 500Å bis 2.000Å aufzuweisen.
  • Gemäß 5 wird eine Kupferschicht 116 in dem Graben durch Verwendung einer Elektroplattiermethode auf der Kupferkeimschicht 114 vergraben. Die Kupferschicht 116 wird gebildet, um einen Dicke aufzuweisen, die größer ist als die der zweiten Zwischenschichtisolationsschicht 108, so dass die beispielsweise eine Dicke von 0.5μm bis zu einer Größenordnung von 10μm aufweisen kann. Als nächstes wird ein Ausheilprozess ausgeführt, um die Kupferschicht 116 zu verdichten.
  • Ein chemisch-mechanischer Polierprozess wird ausgeführt, um die Kupferschicht 116, die Kupferkeimschicht 114 und die Diffusionsbarrierenschicht 112 oberhalb der zweiten Zwischenschichtisolationsschicht 108 zu entfernen. Durch einen solchen chemisch-mechanischen Polierprozess wird ein geebneter oberer Spiegel gebildet.
  • Gemäß 6 wird eine erste Passivierungsschicht 118 auf dem Produkt gebildet, wo der obere Spiegel ausgebildet ist. Die erste Passivierungsschicht 118 wird gebildet durch Verwendung einer Si3N4-Schicht oder einer SiC-Schicht, um eine Dicke in dem Bereich von 500Å bis 1500Å aufzuweisen. Als nächstes wird eine zweite Passivierungsschicht 120 auf der ersten Passivierungsschicht 118 ausgebildet. Die zweite Passivierungsschicht 120 wird gebildet durch Verwendung einer TEOS-Schicht, um eine Dicke in dem Bereich von 1000Å bis 10000Å zum Verbinden durch Draht aufzuweisen. Wenn das Verbindungsverfahren gewechselt wird, kann die Passivierungsdicke und Struktur verändert werden.
  • Die ersten und zweiten Passivierungsschichten 118 und 120 sind gemustert, um einen Öffnungsabschnitt (nicht dargestellt) zum Bilden eines Anschlussfeldes zu Bilden. Eine Diffusionsbarrierenschicht wird entlang der Stufendifferenz des Produkts abgeschieden, wo der Öffnungsabschnitt zum Bilden der Anschlussstelle ausgebildet ist. Die Diffusionsbarrierenschicht wird gebildet, um eine Dicke im Bereich von 100Å bis 1000Å aufzuweisen. Die Diffusionsbarrierenschicht kann ausgebildet sein, durch Verwendung einer Ta-Schicht, einer Ti-Schicht, einer TaN-Schicht, eine TiN-Schicht, oder dergleichen, welche eine gute adhäsive Eigenschaft bezüglich des Metallspiegels aufweist und in der Lage ist, Metall, welches als die Anschlussstelle ausgebildet wird, daran zu hindern, zu diffundieren.
  • Eine leitende Schicht wird auf der Diffusionsbarrierenschicht abgeschieden und es wird eine Musterung ausgeführt, um die Anschlussstelle (nicht dargestellt) zu bilden. Die Anschlussstelle kann unter Verwendung einer Metallschicht, wie etwa einer Al-Schicht und dergleichen ausgebildet werden.
  • Gemäß dem Verfahren zum Bilden des Metallspiegels des Halbleiters gemäß der vorliegenden Erfindung, wird der CMP-Prozess ausgeführt unter Verwendung einer Substanz mit einer starken mechanischen Stärke, wie etwa einer Si3N4-Schicht oder dergleichen, als Spacer für die Zwischenisolationsschicht, um die geringe mechanische Stärke der niederdielektrischen Oxidschicht zu kompensieren, so dass es möglich ist, ein Auftreten eines Bruchs der Zwischenschichtisolationsschicht und eine Erosion der Oxidschicht, welche aufgrund des CMP-Prozesses auftritt, zu minimieren. Zusätzlich wird die Diffusion von Cu-Atomen in dem anschließenden thermischen Ausheilprozess unterdrückt, durch Verwendung der Spacerisolations-schicht, so dass es möglich ist, die Zuverlässigkeit des Spiegels des Halbleiterbauelements zu verbessern.
  • Darüber hinaus kann gemäß der vorliegenden Erfindung das Kümpeln in dem Metallspiegel minimiert werden, so dass es möglich ist, einen hohen Wert des Qualitätsfaktors (Q) zu erreichen und physikalische Fehler des Metallspiegels zu minimieren.
  • Darüber hinaus kann die Spacer-Oxidschicht der Seitenwand des Grabens die Schichtabdeckungseigenschaft der Cu-Diftusionsbarrierenschicht in den Cu-Spiegel verbessern, so dass es möglich ist, die Eigenschaften der Diffusionsbarrierenschicht zu verbessern.
  • Obwohl die vorstehende Beschreibung mit Bezug auf die bevorzugten Ausführungsformen vorgenommen wurde, ist sie so zu verstehen, dass Veränderungen und Modifikationen der vorliegenden Erfindung durch den Durchschnittsfachmann auf dem hier vorliegenden technischen Gebiet vorgenommen werden können, ohne dass der Geist und der Schutzbereich der vorliegenden Erfindung und der anhängenden Ansprüche verlassen wird.

Claims (8)

  1. Verfahren zum Bilden eines Metallspiegels eines Halbleiterbauelements, mit den Schritten: Bilden eines Mittelpfropfens auf einem Halbleitersubstrat; Bilden einer Zwischenschichtisolationsschicht auf dem Halbleitersubstrat, auf welchem der Mittelpfropfen gebildet ist; Bilden eines Grabens durch Mustern der Zwischenschichtisolationsschicht, um einen oberen mit dem Mittelpfropfen zu verbindenden Spiegel zu bilden; Abscheiden einer Spacer-Isolationsschicht, welche weiter unempfindlich gegenüber einem mechanischen Stress ist als die Zwischenschichtisolationsschicht, auf dem Halbleitersubstrat, auf welchem der Graben ausgebildet ist; Bilden eines Spacers auf einer Seitenwand des Grabens durch Ausführen von anisotropem trockenem Ätzen der Spacerisolationsschicht; und Bilden eines Metallspiegels durch Vergraben des Grabens mit einem leitenden Material.
  2. Verfahren nach Anspruch 1, wobei die Spacer-Isolationsschicht gebildet wird unter Verwendung einer Si3N4 -Schicht oder einer SiC-Schicht, welche eine mechanische Stärke aufweist, die stärker ist, als die der Zwischenschichtisolationsschicht, und welche verwendet werden kann als eine Metalldiffusionsbarrierenschicht.
  3. Verfahren nach Anspruch 2, wobei die Spacer-Isolationsschicht abgeschieden wird unter Verwendung einer Plasma-verstärkten chemischen Dampfabscheidungs-(PE-CVD)-Methode bei einer Temperatur in dem Bereich von 200°C bis 450°C unter einem Druck in dem Bereich von 0.01Torr bis 500 Torr.
  4. Verfahren nach Anspruch 1, wobei die Spacer-Isolationsschicht abgeschieden wird, um eine Dicke in dem Bereich von 50Å bis 1500 Å aufzuweisen.
  5. Verfahren nach Anspruch 1, wobei das anisotrope trockene Ätzen ein reaktives Ionenätzen ist.
  6. Verfahren nach Anspruch 1, wobei die Zwischenschichtisolationsschicht eine Oxidschicht mit einer niedrigen dielektrischen Konstante ist und gebildet wird unter Verwendung einer Spin-auf-Glas (SOG)-Schicht, einer Fluorin-dotierten Tetraethylorthosilikat (F-TEOS)-Schicht, einer Kohlenstoff dotierten dielektrischen (COD) Schicht oder einer porösen niedrig dielektrischen Oxid-Schicht.
  7. Verfahren nach Anspruch 1, wobei der Schritt des Bildens des Mittelpfropfens die Schritte aufweist: Bilden eines unteren Spiegels auf dem Halbleitersubstrat; Bilden einer zweiten Zwischenschichtisolationsschicht auf dem Halbleitersubstrat, auf welchem der untere Spiegel gebildet wird: Bilden eines Mittellochs durch Mustern der zweiten Zwischenschichtisolationsschicht, um den unteren Spiegel mit dem oberen Spiegel zu verbinden; Bilden eines Mittelpfropfens durch Vergraben des Mittellochs mit einem leitenden Metall.
  8. Verfahren nach Anspruch 1, wobei der Schritt des Bildens des Metallspiegels die Schritte aufweist: Abscheiden einer Diffusionsbarrierenschicht entlang einer Stufendifferenz des Halbleitersubstrats auf welchem der Spacer gebildet wird; Abscheiden einer Kupferkeimschicht auf der Diffusionsbarrierenschicht; Bilden einer Kupferschicht auf der Kupferkeimschicht durch Verwendung einer Elektroplattiermethode, wodurch ein öffnender Abschnitt vergraben wird; und Bilden des Metallspiegels durch Einebnen der Kupferschicht.
DE10354744A 2003-02-05 2003-11-21 Verfahren zum Bilden eines Metallspiegels eines Halbleiterbauelements Withdrawn DE10354744A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2003-0007099A KR100476710B1 (ko) 2003-02-05 2003-02-05 반도체 소자의 금속배선 형성방법
KR03-7099 2003-02-05

Publications (1)

Publication Number Publication Date
DE10354744A1 true DE10354744A1 (de) 2004-08-19

Family

ID=32733139

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10354744A Withdrawn DE10354744A1 (de) 2003-02-05 2003-11-21 Verfahren zum Bilden eines Metallspiegels eines Halbleiterbauelements

Country Status (4)

Country Link
US (1) US20040152294A1 (de)
JP (1) JP2004241759A (de)
KR (1) KR100476710B1 (de)
DE (1) DE10354744A1 (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4639138B2 (ja) * 2005-10-28 2011-02-23 パナソニック株式会社 半導体装置
US20070202677A1 (en) 2006-02-27 2007-08-30 Micron Technology, Inc. Contact formation
JP2008010630A (ja) * 2006-06-29 2008-01-17 Sharp Corp 半導体装置およびその製造方法
KR100886257B1 (ko) 2007-05-29 2009-03-02 재단법인서울대학교산학협력재단 구리 다마신 형성 방법
CN106206714B (zh) * 2015-04-30 2020-06-30 联华电子股份有限公司 半导体器件
US9984967B2 (en) * 2015-12-21 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
JP2021044503A (ja) 2019-09-13 2021-03-18 キオクシア株式会社 エッチングマスクの形成方法および半導体装置の製造方法
CN113921472A (zh) * 2020-07-08 2022-01-11 长鑫存储技术有限公司 半导体结构及其制作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11307633A (ja) * 1997-11-17 1999-11-05 Sony Corp 低誘電率膜を有する半導体装置、およびその製造方法
US6723635B1 (en) * 2002-04-04 2004-04-20 Advanced Micro Devices, Inc. Protection low-k ILD during damascene processing with thin liner

Also Published As

Publication number Publication date
US20040152294A1 (en) 2004-08-05
JP2004241759A (ja) 2004-08-26
KR20040070879A (ko) 2004-08-11
KR100476710B1 (ko) 2005-03-16

Similar Documents

Publication Publication Date Title
DE112007000215B4 (de) Verfahren zur Herstellen einer Halbleitervorrichtung mit porösem Silizium-Dielektrikum
DE10154771B4 (de) Zusammensetzung auf Siliziumbasis, Film mit niedriger Dielektrizitätskonstante und Verfahren zu dessen Herstellung
DE60005874T2 (de) Herstellungsverfahren für einen porösen Siliziumoxid-Film
DE69833140T2 (de) Abscheidung einer Diffusionsbarriereschicht
DE102012111574B4 (de) Verfahren zum Ausbilden einer leitfähigen Dual-Damaszener-Kontaktstruktur undHerstellungsverfahren für eine Halbleitervorrichtung
DE19509203B4 (de) Halbleitervorrichtung mit einer mehrschichtigen Zwischenverbindungsstruktur und Verfahren zu ihrer Herstellung
DE4430120B4 (de) Verfahren zur Erzeugung eines Dielektrikums
DE102007037445B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE19963864A1 (de) Plasmabehandlung zur Verbesserung der Haftung anorganischer Dielektrika auf Kupfer
DE112011103146B4 (de) Verfahren zum Verbessern der mechanischen Eigenschaften von Halbleiterzwischenverbindungen mit Nanopartikeln
DE60005875T2 (de) Herstellungsverfahren für einen porösen Siliziumdioxid-Film
DE19844451A1 (de) Sperrschicht und Herstellungsverfahren dafür
EP0582724A1 (de) Verfahren zur lokal und global planarisierenden CVD-Abscheidung von SiO2-Schichten auf strukturierten Siliziumsubstraten
DE102006062092A1 (de) Optimierung von Solarzellen und Solarmodulen in Bezug auf Wirkungsgrad und Zuverlässigkeit
DE60034979T2 (de) Eine verbesserte Methode für die Abscheidung und Planarisierung von fluorierten BPSG Filmen
DE3688219T2 (de) Germaniumsilikatgläser hergestellt durch ein Schleuderverfahren.
DE10354744A1 (de) Verfahren zum Bilden eines Metallspiegels eines Halbleiterbauelements
DE10260619B4 (de) Verfahren zur Herstellung einer Deckschicht mit antireflektierenden Eigenschaften auf einem Dielektrikum mit kleinem ε
DE19608208A1 (de) Verfahren zur Herstellung von Metallzwischenverbindungen in Halbleitereinrichtungen
DE60132707T2 (de) Niedrigtemperaturverfahren zur Unterdrückung von Hügeln in Verbindungsleitungen von integrierten Schaltkreisen
DE102004028026B4 (de) Zweischichtige Metallhartmasken zur Verwendung in Dual-Damascene-Ätzschemata und Verfahren zur Bereitstellung der Metallhartmasken
DE102004042168B4 (de) Halbleiterelement mit einem Metallisierungsschichtstapel mit kleinem ε mit erhöhter Widerstandsfähigkeit gegen Elektromigration und Verfahren zum Bilden des Halbleiterelements
DE10085212B4 (de) Dielektrische Schicht, integrierte Schaltung und Verfahren zu deren Herstellung
DE102007035837A1 (de) Halbleiterbauelement mit einer Kornorientierungsschicht
DE10261407A1 (de) CMP-Slurry für ein Metall und Verfahren zur Herstellung eines Metallleiter-Kontaktstopfens einer Halbleitervorrichtung unter Verwendung der Slurry

Legal Events

Date Code Title Description
8127 New person/name/address of the applicant

Owner name: MAGNACHIP SEMICONDUCTOR, LTD., CHEONGJU, KR

8141 Disposal/no request for examination