DE19963864A1 - Plasmabehandlung zur Verbesserung der Haftung anorganischer Dielektrika auf Kupfer - Google Patents
Plasmabehandlung zur Verbesserung der Haftung anorganischer Dielektrika auf KupferInfo
- Publication number
- DE19963864A1 DE19963864A1 DE19963864A DE19963864A DE19963864A1 DE 19963864 A1 DE19963864 A1 DE 19963864A1 DE 19963864 A DE19963864 A DE 19963864A DE 19963864 A DE19963864 A DE 19963864A DE 19963864 A1 DE19963864 A1 DE 19963864A1
- Authority
- DE
- Germany
- Prior art keywords
- copper
- plasma
- vapor deposition
- chemical vapor
- approximately
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims abstract description 54
- 239000010949 copper Substances 0.000 title claims abstract description 53
- 229910052802 copper Inorganic materials 0.000 title claims abstract description 52
- 230000009467 reduction Effects 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 title abstract description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 title abstract description 13
- 230000002452 interceptive effect Effects 0.000 title abstract 2
- 229910052756 noble gas Inorganic materials 0.000 claims abstract description 4
- 239000000203 mixture Substances 0.000 claims abstract description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract 2
- 238000000034 method Methods 0.000 claims description 52
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 10
- 239000007789 gas Substances 0.000 claims description 9
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- 150000001880 copper compounds Chemical group 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 150000001875 compounds Chemical class 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 229920000642 polymer Polymers 0.000 claims description 4
- 150000002835 noble gases Chemical class 0.000 claims description 3
- 239000004642 Polyimide Substances 0.000 claims description 2
- 229910003460 diamond Inorganic materials 0.000 claims description 2
- 239000010432 diamond Substances 0.000 claims description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 2
- 229920001721 polyimide Polymers 0.000 claims description 2
- 238000007740 vapor deposition Methods 0.000 claims description 2
- 238000005137 deposition process Methods 0.000 claims 1
- 239000000725 suspension Substances 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 abstract description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 abstract 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract 2
- 230000001070 adhesive effect Effects 0.000 abstract 1
- 229910021529 ammonia Inorganic materials 0.000 abstract 1
- 239000001257 hydrogen Substances 0.000 abstract 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 abstract 1
- 229910052757 nitrogen Inorganic materials 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 37
- 210000002381 plasma Anatomy 0.000 description 30
- 230000009977 dual effect Effects 0.000 description 13
- 239000011248 coating agent Substances 0.000 description 9
- 238000000576 coating method Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000005272 metallurgy Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 239000005749 Copper compound Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 238000009867 copper metallurgy Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000000615 nonconductor Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- -1 He Chemical class 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- JUZTWRXHHZRLED-UHFFFAOYSA-N [Si].[Cu].[Cu].[Cu].[Cu].[Cu] Chemical compound [Si].[Cu].[Cu].[Cu].[Cu].[Cu] JUZTWRXHHZRLED-UHFFFAOYSA-N 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 229910021360 copper silicide Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910052805 deuterium Inorganic materials 0.000 description 1
- 230000002996 emotional effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052743 krypton Inorganic materials 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/318—Inorganic layers composed of nitrides
- H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
- H01L21/0212—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
In der vorliegenden Erfindung wird ein Schritt zur Behandlung durch Reduktionsplasma verwendet, um die Haftung einer im folgenden aufgebrachten anorganischen Grenzschicht auf einem Kupferdraht oder Durchgang in einer Halbleiter-Verbindungsstruktur, wie etwa einer dualen damaszierten Struktur, zu verbessern.
Description
Die vorliegende Erfindung befaßt sich im allgemeinen mit
Verbindungs-Halbleiterstrukturen und im besonderen mit einem
Verfahren zur Verbesserung der Haftung einer anorganischen
Grenzschicht, wie etwa Si3N4, auf den Kupferleitungen oder
-durchgängen in solchen Verbindungsstrukturen. Der Begriff
"Verbindungsstruktur" wird in der vorliegenden Erfindung im
weiteren Sinne für alle Halbleiterstrukturen verwendet, die
Kupferverbindungsmetallurgien enthalten. Somit kann diese
Erfindung in damaszierten Strukturen (einzeln oder dual),
Speicherzellen-Kondensatoren und anderen Schaltungen für
Logik-, Speicher- und Eingabe-/Ausgabe-Anwendungen verwendet
werden.
Im Bereich der Halbleiterherstellung werden traditionell
Aluminium und Aluminiumlegierungen als Verbindungs
metallurgien verwendet. Während aluminiumbasierte
Metallurgien das am häufigsten verwendete Material für
Metallverbindungen der letzten Jahre war, besteht nun die
Frage, ob Aluminium den gestiegenen Ansprüchen noch gerecht
wird, da sich die Schaltungsdichte und Geschwindigkeit bei
Halbleitergeräten immer weiter erhöht. Aufgrund dieser
gestiegenen Ansprüche wurden andere Materialien untersucht,
um geeigneten Ersatz für Metallurgien auf der Basis von
Aluminium zu finden. Ein besonders vorteilhaftes Material,
das als potentieller Nachfolger des Aluminiums gilt, ist
Kupfer. Der Grund hierfür ist, daß Kupfer im Vergleich zu
Aluminium weniger zu Ausfällen aufgrund von Elektromigration
neigt und einen geringeren Widerstand aufweist.
Trotz dieser Vorteile besteht der Nachteil, daß Kupfer
während der darauffolgenden Verarbeitungsschritte schnell im
dielektrischen Umgebungsmaterial diffundiert. Um die
Diffusion des Kupfers zu vermeiden, werden Kupferver
bindungen in vielen Fällen mit einer schützenden Grenz
schicht überzogen. Ein Verfahren zur Abdeckung umfaßt die
Verwendung einer leitenden Grenzschicht aus Tantalum oder
Titan, in reiner oder legierter Form, entlang der
Seitenbegrenzungen und der Bodenschicht der Kupfer
verbindung. Um die Oberfläche der Kupferverbindung
abzudecken, wird normalerweise ein dielektrisches Material,
wie etwa Siliziumnitrid, Si3N4, verwendet.
Da eine Verarbeitung bei niedrigen Temperaturen nach dem
Aufbringen von Kupfer erforderlich ist, wird die
Siliziumnitrid-Schicht bei Temperaturen von unter 450°C
aufgetragen. Dementsprechend wird Siliziumnitrid
normalerweise mit Hilfe von Plasma-unterstütztem CVD-
Verfahren (Plasma Enhanced Vapour Deposition = PECVD) oder
einem CVD-Verfahren mit Plasma von hoher Dichte (High
Density Plasma Chemical Vapor Deposition = HDPCVD)
vorgenommen, wobei sich die Beschichtungstemperatur im
allgemeinen zwischen ungefähr 200°C und ungefähr 500°C
bewegt.
Mit PECVD und HDPCVD aufgebrachtes Siliziumnitrid wurde in
vielen anderen Anwendungsbereichen für die Herstellung von
Halbleitergeräten verwendet. Bei der Verwendung einer
Siliziumnitrid-Abdeckung für Kupferverbindungen jedoch
ergeben sich beim konventionellen PECVD oder HDPCVD-
Verfahren zum Aufbringen von Siliziumnitrid Probleme
hinsichtlich der Zuverlässigkeit. Vor allem Siliziumnitrid-
Filme, die mit Hilfe konventioneller PECVD- oder HDPCVD-
Verfahren aufgebracht wurden, weisen eine schlechte Haftung
auf der Kupferoberfläche auf. Einige Nitridfilme
beispielsweise blättern ab und bilden Blasen auf in Masken
angeordneten Kupferleitungen, besonders während
nachfolgendem dielektrischem Beschichten, Metallisieren und
chemisch-mechanischem Polieren.
Diese Ergebnisse zeigen, wie der Siliziumnitrid-Film bei
tatsächlichen Herstellungsverfahren auf dem Kupfer haften
könnte. Nach dem Aufbringen auf der Kupfermetallurgie werden
im allgemeinen zusätzliche Isolierschichten auf dem
Siliziumnitrid-Film aufgebracht. Jedoch erzeugt die
nachfolgende Abscheidung von Isolierschichten auf dem
Nitridfilm eine Spannung, wodurch der Siliziumnitrid-Film
von der Kupferoberfläche abblättern kann. Dieses Abblättern
führt zu einigen katastrophalen Fehlermechanismen,
einschließlich Abheben des intermetallischen Dieletrikums,
Abheben der Kupferleitungen und Kupferdiffusion von nicht
abgedeckten Kupferleitungen. Solche Ergebnisse werden vor
allem in dualen Damaszier-Verfahren festgestellt, wobei das
Abblättern der RIE Grenzschicht aus Siliziumnitrid im
allgemeinen während des chemisch-mechanischen Polierens des
Kupfers (Chemical Mechanical Polishing = CMP) auftritt.
Die Haftung von Nitrid auf Kupfer nach dem Stand der Technik
erfordert das Aufbringen von Silizium auf der Kupfer
oberfläche, indem man es mit dem Kupfer reagieren läßt.
Dieses Verfahren nach dem Stand der Technik weist zwei
Nachteile auf: die Erhöhung des Widerstands des Kupfers
aufgrund der Reaktion von Silizium mit Kupfer und der
Diffusion darin und eine marginale Haftung von Nitrid auf
Kupfer aufgrund von unvollständiger oder teilweiser
Kupfersilicid-Bildung.
Hinsichtlich der genannten Nachteile bei Kupferverbindungs
strukturen nach dem Stand der Technik besteht ein Bedarf an
der Entwicklung eines neuen Verfahrens zur Verbesserung der
Haftung einer anorganischen Grenzschicht auf Kupferober
flächen, wie sie sich auf Verbindungs-Halbleiterstrukturen
befinden.
Ein Ziel der vorliegenden Erfindung ist ein Verfahren zur
Verbesserung der Haftung einer anorganischen aufgebrachten
Grenzschicht auf eine Kupferoberfläche einer
Verbindungsstruktur.
Ein weiteres Ziel der vorliegenden Erfindung ist das zur
Verfügung stellen eines Verfahrens, bei dem die aufgebrachte
anorganische Grenzschicht während der nachfolgenden
Verfahrensschritte nicht von einer Kupferoberfläche in einer
Verbindungsstruktur abblättert.
Ein weiteres ziel der vorliegenden Erfindung ist das zur
Verfügung stellen eines Verfahrens, das in einem dualen
Damaszier-Verfahren verwendet werden kann, um die Haftung
einer Si3N4-Ätzstoppschicht auf Kupferdrähten oder
Kupferdurchgängen zu verbessern.
Diese und andere Ziele und Vorteile können mit Hilfe der
vorliegenden Erfindung erreicht werden, indem eine Verfahren
verwendet wird, die einen Schritt umfaßt, bei dem eine
Kupferschicht in einer Verbindungs-Halbleiterstruktur mit
einem Reduktionsplasma in Verbindung gebracht wird, bevor
eine anorganische Grenzschicht auf der Kupferverbindungs
struktur aufgebracht wird. Das Verfahren der vorliegenden
Erfindung zur Verbesserung der Haftung einer anorganischen
aufgebrachten Grenzschicht auf Kupferoberflächen einer
Verbindungsstruktur umfaßt die folgenden Schritte:
Aussetzen einer Verbindungs-Halbleiterstruktur mit mindestens einer Kupferschicht einem Reduktionsplasma; und
Bilden einer anorganischen Grenzschicht auf der dem Plasma ausgesetzten Kupferverbindungsstruktur.
Aussetzen einer Verbindungs-Halbleiterstruktur mit mindestens einer Kupferschicht einem Reduktionsplasma; und
Bilden einer anorganischen Grenzschicht auf der dem Plasma ausgesetzten Kupferverbindungsstruktur.
In Übereinstimmung mit dem Verfahren der vorliegenden
Erfindung wird der Schritt zur Behandlung in Plasma, Schritt
(a), in einem Plasma ausgeführt, das mindestens ein nicht
oxidierendes Gas enthält, welches einer Gruppe aus H2, N2,
NH3, Edelgasen wie He, Ne, Ar, Kr und Xe oder Mischungen
daraus entstammt. Es ist zu beachten, daß oxidierende
Umgebungen von der vorliegenden Erfindung auszuschließen
sind, da die vorhandene Luft mit dem in der Verbindungs
struktur vorhandenen Kupfer oxidieren und das Nitrid auf der
Kupferoberfläche schwächen könnte.
Geeignete Verbindungsstrukturen, die für die vorliegende
Erfindung in Betracht zu ziehen sind, auf die die Erfindung
jedoch nicht beschränkt ist, sind: Speicherzellen-
Kondensatoren, einschließlich Plattenkondensatoren,
Kronenkondensatoren, Stapelkondensatoren und andere,
ähnliche Kondensatoren; einzelne und duale damaszierte
Strukturen; mehrere Schaltungsebenen mit einer Vielzahl an
Durchgängen und Metalleitungen sowie anderen, ähnlichen
Verbindungsstrukturen.
Die einzige Figur zeigt im Querschnitt die Ansicht einer
typischen dualen damaszierten Struktur, wie sie in der
vorliegenden Erfindung verwendet werden kann und somit
Gegenstand des Schritts zur Behandlung in Plasma vor dem
Aufbringen der anorganischen Grenzschicht ist.
Die vorliegende Erfindung, die sich mit einem Verfahren zur
Verbesserung der Haftung einer anorganischen, aufgebrachten
Grenzschicht auf Kupferoberflächen in Verbindungs-
Halbleiterstrukturen befaßt, wird nun genauer und mit Bezug
auf die Figur beschrieben, die an diese Spezifikation
angehängt wurde. Es wird unterstrichen, daß die vorliegende
Erfindung nur eine duale damaszierte Struktur darstellt,
während diese Erfindung jedoch auf alle Verbindungs-
Halbleiterstrukturen angewendet werden kann, die
Kupfermetallurgie enthalten und über eine anorganische,
aufgebrachte Grenzschicht verfügen, wie etwa SIC oder Si3N4
als eine Schutzschicht oder als eine Ätzstoppschicht.
Die einzige Figur in der Anmeldung zeigt eine typische duale
damaszierte Struktur, auf die das Verfahren der vorliegenden
Erfindung angewendet werden kann. Die duale damaszierte
Struktur umfaßt eine untere Verbindungsebene 10 und eine
obere Verbindungsebene 12. Jede Ebene umfaßt einen
Durchgangsbereich 14 und eine Metalleitung oder einen
Leitungsbereich 16. Die untere Verbindungsebene 10 umfaßt
Nichtleiter 18 mit einer Öffnung oder einem Graben,
angefüllt mit Kupfer 20. Auf der unteren Verbindungsebene 10
befindet sich die obere Verbindungsebene 12, die Nichtleiter
20 mit einem Grabenbereich umfaßt, in dem die Kupferdrähte
der unteren Verbindungsebene aufgebracht sind. Der
Grabenbereich der oberen Verbindungsebene 12 ist mit Kupfer
20 angefüllt. Zwischen jeder Verbindungsebene befindet sich
eine anorganische Grenzschicht 24, die als RIE-Stoppschicht,
schützende Grenzschicht oder beides dient.
Die in der Figur dargestellte duale damaszierte Struktur
wird unter Verwendung herkömmlicher Damaszier-
Verfahrensschritte hergestellt, die den Fachleuten bekannt
sind, mit Ausnahme des Schrittes vor der Bildung der
Grenzschicht 24, bei dem das Verfahren der vorliegenden
Erfindung auf die Verbindungsstruktur angewendet wird, die
im folgenden näher erläutert wird.
Dielektrische Schichten 18 und 22 können aus gleichem oder
unterschiedlichem anorganischem oder organischem
Isoliermaterial bestehen. Geeignete Dielektrika umfassen
beispielsweise: SiO2, fluoriertes SiO2, Si3N4, Polyimide,
Diamant, diamantähnlicher Kohlenstoff, Silizium-Polymere,
paralyne Polymere, fluorierter diamantartiger Kohlenstoff
und andere ähnliche dielektrische Komponenten. Von diesen
dielektrischen Materialien bestehen die Schichten 18 und 22
vorzugsweise aus SiO2. Die dielektrischen Schichten können
legiert oder unlegiert sein. Wenn sie legiert sind, kann es
sich bei dem Dopanten um Bor, Fluor, Phosphor, Deuterium,
Silizium, Ge oder ähnliche Dopanten handeln.
Die Grenzschicht 24 besteht aus anorganischem Material, das
als RIE-Stoppschicht für die Durchgänge oder, wenn als
äußerste Schicht der Struktur vorhanden, als schützende
Grenzschicht dient. Geeignete Materialien für die
Grenzschicht 24 sind unter anderem: Si3N4, SiC, hydriertes
Si3N4 und hydriertes SiC. Von diesen Materialien wird
vorzugsweise die hydrierte Form von Si3N4 oder SIC in der
vorliegenden Erfindung als Grenzschicht verwendet. Eine
optionale RIE-Stoppschicht kann ebenfalls zwischen
Metalleitungen 16 und Durchgängen 14 eingefügt werden
(dieses Ausführungsbeispiel wird in der Zeichnung nicht
dargestellt).
Die Grenzschicht 24 wird unter Verwendung herkömmlicher
Beschichtungstechniken hergestellt, wie etwa chemische
Dampfphasenabscheidung, chemische Niederdruck-
Dampfphasenabscheidung, chemische Hochdruck-
Dampfphasenabscheidung, chemische Dampfphasenabscheidung mit
Plasma von hoher Dichte, plasma-unterstützte chemische
Dampfphasenabscheidung und anderen ähnlichen
Beschichtungstechniken. Von diesen Beschichtungstechniken
sind die plasma-unterstützte chemische
Dampfphasenabscheidung (Plasma Enhanced Chemical Vapour
Deposition = PECVD) und die chemische Dampfphasenabscheidung
mit Plasma von hoher Dichte (HDPCVD) die bevorzugten Mittel
zum Aufbringen der Grenzschicht.
Es wird nochmals betont, das die in der Zeichnung
dargestellte duale damaszierte Struktur sowie jede der
anderen berücksichtigten Kupferverbindungsstrukturen unter
Verwendung von den Fachleuten bekannten Techniken
hergestellt werden. Da solche Techniken bekannt und für das
Verständnis der vorliegenden Erfindung nicht entscheidend
sind, wird im folgenden keine detaillierte Beschreibung
dieser Techniken gegeben. Der einzige Unterschied in der
Herstellung der Verbindungsstruktur der vorliegenden
Erfindung und Verbindungsstrukturen nach dem Stand der
Technik ist der, daß vor dem Aufbringen einer anorganischen
Grenzschicht 24 die Kupferverbindungsstruktur einem
Reduktionsplasma unter den im folgenden beschriebenen
Bedingungen ausgesetzt wird.
Bei dem Reduktionsplasma, das in der vorliegenden Erfindung
verwendet wurde, handelt es sich um eine beliebige
Plasmaumgebung, die nicht oxidiert, d. h. in der keine
Sauerstoffatome enthalten sind. Geeignete Reduktionsplasmen,
die in der vorliegenden Erfindung verwendet werden können,
sind unter anderem: H2, N2, NH3 sowie Edelgase. Kombinationen
aus einem oder mehreren dieser Reduktionsplasmen, wie etwa N2
und H2 kommen hierbei ebenfalls in Frage. Von diesen
Reduktionsplasmen werden H2 und NH3 in der vorliegenden
Erfindung besonders bevorzugt.
Der Schritt zur Behandlung in den Reduktionsplasmen der
vorliegenden Erfindung wird mit Hilfe einer herkömmlichen
Vorrichtung zur Plasma-unterstützten Beschichtung
durchgeführt, die in der Lage ist, ein Plasmagas
herzustellen. Im Falle der vorliegenden Erfindung wird der
Schritt zur Behandlung in Plasma bei einer Temperatur
zwischen ungefähr 20°C und ungefähr 600°C innerhalb eines
Zeitraums von ungefähr 1 bis ungefähr 3.600 Sekunden
durchgeführt. Aussetzungszeiten, die einen Zeitraum von
3.600 Sekunden überschreiten, werden in der vorliegenden
Erfindung ebenfalls in Betracht gezogen. Vorzugsweise wird
der Schritt zur Behandlung in Plasma der vorliegenden
Erfindung bei einer Temperatur von ungefähr 360° bis ungefähr
400° durchgeführt und dies innerhalb eines Zeitraums von
ungefähr 5 bis ungefähr 30 Sekunden. Vorzugsweise wird das
Erhitzen bei vorhandenem Reduktionsplasma durchgeführt.
Weiterhin wird der Schritt zur Behandlung in Plasma der
vorliegenden Erfindung bei einem Druck von ungefähr 1 mTOrr
bis ungefähr 20 Torr ausgeführt, einer Energieleistung von
ungefähr 50 bis ungefähr 10.000 Watt und einer
Gasdurchflußrate von ungefähr 1 bis ungefähr 10.000 sccm.
Die genauen Bedingungen sind abhängig von der Verfahrensart
bei der Beschichtung, die zur Bildung der Grenzschicht
angewandt wird. Wenn beispielsweise das HDPCVD-Verfahren
eingesetzt wird, wird der Schritt zur Behandlung in Plasma
gemäß der vorliegenden Erfindung bei einem Druck von
ungefähr 3 bis ungefähr 6 mTorr, einer Energieleistung von
ungefähr 1.500 bis ungefähr 3.000 Watt und einer
Gasdurchflußrate von ungefähr 10 bis ungefähr 50 sccm
ausgeführt. Wenn dagegen das PECVD-Verfahren eingesetzt
wird, wird der Schritt zur Behandlung in Plasma mit einem
Druck von ungefähr 2 bis ungefähr 8 Torr, einer
Energieleistung von ungefähr 150 bis ungefähr 400 Watt und
einer Gasdurchflußrate von ungefähr 100 bis ungefähr 2.000
sccm ausgeführt.
Es ist zu beachten, daß unmittelbar nach dem Schritt zur
Behandlung in Plasma und ohne Aufheben des Vakuums die
anorganische Grenzschicht darauf gebildet wird, unter
Verwendung einer der oben genannten Techniken. Das Verfahren
der vorliegenden Erfindung, dies gilt vor allem für den
Schritt zur Behandlung im Reduktionsplasma, bietet eine
Kupferverbindungsstruktur, in der die anorganische
Grenzschicht über eine verbesserte Haftung auf dem
Kupferdraht oder auf dem Durchgang verfügt, ohne daß sich
der Widerstand erhöht, wie dies bei den Verfahren nach dem
Stand der Technik aufgetreten ist. Da die Haftung mit Hilfe
des Verfahrens der vorliegenden Erfindung verbessert werden
konnte, treten bei so gebildeten Kupferverbindungsstrukturen
keine Probleme des Abblätterns mehr auf, wie sie bei
Verbindungsstrukturen nach dem Stand der Technik während der
nachfolgenden Verfahrensschritte, wie etwa beim chemisch
mechanischen Polieren, aufgetreten sind. Darüber hinaus
weisen die mit Hilfe des Verfahrens der vorliegenden
Erfindung hergestellten Verbindungsstrukturen nur eine
geringe oder gar keine Erhöhung im Widerstand auf,
Das folgende Beispiel wird gegeben, um den Zweck der
vorliegenden Erfindung zu demonstrieren. Dieses Beispiel
wird zum Zweck der Veranschaulichung gegeben, doch die
Erfindung ist nicht allein darauf beschränkt.
Eine Reihe von Experimenten wurde mit 200 mm Si-Wafern
durchgeführt, die Kupferleitungen enthalten, die in SiO2
damasziert wurden, um die verbesserte Haftung zwischen einer
anorganischen aufgedampften Grenzschicht und Kupferdrähten
zu demonstrieren, die unter Verwendung des Verfahrens der
vorliegenden Erfindung erreicht wurde. Es wurden speziell
duale damaszierte Strukturen unter den Standard-
Verfahrensbedingungen zum Damaszieren erstellt, mit der
Ausnahme, daß vor dem Aufbringen von Si3N4 auf dem
Kupferdraht der dualen damaszierten Strukturen die
Oberflächen unter Verwendung verschiedener Techniken
behandelt wurden, einschließlich unter Verwendung keinerlei
Behandlung (CE1); Behandlung in einer oxidierenden
Plasmagasumgebung (CE2); oder unter Verwendung einer
Behandlung in einem Reduktionsplasma in Übereinstimmung mit
dem Verfahren der vorliegenden Erfindung. Nach der
Behandlung, der Si3N4-Beschichtung, der intermetallischen
Beschichtung und der Herstellung von dualen damaszierten
Kupferdrähten/-durchgängen wurde jede Struktur auf
Abblättern optisch untersucht. Die Ergebnisse dieser
Experimente werden in Tabelle 1 unten aufgeführt, wobei im
wesentlichen wenig oder kein Abblättern als Gut eingestuft
wurde, d. h. die Haftung wurde verbessert, während die
Einstufung Schlecht kennzeichnet, daß so gut wie keine
Haftung vorlag. Es wurde ebenfalls festgestellt, daß die
Kupferoberflächen bei verbesserter Nitridhaftung
reflektierender wurden.
Die oben aufgeführten Ergebnisse zeigen ganz eindeutig, daß
die verbesserte Haftung der Si3N4-Grenzschicht auf Kupfer
erreicht werden kann, indem der Schritt zur Behandlung in
Reduktionsplasma der vorliegenden Erfindung verwendet wird.
In Beispielen zum Vergleich (CE1 und CE2) war die Haftung
schlecht und es wurde ein Abblättern des aufgedampften Si3N4-
Films beobachtet.
Während die vorliegende Erfindung im besonderen und mit
Bezug auf die bevorzugten Ausführungsbeispiele hierfür
beschrieben wurde, sollte in Fachkreisen klar sein, daß
diesbezügliche, weiterführende und andere Änderungen in Form
und Detail vorgenommen werden können, ohne daß sich Zweck
und Umfang der vorliegenden Erfindung ändern.
Claims (11)
1. Verfahren zum Erleichtern der Haftung einer
anorganischen Grenzschicht auf einer
Kupferverbindungsstruktur, wobei dieses Verfahren die
folgenden Schritte umfaßt:
- a) Aussetzen einer Verbindungs-Halbleiterstruktur mit mindestens einer Kupferschicht einem Reduktionsplasma; und
- b) Bilden einer anorganischen Grenzschicht auf der genannten Kupferverbindungsstruktur.
2. Verfahren nach Anspruch 1, wobei der Aussetzschritt in
einer nichtoxidierenden Plasma-Umgebung ausgeführt
wird, ausgewählt aus der Gruppe, bestehend aus H2, N2,
NH3, Edelgasen sowie Mischungen daraus.
3. Verfahren nach Anspruch 1 oder 2, wobei der
Aussetzschritt bei einer Temperatur von ungefähr 20°C
bis ungefähr 600°C, vorzugsweise von ungefähr 360° bis
ungefähr 400°, während eines Zeitraums von ungefähr 1
Sekunde bis ungefähr 3.600 Sekunden oder mehr,
vorzugsweise in einem Zeitraum von ungefähr 5 Sekunden
bis ungefähr 30 Sekunden, ausgeführt wird.
4. Verfahren nach einem oder mehreren der Ansprüche 1 bis
3, wobei der genannte Aussetzschritt bei einem Druck
von ungefähr 1 mTorr bis ungefähr 20 Torr, einer
Energieleistung von ungefähr 50 bis ungefähr 10.000
Watt, und einer Gasdurchflußrate von ungefähr 1 bis
ungefähr 10.000 sccm ausgeführt wird.
5. Verfahren nach einem oder mehreren der Ansprüche 1 bis
3, wobei der Aussetzschritt durch chemische
Dampfphasenabscheidung mit einem Plasma mit hoher
Dichte bei einem Druck von ungefähr 3 mTorr bis
ungefähr 6 mTorr, einer Energieleistung von ungefähr
1.500 bis ungefähr 3.000 Watt, und einer
Gasdurchflußrate von ungefähr 10 bis ungefähr 50 sccm
ausgeführt wird.
6. Verfahren nach einem oder mehreren der Ansprüche 1 bis
3, wobei der Aussetzschritt durch plasma-unterstützte
chemische Dampfphasenabscheidung bei einem Druck von
ungefähr 2 bis ungefähr 8 Torr, einer Energieleistung
von ungefähr 150 bis ungefähr 400 Watt, und einer
Gasdurchflußrate von ungefähr 100 bis ungefähr
2.000 sccm ausgeführt wird.
7. Verfahren nach einem oder mehreren der vorstehenden
Ansprüche, wobei es sich bei der genannten
Kupferverbindungsstruktur um eine Kondensatorstruktur,
eine damaszierte Struktur oder mehrere Schaltungsebenen
mit einer Vielzahl an Durchgängen und Metalleitungen
handelt.
8. Verfahren nach einem oder mehreren der vorstehenden
Ansprüche, wobei die anorganische Grenzschicht an Ort
und Stelle und unter Verwendung eines
Abscheidungsverfahrens erstellt wird, das aus der
Gruppe bestehend aus chemische Dampfphasenabscheidung,
chemische Niederdruck-Dampfphasenabscheidung, plasma
unterstützte Dampfphasenabscheidung und chemische
Dampfphasenabscheidung mit einem Plasma von hoher
Dichte ausgewählt wird.
9. Verfahren nach einem oder mehreren der vorstehenden
Ansprüche, wobei die anorganische Grenzschicht aus
Si3N4, SiC, hydriertem Si3N4 oder hydriertem SiC besteht.
10. Verfahren nach einem oder mehreren der vorstehenden
Ansprüche, wobei die Verbindungsstruktur ein
dielektrisches Material umfaßt, das aus einer Gruppe
bestehend aus: SiO2, fluoriertes SiO2, Si3N4, Polyimide,
Diamant, diamantähnlicher Kohlenstoff, Silizium-
Polymere, paralyne Polymere und fluorierter
diamantähnlicher Kohlenstoff ausgewählt ist.
11. Verfahren nach einem oder mehreren der vorstehenden
Ansprüche, wobei die genannte Schicht aus Cu innerhalbs
eines Grabens gebildet ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/225,530 US6255217B1 (en) | 1999-01-04 | 1999-01-04 | Plasma treatment to enhance inorganic dielectric adhesion to copper |
Publications (1)
Publication Number | Publication Date |
---|---|
DE19963864A1 true DE19963864A1 (de) | 2000-08-10 |
Family
ID=22845248
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19963864A Ceased DE19963864A1 (de) | 1999-01-04 | 1999-12-30 | Plasmabehandlung zur Verbesserung der Haftung anorganischer Dielektrika auf Kupfer |
Country Status (7)
Country | Link |
---|---|
US (3) | US6255217B1 (de) |
JP (1) | JP3398635B2 (de) |
KR (1) | KR100347743B1 (de) |
CN (1) | CN1134049C (de) |
DE (1) | DE19963864A1 (de) |
SG (1) | SG82045A1 (de) |
TW (1) | TW430867B (de) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002029892A2 (en) | 2000-10-03 | 2002-04-11 | Broadcom Corporation | High-density metal capacitor using dual-damascene copper interconnect |
WO2002037559A2 (en) * | 2000-11-02 | 2002-05-10 | Advanced Micro Devices, Inc. | Low temperature hillock suppression method in integrated circuit interconnects |
DE10059143A1 (de) * | 2000-11-29 | 2002-06-13 | Advanced Micro Devices Inc | Oberflächenbehandlungs- und Deckschichtverfahren zur Herstellung einer Kupfergrenzfläche in einem Halbleiterbauteil |
DE10150822A1 (de) * | 2001-10-15 | 2003-04-30 | Advanced Micro Devices Inc | Verfahren zum Entfernen oxidierter Bereiche auf einer Grenzfläche einer Metalloberfläche und einer Deckschicht in einer Halbleitermetallisierungsschicht |
DE10345453A1 (de) * | 2003-09-30 | 2005-05-04 | Infineon Technologies Ag | Integrierte Schichtstapel-Anordnung, optischer Sensor und Verfahren zum Herstellen einer integrierten Schichtstapel-Anordnung |
Families Citing this family (61)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6429120B1 (en) | 2000-01-18 | 2002-08-06 | Micron Technology, Inc. | Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals |
JP2001160558A (ja) * | 1999-12-02 | 2001-06-12 | Nec Corp | 半導体装置の製造方法及び製造装置 |
SG125881A1 (en) * | 1999-12-03 | 2006-10-30 | Lytle Steven Alan | Define via in dual damascene process |
US6352938B2 (en) * | 1999-12-09 | 2002-03-05 | United Microelectronics Corp. | Method of removing photoresist and reducing native oxide in dual damascene copper process |
US6420262B1 (en) | 2000-01-18 | 2002-07-16 | Micron Technology, Inc. | Structures and methods to enhance copper metallization |
US6376370B1 (en) | 2000-01-18 | 2002-04-23 | Micron Technology, Inc. | Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy |
US6492267B1 (en) * | 2000-02-11 | 2002-12-10 | Micron Technology, Inc. | Low temperature nitride used as Cu barrier layer |
JP2001298028A (ja) * | 2000-04-17 | 2001-10-26 | Tokyo Electron Ltd | 半導体デバイス製造方法 |
JP3440057B2 (ja) * | 2000-07-05 | 2003-08-25 | 唯知 須賀 | 半導体装置およびその製造方法 |
US6846737B1 (en) * | 2000-08-15 | 2005-01-25 | Intel Corporation | Plasma induced depletion of fluorine from surfaces of fluorinated low-k dielectric materials |
KR100399909B1 (ko) * | 2000-12-29 | 2003-09-29 | 주식회사 하이닉스반도체 | 반도체 소자의 층간 절연막 형성 방법 |
JP4535629B2 (ja) | 2001-02-21 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US6387775B1 (en) * | 2001-04-16 | 2002-05-14 | Taiwan Semiconductor Manufacturing Company | Fabrication of MIM capacitor in copper damascene process |
JP2003017564A (ja) * | 2001-07-04 | 2003-01-17 | Fujitsu Ltd | 半導体装置およびその製造方法 |
US6849389B2 (en) * | 2001-07-12 | 2005-02-01 | International Business Machines Corporation | Method to prevent pattern collapse in features etched in sulfur dioxide-containing plasmas |
US6461914B1 (en) * | 2001-08-29 | 2002-10-08 | Motorola, Inc. | Process for making a MIM capacitor |
US20030134499A1 (en) * | 2002-01-15 | 2003-07-17 | International Business Machines Corporation | Bilayer HDP CVD / PE CVD cap in advanced BEOL interconnect structures and method thereof |
US6737747B2 (en) * | 2002-01-15 | 2004-05-18 | International Business Machines Corporation | Advanced BEOL interconnect structures with low-k PE CVD cap layer and method thereof |
US6518184B1 (en) * | 2002-01-18 | 2003-02-11 | Intel Corporation | Enhancement of an interconnect |
JP3716218B2 (ja) * | 2002-03-06 | 2005-11-16 | 富士通株式会社 | 配線構造及びその形成方法 |
US6797652B1 (en) * | 2002-03-15 | 2004-09-28 | Advanced Micro Devices, Inc. | Copper damascene with low-k capping layer and improved electromigration reliability |
TW559999B (en) * | 2002-05-08 | 2003-11-01 | Nec Corp | Semiconductor device having silicon-including metal wiring layer and its manufacturing method |
US6847077B2 (en) * | 2002-06-25 | 2005-01-25 | Agere Systems, Inc. | Capacitor for a semiconductor device and method for fabrication therefor |
JP3874268B2 (ja) * | 2002-07-24 | 2007-01-31 | Tdk株式会社 | パターン化薄膜およびその形成方法 |
US6831008B2 (en) * | 2002-09-30 | 2004-12-14 | Texas Instruments Incorporated | Nickel silicide—silicon nitride adhesion through surface passivation |
JP4606713B2 (ja) * | 2002-10-17 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
CN100352036C (zh) * | 2002-10-17 | 2007-11-28 | 株式会社瑞萨科技 | 半导体器件及其制造方法 |
KR20040051304A (ko) * | 2002-12-12 | 2004-06-18 | 주식회사 하이닉스반도체 | 반도체 소자의 베리어 절연막 형성방법 및 금속 배선형성방법 |
KR100483290B1 (ko) * | 2002-12-14 | 2005-04-15 | 동부아남반도체 주식회사 | 반도체 소자의 제조 방법 |
KR100482180B1 (ko) * | 2002-12-16 | 2005-04-14 | 동부아남반도체 주식회사 | 반도체 소자 제조방법 |
WO2004061931A1 (ja) * | 2002-12-26 | 2004-07-22 | Fujitsu Limited | 多層配線構造を有する半導体装置およびその製造方法 |
US20040124420A1 (en) * | 2002-12-31 | 2004-07-01 | Lin Simon S.H. | Etch stop layer |
JP4454242B2 (ja) * | 2003-03-25 | 2010-04-21 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
DE10335099B4 (de) * | 2003-07-31 | 2006-06-08 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Verbessern der Dickengleichförmigkeit von Siliziumnitridschichten für mehrere Halbleiterscheiben |
US7220665B2 (en) * | 2003-08-05 | 2007-05-22 | Micron Technology, Inc. | H2 plasma treatment |
CN1295776C (zh) * | 2003-12-24 | 2007-01-17 | 上海宏力半导体制造有限公司 | 可分别对双镶嵌工艺的中介窗与沟槽进行表面处理的方法 |
US7094705B2 (en) * | 2004-01-20 | 2006-08-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multi-step plasma treatment method to improve CU interconnect electrical performance |
US7223692B2 (en) * | 2004-04-30 | 2007-05-29 | Taiwan Semiconductor Manufacturing Co., Ltd | Multi-level semiconductor device with capping layer for improved adhesion |
US7253501B2 (en) * | 2004-08-03 | 2007-08-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | High performance metallization cap layer |
US20060046502A1 (en) * | 2004-08-27 | 2006-03-02 | Ngo Minh V | Deposition of hard-mask with minimized hillocks and bubbles |
US7138717B2 (en) * | 2004-12-01 | 2006-11-21 | International Business Machines Corporation | HDP-based ILD capping layer |
US7192855B2 (en) * | 2005-04-15 | 2007-03-20 | Freescale Semiconductor, Inc. | PECVD nitride film |
WO2007034377A2 (en) * | 2005-09-19 | 2007-03-29 | Koninklijke Philips Electronics N.V. | Composite layer having improved adhesion, and fluid focus lens incorporating same |
JP5060037B2 (ja) | 2005-10-07 | 2012-10-31 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP2007180420A (ja) | 2005-12-28 | 2007-07-12 | Fujitsu Ltd | 半導体装置の製造方法及び磁気ヘッドの製造方法 |
US7691736B2 (en) * | 2006-02-10 | 2010-04-06 | Infineon Technologies Ag | Minimizing low-k dielectric damage during plasma processing |
US7604871B2 (en) * | 2006-06-07 | 2009-10-20 | Honeywell International Inc. | Electrical components including abrasive powder coatings for inhibiting tin whisker growth |
DE102007050610A1 (de) * | 2006-10-24 | 2008-05-08 | Denso Corp., Kariya | Halbleitervorrichtung, Verdrahtung einer Halbleitervorrichtung und Verfahren zum Bilden einer Verdrahtung |
US20080258304A1 (en) * | 2007-04-23 | 2008-10-23 | Denso Corporation | Semiconductor device having multiple wiring layers |
US7709400B2 (en) * | 2007-05-08 | 2010-05-04 | Lam Research Corporation | Thermal methods for cleaning post-CMP wafers |
KR101315880B1 (ko) | 2008-07-23 | 2013-10-08 | 삼성전자주식회사 | 금속 배선 구조물 및 그 제조 방법 |
JP2009088548A (ja) * | 2008-12-01 | 2009-04-23 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
US8039920B1 (en) | 2010-11-17 | 2011-10-18 | Intel Corporation | Methods for forming planarized hermetic barrier layers and structures formed thereby |
US8758638B2 (en) * | 2011-05-10 | 2014-06-24 | Applied Materials, Inc. | Copper oxide removal techniques |
JP2013089650A (ja) * | 2011-10-14 | 2013-05-13 | Mitsubishi Heavy Ind Ltd | プラズマ処理方法 |
US9997458B2 (en) * | 2012-05-14 | 2018-06-12 | Imec Vzw | Method for manufacturing germamde interconnect structures and corresponding interconnect structures |
WO2014014907A1 (en) * | 2012-07-16 | 2014-01-23 | Mattson Technology, Inc. | Method for high aspect ratio photoresist removal in pure reducing plasma |
US9865501B2 (en) * | 2013-03-06 | 2018-01-09 | Lam Research Corporation | Method and apparatus for remote plasma treatment for reducing metal oxides on a metal seed layer |
US10443146B2 (en) | 2017-03-30 | 2019-10-15 | Lam Research Corporation | Monitoring surface oxide on seed layers during electroplating |
DE102017212272A1 (de) | 2017-07-18 | 2019-01-24 | Meyer Burger (Germany) Gmbh | Verfahren zur Erzeugung einer Haft- und Barriereschicht auf einem Substrat und zugehöriges Substrat |
US11195748B2 (en) * | 2017-09-27 | 2021-12-07 | Invensas Corporation | Interconnect structures and methods for forming same |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58207699A (ja) * | 1982-05-28 | 1983-12-03 | 株式会社日立製作所 | 配線回路基板の製造方法 |
JPS59123226A (ja) | 1982-12-28 | 1984-07-17 | Fujitsu Ltd | 半導体装置の製造装置 |
JPH05144811A (ja) | 1991-11-22 | 1993-06-11 | Hitachi Ltd | 薄膜半導体装置及びその製造方法 |
KR0126457B1 (ko) * | 1992-01-08 | 1997-12-26 | 기타오카 다카시 | 집적회로, 그 제조방법 및 그 박막형성장치 |
CA2089791C (en) * | 1992-04-24 | 1998-11-24 | Michael J. Brady | Electronic devices having metallurgies containing copper-semiconductor compounds |
US5273920A (en) | 1992-09-02 | 1993-12-28 | General Electric Company | Method of fabricating a thin film transistor using hydrogen plasma treatment of the gate dielectric/semiconductor layer interface |
US5391517A (en) * | 1993-09-13 | 1995-02-21 | Motorola Inc. | Process for forming copper interconnect structure |
JP3297220B2 (ja) | 1993-10-29 | 2002-07-02 | 株式会社東芝 | 半導体装置の製造方法および半導体装置 |
US5447887A (en) | 1994-04-01 | 1995-09-05 | Motorola, Inc. | Method for capping copper in semiconductor devices |
US5624868A (en) | 1994-04-15 | 1997-04-29 | Micron Technology, Inc. | Techniques for improving adhesion of silicon dioxide to titanium |
US5818071A (en) | 1995-02-02 | 1998-10-06 | Dow Corning Corporation | Silicon carbide metal diffusion barrier layer |
US5659201A (en) | 1995-06-05 | 1997-08-19 | Advanced Micro Devices, Inc. | High conductivity interconnection line |
US5614765A (en) * | 1995-06-07 | 1997-03-25 | Advanced Micro Devices, Inc. | Self aligned via dual damascene |
US5659868A (en) | 1995-12-11 | 1997-08-19 | Xerox Corporation | Pressure roll having a flat shaft for use in a heat and pressure fuser apparatus |
EP0793271A3 (de) * | 1996-02-22 | 1998-12-02 | Matsushita Electric Industrial Co., Ltd. | Halbleiterbauelement mit Metallsilizidfilm und Verfahren zu seiner Herstellung |
US5885896A (en) * | 1996-07-08 | 1999-03-23 | Micron Technology, Inc. | Using implants to lower anneal temperatures |
JP3463979B2 (ja) | 1997-07-08 | 2003-11-05 | 富士通株式会社 | 半導体装置の製造方法 |
US6249055B1 (en) * | 1998-02-03 | 2001-06-19 | Advanced Micro Devices, Inc. | Self-encapsulated copper metallization |
US6111301A (en) * | 1998-04-24 | 2000-08-29 | International Business Machines Corporation | Interconnection with integrated corrosion stop |
JP4044236B2 (ja) * | 1999-03-11 | 2008-02-06 | 株式会社東芝 | 半導体装置の製造方法 |
US20030008493A1 (en) * | 2001-07-03 | 2003-01-09 | Shyh-Dar Lee | Interconnect structure manufacturing |
-
1999
- 1999-01-04 US US09/225,530 patent/US6255217B1/en not_active Expired - Lifetime
- 1999-12-10 SG SG9906335A patent/SG82045A1/en unknown
- 1999-12-10 KR KR1019990056470A patent/KR100347743B1/ko not_active IP Right Cessation
- 1999-12-13 CN CNB99126150XA patent/CN1134049C/zh not_active Expired - Lifetime
- 1999-12-22 JP JP36394999A patent/JP3398635B2/ja not_active Expired - Lifetime
- 1999-12-24 TW TW088122855A patent/TW430867B/zh not_active IP Right Cessation
- 1999-12-27 US US09/472,346 patent/US6261951B1/en not_active Expired - Lifetime
- 1999-12-30 DE DE19963864A patent/DE19963864A1/de not_active Ceased
-
2001
- 2001-05-29 US US09/866,937 patent/US6593660B2/en not_active Expired - Lifetime
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002029892A2 (en) | 2000-10-03 | 2002-04-11 | Broadcom Corporation | High-density metal capacitor using dual-damascene copper interconnect |
EP1328973A2 (de) * | 2000-10-03 | 2003-07-23 | Broadcom Corporation | Metallkondensator hoher dichte mittels einer doppel-damaszener kupferleitungsverdrahtung hergestellt |
WO2002037559A2 (en) * | 2000-11-02 | 2002-05-10 | Advanced Micro Devices, Inc. | Low temperature hillock suppression method in integrated circuit interconnects |
WO2002037559A3 (en) * | 2000-11-02 | 2003-01-09 | Advanced Micro Devices Inc | Low temperature hillock suppression method in integrated circuit interconnects |
DE10059143A1 (de) * | 2000-11-29 | 2002-06-13 | Advanced Micro Devices Inc | Oberflächenbehandlungs- und Deckschichtverfahren zur Herstellung einer Kupfergrenzfläche in einem Halbleiterbauteil |
DE10059143B4 (de) * | 2000-11-29 | 2006-12-28 | Advanced Micro Devices, Inc., Sunnyvale | Oberflächenbehandlungs- und Deckschichtverfahren zur Herstellung einer Kupfergrenzfläche in einem Halbleiterbauteil |
DE10150822A1 (de) * | 2001-10-15 | 2003-04-30 | Advanced Micro Devices Inc | Verfahren zum Entfernen oxidierter Bereiche auf einer Grenzfläche einer Metalloberfläche und einer Deckschicht in einer Halbleitermetallisierungsschicht |
DE10150822B4 (de) * | 2001-10-15 | 2007-01-25 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Entfernen oxidierter Bereiche auf einer Grenzfläche einer Metalloberfläche |
DE10345453A1 (de) * | 2003-09-30 | 2005-05-04 | Infineon Technologies Ag | Integrierte Schichtstapel-Anordnung, optischer Sensor und Verfahren zum Herstellen einer integrierten Schichtstapel-Anordnung |
US7545016B2 (en) | 2003-09-30 | 2009-06-09 | Infineon Technologies Ag | Integrated layer stack arrangement, optical sensor and method for producing an integrated layer stack arrangement |
DE10345453B4 (de) * | 2003-09-30 | 2009-08-20 | Infineon Technologies Ag | Verfahren zum Herstellen eines optischen Sensors mit einer integrierten Schichtstapel-Anordnung |
Also Published As
Publication number | Publication date |
---|---|
JP3398635B2 (ja) | 2003-04-21 |
US6261951B1 (en) | 2001-07-17 |
US20010053591A1 (en) | 2001-12-20 |
KR100347743B1 (ko) | 2002-08-09 |
US6593660B2 (en) | 2003-07-15 |
CN1259762A (zh) | 2000-07-12 |
SG82045A1 (en) | 2001-07-24 |
US6255217B1 (en) | 2001-07-03 |
CN1134049C (zh) | 2004-01-07 |
JP2000200832A (ja) | 2000-07-18 |
KR20000052450A (ko) | 2000-08-25 |
TW430867B (en) | 2001-04-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE19963864A1 (de) | Plasmabehandlung zur Verbesserung der Haftung anorganischer Dielektrika auf Kupfer | |
DE102005057075B4 (de) | Halbleiterbauelement mit einer Kupferlegierung als Barrierenschicht in einer Kupfermetallisierungsschicht und Verfahren zu dessen Herstellung | |
DE69534636T2 (de) | Halbleitervorrichtung und deren Herstellungsverfahren | |
DE19620022C2 (de) | Verfahren zur Herstellung einer Diffusionssperrmetallschicht in einer Halbleitervorrichtung | |
DE102007004867B4 (de) | Verfahren zum Erhöhen der Zuverlässigkeit von kupferbasierten Metallisierungsstrukturen in einem Mikrostrukturbauelement durch Anwenden von Aluminiumnitrid | |
DE60022857T2 (de) | Verfahren zur Herstellung eines Halbleiterbauelements | |
DE60023573T2 (de) | Verfahren zur Herstellung eines Kondensators mit Tantalpentoxid in einem integrierten Schaltkreis | |
DE102005057057B4 (de) | Verfahren zur Herstellung einer isolierenden Deckschicht für eine Kupfermetallisierungsschicht unter Anwendung einer Silanreaktion | |
DE69832226T2 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung mit Aluminium-Kontakten oder -vias | |
DE102005035740A1 (de) | Verfahren zur Herstellung einer isolierenden Barrierenschicht für eine Kupfermetallisierungsschicht | |
DE4214091C2 (de) | ||
DE19629886A1 (de) | Verfahren zur Herstellung eines Halbleiterbauelements | |
DE3901114A1 (de) | Verfahren zur herstellung einer halbleitervorrichtung | |
DE4337889B4 (de) | Verfahren zum Herstellen eines Kondensators in einer Halbleiterspeichervorrichtung | |
DE19844451A1 (de) | Sperrschicht und Herstellungsverfahren dafür | |
DE10224167B4 (de) | Verfahren zur Herstellung einer Kupferleitung mit erhöhter Widerstandsfähigkeit gegen Elektromigration in einem Halbleiterelement | |
DE60005875T2 (de) | Herstellungsverfahren für einen porösen Siliziumdioxid-Film | |
DE102006056624B4 (de) | Verfahren zur Herstellung einer selbstjustierten CuSiN-Deckschicht in einem Mikrostrukturbauelement | |
DE102005056262A1 (de) | Verfahren zum Herstellen einer Schichtanordnung, Verfahren zum Herstellen eines elektrischen Bauelementes, Schichtanordnung und elektrisches Bauelement | |
DE3414781A1 (de) | Vielschicht-verbindungsstruktur einer halbleitereinrichtung | |
DE102008049720B4 (de) | Verfahren zum Passivieren freigelegter Kupferoberflächen in einer Metallisierungsschicht eines Halbleiterbauelements | |
DE10339990B4 (de) | Verfahren zur Herstellung einer Metallleitung mit einer erhöhten Widerstandsfähigkeit gegen Elektromigration entlang einer Grenzfläche einer dielektrischen Barrierenschicht mittels Implantieren von Material in die Metalleitung | |
DE102007053600A1 (de) | Verfahren zur Herstellung eines Metalls direkt auf einer leitenden Barrierenschicht durch elektrochemische Abscheidung unter Anwendung einer sauerstoffarmen Umgebung | |
DE10327618B4 (de) | Verfahren zur Ausbildung von Aluminiummetallverdrahtungen | |
DE10085212B4 (de) | Dielektrische Schicht, integrierte Schaltung und Verfahren zu deren Herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8131 | Rejection |