KR20140113611A - 반도체 디바이스 내에 상호접속부를 생성하는 방법 - Google Patents

반도체 디바이스 내에 상호접속부를 생성하는 방법 Download PDF

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로이 샤비브
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Abstract

피가공물 상에 상호접속부를 생성하기 위한 방법은 피쳐를 갖는 피가공물 기판을 획득하는 단계, 피쳐 내에 전도층을 퇴적하여, 피쳐를 부분적으로 또는 완전하게 충전하는 단계, 피쳐가 금속 전도층에 의해 부분적으로 충전되는 경우, 구리 필을 퇴적하여 피쳐를 완전하게 충전하는 단계, 구리 오버버든을 도포하는 단계, 피가공물을 열처리하는 단계, 및 오버버든을 제거하여, 기판 및 금속화된 피쳐를 노출하는 단계를 포함한다.

Description

반도체 디바이스 내에 상호접속부를 생성하는 방법{METHODS FOR PRODUCING INTERCONNECTS IN SEMICONDUCTOR DEVICES}
반도체 디바이스를 제조하는 방법
본 발명은 반도체 디바이스 내에 상호접속부를 생성하는 방법에 관한 것이다. 그러한 상호접속부들은 전기 도금 후에 열 확산을 행함으로써 피가공물 피쳐들(workpiece features) 내에 퇴적되는 선택된 금속들 및 금속 합금들로 구성될 수 있다. 그러한 상호접속부들은 트렌치들 또는 비아들 위에 놓인 선택적인 금속 캡들을 포함할 수 있다. 그러한 상호접속부들은 또한 비아 위에 에치 스톱을 도금하여 얼라인먼트 톨러런트 비아(alignment-tolerant via)를 생성하는 것을 포함할 수 있다.
집적 회로(IC)는 기판 위에 놓인 유전체 재료의 층들 내에 또는 그러한 층들 상에 형성되는 다양한 반도체 디바이스들을 포함한다. 유전체 층들 내에 또는 유전체 층들 상에 형성될 수 있는 그러한 디바이스들은 MRS 트랜지스터, 바이폴라 트랜지스터, 다이오드 및 확산 저항을 포함한다. 유전체 재료 내에 또는 유전체 재료 상에 형성될 수 있는 다른 디바이스들은 박막 저항 및 커패시터를 포함한다. 금속 라인들이 반도체 디바이스들을 상호접속하여, 그러한 디바이스들에 전력을 공급하고, 그러한 디바이스들이 정보를 공유 및 교환할 수 있게 해 준다. 그러한 상호접속부들은 유전체 층 내에서 디바이스들 간에 수평으로 연장되는 것은 물론, 유전체 층들 사이에서 수직으로도 연장된다. 이러한 금속 라인들은 일련의 상호접속부들에 의해 서로 접속된다. 전기 상호접속부들 또는 금속 라인들이 먼저 유전체 층들에 패터닝되어, 수직 및 수평의 리세스 피쳐들(recessed features)(비아 및 트렌치)을 형성하며, 이들은 후속하여 금속으로 충전된다. 유전체 내에 존재하는 금속 충전 라인들(metal-filled lines)을 포함하는 결과적인 층은 금속화 층(metallization layer)이라고 지칭된다.
다음으로, 제1 금속화 층의 최상부에 제2 금속화 층이 마찬가지로 형성되고, 2개의 금속화 층 사이에 상호접속부들이 형성된다. 복수의 상호접속부에 의해 서로 전기 접속되는 수 개의 금속화 층을 포함하는 스택이 이러한 프로세스를 이용하여 형성될 수 있다. 이러한 프로세스는 다마신 프로세싱(Damascene processing)으로서 알려져 있다. 다마신 프로세싱은 전형적으로 금속화 금속으로서 구리(Cu)를 이용한다. 그러나, 알루미늄(Al), 코발트(Co), 니켈(Ni), 금(Au), 은(Ag), 망간(Mn), 주석(Sn) 및 그들의 합금을 포함하는 다른 금속들도 이용될 수 있다.
예를 들어 구리로 금속 상호접속부 또는 라인을 형성하는 통상적인 프로세스는 수 개의 단계를 필요로 한다. 처음에, 수직 및 수평 피쳐들(비아 및 트렌치)이 유전체 기판 내에 패터닝되고 형성된다. 결국에, 비아 및 트렌치는 구리로 충전되지만, 그 전에 배리어 층 및 시드 층(seed layer)이 피쳐에 도포된다. 구리는 유전체 재료 내로 확산되는 경향이 있으므로, 유전체 재료로부터 구리 퇴적물을 분리하기 위해 배리어 층들이 이용된다. 주변 유전체 재료 내로의 구리 확산은 라인-대-라인 누설(line-to-line leakages)을 야기하고, 결국에는 반도체 디바이스의 고장을 야기한다. 그러한 것으로서, 구리 라인을 확산 배리어로 완전히 둘러싸거나 캡슐화하는 것이 보통이다. 그러나, 금속화를 위해 다른 금속이 이용되는 경우에는, 배리어 층들이 필요하지 않을 수 있음을 알아야 한다. 배리어 층들은 전형적으로 내화성 금속(refractory metal) 또는 내화성 화합물(refractory compound), 예를 들어 티타늄(Ti), 탄탈륨(Ta), 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN) 등으로 만들어진다. 배리어 층은 통상적으로 물리적 기상 증착(PVD)이라고 지칭되는 퇴적 기법을 이용하여 형성되지만, 화학적 기상 증착(CVD)또는 원자 층 적층(ALD)과 같은 다른 퇴적 기법을 이용하여서도 형성될 수 있다.
배리어 층 상에 시드 층이 퇴적될 수 있다. 시드 층의 목적은 배리어 층 위에서의 더 균일한 전기 도금을 가능하게 하는 저저항 전기 경로를 제공하는 것; 및/또는 구리 또는 다른 트렌치 또는 비아 재료가 배리어 층에 더 양호하게 부착되는 것을 보조하여, 그 위를 도금할 연속적인 도금가능한 막(platable film)을 제공하는 것일 수 있다. 그러한 것으로서, 시드 층은 구리 망간, 구리 코발트 또는 구리 니켈과 같은 구리 또는 구리 합금으로 구성될 수 있다. 시드 층은 또한 알루미늄 또는 알루미늄 합금으로 구성될 수 있다. 또한, 구리 시드 층 퇴적을 위해 PVD를 이용하는 것과 같이, 시드 층을 퇴적하기 위한 다양한 선택안들이 존재한다. 시드 층은 또한 CVD 또는 ALD와 같은 다른 퇴적 기법들을 이용하여 형성될 수 있다.
시드 층은 스택 막, 예를 들어 라이너 층 및 PVD 시드 층일 수 있다. 라이너 층은 불연속적 시드 문제(discontinuous seed issues)를 완화하고 배리어 층에 대한 PVD 시드의 부착을 개선하기 위해, 배리어 층 상에, 또는 배리어 층과 PVD 시드 층 사이에 이용되는 재료이다. 라이너 층은 전형적으로 루테늄(Ru), 백금(Pt), 팔라듐(Pd) 및 오스뮴(Os)과 같은 귀금속으로 구성된다. 라이너는 또한 Co 또는 Ni로 구성될 수 있다. 현재, 라이너를 만들기 위해 CVD Ru 및 CVD Co가 흔하게 이용되지만; 라이너 층은 ALD 또는 PVD와 같은 다른 퇴적 기법들을 이용하여 형성될 수 있다.
또한, 시드 층은 제2 시드 층일 수 있는데, 이것은 전형적으로 Ru, Pt, Pd 또는 Os와 같은 귀금속으로 형성된다는 점에서 라이너 층과 유사하다. 그러나, Co 및 Ni, 그리고 흔하게는 CVD Ru 및 CVD Co를 포함하는 다른 재료들이 이용될 수 있다. 시드 및 라이너 층에서와 같이, 제2 시드 층들은 또한 ALD, PVD 또는 다른 퇴적 기법들을 이용하여 형성될 수 있다. 제2 시드 층이 실제로는 시드 층의 역할을 하는 반면에, 라이너 층은 배리어 층과 PVD 시드 층 사이의 중간 층이라는 점에서, 제2 시드 층은 라이너 층과 다르다.
시드 층이 퇴적된 후, 피쳐는 예를 들어 산성 퇴적 화학 반응 하에서의 전기 화학적 퇴적(electrochemical deposition under acid deposition chemistry)("ECD")을 이용하여 구리로 충전될 수 있다. 종래의 ECD 구리 산성 화학 반응은 예를 들어 구리 황산염, 황산, 염산 및 유기물 첨가제(예를 들어, 가속제, 억제제 및 레벨러)를 포함할 수 있다. 구리의 전기 화학적 퇴적은 구리 금속화 층을 퇴적하기 위한 비용 효율적인 방식인 것으로 밝혀졌다. 경제적으로 실용적인 것 외에도, ECD 기법은 상호접속되는 구조물들에 기계적 및 전기적으로 적합한, 실질적으로 "상향식(bottom up)"(예를 들어, 논-컨포멀(nonconformal))인 금속 필(metal fill)을 제공한다.
IC 기술 발전에서의 장기적인 목표는 IC 치수의 축소였다. IC 치수의 그러한 축소는 보다 더 고속의 IC 성능을 얻는 데에 중요한 것이다. IC 성능의 증가는 통상적으로 디바이스 면적의 감소 및/또는 디바이스 밀도의 증가를 수반한다. 디바이스 밀도에 있어서의 증가는 상호접속부들을 형성하는 데에 이용되는 비아 및 트렌치 치수(폭)에 있어서의 감소를 필요로 한다. 그러나, 웨이퍼 상의 피쳐 치수가 감소함에 따라, 부정적인 결과들이 나타나게 되었다. 예를 들어, 크기가 감소된 피쳐들은 더 낮은 신뢰도의 상호접속부들을 야기할 수 있다.
상호접속부를 만들기 위한 종래의 구리 필은 특히 30nm 미만의 크기를 갖는 피쳐들 내에 보이드들(voids)을 야기할 수 있다. 종래의 구리 퇴적을 이용하여 형성되는 보이드의 유형의 일례로서, 피쳐의 개구가 핀치 오프(pinch off)될 수 있다. 또한, 다른 유형의 보이드는 작은 피쳐들 내에서 종래의 구리 충전 프로세스를 이용하는 것에 기인할 수 있다. 그러한 보이드, 및 종래의 구리 충전 기법을 이용하여 형성되는 퇴적물의 다른 고유 특성은 상호접속부의 저항을 증가시킬 수 있고, 그에 의해 디바이스의 전기적 성능을 둔화시키고, 구리 상호접속부의 신뢰도를 감소시킨다.
계속하여 감소하고 있는 상호접속부들의 축소의 또 다른 결과는 일렉트로마이그레이션 실패이다. 일렉트로마이그레이션은 상호접속부 내의 구리를 재분산시키고, 유전체 공간 내로 확장될 수 있는 압출(extrusions)을 만들어낸다. 일반적으로, 일렉트로마이그레이션은 전도성 라인의 금속 원자들이 회로가 동작 중일 때의 높은 전류 밀도에 종속될 때에 발생한다. 전류 밀도가 충분히 높다면, 금속 원자들은 전자 흐름의 방향으로 이동하고, 그에 의해 보이드들을 형성하며, 그러한 보이드들에서, 금속 이온들이 이탈하고, 금속 상호접속부의 길이를 따라 금속 또는 유전체 배리어 외부로 돌출되는 금속 재료로 구성된 압출부를 형성한다. 보이드는 구리 상호접속부가 개수가 적어지게 하고(thin out), 결국에는 완전하게 분리하게 하여, 개방 회로를 야기한다. 더욱이, 압출부들은 구리 금속이 구리 상호접속부를 지나 인접 구리 라인 내로 연장하게 할 수 있고, 그에 의해 단락 회로를 야기한다.
집적 회로의 소형화가 증가함에 따라, 구리 상호접속부에서는 일렉트로마이그레이션으로 인한 상호접속부의 고장 가능성이 증가하는데, 왜냐하면 더 작은 보이드들에 의해 고장이 야기되기 때문이다. 이것은 일렉트로마이그레이션 고장에 대한 개선책이 필요하게 한다.
보이드가 금속 라인 내에서 성장하기 시작하고 나면, 그 지점에서 전도성 금속들은 더 좁아지기 시작한다. 좁아진 위치에서는 전도체 단면의 감소로 인해, 라인을 통한 전류 밀도가 증가한다. 결과적으로, 줄 발열(Joule heating)로 인해 상호접속부 온도가 증가한다. 상호접속부의 온도가 상승함에 따라, 보이드의 성장이 가속되고, 그에 의해 결국에는 개방 회로를 야기하는 악순환으로 이어진다.
일렉트로마이그레이션을 감소시키거나 최소화하기 위한 해법 중 하나는 구리 필 위에 금속 캡을 도포하는 것이다. 그러나, 금속 캡을 생성하는 프로세스는 시간 소모적이고 비용이 많이 든다. 아마도 더 중요하게는, 금속 캡을 생성하는 기존 방법들에서, 금속 라인들 사이에서 연장하는 금속 잔류물이 남아있을 수 있어서, 결국에는 단락 회로 또는 다른 고장이 발생하게 한다.
금속 캡을 형성하는 한 방법에서, 피쳐의 측벽 및 바닥 표면에 금속 라이너가 퇴적된 후, 금속 층이 금속 라이너에 전기도금되어, 예를 들어 구리로 피쳐를 충전한다. 전형적으로, 금속층은 피쳐가 존재하는 유전체 층 위에 놓인다. 그러한 것으로서, 유전체 표면의 최상부 층과 공동 연장(coextensive)되도록 금속 라이닝을 평탄화할 필요가 있다. 이것은 예를 들어 화학적 기계적 연마(CMP)에 의해 수행될 수 있다. 그 결과로서, 금속 층의 최상부 표면은 이제는 유전체 층의 최상부 표면과 실질적으로 동일 평면 상에 있다.
다음으로, 금속 라이너 및 유전체 층에 대해 선택적인 에칭 프로세스에 의해 유전체 층의 최상부 표면의 레벨 아래로 금속 라인이 리세스된다. 이러한 방식에서, 금속 라인의 표면으로부터 재료를 제거하는 것에 관하여, 금속 라이너 및 유전체 층의 제거량은 중요하지 않다. 다음으로, 금속 라이너의 측벽들의 최상부 에지들과, 금속 라인의 리세스된 표면 위에, 그리고 유전체 층의 최상부 표면 위에 캡 층이 퇴적된다. 전형적으로, 캡 층의 두께는 약 5nm 내지 약 100nm이지만, 더 흔하게는 약 12nm 내지 약 50nm이다. 다음으로, 캡의 최상부 표면이 유전체 층의 최상부 표면과 공동 연장되도록, 추가의 평탄화 프로세스가 수행된다.
상호접속부를 위해 이용되는 구리 또는 다른 전도체 상의 금속 캡을 달성하기 위한 다른 프로세스에서, 유전체 재료 내에 형성된 피쳐 내에 구리가 다르게 도금되거나 퇴적된 후, 웨이퍼는 예를 들어 CMP 프로세싱에 의해 평탄화된다. 그 후, 얇은 금속 블랭킷 필름(예를 들어, Ta 또는 TaN)이 구리 라인들 및 유전체 층 위에 퇴적된다. 다음으로, 금속 블랭킷 필름 위에 추가의 얇은 유전체 캡이 형성된다. 다음으로, 얇은 유전체 캡 위에 포토레지스트 코팅이 퇴적되고, 리소그래피 마스크를 이용하여 리소그래피 노광 프로세스가 수행된다. 이러한 방식으로, 구리 라인들 사이의 Ta/TaN 금속 캡이 에칭으로 제거되어, 구리 라인들 위에만 금속 캡을 남긴다. 그러나, 이러한 프로세스에서 드물지 않게, 구리 라인들 사이에 잔류물이 남겨질 수 있고, 특히 라인들이 점점 더 얇아짐에 따라, 이것은 결국에는 라인들의 단락, 또는 다른 신뢰도 문제를 야기할 수 있다.
물론, 구리 금속화의 단점들을 해결하는 한가지 방식은 구리 합금, 또는 구리 외의 금속, 예를 들어 Co, Ni, Mn, Sn, Au, Ag, Al 또는 그들의 합금을 이용하는 것이다. 작은 피쳐들 내에 이러한 금속들을 도금하거나 다르게 퇴적하는 것은, 구리를 도금하는 것에서와 같이, 보이드들을 포함하는 결함들의 형성으로 인한 저품질의 상호접속부를 야기할 수 있다. 위에서 언급한 바와 같이, 이러한 보이드들은 반도체 회로의 성능을 감소시킬 수 있고, 또한 금속 상호접속부의 신뢰도를 감소시킬 수 있다.
IC 디바이스 밀도를 증가시키는 것의 다른 결과는, 인접한 반도체 층들 내의 상호접속부들을 피하는 것이 더 어려워진다는 것이다. 결과로서, 상호접속부들에 대해 반도체 디바이스들 및/또는 피쳐들을 위치시킬 때, 기존의 층 상의 상호접속부들을 없애는 것이 어렵다. 얼라인먼트 톨러런트 비아들이 상호접속부들 내에 통합될 수 있으면 바람직할 것이다.
본 발명은 상술한 쟁점들을 다루고, 반도체 제조에서 이용되는 상호접속부들의 개선된 성능 및 신뢰도를 제공한다.
본 개요는 이하의 상세한 설명에서 더 기술되는 개념들 중 선택된 것들을 단순한 형태로 소개하기 위해 제공된 것이다. 본 개요는 청구되는 발명의 주제의 핵심적인 특징을 식별하도록 의도된 것이 아니며, 청구되는 발명의 주제의 범위를 결정하는 데에 도움을 주기 위해 이용되도록 의도된 것이 아니다.
피가공물(workpiece) 내에 상호접속부를 형성하기 위한 방법은, 피쳐(feature)를 갖는 피가공물 기판을 획득하는 단계, 피쳐 내에 금속 전도층을 퇴적하여, 피쳐를 부분적으로 또는 완전하게 충전하는 단계, 피쳐가 전도층에 의해 부분적으로 채워지는 경우, 금속 필(metal fill)을 퇴적하여 피쳐의 충전을 완료하는 단계, 구리 또는 다른 금속 오버버든(overburden)을 도포하는 단계, 피가공물을 어닐링하는 단계, 및 CMP를 이용하여 오버버든을 제거하고 피가공물의 높이를 감소시켜, 기판 및 금속화된 피쳐를 노출하는 단계를 포함한다.
본 발명의 다른 양태에 따르면, 전도층을 위한 금속은 구리, 코발트, 니켈, 금, 은, 망간, 주석, 알루미늄 및 그들의 합금으로 구성된 그룹으로부터 선택된다.
본 발명의 다른 양태에 따르면, 전도층은 피쳐를 부분적으로 충전하고; 구리 또는 다른 금속 오버버든이 도포되기 전에, 금속 합금층을 퇴적하여 피쳐를 부분적으로 더 충전하거나 완전하게 충전한다.
본 발명의 다른 양태에 따르면, 피가공물의 어닐링은 합금 재료가 피쳐의 상부로 확산되는 것을 제한하기 위해 제어된 방식으로 수행된다.
본 발명의 다른 양태에 따르면, 피가공물의 어닐링은 금속층의 합금이 피쳐 전체로 균일하게 확산되게 하도록 수행된다.
본 발명의 다른 양태에서, 전도층의 피쳐 내로의 역류를 유도하여 컨포멀 전도층을 생성하기 위해, 피가공물이 열처리된다.
다른 양태에서, 본 발명은 피가공물 내의 피쳐를 충전하기 위한 방법을 제공하는데, 이 방법은 상호접속부를 위한 피쳐를 포함하는 피가공물 기판을 획득하는 단계, 피쳐 내에 금속 전도층을 퇴적하여, 피쳐를 부분적으로 또는 완전하게 충전하는 단계, 피쳐가 금속 전도층에 의해 부분적으로 채워지는 경우, 금속 필을 퇴적하는 단계, 피쳐를 덮는 것을 포함하여, 피가공물에 금속 오버버든을 도포하는 단계, 피가공물을 어닐링하기 위한 조건들 하에서 피가공물을 열처리하는 단계, 및 CMP를 이용하여 오버버든을 제거하고, 기판의 상부 표면을 노출하는 단계를 포함한다.
본 발명의 다른 양태에 따르면, 전도층은 피쳐를 부분적으로 충전하고, 다음으로 금속 필 또는 금속 오버버든이 도포되기 전에 금속 합금이 퇴적되어 피쳐를 부분적으로 더 충전하거나 완전하게 충전한다.
본 발명의 다른 양태에서, 금속 합금층은 에치 스톱 재료이다.
본 발명의 다른 양태에서, 금속 합금은 구리 합금, 코발트 합금, 니켈 합금, 금 합금, 은 합금, 망간 합금, 주석 합금, 및 알루미늄 합금으로 구성되는 그룹으로부터 선택된다.
본 발명의 상술한 양태들과 그에 수반되는 이점들 중 다수는 첨부 도면들과 함께 이하의 상세한 설명을 참조하는 것에 의해 더 잘 이해될 수 있으므로 더욱 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시예의 초기 프로세스 단계들 및 예시적인 피쳐 전개를 도시한 개략적인 흐름도이다.
도 2는 종래 기술의 프로세스들 및 본 발명의 실시예들에 따른 프로세스들과 함께 이용될 수 있는 예시적인 초기 프로세스 단계들의 비교 차트이다.
도 3은 배리어 퇴적 및 시드 퇴적을 포함하여 종래 기술의 메인 다마신 프로세스를 이용하는 초기 프로세스 단계들 및 예시적인 피쳐 전개를 도시한 개략적인 프로세스 도이다.
도 4는 배리어 퇴적, 시드 퇴적 및 ECD 시드 퇴적을 포함하여 종래 기술의 SLE(ECD 시드로서도 알려져 있음) 프로세스를 이용하는 초기 프로세스 단계들 및 예시적인 피쳐 전개를 도시한 개략적인 프로세스 도이다.
도 5는 배리어 퇴적, 제2 시드 퇴적 및 ECD 시드 퇴적을 포함하여 종래 기술의 ECD 시드 프로세스를 이용하는 초기 프로세스 단계들 및 예시적인 피쳐 전개를 도시한 개략적인 프로세스 도이다.
도 6은 배리어 퇴적, 제2 시드 퇴적 및 플래시 퇴적을 포함하여 플래시 층을 이용한 제2 시드 프로세스 상에서의 종래 기술의 퇴적을 이용하는 초기 프로세스 단계들 및 예시적인 피쳐 전개를 도시한 개략적인 프로세스 도이다.
도 7은 ECD 시드 "플러스" 프로세스를 포함하는 본 발명의 다수의 예시적인 실시예들의 프로세스 단계들 및 예시적인 피쳐 전개를 도시한 개략적인 프로세스 도이다.
도 8은 도 1-7에 도시된 초기 단계들에 대한 후속 프로세스 단계들을 도시하는 개략적인 프로세스 도이며, 여기에서 본 프로세스는 듀얼 다마신 구조물 상에 선택된 금속 캡을 도포하기 위해 이용된다.
도 9는 브론즈 또는 다른 합금 상호접속부들의 퇴적을 도시하는, 도 8에 도시된 것과 유사한 개략적인 프로세스 도이다.
도 10은 코발트 또는 코발트 합금 상호접속부들의 퇴적을 위한 프로세스 시퀀스를 도시하는 본 발명의 다른 방법을 도시한 개략적인 프로세스 도이다.
도 11a - 도 11g는 도 8-10과 유사하지만 얼라인먼트 톨러런트 비아의 생성을 수반하는 싱글 다마신 구조에 적용가능한 개략적인 프로세스 도이다.
도 12는 추가의 금속화 층이 위에 놓여있는 얼라인먼트 톨러런트 비아를 생성하는 데 있어서의 본 발명의 방법의 결과들을 도시하는 구조물의 개략도이다.
본 발명의 실시예들은 반도체 웨이퍼와 같은 피가공물, 피가공물을 프로세싱하기 위한 디바이스 또는 프로세싱 어셈블리, 및 그것을 프로세싱하는 방법에 관한 것이다. 피가공물, 웨이퍼 및 반도체 웨이퍼라는 용어는 반도체 웨이퍼 및 다른 기판 또는 웨이퍼, 유리, 마스크 및 광학 또는 메모리 매체, MEMS 기판, 또는 미소 전기(micro-electric), 미소 기계(micro-mechanical) 또는 미소 전기-기계(microelectro-mechanical) 디바이스를 갖는 임의의 평범한 매체 또는 물건(article)을 의미한다.
여기에 설명된 프로세스들은 트렌치 및 비아를 포함하는 피가공물의 피쳐들 내에 상호접속부들을 생성하기 위해 이용될 것이다. 본 발명의 일 실시예에서, 프로세스는 작은 피쳐 상호접속부, 예를 들어 30nm 미만의 폭 또는 직경을 갖는 피쳐를 생성하기 위해 이용될 수 있다. 그러나, 본 발명의 프로세스는 어떠한 피쳐 크기에라도 적용가능함을 알아야 한다. 본 출원에 논의되는 치수 크기들은 피쳐의 상부 개구에서의 에칭 후 피쳐 치수들(post-etch feature dimensions)이다. 여기에 설명되는 프로세스들은 예를 들어 다마신 응용(싱글 및 더블 다마신 응용 둘 다)에서, 다양한 형태의 구리, 코발트, 니켈, 금, 은, 망간, 주석, 알루미늄 및 합금 퇴적으로 적용될 수 있다. 본 발명의 실시예들에서, 다마신 피쳐는 30nm 미만, 약 5 내지 30nm 미만, 약 10 내지 30nm 미만, 약 15 내지 약 20nm 미만, 약 20 내지 30nm 미만, 20nm 미만, 10nm 미만, 및 약 5 내지 약 10nm의 크기를 갖는 피쳐들로 구성되는 그룹으로부터 선택될 수 있다.
여기에서 이용될 때의 "마이크로-피쳐 피가공물(micro-feature workpiece)" 및 "피가공물"과 같은 설명적인 용어들은 프로세싱 내에서 주어진 지점에 사전에 퇴적되고 형성된 모든 구조 및 층을 포함하며, 도면들에 도시된 대로의 구조들 및 층들만으로 한정되지 않음을 알아야 한다.
본 출원에서는 개괄적으로 금속 퇴적(metal deposition)이라고 설명되지만, "금속"이라는 용어는 금속 합금도 고려한다는 점을 알아야 한다. 그러한 금속 및 금속 합금은 시드 층을 형성하거나 피쳐를 완전하게 또는 부분적으로 충전하기 위해 이용될 수 있다. 예시적인 구리 합금은 구리 망간 및 구리 알루미늄을 포함할 수 있지만, 그에 한정되지는 않는다. 제한이 아닌 예로서, 합금 조성비는 제1 합금 금속(예를 들어, Cu, Co, Ni, Ag, Au, Mn, Sn 또는 Al)에 비교하여, 약 0.5% 내지 약 6%의 제2 합금 금속의 범위 내에 있을 수 있다.
위에서 설명된 바와 같이, 금속 상호접속부들의 종래의 제조는 금속이 유전체 재료 내로 확산하는 것을 방지하기 위해, 유전체 재료 상에 배리어 층을 적절하게 퇴적하는 것을 포함할 수 있다. 적절한 배리어 층은 예를 들어 Ta, Ti, TiN, TaN, Mn, 또는 MnN을 포함할 수 있다. 적절한 배리어 퇴적 방법은 PVD, ALD 및 CVD를 포함할 수 있지만, PVD가 배리어 층 퇴적을 위한 가장 흔한 프로세스이다. 배리어 층은 전형적으로 유전체 재료로부터 구리 또는 구리 합금을 분리시키기 위해 이용되지만; 다른 금속 상호접속부의 경우에서는, 확산이 문제가 되지 않을 수 있고, 따라서 배리어 층은 요구되지 않을 수 있음을 알아야 한다.
선택적인 시드 층 퇴적이 배리어 층 퇴적에 후속할 수 있다. 피쳐 내에 금속을 퇴적하는 경우에서, 시드 층을 위한 수 개의 옵션이 존재한다. 위에서 설명된 바와 같이, 시드 층은 (1) 시드 층(제한이 아닌 예로서, PVD 구리 시드 층), (2) 라이너 층 및 시드 층으로 구성되는 스택 막(제한이 아닌 예로서, CVD Ru 라이너 층 및 PVD 구리 시드 층), 또는 (3) 제2 시드 층(제한이 아닌 예로서, CVD 또는 ALD Ru 제2 시드 층)일 수 있다. 그러나, 이러한 예시적인 시드 층을 퇴적하는 다른 방법들도 본 발명에 의해 고려될 수 있음을 알아야 한다.
시드 층은 구리, 코발트, 니켈, 금, 은, 망간, 주석, 알루미늄, 루테늄 및 그들의 합금과 같은 금속 층일 수 있다.
위에서 논의된 바와 같이, 라이너 층은 대안적인 시드로서 이용되거나, 또는 불연속 시드 문제를 완화하고 시드 층의 부착을 개선하는 것을 돕기 위한 재료이다. 전형적으로, 라이너는 Ru, Pt, Pd 및 Os와 같은 귀금속이지만, 그 목록은 Co 및 Ni도 포함할 수 있다. 현재, CVD Ru 및 CVD Co가 흔한 라이너이지만; 라이너 층은 PVD 또는 ALD와 같은 다른 퇴적 기법들을 이용하여서도 형성될 수 있다. 라이너 층의 두께는 다마신 응용에 대해 약 5 옹스트롬 내지 50 옹스트롬의 범위 내에 있을 수 있다.
위에서 논의된 바와 같이, 제2 시드 층은 전형적으로 Ru, Pt, Pd 및 Os와 같은 귀금속으로 형성되지만, 그 목록은 Co 및 Ni도 포함할 수 있고, 흔하게는 CVD Ru 및 CVD Co도 포함할 수 있다는 점에서 라이너 층과 유사하다. 제2 시드 층이 시드 층의 역할을 하는 반면에, 라이너 층은 배리어 층과 시드 층 사이의 중간 층이라는 점이 차이이다. 제2 시드 층은 또한 PVD 또는 ALD와 같은, CVD 외의 퇴적 기법들을 이용하여서도 형성될 수 있다.
임의의 표면 산화물을 제거하고, 제2 시드 또는 라이너 층의 밀도를 높이고, 퇴적물의 표면 특성을 개선하기 위해, 라이너 또는 제2 시드 퇴적물은 기체 형성 환경(예를 들어, 질소 내의 3-5% 수소, 또는 헬륨 내의 3-5% 수소) 내에서 약 100℃ 내지 약 500℃의 온도에서 열 처리되거나 어닐링될 수 있다. 라이너 또는 제2 시드 퇴적물은 기체 질소(N2 기체) 또는 다른 진정 환경들(passifying environments) 내에 넣어서(soaking) 표면 산화를 방지하는 것에 의해, 추가로 패시베이션될 수 있다. 라이너 또는 제2 시드의 패시베이션은 2013년 1월 22일에 발행된 미국 특허 제8357599호에 기술되어 있으며, 그 명세서의 전체 내용이 참조에 의해 여기에 분명하게 포함된다.
(PVD 구리 시드, CVD Ru 라이너를 포함하는 PVD 구리 시드 또는 CVD Ru 제2 시드, 또는 다른 퇴적 금속 또는 금속 합금, 층 조합, 또는 퇴적 기법의 비제한적인 예들 증 하나와 같은) 시드 층이 퇴적된 후, 피쳐는 시드 층 이후의 컨포멀 금속 층(conformal metal layer)을 포함할 수 있다. 그러나, 컨포멀 금속 층은 배리어 층 상에 직접, 즉 시드 층 없이 퇴적될 수 있음을 알아야 한다.
본 발명의 일 실시예에서, 컨포멀 금속 층은 ECD 시드 프로세스를 이용하여 퇴적되고, 다음으로 열 처리 단계를 포함하는 ECD 시드 "플러스" 퇴적(ECD seed "plus" deposition)(또는 ECD 시드 "플러스")라고 지칭되는 프로세스를 이용하여 수정될 수 있다. 본 발명의 다른 실시예들에서, 컨포멀 금속 층은 CVD, ALD 또는 다른 퇴적 기법들을 이용하여 퇴적될 수 있다. 본 발명의 실시예들에 따르면, 컨포멀 층은 열 처리 또는 어닐링에 종속될 때 유동가능하다.
본 실시예에서, ECD 시드 "플러스"는 일반적으로 ECD 금속 시드 퇴적에, 어닐링 단계와 같은 열 처리 단계를 더한 것을 지칭한다. 본 발명의 일 실시예에서, 열 처리 단계는 시드 퇴적물의 일부 또는 전부의 역류를 야기할 수 있다. (산성 화학 반응(acid chemistry)을 이용하는) 종래의 ECD 금속 필과는 대조적으로, ECD 시드 "플러스" 퇴적은 (염기 화학 반응(basic chemistry)을 이용하는) ECD 시드 퇴적과 유사하지만, 열처리 단계가 추가된다. 또한, 단순히 시드 층을 퇴적하는 대신에, 피쳐를 부분적으로 또는 완전하게 충전하기 위해 ECD 시드 "플러스"가 수행될 수 있다. ECD 시드 "플러스" 프로세스를 이용하면, 작은 피쳐들에 대하여 실질적으로 보이드가 없는 충전이 달성될 수 있다. ECD 시드 "플러스" 프로세스는 참조에 의해 여기에 포함되는 미국 특허 가출원 제61/638851호 및 제61/638856호, 및 마찬가지로 참조에 의해 여기에 포함되는 대응 미국 특허 출원 제13/801786호 및 제13/801860호에 기술되어 있다.
ECD 시드 "플러스" 퇴적을 위해 ECD 챔버 내에서 이용되는 화학 반응은 염기성 화학 반응, 예를 들어 약 8 내지 약 10의 범위 내의 pH, 그리고 본 발명의 일 실시예에서는 약 9.3의 pH에서의 Cu(에틸렌디아민)2를 포함할 수 있다. 그러나, 적절한 유기 첨가제를 이용한 산성 화학 반응도 컨포멀 ECD 시드 퇴적을 달성하기 위해 이용될 수 있음을 알아야 한다.
ECD 시드 퇴적 후에, 피가공물은 다음으로 회전(spin), 린스(rince) 및 건조(dry)(SRD) 프로세스 또는 다른 세정 프로세스에 종속될 수 있다. 다음으로, ECD 시드는 시드가 역류하기에 충분할 정도로 따뜻하지만, 피가공물 또는 피가공물 상의 요소들이 손상되거나 열화될 정도로 지나치게 뜨겁지는 않은 온도에서 가열된다. 예를 들어, 온도는 피쳐들 내에서의 시드 역류를 위해 약 100℃ 내지 약 500℃의 범위 내에 있을 수 있다. 적절한 열 처리 또는 어닐링 온도는 약 100℃ 내지 약 500℃의 범위 내일 수 있고, 약 200℃ 내지 약 400℃의 범위 내에서, 그리고 적어도 약 250℃ 내지 약 350℃의 온도 범위 내에서 일관된 온도를 유지할 수 있는 장비를 이용하여 달성될 수 있다.
열 처리 또는 어닐링 프로세스는 형성 또는 불활성 기체, 순수 수소, 또는 암모니아(NH3)와 같은 환원 기체를 이용하여 수행될 수 있다. 역류 동안, 금속 퇴적물이 피쳐의 바닥에 웅덩이를 이룰 수 있도록(pool), 퇴적물의 형상이 변화한다. 열 처리 프로세스 동안의 역류에 더하여, 금속 퇴적물은 또한 더 큰 그레인들(grains)을 성장시킬 수 있게 되고, 막 비저항을 감소시킬 수 있다. 가열 후에 피가공물을 냉각시키기 위해 불활성 기체가 이용될 수 있다.
ECD 시드를 이용한 피쳐의 원하는 수준의 충전을 보장하기 위해, ECD 시드 퇴적 및 역류 단계가 반복될 수 있다. 이와 관련하여, 여기에 기술되는 프로세스들은 하나 이상의 ECD 시드 퇴적, 세정(예를 들어, SRD), 및 열 처리 사이클을 포함할 수 있다.
도 1은 역류 프로세스(100)를 도시하고 있으며, 역류 프로세스에 의해 생성되는 예시적인 피쳐들이 도시되어 있다. 예시적인 실시예에서, 피가공물(112)은 적어도 하나의 피쳐(122)를 포함하는 결정질 실리콘 기판 상의 유전체 재료일 수 있다. 예시적인 단계(102)에서, 피쳐(122)는 배리어 층(114)으로 라이닝된 후, 시드 층(115)으로 라이닝된다. 예시적인 단계(104)에서, 피가공물(112)의 피쳐(122)는 시드 층(115) 상의 ECD 시드 재료(116)의 층을 수용하였다. 예시적인 어닐링 단계(106)에서, 피가공물은 부분 충전을 촉진하기 위해 예시적인 역류 단계(108)를 유도해내기 위해, 적절한 온도에서 어닐링된다. 어닐링 단계 동안, ECD 시드 재료(116)가 피쳐(122)에 흘러들어 필 섹션(118)을 형성한다. 예시적인 실시예에서, 필(118)의 원하는 특성을 성취하기 위해 ECD 시드 퇴적 단계(104), 어닐링 단계(106) 및 역류 단계(108)가 반복될 수 있다. 반복 단계의 수는 구조에 의존할 수 있다. 필(118)이 원하는 치수에 도달하고 나면, 이하에 논의되는 바와 같이, 본 프로세스의 나머지 단계들이 수행된다.
도 2는 본 발명에서 이용될 수 있는, 이전에 개발된 초기 프로세스들의 다양한 조합들의 차트이다. 이전에 개발된 프로세스들의 몇몇 조합들은 이하를 포함할 수 있다. 첫번째, 메인 다마신 프로세스는 배리어 층 및 시드 층의 퇴적을 포함한다(도 3 참조). 두번째로, ECD 시드(SLE라고도 알려져 있음) 프로세스는 배리어 층, 시드 층 및 ECD 시드 층의 퇴적을 포함한다(도 4 참조). 세번째로, 라이너를 갖는 ECD 시드(SLE) 프로세스는 배리어 층, 라이너 층, 시드 층 및 ECD 시드 층의 퇴적을 포함한다(도 5 참조). 네번째로, 제2 시드를 갖는 ECD 시드(SLE) 프로세스는 배리어 층, 제2 시드 층 및 ECD 시드 층의 퇴적을 포함한다. 다섯번째로, 제2 시드 및 플래시를 갖는 ECD 시드(SLE) 프로세스는 배리어 층, 제2 시드 층, 플래시 층 및 ECD 시드 층의 퇴적을 포함한다(도 6 참조). 여섯번째로, ECD 시드(DOB라고도 알려져 있음) 프로세스는 배리어 층 및 ECD 시드 층의 퇴적을 포함한다.
본 발명의 실시예에 따른 추가의 기존 프로세스들은, 배리어 층 및 ECD 시드 "플러스" 층의 퇴적을 포함하는 ECD 시드 플러스(DOB) 프로세스로서 지칭되는 일곱번째를 포함한다. 여덟번째로, ECD 시드 플러스 프로세스는 배리어 층, 제2 시드 층 및 ECD 시드 "플러스" 층의 퇴적을 포함한다. 아홉번째로, 제2 시드를 갖지 않는 ECD 시드 플러스 프로세스는 배리어 층, 시드 층 및 ECD 시드 "플러스" 층의 퇴적을 포함한다(도 7 참조). 열번째로, 라이너 및 시드를 갖는 ECD 시드 플러스 프로세스는 배리어 층, 라이너 층, 시드 층 및 ECD 시드 "플러스" 층의 퇴적을 포함한다.
듀얼 다마신 응용에 적용되는 본 발명의 일 실시예가 도 8에 도시되어 있다. 위에서 언급되고 도 8에 도시된 바와 같이, 본 발명의 프로세스(200)는 결정질 실리콘 웨이퍼(도시되지 않음) 상에 유전체(206)를 갖는 피가공물(204)을 가지고서 단계(202)에서 시작하는데, 그 피가공물은 위에서 설명된 바와 같이, 단계(202)에서 배리어 층(210)으로 도금된 후, 위에서 기술된 방식으로 도포된 시드 층(212) 및/또는 도금가능한 막으로 도금된 피쳐(208)를 나타내는 지점까지 프로세싱되어 있다(도 8 참조). 프로세스의 다음 단계(214)에서, 피쳐(208)는 구리(216) 또는 다른 금속으로 부분적으로 충전된다. 이 단계(214)는 위에서 기술된 ECD 시드 "플러스" 프로세스를 이용하여 수행될 수 있는데, 이것은 시드 층(212)에 ECD 시드 재료(218)의 층을 도포한 다음, 열 처리를 수행하는 것을 포함한다. 이러한 어닐링 단계는 피쳐(208) 내로의 구리 또는 다른 금속의 역류를 유도하여 부분 필 섹션을 형성한다. 필(216)의 원하는 특성을 달성하기 위해 ECD 시드 퇴적 단계, 어닐링 단계 및 역류 단계가 반복될 수 있다. 그러한 단계들이 반복되는 횟수는 원하는 구조에 의존할 수 있다.
대안적으로, 피쳐(208)는 전형적으로 ECD 시드를 이용하는 것보다 더 빠른 프로세스인 종래의 산성 화학 반응을 이용한 ECD 도금에 의해 부분적으로 충전될 수 있다. 물론, 구리 도금을 대신하여, 다른 프로세스들, 예를 들어 PVD 또는 CVD도 이용될 수 있다.
다음으로, 단계(220)에서, 부분 구리(금속) 필 위에 구리 합금(또는 다른 금속 합금) 층(222)이 도포되고, 그에 의해 도 8에 도시된 바와 같이, 적층된 구리 구조물을 생성한다. 이러한 구리 합금 층은 도금 또는 다른 퇴적 기법에 의해 도포될 수 있다. 도 8은 구리 합금 층을 비교적 얇고 유전체(206)의 상부 표면까지 피쳐(208)를 충전하지 않는 것으로 도시하고 있다. 그러나, 합금은 피쳐(208)가 완전하게 충전되도록, 그리고 심지어는 구리 합금(222)이 유전체 상에 오버버든을 형성하고, 피가공물(204), 아마도 전체 피가공물을 덮도록 도금되거나 다르게 퇴적될 수 있다. 그러한 것으로서, 구리 합금은 다양한 두께로 도포될 수 있다. 구리 합금의 최소한의 두께는 약 10Å인 것이 바람직할 것으로 생각된다.
구리 합금의 도금은 염기 화학 반응을 이용하여 수행될 수 있다. 합금 또는 도핑 원소들은 일레트로마이그레이션을 감소시키는 데에 도움이 되는 임의의 전이 금속 또는 귀금속으로 구성될 수 있다. 그러한 합금들은 Ag, Au, Co, Ni, Hf, Mn, Pd, Pt, Ti, Zi 또는 Zr, 또는 본 기술분야의 숙련된 자들에게 잘 알려져 있는 다른 금속들을 포함할 수 있다. Al, Ge, S, Se, Si, Sn 및 Te와 같은 다른 도핑 원소들도 이용될 수 있다.
둘 이상의 구리 합금층이 이용될 수 있는 것도 본 발명의 범위 내에 포함된다. 예를 들어, 제1 층은 제1 구리 합금, 및 그에 후속하는 다른 구리 합금의 제2 층으로 구성될 수 있다. 또한, 구리는 둘 이상의 도펀트와 합금될 수 있다. 예를 들어, 구리 합금(들)은 Co 및 AG, Co 및 Au, Co 및 Ti 등으로 구성될 수 있다.
금속층(222)은 전기 도금에 추가하여 다양한 기법들에 의해 퇴적될 수 있다. 그러한 기법들은 PVD, CVD 또는 ALD 퇴적 기법을 포함할 수 있다. 또한, 금속 층(들)의 총 두께는 500Å 미만일 수 있고, 20Å 정도로 얇을 수 있다.
프로세스에서의 다른 단계(224)는 도 8에 도시된 바와 같이, 피쳐(208)를 충전하기 위한 구리의 도포, 및 오버버든 층(226)의 생성이다. 구리가 바람직한 금속화 재료이긴 하지만, 다른 금속들, 예를 들어 Co, Ni, Au, Ag, Mn, Sn, W 및 Al도 이용될 수 있다. 금속 필 및 오버버든 층(226)을 도포하기 위한 한가지 방법은 전기 도금에 의한 것이지만, CVD 또는 PVD와 같은 다른 금속화 기법들도 이용될 수 있다. 구리 오버버든은 200nm 내지 1000nm의 다양한 두께로 도포될 수 있다. 이러한 두께는 아래에 기술되는 바와 같이, CMP 프로세스를 위한 기초를 제공한다.
본 발명의 프로세스에서의 다음 단계(228)는 구조물을 어닐링하는 것이다. 어닐링 프로세스는 피쳐(208) 내에 위치된 기저 구리 필(216)의 인접 최상부 내에서의 층(222)으로부터의 합금의 제어된 확산을 포함하여, 몇가지 효과를 갖는다.
어닐링은 합금 마이그레이션 또는 확산을 유도할 정도로 충분히 높지만, 피가공물 또는 피가공물 상의 요소들이 손상되거나 열화될 수 있을 정도로 뜨겁지는 않은 온도에서 수행된다. 이와 관련하여, 성공적인 어닐링이 발생하도록 하기 위해, 온도 범위는 약 100℃ 내지 약 400℃의 범위 내에 있을 수 있다. 어닐링은 요구되는 범위 내에서 일관된 온도를 유지할 수 있는 퍼니스(furnace) 또는 다른 장비를 이용하여 수행된다. 알 수 있는 바와 같이, 어닐링 프로세스의 온도 및 그것의 지속 시간은 구리 합금의 조성, 및 원하는 합금의 확산 범위에 의존할 수 있다.
어닐링 프로세스는 형성 또는 불활성 기체, 순수 수소, 또는 암모니아(NH3)와 같은 환원 기체를 이용하여 수행될 수 있다. 어닐링 동안, 열 에너지는 층(222) 내의 합금 금속이 구리 필(216)의 인접 부분들 내의 구리 원소들과 화학 결합하는 것을 돕는다. 어닐링 프로세스의 끝에서, 가열 후에 피가공물을 냉각시키기 위해 불활성 기체가 이용될 수 있다. 어닐링된 피가공물은 합금 층(222)의 전기적 및 다른 속성을 바꿀 수 있다.
도 8에 도시된 바와 같이, 단계(232)에서 어닐링이 수행되고 난 후, 유전체의 상부 표면 위에 놓인 구리 오버버든 및 재료 층들을 제거하기 위해 CMP 프로시져가 이용될 수 있다. 이것은 유전체(206)의 상부 표면(236)과 공동 연장되는 선택적인 캡(234)을 남긴다. 위에서 언급된 바와 같이, 이러한 캡은 션트 층(shunt layer)의 역할을 함으로써 라인의 일렉트로마이그레이션 성능을 개선한다. 또한, 캡은 다음 금속화 층과의 부착을 촉진하고, 이것 또한 일렉트로마이그레이션 성능을 강화한다.
이러한 캡은 일렉트로마이그레이션 성능을 개선하는 기능을 수행하기에 충분한 두께일 수 있다. 일례에서, 캡은 약 5 내지 1000nm의 두께일 수 있다.
또한, CMP 프로세스를 수행함으로써, 라인들 사이에는 어떠한 합금 잔류물도 남지 않으며, 이것은 금속 캡을 생성하는 기존 방법들에 비교하여 분명한 이점이다. 추가의 금속화 층들이 캡(234) 위에 도포될 수 있으며, 그러한 경우에는 상술한 프로세스를 이용하여 금속 캡에 대한 부착이 촉진된다.
도 9는 본 발명의 다른 실시예를 개시한다. 도 9에 도시된 바와 같이, 프로세스(300)는 결정질 실리콘 웨이퍼(도시되지 않음) 상에 유전체(306)를 포함하는 피가공물(304)을 가지고서 단계(302)에서 시작한다. 유전체(306)는 위에서 기술된 바와 같이, 먼저 단계(302)에서 배리어 층(310)으로 도금된 피쳐(308)를 제공하는 지점까지 프로세싱되었다. 다음으로, 시드 층(312) 및/또는 도금가능한 막이 위에서 설명된 방식으로 배리어 층(310) 위에 도포될 수 있다.
프로세스에서의 다음 단계(314)는 313으로서 표기가 붙여진 구리(또는 다른 금속)로 피쳐(308)를 부분 충전하는 것이다. 이러한 부분 충전(313)은 위에서 기술된 ECD 시드 "플러스" 프로세스를 이용하여 수행될 수 있는데, 이것은 시드 층에 ECD 시드 재료의 층을 도포한 다음, 열 처리를 수행하는 것을 포함한다. 이러한 어닐링 단계는 피쳐(308) 내로의 구리의 하향 역류를 유도하여 부분 필 섹션을 형성한다. 필(308)의 원하는 특성을 달성하기 위해 ECD 시드 퇴적 단계, 어닐링 단계 및 역류 단계가 반복될 수 있다. 그러한 단계들이 반복되는 횟수는 부분 필(308)의 원하는 구조에 의존할 수 있다.
도 8과 관련하여 위에서 기술된 방식으로, 대안적으로, 피쳐(308)는 종래의 산성 화학 반응을 이용하여 ECD 도금에 의해 부분적으로 충전될 수 있으며, 이것은 전형적으로 ECD 시드를 이용하는 것보다 더 빠르지만, 아마도 부분 필 내의 보이드 및 다른 불연속을 제거하는 데에 있어서는 효과적이지 않을 것이다. 물론, 부분 필(313)을 달성하기 위해, 구리 도금을 대신하여 다른 프로세스들, 예를 들어 PVD 또는 CVD가 이용될 수 있다.
다음으로, 단계(320)에서, 구리 합금(322)은 부분 구리 필(313) 위에 도금되거나 다르게 퇴적된다. 이러한 단계는 도 8과 관련하여 위에서 설명된 합금 단계(220)와 동일하거나 매우 유사할 수 있다. 도 8과 관련하여 위에서 설명된 바와 같이, 다양한 합금 금속들 또는 합금 금속들의 조합이 이용될 수 있다. 또한, 둘 이상의 금속 합금 층이 부분 필 위에 도금되거나 다르게 퇴적될 수 있다.
다음 단계(324)에서, 도 9에 도시된 바와 같이 피쳐(308)를 충전하고 오버버든 층(326)을 생성하기 위해 구리(또는 다른 금속)가 퇴적된다. 구리 필 및 오버버든 층(326)을 도포하기 위한 한가지 방법은 전기 도금에 의한 것이며, 이것은 마찬가지로 이용될 수 있는 다른 퇴적 방법들에 비하여 비교적 빠르고 경제적이다.
다음으로, 단계(328)에서, 피가공물(304)은 도 9에 관련하여 위에서 설명된 방식으로 어닐링된다. 그러나, 도 9와는 달리, 여기에서의 도금 후 어닐링(post plating anneal)은 합금(322) 내의 합금 원소들을 피쳐(308) 내에 배치된 구리 전체에 분산시키기 위해 수행된다. 본질적으로, 구리 합금(브론즈) 금속화 상호접속부(334)가 생성되는데, 여기에서 합금 원소는 구리 필 전체에 실질적으로 균일하게 확산된다.
위에서 언급된 바와 같이, 구리 합금을 생성하는 데에 이용되는 도핑 원소들은 일렉트로마이그레이션을 감소시키는 데에 도움이 되는 임의의 전이 금속 또는 귀금속을 포함할 수 있다. 그러한 금속들은 위에 나열되어 있다. 위에서 나열된 금속들에 더하여, 합금 원소들은 임의의 브론즈 형성 원소 또는 그들의 조합을 포함할 수 있다. 이와 관련하여, 브론즈 필름을 효과적으로 도금하기 위해, 구리를 다른 원소와 공동 도금(co-plate)할 필요가 있다. 또한, 본 발명의 일부 실시예들에서, 둘 이상의 원소가 구리와 공동 도금된다. 효과적인 도금이 발생하도록 하기 위해, 전부는 아니지만 대부분의 경우에서 도핑 원소들의 복합체가 필요하다. CuCo 브론즈를 위한 그러한 화학 반응의 전형적인 예는 Co 및 Cu 에틸렌디아민 복합체를 이용한다. 그러한 복합체들은 본 기술분야의 숙련된 자들에게 알려져 있다. 또한, 도금 용액의 pH 레벨 및 농도는 원하는 브론즈 상호접속부를 형성하기 위한 원소들의 공동 도금의 제어를 용이하게 하기 위해 적절하게 조절된다.
단계(330)에서, 피쳐(308) 전체에 합금 원소가 확산되도록 어닐링이 완료된 후, 다음으로 단계(332)에서, 브론즈 상호접속부(334)의 상부 표면(336)이 상부 표면 유전체(306)와 동일 평면을 이루도록, 구리 오버버든, 및 유전체(306) 위의 모든 층을 제거하기 위해 CMP 프로시져가 이용된다. 그러한 상호접속부(334)는 도 9에 관련하여 위에서 설명된 선택적인 캡(332)에 의해 제공되는 것과 동일한 이점을 제공할 수 있다. 이와 관련하여, 브론즈 상호접속부의 전기 저항은 구리의 저항보다 다소 높을 수 있는 한편, 상호접속부가 일렉트로마이그레이션 및 그것의 악영향에 종속될 가능성은 더 낮다.
도 10은 본 발명의 다른 실시예를 개시하는데, 여기에서 코발트(Co)가 상호접속부 재료로서 이용된다. 도 10에 도시된 바와 같이, 상호접속 프로세스(400)는 결정질 실리콘 웨이퍼(도시되지 않음) 위에 유전체(406)를 포함하는 피가공물(404)을 가지고서 단계(402)에서 시작한다. 유전체(406)는 피쳐(408)를 제공하는 지점까지 프로세싱되어 있다. 제1 단계(402)에서, 선택적인 배리어 층(410)이 피쳐의 표면에 도포될 수 있다. 배리어는 예를 들어 Mn, MnN, Ti, Ta, TiN, TaN 등을 포함하는 금속 또는 화합물로 구성될 수 있다. 시드 층(412) 및/또는 도금가능한 막이 예를 들어 CVD에 의해, 위에서 설명된 방식으로 배리어 층(410) 위에 도포될 수 있다. 시드 층은 CVD Co 또는 코발트 합금으로 구성될 수 있다. CVD를 이용하기보다는, PVD, ALD 또는 다른 퇴적 기법들을 이용하여서도 시드 층이 형성될 수 있다.
프로세스에서의 다음 단계(414)는 416으로서 표기가 붙여진 코발트 또는 코발트 합금으로 피쳐(408)를 부분적으로 또는 완전하게 충전하는 것이다. 이러한 부분 또는 완전 충전 프로세스는 위에서 기술된 ECD 시드 "플러스" 프로세스를 이용하여 수행될 수 있다. 보이드가 없는 필(void-free fill)을 야기하는 이러한 프로세스는 시드 층에 ECD 시드 재료의 층을 도포한 다음, 열 처리를 수행하는 것을 포함한다. 이러한 어닐링 단계는 피쳐(408) 내로의 코발트(416)의 역류를 유도하여 필 섹션을 형성한다. 필(416)의 원하는 특성을 달성하기 위해 단계(420)에 나타난 바와 같이 ECD 시드 퇴적 단계, 어닐링 단계 및 역류 단계가 반복될 수 있으며, ECD 퇴적 단계가 수행되는 횟수는 필(416)의 원하는 구조에 의존한다.
이러한 프로세스는 1000Ω/□까지의 고 시트 저항 필름(high sheet resistance films) 상에서의 코발트 도금을 가능하게 한다는 것을 알 것이다.
다음으로, 단계(424)에서, 피쳐(408)가 코발트로 이미 충전되어 있지 않다면 구리가 퇴적되어 피쳐를 충전하고, 오버버든 층(426)을 생성한다. 위에서 논의된 바와 같이, 한가지 바람직한 퇴적 프로세스는 전기 도금에 의해 구리 필 및 오버버든을 도포하는 것이며, 이것은 마찬가지로 이용될 수 있는 다른 퇴적 방법들에 비하여 비교적 빠르고 경제적이다.
다음으로, 단계(428)에서, 피가공물은 도 8 및 도 9에 관련하여 위에서 설명된 방식으로 어닐링된다. 이러한 열 처리의 한가지 주된 목적은 피쳐(408) 내에서 균일한 합금 재료 조성을 달성하는 것이다. 어닐링 프로세스는 도 8 및 도 9에 관련하여 위에서 설명된 것과 유사하거나 실질적으로 동일한 방식으로 수행될 수 있다.
단계(432)에서 어닐링이 완료된 후, 도 10에 도시된 바와 같이, 구리 오버버든, 및 유전체(406) 위의 임의의 재료 층들을 제거하기 위해 CMP 프로시져가 이용될 수 있고, 그에 의해 코발트 또는 코발트 합금 상호접속부(434)가 남겨진다. 상호접속부(434)의 최상부(436)는 유전체(406)의 상부 표면과 공동 연장된다. 위에서 언급된 바와 같이, 이러한 상호접속 프로시져는 클래딩(cladding)을 해결하는 데에 도움이 되고, 그 결과, 금속화를 위해 구리가 이용될 때에 흔하게 발생하는 일렉트로마이그레이션 문제와, 라인 저항 쟁점을 감소시키는 데에 도움이 된다.
도 11은 싱글 다마신 상황에 적용되는 본 발명의 다른 실시예를 개시한다. 도 11a에 도시된 바와 같이, 개시된 금속화 프로세스(500)는 UV 차단 층(509)에 의해 분리된 유전체 층들(506 및 507)로 구성되는 피가공물(504)을 가지고서 시작하며, 그러한 층들 모두는 결정질 실리콘 웨이퍼(도시되지 않음) 상에 위치된다. 제1 단계(502)에서 도시된 바와 같이, 비아(508)를 정의하기 위해 피가공물 상에 비아 에치가 수행되었다.
도 11b에 도시된 다음 단계(514)에서, 배리어 층(510)이 비아(508)에 도포된다. 배리어 층(510)은 도 8 및 도 9에 관련된 것을 포함하여 위에서 설명된 방식으로 도포될 수 있다. 다음으로, 도금가능한 시드 층(512)이 위에서 설명된 방식으로 배리어 층에 도포될 수 있다. 대안적으로, 도금가능한 막이 역시 위에서 설명된 방식으로 배리어 층 위에 도포될 수 있다.
또한, 단계(514)에서 도시된 바와 같이(도 11b), 비아는 다양한 기법들을 이용하여 구리 또는 구리 합금과 같은 금속 전도체(513)로 도금된다. 이러한 도금은 본 기술분야에 공지된 프로세스인 "상향식 충전"을 이용하여, 또는 ECD 또는 ECD 시드 "플러스" 재충전 프로세스를 이용하여 수행될 수 있다. 위에서 설명된 바와 같이, ECD 시드 "플러스" 프로세스는 시드 층(517) 상에 ECD 시드의 층을 도포하고, 다음으로 열 처리를 수행하는 것을 포함한다. 이러한 처리는 비아(508) 내로의 구리(513) 또는 다른 금속화 금속의 역류를 유도하여, 비아의 부분 충전을 수행한다. 비아(508)의 원하는 특성을 달성하기 위해 ECD 시드 퇴적 단계, 어닐링 단계 및 역류 단계가 반복될 수 있다. 이와 관련하여, 그러한 단계들이 반복되는 횟수는 원하는 필 구조에 의존할 수 있다.
다음으로, 단계(520)(도 11c)에서, (Co 또는 Cu와 같은) 금속 또는 금속 합금(522)이 비아 내에 도금되거나 다르게 퇴적되고, 또한 ECD 시드 플러스 층 위에 놓인다. 금속(522)의 도금은 도 8 및 도 9에 관련하여 위에서 설명된 단계들(220 및 320)에서의 합금과 매우 유사한 방식으로 수행될 수 있다. 또한 위에서 설명된 바와 같이, 다양한 합금 금속들 또는 합금 금속들의 조합이 이용될 수 있다. 또한, 둘 이상의 합금 층이 ECD 시드 플러스 필 층 위에 도금되거나 퇴적될 수 있다.
다음 단계(522)(도 11d)에서, 구리(또는 다른 금속) 오버버든(526)이 합금 층(522) 상에 도금된다. 위에서 논의된 것과 같은 오버버든 층(526)은 전기도금에 의해 경제적으로, 그리고 비교적 신속하게 도포될 수 있다. 그러나, 다른 퇴적 방법들이 대신 이용될 수 있다.
다음으로, 선택적인 단계(528)(도 11e)에서, 피가공물(504)은 도 8 내지 도 19에 관련하여 위에서 설명된 방식으로 어닐링된다. 어닐링 단계(526)는 비아(508) 내에서, 층(522) 내의 합금이 구리 필(513)의 인접 최상부 내에 제어된 방식으로 확산되게 한다(도 11f). 어닐링은 본 발명의 다른 실시예들에 관하여 위에서 설명된 조건들 하에서, 그리고 그러한 방식으로 수행될 수 있다.
도 11g에 도시된 바와 같이, 어닐링 절차가 수행되고 난 후, 단계(532) 내의 구리 오버버든을 제거하기 위해 CMP 프로시져가 이용된다. 구리 오버버든에 더하여, 다른 재료 층들 전부가 아래의 유전체(507)까지 제거된다. 이에 의해, 싱글 다마신 유전체 층(507)의 최상부 표면(536)과 공동 연장되는 선택적인 캡(534)이 비아(508) 위에 남는다. 알 수 있는 바와 같이, CMP 프로세스를 이용함으로써, 인접 비아들(508) 간에 어떠한 금속 잔류물도 남지 않는다. 또한, 선택적인 캡(534)은 이제 유전체 층(507) 위에 도포되는 다음 금속화 층을 위한 에치 스탑 층의 역할을 한다.
도 12에 도시된 바와 같이, 본 프로세스(500)에 의해, 얼라인먼트 톨러런트 비아(508)가 형성된다. 위에 놓인 유전체 층(544) 내에서 발견되는 피쳐들(540 및 542)이 비아들(508)과 겹치더라도, 선택적인 캡(534)은 피쳐들(540 및 542)과 아래에 놓인 비아들(508) 간의 분리를 유지한다. 알 수 있는 바와 같이, 이것은 얼라인먼트 톨러런트 비아들(508)을 갖고서 피가공물이 생성될 수 있게 하며, 그에 의해 반도체 제조 및 제조 프로세스를 용이하게 한다.
도 12에서, 피쳐들(540 및 542)의 금속화는 도 8에 관련하여 설명된 것과 동일한 방식 또는 유사한 방식으로 수행될 수 있다. 이와 관련하여, 선택적인 금속 캡(546)이 상호접속부들(540 및 542) 위에 형성된다.
본 발명의 프로세스들의 대안적인 실시예들은 위에서 이미 설명된 단계들의 변형을 포함할 수 있고, 이것은 또한 싱글 및 듀얼 다마신 통합 방식에서 비아 위에 자기 정렬된 비아들(self-aligned vias) 및 자기 정렬된 트렌치를 위한 더 넓은 프로세스 윈도우를 가능하게 함으로써 상호접속부들의 성능 및 신뢰도를 개선하는 것에 관한 것이다. 위에서 언급된 바와 같이, 본 발명의 프로세스들은 일렉트로마이그레이션 발생을 감소시키기 위해 금속 라인들 위에 배치되는 자기 정렬된 선택적 금속 캡들을 허용한다. 또한, 본 발명의 실시예들은 "바닥이 없는 비아(bottomless vias)"를 방지하는 것에 의해 일렉트로마이그레이션 성능에 도움이 될 뿐만 아니라, 비아들이 정렬에 관대하게 하는, 비아들 위의 선택적인 금속 캡 또는 에치 스톱을 가능하게 한다. 본 발명의 일부 실시예들은 또한 상호접속부 라인들의 금속화의 일부로서 금속 합금 도금 및/또는 적층된 금속 도금을 포함한다. 그러한 합금 및 금속 적층물은 일렉트로마이그레이션 성능을 개선하도록 선택될 수 있다.
또한, 여기에 개시된 프로세스들에 의해 실현되는 다른 이점은 단일 도구, 예를 들어 Applied Materials, Inc.에 의해 제조되는 Raider® 전기화학 퇴적, 세정(예를 들어, SRD) 및 열 처리 또는 어닐링 도구가 위에서 설명된 프로세스 단계들을 수행하기 위해 이용될 수 있다는 것이다. 이러한 프로세스 단계들은 ECD 시드 퇴적 단계(반복되는 경우에는 단계들), 세정 단계(반복되는 경우에는 단계들), 열 처리 단계(반복되는 경우에는 단계들) 및 도금 단계들을 포함한다. 결과적으로, 위에서 설명된 프로세스들의 단계들을 수행하기 위해, 피가공물들이 위치마다 또는 머신마다 이동될 필요가 없다.
예시적인 실시예들이 도시되고 설명되었지만, 본 발명의 취지 및 범위를 벗어나지 않고서, 다양한 변화가 이루어질 수 있음을 알 것이다. 예를 들어, 위에서 논의된 재료 퇴적 단계들 및 프로시져들은 다전극 시스템(multi electrode system)을 이용하여 수행될 수 있다. 그러한 시스템들의 예는 여기에 참조로 포함된 미국 특허 제7,351,314호, 제7,351,315호 및 제8,236,159호에 제시되어 있다.
배타적인 소유권 또는 특권이 청구되는 본 발명의 실시예들은 아래와 같이 정의된다:
112 :피가공물
122 : 피쳐
114 : 배리어 층
115 : 시드 층
118 : 필

Claims (22)

  1. 피가공물(workpiece) 내에 상호접속부를 형성하기 위한 방법으로서,
    (a) 피쳐(feature)를 포함하는 피가공물 기판을 획득하는 단계;
    (b) 상기 피쳐 내에 금속 전도층을 퇴적하여, 상기 피쳐를 부분적으로 또는 완전하게 충전하는 단계;
    (c) 상기 피쳐가 상기 금속 전도층에 의해 부분적으로 채워지는 경우, 금속 필(metal fill)을 퇴적하여 상기 피쳐의 충전을 완료하는 단계;
    (d) 구리 오버버든(copper overburden)을 도포하는 단계;
    (e) 상기 피가공물을 어닐링하기 위한 조건들 하에서 상기 피가공물을 열처리하는 단계; 및
    (f) CMP를 이용하여 상기 오버버든을 제거하고 상기 피가공물의 높이를 감소시켜, 상기 피가공물 기판 및 금속화된 피쳐를 노출하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 피쳐는 상호접속부를 포함하고, 상기 CMP에 의한 금속 오버버든의 제거는 상기 피가공물 기판의 상부 표면을 노출하는 방법.
  3. 제1항 또는 제2항에 있어서, 상기 금속 전도층을 위한 금속은 구리, 코발트, 니켈, 금, 은, 망간, 주석, 알루미늄 및 그들의 합금으로 이루어진 그룹으로부터 선택되는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 금속 전도층은 전기화학적 퇴적(electrochemical deposition), 화학적 기상 증착(chemical vapor deposition) 및 원자층 적층(atomic layer deposition)을 포함하는 그룹으로부터 선택된 방법에 의해 퇴적되는 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 금속 전도층은 구리, 에틸렌디아민, 구연산염, 타르타르산염 및 요소로 구성되는 그룹으로부터 선택된 적어도 하나의 구리 복합체를 포함하는 화학 반응(chemistry)을 이용하여 퇴적되는 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 금속 전도층은 상기 피쳐를 부분적으로 충전하고;
    상기 금속 필 및/또는 구리 오버버든이 도포되기 전에, 금속 합금층을 퇴적하여 상기 피쳐를 부분적으로 더 충전하거나 완전하게 충전하는 단계를 더 포함하는 방법.
  7. 제6항에 있어서, 상기 금속 합금층은 상기 피가공물 전체의 위에 놓이는 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 금속 합금은 상기 전도층의 합금인 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 금속 합금층은 에치 스톱 재료인 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 금속 합금은 구리 합금, 코발트 합금, 니켈 합금, 금 합금, 은 합금, 망간 합금, 주석 합금, 및 알루미늄 합금으로 이루어진 그룹으로부터 선택되는 방법.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 금속 합금의 합금 원소는 전이 금속 또는 귀금속을 포함하는 방법.
  12. 제11항에 있어서, 상기 합금 원소는 Ag, Al, Au, Co, Ge, Hf, Mn, Pd, Pt, S, Se, Si, Sn, Te, Ti, Zi 또는 Zr로 구성되는 그룹으로부터 선택되는 방법.
  13. 제6항 내지 제12항 중 어느 한 항에 있어서, 상기 피가공물의 어닐링은 상기 금속 합금의 합금 원소가 상기 피쳐의 상부로 확산되는 것을 제한하기 위해 제어된 방식으로 수행되는 방법.
  14. 제6항 내지 제13항 중 어느 한 항에 있어서, 상기 피가공물의 어닐링은 상기 금속 전도층의 합금이 상기 피쳐 전체로 균일하게 확산되게 하도록 수행되는 방법.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 금속 전도층의 상기 피쳐 내로의 역류를 유도하여 제1 컨포멀 전도층(conformal conductive layer)을 생성하기 위해, 상기 피가공물을 열처리하는 단계를 더 포함하는 방법.
  16. 제15항에 있어서, 상기 제1 컨포멀 전도층 이후에 적어도 하나의 추가 전도층을 퇴적하고, 각각의 추가의 전도층의 역류를 유도하기 위해 상기 피가공물을 열처리하는 단계를 더 포함하는 방법.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 금속 필 및/또는 상기 금속 오버버든은 Cu, Co, Ni, An, Ag, Mn, Sn 및 Al로 구성된 그룹, 또는 그들의 합금으로부터 선택되는 방법.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 전도층이 퇴적되기 전에 상기 피쳐 내에 전도성 시드층(conductive seed layer)을 퇴적하는 단계를 더 포함하는 방법.
  19. 제18항에 있어서, 상기 전도성 시드층을 위한 금속은 구리, 코발트, 니켈, 금, 은, 망간, 주석, 알루미늄, 루테늄 및 그들의 합금으로 구성된 그룹으로부터 선택되는 방법.
  20. 제18항 또는 제19항에 있어서, 상기 전도성 시드층은 시드, 제2 시드, 및 시드 및 라이너(liner)의 적층 막으로 구성되는 그룹으로부터 선택되는 방법.
  21. 제1항 내지 제20항 중 어느 한 항에 있어서, 상기 금속 전도층이 퇴적되기 전에 상기 피쳐 내에 배리어 층을 퇴적하는 단계를 더 포함하는 방법.
  22. 제1항 내지 제21항 중 어느 한 항에 있어서, 상기 피쳐의 크기는 30nm 미만, 약 5 내지 30nm 미만, 약 10 내지 30nm 미만, 약 15 내지 약 20nm 미만, 약 20 내지 30nm 미만, 20nm 미만, 10nm 미만, 및 약 5 내지 10nm로 구성되는 그룹으로부터 선택되는 방법.
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