KR100443514B1 - 확산방지막 형성 방법 - Google Patents

확산방지막 형성 방법 Download PDF

Info

Publication number
KR100443514B1
KR100443514B1 KR10-2001-0083307A KR20010083307A KR100443514B1 KR 100443514 B1 KR100443514 B1 KR 100443514B1 KR 20010083307 A KR20010083307 A KR 20010083307A KR 100443514 B1 KR100443514 B1 KR 100443514B1
Authority
KR
South Korea
Prior art keywords
film
forming
diffusion barrier
insulating
conductive
Prior art date
Application number
KR10-2001-0083307A
Other languages
English (en)
Other versions
KR20030053554A (ko
Inventor
최경근
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0083307A priority Critical patent/KR100443514B1/ko
Publication of KR20030053554A publication Critical patent/KR20030053554A/ko
Application granted granted Critical
Publication of KR100443514B1 publication Critical patent/KR100443514B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 구리 등의 도전막과의 접착력을 향상시키고, 후속의 열공정에서 열에 의한 스트레스를 완화시킬 수 있는 확산방지막 형성 방법에 관해 개시한다.
개시된 본 발명의 확산방지막 형성 방법은 도전막을 포함한 반도체기판 상에 도전막의 일부분을 노출시키는 비아홀을 가진 제 1절연막을 형성하는 단계와, 제 1절연막 상에 적어도 비아홀과 대응된 부분을 노출시키는 개구부를 가진 제 2절연막을 형성하는 단계와, 제 2절연막 상에 비아홀 및 개구부를 덮어 도전막과 연결되도록 Ti막, Ni막 및 Cu막을 차례로 형성하는 단계와, 결과물에 열처리를 진행시키어 Ni-Cu 합금막을 형성하는 단계를 포함한다.

Description

확산방지막 형성 방법{method for manufacturing a diffusion barrier layer}
본 발명은 확산방지막 형성 방법에 관한 것으로, 보다 상세하게는 구리 등의 도전막과의 접착력을 향상시키고 후속의 열공정에서 열에 의한 스트레스(stress)를완화시킬 수 있는 확산방지막 형성 방법에 관한 것이다.
반도체소자가 고집적화됨에 따라, 확산방지막 증착 공정은 깊고 좁은 콘택과 비아홀에서 우수한 스텝 커버리지(step coverage)를 얻기가 매우 어렵게 된다. 상기 확산방지막은 PVD(Physical Vapor Deposition)방법에 의해 증착하게 되면 스텝 커버리지가 불량해지므로 CVD(Chemical Vapor Deposition) 공정에 의해 증착한다.도 1a 내지 도 1d는 종래 기술에 따른 확산방지막 형성 방법을 도시한 공정단면도이다.
종래 기술에 따른 확산방지막 형성 방법은, 도 1a에 도시된 바와 같이, 반도체기판(100) 상에 금속 배선 형성용 제 1도전막(102), 제 1실리콘 질화막(104), 제 1절연막(106) 및 제 2실리콘 질화막(110)을 차례로 형성한다.
이어서, 상기 제 2실리콘 질화막(110) 상에 제 1도전막(102)과 대응된 일부분을 노출시키는 제 1감광막 패턴(130)을 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 상기 제 1감광막 패턴을 마스크로 하고 상기 제 2실리콘 질화막을 제거하여 제 1개구부(112)를 형성한다. 이때, 잔류된 제 2실리콘 질화막은 베리어막(111)으로서의 역할을 한다.
이 후, 제 1감광막 패턴을 제거하고 나서, 도 1c에 도시된 바와 같이, 상기 베리어막(111)을 포함한 제 1절연막(106) 상에 제 2절연막(116)을 차례로 형성한다.
이어, 상기 제 2절연막(116) 상에 적어도 제 1개구부(112)을 포함시키어 노출시키는 제 2감광막 패턴(132)을 형성한다.
그 다음, 도 1d에 도시된 바와 같이, 제 2감광막 패턴을 식각마스크로 하고 제 2절연막을 제거하여 베리어막(111)을 노출시키는 제 2개구부(120)를 형성함과 동시에 상기 베리어막(111)을 식각마스크로 하고 상기 제 1절연막(106) 및 제 1실리콘 질화막을 제거하여 제 1도전막(102)을 노출시키는 비아홀(122)을 형성한다. 이때, 상기 실리콘 질화막은 식각정지막으로서의 역할을 한다.
이 후, 도 1e에 도시된 바와 같이, 상기 제 2감광막 패턴을 제거하고 나서, 제 2개구부(120) 및 비아홀(122)을 포함한 제 2절연막(116) 상에 TaN막 또는 WNx막중 어느 하나의 확산방지막(130)과 Cu 등의 제 2도전막(132)을 차례로 증착한다.
이어서, 도 1f에 도시된 바와 같이, 상기 제 2절연막(116)이 노출되는 시점까지 상기 제 2도전막과 확산방지막을 제거한다.
그러나, 종래의 기술에서는 확산방지막으로 이용되는 TaN 또는 WNx막은 박막 내에 불순물이 다량 함유하여 박막의 비저항이 높고 후속 구리막과의 접착력이 약하여 배선의 신뢰성을 감소시켰다.
또한, 종래에는 상기 TaN 또는 WNx막의 단일 확산방지막을 사용함으로써 박막 내에 인장응력이 커서 후속의 열처리 공정에 의해 스트레스가 유발되는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 구리 박막과의 접착력을 향상시키고 스트레스를 완화시킬 수 있는 확산방지막 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1f는 종래 기술에 따른 확산방지막 형성 방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2d는 본 발명에 따른 확산방지막 형성 방법을 설명하기 위한 공정단면도.
도면의 주요부분에 대한 부호의 설명
200. 반도체기판 202. 도전막
204, 211. 실리콘 질화막 206, 216. 절연막
222.비아홀 220. 개구부
230. Ti막 232. Ni막
233. Ni-Cu 합금막 236. Cu막
상기 목적을 달성하기 위한 본 발명의 확산방지막 형성 방법은 도전막을 포함한 반도체기판 상에 도전막의 일부분을 노출시키는 비아홀을 가진 제 1절연막을 형성하는 단계와, 제 1절연막 상에 적어도 비아홀과 대응된 부분을 노출시키는 개구부를 가진 제 2절연막을 형성하는 단계와, 제 2절연막 상에 비아홀 및 개구부를 덮어 도전막과 연결되도록 Ti막, Ni막 및 Cu막을 차례로 형성하는 단계와, 결과물에 열처리를 진행시키어 Ni-Cu 합금막을 형성하는 단계를 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 확산방지막 형성 방법을 도시한 공정단면도이다.
본 발명의 확산방지막 형성 방법은, 도 2a에 도시된 바와 같이, 비아홀 및 제 2개구부를 형성하는 공정까지는 종래와 동일하게 진행된다.
이어서, 도 2b에 도시된 바와 같이, 상기 제 2개구부(220) 및 비아홀(222)을 포함한 제 2절연막(216) 상에 Ti막(230) 및 Ni막(232)을 차례로 증착한다. 이때, 상기 Ti막(230)은 20∼300Å 두께로 형성하고 상기 Ni막(232)은 100∼500Å 두께로 형성하며, 상기 Ti막(230) 대신 Ta막을 이용할 수도 있다. 또한, 상기 Ni막(232)은 LPCVD(Low Pressure Chemical Vapor Deposition) 반응기에서 Ni(CH3C5H4)2,Ni(C5(ch3)5)2및 Ni(C5H5)2을 열분해시키거나 수소와 반응시키어 얻을 수 있다. 일예로, Ni(C5H5)2전구체가 열분해 될때 하기와 같다.
Ni(C5H5)2→ Ni(s)+ 2C5H5
이때, 상기 반응기는 1∼100 토르의 압력과 150∼350℃의 온도를 유지한다.
상기 LPCVD 반응기 외에도 상기 Ni막(232)은 AL(Atomic Layer)CVD 반응기에서 Ni(CH3C5H4)2, Ni(C5(ch3)5)2및 Ni(C5H5)2등의 전구체와 수소를 반응시켜 형성할 수도 있다.
그 다음, 상기 Ni막(232) 상에 스퍼터링(sputtering) 또는 CVD 공정에 의해 500∼1500Å 두께의 구리 씨드(seed)막(미도시)을 증착한 후, 상기 구리 씨드막에 전기 도금 방법을 적용하여 Cu막(236)을 형성한다.
이 후, 도 2c에 도시된 바와 같이, 상기 결과물 상에 열처리 공정(240)을 진행하여 Cu막을 결정화시킨다. 이때, 상기 열처리 공정(240)에 의해 Cu막과 Ni막이 반응하여 Cu-Ni합금막(233)막이 형성된다. 또한, Cu-Ni 합금막(233)과 Ti막(230)은 확산방지막으로서의 역할을 한다.
본 발명에서는 확산방지막으로 Cu-Ni 합금막(233)과 Ti막(230)의 이중막을 사용함으로써, Cu막과의 접착력이 우수해질 뿐만 아니라 단일 박막에 비해 후속의 열처리 공정 시 발생되는 스트레스에 의한 결함(defect)을 감소시킨다.
이어서, 도 2d에 도시된 바와 같이, 제 2절연막(216)이 노출되는 시점까지 상기 Cu막과 Cu-Ni 합금막(233)을 화학적-기계적 연마한다.
이상에서와 같이, 본 발명의 방법에서는 확산방지막으로 Cu-Ni 합금막과 Ti막의 이중막을 사용함으로써, 구리 등의 도전막과의 접착력이 우수해질 뿐만 아니라 단일 박막에 비해 후속의 열처리 공정 시 발생되는 스트레스에 의한 결함을 감소시킨다.
따라서, 본 발명에서는 구리 등의 도전막을 이용한 금속배선의 신뢰성이 향상된 향상된 잇점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 도전막을 포함한 반도체기판 상에 상기 도전막의 일부분을 노출시키는 비아홀을 가진 제 1절연막을 형성하는 단계와,
    상기 제 1절연막 상에 적어도 상기 비아홀과 대응된 부분을 노출시키는 개구부를 가진 제 2절연막을 형성하는 단계와,
    상기 제 2절연막 상에 상기 비아홀 및 개구부를 덮어 상기 도전막과 연결되도록 Ti막, Ni막 및 Cu막을 차례로 형성하되, 상기 Ni막은 1∼100 토르의 압력과 150∼350℃의 온도를 유지하는 LPCVD 반응기에서 Ni(CH3C5H4)2,Ni(C5(ch3)5)2및 Ni(C5H5)2등의 전구체와 수소를 반응시켜 형성하거나 ALCVD 반응기에서 Ni(CH3C5H4)2,Ni(C5(ch3)5)2및 Ni(C5H5)2등의 전구체와 수소를 반응시켜 형성하는 단계와,
    상기 결과물에 열처리를 진행시키어 Ni-Cu 합금막을 형성하는 단계를 포함한 것을 특징으로 하는 확산방지막 형성 방법.
  2. 제 1항에 있어서, 상기 Ti막은 20∼300Å 두께로 형성하는 것을 특징으로 하는 확산방지막 형성 방법.
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서, 상기 Ni막은 100∼500Å 두께로 형성하는 것을 특징으로 하는 확산방지막 형성 방법.
  6. 삭제
KR10-2001-0083307A 2001-12-22 2001-12-22 확산방지막 형성 방법 KR100443514B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0083307A KR100443514B1 (ko) 2001-12-22 2001-12-22 확산방지막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0083307A KR100443514B1 (ko) 2001-12-22 2001-12-22 확산방지막 형성 방법

Publications (2)

Publication Number Publication Date
KR20030053554A KR20030053554A (ko) 2003-07-02
KR100443514B1 true KR100443514B1 (ko) 2004-08-09

Family

ID=32212220

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0083307A KR100443514B1 (ko) 2001-12-22 2001-12-22 확산방지막 형성 방법

Country Status (1)

Country Link
KR (1) KR100443514B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107634002A (zh) * 2017-09-26 2018-01-26 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9425092B2 (en) * 2013-03-15 2016-08-23 Applied Materials, Inc. Methods for producing interconnects in semiconductor devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960009123Y1 (ko) * 1990-12-28 1996-10-15 엘지전자 주식회사 액정표시소자의 투명전극 단락검출장치
KR19980047200A (ko) * 1996-12-14 1998-09-15 문정환 반도체 소자의 배선 형성방법
JPH1197444A (ja) * 1997-09-17 1999-04-09 Ebara Corp 半導体基板配線のバリア層
KR19990059087A (ko) * 1997-12-30 1999-07-26 김영환 반도체 소자의 금속배선 형성 방법
JP2000183064A (ja) * 1998-12-16 2000-06-30 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
KR20000043059A (ko) * 1998-12-28 2000-07-15 김영환 반도체 소자의 금속 배선 형성 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960009123Y1 (ko) * 1990-12-28 1996-10-15 엘지전자 주식회사 액정표시소자의 투명전극 단락검출장치
KR19980047200A (ko) * 1996-12-14 1998-09-15 문정환 반도체 소자의 배선 형성방법
JPH1197444A (ja) * 1997-09-17 1999-04-09 Ebara Corp 半導体基板配線のバリア層
KR19990059087A (ko) * 1997-12-30 1999-07-26 김영환 반도체 소자의 금속배선 형성 방법
JP2000183064A (ja) * 1998-12-16 2000-06-30 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
KR20000043059A (ko) * 1998-12-28 2000-07-15 김영환 반도체 소자의 금속 배선 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107634002A (zh) * 2017-09-26 2018-01-26 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法

Also Published As

Publication number Publication date
KR20030053554A (ko) 2003-07-02

Similar Documents

Publication Publication Date Title
US6277765B1 (en) Low-K Dielectric layer and method of making same
KR0148325B1 (ko) 반도체 소자의 금속 배선 형성방법
KR20030004010A (ko) 반도체 장치 및 그 제조 방법
KR100443514B1 (ko) 확산방지막 형성 방법
KR100290467B1 (ko) 반도체소자의확산방지막형성방법
US20060148246A1 (en) Method of forming a diffusion barrier layer using a TaSiN layer and method of forming a metal interconnection line using the same
KR0174878B1 (ko) 확산 장벽층 형성방법
KR100701673B1 (ko) 반도체 소자의 구리 배선 형성방법
KR0161889B1 (ko) 반도체장치의 배선 형성방법
KR100521051B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP4457884B2 (ja) 半導体装置
KR100499401B1 (ko) 반도체 소자의 금속배선 형성방법
KR100247643B1 (ko) 금속 배선 형성용 반응 챔버 및 이를 이용한 반도체 소자의 금속배선 형성방법
KR100431325B1 (ko) 적층된 에스아이엔을 이용한 구리확산방지막 형성방법
KR950005258B1 (ko) 블랭킷 cvd 텅스텐 형성방법
KR100750194B1 (ko) 오믹콘택막의 형성 방법 및 이를 이용한 반도체 장치의금속배선 형성 방법
US6559050B1 (en) Process for high thermal stable contact formation in manufacturing sub-quarter-micron CMOS devices
US5595936A (en) Method for forming contacts in semiconductor device
KR100215540B1 (ko) 반도체 금속박막의 배선방법
KR980011861A (ko) 반도체 소자의 금속배선 형성방법
KR20040001988A (ko) 구리 금속 배선 형성방법
KR100252843B1 (ko) 반도체 소자의 확산방지막 및 그 형성방법
KR100252764B1 (ko) 반도체장치의다층금속배선형성방법
KR100587600B1 (ko) 듀얼 다마신 공정을 이용한 금속배선 형성방법
KR100333392B1 (ko) 금속 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130620

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140618

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150617

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160620

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170626

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20180618

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20190619

Year of fee payment: 16