JP2773074B2 - 半導体素子の金属配線形成方法 - Google Patents

半導体素子の金属配線形成方法

Info

Publication number
JP2773074B2
JP2773074B2 JP7026409A JP2640995A JP2773074B2 JP 2773074 B2 JP2773074 B2 JP 2773074B2 JP 7026409 A JP7026409 A JP 7026409A JP 2640995 A JP2640995 A JP 2640995A JP 2773074 B2 JP2773074 B2 JP 2773074B2
Authority
JP
Japan
Prior art keywords
forming
metal wiring
insulating film
insulating
photomask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP7026409A
Other languages
English (en)
Other versions
JPH0845942A (ja
Inventor
▲やん▼ 圭 崔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JPH0845942A publication Critical patent/JPH0845942A/ja
Application granted granted Critical
Publication of JP2773074B2 publication Critical patent/JP2773074B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/102—Mask alignment
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/106—Masks, special

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体素子の金属配線形
成方法に関するものであって、特に金属配線が調密に構
成される高集積半導体素子で隣設する金属配線の間の短
絡を防止し、リソグラフィ工程及びエッチング工程にお
いての工程マジーンを向上させるために、多数の金属配
線が絶縁膜を間に置いて上，下交代で形成されるように
する金属配線形成方法に関するものである。
【０００２】
【従来の技術】一般に、金属配線は全ての半導体素子で
セル(Cell)と周辺(Periphery) 回路を電気的に連結する
役割をするものの、セルと周辺回路の間のトポロジー(T
opology)の差異によって良い形状(Profile) の金属配線
を形成することが難しい。特に半導体素子が高集積化さ
れるほど、良い形状の金属配線を形成することが難し
い。
【０００３】図１は調密な金属配線を形成する時、用い
られる一般的なフォトマスクの平面を示したものであ
る。石英基板Ｂ上に第１、第２、第３及び第４クロムパ
ターンP1〜P4を形成することによってフォトマスクＡが
製作される。金属配線を最小限で調密に形成するため
に、第１、第２、第３及び第４クロムパターンP1〜P4そ
れぞれのパターンの幅とパターンの間のスペースの幅は
同一に形成されるのが望ましい。
【０００４】
【発明が解決しようとする課題】前記の構成を有するフ
ォトマスクＡが0.35μｍの最小のパターン線の幅を形成
することのできる示しないステップ(Stepper）に対応す
るように製作された場合、トポロジーの差異のない平板
では0.35μｍの幅を有する良い形状の金属配線を形成す
ることができるものの、トポロジーの差異のあるところ
では金属配線の形状が悪くなり、隣設する金属配線と短
絡する問題が発生する。
【０００５】したがって、本発明は金属配線が絶縁膜を
間に置いて上，下交代で形成されるようにし隣設する金
属配線の間の短絡を防止することができる半導体素子の
金属配線形成方法を提供することにその目的がある。
【０００６】また、本発明の他の目的は既存の金属配線
用フォトマスクに対応する２個のフォトマスクを用いて
リソグラフィ工程及びエッチング工程での工程マージン
を向上させることにその目的がある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るための本発明の金属配線形成方法はウェーハ上に素子
の間を電気的に絶縁する第１絶縁膜を形成したのち、前
記第１絶縁膜上にエッチング停止層を形成する段階と、
前記エッチング停止層上にウエットエッチング選択比が
互いに異なる第２及び第３絶縁膜を順次に形成する段階
と、前記第３絶縁膜上に陰感光膜を塗布したのち、下部
金属配線が形成される部分に対応するようにクロムパタ
ーンが形成された第１フォトマスクを用いたリソグラフ
ィ工程によって前記下部金属配線が形成される部分に対
応するところの前記陰感光膜の部分を開放する段階と、
開放された部分を有する前記陰感光膜を用いた非等方性
エッチング工程によって前記第３及び第２絶縁膜を前記
エッチング停止層が露出する時まで順次にエッチングし
多数のトレンチを形成する段階と、前記陰感光膜を除去
したのち、前記多数のトレンチの内壁を形成する前記第
２絶縁膜を前記エッチング停止層と前記第３絶縁膜に対
して選択的に予定された深さまで水平エッチングし前記
トレンチ内にアンダーカットを形成する段階と、アンダ
ーカットが形成された前記トレンチを含む第３絶縁膜上
に導電物を蒸着する段階と、前記導電物上に陽感光膜を
塗布したのち、上部金属配線が形成される部分に対応す
るようにクロムパターンが形成された第２フォトマスク
を用いたリソグラフィ工程によって前記上部金属配線が
形成される部分に対応するところの前記陽感光膜の部分
をパターン形態で残す段階と、前記第３絶縁膜上に前記
上部金属配線を形成させると同時に、前記トレンチのア
ンダーカットの部分に前記下部金属配線を形成するため
にパターン化された前記陽感光膜を用いた非等方性エッ
チング工程によって前記トレンチのアンダーカットの上
部まで前記導電物を過度エッチングし、これによって前
記第３絶縁膜を間に置いて前記上，下部金属配線が上，
下交代で形成されるようにする段階からなることを特徴
とする。
【０００８】
【作用】本発明によれば調密に構成される多数の金属配
線を形成するための一般的な金属配線用フォトマスクに
対応するように金属配線用フォトマスクを２個で分離し
製作し、これらフォトマスクを用いて多数の金属配線が
絶縁膜を間に置いて上，下交代で形成されるようにす
る。従って、制限された面積内で金属配線のそれぞれの
線幅を最大にすることができる。
【０００９】
【実施例】以下、添付された図面を参照しながら本発明
を詳細に説明する。図２（Ａ）乃至図２（Ｂ）は調密な
金属配線を形成する時用いられる本発明のフォトマスク
の平面を示したものである。
【００１０】図２（Ａ）に示された第１フォトマスクA1
と図２（Ｂ）に示された第２フォトマスクA2は前述した
図１の一般的なフォトマスクＡに対応するように製作さ
れる。第１フォトマスクA1は石英基板B1上に第１及び第
２クロムパターンP11 ，P32を形成することによって製
作される。
【００１１】第１フォトマスクA1と一般的なフォトマス
クＡを重畳させる場合、第１フォトマスクA1の第１クロ
ムパターンP11 は一般的なフォトマスクＡの第１クロム
パターンP1に対して同一なパターンの幅で重畳され、第
１フォトマスクA1の第２クロムパターンP32 は一般的な
フォトマスクＡの第３クロムパターンP3に対して同一な
パターンの幅で重畳される。
【００１２】結局、第１フォトマスクA1は一般的なフォ
トマスクＡに比べてデザインルール(Design Rule) の増
加を来たし、リソグラフィ工程及びエッチング工程にお
いて工程マージンを向上させる長所がある。
【００１３】第２フォトマスクA2は石英基板B2上に第１
及び第２クロムパターンP21 ，P42を形成することによ
って製作される。第２フォトマスクA2と一般的なフォト
マスクＡを重畳させる場合、第２フォトマスクA2の第１
クロムパターンP21 は一般的なフォトマスクＡの第２ク
ロムパターンP2に対して約２倍の大きいパターンの幅で
重畳され、第２フォトマスクA2の第２クロムパターンP4
2 は一般的なフォトマスクＡの第４クロムパターンP4に
対して約２倍の大きいパターンの幅で重畳される。
【００１４】結局、第２フォトマスクA2は一般的なフォ
トマスクＡに比べてデザインルールの増加を来たし、リ
ソグラフィ工程及びエッチング工程においての工程マー
ジンを向上させる長所がある。
【００１５】図３（Ａ）乃至図３（Ｇ）は前述した第１
及び第２フォトマスクA1，A2を用いて本発明による半導
体素子の金属配線を形成する段階を説明するために示し
た断面図である。
【００１６】図３（Ａ）と関連づけて、第１絶縁膜２が
ウェーハ１上に形成される。エッチング停止層３は前記
第１絶縁膜２上に薄く形成される。第２絶縁膜４と第３
絶縁膜５は前記エッチング停止層３上に順次に形成され
る。
【００１７】前記第１絶縁膜２は前記ウェーハ１上にト
ランジスターなどのような素子を形成したのち、金属配
線形成工程前に素子の間の電気的な絶縁と表面の平坦化
のためにBPSG(Boron Phosphorous Silicate Glass)など
のような酸化物を蒸着し形成する。前記エッチング停止
層３は前記第２及び第３絶縁膜４，５をエッチングする
時、下部の第１絶縁膜２がエッチングされることを防止
するために窒化物から形成される。
【００１８】前記第２絶縁膜４と前記第３絶縁膜５はウ
エットエッチング選択比が異なる物質から形成される。
第２絶縁膜４は不純物がドープされた酸化物から形成
し、第３絶縁膜５は不純物がドープされない酸化物から
形成される。不純物がドープされた酸化物は不純物がド
ープされない酸化物よりウエットエッチング選択比が高
い。
【００１９】一方、前記第２絶縁膜４の形成工程時、表
面の平坦化工程を伴行する場合、セル領域と周辺回路領
域のようにトポロジーの差異が甚だしい部分で前記第２
絶縁膜４の厚さが異なって形成される。すなわち、トポ
ロジーが高いセル領域上では第２絶縁膜４の厚さが薄
く、トポロジーが低い周辺回路領域上では第２絶縁膜４
の厚さが厚く形成される。
【００２０】前記第２絶縁膜４の厚さは後に形成される
下部金属配線を決定するのに、もし下部金属配線の厚さ
を全ての領域で一定に維持しようとする時には前記のよ
うな第２絶縁膜４の表面の平坦化工程を実施しない。前
記第２及び第３絶縁膜４，５の形成時、平坦化工程を伴
行、実施する場合、セルと周辺回路のトポロジーの差異
を最小化することのできるため後続工程を容易にする。
【００２１】前記第３絶縁膜５の厚さは後に上，下部金
属配線を形成するための導電物エッチング工程時、過度
エッチング(Over Etch) まで考慮し導電物蒸着の厚さよ
り約50％ぐらい厚く形成するのが望ましい。
【００２２】図３（Ｂ）と関連づけて、陰感光膜(Negat
ive Photoresist)６が前記第３絶縁膜５上に塗布され
る。前記図２（Ａ）の第１フォトマスクA1を用いたリソ
グラフィ工程によって光遮断部分に対応する陰感光膜６
の部分が開放される。前記陰感光膜６の開放された部分
は第１金属配線の下部金属配線が形成される部分であ
る。トレンチ７は開放された部分を有する陰感光膜６を
用いた非等方性エッチング工程によって第３絶縁膜５及
び第２絶縁膜４をエッチング停止層３が露出する時まで
順次に垂直エッチングし形成される。
【００２３】図３（Ｃ）は前記陰感光膜６を除去したの
ち、等方性エッチング工程によってトレンチ７の内壁を
なす第２絶縁膜４をエッチング停止層３と第３絶縁膜５
に対して選択的に予定された深さまで水平エッチングし
トレンチ７内にアンダーカット(Under Cut) を形成した
ものが示される。
【００２４】前記トレンチ７内にアンダーカットを形成
することは第１金属配線の下部金属配線の幅を広くし金
属配線の面抵抗値を低くするためであるものの、面抵抗
値が大きく問題にならないとしたらアンダーカット形成
工程を省略することができる。
【００２５】図３（Ｄ）は前記アンダーカットが形成さ
れたトレンチ７を含む第３絶縁膜５上に第１金属配線用
で導電物８を厚く蒸着したものが示される。前記導電物
８はステップカバーリッジ(Step Coverage) が優れた物
質例えば、ダングステンＷが望ましい。
【００２６】図３（Ｅ）と関連づけて、陽感光膜(Posit
ive Photoresist)９が前記導電物８上に塗布される。前
記図２（Ｂ）の第２フォトマスクA2を用いたリソグラフ
ィ工程によって光遮断部分に対応する陽感光膜９部分が
パターン形態で残る。前記陽感光膜９のパターン部分は
第１金属配線の上部金属配線が形成される部分である。
【００２７】図３（Ｆ）は前記パターン化された陽感光
膜９を用いた非等方性エッチング工程でトレンチ７のア
ンダーカット上部まで前記導電物８を過度エッチングし
第１金属配線の上部金属配線8Bと下部金属配線8Aを形成
したものが示される。前記第１金属配線が従来とは異な
って第３絶縁膜５を間に置いて上，下交代で形成される
ことが分かる。
【００２８】図３（Ｇ）は前記パターン化された陽感光
膜９を除去し、一般的な方法で第４絶縁膜10及び第5 絶
縁膜11を順次に形成したのち平坦化し、前記平坦化され
た第５絶縁膜11上部の所定部位に第２金属配線12を形成
したものが示される。
【００２９】
【発明の効果】本発明は調密に構成される多数の金属配
線を形成するための一般的な金属配線用フォトマスクに
対応するように金属配線用フォトマスクを２個で分離し
製作し、これらフォトマスクを用いて多数の金属配線が
絶縁膜を間に置いて上，下交代で形成されるようにす
る。よって、リソグラフィ工程及びエッチング工程での
工程マージンが向上され金属配線間の短絡を防止するこ
とができ、また半導体素子の数率及び信頼性を向上させ
ることができる。
【図面の簡単な説明】
【図１】調密な金属配線を形成する時、用いられる一般
的なフォトマスクの平面図である。
【図２】（Ａ），（Ｂ）は調密な金属配線を形成する
時、用いられる本発明のフォトマスクの平面図である。
【図３】（Ａ）〜（Ｇ）は本発明による半導体素子の金
属配線を形成する方法を説明するために示した断面図で
ある。
【符号の説明】
１：ウェーハ ２：第１絶縁膜 ３：エッチング停止層 ４：第２絶縁膜 ５: 第３絶縁膜 ６：陰感光膜 ７: トレンチ ８：導電物（第１
金属配線用) 8A: 下部金属配線 8B: 上部金属配線 ９: 陽感光膜 10: 第４絶縁膜 11: 第５絶縁膜 12: 第２金属配線 A,A1,A2:フォトマスク B,B1,B2:石英基
板 P1,P2,P3,P4,P11,P32,P21,P42:クロムパターン

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体素子の金属配線形成方法において、
    ウェーハ上に素子の間を電気的に絶縁するための第１絶
    縁膜を形成したのち、前記第１絶縁膜上にエッチング停
    止層を形成する段階と、前記エッチング停止層上にウエ
    ットエッチング選択比が互いに異なる第２及び第３絶縁
    膜を順次に形成する段階と、前記第３絶縁膜上に陰感光
    膜を塗布したのち、下部金属配線が形成される部分に対
    応されるようにクロムパターンが形成された第１フォト
    マスクを用いたリソグラフィ工程によって前記下部金属
    配線が形成される部分に対応されるところの前記陰感光
    膜の部分を開放する段階と、開放された部分を有する前
    記陰感光膜を用いた非等方性エッチング工程によって前
    記第３及び第２絶縁膜を前記エッチング停止層が露出す
    る時まで順次にエッチングし多数のトレンチを形成する
    段階と、前記陰感光膜を除去したのち、前記多数のトレ
    ンチの内壁をなす前記第２絶縁膜を前記エッチング停止
    層と前記第３絶縁膜に対して選択的に予定された深さま
    で水平エッチングし前記トレンチ内にアンダーカットを
    形成する段階と、アンダーカットが形成された前記トレ
    ンチを含む第３絶縁膜上に導電物を蒸着する段階と、前
    記導電物上に陽感光膜を塗布したのち、上部金属配線が
    形成される部分に対応されるようにクロムパターンが形
    成された第２フォトマスクを用いたリソグラフィ工程に
    よって前記上部金属配線が形成される部分に対応される
    ところの前記陽感光膜の部分をパターン形態で残す段階
    と、前記第３絶縁膜上に前記上部金属配線を形成させる
    と同時に、前記トレンチのアンダーカット部分に前記下
    部金属配線を形成させるためにパターン化された前記陽
    感光膜を用いた非等方性エッチング工程によって前記ト
    レンチのアンダーカットの上部まで前記導電物を過度エ
    ッチングし、これによって前記第３絶縁膜を間に置いて
    前記上，下部金属配線が上，下交代で形成されるように
    する段階からなることを特徴とする半導体素子の金属配
    線形成方法。
  2. 【請求項２】第１請求項において、前記エッチング停止
    層は前記第２及び第３絶縁膜と他のエッチング選択比を
    有する物質から形成されることを特徴とする半導体素子
    の金属配線形成方法。
  3. 【請求項３】第１請求項において、前記エッチング停止
    層は窒化物から形成されることを特徴とする半導体素子
    の金属配線形成方法。
  4. 【請求項４】第１請求項において、前記第２絶縁膜は不
    純物がドープされた酸化物から形成されることを特徴と
    する半導体素子の金属配線形成方法。
  5. 【請求項５】第１請求項において、前記第３絶縁膜は不
    純物がドープされない酸化物から形成されることを特徴
    とする半導体素子の金属配線形成方法。
  6. 【請求項６】第１請求項において、前記導電物はタング
    ステンであることを特徴とする半導体素子の金属配線形
    成方法。
JP7026409A 1994-02-15 1995-02-15 半導体素子の金属配線形成方法 Expired - Fee Related JP2773074B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR94-2578 1994-02-15
KR1019940002578A KR0121106B1 (ko) 1994-02-15 1994-02-15 반도체 소자의 금속배선 형성방법

Publications (2)

Publication Number Publication Date
JPH0845942A JPH0845942A (ja) 1996-02-16
JP2773074B2 true JP2773074B2 (ja) 1998-07-09

Family

ID=19377149

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7026409A Expired - Fee Related JP2773074B2 (ja) 1994-02-15 1995-02-15 半導体素子の金属配線形成方法

Country Status (4)

Country Link
US (1) US5466640A (ja)
JP (1) JP2773074B2 (ja)
KR (1) KR0121106B1 (ja)
DE (1) DE19505077C2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5985746A (en) * 1996-11-21 1999-11-16 Lsi Logic Corporation Process for forming self-aligned conductive plugs in multiple insulation levels in integrated circuit structures and resulting product
KR100268926B1 (ko) * 1996-12-31 2000-10-16 김영환 반도체소자의 배선 형성방법
US6037253A (en) * 1997-01-27 2000-03-14 Chartered Semiconductor Manufacturing Company, Ltd. Method for increasing interconnect packing density in integrated circuits
CN101419933B (zh) * 2007-10-24 2010-12-15 中芯国际集成电路制造(上海)有限公司 一种可避免产生突起的保护层制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4960870A (ja) * 1972-10-16 1974-06-13
US4484978A (en) * 1983-09-23 1984-11-27 Fairchild Camera & Instrument Corp. Etching method
US4996133A (en) * 1987-07-31 1991-02-26 Texas Instruments Incorporated Self-aligned tungsten-filled via process and via formed thereby
US4832789A (en) * 1988-04-08 1989-05-23 American Telephone And Telegrph Company, At&T Bell Laboratories Semiconductor devices having multi-level metal interconnects
JPH04129226A (ja) * 1990-09-20 1992-04-30 Nec Yamagata Ltd 半導体装置の製造方法
JPH04186657A (ja) * 1990-11-16 1992-07-03 Sharp Corp コンタクト配線の作製方法
US5420078A (en) * 1991-08-14 1995-05-30 Vlsi Technology, Inc. Method for producing via holes in integrated circuit layers
JPH06120210A (ja) * 1992-10-01 1994-04-28 Nec Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
DE19505077A1 (de) 1995-10-12
DE19505077C2 (de) 2002-09-05
KR0121106B1 (ko) 1997-11-10
US5466640A (en) 1995-11-14
JPH0845942A (ja) 1996-02-16
KR950025870A (ko) 1995-09-18

Similar Documents

Publication Publication Date Title
US6420257B2 (en) Process for forming trenches and contacts during the formation of a semiconductor memory device
JP4836304B2 (ja) 半導体装置
JPH0685086A (ja) 高集積素子用微細コンタクト形成方法
JP2773729B2 (ja) 半導体装置の製造方法
JPH09307080A (ja) 半導体素子のキャパシタ製造方法
US6337275B1 (en) Method for forming a self aligned contact in a semiconductor device
JPH1032249A (ja) 半導体素子の配線形成方法
KR0180287B1 (ko) 반도체장치의 배선구조 및 그의 제조방법
JP2773074B2 (ja) 半導体素子の金属配線形成方法
US6165878A (en) Method of manufacturing semiconductor device
JP2771057B2 (ja) 半導体装置の製造方法
JPH09260647A (ja) 半導体装置およびその製造方法
KR100252044B1 (ko) 반도체소자의 콘택홀 형성방법
US20020048902A1 (en) Method for forming overlay verniers for semiconductor devices
KR100289661B1 (ko) 반도체 소자의 제조방법
JP3149858B2 (ja) 半導体記憶装置の局所パッドとその製造方法
KR100642485B1 (ko) 반도체 소자의 제조 방법
KR960011864B1 (ko) 반도체 소자의 도전배선 제조방법
KR0172756B1 (ko) 평탄화된 비트라인 형성방법
KR100203299B1 (ko) 반도체 소자의 금속배선 형성방법
JPH0936222A (ja) 半導体装置及びその製造方法
JPH10261711A (ja) 微細コンタクトホールのエッチングマスクの形成方法
KR20020052038A (ko) 반도체 소자 및 그 제조방법
JPH08236715A (ja) 半導体装置及びその製造方法
JPH08107111A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090424

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090424

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100424

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100424

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110424

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110424

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120424

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130424

Year of fee payment: 15

LAPS Cancellation because of no payment of annual fees