JPH08236715A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 狭い面積に容量の大きいキャパシタを従来よ
りも簡単な工程で形成することを可能とした半導体装置
及びその製造法を提供する。 【構成】 エッチングレートの異なる少なくとも２つの
絶縁膜を交互に繰返して堆積し、所望の積層膜を形成す
る。この積層膜に異方性エッチングにより溝あるいは貫
通孔（例えば、コンタクトホール）等の孔を開口後、孔
内を等方性エッチングにより絶縁膜を選択的にエッチン
グし、孔の壁面を断面が櫛歯状に形成し、これを下地と
して、キャパシタを形成する。 【効果】 容量の大きいキャパシタが得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、半導体メモリ等の内部にキャパシ
タを有する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】従来の半導体装置の例を図５乃至図７を
参照して説明する。図５は、半導体装置内に形成される
スタック型キャパシタの製造工程を示している。

【０００３】図５（ａ）に示すように、表面に図示しな
い半導体回路が形成された半導体基板１１にＣＶＤ法に
よってシリコン酸化膜が堆積され、層間絶縁膜１２が形
成される。この層間絶縁膜にレジストを塗布し、コンタ
クトホールのマスクを用いてパターンを焼付け、レジス
トを現像してコンタクトホール部を開口する。現像され
たレジストをマスクにしてエッチングを行って層間絶縁
膜を開口し、コンタクトホールを形成する。以下、この
ような堆積された膜を加工する工程をパターニングと称
する。層間絶縁膜１２上に、ポリシリコンをＣＶＤ法に
よって堆積し、高濃度の不純物をドープして第１のキャ
パシタ電極層１３を形成する（図５（ｂ））。

【０００４】このキャパシタ電極層１３を必要な電極形
状にパターニングした後、ポリシリコン１２の表面に薄
くシリコン窒化膜と酸化膜を堆積し、キャパシタの誘電
体膜１４を形成する（図５（ｃ））。更に、キャパシタ
の誘電体膜１４上にポリシリコンをＣＶＤ法によって堆
積し、高濃度の不純物をドープして第２のキャパシタ電
極層１５を形成する。このキャパシタ電極層１５を所要
の形状にパターニングして、キャパシタが形成される
（図５（ｄ））。

【０００５】ところで、半導体メモの装置等では、記憶
容量の大容量化に伴い、素子に割当てられる面積がより
微細になっている。このような半導体装置にあっては、
キャパシタに割当てられる面積も小さくなり、キャパシ
タ容量の減少が問題になる。

【０００６】図６は、上述したプロセスによって形成さ
れるキャパシタの容量を増やすようにした例を示すもの
であり、図６（ａ）は図５（ｂ）に、図６（ｂ）は図５
（ｃ）、図６（ｃ）は図５（ｄ）にそれぞれ対応してい
る。また、同図において、図５と対応する部分には同一
符号を付している。

【０００７】この例では、キャパシタの電極となるポリ
シリコン膜１３を厚膜に形成し、膜端部の側壁のキャパ
シタ面積を縦方向に増やしている。

【０００８】しかしながら、それ程容量は増加しない。
逆に、ポリシリコン膜１３の段差が大きくなる。この膜
の上に形成される膜の信頼性、製造精度等の観点から必
要とされる、膜平坦化の要求と相いれない。

【０００９】図７は、キャパシタ容量を増加させる他の
キャパシタの製造工程例を示している。同図において、
図５と対応する部分には同一符号が付されている。

【００１０】この例では、まず、半導体基板１１の上
に、ＣＶＤ法によってシリコン酸化膜を堆積して層間絶
縁膜１２ａを形成し、ポリシリコンを堆積し、不純物を
ドープしてキャパシタの電極膜１３ａを形成する。更
に、後にエッチングで除去可能な材質によって層間絶縁
膜１２ｂが堆積される（図７（ａ））。堆積された膜１
２ａ、１３ａ、１２ｂにパターニングを行って、コンタ
クトホールを開口する。コンタクトホール及び絶縁膜膜
１２ｂを覆うようにポリシリコン膜１３ｂを堆積する。
このポリシリコン膜１３ｂに不純物をドープし、電極膜
１３ｂを形成する。電極膜１３ａ及び１３ｂは連結され
て、キャパシタの第１の電極膜１３を形成する（図７
（ｂ））。第１の電極膜１３を、例えば、パワートラン
ジスタの冷却フィン状に形成するべく、積層された膜１
３ｂ、１２ｂ、１３ａをコンタクト部を残す必要な大き
さにパターニングする（図７（ｃ））。更に、電極膜１
３ａ及び１３ｂに挟まれる絶縁膜１２ｂをエッチングに
より、選択的に除去する。これにより、キャパシタの第
１の電極１３が形成される。この電極の表面にＣＶＤ法
によってシリコン窒化膜１４を形成する（図７
（ｄ））。ＣＶＤ法によってポリシリコンを堆積し、不
純物をドープしたのち、パターニングを行って第２のキ
ャパシタ電極１５を形成する（図７（ｅ））。この結
果、フィン状に積層された構造の第１の電極と、これを
絶縁膜を介して包込む第２の電極からなるフィン型キャ
パシタが得られる。

【００１１】

【発明が解決しようとする課題】しかしながら、フィン
型キャパシタは製造工程が複雑であり、また、上記図６
の従来キャパシタよりも段差がより一層大きくなる。こ
のため、この膜上のプロセスが難しく半導体装置の歩留
り低下の要因となる。

【００１２】よって、本発明は、狭い面積に容量の大き
いキャパシタを従来よりも簡単な工程で形成することを
可能とした半導体装置及びその製造法を提供することを
目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板上に
相互間のエッチングレートが異なる少なくとも第１及び
第２の絶縁膜を交互に堆積して積層絶縁膜を形成する過
程と、上記半導体基板の上方から異方性エッチングを行
って、上記積層絶縁膜に溝又は貫通孔を形成する過程
と、上記溝又は貫通孔内で等方性エッチングを行い、上
記溝又は貫通孔の壁面に露出した上記積層絶縁膜のいず
れかの絶縁膜を選択的に除去して上記壁面を櫛歯状に形
成する過程と、上記溝又は貫通孔の壁面に第１の導電膜
を堆積して第１のキャパシタ電極を形成する過程と、上
記第１のキャパシタ電極上に誘電体膜を堆積する過程
と、上記誘電体膜上に第２の導電膜を堆積して第２のキ
ャパシタ電極を形成する過程と、とからなる。

【００１４】また、本発明の半導体装置は、エッチング
レートが異なる少なくとも２つの絶縁膜を交互に堆積し
て半導体基板上に形成される積層絶縁膜と、上記積層絶
縁膜に開口されると共に、孔の内部壁面が櫛歯状に形成
される溝孔と、少なくとも上記櫛歯状の内部壁面を覆う
導電膜によって形成される第１及び第２のキャパシタ電
極と、上記第１及び第２のキャパシタ電極間に形成され
る誘電体膜と、を備える。

【００１５】

【作用】キャパシタを形成する前の下地として、必要に
より半導体基板上に層間絶縁膜を堆積した後、材質の異
なる少なくとも２つの絶縁膜を交互に繰返して堆積し、
所望の積層膜を形成する。この積層膜に溝あるいは貫通
孔（例えば、コンタクトホール）等の孔を開口後、積層
膜を構成する一方の絶縁膜を選択的エッチングによって
後退させ、他方の絶縁膜を相対的に突出させて、コンタ
クトホールの内壁面を櫛歯状、フィン状あるいは雌ねじ
のネジ溝状、階段状等に形成する。このような表面積が
増大された形状の内壁面にキャパシタの第１の電極層、
誘電体層、第２の電極層が形成されるため、キャパシタ
の面積を大幅に増加させると共に、コンタクトホールを
形成する従来プロセスに、２つの絶縁膜（２１，２２）
のうちの一方を後退させる選択的な等方性エッチングを
行うプロセスを追加することにより実現でき、具合がよ
い。

【００１６】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は、本発明に係る半導体装置の製造プ
ロセスを示す工程図であり、半導体基板１１の表面には
図示しない電気回路が形成されている。この半導体基板
１１に、ＣＶＤ法によってシリコン酸化膜を、例えば３
０００オングストローム堆積し、層間絶縁膜１２を形成
する（図１（ａ））。この上に、ＣＶＤ法によって、例
えば、ＢＰＳＧ（Borophosphosilicate glass ）膜から
なる第１の絶縁膜とシリコン窒化膜からなる第２の絶縁
膜を交互に堆積する。例えば、ＢＰＳＧ膜は１０００オ
ングストローム、シリコン窒化膜は１００オングストロ
ームとする。この例では、第１及び第２の絶縁膜の堆積
を３回繰返して積層膜２１ａ，２２ａ，２１ｂ，２２
ｂ，２１ｃ，２２ｃ）を形成しているが、必要とするキ
ャパシタ容量に応じて積層数を増減することができる
（図１（ｂ））。

【００１７】積層膜にレジスト２３を塗布し、コンタク
トホールのマスクを用いて露光、現像を行ってコンタク
トホール部分を開口する。このレジスト２３をマスクと
して、異方性エッチングを行って積層膜に貫通孔を形成
し、コンタクトホール２４を開口する（図１（ｃ））。

【００１８】次いで、等方性エッチングにより、コンタ
クトホール２４内のＢＰＳＧ膜２１ａ〜２１ｃを選択的
にエッチングする。エッチング液は、可及的にＢＰＳＧ
膜２１ａ〜２１ｃに対してエッチングレートが高く、シ
リコン窒化膜２２ａ〜２２ｃに対してエッチングレート
が低いものを使用し、第１及び第２の絶縁膜に対して選
択比を大きく設定する。その結果、シリコン窒化膜２２
ａ〜２２ｃのコンタクトホール内の壁面２４ａは残り、
ＢＰＳＧ膜２１ａ〜２１ｃのコンタクトホール内の壁面
２４ｂは削られて後退する。この結果、コンタクトホー
ル内の壁面は、断面形状が櫛歯状あるいは（パワートラ
ンジスタ等の）冷却フィン状に形成される（図２
（ａ））。図３（ｂ）は、コンタクトホール２４を半導
体基板の上方から見た場合のコンタクトホールの開口形
状２４ａと、コンタクトホール内部の壁面２４ｂの位置
を模式的に表している。このコンタクトホール２４の内
壁を下地としてキャパシタを形成する。

【００１９】キャパシタの形成は、例えばＣＶＤ法によ
って、コンタクトホール内部に不純物がドープされたポ
リシリコン膜２５、シリコン窒化膜あるいはシリコン酸
化膜からなる誘電体膜２６、不純物がドープされたポリ
シリコン膜２７を順次に形成して、キャパシタを形成す
る（図２（ｂ））。更に、必要により、コンタクトホー
ル内の孔を不純物がドープされたポリシリコン２７で埋
込み、表面を平坦化する。ポリシリコン２７、誘電体膜
２６、ポリシリコン膜２５をパターニングして不要部分
を取除く（図２（ｃ））。ポリシリコン膜２５及び２６
は、夫々キャパシタの第１及び第２の電極になる。

【００２０】図３（ａ）は、図２（ａ）に示す絶縁膜２
２ｃ上にキャパシタの第１の電極に接続される配線を形
成すべき場合に、第１の電極と当該配線を同じ導電膜で
形成する場合のキャパシタ形成手順を説明するものであ
る。キャパシタの形成は、ＣＶＤ法によって、コンタク
トホール内部に不純物がドープされたポリシリコン膜２
５を形成した後、ポリシリコン膜２５を配線及びキャパ
シタ電極のマスクを用いてパターニングする。更に、シ
リコン窒化膜あるいはシリコン酸化膜からなる誘電体膜
２６、不純物がドープされたポリシリコン膜２７を堆積
後、２つの膜をパターニングし、キャパシタを形成す
る。

【００２１】このようにして、エッチングレートの異な
る絶縁膜を積層し、積層膜に異方性エッチングによって
孔を開け、この孔内を等方性エッチングにより、絶縁膜
を選択的にエッチングして孔の壁面を櫛歯状に彫込むこ
とができる。このホールの内壁面を下地として使用して
キャパシタを形成することによって、表面積の大きいキ
ャパシタを形成することが可能となる。

【００２２】なお、コンタクトホールの形状は、図３
（ｂ）に示す長方形のものに限られず、円形、Ｌ字型、
ロの字型等種々の形状に形成することができる。勿論、
積層膜全体を貫通せずとも、積層膜を途中まで掘削した
孔内の側壁に横溝を形成することも可能である。コンタ
クトホール以外の部分、例えば、トレンチ（溝）内に本
願のキャパシタを形成することも可能である。

【００２３】図４（ａ）はこのような例を示している。
同図において、メモリセル等の機能単位が形成される複
数の島領域３１は、島領域相互間が格子状の素子分離用
溝３２によって素子分離されている。この島領域３１の
溝３２の壁面に櫛歯状に絶縁膜を横方向に彫込んだ横溝
３３が島領域を一周するように形成されている。既述し
たように、櫛歯状の溝壁面は材質の異なる絶縁膜の積層
膜を選択的にエッチングすることにより形成可能であ
る。溝３２及び横溝３３を下地として島領域を一周する
ように１つのキャパシタが形成される。キャパシタ形成
後、格子状のマスクによって素子分離の溝を再形成し、
各島領域のキャパシタ相互間を分離絶縁する。この分離
溝を必要により、絶縁物によって埋込み、膜を平坦化す
ることが可能である。勿論、キャパシタ相互間の絶縁が
確保されるように考慮することによって、互いに隣接す
る島領域間の１つの溝に、この溝内の一方の側壁若しく
は両方の側壁を利用して１つのキャパシタを形成するこ
とが可能である。

【００２４】図４（ｂ）は、本発明の更に他の実施例を
示しており、図２（ａ）に対応している。この例では、
半導体基板１１、層間絶縁膜１２の上に、エッチングレ
ートの異なる絶縁膜４１、４２、４３を、絶縁膜４１、
４２、４１、４３の順序で繰返して、複数層積層してい
る。絶縁膜の材質のエッチングレートは、ウェットエッ
チング液との関係において、絶縁膜４３＜絶縁膜４１＜
絶縁膜４２になるように選定されている。その結果、コ
ンタクトホール２４の内壁面は、図４（ｂ）に示すよう
にその断面形状が櫛歯状かつ階段状に彫込まれる。な
お、エッチング液は、積層膜を構成する特定の絶縁膜に
対して特にエッチングレートが高いものを用いた後、別
の絶縁膜に対してエッチングレートの高い別のエッチン
グ液を用いるようにし、ウエットエッチング工程を２回
に分けることができる。このような壁面を下地として図
２（ｂ）と同様にキャパシタを形成することができ、面
積を拡大したキャパシタを得ることができる。

【００２５】

【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法によれば、半導体基板にエッチング
レートの異なる絶縁膜を交互に堆積し、形成された積層
膜に溝（又はコンタクト孔）を開口後、溝内で積層膜を
選択的にエッチングし、溝壁面を櫛歯状に形成する。こ
れをキャパシタの下地として利用するので面積の大きい
キャパシタ電極を形成でき、容量の大きいキャパシタが
得られる。

【００２６】また、キャパシタの下地を形成するプロセ
スは、絶縁膜を積層する工程と、積層された絶縁膜を異
方性エッチングして開口する工程と、溝内を等方性エッ
チング工程とを、従来の装置形成プロセスに追加する比
較的に簡単なものであり、従来プロセスを大幅に変更せ
ずに済む利点がある。

【００２７】更に、従来キャパシタに比べ、層間膜堆積
後キャパシタを形成するための段差が少なく、キャパシ
タ上部に膜を形成する際非常に具合がよい。

【図面の簡単な説明】

【図１】図１（ａ）〜図５（ｃ）は、本発明に係る実施
例のキャパシタを製造する工程を説明する工程図であ
る。

【図２】図２（ａ）〜図２（ｃ）は、本発明に係る実施
例のキャパシタを製造する、図５（ｃ）に続く工程を説
明する工程図である。

【図３】図２（ａ）に示されるコンタクトホール２４と
コンタクトホールの側壁を彫込んだ横溝２４ｂを平面的
な形状に示す説明図である。

【図４】半導体機能素子が島領域３１に形成される半導
体装置に、本発明を適用した例を示す説明図である。

【図５】図５（ａ）〜図５（ｄ）は、従来の半導体装置
におけるキャパシタの製造工程を説明する工程図であ
る。

【図６】図６（ａ）〜図６（ｃ）は、従来の半導体装置
におけるキャパシタの製造工程を説明する工程図であ
る。

【図７】図７（ａ）〜図７（ｅ）は、従来の半導体装置
におけるキャパシタの製造工程を説明する工程図であ
る。

【符号の説明】

１１ 半導体基板 １２ 層間絶縁膜 ２１ 第１の絶縁膜 ２２ 第２の絶縁膜 ２３ レジスト ２４ コンタクトホール ２５ 導電膜 ２６ 誘電体膜 ２７ 導電膜

Claims (10)

【特許請求の範囲】
1. 【請求項１】半導体基板上に相互間のエッチングレート
   が異なる少なくとも第１及び第２の絶縁膜を交互に堆積
   して積層絶縁膜を形成する過程と、 前記半導体基板の上方から異方性エッチングを行って、
   前記積層絶縁膜に溝又は貫通孔を形成する過程と、 前記溝又は貫通孔内で等方性エッチングを行い、前記溝
   又は貫通孔の壁面に露出した前記積層絶縁膜のいずれか
   の絶縁膜を選択的に除去して前記壁面を櫛歯状に形成す
   る過程と、 前記溝又は貫通孔の壁面に第１の導電膜を堆積して第１
   のキャパシタ電極を形成する過程と、 前記第１のキャパシタ電極上に誘電体膜を堆積する過程
   と、 前記誘電体膜上に第２の導電膜を堆積して第２のキャパ
   シタ電極を形成する過程と、 とからなる半導体装置の製造方法。
2. 【請求項２】前記第１の絶縁膜は前記第２の絶縁膜より
   も厚く堆積され、前記第１の絶縁膜が選択的にエッチン
   グされる、 ことを特徴とする請求項１記載の方法。
3. 【請求項３】前記半導体基板と前記積層絶縁膜との間に
   層間絶縁膜を形成する過程を含む、 請求項１又は２記載の半導体装置の製造方法。
4. 【請求項４】前記貫通孔はコンタクトホールである、 請求項１乃至３のいずれかに記載の半導体装置の製造方
   法。
5. 【請求項５】前記溝は素子分離用溝である、 請求項１乃至３のいずれかに記載の半導体装置の製造方
   法。
6. 【請求項６】前記貫通孔が前記第２の導電膜で埋設され
   る、請求項１乃至４のいずれかに記載の半導体装置の製
   造方法。
7. 【請求項７】エッチングレートが異なる少なくとも２つ
   の絶縁膜を交互に堆積して半導体基板上に形成される積
   層絶縁膜と、 前記積層絶縁膜に開口されると共に、孔の内部壁面が櫛
   歯状に形成される溝孔と、 少なくとも前記櫛歯状の内部壁面を覆う導電膜によって
   形成される第１及び第２のキャパシタ電極と、 前記第１及び第２のキャパシタ電極間に形成される誘電
   体膜と、 を備える半導体装置。
8. 【請求項８】前記半導体基板と前記積層絶縁膜との間に
   層間絶縁膜を有する、ことを特徴とする、請求項７記載
   の半導体装置。
9. 【請求項９】前記溝孔がコンタクトホール又は素子分離
   溝である、 ことを特徴とする、請求項７又は８記載の半導体装置。
10. 【請求項１０】前記溝孔の内部壁面が櫛歯状かつ階段状
    に形成される、 ことを特徴とする、請求項７乃至９のいずれかに記載の
    半導体装置。