JPH06120210A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06120210A JPH06120210A JP26336792A JP26336792A JPH06120210A JP H06120210 A JPH06120210 A JP H06120210A JP 26336792 A JP26336792 A JP 26336792A JP 26336792 A JP26336792 A JP 26336792A JP H06120210 A JPH06120210 A JP H06120210A
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Abstract
(57)【要約】
【目的】フォトリソグラフィ法の解像限界より微細な配
線パターンを形成する。 【構成】ナローギャップ型ＲＩＥ装置とＣＦ4 、ＣＨＦ
3 系ガスを用いたエッチングでＢＰＳＧ膜５中に溝７を
形成し、Ａｌ膜８を溝７中に埋込み、フォトリソグラフ
ィ法とエッチングで、ＢＰＳＧ膜５上に第２の配線８Ｂ
を形成し、同時に溝７中に第１の配線８Ａを形成する。
線パターンを形成する。 【構成】ナローギャップ型ＲＩＥ装置とＣＦ4 、ＣＨＦ
3 系ガスを用いたエッチングでＢＰＳＧ膜５中に溝７を
形成し、Ａｌ膜８を溝７中に埋込み、フォトリソグラフ
ィ法とエッチングで、ＢＰＳＧ膜５上に第２の配線８Ｂ
を形成し、同時に溝７中に第１の配線８Ａを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に配線の形成方法に関する。
関し、特に配線の形成方法に関する。
【０００２】
【従来の技術】従来の配線の形成方法を図面を用いて説
明する。まず図３（ａ）に示すように、Ｓｉ等の半導体
基板１上に酸化シリコン膜等からなる層間絶縁膜１２を
形成したのち、この層間絶縁膜１２上にアルミニウム
（Ａｌ）膜１５を形成する。次でフォトレジスト膜６Ｆ
からなるマスクを形成する。次に図３（ｂ）に示すよう
に、このフォトレジスト膜６Ｆを用いてＡｌ膜１５をエ
ッチングし、Ａｌ配線１５Ａを形成する。次に図３
（ｃ）に示すように、フォトレジスト膜剥離後カバー絶
縁膜９Ａを被着する。
明する。まず図３（ａ）に示すように、Ｓｉ等の半導体
基板１上に酸化シリコン膜等からなる層間絶縁膜１２を
形成したのち、この層間絶縁膜１２上にアルミニウム
（Ａｌ）膜１５を形成する。次でフォトレジスト膜６Ｆ
からなるマスクを形成する。次に図３（ｂ）に示すよう
に、このフォトレジスト膜６Ｆを用いてＡｌ膜１５をエ
ッチングし、Ａｌ配線１５Ａを形成する。次に図３
（ｃ）に示すように、フォトレジスト膜剥離後カバー絶
縁膜９Ａを被着する。
【０００３】また、溝埋込み型の配線形成方法としては
図４（ａ）に示すように、半導体基板１上に形成された
層間絶縁膜１２Ａと下層配線３Ａに対し、フォトレジス
ト膜６Ｇを用いたフォトリソグラフィ法により溝７Ｂを
層間絶縁膜１２Ａに形成する。
図４（ａ）に示すように、半導体基板１上に形成された
層間絶縁膜１２Ａと下層配線３Ａに対し、フォトレジス
ト膜６Ｇを用いたフォトリソグラフィ法により溝７Ｂを
層間絶縁膜１２Ａに形成する。
【０００４】次にフォトレジスト膜の剥離後、図４
（ｂ）に示すように、Ａｌ膜をリフロースパッタ法等に
より溝７Ｂに埋込むように全面に被着せしめた後、エッ
チングにより溝７Ｂ内にのみ上層配線１７を形成する。
（ｂ）に示すように、Ａｌ膜をリフロースパッタ法等に
より溝７Ｂに埋込むように全面に被着せしめた後、エッ
チングにより溝７Ｂ内にのみ上層配線１７を形成する。
【０００５】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法のうち、図３で説明した方法では、フォトリ
ソグラフィ法の解像限界付近の配線幅（０．４μｍ）お
よび間隔（０．４μｍ）を有する配線を形成するとき、
下地段差があると、図３（ｂ）に示したように、フォト
レジスト膜の厚い部分で切れ不良が生じ易く、配線がシ
ョートするという問題があった。また、配線上にカバー
絶縁膜９Ａを被着させると、配線間の微細な間隔の中に
カバー絶縁膜が入りにくいため、ボイド１６が発生しや
すいという問題もあった。
の製造方法のうち、図３で説明した方法では、フォトリ
ソグラフィ法の解像限界付近の配線幅（０．４μｍ）お
よび間隔（０．４μｍ）を有する配線を形成するとき、
下地段差があると、図３（ｂ）に示したように、フォト
レジスト膜の厚い部分で切れ不良が生じ易く、配線がシ
ョートするという問題があった。また、配線上にカバー
絶縁膜９Ａを被着させると、配線間の微細な間隔の中に
カバー絶縁膜が入りにくいため、ボイド１６が発生しや
すいという問題もあった。
【０００６】また図４で説明した溝埋込み型配線の形成
方法においては、下層配線３Ａの高さのばらつきや、溝
７Ｂを形成する際のエッチングレートのばらつきなどの
ため、下層配線３Ａと上層配線１７とがショート不良を
おこしやすいという問題があった。
方法においては、下層配線３Ａの高さのばらつきや、溝
７Ｂを形成する際のエッチングレートのばらつきなどの
ため、下層配線３Ａと上層配線１７とがショート不良を
おこしやすいという問題があった。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成された層間絶縁膜に配線
用の溝を形成する工程と、この溝内を含む前記層間絶縁
膜上に導電体膜を形成する工程と、この導電体膜をパタ
ーニングし前記層間絶縁膜上に第１の配線を形成すると
共に前記溝中の導電体膜を第２の配線とする工程とを含
むものである。
造方法は、半導体基板上に形成された層間絶縁膜に配線
用の溝を形成する工程と、この溝内を含む前記層間絶縁
膜上に導電体膜を形成する工程と、この導電体膜をパタ
ーニングし前記層間絶縁膜上に第１の配線を形成すると
共に前記溝中の導電体膜を第２の配線とする工程とを含
むものである。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｄ）は本発明の第１の実施例を説明
するための半導体チップの断面図である。
る。図１（ａ）〜（ｄ）は本発明の第１の実施例を説明
するための半導体チップの断面図である。
【０００９】まず図１（ａ）に示すように、Ｓｉ等の半
導体基板１上に形成され、内部に下層の配線３を有する
絶縁膜２上に、酸化シリコン膜４とＢＰＳＧ膜５を形成
する。次で全面にフォトレジスト膜６Ａを形成しパター
ニングする。次でこのフォトレジスト膜６Ａをマスクと
し、ナローギャップ型ＲＩＥ装置およびＣＦ4 ，ＣＨＦ
3 系ガスを用いたエッチングで溝７を形成する。この時
ＢＰＳＧ膜５よりエッチングされずらい酸化シリコン膜
４がストッパとして働く。
導体基板１上に形成され、内部に下層の配線３を有する
絶縁膜２上に、酸化シリコン膜４とＢＰＳＧ膜５を形成
する。次で全面にフォトレジスト膜６Ａを形成しパター
ニングする。次でこのフォトレジスト膜６Ａをマスクと
し、ナローギャップ型ＲＩＥ装置およびＣＦ4 ，ＣＨＦ
3 系ガスを用いたエッチングで溝７を形成する。この時
ＢＰＳＧ膜５よりエッチングされずらい酸化シリコン膜
４がストッパとして働く。
【００１０】次にフォトレジスト膜剥離後図１（ｂ）に
示すように、Ａｌ膜８をリフロースパッタ等により溝７
に埋込むように全面に被着させる。
示すように、Ａｌ膜８をリフロースパッタ等により溝７
に埋込むように全面に被着させる。
【００１１】次に図１（ｃ）に示すように、再びフォト
レジスト膜６Ｂのパターンを形成したのち、ＲＩＥ法に
よりＡｌ膜８をエッチングし、ＢＰＳＧ膜５上に第２の
配線８Ｂ形成し、同時に溝７中のＡｌ膜を第１の配線８
Ａとする。
レジスト膜６Ｂのパターンを形成したのち、ＲＩＥ法に
よりＡｌ膜８をエッチングし、ＢＰＳＧ膜５上に第２の
配線８Ｂ形成し、同時に溝７中のＡｌ膜を第１の配線８
Ａとする。
【００１２】次にフォトレジスト膜剥離込後図１（ｄ）
のように、カバー絶縁膜９を被着する。このように第１
の実施例によれば、第１の配線８Ａと第２の配線８Ｂと
が交互に配置されるようになっているとき、フォトリソ
グラフィ技術における目合せマージン（約０．１μｍ）
の２倍の０．２μｍを第１の配線８Ａと第２の配線８Ｂ
との最小間隔とすることができる。
のように、カバー絶縁膜９を被着する。このように第１
の実施例によれば、第１の配線８Ａと第２の配線８Ｂと
が交互に配置されるようになっているとき、フォトリソ
グラフィ技術における目合せマージン（約０．１μｍ）
の２倍の０．２μｍを第１の配線８Ａと第２の配線８Ｂ
との最小間隔とすることができる。
【００１３】現在のフォトリソグラフィ技術における解
像限界を０．４μｍとすると、溝７の幅を０．４μｍ，
その間隔を０．８μｍとし、同様に第２の配線８Ｂの幅
を０．４μｍ，間隔を０．８μｍとすれば、第１の配線
８Ａと第２の配線８Ｂを交互に配置することが可能であ
る。また第２の配線８Ｂの間隔は０．８μｍと大きいの
で、従来のカバー絶縁膜を用いてもボイドは発生し難
い。以上から、幅０．４μｍ間隔０．８μｍの第１の配
線８Ａ及び第２の配線８Ｂを形成することで実質的に幅
０．４μｍ，間隔０．２μｍの配線を形成できる。
像限界を０．４μｍとすると、溝７の幅を０．４μｍ，
その間隔を０．８μｍとし、同様に第２の配線８Ｂの幅
を０．４μｍ，間隔を０．８μｍとすれば、第１の配線
８Ａと第２の配線８Ｂを交互に配置することが可能であ
る。また第２の配線８Ｂの間隔は０．８μｍと大きいの
で、従来のカバー絶縁膜を用いてもボイドは発生し難
い。以上から、幅０．４μｍ間隔０．８μｍの第１の配
線８Ａ及び第２の配線８Ｂを形成することで実質的に幅
０．４μｍ，間隔０．２μｍの配線を形成できる。
【００１４】図２（ａ）〜（ｄ）は本発明の第２の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【００１５】まず図２（ａ）に示すように、拡散層１０
Ａ，１０Ｂを有する半導体基板１Ａ上の絶縁膜２の上に
酸化シリコン膜４とＢＰＳＧ膜５を形成する。次でフォ
トレジスト膜６Ｃのパターンに従い、フォトリソグラフ
ィ法によりナローギャップ型ＲＩＥ装置およびＣＦ4 ，
ＣＨＦ3 系ガスを用いたエッチングで溝７ＡをＢＰＳＧ
膜５中に形成する。
Ａ，１０Ｂを有する半導体基板１Ａ上の絶縁膜２の上に
酸化シリコン膜４とＢＰＳＧ膜５を形成する。次でフォ
トレジスト膜６Ｃのパターンに従い、フォトリソグラフ
ィ法によりナローギャップ型ＲＩＥ装置およびＣＦ4 ，
ＣＨＦ3 系ガスを用いたエッチングで溝７ＡをＢＰＳＧ
膜５中に形成する。
【００１６】次にフォトレジスト膜剥離後、図２（ｂ）
に示すように、フォトリソグラフィ法により再びフォト
レジスト膜６Ｄのパターンに従い、コンタクト孔１１を
形成する。
に示すように、フォトリソグラフィ法により再びフォト
レジスト膜６Ｄのパターンに従い、コンタクト孔１１を
形成する。
【００１７】次にフォトレジスト膜剥離後図２（ｃ）に
示すように、Ａｌ膜１８をリフロースパッタ等により溝
７Ａ及びコンタクト孔１１を埋込むように被着させる。
示すように、Ａｌ膜１８をリフロースパッタ等により溝
７Ａ及びコンタクト孔１１を埋込むように被着させる。
【００１８】次に図２（ｄ）に示すように、再びフォト
レジスト膜６Ｅのパターンに従い、フォトリソグラフィ
法によりＡｌ膜１８をエッチングし、第２の配線１８Ａ
をＢＰＳＧ膜５上に形成し、同時に溝７Ａ中のＡｌ膜を
第２の配線１８Ｂとする。
レジスト膜６Ｅのパターンに従い、フォトリソグラフィ
法によりＡｌ膜１８をエッチングし、第２の配線１８Ａ
をＢＰＳＧ膜５上に形成し、同時に溝７Ａ中のＡｌ膜を
第２の配線１８Ｂとする。
【００１９】このとき第２の配線１８Ｂと拡散層１０Ｂ
とはコンタクト孔中のコンタクト電極１４Ｂで接続さ
れ、第１の配線１８Ａと拡散層１０Ａとはコンタクト電
極１４Ａで接続される。更に、第１の配線１８Ａと第２
の配線１８Ｂはコンタクト１３で接続されるように形成
することも可能である。
とはコンタクト孔中のコンタクト電極１４Ｂで接続さ
れ、第１の配線１８Ａと拡散層１０Ａとはコンタクト電
極１４Ａで接続される。更に、第１の配線１８Ａと第２
の配線１８Ｂはコンタクト１３で接続されるように形成
することも可能である。
【００２０】このように第２の実施例によれば、同一の
Ａｌ膜１８を用いて第１の配線１８Ａと第２の配線１８
Ｂとを接続して形成できると共に拡散層と第１及び第２
の配線とを同時に接続することもできる。しかも、この
場合においても第１の配線と第２の配線との間隔は、第
１の実施例と同様に最小目合せマージンの２倍である
０．２μｍにすることが可能である。
Ａｌ膜１８を用いて第１の配線１８Ａと第２の配線１８
Ｂとを接続して形成できると共に拡散層と第１及び第２
の配線とを同時に接続することもできる。しかも、この
場合においても第１の配線と第２の配線との間隔は、第
１の実施例と同様に最小目合せマージンの２倍である
０．２μｍにすることが可能である。
【００２１】尚、上記実施例においては絶縁膜２の上に
層間絶縁膜としての酸化シリコン膜とＢＰＳＧ膜とを形
成したが、絶縁膜が酸化シリコン膜であれば、その上に
ＢＰＳＧ膜を設けてもよい。また、絶縁膜２の厚さが溝
の形成に十分であるならば、この絶縁膜に溝を設けても
よい。更にＡｌ膜の代りにＷ膜等の導電体膜を用いても
よい。
層間絶縁膜としての酸化シリコン膜とＢＰＳＧ膜とを形
成したが、絶縁膜が酸化シリコン膜であれば、その上に
ＢＰＳＧ膜を設けてもよい。また、絶縁膜２の厚さが溝
の形成に十分であるならば、この絶縁膜に溝を設けても
よい。更にＡｌ膜の代りにＷ膜等の導電体膜を用いても
よい。
【００２２】
【発明の効果】以上説明したように本発明は、絶縁膜上
に溝を形成したのち導電膜を全面に設けて溝中に埋込
み、パターニングして絶縁膜上に第１の配線を形成し、
同時に溝中の導電膜を第２の配線とすることにより、第
１の配線と第２の配線を交互に又は積ねて並べること
で、実質的に１つ配線パターンを形成し、その際第１の
配線パターンと第２の配線パターンの間隔を現在の最小
目合せマージン０．１μｍの２倍の０．２μｍにするこ
とができる。従って従来のフォトリソグラフィ法の解像
限界０．４μｍの幅の配線にするときは、従来のフォト
リソグラフィ技術（線幅０．４μｍ，間隔０．８μｍ）
を用いて従来では不可能であった線幅０．４μｍ，間隔
０．２μｍの微細な配線を形成できるという効果を有す
る。
に溝を形成したのち導電膜を全面に設けて溝中に埋込
み、パターニングして絶縁膜上に第１の配線を形成し、
同時に溝中の導電膜を第２の配線とすることにより、第
１の配線と第２の配線を交互に又は積ねて並べること
で、実質的に１つ配線パターンを形成し、その際第１の
配線パターンと第２の配線パターンの間隔を現在の最小
目合せマージン０．１μｍの２倍の０．２μｍにするこ
とができる。従って従来のフォトリソグラフィ法の解像
限界０．４μｍの幅の配線にするときは、従来のフォト
リソグラフィ技術（線幅０．４μｍ，間隔０．８μｍ）
を用いて従来では不可能であった線幅０．４μｍ，間隔
０．２μｍの微細な配線を形成できるという効果を有す
る。
【００２３】また第２の配線の間隔が０．８μｍと大き
いので、従来のカバー絶縁膜を用いてもボイドの発生を
抑制できるという効果もある。
いので、従来のカバー絶縁膜を用いてもボイドの発生を
抑制できるという効果もある。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図３】従来の半導体装置の製造法を説明するための半
導体チップの断面図。
導体チップの断面図。
【図４】従来の半導体装置の製造法を説明するための半
導体チップの断面図。
導体チップの断面図。
１，１Ａ 半導体基板 ２ 絶縁膜 ３，３Ａ 下層配線 ４ 酸化シリコン膜 ５ ＢＰＳＧ膜 ６Ａ〜６Ｇ フォトレジスト膜 ７，７Ａ，７Ｂ 溝 ８，１８ Ａｌ配線 ８Ａ，１８Ａ 第１の配線 ８Ｂ，１８Ｂ 第２の配線 ９，９Ａ カバー膜 １０Ａ，１０Ｂ 拡散層 １１ コンタクト孔 １２ 層間絶縁膜 １３ コンタクト １４Ａ，１４Ｂ コンタクト電極 １５ Ａｌ膜 １５Ａ Ａｌ配線 １６ ボイド １７ 上層配線
Claims (2)
- 【請求項１】 半導体基板上に形成された層間絶縁膜に
配線用の溝を形成する工程と、この溝内を含む前記層間
絶縁膜上に導電体膜を形成する工程と、この導電体膜を
パターニングし前記層間絶縁膜上に第１の配線を形成す
ると共に前記溝中の導電体膜を第２の配線とする工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 層間絶縁膜は下層の絶縁膜と、下層の絶
縁膜よりエッチングされやすい上層の絶縁膜とから構成
されている請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26336792A JPH06120210A (ja) | 1992-10-01 | 1992-10-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26336792A JPH06120210A (ja) | 1992-10-01 | 1992-10-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120210A true JPH06120210A (ja) | 1994-04-28 |
Family
ID=17388509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26336792A Pending JPH06120210A (ja) | 1992-10-01 | 1992-10-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120210A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845942A (ja) * | 1994-02-15 | 1996-02-16 | Hyundai Electron Ind Co Ltd | 半導体素子の金属配線形成方法 |
| US7211505B2 (en) | 2003-10-24 | 2007-05-01 | Oki Electric Industry Co., Ltd. | Production method for wiring structure of semiconductor device |
-
1992
- 1992-10-01 JP JP26336792A patent/JPH06120210A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845942A (ja) * | 1994-02-15 | 1996-02-16 | Hyundai Electron Ind Co Ltd | 半導体素子の金属配線形成方法 |
| US7211505B2 (en) | 2003-10-24 | 2007-05-01 | Oki Electric Industry Co., Ltd. | Production method for wiring structure of semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990706 |