DE19505077C2 - Verfahren zur Bildung eines Metalldrahtes für eine Halbleitervorrichtung - Google Patents
Verfahren zur Bildung eines Metalldrahtes für eine HalbleitervorrichtungInfo
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Description
Die Erfindung betrifft ein Verfahren zur Bildung eines
Metalldrahtes für eine Halbleitervorrichtung.
Im allgemeinen hat der Metalldraht bei sämtlichen
Halbleitervorrichtungen die Aufgabe der elektrischen
Verbindung einer Zelle und einer peripheren Schaltung. Es ist
jedoch schwierig, einen Metalldraht mit einem bevorzugten
Profil bei Unterschieden in der Topologie zwischen Zelle und
peripherer Schaltung auszubilden. Insbesondere wenn die
Halbleitervorrichtung dichter integriert ist, erweist es sich
als besonders schwierig, einen Metalldraht mit bevorzugtem
Profil vorzusehen.
Fig. 1 ist eine Draufsicht auf eine herkömmliche zur Bildung
dicht gepackter Metalldrähte verwendeten Fotomaske.
Die Fotomaske A wird dadurch hergestellt, dass man auf einem
Quarzsubstrat B ein erstes, zweites, dritten und viertes
Chrommuster P1, P2, P3 und P4 vorsieht. Um die Metalldrähte
mit einer maximalen Dichte auszubilden, sind bevorzugt die
Breite jedes Musters der ersten, zweiten, dritten und vierten
Chrommuster P1, P2, P3 und P4 und der Abstand zwischen den
Mustern gleich.
Für den Fall, dass die Fotomaske A mit dem vorerwähnten
Aufbau für einen Stepper (nicht gezeigt) vorgesehen werden
soll, der eine minimale Musterbreite von 0,35 µm ermöglicht,
können Metalldrähte mit dem bevorzugten Profil mit einer
Breite von 0,35 µm auf einer flachen Platte ausgebildet
werden, die keine Unterschiede in der Topologie aufweist.
Probleme treten jedoch auf bei Platten mit Unterschieden in
der Topologie, indem ein elektrischer Kurzschluss zwischen
benachbarten Metalldrähten eintreten kann, da das Profil der
Metalldrähte unter diesen Umständen beeinträchtigt wird.
Ein Ziel der Erfindung ist daher die Schaffung eines
Verfahrens zur Bildung eines Metalldrahtes für eine
Halbleitervorrichtung, um einen elektrischen Kurzschluss
zwischen benachbarten Metalldrähten zu verhindern, indem
abwechselnd Metalldrähte zwischen Isolierfilmen vorgesehen
werden. Ferner sollen die Randbedingungen des lithografischen
und Ätzprozesses durch Verwendung von zwei Fotomasken, die
einer herkömmlichen Fotomaske für den Metalldraht
entsprechen, verbessert werden.
Das erfindungsgemäße Verfahren zur Bildung eines
Metalldrahtes für eine Halbleitervorrichtung, mit dem die
vorerwähnten Ziele und andere Vorteile erreicht werden,
zeichnet sich durch die Merkmale des Patentanspruches 1 aus.
Dabei sind die folgenden Schritte grundsätzlich aus der US-A-
4832789 bekannt: Bildung eines ersten Isolierfilmes auf einem
Wafer, der elektrische Elemente isoliert, und Bildung einer
Ätzsperrschicht auf dem ersten Isolierfilm; aufeinander
folgendes Bilden zweiter und dritter Isolierfilme mit
unterschiedlichen Nassätz-Selektionsverhältnissen auf der
Ätzsperrschicht; Beschichten des dritten Isolierfilmes mit
einem negativen Fotolackfilm und Öffnen der Bereiche des
negativen Fotolackfilmes, die den Bereichen entsprechen, an
denen untere Metalldrähte gebildet werden sollen, nach einem
lithografischen Verfahren unter Verwendung einer ersten
Fotomaske, in der Chrommuster gebildet sind, die den
Bereichen entsprechen, an denen die unteren Metalldrähte
vorgesehen werden sollen; Bildung einer Vielzahl von Gräben
durch aufeinanderfolgendes Ätzen des dritten und zweiten
Isolierfilms, bis die Ätzsperrschicht freigelegt ist, nach
einem anisotropischen Ätzverfahren unter Verwendung des
negativen Fotolackfilmes mit den geöffneten Bereichen;
Entfernung des negativen Fotolackfilmes; Aufgabe eines
Stromleiters auf den dritten Isolierfilm einschliesslich der
Gräben, in denen die Hinterschneidungen gebildet sind. Aus
der US-A-5210054 ist ferner die Bildung von
Hinterschneidungen an Gräben durch gezieltes Ätzen eines
Isolierfilms bekannt.
Die Erfindung wird nachfolgend anhand der Zeichnung näher
beschrieben. Es zeigen:
Fig. 1 in Draufsicht eine herkömmliche allgemein
übliche Fotomaske, wie sie zur Bildung von dicht gepackten
Metalldrähten Verwendung findet,
Fig. 2A und 2B Draufsichten auf Fotomasken nach der
Erfindung, wie sie zur Bildung von dicht gepackten
Metalldrähten Verwendung finden, und
Fig. 3A bis 3G geschnittene Ansichten zur Darstellung des
Verfahrens zur Bildung von Metalldrähten für die
Halbleitervorrichtung nach der Erfindung.
In der Zeichnung tragen gleiche Teile durchgehend die
gleichen Bezugszeichen.
Fig. 2A und 2B sind Draufsichten auf Fotomasken nach der
Erfindung zur Bildung dicht gepackter Metalldrähte.
Eine erste in Fig. 2A gezeigte Fotomaske A1 und eine zweite
in Fig. 2B gezeigte Fotomaske A2 werden so hergestellt, dass
sie einer herkömmlichen in Fig. 1 gezeigten Fotomaske A
entsprechen.
Die erste Fotomaske A1 wird geschaffen, indem ein erstes und
zweites Chrommuster P11 und P32 auf einem Quarzsubstrat B1
gebildet werden. Bei einer Überlagerung der ersten Fotomaske
A1 und der herkömmlichen Fotomaske A kommt das erste
Chrommuster P11 der ersten Fotomaske A1 auf dem ersten
Chrommuster P1 der herkömmlichen Fotomaske A zu liegen, wobei
die beiden Muster P11 und P1 die gleiche Breite haben, und
kommt das zweite Chrommuster P32 der ersten Fotomaske A1 auf
dem dritten Chrommuster P3 der bekannten Fotomaske A zu
liegen, wobei die beiden Muster P32 und P3 die gleiche Breite
haben. Die erste Fotomaske A1 hat den Vorteil, dass die
Randbedingungen für das lithografische Verfahren und den
Ätzprozess verbessert werden, indem die Designverhältnisse
relativ zur herkömmlichen Fotomaske A heraufgesetzt sind.
Die zweite Fotomaske A2 wird dadurch geschaffen, dass ein
erstes und zweites Chrommuster P21 und P42 auf einem
Quarzsubstrat B2 gebildet werden. Bei der Überlagerung der
zweiten Fotomaske A2 und der herkömmlichen Fotomaske A kommt
das erste Chrommuster P21 der zweiten Fotomaske A2 auf dem
zweiten Chrommuster. P2 der herkömmlichen Fotomaske A zu
liegen, wobei das Chrommuster P21 eine Breite hat, die etwa
doppelt so groß wie diejenige des Chrommusters P2 ist, und
kommt das zweite Chrommuster P42 der zweiten Fotomaske A2 auf
dem vierten Chrommuster P4 der herkömmlichen Fotomaske A zu
liegen, wobei die Breite des Chrommusters P42 etwa doppelt so
groß wie diejenige des Chrommusters P4 ist. Die zweite
Fotomaske A2 hat den Vorteil, dass die Randbedingungen für
das lithografische und Ätzverfahren verbessert werden, indem
die Designgrenzen relativ zu der herkömmlichen Fotomaske A
heraufgesetzt sind.
Fig. 3A bis 3G sind geschnittene Ansichten zur Darstellung
der Schritte bei der Bildung von Metalldrähten für die
Halbleitervorrichtung nach der Erfindung unter Verwendung der
ersten und zweiten Fotomaske A1 und A2.
Nach Fig. 3A ist auf einem Wafer 1 ein erster Isolierfilm 2
gebildet. Eine Ätzsperrschicht 3 ist dünn auf dem ersten
Isolierfilm 2 vorgesehen. Ein zweiter Isolierfilm 4 und ein
dritter Isolierfilm 5 werden nacheinander auf der
Ätzsperrschicht 3 gebildet.
Der erste Isolierfilm 2 wird gebildet, indem Oxide, z. B. BPSG
(Borphosphorsilikatglas) oder dgl., zur elektrischen
Isolation zwischen Elementen und zur Oberflächenglättung nach
Bildung von Elementen, wie Transistoren oder dgl. auf dem
Wafer 1 abgelagert werden. Die Ätzsperrschicht 3 wird aus
Nitrid gebildet, um zu verhindern, dass der erste Isolierfilm
2 beim Ätzen des zweiten und dritten Isolierfilmes 4 und 5
geätzt wird.
Der zweite Isolierfilm 4 und der dritte Isolierfilm 5 werden
aus Materialien mit unterschiedlichem Nassätz-
Selektionsverhältnis gebildet. Der zweite Isolierfilm 4
besteht aus mit Verunreinigungen dotierten Oxiden, und der
dritte Isolierfilm 5 aus mit Verunreinigungen nicht dotierten
Oxiden. Mit Verunreinigungen dotierte Oxide haben ein höheres
Nassätz-Selektionsverhältnis als Oxide, die mit
Verunreinigungen nicht dotiert sind.
Bei der gleichzeitigen Durchführung der Oberflächenglättung
zum Zeitpunkt der Bildung des zweiten Isolierfilmes 4 wird
dieser mit unterschiedlichen Dicken an Bereichen, an denen
die Unterschiede in der Topologie beträchtlich sind, z. B. im
Zellenbereich und peripheren Schaltungsbereich, gebildet.
D. h., die Dicke des zweiten Isolierfilmes 4 ist am
Zellenbereich gering, wo die Topologie hoch ist, und am
umfänglichen Schaltungsbereich, wo die Topologie tief ist,
groß. Die Dicke des zweiten Isolierfilmes 4 bestimmt die
Dicke des unteren Metalldrahtes, der nachfolgend gebildet
wird. Soll die Dicke des unteren Metalldrahtes an sämtlichen
Bereichen konstant sein, darf eine Oberflächenglättung der
zweiten Isolierfolie 4 nicht vorgenommen werden. Wenn das
Oberflächenglätten zum Zeitpunkt der Bildung des zweiten und
dritten Isolierfilmes 4 und 5 vorgenommen wird, kann der
Unterschied in der Topologie zwischen dem Zellen- und
umfänglichen Schaltungsbereich minimiert werden, so dass das
nachfolgende Verfahren ohne weiteres durchgeführt werden
kann.
Die Dicke des dritten Isolierfilmes 5 beträgt vorzugsweise
etwa 50% der Dicke des abgelagerten Stromleiters unter
Berücksichtigung einer Überätzung zum Zeitpunkt der
Stromleiterätzung, um die oberen und unteren Metalldrähte zu
bilden.
Nach Fig. 3B ist ein negativer Fotolackfilm 6 auf dem dritten
Isolierfilm 5 aufgegeben. Bereiche des negativen
Fotolackfilms 6, die den Lichtunterbrechungsbereichen
entsprechen, sind durch den lithografischen Prozess unter
Verwendung der ersten in Fig. 2A gezeigten Fotomaske A1
geöffnet. Die geöffneten Bereiche des negativen
Fotolackfilmes 6 entsprechen den Bereichen, an denen die
unteren Metalldrähte der ersten Metalldrahtanordnung
ausgebildet werden sollen. Gräben 7 werden durch
aufeinanderfolgendes vertikales Ätzen des dritten
Isolierfilmes 5 und des zweiten Isolierfilmes 4 nach einem
anisotropischen Ätzverfahren unter Verwendung des negativen
Fotolackfilms 6 mit den geöffneten Bereichen gebildet, bis
die Ätzsperrschicht 3 freigelegt ist.
Fig. 3C zeigt den Zustand, nachdem Hinterschneidungen an den
Gräben 7 durch gezieltes horizontales Ätzen des zweiten
Isolierfilmes 4, der die inneren Wände der Gräben 7 bildet,
bis zu einer bestimmten Tiefe in Bezug auf die
Ätzsperrschicht 3 und den dritten Isolierfilm 5 gebildet
wurden, unter Anwendung eines isotropischen Ätzverfahrens,
nachdem der negative Fotolackfilm 6 entfernt worden ist.
Die Bildung der Hinterschneidung in den Gräben 7 dient zur
Verringerung des Oberflächenwiderstandswertes, indem die
Breite der unteren Metalldrähte der ersten
Metalldrahtanordnung vergrößert wird. Wenn der
Oberflächenwiderstand keine Bedeutung hat, kann die Bildung
der Hinterschneidung auch weggelassen werden.
Fig. 3D zeigt den Zustand, bei dem der Stromleiter 8 für die
erste Metalldrahtanordnung dick auf dem dritten Isolierfilm 5
abgelagert worden ist. Dieser Isolierfilm 5 enthält die
Gräben 7, in denen die Hinterschneidungen ausgebildet sind.
Der Stromleiter 8 besteht vorzugsweise aus einem Material,
wie Wolfram W mit überragender Stepdeckung.
Nach Fig. 3E ist ein positiver Fotolackfilm 9 auf dem
Stromleiter 8 aufgegeben. Bereiche des positiven
Fotolackfilms 9, die den Lichtunterbrechungsbereichen
entsprechen, sind in Form von Mustern durch das
lithografische Verfahren unter Verwendung der zweiten
Fotomaske A2 gemäss Fig. 2B belassen. Die Musterbereiche des
positiven Fotolackfilms 9 sind diejenigen Bereiche, an denen
die oberen Metalldrähte der ersten Metalldrahtanordnung
ausgebildet werden sollen.
Fig. 3F zeigt den Zustand, bei dem die oberen Metalldrähte 8B
und die unteren Metalldrähte 8A durch Überätzen des
Stromleiters 8 bis zum oberen Bereich der Hinterschneidung
der Gräben 7 mit dem anisotropischen Ätzverfahren unter
Verwendung des gemusterten positiven Fotolackfilmes 9
gebildet wurden.
Man wird erkennen, dass die ersten Metalldrähte im
Unterschied zum Stand der Technik abwechselnd gebildet
werden, wobei der dritte Isolierfilm 5 zwischen den ersten
Metalldrähten vorgesehen ist.
Fig. 3G zeigt den Zustand, bei dem der gemusterte positive
Fotolackfilm 9 entfernt worden ist, und der vierte
Isolierfilm 10 und der fünfte Isolierfilm 11 nacheinander
gebildet und nach einem herkömmlichen Verfahren geglättet
worden sind. Eine zweite Metalldrahtanordnung 12 ist an
bestimmten Stellen des oberen Bereiches des geglätteten
fünften Isolierfilmes 11 vorgesehen.
Nach der Erfindung werden somit abwechselnd eine Vielzahl von
Metalldrähten zwischen den Isolierfilmen gebildet, indem die
Fotomaske in zwei separate Stücke aufgeteilt ist, die einer
herkömmlichen Fotomaske entsprechen, wie sie für die Bildung
einer Vielzahl von Metalldrähte, die dicht gepackt sind,
verwendet wird. Die Prozessrandbedingungen für das
lithografische Verfahren und das Ätzverfahren werden dadurch
verbessert, so dass ein elektrischer Kurzschluss zwischen den
Metalldrähten vermieden werden kann und das Betriebsverhalten
sowie die Zuverlässigkeit der Halbleitervorrichtung
verbessert werden.
Claims (6)
1. Verfahren zur Bildung eines Metalldrahtes für eine
Halbleitervorrichtung, welches folgende Merkmale umfasst
Bildung eines ersten Isolierfilmes (2), der elektrische Elemente voneinander isoliert, auf einem Wafer, und Bildung einer Ätzsperrschicht (3) auf dem ersten Isolierfilm,
aufeinanderfolgende Bildung von zweiten und dritten Isolierfilmen (4, 5) mit unterschiedlichen Nassätz-Selektions verhältnissen auf der Ätzsperrschicht (3),
Beschichten des dritten Isolierfilmes (5) mit einem negativen Fotolackfilm (6) und Öffnen der Bereiche des negativen Fotolackfilmes (6), die den Bereichen entsprechen, an denen untere Metalldrähte (8A) ausgebildet werden sollen, nach dem lithografischen Verfahren unter Verwendung einer ersten Fotomaske, in der Chrommuster entsprechend den Bereichen ausgebildet sind, an denen die unteren Metalldrähte (8A) vorgesehen werden sollen,
Bildung einer Vielzahl von Gräben (7) durch aufeinander folgendes Ätzen des dritten (5) und zweiten (4) Isolierfilmes, bis die Ätzsperrschicht (3) freigelegt ist, nach einem anisotropischen Ätzverfahren unter Verwendung des negativen Fotolackfilmes (6) mit den geöffneten Bereichen,
Entfernung des negativen Fotolackfilmes (6) und Bildung von Hinterschneidungen in den Gräben (7) durch gezieltes horizontales Ätzes des zweiten Isolierfilmes (4), der die inneren Wände der Vielzahl von Gräben (7) bildet, bis zu einer bestimmten Tiefe in Bezug auf die Ätzsperrschicht (3) und den dritten Isolierfilm (5),
Aufbringen eines Stromleiters (8) auf den dritten Isolierfilm (5) einschliesslich der Gräben (7), in denen die Hinterschneidungen gebildet sind,
Beschichten des Stromleiters mit einem positiven Fotolackfilm (9) und Belassen der Bereiche des positiven Fotolackfilmes (9), die den Bereichen entsprechen, an denen obere Metalldrähte (8B) ausgebildet weren sollen, in Form von Mustern nach dem lithografischen Verfahren unter Verwendung einer zweiten Fotomaske, in der Chrommuster entsprechend den Bereichen gebildet sind, an denen die oberen Metalldrähte (8B) vorgesehen werden sollen,
Bildung der oberen Metalldrähte (8B) auf dem dritten Isolierfilm (5) und der unteren Metalldrähte (8A) auf den Bereichen der Hinterschneidungen der Gräben (7) durch Überätzen des Stromleiters (8) bis zum oberen Bereich der Hinterschneidungen der Gräben (7) nach dem anisotropischen Ätzverfahren unter Verwendung des gemusterten positiven Fotolackfilms (9), so dass die Metalldrähte (8A, B) abwechselnd auf unterschiedlichen Ebenen ausgebildet werden, wobei der dritte Isolierfilm (5) zwischen den Metalldrähten (8A, B) vorgesehen ist,
Entfernen des gemusterten positiven Fotolackfilms (9) und aufeinanderfolgende Bildung eines vierten (10) und geglätteten fünften Isolierfilms (11) auf den oberen Metalldrähten (8B) und in den Gräben (7) über den unteren Metalldrähten (8A), und
Bildung von Metalldrähten (12) auf bestimmten Bereichen der Oberseite des geglätteten fünften Isolierfilms (11).
Bildung eines ersten Isolierfilmes (2), der elektrische Elemente voneinander isoliert, auf einem Wafer, und Bildung einer Ätzsperrschicht (3) auf dem ersten Isolierfilm,
aufeinanderfolgende Bildung von zweiten und dritten Isolierfilmen (4, 5) mit unterschiedlichen Nassätz-Selektions verhältnissen auf der Ätzsperrschicht (3),
Beschichten des dritten Isolierfilmes (5) mit einem negativen Fotolackfilm (6) und Öffnen der Bereiche des negativen Fotolackfilmes (6), die den Bereichen entsprechen, an denen untere Metalldrähte (8A) ausgebildet werden sollen, nach dem lithografischen Verfahren unter Verwendung einer ersten Fotomaske, in der Chrommuster entsprechend den Bereichen ausgebildet sind, an denen die unteren Metalldrähte (8A) vorgesehen werden sollen,
Bildung einer Vielzahl von Gräben (7) durch aufeinander folgendes Ätzen des dritten (5) und zweiten (4) Isolierfilmes, bis die Ätzsperrschicht (3) freigelegt ist, nach einem anisotropischen Ätzverfahren unter Verwendung des negativen Fotolackfilmes (6) mit den geöffneten Bereichen,
Entfernung des negativen Fotolackfilmes (6) und Bildung von Hinterschneidungen in den Gräben (7) durch gezieltes horizontales Ätzes des zweiten Isolierfilmes (4), der die inneren Wände der Vielzahl von Gräben (7) bildet, bis zu einer bestimmten Tiefe in Bezug auf die Ätzsperrschicht (3) und den dritten Isolierfilm (5),
Aufbringen eines Stromleiters (8) auf den dritten Isolierfilm (5) einschliesslich der Gräben (7), in denen die Hinterschneidungen gebildet sind,
Beschichten des Stromleiters mit einem positiven Fotolackfilm (9) und Belassen der Bereiche des positiven Fotolackfilmes (9), die den Bereichen entsprechen, an denen obere Metalldrähte (8B) ausgebildet weren sollen, in Form von Mustern nach dem lithografischen Verfahren unter Verwendung einer zweiten Fotomaske, in der Chrommuster entsprechend den Bereichen gebildet sind, an denen die oberen Metalldrähte (8B) vorgesehen werden sollen,
Bildung der oberen Metalldrähte (8B) auf dem dritten Isolierfilm (5) und der unteren Metalldrähte (8A) auf den Bereichen der Hinterschneidungen der Gräben (7) durch Überätzen des Stromleiters (8) bis zum oberen Bereich der Hinterschneidungen der Gräben (7) nach dem anisotropischen Ätzverfahren unter Verwendung des gemusterten positiven Fotolackfilms (9), so dass die Metalldrähte (8A, B) abwechselnd auf unterschiedlichen Ebenen ausgebildet werden, wobei der dritte Isolierfilm (5) zwischen den Metalldrähten (8A, B) vorgesehen ist,
Entfernen des gemusterten positiven Fotolackfilms (9) und aufeinanderfolgende Bildung eines vierten (10) und geglätteten fünften Isolierfilms (11) auf den oberen Metalldrähten (8B) und in den Gräben (7) über den unteren Metalldrähten (8A), und
Bildung von Metalldrähten (12) auf bestimmten Bereichen der Oberseite des geglätteten fünften Isolierfilms (11).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
dass die Ätzsperrschicht (3) aus einem Material mit einem
Ätzselektionsverhältnis gebildet wird, das sich von dem des
zweiten und dritten Isolierfilmes (4, 5) unterscheidet.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
dass die Ätzsperrschicht (3) aus einem Nitrid besteht.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
dass der zweite Isolierfilm (4) aus einem mit Verunreinigungen
dotierten Oxid besteht.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
dass der dritte Isolierfilm (5) aus einem mit Verunreinigungen
nicht dotierten Oxid besteht.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
dass der Stromleiter aus Wolfram besteht.
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---|---|---|---|---|
US5985746A (en) * | 1996-11-21 | 1999-11-16 | Lsi Logic Corporation | Process for forming self-aligned conductive plugs in multiple insulation levels in integrated circuit structures and resulting product |
KR100268926B1 (ko) * | 1996-12-31 | 2000-10-16 | 김영환 | 반도체소자의 배선 형성방법 |
US6037253A (en) * | 1997-01-27 | 2000-03-14 | Chartered Semiconductor Manufacturing Company, Ltd. | Method for increasing interconnect packing density in integrated circuits |
CN101419933B (zh) * | 2007-10-24 | 2010-12-15 | 中芯国际集成电路制造(上海)有限公司 | 一种可避免产生突起的保护层制作方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3945347A (en) * | 1972-10-16 | 1976-03-23 | Matsushita Electric Industrial Co., Ltd. | Method of making integrated circuits |
US4832789A (en) * | 1988-04-08 | 1989-05-23 | American Telephone And Telegrph Company, At&T Bell Laboratories | Semiconductor devices having multi-level metal interconnects |
US5210054A (en) * | 1990-11-16 | 1993-05-11 | Sharp Kabushiki Kaisha | Method for forming a contact plug |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4484978A (en) * | 1983-09-23 | 1984-11-27 | Fairchild Camera & Instrument Corp. | Etching method |
US4996133A (en) * | 1987-07-31 | 1991-02-26 | Texas Instruments Incorporated | Self-aligned tungsten-filled via process and via formed thereby |
JPH04129226A (ja) * | 1990-09-20 | 1992-04-30 | Nec Yamagata Ltd | 半導体装置の製造方法 |
US5420078A (en) * | 1991-08-14 | 1995-05-30 | Vlsi Technology, Inc. | Method for producing via holes in integrated circuit layers |
JPH06120210A (ja) * | 1992-10-01 | 1994-04-28 | Nec Corp | 半導体装置の製造方法 |
-
1994
- 1994-02-15 KR KR1019940002578A patent/KR0121106B1/ko not_active IP Right Cessation
-
1995
- 1995-02-15 DE DE19505077A patent/DE19505077C2/de not_active Expired - Fee Related
- 1995-02-15 US US08/388,685 patent/US5466640A/en not_active Expired - Lifetime
- 1995-02-15 JP JP7026409A patent/JP2773074B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3945347A (en) * | 1972-10-16 | 1976-03-23 | Matsushita Electric Industrial Co., Ltd. | Method of making integrated circuits |
US4832789A (en) * | 1988-04-08 | 1989-05-23 | American Telephone And Telegrph Company, At&T Bell Laboratories | Semiconductor devices having multi-level metal interconnects |
US5210054A (en) * | 1990-11-16 | 1993-05-11 | Sharp Kabushiki Kaisha | Method for forming a contact plug |
Also Published As
Publication number | Publication date |
---|---|
DE19505077A1 (de) | 1995-10-12 |
KR0121106B1 (ko) | 1997-11-10 |
JP2773074B2 (ja) | 1998-07-09 |
US5466640A (en) | 1995-11-14 |
JPH0845942A (ja) | 1996-02-16 |
KR950025870A (ko) | 1995-09-18 |
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