DE2723944C2 - Verfahren zum Herstellen einer Anordnung aus einer strukturierten Schicht und einem Muster - Google Patents

Verfahren zum Herstellen einer Anordnung aus einer strukturierten Schicht und einem Muster

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DE2723944C2 DE2723944A DE2723944A DE2723944C2 DE 2723944 C2 DE2723944 C2 DE 2723944C2 DE 2723944 A DE2723944 A DE 2723944A DE 2723944 A DE2723944 A DE 2723944A DE 2723944 C2 DE2723944 C2 DE 2723944C2
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Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer Anordnung aus einer Vertiefungen aufweisenden
Schicht und einem zumindest in den Vertiefungen aufgebrachten Muster festgelegter Dicke. Ein solches Verfahren ist aus der US-PS 38 68 723 bekannt
Bei der Herstellung von integrierten Dünnfilm-Halb-Ieiterschaltungen, bei denen eine Vielzahl von passivierenden oder isolierenden Filmen oder Schichten zwischen einer Vielzahl von erhabenen Leiterzugmustern, d. h. Metallisierjngsmustern gebildet ist, folgen die Isolierschichten den Konturen der darunter liegenden Metallisierungsmuster, d. h. mit anderen Worten, daß die Isolierschichten erhabene Bereiche bzw. Erhebungen haben, welche denjenigen in den darunterliegenden Metallisierungsmustern entsprechen. Die Fachleute auf dem Gebiet der integrierten Schaltungen haben schon lange erkannt, daß bei Strukturen mit vielen Schichten der kumulative Effekt von mehreren Ebenen von erhabenen Metallisierungsmustern auf die zuletzt aufgebrachte Isolierschicht sehr ausgeprägt und unerwünscht sein kann. Infolgedessen sind die Fachleute ständig auf der Suche nach Wegen, um solche Erhebungen auf ein Mindestmaß zu reduzieren und sich soweit wLc möglich der Ebenheit anzunähern.
Die bekannten Versuche, um den kumulativen oder »Wolkenkratzer«-Effekt im Fall von Metallisierungen mit vielen Ebenen auf ein Minimum zu reduzieren, sind sehr zahlreich und bedienen sich sehr unterschiedlicher Mittel. Einige Versuche, um diesen »Wolkenkratzer«-Effekt auf ein Minimum zu reduzieren, beinhalten die Rückkathodenzerstäubung, um Erhebungen zu eliminieren. Ein solches Verfahren ist beispielsweise in der US-Patentschrift 38 68 723 beschrieben. Bei der mit dem dort beschriebenen Verfahren hergestellten Struktur liegt das Leiterzugmuster zum Teil in Vertiefungen einer Isolierschicht Die in den Vertiefungen liegenden Musterbereiche tragen zu dem Wolkenkratzereffekt nicht bei. Da jedoch andere Musterbereiche auf der Isolierschicht aufliegen und deshalb zum Wolkenkratzereffekt beitragen würden, wird bei dem in der genannten US-Patentschrift beschriebenen Verfahren auf das Leiterzugmuster ganzflächig eine Isolierschicht aufgebracht, und anschließend werden die Erhebungen, welche die Isolierschicht verursacht, durch das darunterliegende Leiterzugmuster aufweist, mittels Rückkathodenzerstäubung entfernt.
Es wurde auch vorgeschlagen, durch selektives Ätzen von Erhebungen, nachdem die dazwischenliegenden Täler zuvor vollständig durch Zerfließenlassen eine; Photolacks ausgefüllt worden sind, die Planarität zu erreichen. Ein solches Verfahren ist in der Offenlegungsschrift 25 25 224 beschrieben.
Ein anderes Problem, welches beispielsweise auftritt, wenn Öffnungen in relativ dicke — in der Größenordnung von zumindest 2 μπι — Isolierschichten, wie sie gerade auch bei Schaltungen hoher Packungsdichte erwünscht sind, gebildet werden, besteht darin, daß die Seitenwände der öffnungen oft sehr steil sind und deshalb, wenn auf die so strukturierte Isolierschicht ganzflächig Metall aufgebracht wird, Diskontinuitäten zwischen dem Metall, welches in den öffnungen niedergeschlagen worden ist, und dem Metall, welches auf der Oberfläche der Isolierschicht niedergeschlagen worden ist, entstehen. Dies wirkt sich dann sehr ungünstig aus, wenn aus dem Metall auf der Oberfläche der Isolierschicht ein Leiterzugmuster erzeugt werden soll, und das Metall in den Löchern die Verbindung zwischen diesem Leiterzugmuster und Bereichen unter der Isolierschicht bilden soll.
Das Auftreten sowrM des »Wolkenkratzer«-Effekts als auch der eben beschriebenen Diskontinuitäten in dem Metallbelag haben letztlich zur Folge, daß die Bauteile, in denen diese Effekte auftreten, einerseits nur mit schlechter Ausbeute erzeugt werden können und andererseits, auch wenn sie zunächst die Spezifikationen erfüllen, doch nach kurzer Anwendung ausfallen.
Es ist die Aufgabe der Erfindung, ein einfaches, für eine fabrikmäßige Fertigung geeignetes Verfahren mit möglichst wenig Verfahrensschritten zur Herstellung ei-
!0 ner Anordnung aus mindestens einer Vertiefungen aufweisenden Schicht und einem diese Schicht teilweise bedeckenden Muster anzugeben, welche insbesondere in integrierten Schaltungen hoher Packungsdichte verwendet werden soll und welche im wesentlichen planar ist und/oder bei welcher das Muster überall dort, wo es vorhanden sein soll, eine definierte Mhidestdicke hat
Diese Aufgabe wird mit einem Verfahren der eingangs genannten Art mit den Merkmalen des kennzeichnenden Teils des Anspruchs 1 gf 'v?st
Der besondere Vorteil des crfir.dungsgeir.äßen Verfahrens besteht darin, daß aus einer Lacicschichtmaske nacheinander zwei oder mehr Lackschichtmasken erzeugt werden, wodurch insbesondere Verfahrensschritte eingespart werden.
Die Herstellung von Vertiefungen mit stufenförmigen Wänden ist zwar aus der US-Patentschrift 35 42 551 bekannt, jedoch wird dabei bei der Erzeugung jeder neuen Stufe auch eine neue Lackmaske aufgebracht Mit dem in der genannten US-Patentschrift beschriebenen Verfahren wird außerdem eine andere Aufgabe als mit dem erfindungsgemäßen Verfahren gelöst
Die Vertiefungen aufweisende Schicht läßt sich ohne Schwierigkeiten so ausbilden, daß sie an das Muster sowohl bezüglich seiner flächenmäßigen Ausbildung als auch seiner Dicke weitgehend angepaßt ist Dadurch erhält man die erwünschte Planarität der Anordnung. Die Vertiefungen aufweisende Schicht ist eußerdem eine günstige Unterlage, wenn das Muster größere Höhenunterschiede überwinden muß. Bisher war es — wie obcii beschrieben wurde — in solchen Fällen schwierig, das Material, aus dem das Muster besteht, aufzubringen, ohne daß Diskontinuitäten im Material auftraten. Diesem Problem hilft die mit dem erfindungsgemäßen Verfahren hergestellte Anordnung dadurch ab, daß sie größere Höhendifferenzen in beliebig vielen Stufen zu überwinden erlaubt Dadurch werden die für die Diskontinuitäten verantwortlichen abrupten Höhenänderungen in dem Muster vermieden.
Die genannten Vorteile der nach dem erfindungsgemäßen Verfahren hergestellten Anordnung wirken sich besonders günstig aus, wenn die Vertiefungen aufweisend* Schicht aus einem isolierenden und das Muster aus einem leitfähigen Material bestehen, weil dann ein aus diesem leitfähjsen Material gebildetes Muster dazu benutzt werden kann, um Bauteile, auf denen die Vertiefungen aufweisende Schicht aufliegt, untereinander und mit äußeren Anschlüssen elektrisch zu verbinden, während die Vertiefungen aufweisende Schicht Verbindungen an festgelegten Stellen ermöglicht und im übrigen als Isolierung dient
Eine vorteilhafte Anordnung dieser Art ist beispielsweise so aufgebaut, daß sich unter der Vertiefungen aufweisenden Schicht ein Halbleiterkörper mit dotierten Oberflächenbereichen befindet, welche sich in ihrer Dotierung bezüglich der Dotierungsstoffe und/oder deren Konzentrationen von ihrer Umgebung unterscheiden, und daß die Löcher in der Vertiefungen aufweisenden Schicht über mindestens einem Teil dieser Oberflä-
chenbereiche geiegen sind. Gerade bei diesen integrierten Halbleiterschaltungen geht der Trend zu immer höheren Packungsdichten. Dies hat zur Folge, daß Leiterzüge über aktive und passive Bauteile im Halbleiterkörper geführt werden müssen, und daß es notwendig ist, um elektrische Wechselwirkungen zu vermeiden, die dazwischenliegenden Isolierschichten möglichst dick zu machen. Dies bedingt wiederum, daß die elektrischen Verbindungen größere Höhendifferenzen überwinden müssen, was bei den Anordnungen gemäß dem Stand der Technik zu den oben beschriebenen Problemen geführt hat, die, wie schon dargelegt worden ist, mit der erfindungsgemäßen Anordnung vermieden werden.
Sind die Vertiefungen und die gegebenenfalls vorhandenen Löcher vollständig oder fast vollständig mit dem Material des Musters ausgefüllt, so ist die dabei entstandene im wesentlichen planare Anordnung insbesondere dann vorteiihaii, wenn mindestens zwei der Vertiefungen und ein Loch bzw. Löcher aufweisenden Schichten, welche sich aber in ihren Strukturen unterscheiden, so aufeinandergestapelt sind, daß die Muster auf den Vertiefungen aufweisenden Schichten untereinander in Verbindung stehen. Auch die so ausgebildete Anordnung ist, selbst dann, wenn sie mehrere Vertiefungen aufweisende Schichten enthält, im wesentlichen planar. Eine solche Struktur zeigt also nicht den oben beschriebenen »Wolkenkratzeni-Effekt. Sind in dieser Struktur die Muster leitfähig, und bestehen die Vertiefungen aufweisenden Schichten aus einem isolierenden Material, so ist die so ausgebildete Anordnung in besonders vorteilhafter Weise als Mehrlagenmetallisierungs-Struktur, wie sie beispielsweise für dichtgepackte integrierte Schaltungen sehr erwünscht ist, und in der die Muster auf den Vertiefungen aufweisenden Schichten in mindestens zwei Ebenen Leiterzugmuster und in den Löchern einerseits Verbindungen zum Substrat und andererseits Verbindungen zwischen Leiterzugmustern in benachbarten Ebenen bilden geeignet.
Für viele Anwendungen ist es vorteilhaft, wenn beim Ätzen nach dem Erzeugen der letzten Lackschichtmaske in den Bereichen, welche durch die nach der Erzeugung der ersten Lackschichtmaske geätzten Vertiefungen definiert sind, die Schicht unter Erzeugung von Löchern ganz durchgeätzt wird.
Um Muster, beispielsweise ein Metallisierungsmuster zu erzeugen, ist es vorteilhaft, nach dem Herstellen der Vertiefungen oder der Vertiefungen und der Löcher ganzflächig eine Schicht aus dem Material, aus dem das Muster bestehen soll, aufzubringen und anschließend die Lackschichtm^ske und das auf ihr liegende Material abzuheben.
In vorteilhafter Weise werden Anordnungen mit Mustern in verschiedenen Ebenen dadurch hergestellt, daß uic v'ci 1 άίΐΓ€ΐΐ3
Herstellung der Vertiefungen aufweisenden Schicht und der anschließenden BiI-dung des Musters ein- oder mehrfach wiederholt werden.
In vorteilhafter Weise läßt sich das Entfernen der Lackschichtmaske und des auf ihr liegenden Materials, aus dem das Muster gebildet ist, durchführen, indem ein Klebeband mit seiner klebenden Seite auf das Mustermaterial auf der Lackschichtmaske aufgebracht wird, indem dann das Klebeband mit dem anhaftenden Materia! abgezogen wird und schließlich die Reste der Lackschichtmaske mit einem Lösungsmittel entfernt werden.
Weitere vorteilhafte Ausgestaltungen des erfmdungsgemäßen Verfahrens sind in den Unteransprüchen aufgeführt.
Die Erfindung wird anhand von durch Zeichnungen erläuterten Ausführungsbeispielen beschrieben. Es neigen
F i g. 1 bis 8 schematische Ansichten einer Anordnung mit integrierten Schaltungen im Querschnitt während verschiedenen Stadien der Herstellung entsprechend bevorzugter Ausführungen des erfindungsgemilßcn Verfahrens.
Zur Illustrierung des vorliegenden erfindungsgemäßen Verfahrens wird die Bildung einer Metallisieuing der ersten Ebene in Verbindung mit einem metallischen Kontakt zu einem Halbleitersubstrat anhand der Fig. 1 bis 5 beschrieben. Dann wird die Bildung einer Me IaIIisierung der zweiten Ebene in Kombination mit eine r mit der Metallisierung der ersten Ebene verbundenen Durchführungsverbindung anhand der F i g. 6 bis IiI beschrieben.
In der F i g. 1 ist die Anordnung gezeigt, von der ausgegangen wird, und die ein Substrat iö, weiches Bereiche 11 vom p-Typ und Bereiche 12 vom η-Typ enthält, welche die aktiven und passiven Bereiche des integrierten Schaltkreises bereitstellen. Das Substrat 10 kann die konventionelle Anordnung einer integrierten Schaltung sein, wie sie z. B. in der OS 17 64 336 beschrieben ist. Das Substrat 10 ist mit einer konventionellen pasnivierenden -and isolierenden und später mit Vertiefungen zu versehenen Schicht 13 bedeckt, welche aus irgendeinem der konventionellen Materialien, wie z. B. Siliciumdioxid, Siliciumnitrid oder einer Kombination aus Siliciumdioxid und darüberliegendem Siliciumnitrid hergestellt sein kann. Es sei angemerkt, daß die beschriebenen Anordnungen, so weit nichts anderes vermerkt ist, die konventionellen Anordnungen von integrierten Schaltungen sind, welche gemäß den bekannten Methoden für die Herstellung integrierter Schaltungen hergestellt werden können. Diese Methoden sind beispielsweise in der OS i 7 64 33ö beschrieben. In der vorliegenden Beschreibung wird angenommen, daß die mit Vertiefungen zu versehende Schicht 13 eine Schicht aus Siliciumdioxid ist, welche auf dem Siliciumsubstrat 10 durch thermische Oxidation erzeugt worden ist. Die mit Verliefungen zu versehende Schicht 13 hat eine Dickii von 1500 nm. Auf der Oberfläche der mit Vertiefungen zu versehenden Schicht 13 wird eine positive, strahlungsempfindliche Lackschicht 14, welche 2300 nm dick ist, erzeugt Als Lackschicht kann irgendeiner der positiven Photolacke, beispielsweise diejenigen, welche in den US-Patentschriften 32 01 239 und 30 46 120 und in der OS 21 49 527 beschrieben sind, verwendet werden. Alternativ kann ein konventioneller Photolack verv,">.ndet werden, welcher ein Phenol-Formaldehyd-Han: vom Novolak-Typ und ein lichtempfindliches Vernetzungsmittel enthält Der Photolack kann mittels irgendeiner der bekannten Aufschleudertechniken aufgebracht werden.
Als nächstes wird, wie die F i g. 2 zeigt, unter Anwendung konventioneller Photolackmaskierungs- und Photolackbelichtungstechniken eine Lackschichtmaske 14', welche öffnungen, wie z. B. die öffnungen 16 und 17, enthält erzeugt Dann werden unter Verwendung der Lackschichtmaske 14' als Ätzbarriere die Vertiefungen 18 bzw. 19, welche den öffnungen 16 und 17 entsprechen, in die mit Vertiefungen zu versehende Schicht 13 geätzt Um die Vertiefungen 18 und 19 zu eraeugen, kann jede konventioneile Ätztechnik, z. B. diejenige, welche in der OS 17 64 336 beschrieben ist angewandt werden. Das übliche Ätzmittel, welches benutzt werden kann, ist gepufferte Flußsäure. Alternativ könneil· — an-
statt durch chemisches Ätzen — die Öffnungen 18 und 19 in der mit Vertiefungen zu versehenden Schicht 13 durch Kathodenzerstäubungsätzen unter Verwendung einer konventionellen Kathodenzerstäubungsätzungsvorrichtung und unter Anwendung der entsprechenden Methoden, welche beispielsweise in der US-Patentschnt'i 35 98 710 beschrieben sind, erzeugt werden. Besonders geeignet sind Kathodenzerstäubungsätzungsverfahren, welche unter Anwendung von reaktiven Gasen, wie z. B. Sauerstoff oder Wasserstoff, durchgeführt werden. In der Offenlegungsschrift 17 65 127 sind die inerten und reaktiven Gase und Kombinationen dieser Case aufgelistet, welche beim Kathodenzerstäubungsätzen angewandt werden können. Ein effektives Hochfrequenzkathodenzerstäubungs-Ätzsystem, welches zum Ätzen von Öffnungen in isolierende Materialien verwendet werden kann, und das unter Anwendung einer Sauerstoffatmosphäre arbeitet, ist in der obengenannten Offenlegungsschrift beschrieben. Wie man sieht, sind die Vertiefungen 18 und 19 so in die mit Vertiefungen zu versehende Schicht 13 geätzt, daß ihre Tiefe gleich einem Bruchteile der Dicke dieser Schicht ist. Beispielsweise werden, wenn die mit Vertiefungen zu versehende Schicht 13 wie oben beschrieben eine Dicke in der Größenordnung von 1500 nm hat, die Vertiefungen 18 und 19 von der Oberfläche der mit Vertiefungen zu versehenden Schicht 13 aus gerechnet bis zu 1100 nm tief geätzt. Dann werden, wie die F i g. 3 zeigt, wiederum unter Verwendung der oben beschriebenen konventionellen Photolackmaskierungs- und Photolackbelichtungstechniken die verbliebenen Bereiche der Lackschichtmaske 14', welche lichtempfindlich geblieben sind, da es sich bei dem Lack um einen positiven Lack handelt, so belichtet und entwickelt, daß die Dimensionen der ursprünglichen Öffnungen 16 und 17 lateral ausgedehnt werden tz Jau Cjie v^nnungcr. ISA und 17,4 entstehen, wodarr ι eine neue Lackschichtmaske 14" erhalten wird, welch? Öffnungen mit den ausgedehnten lateralen Dimensionen hat. Als nächstes wird unter Anwendung irgendeiner der oben beschriebenen Ätztechniken und unter Verwendung der Lackschichtmaske 14" als Ätzbarriere das Ätzen der mit Vertiefungen zu versehenden Schicht 13 fortgesetzt, um die öffnungen ISA und 19A zu erzeugen, welche so tief sind, daß sie sich bis zum Substrat 10 erstrecken. Die Öffnungen 18/4 und 19/4 befinden sich unter den ursprünglichen Vertiefungen i8 und 19, welche — wie oben beschrieben — durch die Lackschichtmaske 14" definiert worden sind und die ausgedehnten, vertieften Bereiche 20 und 21 befinden sich unter den lateral ausgedehnten Bereichen der Öffnungen 16.-4 und 17/4 in der Lackschichtmaske 14", welche die F i g. 3 zeigt. Die Dicke der Siliciumdioxidschicht unter den Vertiefungen 20 und 21 liegt in der Größenordnung von 100 nm. Um das Ausmaß der lateralen Ausdehnung in den Öffnungen 16A und 17A besser zu illustrieren, sind gestrichelte Linien in die F i g. 2 und 3 eingezeichnet, um die lateralen Abmessungen der ursprünglichen Öffnungen 16 und 17 in der Lackschichtmaske 14' anzuzeigen.
Nach der Vollendung der in der F i g. 3 gezeigten Anordnung ist es günstig, wenn die Struktur auf eine Temperatur in der Größenordnung von 1500C etwa eine Stunde lang erhitzt wird, um die Lackschichtmaske 14" für den nachfolgenden Metallaufbringschritt, weicher in der F i g. 4 gezeigt wird, widerstandsfähiger zu machen. Als nächstes wird, wie die Fig.4 zeigt, eine Metallschicht 22, aus der das Muster gebildet werden soll, deren Dicke etwa zwischen 0,9 und etwa 1,0 μπι liegt, auf der Anordnung aufgebracht, wobei konventionelle Metallaufbringverfahren, wie sie oben beschrieben worden sind, angewandt werden. Dabei liegen die Substrattemperaturen etwa bei 1000C. Das Metall, welches für diese Metallschicht 22 benutzt w ird, kann jedes konventionelle, für Verbindungen in integrierten Schaltungen benutzte Metall sein. Bei der vorliegenden Ausführungsform wird bevorzugt eine Aluminiumlegierung verwendet, welche etwas Kupfer und etwas Silicium enthält. Jedoch kann irgendein konventionelles, für die Metallisierung der integrierten Schaltungen benutztes Material verwendet werden. Zu diesem gehören Chrom, Kupfer und Legierungen dieser Metalle. Die metallische Schicht kann mittels irgendeines der konventionellen Verfahren wie z. B. derjenigen, welche in der Offenlegungsschrift 17 64 336 beschrieben sind, aufgebracht werden. Das Aufbringen kann beispielsweise durch Niederschlagen aus der Dampfphase oder durch ί !ochfrequenzkathodenzerstäubung erfolgen. Außer auf die Oberfläche der Lackschichtmaske 14" werden Bereiche 22/4 und 225 der Metallschicht in den vertieften Bereichen 20 bzw. 21 und Bereiche 22Cund 22Dder Metallschicht in den Öffnungen 18Λ bzw. 19A aufgebracht, wodurch Kontakte mit den Bereichen 12 bzw. 11 erzeugt werden.
Als nächstes wird unter Anwendung konventioneller Abheb-Techniken die Lackschichtmaske 14" entfernt, wobei alle Bereiche der Metallschicht 22 mit Ausnahme der Bereiche 22Λ, 225, 22C und 22D, welche in den Vertiefungen und Öffnungen aufgebracht worden sind, mit abgehoben werden. Die sich dabei ergebende Struktur zeigt die F i g. 5. In diesem Zusammenhang sollte bemerkt werden, daß Abhebtechniken im Stand der Technik wohlbekannt sind. Eine gute Zusammenfassung dieser Techniken ist in der Offenlegungsschrift 24 48 535 enthalten. Entsprechend solcher konventioneller Abhebtechniken, können die Lackschichtmaske 14" und die Metallschicht 22 entfernt werden, indem die in der F i g. 4 gezeigte Struktur in ein konventionelles Photolacklösungsmittel eingetaucht wird. Konventionelle Photolacklösungsmittel, welche bei solchen Abhebtechniken angewendet werden können, sind in der Offenlegungsschrift 24 48 535 aui der Seite 10,3. Absatz bis Seite 11,3. Absatz aufgeführt. Jedoch ist es, um beste Resultate zu erzielen, vorteilhaft, wenn das Abheben so durchgeführt wird, daß ein Klebeband, wie z. B. das von der 3M Corporation unter dem Handelsnamen Scotch Tape vertriebene Produkt, gegen die Metallschicht 22 gepreßt wird, anschließend die Metallschicht 22 zusamrren mit einem Teil der Lackschichtmaske 14" abgeschält wird, und schließlich unter Verwendung von üblichen Lösungsmitteln und Techniken für die Photoiackentferaung alle verbiiebenen Reste der Lackschichtmaske 14" entfernt werden.
In der in der F i g. 5 gezeigten Anordnung erstrecken sich die Kontakte, wie z. B. der Kontakt 22C zu dem Halbleiterbereich 12, durch die mit Vertiefungen versehene Schicht 13 hindurch und sind dabei leitend mit dem Metallisierungsmuster, beispielsweise dem mit der Nummer 22A, verbunden, welches das Metallisierungsmuster der ersten Ebene darstellt und durch die Vertiefungen 20 definiert ist, welche ihrerseits durch die ausgedehnten lateralen Öffnungen 16/4 in den F i g. 3 und 4 definiert sind. In der gleichen Weise stellen die Metallisierungsmusterbereiche 22D Kontakte her und sind gleich ausgedehnt wie die Metallisierungsmusterbereiche 22ß, welche beispielsweise oft notwendig sind, damit der Strom zu der Kontakt führenden Leitung eine
9 10
'■■ hinreichend große Leitfähigkeit hat, auf der anderen tiefungen 30 werden gemäß einem Muster gebildet wel-Seite aber für den direkten ohmschen Kontakt zu dem ches dem gewünschten Metallisierungsmuster der zwei-Halbleitersubstrat nicht notwendig sind. So können die ten Lage in dem integrierten Schaltkreis entspricht An Metallisierungsmusterbereiche 22ß in geeigneter Weise diesem Punkt wird unter Anwendung der weiter oben in den Vertiefungen 21 gebildet werden, um von dem 5 im Zusammenhang mit der Aufbringung der Meiall-Halbleitersubstrat elektrisch isoliert zu sein. schicht 22 in der F i g. 4 beschriebenen Methoden eine Anhand der F i g. 6 bis 8 wird nun das Verfahren zum Metallschicht 32, welche bevorzugt dieselbe Zusam-Herstellen des Ntetallisierungsmusters der zweiten Ebe- mensetzung wie die Metallschicht 22 hat und etwa \2 ne und der Durchführungsverbindungen durch eine iso- bis 1,3 μπι dick ist, auf der Struktur ganzflächig aufgelierende Trennschicht zu dem Metallisierungsmuster 10 bracht. Diejenigen Bereiche 32/4 der Metallschicht 32, der ersten Ebene besprochen. Auf die in der F i g. 5 ge- welche in den Vertiefungen 30 aufgebracht sind, erge- ; zeigten Anordnung wird ganzflächig eine mit Vertiefun- ben das Metallisierungsmuster der zweiten Ebene in ; gen versehene Schicht 23 aus einem elektrisch isolieren- dem integrierten Schaltkreis, während solche Metalli- ;t, den Material mit einer Dicke von etwa 3700 nm aufge- sierungsmusterbereiche 32C, welche in den Durchfüh-ί;; bracht. Diese mit Vertiefungen versehene Schicht 23 15 rungslöchern 28Λ aufgebracht worden sind, die Durchkann mittels irgendeiner der konventionellen Aufbring- führungskontakte ergeben, welche das Metallisierungstechniken, wie sie zum Beispiel in der Offenlegungs- muster 32/4 der zweiten Ebene mit dem Metallisierungs- k schrift 17 64 336 beschrieben sind, d.h. beispielsweise muster 22A der ersten Ebene verbinden.
1J durch chemisches Niederschlagen aus der Dampfphase Die in F i g. 7 gezeigte Anordnung wird dann den ';..; oder durch Kathodenzerstäubung oder durch Hochfre- 20 oben beschriebenen Abheb-Verfahrensschritten unter- I
quenzkathodenzerstäubung, erzeugt werden. Diese mit worfen, um die verbliebene Lackschichtmaske 24" zu-
J Vertiefungen zu versehende Schicht 23 kann aus kon- sammen mit der auf ihr liegenden Metallschicht 32 zu
ventionellen Materialien, wie z. B. Siliciumnitrid, Alumi- entfernen. Das Ergebnis zeigt die Anordnung in der
niumoxid oder Siliciumdioxid, bestehen bzw. aus sol- F i g. 8. Man ersieht aus der Anordnung in der F i g. 8,
chen Materialien zusammengesetzt sein. Zur Beschrei- 25 daß, da das Metallisierungsmuster 22A der ersten Ebene
.3 bung der vorliegenden Erfindung wird als Material für unterhalb der Oberfläche der ersten mit Vertiefungen
% diese mit Vertiefungen zu versehende Schicht 23 Silici- versehenen Schicht 13 eingebettet ist und das Metalli-
jt umdioxid gewählt Aus einer positiven, strahlungsemp- sierungsmuster 32/4 der zweiten Ebene unterhalb der
1?, findlichen Lackschicht 24 wird dann eine Lackschicht- Oberfläche der zweiten mit Vertiefungen versehenen
l| maske 24' erzeugt. Die Bedingungen und die Proportio- 30 Schicht 23 eingebettet ist, eine Anordnung einer inte-
S nen sind dabei dieselben wie oben bei der Lackschicht- grierten Schaltung mit vielen Ebenen erzeugt werden
~'l maske 14', außer daß die Lackschichtmaske 24' ein Mu- kann, welche nahezu eben ist, wodurch der weiter oben
,,ι ster von öffnungen 26 hat welche den Stellen entspre- beschriebene, unerwünschte »Wolkenkratzer«-Effekt
i] chen, an welchen Durchführungslöcher durch die mit vermieden wird.
ü Vertiefungen zu versehende Schicht 23 hindurch zu dem 35 Es ist natürlich klar, daß für den Fall, das Metallisie- % darunterliegenden Metallisierungsmuster 22Λ der er- rungsmuster der dritten oder sogar von höheren Ebep sten Ebene gebildet werden sollen. Als nächstes werden nen gewünscht werden, diese in einer ähnlichen Weise, fj unter Anwendung konventioneller Ätzverfahren, wie wie weiter oben beschrieben worden ist, hergestellt sie oben im Zusammenhang mit der Herstellung von werden. Nach der Vollendung der Anordnung mit Me- § Vertiefungen in die mit Vertiefungen zu versehende 40 tallisierungsmustern in vielen Ebenen kann man den in- f Schicht 13 besprochen worden sind, Vertiefungen, wie tegrierten Schaltkreis noch weiter isolieren und kontak-[| z. B. die Vertiefung 28 in der mit Vertiefungen zu verse- tieren, wobei konventionelle, im Stand der Technik bell henden Schicht 23 an den Stellen, wo die Durchfüh- kannte Verfahren angewandt werden. Solche Verfahren rungslöcher anschließend erzeugt werden sollen, gebil- sind beispielsweise in der Offenlegungsschrift 17 64 336 Ig det. Im Fall, daß die mit Vertiefungen zu versehende 45 beschrieben.
Schicht 23 eine Dicke von 3700 nm hat erstrecken sich Zwar ist das vorliegende erfindungsgemäße Verfahdie Vertiefungen 28 vernünftigerweise bis in eine Tiefe ren, welches die Bildung einer Vielzahl von Lackschichtvon 2600 nm, gerechnet von der Oberfläche der mit masken aus einer einzigen positiven und strahlungsemp-Vertiefungen zu versehenden Schicht 23. findlichen Lackschicht einschließt aus Gründen der An-Anschließend wird unter Anwendung von Verfah- 50 schaulichkeit nur anhand von zwei verschiedenen Lackrensschritten, die denen ähnlich sind, welche weiter schichtmasken, welche aus derselben strahlungsempoben im Zusammenhang mit den F i g. 3 und 4 beschrie- findlichen Lackschicht erzeugt worden sind, beschrieben worden sind, die in der F i g. 7 gezeigte Anordnung ben worden, es sei aber klargestellt daß auch mehr als erzeugt Zunächst wird die verbliebene Photolack- zwei Lackschichtmasken erzeugt werden können, solanschicht noch einmal belichtet und entwickelt um die 55 ge jede nachfolgende Lackschichtmaske Offnungen hat lateralen Abmessungen der Öffnungen 26 (siehe F ig. 6) welche größere laterale Abmessungen als diejenigen zu erweitern, um dadurch eine Lackschichtmaske 24" zu der vorangegangenen Lackschichtmasken haben,
erzeugen, welche lateral ausgedehnte Öffnungen 26Λ Obwohl dieses Verfahren der doppelten Lackschicht-(siehe F i g. 7) hat Die Lackschichtmaske 24" wird in maskenerzeugung im Zusammenhang mit der Bildung derselben Weise erzeugt wie die Lackschichtmaske 14". eo von öffnungen und des Metallisierungsmusters der er-Dann werden unter Anwendung der Verfahrensschritte, sten Ebene in mit Vertiefungen versehenen Schichten welche oben im Zusammenhang mit dem Ätzen der mit beschrieben worden ist so kann es doch auch bei ande-Vertiefungen zu versehenden Schicht 13, um die öffnun- ren Fabrikationsverfahren für integrierte Schaltungen gen 18Λ und die Vertiefungen 20 zu erzeugen (siehe benutzt werden, wo doppelte Ätzschritte in Bereichen, F i g. 3), beschrieben worden sind, die Öffnungen 28Λ <» die aneinander anstoßen, erwünscht sind. Beispielsweise (siehe Fig·/) geätzt um die Durchführungslöcher sind, wenn Öffnungen durch relativ dicke isolierende durch die mit Vertiefungen zu versehende Schicht 23 Schichten, deren Dicke in der Größenordnung von 2 um hindurch und die Vertiefungen 30 zu erzeugen. Die Ver- oder größer ist in integrierten Schaltungen erzeugt
11 12
werden, die Seitenwände der Öffnungen oft zu steil und :■ oduzieren Diskontinuitäten zwischen dem Metall, welches in den öffnungen niedergeschlagen worden ist und dem Metall, welches auf der Oberfläche einer Isolierschicht niedergeschlagen worden ist. Auf diese Weise ergeben sich Unterbrechungen in den elektrischen Verbindungen. Das hier beschriebene erfindungsgemäße Verfahren bietet eine Lösung für dieses Problem. Mittels der oben beschriebenen Doppel-Ätztechnilc, bei der im zweiten Ätzschritt in den Bereichen der Maskenöffnungen, welche beim Ausdehnen der öffnungen entstanden sind, nur teilweise in die Isolierschicht hinuntergeätzt wird, wird an den Seitenwänden jeder öffnung, welche durch die Photolackmaske mit den ausgedehnten lateralen Dimensionen definiert ist, ein mehr allmählicher Abfall erzeugt.
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Claims (17)

Patentansprüche:
1. Verfahren zum Herstellen einer Anordnung aus einer Vertiefungen aufweisenden Schicht und einem zumindest in den Vertiefungen aufgebrachten Muster festgelegter Dicke, dadurch gekennzeichnet, daß zunächst die mit Vertiefungen versehene Schicht (13) mit einer positiven, strahlungsempfindlichen Lackschicht (14) bedeckt wird, diese dann selektiv beuchtet wird und die belichteten Bereiche der positiveil, strahlungsempfindlichen Lackschicht (14) herausgelöst und anschließend die so freigelegten Bereiche der mit Vertiefungen zu versehenden Schicht (13) unter Bildung von Vertiefungen (18, 19) geätzt werden, und daß diese Verfahrensschritte ab dem Belichtungsschritt in der angegebenen Reihenfolge mindestens einmal wiederholt werden, wobei :eweils die vom vorhergehenden lithographischee" Ätzschritt noch vorhandene Lackschichtmaske (14^ in der Weise belichtet wird, daß die in dieser Lackmaske (14') schon vorhandenen öffnungen (16,17) durch Herauslösen der in diesem Belichtungsschritt belichteten Lackschichtbereiche lateral vergrößert werden, wodurch beim nachfolgenden Ätzschritt die schon in der mit Vertiefungen zu versehenden Schicht (13) vorhandenen Vertiefungen (18, 19) vertieft werden, während in den beim letzten Entwickeln freigelegten Bereichen der mit Vertiefungen zu versehenden Schicht (13) von der ursprünglichen Schichtoberfläche her abgetragen werden.
2. Verfahren nach Acspruch 1, dadurch gekennzeichnet, daß beim Ätzschritt .ach dem Erzeugen der letzten Lackschichtmaske (14") Bereiche der beim ersten Ätzschritt geätzten Vertiefungen (Ϊ8, 19) unter Bildung von Löchern (18Λ, \%A) in der mit Vertiefungen zu versehenden Schicht (13) ganz durchgeätzt werden.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß nach dem Ätzen der Vertiefungen (20, 21) oder der Vertiefungen (20, 21) und der Löcher (18A i9A)'m dem letzten Ätzschritt ganzflächig eine Schicht (22) aus dem Material, aus dem das Muster (22Λ, 22£ 22£>, 22BJ gebildet wird, aufge- « bracht und anschließend die Lackschichtmaske (14") und das auf ihr liegende Mustermaterial abgehoben werden.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß zum Abheben der Lackschichtmaske (14", 24") und des auf ihr liegenden Materials, aus dem das Muster gebildet ist, ein Klebeband mit seiner klebenden Seite auf das Mustermaterial (22,32) auf der Lackschichtmaske (14", 24") aufgebracht wird, daß dann das Klebeband mit dem anhaftenden Material abgezogen wird und schließlich die Reste der Lackschichtmaske mit einem Lösungsmittel entfernt werden.
5. Verfahren nach einen der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die mit Vertiefungen zu versehende Schicht (13) aus einem isolierenden und das Muster (22Λ, 22C, 22D, 22B) aus einem leitfähigen Material hergestellt werden.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß als leitfähiges Material Aluminium oder eine Aluminium-Kupfer-Silicium-Legierung verwendet wird.
7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß als isolierendes Material Siliciumdioxid oder Siliciumnitrid verwendet wird,
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die mit Vertiefungen zu versehende Schicht (13) mit einer Dicke in der Größenordnung von 1500 nm verwendet wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet daß die positive, strahlungsempfindliche Lackschicht (14) mit einer Dicke in der Größenordnung von 2300 nm aufgebracht wird.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die mit Vertiefungen zu versehende Schicht (13) mittels einer chemisch wirksamen Substanz geätzt wird.
11. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die mit Vertiefungen zu versehende Schicht (13) mittels Hochfreqaenzkathodenzerstäubung geätzt wird.
12 Verfahren nach einem der Anspräche 1 bis 9, dadurch gekennzeichnet, daß die mit Vertiefungen zu versehende Schicht (13) mittels Hochfrequenzkathodenzerstäubung in Gegenwart von Ionen eines chemisch wirksamen Gases geätzt wird.
13. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Verfahrensschritte ab dem Bilden der mit Vertiefungen zu versehenden Schicht (13) bis zum Abheben der Lackschichtmaske (14") in der angegebenen Reihenfolge ein- oder mehrfach wiederholt werden.
14. Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die Anordnung auf einem Halbleiterkörper (10) gebildet wird.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß ein Halbleiterkörper (10) verwendet wird, in dem Oberflächenbereiche (11, 12) dotiert worden sind, die sich in ihrer Dotierung bezüglich der Dotierungsstoffe und/oder deren Konzentration von ihrer Umgebung unterscheiden, und daß die Löcher (18Λ, i9A) in der mit Vertiefungen zu versehenden Schicht (13) über mindestens einem Teil dieser Oberfläch anbereiche (11,12) erzeugt werden.
16. Verfahren nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß mindestens zwei der mit Vertiefungen zu versehenden Schichten (13,23), die sich aber in den Anordnungen der Vertiefungen unterscheiden, und die auf sie aufzubringenden Muster derart aufeinanderliegend hergestellt werden, daß die Muster (22A 22B, 22C, 22D; 32-4, 32Q in Löchern {2SA) der Schichten (23) Verbindungen (32C) zueinander bilden.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die mit Vertiefungen zu versehenden Schichten (13, 23) aus einem isolierenden Material und die Muster aus einem leitfähigen Material hergestellt werden, und daß die Muster in einer solchen Form gebildet werden, daß sie in mindestens zwei Ebenen Leiterzugmuster (22Λ 32A) und in den Löchern (18Λ19Λ 2SA) einerseits Verbindungen (22C, 22DJ zu einem Substratkörper (10) und andererseits Verbindungen (32C) zwischen Leiterzugmustern (22A,32A)\n benachbarten Ebenen bilden.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2626516A1 (de) * 1976-06-14 1977-12-22 Siemens Ag Verfahren zum herstellen von lichtleiterstrukturen mit dazwischenliegenden elektroden
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
US4131497A (en) * 1977-07-12 1978-12-26 International Business Machines Corporation Method of manufacturing self-aligned semiconductor devices
US4202914A (en) * 1978-12-29 1980-05-13 International Business Machines Corporation Method of depositing thin films of small dimensions utilizing silicon nitride lift-off mask
US4251318A (en) * 1979-06-29 1981-02-17 Hutchinson Industrial Corporation Method of making fully etched type-carrier elements
JPS5626450A (en) * 1979-08-13 1981-03-14 Hitachi Ltd Manufacture of semiconductor device
US4251621A (en) * 1979-11-13 1981-02-17 Bell Telephone Laboratories, Incorporated Selective metal etching of two gold alloys on common surface for semiconductor contacts
US4320190A (en) * 1979-12-18 1982-03-16 Ebauches S.A. Method of manufacturing the substrate of an electrochromic display cell
US4307179A (en) * 1980-07-03 1981-12-22 International Business Machines Corporation Planar metal interconnection system and process
US4397079A (en) * 1981-03-30 1983-08-09 International Business Machines Corp. Process for improving the yield of integrated devices including Schottky barrier diodes
US4472240A (en) * 1981-08-21 1984-09-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device
US4377633A (en) * 1981-08-24 1983-03-22 International Business Machines Corporation Methods of simultaneous contact and metal lithography patterning
US4398964A (en) * 1981-12-10 1983-08-16 Signetics Corporation Method of forming ion implants self-aligned with a cut
US4466849A (en) * 1982-02-24 1984-08-21 Ers Engineering Corporation Process for removing adhesive tape
US4430365A (en) 1982-07-22 1984-02-07 International Business Machines Corporation Method for forming conductive lines and vias
US4508815A (en) * 1983-11-03 1985-04-02 Mostek Corporation Recessed metallization
US5059454A (en) * 1989-04-26 1991-10-22 Flex Products, Inc. Method for making patterned thin film
US4957592A (en) * 1989-12-27 1990-09-18 Xerox Corporation Method of using erodable masks to produce partially etched structures in ODE wafer structures
US5213916A (en) * 1990-10-30 1993-05-25 International Business Machines Corporation Method of making a gray level mask
US5126006A (en) * 1990-10-30 1992-06-30 International Business Machines Corp. Plural level chip masking
US5240878A (en) * 1991-04-26 1993-08-31 International Business Machines Corporation Method for forming patterned films on a substrate
JP2000199827A (ja) * 1998-10-27 2000-07-18 Sony Corp 光導波装置およびその製造方法
US6372647B1 (en) 1999-12-14 2002-04-16 International Business Machines Corporation Via masked line first dual damascene
US6569763B1 (en) * 2002-04-09 2003-05-27 Northrop Grumman Corporation Method to separate a metal film from an insulating film in a semiconductor device using adhesive tape
US20070037386A1 (en) * 2005-08-13 2007-02-15 Williams John L Sloped thin film substrate edges

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE506677A (de) * 1950-10-31
NL255517A (de) * 1959-09-04
GB1048424A (en) * 1963-08-28 1966-11-16 Int Standard Electric Corp Improvements in or relating to semiconductor devices
FR1064185A (fr) * 1967-05-23 1954-05-11 Philips Nv Procédé de fabrication d'un système d'électrodes
US3542551A (en) * 1968-07-01 1970-11-24 Trw Semiconductors Inc Method of etching patterns into solid state devices
US3649393A (en) * 1970-06-12 1972-03-14 Ibm Variable depth etching of film layers using variable exposures of photoresists
US3666473A (en) * 1970-10-06 1972-05-30 Ibm Positive photoresists for projection exposure
US3767397A (en) * 1971-10-21 1973-10-23 Sony Corp Photographic treatment for semiconductor devices or the like
GB1384028A (en) * 1972-08-21 1974-02-12 Hughes Aircraft Co Method of making a semiconductor device
US3853576A (en) * 1973-04-20 1974-12-10 Suburban Screen Print Inc Production of windowed face plates
US3868723A (en) * 1973-06-29 1975-02-25 Ibm Integrated circuit structure accommodating via holes
FR2237311B1 (de) * 1973-07-12 1977-05-13 Ibm France
US3873361A (en) * 1973-11-29 1975-03-25 Ibm Method of depositing thin film utilizing a lift-off mask
US3878008A (en) * 1974-02-25 1975-04-15 Us Navy Method of forming high reliability mesa diode

Also Published As

Publication number Publication date
GB1526638A (en) 1978-09-27
CH614070A5 (de) 1979-10-31
DE2723944A1 (de) 1978-01-05
FR2357068B1 (de) 1978-11-03
NL7706107A (nl) 1978-01-03
JPS5626139B2 (de) 1981-06-17
BR7704380A (pt) 1978-04-18
JPS533773A (en) 1978-01-13
BE855161A (fr) 1977-09-16
CA1095310A (en) 1981-02-10
IT1115668B (it) 1986-02-03
FR2357068A1 (fr) 1978-01-27
US4040891A (en) 1977-08-09

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