KR0139702B1 - 반도체장치 및 그 제조방법과 얼라인먼트방법 - Google Patents

반도체장치 및 그 제조방법과 얼라인먼트방법

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KR0139702B1 KR1019940014237A KR19940014237A KR0139702B1 KR 0139702 B1 KR0139702 B1 KR 0139702B1 KR 1019940014237 A KR1019940014237 A KR 1019940014237A KR 19940014237 A KR19940014237 A KR 19940014237A KR 0139702 B1 KR0139702 B1 KR 0139702B1
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히로시 하라구치
마사히로 아베
와타루 노무라
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사토 후미오
가부시키가이샤 도시바
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Abstract

본 발명은, 얼라인먼트 마크상의 금속막이 평탄화되어도 스텝퍼에 의한 얼라인먼트 마크의 검출을 가능하게 하는 반도체 장치 및 그 제조방법과 얼라인먼트 방법을 제공하기 위한 것이다.
본 발명에 따른 반도체 장치는, 복수의 소자영역을 갖춘 반도체 웨이퍼와, 이 반도체 웨이퍼의 복수의 소자영역 이외의 영역에 형성되는 적어도 1개의 凹부 또는 凸부로 구성되는 적어도 1개의 얼라인먼트 마크 및, 이 얼라인먼트 마크상에 형성되는 금속막을 구비하고, 상기 얼라인먼트 마크의 凹부 또는 凸부의 폭이 상기 금속막의 드레인의 평균입자지름보다도 작게 형성된 것을 특징으로 한다.
또한 본 발명에 따른 반도체 장치의 제조방법은, 형성예정의 금속막의 그레인의 평균입자지름을 예측하는 공정과, 반도체 웨이퍼에 형성된 복수의 소자영역 이외의 영역에 적어도 1개의 凹부 또는 凸부이면서 상기 凹부 또는 凸부의 폭이 상기 금속막의 그레인의 평균입자지름보다도 작은 얼라인먼트 마크를 형성하는 공정 및, 그 후, 상기 얼라인먼트 마크상에 상기 금속막을 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
또한 본 발명에 따른 얼라인먼트 방법은, 형성예정의 금속막의 그레인의 평균입자지름을 예측하는 공정과, 반도체 웨이퍼에 형성된 복수의 소자영역 이외의 영역에 적어도 1개의 凹부 또는 凸부이면서 상기 凹부 또는 凸부의 폭이 상기 금속막의 그레인의 평균입자지름보다도 작은 얼라인먼트 마크를 형성하는 공정, 상기 얼라인먼트 마크상에 금속막을 형성하는 공정 및, 상기 얼라인먼트 마크를 검출하는 것에 의해 상기 반도체 웨이퍼의 처리를 위한 얼라인먼트를 수행하는 공정을 구비하여 이루어진 것을 특징으로 한다.

Description

반도체장치 및 그 제조방법과 얼라인먼트방법
제1도는 종래의 얼라인먼트 마크를 나타낸 평면도.
제2도는 제1도의 Ⅱ-Ⅱ'선에 따른 단면도.
제3도는 종래의 얼라인먼트 마크를 나타낸 평면도.
제4도는 제3도의 Ⅳ-Ⅳ'선에 따른 단면도.
제5도는 제1도 및 제2도의 얼라인먼트 마크상에 금속막을 형성한 경우를 나타낸 평면도.
제6도는 제5도의 Ⅵ-Ⅵ'선에 따른 단면도.
제7도는 제3도 및 제4도의 얼라인먼트 마크상에 금속막을 형성한 경우를 나타낸 평면도.
제8도는 제7도의 Ⅷ-Ⅷ'선에 따른 단면도.
제9도는 제5도 및 제6도의 반도체장치로부터 얻어지는 신호파형을 나타낸 도면.
제10도는 웨이퍼상의 칩영역을 나타낸 도면.
제11도는 제10도의 영역 A를 확대해서 나타낸 도면.
제12도는 본 발명의 제1실시예 따른 얼라인먼트 마크를 나타낸 평면도.
제13도는 본 발명의 제2실시예 따른 얼라인먼트 마크를 나타낸 평면도.
제14도는 본 발명의 제3실시예에서 사용되는 평균입자지름의 개념을 설명하기 위한 도면.
제15도는 본 발명의 제3실시예에서 사용되는 평균입자지름의 개념을 설명하기 위한 도면.
제16도는 화상처리에 의해 얼라인먼트를 수행하는 스텝퍼(stepper)를 나타낸 도면.
제17도(a)는 제16도의 스텝퍼의 화상인식영역을 나타낸 도면.
제17도(b)는 제17도(a)의 화상인식영역에서 얻어지는 신호파형을 나타낸 도면.
제18도는 레이저를 이용해서 얼라인먼트를 수행하는 스텝퍼를 나타낸 도면.
제19도(a)는 제18도의 스텝퍼의 레이저의 주사경로를 나타낸 도면.
제19도(b)는 제19도(a)의 레이저의 주사에 의해 얻어지는 신호파형을 나타낸 도면.
제20도(a)는 본 발명의 제4실시예에 따른 얼라인먼트 마크를 나타낸 평면도.
제20도(b)는 본 발명의 제5실시예에 따른 얼라인먼트 마크를 나타낸 평면도.
제20도(c)는 본 발명의 제6실시예에 따른 얼라인먼트 마크를 나타낸 평면도.
제21도(a)는 본 발명에 따른 금속막의 패터닝방법을 나타낸 단면도.
제21도(b)는 본 발명에 따른 금속막의 패터닝방법을 나타낸 단면도.
제22도(a)는 본 발명에 따른 금속막의 패터닝방법을 나타낸 단면도.
제22도(b)는 본 발명에 따른 금속막의 패터닝방법을 나타낸 단면도.
제22도(c)는 본 발명에 따른 금속막의 패터닝방법을 나타낸 단면도.
제23도는 본 발명의 제7실시예에 따른 얼라인먼트 마크를 나타낸 평면도.
제24도는 제23도의 XXIV-XXIV'선에 따른 단면도.
제25도는 본 발명의 제8실시예에 따른 얼라인먼트 마크를 나타낸 평면도.
제26도는 제25도의 XXVI-XXVI'선에 따른 단면도.
제27도는 제23도의 얼라인먼트 마크상에 금속막을 퇴적한 경우를 나타낸 평면도.
제28도는 제27도의 XXVIII-XXVIII'선에 따른 단면도.
제29도는 제27도의 반도체 장치의 얼라인먼트 신호파형을 나타낸 도면.
제30도는 본 발명의 제9실시예에 따른 얼라인먼트 마크를 나타낸 평면도.
제31도는 제30도의 XXXI-XXXI'선에 따른 단면도.
제32도는 본 발명의 제10실시예에 따른 얼라인먼트 마크를 나타낸 평면도.
제33도는 제32도의 XXXIII-XXXIII'선에 따른 단면도.
제34도는 제30도의 얼라인먼트 마크상에 금속막을 퇴적한 경우를 나타낸 평면도.
제35도는 제34도의 XXXV-XXXV'선에 따른 단면도.
제36도는 제32도의 얼라인먼트 마크상에 금속막을 퇴적한 경우를 나타낸 평면도.
제37도는 제36도의 XXXVII-XXXVII'선에 따른 단면도.
제38도는 제34도의 반도체장치의 얼라인먼트 신호파형을 나타낸 도면.
제39도는 본 발명의 제11실시예에 따른 얼라인먼트 마크를 나타낸 평면도.
제40도는 제39도의 XXXX-XXXX'선에 따른 단면도.
제41도는 본 발명의 제12실시예에 따른 얼라인먼트 마크를 나타낸 평면도.
제42도는 제41도의 XXXXII-XXXXII' 선에 따른 단면도.
제43도는 제39도의 얼라인먼트 마크상에 금속막을 퇴적한 경우를 나타낸 평면도.
제44도는 제43도의 반도체 장치의 얼라인먼트 신호파형을 나타낸 도면.
제45도는 제43도의 반도체 장치의 얼라인먼트의 원리를 나타낸 도면이다.
*도면의 주요부분에 대한 부호의 설명
10:반도체기판 11:절연막
12:凹부 13:凸부
14,52,62:금속막 22-1,22-2∼22-n:칩영역
23:다이싱 선 24:그레인
31,41,51,61:반도체 웨이퍼 32,42:스테이지
33:조명장치 34:TV카메라
35,46:제어장치 36,47:구동장치
37:축소투영렌즈 43:레이저튜브
44:검출기 45:신호처리장치
48:레티클(reticle) 49:슬릿트(slit)상의 레이저
53,63:레지스트막
[산업상의 이용분야]
본 발명은 축소투영 노광장치등의 얼라인에 의한 반도체장치의 얼라인먼트에 관한 것이다.
[종래의 기술 및 그 문제점]
최근, 반도체장치에 관해서는 고집적화, 고성능화가 진행되고 있고, 리소그래피에 대해서도 미세화, 고정밀도화가 요구되고 있다.
현재, 가장 많이 사용되고 있는 노광장치는 축소투영 노광장치(이하, 스텝퍼로 칭함.)인바, 이 스텝퍼에 의한 반도체장치의 얼라인먼트로서는 레이저 광을 이용한 얼라인먼트나 화상처리를 이용한 얼라인먼트등이 알려져 있다.
제1도 및 제3도는 종래의 얼라인먼트 마크의 형상을 나타낸 것이고, 제2도는 제1도의 Ⅱ-Ⅱ'선에 따른 단면도이며, 제4도는 제3도의 Ⅳ-Ⅳ'선에 따른 단면도이다.
이들 얼라인먼트 마크는 반도체기판(10)상의 절연막(11)에 형성되는 凹부(12)와 凸부(13)로 구성되며, 이 凹凸부는 반도체기판(10)상에 교대로 배치되어 있다. 그리고, 반도체장치의 얼라인먼트는 凹부(12)와 凸부(13)의 경계의 엣지(edge)를 검출하고, 해당 얼라인먼트 마크를 확인하는 것에 의해 수행된다.
그러나, 최근 금속막의 평탄화 기술이 진보해 오고 있는데, 반도체기판을 460℃ 이상의 온도로 가열하면서 금속막을 퇴적하는 고온스퍼터링법이나 금속막을 퇴적한 후에 레이저 광을 조사해서 해당 금속막을 응용하는 레이저융해법이 개발되어 있다.
따라서, 얼라인먼트 마크상에 고온스퍼터링법이나 레이저융해법에 의해 평탄화된 금속막이 형성되어 있으면, 해당 얼라인먼트 마크를 확인하는 것이 어려워지게 된다.
제5도는 제1도 및 제2도의 얼라인먼트 마크상에 금속막(평탄화된 것)이 형성된 경우를 나타내고 있고, 제6도는 제5도의 Ⅵ-Ⅵ'선에 따른 단면도이며, 제7도는 제3도 및 제4도의 얼라인먼트 마크상에 금속막(평탄화된 것)이 형성된 경우를 나타내고 있고, 제8도는 제7도의 Ⅷ-Ⅷ'선에 따른 단면도이다.
얼라인먼트 마크상에 금속막(14)이 형성되어 있는 경우, 얼라인먼트는 금속막(14)의 凹凸을 확인함으로써 수행된다. 따라서, 얼라인먼트에 관해서는 얼라인먼트 마크의 凹凸과 동일한 凹凸이 금속막에도 형성되어 있는 것이 이상적이다.
그러나, 금속막(14)은 평탄화 되어있기 때문에 얼라인먼트 마크상의 금속막(14)의 凹凸은 얼라인먼트 마크의 凹凸에 비해 작게 되어 있다. 따라서, 금속막(14)의 凹凸의 확인은 곤란하다.
더욱이, 고온스퍼터링법이나 레이저융해법에 의해 평탄화된 금속막(14)에는 그레인(grain)이 형성되어 있는데, 이 그레인은 제5도 및 제7도의 파선으로 나타낸 바와 같이 얼라인먼트 마크상의 금속막(14)의 凹부와 凸부의 경계(얼라인먼트 마크의 엣지에 상당)를 불명료한 것으로 한다.
제9도는 예컨대, 제5도 및 제6도의 반도체장치의 얼라인먼트를 화상처리에 의해 행하는 경우에 스텝퍼가 얻는 신호파형을 나타낸 것이다.
즉, 그 신호파형은 금속막의 그레인이나 평탄화에 의해 상당히 흐트러진 상태로 되어 있다. 따라서, 반도체장치의 정확한 얼라인먼트가 곤란하여 금속막의 가공등에 지장이된다.
이와 같이, 종래에는 금속막의 평탄화 기술이 진행되었기 때문에 스텝퍼에 의한 얼라인먼트 마크의 검출이 곤란하게 되어 얼라인먼트에 지장을 가져 온다는 결점이 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 얼라인먼트 마크상의 금속막이 평탄화되어도 스텝퍼에 의한 얼라인먼트 마크의 검출을 가능하게 하는 반도체 장치 및 그 제조방법과 얼라인먼트방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명에 따른 반도체장치는, 복수의 소자영역을 갖춘 반도체 웨이퍼와, 이 반도체 웨이퍼의 복수의 소자영역 이외의 영역에 형성되는 적어도 1개의 凹부 또는 凸부로 구성되는 적어도 1개의 얼라인먼트 마크 및, 이 얼라인먼트 마크상에 형성되는 금속막을 구비하고, 상기 얼라인먼트 마크의 凹부 또는 凸부의 폭이 상기 금속막의 그레인의 평균입자지름보다도 작게 형성된 것을 특징으로 한다.
또한 본 발명에 따른 반도체장치의 제조방법은, 형성예정의 금속막의 그레인의 평균입자지름을 예측하는 공정과, 반도체 웨이퍼에 형성된 복수의 소자영역 이외의 영역에 적어도 1개의 凹부 또는 凸부이면서 상기 凹부 또는 凸부의 폭이 상기 금속막의 그레인의 평균입자지름보다도 작은 얼라인먼트 마크를 형성하는 공정 및, 그후, 상기 얼라인먼트 마크상에 상기 금속막을 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
또한 본 발명에 따른 얼라인먼트 방법은, 형성예정의 금속막의 그레인의 평균입자지름을 예측하는 공정과, 반도체 웨이퍼에 형성된 복수의 소자영역 이외의 영역에 적어도 1개의 凹부 또는 凸부이면서 상기 凹부 또는 凸부의 폭이 상기 금속막의 그레인의 평균입자지름보다도 작은 얼라인먼트 마크를 형성하는 공정, 상기 얼라인먼트 마크상에 금속막을 형성하는 공정 및, 상기 얼라인먼트 마크를 검출하는 것에 의해 상기 반도체 웨이퍼의 처리를 위한 얼라인먼트를 수행하는 공정을 구비하여 이루어진 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 반도체 기판상에서 본 경우에 얼라인먼트 마크의 凹부 또는 凸부의 열방향의 폭이, 그 위에 형성되는 그레인의 치수보다도 작은 치수를 갖고 있다. 따라서, 고온스퍼터링법에 의해 해당 얼라인먼트 마크상에 금속막을 형성하거나 또는 해당 얼라인먼트 마크상에 금속막을 형성한 후 레이저융해법에 의해 해당 금속막을 처리해도 스텝퍼에 의한 얼라인먼트 마크의 엣지 검출이 가능하여 리소그래피기술에 있어서의 얼라인먼트의 고정밀도화에 공헌할 수 있게 된다.
또한, 예컨대 1개 칩영역의 Y방향의 얼라인먼트를 행할 경우에는 얼라인먼트 마크(YA)의 Y방향 엣지에서 엣지까지의 폭(H)을 얼라인먼트 마크(YA)상의 금속막의 그레인의 Y방향 폭(G)보다도 작게 하고 있다.
상기 구성에 의하면, 얼라인먼트 마크상의 금속막의 凹凸이 해당 금속막의 그레인에 의해 검출하기 어렵게 된다는 사태가 생기는 일 없이 정확하게 얼라인먼트를 수행할 수 있게 된다.
제14도 및 제15도는 본 발명의 제3실시예에 따른 반도체 장치를 나타내고 있다.
본 실시예는 금속막의 그레인 치수에 대해서 평균입자지름이라는 개념을 채용한 것이다.
즉, 예컨대 1개 칩영역의 X방향 얼라인먼트를 행할 경우에는 얼라인먼트 마크(XA)의 X방향 엣지에서 엣지까지의 폭을 금속막의 평균입자지름(L)보다도 작아지게 되도록 설정하고 있다. 마찬가지로, 예컨대 1개 칩영역의 Y방향 얼라인먼트를 수행할 경우에는 얼라인먼트(YA)의 Y방향 엣지에서 엣지까지의 폭을 금속막의 평균입자지름(L)보다도 작아지게 되도록 설정하고 있다.
평균입자지름에 대해서는 이하와 같이 정의한다.
a) 제14도에 나타낸 바와 같이, 웨이퍼상의 임의의 위치에 있어서 단위면적(S)당 금속막의 그레인 개수를 n으로 할 경우,
평균입자지름(L)=2×(S/nπ)1/2
b) 제15도에 표시된 것과 같이 웨이퍼상에서 본 경우에 금속막의 그레인이 대개 타원형을 갖추고 있는 경우,
평균입자지름(L)=(a×b)1/2
(단, 장반경을 a, 단반경을 b로 한다.)
상기 구성에 의하면, 예컨대 1개 칩영역의 X방향 얼라인먼트를 수행할 경우에는 얼라인먼트 마크(XA)의 X방향 엣지에서 엣지까지의 폭(H)을 금속막의 평균입자지름보다도 작게 하고 있고, 마찬가지로 에컨대 1개 칩영역의 Y방향 얼라인먼트를 수행할 경우에는 얼라인먼트 마크(YA)의 Y방향 엣지에서 엣지까지의 폭(H)을 금속막의 평균입자지름보다도 작게 하고 있다.
따라서, 얼라인먼트 마크상의 금속막의 凹凸이 해당 금속막의 그레인에 의해 검출하기 어렵게 된다는 사태가 생기는 일 없이 정확하게 얼라인먼트를 수행할 수 있다.
제20도는 본 발명의 제4실시예에 따른 반도체 장치를 나타내고 있다.
얼라인먼트 마크
(XYA)는 웨이퍼상에서 본 경우에 정방형을 갖추고 있다. 또한, 얼라인먼트 마크(XYA)는 웨이퍼상에 형성되는 凸부이어도 되고, 凹부이어도 되며, 얼라인먼트 마크(XYA)상에는 금속막(예컨대, 알루미늄, 동등)이 형성된다.
이 얼라인먼트 마크(XYA)는 예컨대, 1개 칩영역의 X방향 얼라인먼트와 Y방향 얼라인먼트를 수행하기 위해 설치된다. 이 경우, 얼라인먼트 마크(XYA)의 X방향 엣지에서 엣지까지의 폭(H1)은 얼라인먼트 마크(XYA)상의 금속막의 그레인의 X방향폭(XG; 원형상의 경우는 지름) 또는 평균입자지름(L)보다도 작게 설정되어 있고, 또한 얼라인먼트 마크(XYA)의 Y방향 엣지에서 엣지까지의 폭(H2)은 얼라인먼트 마크(XYA)상의 금속막의 그레인의 Y방향 폭(YG; 원형상의 경우는 지름) 또는 평균입자지름보다도 작게 설정되어 있다.
상기 구성에 의하면, 얼라인먼트 마크상의 금속막의 凹凸이 해당 금속의 그레인에 의해 검출하기 어렵게 된다는 사태가 생기는 일 없이 정확하게 얼라인먼트를 수행할 수 있다.
제20도(b)는 본 발명의 제5실시예에 따른 반도체 장치를 나타내고 있다.
얼라인먼트 마크(XYA)는 웨이퍼상에서 본 경우 L자형(구형)을 갖추고 있다. 또한, 얼라인먼트 마크(XYA)는 웨이퍼상에 형성되는 凸부이어도 되고, 凹부이어도 되며, 얼라인먼트 마크(XYA)상에는 금속막(예컨대, 알루미늄, 동등)이 형성된다.
이 얼라인먼트 마크(XYA)는 예컨대, 1개 칩영역의 X방향 얼라인먼트와 Y방향 얼라인먼트를 수행하기 위해 설치된다. 이 경우, 얼라인먼트 마크(XYA)의 X방향 엣지에서 엣지까지의 폭(H1)은 얼라인먼트 마크(XYA)상의 금속막의 그레인의 X방향 폭(XG; 원형상의 경우는 지름) 또는 평균입자지름(L)보다도 작게 설정되어 있고, 또한 얼라인먼트 마크(XYA)의 Y방향 엣지에서 엣지까지의 폭(H2)은 얼라인먼트 마크(XYA)상의 금속막의 그레인의 Y방향 폭(YG; 원형상의 경우는 지름) 또는 평균입자지름(L)보다도 작게 설정되어 있다.
상기 구성에 의하면, 얼라인먼트 마크상의 금속막의 凹凸이 해당 금속막의 그레인에 의해 검출하기 어렵게 된다는 사태가 생기는 일없이 정확하게 얼라인먼트를 수행할 수 있다.
제20도(c)는 본 발명의 제6실시예에 따른 반도체 장치를 나타내고 있다.
얼라인먼트 마크(XYA)는 웨이퍼상에서 본 경우에 +자형을 갖고 있다. 또한, 얼라인먼트 마크(XYA)는 웨이퍼상에 형성되는 凸부이어도 되고, 凹부이어도 되며, 얼라인먼트 마크(XYA)상에는 금속막(예컨대, 알루미늄, 동등)이 형성된다.
이 얼라인먼트 마크(XYA)는 예컨대 1개 칩영역의 X방향 얼라인먼트와 Y방향 얼라인먼트를 수행하기 위해 설치된다. 이 경우, 얼라인먼트 마크(XYA)의 X방향 엣지에서 엣지까지의 폭(H1)은 얼라인먼트 마크(XYA)상의 금속막의 그레인의 X방향 폭(XG; 원형상의 경우는 지름) 또는 평균입자지름(L)보다도 작게 설정되어 있고 또한, 얼라인먼트 마크(XYA)의 Y방향 엣지에서 엣지까지의 폭(H2)은 얼라인먼트상의 금속막의 그레인의 Y방향 폭(YG; 원형상일 경우는 지름) 또는 평균입자지름(L)보다도 작게 설정되어 있다.
상기 구성에 의하면, 얼라인먼트 마크상의 금속막의 凹凸이 해당 금속막의 그레인에 의해 검출하기 어렵다는 사태가 생기는 일 없이 정확하게 얼라인먼트를 행할 수 있다.
［B］ 이하, 예시도면을 참조해서 본 발명의 얼라인먼트방법에 대해 상세히 설명한다.
제16도는 화상처리에 의해 얼라인먼트를 수행하는 스텝퍼를 나타내고 있다.
반도체 웨이퍼(31)는 스테이지(32)상에 탑재되고, 조명장치(33)는 반도체 웨이퍼(31)상의 얼라인먼트 마크(XA)에 광을 조사하며, TV칼라(34)는 반도체 웨이퍼(31)의 반사광을 검출하고, 제어장치(35)는 반도체 웨이퍼(31)의 반사광의 강도에 의해 얼라인먼트 마크를 확인하며, 구동장치(36)는 제어장치(35)로부터의 명령을 토대로 얼라인먼트를 수행한다. 얼라인먼트가 끝난 후, 축소투영렌즈(37)에 의해 노광이 수행된다.
제17도(a)는 제16도의 스텝퍼에 의해 얼라인먼트 마크를 확인할 때의 화상인식영역을 나타낸 것이고, 또한 제17도(b)는 제17도(a)의 화상인식영역에 있어서 얻어진 신호파형을 나타낸 것이다.
얼라인먼트 마크(XA)의 X방향 엣지에서 엣지까지의 폭(H)은 얼라인먼트 마크(XA)상의 금속막의 그레인의 X방향 폭(원형상의 경우는 직경) 또는 평균입자지름보다도 작게 되어 있다. 즉, 얼라인먼트 마크상의 금속막의 凹凸이 해당 금속막의 그레인에 의해 검출하기 어렵게 되어 얼라인먼트 마크(XA)의 凹凸과 거의 동일한 凹凸이 금속막에도 표시되어 있다.
여기서, 제17도(a)에 나타낸 바와 같이, 적어도 화상인식영역중에 얼라인먼트 마크(XA)가 포함되도록 하면, 제17도(b)의 파형도에 나타낸 바와 같이 스텝퍼는 얼라인먼트 마크의 엣지를 정확하게 검출할 수 있다.
따라서, 스테이지를 이동시키는 것에 의해 웨이퍼상의 칩영역과 마스크의 얼라인먼트를 정확하게 수행할 수 있다.
상기 얼라인먼트 방법에 의하면, 얼라인먼트 마크의 폭을 금속막의 그레인 치수보다도 작게 한 결과, 종래에 비해 화상인식영역을 1/5정도로 하는 것이 가능하고, 따라서 화상인식영역에 포함되는 금속막의 그레인 수가 종래보다도 감소한다. 이때문에 제7도(b)에 표시한 파형에 노이즈가 생기기 어렵게 되고, 근사법등을 이용한 것 없이 얼라인먼트 마크의 엣지를 정확하게 검출할 수 있도록 된다. 또한, 화상인식영역이 작아지게 되는 것에 의해 반도체 장치의 트로우풋(throughput)을 향상시킬 수 있다.
제18도는 레이저 광을 이용해 얼라인먼트를 수행하는 스텝퍼를 나타내고 있다.
반도체 웨이퍼(41)는 스테이지(42)상에 탑재되고, 레이저튜브(43)는 He-Ne레이저 광을 조사하며, He-Ne레이저 광은 슬리트상에서 정형된 후, 웨이퍼(41)상의 얼라인먼트 마크(XA)에 조사된다. He-Ne레이저 광은 얼라인먼트 마크의 단차로 회절 또는 산란된다.
검출기(45)는 He-Ne레이저 광의 회절광 또는 산란광을 검출하고 신호처리장치(45)는 검출기(44)의 출력신호를 처리하며, 제어장치(46)는 신호처리장치(45)로부터 얻어지는 신호파형을 기초로 얼라인먼트 마크를 확인한다. 구동장치(47)는 제어장치(46)로부터의 명령을 토대로 얼라인먼트를 수행한다. 얼라인먼트가 끝난 후, 레티클(48)을 이용해서 노광이 수행된다.
제19도(a)는 제18도의 스텝퍼에 의해 얼라인먼트 마크를 확인할 경우의 레이저의 주사경로를 나타낸 것이고, 또한 제19도(b)는 제19도(a)의 레이저의 주사에 의해 얻어진 신호파형을 나타내는 것이다.
얼라인먼트 마크(XA)의 X방향 엣지에서 엣지까지의 폭(H)은 얼라인먼트 마크(XA)상의 금속막의 그레인의 X방향 폭(원형의 경우는 지름) 또는 평균입자지름보다도 작게 되어 있다. 따라서, 얼라인먼트상의 금속막의 凹凸이 해당 금속막의 그레인에 의해 검출하기 어렵게 되어 얼라인먼트 마크(XA)의 凹凸과 거의 동일한 凹凸이 금속막에서도 표시되어 있다.
여기서, 제19도(a)에 나타낸 바와 같이 슬리트상의 레이저(49)를 얼라인먼트 마크(XA)위를 Y방향으로 주사시키면, 제19도(b)의 파형으로 나타낸 바와 같이 얼라인먼트 마크의 위치를 정확하게 검출할 수 있다.
따라서, 스테이지를 이동시키는 것에 의해 반도체 웨이퍼상의 칩영역과 마스크의 얼라인먼트를 정확하게 수행할 수 있다.
상기 얼라인먼트 방법에 의하면, 얼라인먼트 마크의 폭을 금속막의 그레인치수보다도 작게한 결과, 종래에 비해 He-Ne레이저 광의 촛점지름을 반정도로 작게 할 수 있다. 즉, 레이저의 주사영역을 작게할 수 있고, 반도체 장치의 트로우풋을 향상시킬 수 있다. 또한, He-Ne레이저 광의 촛점지름이 반정도로 되면, 레이저 광의 주사영역에 포함되는 금속막의 그레인 수가 대폭 절감되기 때문에 제19도(b)에 나타낸 파형에 노이즈가 생기기 어렵게 되어 노이즈를 제거하기 위한 슬라이스회로의 임계치를 반으로 할 수 있다.
［C］ 이하, 예시도면을 참조해서 본 발명에 따른 반도체 장치의 제조방법에 대해 상세히 설명한다.
제21도(a)∼제21도(c)는 凸부를 갖춘 본 발명의 얼라인먼트 마크에 의한 얼라인먼트를 수행하여 금속막을 패터닝하는 방법을 나타낸 것이다.
먼저, 도시되지 않았지만, 일정 조건하에서 반도체 기판상에 금속막을 형성한 후, 예컨대 반도체 기판상의 임의의 위치 단위면적(S)내에 포함되는 금속막의 그레인 수(n)를 구한다. 그리고, 식 2×(S/nπ)1/2에 의해 얻어진 값을 평균입자지름(L)으로 한다. 또한, 평균입자지름(L)은 다른 방법에 의해 구해도 된다.
다음에, 제21도(a)에 나타낸 바와 같이 웨이퍼(51; 반도체 기판)상에 적어도 1개의 凸부로 구성되는 얼라인먼트 마크(XA)를 형성한다. 이 얼라인먼트 마크(XA)는 웨이퍼(51)상의 칩영역의 X방향의 얼라인먼트를 수행하는 것이고, 동시에 칩영역의 Y방향 얼라인먼트를 수행하는 얼라인먼트 마크도 형성한다.
얼라인먼트 마크(XA)는 웨이퍼(51)상에서 본 경우에 적어도 1개의 凸부의 X방향 폭이 예컨대, 상기 식에 의해 구해지는 평균입자지름(L)보다도 작아지게 되도록 형성되고, 마찬가지로 Y방향의 얼라인먼트를 수행하는 얼라인먼트 마크도 웨이퍼(51)상에서 본 경우 적어도 1개의 凸부의 Y방향 폭이, 예컨대 상기 식에 의해 구해지는 평균입자지름(L)보다도 작아지게 되도록 형성된다.
예컨대, 금속막이 알루미늄으로 구성되는 경우에 일반적으로 평균입자지름(L)은 1∼4μm로 되기 때문에 얼라인먼트 마크의 X방향의 폭은 1μm 이하로 하고, 또한 금속막이 동으로 구성되는 경우에 일반적으로 평균입자지름(L)은 4∼5μm로 되기 때문에 얼라인먼트 마크의 X방향 폭은 4μm 이하로 한다.
다음에, 제21도(b)에 나타낸 바와 같이 상기한 일정 조건하에 있어서, 금속막(52)을 반도체기판(51)상에 형성한다. 이때, 얼라인먼트 마크(XA)상의 금속막(52)에도 凸부가 형성된다. 또한, 금속막(52)상에 레지스터막(53)을 형성한다.
이후, 예컨대 화상처리에 의한 얼라인먼트를 수행하는 스텝퍼의 스테이지상에 웨이퍼(51)를 이동시키고, 얼라인먼트 마크(XA)상의 금속막(52)에 광을 조사해서 얼라인먼트 마크(XA)상의 금속막(52)의 凹凸을 검출한다.
그리고, 웨이퍼(51)상의 칩영역과 마스크의 X방향의 얼라인먼트를 수행한다. 마찬가지로, 웨이퍼(51)상의 칩영역과 마스크의 Y방향 얼라인먼트를 수행하고, X방향과 Y방향의 얼라인먼트가 종료한 후, 레지스트막(53)의 노광을 하여 마스크상의 패턴을 레지스트막(53)에 전사한다.
다음에, 제21도(c)에 나타낸 바와 같이 레지스트막(53)을 현상하여 레지스트막(53)에 소정의 패턴을 형성한다. 그후, 레지스트막(53)을 마스크로 해서 금속막(52)을 패터닝한다.
상기 금속막의 패터닝방법에 의하면, 얼라인먼트 마크를 용이하게 검출할 수 있고, 더욱이 정확하게 웨이퍼상에 칩영역과 마스크의 얼라인먼트를 수행할 수 있다. 따라서, 웨이퍼의 칩영역과 마스크의 일치시키는 오차를 작게 할 수 있기 때문에 금속막을 정밀도 높게 패터닝할 수 있다.
제22도(a)∼제22도(c)는 凹부를 갖춘 본 발명의 얼라인먼트 마크에 의해 얼라인먼트를 수행하여 금속막을 패터닝하는 방법을 나타낸 것이다.
먼저, 도시되지 않았지만, 일정 조건하에 있어서 반도체 기판상에 금속막을 형성한 후, 예컨대 반도체기판상의 임의의 위치 단위면적(S)내에 포함되는 금속막의 그레인 수(n)를 구한다. 그리고, 식 2×(S/nπ)1/2에 의해 얻어지는 지름을 평균입자지름(L)으로 한다. 또한, 평균입자지름(L)은 다른 방법에 의해 구해도 좋다. 다음에, 제22도(a)에 나타낸 바와 같이 웨이퍼(61; 반도체 기판)상에 적어도 1개의 凹부로 구성되는 얼라인먼트 마크(XA)를 형성하는데, 이 얼라인먼트 마크(XA)는 웨이퍼(51)상의 칩영역의 X방향 얼라인먼트를 행하는 것이다. 동시에, 칩영역의 Y영역 얼라인먼트를 수행하는 얼라인먼트 마크도 형성한다.
얼라인먼트 마크(XA)는 웨이퍼(61)상에서 본 경우에 적어도 1개의 凹부의 X방향 폭이 상기 식에 의해 구해지는 평균입자지름(L)보다도 작아지게 되도록 형성되고, 마찬가지로 Y방향 얼라인먼트를 수행하는 얼라인먼트 마크도 웨이퍼(61)상에서 본 경우에는 적어도 1개의 凹부의 Y방향 폭이 예컨대 상기 식에 의해 구해지는 평균입자지름(L)보다도 작아지게 되도록 형성된다.
예컨대, 금속막이 알루미늄으로 구성되는 경우에 일반적으로 평균입자지름(L)은 1∼4μm로 되기 때문에 얼라인먼트 마크의 X방향 폭은 1μm 이하로 하고, 또한 금속막이 동으로 구성되는 경우에 일반적으로 평균입자지름(L)은 4∼5μm로 되기 때문에 얼라인먼트 마크의 X방향 폭은 4μm 이하로 한다.
다음에, 제22도(b)에 나타낸 바와 같이 상술의 일정조건하에 있어서, 금속막(62)을 반도체 기판(61)상에 형성한다. 이때, 얼라인먼트 마크(XA)상의 금속막(62)에도 凹부가 형성되고, 또한 금속막(62)상에 레지스터막(63)을 형성한다.
이후, 에컨대 화상처리에 의한 얼라인먼트를 수행하는 스텝퍼의 스테이지상에 웨이퍼(61)를 이동시키고, 얼라인먼트 마크(XA)상의 금속막(62)에 광을 조사해서 얼라인먼트 마크(XA)상의 금속막(62)의 凹凸을 검출한다.
그리고, 웨이퍼(61)상의 칩영역과 마스크의 X방향 얼라인먼트를 수행하고, 마찬가지로 웨이퍼(61)상의 칩영역과 마스크의 Y방향 얼라인먼트를 행한다. X방향과 Y방향의 얼라인먼트가 종료한 후, 레지스트막(63)의 노광을 하여 마스크상의 패턴을 레지스트막(63)에 전사된다.
다음에, 제22도(c)에 나타낸 바와 같이 레지스트막(63)을 현상하여 레지스트막(63)에 소정 패턴을 형성한 후, 레지스트막(63)을 마스크로 해서 금속막(62)을 패터닝한다.
상기 금속막의 패터닝방법에 의하면, 얼라인먼트 마크를 용이하게 검출할 수 있고 더욱이, 정확하게 웨이퍼상에 칩영역과 마스크의 얼라인먼트를 수행할 수 있다. 따라서, 웨이퍼의 칩영역과 마스크의 일치시키는 오차를 작게 할 수 있기 때문에 금속막을 정밀도 좋게 패터닝할 수 있다.

Claims (28)

  1. 복수의 소자영역을 갖춘 반도체 웨이퍼와, 이 반도체 웨이퍼의 복수의 소자영역 이외의 영역에 형성되는 적어도 1개의 凹부 또는 凸부로 구성되는 적어도 1개의 얼라인먼트 마크 및, 이 얼라인먼트 마크상에 형성되는 금속막을 구비하고, 상기 얼라인먼트 마크의 凹부 또는 凸부의 폭이 상기 금속막의 그레인의 평균입자지름보다도 작게 형성된 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 소자영역 이외의 영역은 다이싱선과, 정위평면부의 정보영역을 포함하고, 상기 얼라인먼트 마크는 상기 다이싱선 및 상기 오리엔테이션 플래트의 정보영역의 적어도 한 쪽에 형성되어 이루어진 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 얼라인먼트 마크의 평면형상이 사각형과, L자형, +자형 및, 틀형중 어느 하나의 형상을 갖추고 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 얼라인먼트 마크는 실리콘 산화막 또는 실리콘 질화막을 포함하는 절연막 또는 폴리실리콘막을 포함하는 도전막중 어느 하나의 재료로 구성된 이루어진 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 얼라인먼트 마크는 복수로 이루어지면서 서로 나란히 배치되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 인접하는 얼라인먼트 마크의 간격은 상기 금속막의 그레인의 평균입자지름보다도 작은 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 얼라인먼트 마크는 복수로 이루어지면서 행렬상으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 그레인의 평균입자지름
    2×(S/nπ)1/2
    (단, S는 반도체 웨이퍼상의 임의의 장소의 단위면적, n은 단위면적(S)내에 포함되는 금속막의 그레인 수로 한다.)
    에 의해 결정되는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 금속막의 그레인의 평균입자지름이
    (a×b)1/2
    (단, 반도체 웨이퍼상의 임의의 장소에서의 금속막은 반도체 웨이퍼상에서 본 경우에 대해 타원형을 갖고, a는 상기 타원형의 장반경, b는 상기 타원형의 단반경으로 한다.)
    에 의해 결정되는 것을 특징으로 하는 반도체 장치.
  10. 제8항 또는 제9항에 있어서, 상기 그레인의 평균입자지름이 임의의 복수의 장소에서의 평균입자지름값을 구하고, 다시 이들의 평균입자지름을 평균하는 것에 의해 결정되는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서, 상기 금속막이 알루미늄으로 구성되고, 상기 얼라인먼트 마크의 폭이 1πm 이하인 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서, 상기 금속막이 동으로 구성되고, 상기 얼라인먼트 마크의 폭이 4πm 이하인 것을 특징으로 하는 반도체 장치.
  13. 형성예정의 금속막의 그레인의 평균입자지름을 예측하는 공정과, 반도체 웨이퍼에 형성된 복수의 소자영역 이외의 영역에 적어도 1개의 凹부 또는 凸부이면서 상기 凹부 또는 凸부의 폭이 상기 금속막의 그레인의 평균입자지름보다도 작은 얼라인먼트 마크를 형성하는 공정 및, 그 후, 상기 얼라인먼트 마크상에 상기 금속막을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제13항에 있어서, 상기 소자영역 이외의 영역이 다이싱선과, 오리엔테이션 플래트의 정보영역을 포함하고, 상기 얼라인먼트 마크는 상기 다이싱선 및 상기 오리엔테이션 플래트의 정보영역의 적어도 한쪽에 형성된 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제13항에 있어서, 상기 얼라인먼트 마크의 평면형상이 사각형과, L자형, +자형 및, 틀형중 어느 하나의 형상을 갖추고 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제13항에 있어서, 상기 얼라인먼트 마크가 상기 금속막을 형성하기 직전의 공정의 상기 반도체 웨이퍼상에 형성되는 막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제13항에 있어서, 상기 얼라인먼트 마크가 실리콘 산화막 또는 실리콘 질화막을 포함하는 절연막 또는 폴리실리콘막을 포함하는 도전막중 어느 하나의 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제13항에 있어서, 상기 얼라인먼트 마크가 복수로 이루어지면서 서로 나란히 배치되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제18항에 있어서, 인접하는 얼라인먼트 마크의 간격이 상기 금속막의 그레인의 평균입자지름보다도 작은 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제13항에 있어서, 상기 얼라인먼트 마크가 복수로 이루어지면서 행렬상으로 배치되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제13항에 있어서, 상기 그레인의 평균입자지름이
    2×(S/nπ)1/2
    (단, S는 반도체 웨이퍼상의 임의의 장소의 단위면적, n은 단위면적(S)내에 포함되는 금속막의 그레인 수로 한다.)
    에 의해 결정되는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 제13항에 있어서, 상기 금속막의 그레인의 평균입자지름이
    (a×b)1/2
    (단, 반도체 웨이퍼상의 임의의 장소에서의 금속막은 반도체 웨이퍼상에서 본 경우에는 대개 타원형을 갖고, a는 상기 타원형의 장반경, b는 상기 타원형의 단반경으로 한다.)
    에 의해 결정되는 것을 특징으로 하는 반도체 장치의 제조방법.
  23. 제21항 또는 제22항에 있어서, 상기 그레인의 평균입자지름이 임의의 적당한 장소에서의 평균입자지름을 구하고, 다시 이들의 평균입자지름값을 평균하는 것에 의해 결정되는 것을 특징으로 하는 반도체 장치의 제조방법.
  24. 제13항에 있어서, 상기 금속막이 알루미늄으로 구성되고, 상기 얼라인먼트 마크의 폭이 1πm 이하로 되도록 형성된 것을 특징으로 하는 반도체 장치의 제조방법.
  25. 제13항에 있어서, 상기 금속막 등으로 구성되고, 상기 얼라인먼트 마크의 폭이 4πm 이하로 되도록 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  26. 형성예정의 금속막의 그레인의 평균입자지름을 예측하는 공정과, 반도체 웨이퍼에 형성된 복수의 소자영역 이외의 영역에 적어도 1개의 凹부 또는 凸부이면서 상기 凹부 또는 凸부의 폭이 상기 금속막의 그레인의 평균입자지름보다도 작은 얼라인먼트 마크를 형성하는 공정, 상기 얼라인먼트 마크상에 금속막을 형성하는 공정 및, 상기 얼라인먼트 마크를 검출하는 것에 의해 상기 반도체 웨이퍼의 처리를 위한 얼라인먼트를 수행하는 공정을 구비하여 이루어진 것을 특징으로 하는 얼라인먼트 방법.
  27. 제26항에 있어서, 상기 얼라인먼트는 적어도 상기 얼라인먼트 마크상의 금속막을 포함한 영역을 화상인식영역으로서 설정하고, 상기 화상인식영역에 광을 쬐어 그 광의 반사광을 검출하는 것에 의해 수행하는 것을 특징으로 하는 얼라인먼트 방법.
  28. 제26항에 있어서, 상기 얼라인먼트는 적어도 상기 얼라인먼트 마크상의 금속막에 레이저를 조사하고, 해당 레이저의 회절광 또는 산란광을 검출하는 것에 의해 수행하는 것을 특징으로 하는 얼라인먼트 방법.
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