KR950002014A - 반도체장치 및 그 제조방법과 얼라인먼트방법 - Google Patents

반도체장치 및 그 제조방법과 얼라인먼트방법 Download PDF

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사토 후미오
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Abstract

본 발명은, 얼라인먼트 마크상의 금속막이 평탄화되어도 스텝퍼에 의한 얼라인먼트 마크의 검출을 가능하게 하는 반도체장치 및 그 제조방법과 얼라인먼트방법을 제공하기 위한 것이다.
본 발명에 따른 반도체장치는, 복수의 소자영역을 갖춘 반도체 웨이퍼와, 이 반도체 웨이퍼의 복수의 소자영역 이외의 영역에 형성되는 적어도 1개의 凹부 또는 凸부로 구성되는 적어도 1개의 얼라인먼트 마크 및, 이 얼라인먼트 마크상에 형성되는 금속막을 구비하고, 상기 얼라인먼트 마크의 凹부 또는 凸부의 폭이 상기 금속막의 그레인의 평균입자지름보다도 작게 형성된 것을 특징으로 한다.
또한 본 발명에 따른 반도체장치의 제조방법은, 형성예정의 금속막의 그레인의 평균입자지름을 예측하는 공정과, 반도체 웨이퍼에 형성된 복수의 소자영역 이외의 영역에 적어도 1개의 凹부 또는 凸부이면서 상기 凹부 또는 凸부의 폭이 상기 금속막의 그레인의 평균입자지름보다도 작은 얼라인먼트 마크를 형성하는 공정 및, 그후, 상기 얼라인먼트 마크상에 상기 금속막을 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
또한 본 발명에 따른 얼라인먼트방법은, 형성예정의 금속막의 그레인의 평균입자지름을 예측하는 공정과, 반도체 웨이퍼에 형성된 복수의 소자영역 이외의 영역에 적어도 1개의 凹부 또는 凸부이면서 상기 凹부 또는 凸부의 폭이 상기 금속막의 그레인의 평균입자지름보다도 작은 얼라인먼트 마크를 형성하는 공정, 상기 얼라인먼트 마크상에 금속막을 형성하는 공정 및, 상기 얼라인먼트 마크를 검출하는 것에 의해 상기 반도체 웨이퍼의 처리를 위한 얼라인먼트를 수행하는 공정을 구비하여 이루어진 것을 특징으로 한다.

Description

반도체장치 및 그 제조방법과 얼라인먼트방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제12도는 본 발명의 제1실시예에 따른 얼라인먼트는 적어도 마크를 나타낸 평면도, 제13도는 본 발명의 제2실시예 따른 얼라인먼트 마크를 나타낸 평면도, 제14도는 본 발명의 제3도실시예에서 사용되는 평균입자지름의 개념을 설명하기 위한 도면, 제15도는 본 발명의 제3실시예에서 사용되는 평균입자지름의 개념을 설명하기 위한 도면.

Claims (28)

  1. 복수의 소자영역을 갖춘 반도체 웨이퍼와, 이 반도체 웨이퍼의 복수의 소자영역 이외의 영역에 형성되는 적어도 1개의 凹부 또는 凸부로 구성되는 적어도 1개의 얼라인먼트 마크 및, 이 얼라인먼트 마크상에 형성되는 금속막을 구비하고, 상기 얼라인먼트 마크의 凹부 또는 凸부의 폭이 상기 금속막의 그레인의 평균입자지름보다도 작게 형성된 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 소자영역 이외의 영역은 다이싱선과, 정위평면부의 정보영역을 포함하고, 상기 얼라인먼트 마크는 상기 다이싱선 및 상기 오리엔테이션 플래트의 정보영역의 적어도 한쪽에 형성되어 이루어진 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 얼라인먼트 마크의 평면형상이 사각형과, L자형, +자형 및, 틀형중 어느 하나의 형상을 갖추고 있는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 얼라인먼트 마크는 실리콘 산화막 또는 실리콘 질화막을 포함하는 절연막 또는 폴리실리콘막을 포함하는 도전막중 어는 하나의 재료로 구성된 이루어진 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 얼라인먼트 마크는 복수로 이루어지면서 서로 나란히 배치되어 있는 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서, 인접하는 얼라인먼트 마크의 간격은 상기 금속막의 그레인의 평균입자지름보다도 작을 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 얼라인먼트 마크는 복수로 이루어지면서 행렬상으로 배치되어 있는 것을 특징으로 하는 반도체장치.
  8. 제1항에 있어서, 상기 그레인의 평균입자지름
    2×(S/nπ)1/2
    (단, S는 반도체 웨이퍼상의 임의의 장소의 단위면적, n은 단위면적(S)내에 포함되는 금속막의 그레인 수로 한다.)에 의해 결정되는 것을 특징으로 하는 반도체장치.
  9. 제1항에 있어서, 상기 금속막의 그레인의 평균입자지름이
    (a×b)1/2
    (단, 반도체 웨이퍼상의 임의의 장소에서의 금속막은 반도체 웨이퍼상에서 본 경우에 대개 타원형을 갖고, a는 상기 타원형의 장반경, b는 상기 타원형의 단반경으로 한다.)에 의해 결정되는 것을 특징으로 하는 반도체장치.
  10. 제8항 또는 제9항에 있어서, 상기 그레인의 평균입자지름이 임의의 복수의 장소에서의 평균입자지름값을 구하고, 다시 이들의 평균입자지름을 평균하는 것에 의해 결정되는 것을 특징으로 하는 반도체장치.
  11. 제1항에 있어서, 상기 금속막이 알루미늄으로 구성되고, 상기 얼라인먼트 마크의 폭이 1㎛ 이하인 것을 특징으로 하는 반도체장치.
  12. 제1항에 있어서, 상기 금속막이 동으로 구성되고, 상기 얼라인먼트 마크의 폭이 4㎛ 이하인 것을 특징으로 하는 반도체장치.
  13. 형성예정의 금속막의 그레인의 평균입자지름을 예측하는 공정과, 반도체 웨이퍼에 형성된 복수의 소자영역 이외의 영역에 적어도 1개의 凹부 또는 凸부이면서 상기 凹부 또는 凸부의 폭이 상기 금속막의 그레인의 평균입자지름보다도 작은 얼라인먼트 마크를 형성하는 공정 및, 그후, 상기 얼라인먼트 마크상에서 상기 금속막을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제13항에 있어서, 상기 소자영역 이외의 영역이 다이싱선과, 오리엔테이션 플래트의 정보영역을 포함하고, 상기 얼라인먼트 마크는 상기 다이싱선 및 상기 오리엔테이션 플래트의 정보영역의 적어도 한쪽에 형성된 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제13항에 있어서, 상기 얼라인먼트 마크의 평면형상이 사각형과, L자형, ＋자형 및, 틀형중 어느 하나의 형상을 갖추고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제13항에 있어서, 상기 얼라인먼트 마크가 상기 금속막을 형성하기 직전의 공정의 상기 반도체 웨이퍼상에 형성되는 막으로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제13항에 있어서, 상기 얼라인먼트 마크가 실리콘 산화막 또는 실리콘 질화막을 포함하는 절연막 또는 폴리실리콘막을 포함하는 도전막중 어느 하나의 재료로 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제13항에 있어서, 상기 얼라인먼트 마크가 복수로 이루어지면서 서로 나란히 배치되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제18항에 있어서, 인접하는 얼라인먼트 마크의 간격이 상기 금속막의 그레인의 평균입자지름보다도 작은 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제13항에 있어서, 상기 얼라인먼트 마크가 복수로 이루어지면서 행렬상으로 배치되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제13에 있어서, 상기 그레인의 평균입자지름이
    2×(S/nπ)1/2
    (단, S는 반도체 웨이퍼상의 임의의 장소의 단위면적, n은 단위면적(S)내에 포함되는 금속막의 그레인 수로 한다.)에 의해 결정되는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제13항에 있어서, 상기 금속막의 그레인의 평균입자지름이
    (a×b)1/2
    (단, 반도체 웨이퍼상의 임의의 장소에서의 금속막은 반도체 웨이퍼상에서 본 경우에는 대개 타원형을 갖고, a는 상기 타원형의 장반경, b는 상기 타원형의 단반경으로 한다.)에 의해 결정되는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제21항 또는 제22항에 있어서, 상기 그레인의 평균입자지름이 임의의 적당한 장소에서의 평균입자지름을 구하고, 다시 이들의 평균입자지름값을 평균하는 것에 의해 결정되는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제13항에 있어서, 상기 금속막이 알루미늄으로 구성되고, 상기 얼라인먼트 마크의 폭이 1㎛ 이하로 되도록 형성된 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제13항에 있어서, 상기 금속막이 동으로 구성되고, 상기 얼라인먼트 마크의 폭이 4㎛ 이하로 되도록 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 형성예정의 금속막의 그레인의 평균입자지름을 예측하는 공정과, 반도체 웨이퍼에 형성된 복수의 소자영역 이외의 영역에 적어도 1개의 凹부 또는 凸부이면서 상기 凹부 또는 凸부의 폭이 상기 금속막의 그레인의 평균입자지름보다도 작은 얼라인먼트 마크를 형성하는 공정, 상기 얼라인먼트 마크상에 금속막을 형성하는 공정 및, 상기 얼라인먼트 마크를 검출하는 것에 의해 상기 반도체 웨이퍼의 처리를 위한 얼라인먼트를 수행하는 공정을 구비하여 이루어진 것을 특징으로 하는 얼라인먼트방법.
  27. 제26항에 있어서, 상기 얼라인먼트는 적어도 상기 얼라인먼트 마크상의 금속막을 포함한 영역을 화상인식영역으로서 설정하고, 상기 화상인식영역에 광을 쬐어 그 광의 반사광을 검출하는 것에 의해 수행하는 것을 특징으로 하는 얼라인먼트방법.
  28. 제26항에 있어서, 상기 얼라인먼트는 적어도 상기 얼라인먼트 마크상의 금속막에 레이저를 조사하고, 해당 레이저의 회절광 또는 산란광을 검출하는 것에 의해 수행하는 것을 특징으로 하는 얼라인먼트방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940014237A 1993-06-22 1994-06-22 반도체장치 및 그 제조방법과 얼라인먼트방법 KR0139702B1 (ko)

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