JP2723508B2 - 電子線直接描画のためのアライメント方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置を形成する電子線描画技術にか
かり、特に電子ビームを用いたマーク位置検出におい
て、特に電子ビームを用いたマーク位置検出において、
高精度・高速アライメントを可能とする電子線直接描画
のためのアライメント方法に関する。 〔従来の技術〕 従来、電子線アライメントマークとして十字型のパタ
ーンが用いられている。第５図（Ａ）は従来のアライメ
ントマーク及びアライメント方法を説明するための平面
図であり、第５図（Ｂ）は第５図（Ａ）におけるアライ
メント用電子線の走査Ｂ→Ｂ′に沿った断面図である。
通常この電子線アライメントマークとしてはウェハーマ
ークとチップマークとが有る。ウェハーマークは半導体
ウェハーの中心を通るＸ線上およびＹ軸上であって中心
よりなるべく離れた個所に形成する。ただし半導体ウェ
ハーをピンセット等でつかんだときにマークがつぶれた
り、ごみが付着したりしないように半導体ウェハーの外
周から15〜20mm内側に形成する。このウェハーマークの
平面形状は幅が５〜10μm,長さが１〜2mmの長方形を２
本用いてクロスさせた十字形状となっている。このウェ
ハーマークを形成した部分には半導体チップ（半導体装
置）は形成されない。一方、この半導体ウェハーにマト
リックス状に多数形成される半導体チップの各々にはそ
の４隅に１ケづつ、計４つのチップマークが形成され
る。このチップマークは半導体チップ間のスクライブ領
域に形成することもできる。チップマークの平面形状は
幅が５〜10μm,長さが50〜100μｍの長方形を２本クロ
スさせた十字形状となっている。 ウェハーマークおよびチップマークは両者とも第５図
（Ａ），第５図（Ｂ）の形状となっている。尚、第５図
ではマーク41の個所がその周囲のシリコン基板51より凸
部形状となっているが、シリコン基板に溝を堀ってマー
クとする、すなわち凹部形状であってもよい。 これらウェハーマークおよびチップマークは半導体装
置を半導体ウェハーに形成する最初の工程において、写
真蝕刻技術により半導体ウェハーに作りこまれる。そし
て以下の全ての工程において、この最初に作りこまれた
マークを基準として電子線直接描画が行なわれる。勿
論、これらのアライメントマーク認識描画はシステム内
蔵の装置により自動的に行なわれる。 従来技術におけるこれらのマークは高さが約１μｍと
高くしなくてはならない（凸部マークの場合）。あるい
は深さを約１μｍと深くしなくてはならない（凹部マー
クの場合）。このようにマークの高低を周囲の半導体基
板表面より大きくしなくてはならない理由は、これらマ
ークの近くに類似の形状の素子パターンが存在するから
である。すなわち十字形のマークにおいて位置定めに用
いる部分は１本の直方形の個所である。しかるに半導体
チップ内の素子パターンには直方形状の部分が存在する
から、そのうちマークに近いものと該マークとが区別し
にくくなってしまう。したがってマークの高低をその周
囲より約１μｍあるいはそれ以上とし、素子パターンと
の区別を容易にする。又、このように大きい高低を必要
とするから、１つの工程でマークを形成しその次の工程
にこのマークを使用するということが不可能である。し
たがって１つの工程と次の工程との間の相対的な位置ず
れを小とすることが重要の場合に不都合を生じる。 さて、１つの工程において、レジストを塗布した半導
体ウェハーに電子線直接描画を行う場合、まず上記アラ
イメントマーク41上に電子線を走らせて位置認識を行
う。この場合は、Ｘ線方向に走査する。このとき第５図
（Ａ），第５図（Ｂ）に示すように、電子線によるアラ
イメント時にマーク41上には電子線レジスト52が塗布さ
れている。アライメントは電子線53をＢからＢ′に沿っ
て走査することによって行なわれる。電子線53を走査す
ると、反射電子あるいは２次電子が得られるが、アライ
メントの目的には反射電子が用いられる。すなわち反射
電子を反射電子検出器60で検出し、第６図（Ａ）に示す
ような反射電子信号61を得る。ここでＰ₁およびＰ₂はそ
れぞれ第５図のマーク41の端線41′および41″に相当す
る。したがって、Ｐ₁およびＰ₂よりアライメントマーク
のＸ軸方向の位置が検出，算定される。通常、電子線53
でアライメントマークを走査する回数が少ないと、得ら
れる信号のS/N（Signal/Noise）比が悪い。このために
走査回数を10〜30回程度行い、それらの信号を加算して
信号を処理し、S/N比のよい反射電子信号61を得て、一
方向（この場合Ｘ方向）における位置を認識する。たと
えば１回の走査のみでは第６図（Ｂ）に示すように、所
定のピーク値Ｐ₁,P₂と非常に近いレベルのノイズＮ₁,
N₂,N₃が発生する信号波形62が得られてしまう場合もあ
る。しかし、多くの回数，同一個所を走査して得られた
信号を加算して処理をするとS/N比のよい信号が得ら
れ、一方向の位置を正確に認識できる。第６図（Ａ）は
このようにして得られる。尚、長方形マーク部分の異な
る部分を走査するとマーク事態の変形等により精度のよ
いアライメントができない。したがって上記Ｂ−Ｂ′の
走査は同一個所を行う。しかる後にこれとは直角方向
（Ｙ方向）の走査を同様に行い、このような位置認識を
ウェハーマークおよび個々のチップマークに行い、一工
程の電子線描画を行うが、これは本発明と直接関係ない
ので説明を省略する。 〔発明が解決しようとする問題点〕 上記従来技術の方法によれば、アライメント精度を良
くするためにアライメントマークを電子ビームで10〜30
回程度走査すると、電子線で走査した部分でレジストが
焼き付けを起こす。この焼き付いたレジストはレジスト
剥離剤では剥離されない。熱HNO₃，あるいは熱H₂SO₄あ
るいはＯ₂プラズマを用いれば、剥離可能な場合もある
が、アルミ配線工程等では酸を用いると、アルミを腐蝕
し、またプラズマを用いると、デバイスにダメージを与
えるという問題があり、剥離方法がないという欠点があ
る。たとえば、電子ビーム露光に用いられるネガティブ
型レジストおよびポリティブ型レジストでは300〜1000
μｃ（マイクロクローン）／cm²以上のドーズ量で上記
焼き付けが発生する。しかるにアライメントにおいて電
流密度0.4A（アンペア）／cm²の直方形ビーム（１μｍ
×12.5μｍ）を30回走査すると、約3000μc/cm²のドー
ズ量となり、上記レジストの不都合な焼付けが発生す
る。 本発明は前記問題点を解決するアライメントマークを
用いたアライメント方法を提供することにある。 〔問題点を解決するための手段〕 本発明は、各半導体チップに対してＸおよびＹ方向に
それぞれアライメントマークを設け、各アライメントマ
ークを互いに同一の幅で同一の長さの角形パターンを３
本以上同一の間隔をもって一列に並べたものとしてお
り、かつ、各アライメントマークに電子線を照射位置を
変えながら走査することにより、各マークの角形パター
ンの周期性および上端と下端の位置を検出して、各アラ
イメントマークの中心を通る線を求め、半導体チップの
ＸおよびＹ方向の位置認識を行っている。このアライメ
ントマークはスクライブ領域に形成して40本〜100本の
角形より構成することができる。本発明は多くの直角形
状より成っているから１個所の走査回数は１〜数回でよ
くレジストの焼付けは発生しない。すなわち、ある個所
でS/N比が悪くても他の個所で周期波形が発生している
かどうか認識できる。そして電子ビームの一方向の走査
を行って周期波形の有無をみて、直角方向にビームをシ
フトさせて別の場所における電子ビームの走査を行って
周期波形の発生の有無を認識する。このようにして一定
とは直角の直角方向の位置を認識できる。又、多くの直
方形の形状からなり一方向間隔でたがいに並行にならん
だパターンは、素子形成領域中の上記アライメントパタ
ーンの近くには一般に存在しない。したがって、アライ
メントパターンと素子パターンとを認識するはない。本
発明のパターンはその近くの部分より0.5μｍ〜0.2μｍ
以上高くするか、又は低くすることによって形成するこ
とができる。すなわちこのような小さい高低差であって
も素子パターンと誤認することはない。したがって１つ
の工程において次の工程で使用するアライメントマーク
を形成することができこれにより、１つの工程と次の工
程との間の相対的誤差を小とすることができる。又、こ
の長方形の幅およびその間隔はそれぞれ１〜５μｍの間
の所定値とすることが好ましい。勿論、上記諸動作、ア
ライメントマークの検知（周期性，非周期性の検知も含
めて）それによるX,Y方向の位置認識、それにもとづく
電子描画は電子ビーム露光システムにおける諸装置によ
って自動的に行なわれる。 〔実施例〕 次に、本発明の実施例について図面を参照して説明す
る。第１図を参照すると、シリコンウェハー21に多数の
半導体チップ25（Ｃ₁,C₂……）がマトリックス状に形成
される。各半導体チップ間の実線で示してある個所がス
クライブ領域26であり、半導体ウェハー段階における必
要な工程を完了した後、このスクライブ領域26を切断し
て半導体チップ25を個々に離別して半導体ペレットとす
る。幅が約100μｍの各半導体チップを取囲むスクライ
ブ領域26には本発明のアライメントマーク11（CA₁,CA₂,
CA₃,CA₄）が形成されている。このアライメントマーク
の形成工程は、このアライメントマークを用いる電子ビ
ームによる描画工程の前に行なわれる。たとえばMOSト
ランジスタでゲートパターンを描画する場合、このゲー
トパターンはフィールド酸化膜パターンに対して精度良
く位置合わせする必要があるからこのフィールド酸化膜
を形成する工程においてゲートパターン描画用のアライ
メントマークを形成しておく。コンタクト工程描画に用
いるアライメントマークはゲートパターンを形成する工
程において形成しておく。アルミニウム等の配線工程を
電子ビームで描画するときに用いるアライメントマーク
はコンタクト孔形成工程時に形成しておく。もちろん最
初のフィールド酸化膜形成時に形成したアライメントマ
ークを最後の工程まで用いることもできる。 アライメントマーク11は第１図に示すように半導体チ
ップ25の全周辺のスクライブ領域26にCA₁〜CA₄と４ケ所
設ける。しかし精度をやや落し、高速化を求める場合は
Ｘ方向に１個、Ｙ方向に１個と２ケ所だけ設けてもよ
い。このアライメントマーク11は第２図Ａにおいて、長
さ６〜100μm,幅１〜５μｍのうちの選ばれた一定寸法
の直方形パターン11a,11b,11c,11d,11eから構成され、
各パターン間隔は１〜５μｍのうちの一定の所定寸法と
なっている。又、第２図（Ｂ）に示す高さtは約0.3μｍ
となっている。ここでは５つの長方形をもって示したが
スクライブ領域の長手方向に並べるので40個〜100個の
長方形パターンで形成することができる。上記のように
0.3μｍ（0.2〜0.5μｍ）の高低差のアライメントパタ
ーンは所望する各工程で形成することができる。すなわ
ちこの11a〜11eの直線群の材質はその周辺部の材質（シ
リコン）と同じでもよく、又、異なっていてもよい。た
とえばアライメントマークをシリコンのみらず二酸化シ
リコン，アルミニウム，多結晶シリコン等で形成するこ
ともできる。電子線によるアライメント時アライメント
マーク11上には電子線レジスト22が塗布されている。ア
ライメントは電子線23を横方向（第２図（Ａ）のＸ方
向）に沿って走査した時に得られる反射電子信号を反射
電子線検知器60で得られた信号の周期性の有無で判定す
る。第３図（Ａ）は電子線23を走査した時に得られる反
射電子信号である。 この場合、マークエッジ部24より得られる反射電子信
号のピーク32が従来よりも多数得られるため、電子線に
よるアライメントマーク部の走査回数を減らすことが可
能である。走査回図を減らすことによりS/Nは悪くなる
ものの利用可能な信号ピーク32が多いため、適当な信号
処理により良いアライメント精度が得られる。すなわち
１回の横方向の電子線の走査で一部の場所で多少の雑音
が発生しても残りの場所で周期性の信号が得られれば、
電子線はアライメントマーク上を走査しているものであ
ることがわかる。 次に本発明のアライメント方法をくわしく説明する。 本発明では従来のようにウェハーアライメントを行な
わず、チップアライメントのみを行う。すなわち１個の
半導体チップ毎にアライメントを行い描画を行う。まず
描画すべき半導体チップ（たとえば第１図の半導体チッ
プＣ₁）のアライメントマーク（たとえばCA₁マーク）を
フィールド中心に移動する。半導体チップＣ₁のアライ
メントにはアライメントマークCA₁,CA₂,CA₃,CA₄の４つ
を用いる。CA₁,CA₂はＹ方向のアライメント用,CA₃,CA₄
はＸ方向のアライメント用である。 第２図（Ａ）を参照してたとえばアライメントマーク
CA₁（11）を用いてＹ方向のアライメント方法を述べ
る。まず電子ビーム23を最大ビーム面積（12.5μｍ×1
2.5μｍ）の電子ビーム23−１としてＸ方向に走査ｙ₁を
行う。このときアライメントマークが存在しないから何
らの周期性も有さない第３図（Ｂ）のような信号波形33
が得られる。これは雑音信号（Ｎ信号）である。次にこ
の電子ビームを５μｍだけ大きく移動させてここで電子
ビーム23−２の走査ｙ₂を行う。尚、電子ビームの移動
や走査は電子ビームレンズ系で行う。ここではアライメ
ントパターンが存在するから第３図（Ａ）に示すように
周期性を有する信号パターンすなわち周期的にピーク32
を有する信号31が得られる。先に述べたように雑音等で
周期性が乱れているところも発生する。しかしながら一
定間隔で同一の形状の長形パターンを多く並べてあるか
ら他の個所では必ず周期性がでてくる。次に先の移動の
半分（この場合は2.5μｍ）だけ電子ビームをもとにも
どしてその電子ビーム23−３を走査ｙ₃を行う。このと
きの電子ビーム23−３はＹ方向を縮少して12.5μｍ×１
μｍの長形とする。これはアライメントパターン11のＹ
方向の端部を精度よく読みとるからである。この電子ビ
ーム23−３の走査ｙ₃においては第３図（Ｂ）のように
周期性のない反射電子信号が得られる。次に今までより
も微少に電子ビームをこの平坦形状のまま第２図（Ａ）
で下の方へシフトしていきどこで周期性の反射電子信号
が得られるかを認識する。たとえば電子ビーム23−４で
はその走査ｙ₄においてアライメントパターンが存在す
るから第３図（Ａ）のような周期性のある反射電子信号
31が得られる。このようにしてアライメントパターン11
のＹ方向における一端（第２図（Ａ）の上方の端）がど
こにあるか判定できる。次にこのアライメントパルスの
Ｙ方向の長さ（長方辺の長さ）があらかじめインプット
されているから、電子ビームを平坦形状（12.5μｍ×１
μｍ）のまま第２図（Ａ）の下方に移動させ、これによ
る電子ビーム23−５の走査ｙ₅を行い周期性のある反射
電子信号を得る。そしてｙ₃からｙ₄へのシフト量と同程
度に微少に電子ビームをＹ方向にシフトしてゆき、どこ
で周期性のある反射電子信号が周期性のない反射電子信
号に変換するのか認識し、これによりアライメントパタ
ーン11のＹ方向における他端（第２図（Ａ）の下方の
端）の位置を認識する。すなわち電子ビーム23−６の走
査ｙ₆では周期性のある反射電子信号は得られない。こ
のようにして得られたアライメントパターンの一方の端
と他方の端からこのアライメントパターンのＹ方向の中
心位置Ｙ₀を自動的に演算する。以上で第１図のCA₁のア
ライメントマークを用いてｙ方向のアライメントが完了
するが、CA₂マークでもう一回同様にｙ方向のアライメ
ントを行なう。次にCA₃,CA₄マークでＸ方向のアライメ
ントを行なう。CA₃,CA₄マークはCA₁,CA₂マークを90°回
転したものである。これにより、Ｃ₁チップの伸縮・回
転量，正確な位置が求められ、それに基づいて描画が行
なわれる。同様に他の半導体チップのアライメント，描
画が順次行なわれる。ここで例えばＣ₁チップの次にＣ₂
チップを描画する場合、CA₂マークのアライメントはで
に終了しているため必要ではなく、残りの３つのマーク
のアライメントのみが行なわれる。 本発明で走査回数を従来より低減可能なのは、S/Nが
多少悪くても、Ｎ信号では周期的にピークがあらわれる
ことは全くなく、アライメントマークを走査したどうか
がS/Nが悪くても判別可能なためである。 上記本発明のアライメント作業において、電子線の電
流密度0.4A（アンペア）／cm²のとき、アライメントパ
ターン11上の電子露光用レジスト22には40〜100μc/cm²
程度の電荷の照射ですむからこのレジストが焼きつくこ
とはない。 なお、３本以上の互いに平行な直線群より成るアライ
メントパターンの直線方向と電子線の走査方向とは直角
を成す必要はなく、任意の角度で良い。すなわち第４図
に示すようにアライメントマーク12をＸもしくはＹ軸に
対してたとえば45°傾斜させた同一の直方形パターン12
a,12b,12c,12d,12eを一定の間隔で配列させてもよい。
尚、第４図で第２図と同一の機能のところは同じ符号で
示している。 〔発明の効果〕 以上説明したように本発明によれば、アライメントマ
ーク部への電子線の過剰照射によるレジストの焼き付け
をなくことができ、電子線による微細パターンの形成が
高精度で可能となり、高品質の半導体を安価に提供でき
るという効果がある。

【図面の簡単な説明】 第１図は本発明の実施例の半導体ウェハーを示す平面図
である。第２図（Ａ）は第１図の一部を拡大して示した
図で、本発明の一実施例のアライメントマークおよびア
ライメント方法を示す平面図であり、第２図（Ｂ）は第
２図（Ａ）のＢ−Ｂ′部における断面略図である。第３
図（Ａ）は本発明のアライメントマーク上を電子線が走
査したときに生じる周期性を有する反射電子信号波形図
であり、第３図（Ｂ）は本発明のアライメントマーク以
外上の電子線が走査したときに生じる周期性のない反射
電子信号波形図である。第４図は本発明のアライメント
方法で用いられるマークの他の実施例を示す平面図であ
る。第５図（Ａ）は従来技術のアライメントマークを示
す平面図であり、第５図（Ｂ）は第５図（Ａ）のアライ
メントにおいて電子線が走査される部分（Ｂ−Ｂ′）の
断面図である。第６図（Ａ）は従来技術のアライメント
法により得られる反射電子信号波形図であり、第６図
（Ｂ）は従来技術により得られる大きな雑音を有する反
射電子信号波形図である。 尚、図において、11,12,41,CA₁,CA₂,CA₃,CA₄はアライメ
ントマーク,21は半導体ウェハー（半導体基板）、25は
半導体チップ,26はスクライブ領域,23（23−1,23−2,23
−3,23−4,23−5,23−６）は電子ビーム,y₁,y₂,y₃,y₄,y
₅,y₆はアライメントのための電子ビームの走査軌跡（方
向）、11a,11b,11c,11d,11e,12a,12b,12c,12d,12eはア
ライメントマークを構成する長方形パターン,22,52は電
子露光用レジスト,24はパターンエッヂ,60は反射電子検
知器,31,33,61,62は反射電子信号波形,32,P₁,P₂は反射
電子信号ピーク,N₁,N₂,N₃は反射電子波形中の雑音信号
である。

Claims (1)

1. (57)【特許請求の範囲】 １．半導体ウエハ上にマトリクス状に配列された複数の
   半導体チップの各々に対してＸおよびＹ方向にそれぞれ
   アライメントマークが設けられ、各アライメントマーク
   は互いに同一の幅で同一の長さの角形パターンを３本以
   上同一の間隔をもって一列に並べたもので成り、各アラ
   イメントマークに電子線を照射位置を変えながら走査す
   ることにより各アライメントマークの前記角形パターン
   の周期性および上端と下端の位置を検出して、各アライ
   メントマークの中心を通る線を求め、半導体チップのＸ
   およびＹ方向の位置認識を行うことを特徴とする電子線
   直接描画のためのアライメント方法。 ２．前記アライメントマークは各半導体チップを取り囲
   むスクライブ領域に設けられている事を特徴とする特許
   請求の範囲第１項記載のアライメント方法。