JP2000252236A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【課題】 ダイシングによって生じる半導体チップへの
銅の付着や半導体チップに付着した銅の素子領域への拡
散を防止する。 【解決手段】 リソグラフィ工程の露光時に用いる位置
合わせマーク１５を銅又は銅を主成分とした配線材料を
用いて形成する場合、位置合わせマーク全体をダイシン
グによって切断され得る切断領域１３外の領域に形成す
る。
銅の付着や半導体チップに付着した銅の素子領域への拡
散を防止する。 【解決手段】 リソグラフィ工程の露光時に用いる位置
合わせマーク１５を銅又は銅を主成分とした配線材料を
用いて形成する場合、位置合わせマーク全体をダイシン
グによって切断され得る切断領域１３外の領域に形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、特にダイシング技術に関するものである。
の製造方法、特にダイシング技術に関するものである。
【０００２】
【従来の技術】半導体集積回路は一般に１枚の半導体ウ
エハに複数個作製されるが、通常はウエハ上に素子や配
線を形成した後に、ダイシングラインに沿ってウエハを
切断することにより、個々の集積回路は個々のチップに
分離される。
エハに複数個作製されるが、通常はウエハ上に素子や配
線を形成した後に、ダイシングラインに沿ってウエハを
切断することにより、個々の集積回路は個々のチップに
分離される。
【０００３】通常ダイシングラインの領域には、各層の
パターン間の位置合わせを行うための位置合わせマーク
が形成されるようになっている。したがって、ダイシン
グによって位置合わせマークの部分が損傷を受け、位置
合わせマークに用いられる材料がチップに付着するおそ
れがある。一般に、この位置合わせマークには配線と同
じ材料が用いられているが、従来の半導体集積回路では
配線材料としてＡｌが主として用いられており、Ａｌが
チップに付着しても特に大きな問題が生じることはなか
った。
パターン間の位置合わせを行うための位置合わせマーク
が形成されるようになっている。したがって、ダイシン
グによって位置合わせマークの部分が損傷を受け、位置
合わせマークに用いられる材料がチップに付着するおそ
れがある。一般に、この位置合わせマークには配線と同
じ材料が用いられているが、従来の半導体集積回路では
配線材料としてＡｌが主として用いられており、Ａｌが
チップに付着しても特に大きな問題が生じることはなか
った。
【０００４】近年、より低抵抗な配線材料としてＣｕを
配線に用いるという要求が高まってきている。ＣｕはＳ
ｉＯ2 やＳｉ中を容易に拡散するため、半導体素子のし
きい値変動等、素子特性に悪影響をもたらすがことが知
られている。半導体素子自体の製造過程においては、Ｃ
ｕ配線の周囲を拡散防止膜で覆うことにより、周辺の素
子へのＣｕの拡散を防止することができる。しかしなが
ら、ダイシングの際には上述したように、ダイシングラ
イン領域に形成されたＣｕの位置合わせマークが損傷を
受け、飛散したＣｕがチップ側壁や裏面に付着し、その
後の熱工程によって素子領域に拡散することが考えられ
る。
配線に用いるという要求が高まってきている。ＣｕはＳ
ｉＯ2 やＳｉ中を容易に拡散するため、半導体素子のし
きい値変動等、素子特性に悪影響をもたらすがことが知
られている。半導体素子自体の製造過程においては、Ｃ
ｕ配線の周囲を拡散防止膜で覆うことにより、周辺の素
子へのＣｕの拡散を防止することができる。しかしなが
ら、ダイシングの際には上述したように、ダイシングラ
イン領域に形成されたＣｕの位置合わせマークが損傷を
受け、飛散したＣｕがチップ側壁や裏面に付着し、その
後の熱工程によって素子領域に拡散することが考えられ
る。
【０００５】
【発明が解決しようとする課題】このように、Ｃｕを配
線に用いた場合、ダイシングライン領域に形成された位
置合わせマーク用のＣｕパターンがダイシング時に損傷
を受けてチップに付着し、付着したＣｕが熱工程によっ
て素子領域まで拡散して、素子特性等に悪影響を与える
という問題があった。
線に用いた場合、ダイシングライン領域に形成された位
置合わせマーク用のＣｕパターンがダイシング時に損傷
を受けてチップに付着し、付着したＣｕが熱工程によっ
て素子領域まで拡散して、素子特性等に悪影響を与える
という問題があった。
【０００６】本発明は上記従来の課題に対してなされた
ものであり、Ｃｕ配線を用いた半導体集積回路装置にお
いて、ダイシングによって生じるチップへのＣｕの付着
やチップに付着したＣｕの素子領域への拡散を防止する
ことが可能な半導体装置及びその製造方法を提供するこ
とを目的としている。
ものであり、Ｃｕ配線を用いた半導体集積回路装置にお
いて、ダイシングによって生じるチップへのＣｕの付着
やチップに付着したＣｕの素子領域への拡散を防止する
ことが可能な半導体装置及びその製造方法を提供するこ
とを目的としている。
【０００７】
【課題を解決するための手段】本発明は、リソグラフィ
工程の露光時に用いる位置合わせマークを銅又は銅を主
成分とした配線材料を用いて形成する半導体装置の製造
方法であって、前記位置合わせマーク全体をダイシング
によって切断され得る切断領域外の領域に形成すること
を特徴とする。
工程の露光時に用いる位置合わせマークを銅又は銅を主
成分とした配線材料を用いて形成する半導体装置の製造
方法であって、前記位置合わせマーク全体をダイシング
によって切断され得る切断領域外の領域に形成すること
を特徴とする。
【０００８】また、前記位置合わせマーク全体を前記切
断領域外のチップ領域内に形成することが好ましい。
断領域外のチップ領域内に形成することが好ましい。
【０００９】ここで言う切断領域とは、ダイシングによ
って切断され得る領域である。すなわち、ダイシングの
際に実際に切断される領域そのものではなく、実際に切
断される領域に対してマージンを見込んだ領域であり、
実際に切断される領域の幅にマージンの幅を加えたもの
である。
って切断され得る領域である。すなわち、ダイシングの
際に実際に切断される領域そのものではなく、実際に切
断される領域に対してマージンを見込んだ領域であり、
実際に切断される領域の幅にマージンの幅を加えたもの
である。
【００１０】また、ここで言うチップ領域とは、ダイシ
ングによって実際にチップに分離される領域そのもので
はなく、前記切断領域よりも外側の決められた領域に位
置し、実際にチップに分離される領域に内包される領域
である。
ングによって実際にチップに分離される領域そのもので
はなく、前記切断領域よりも外側の決められた領域に位
置し、実際にチップに分離される領域に内包される領域
である。
【００１１】以上、前記切断領域とチップ領域との関係
を合わせて述べると、隣接するチップ領域間の領域内に
実際に切断される領域の幅よりも幅の広い切断領域が存
在し、切断領域の幅は最大でも隣接するチップ領域間の
領域の幅となる。
を合わせて述べると、隣接するチップ領域間の領域内に
実際に切断される領域の幅よりも幅の広い切断領域が存
在し、切断領域の幅は最大でも隣接するチップ領域間の
領域の幅となる。
【００１２】本発明によれば、位置合わせマーク全体を
切断領域外の領域に形成するので、ダイシングの際に位
置合わせマークが損傷を受けない。したがって、ダイシ
ングマークを構成する銅がダイシングの際にチップに付
着することがないため、従来のようにチップに付着した
銅が熱工程によって素子領域まで拡散し、素子特性等に
悪影響を与えるという問題を防止することができる。
切断領域外の領域に形成するので、ダイシングの際に位
置合わせマークが損傷を受けない。したがって、ダイシ
ングマークを構成する銅がダイシングの際にチップに付
着することがないため、従来のようにチップに付着した
銅が熱工程によって素子領域まで拡散し、素子特性等に
悪影響を与えるという問題を防止することができる。
【００１３】また、位置合わせマーク全体をチップ領域
内に形成することにより、チップ領域と切断領域との間
隔を狭くすることができ（切断領域の幅とチップ領域間
の領域の幅が等しい場合には前記間隔はゼロになる）、
ウエハ内においてチップ領域以外の部分の面積を小さく
することができる。
内に形成することにより、チップ領域と切断領域との間
隔を狭くすることができ（切断領域の幅とチップ領域間
の領域の幅が等しい場合には前記間隔はゼロになる）、
ウエハ内においてチップ領域以外の部分の面積を小さく
することができる。
【００１４】また、本発明は、リソグラフィ工程の露光
時に用いる位置合わせマークが銅又は銅を主成分とした
配線材料を用いて形成された半導体装置であって、前記
位置合わせマーク全体がダイシングによって分離された
半導体チップ内に形成されていることを特徴とする。
時に用いる位置合わせマークが銅又は銅を主成分とした
配線材料を用いて形成された半導体装置であって、前記
位置合わせマーク全体がダイシングによって分離された
半導体チップ内に形成されていることを特徴とする。
【００１５】このように、本発明では、位置合わせマー
ク全体が半導体チップ内に形成されていることから、ダ
イシングの際に位置合わせマークが損傷を受けていない
ことになる。したがって、ダイシングマークを構成する
銅が半導体チップに付着しておらず、銅の拡散によって
素子特性等が悪化するという問題を防止することができ
る。
ク全体が半導体チップ内に形成されていることから、ダ
イシングの際に位置合わせマークが損傷を受けていない
ことになる。したがって、ダイシングマークを構成する
銅が半導体チップに付着しておらず、銅の拡散によって
素子特性等が悪化するという問題を防止することができ
る。
【００１６】また、本発明は、リソグラフィ工程の露光
時に用いる位置合わせマークに対応したパターン領域を
銅又は銅を主成分とした配線材料を用いて形成する半導
体装置の製造方法であって、前記配線材料を用いて前記
位置合わせマークに対応したパターン領域を形成した後
に該領域の配線材料を除去又は不活性化する処理を行う
ことを特徴とする。
時に用いる位置合わせマークに対応したパターン領域を
銅又は銅を主成分とした配線材料を用いて形成する半導
体装置の製造方法であって、前記配線材料を用いて前記
位置合わせマークに対応したパターン領域を形成した後
に該領域の配線材料を除去又は不活性化する処理を行う
ことを特徴とする。
【００１７】本発明によれば、ダイシングの時には位置
合わせマークに対応したパターン領域の配線材料は除去
又は不活性化されているため、ダイシングの際に位置合
わせマークが損傷を受けても、配線材料となる銅そのも
のは半導体チップに付着しない。そのため、配線材料と
なる銅を除去する場合はもちろん、銅を不活性化処理す
る場合にも不活性な銅化合物の素子領域への拡散が防止
されるため、従来のようにチップに付着した銅が熱工程
によって素子領域まで拡散し、素子特性等に悪影響を与
えるという問題を防止することができる。
合わせマークに対応したパターン領域の配線材料は除去
又は不活性化されているため、ダイシングの際に位置合
わせマークが損傷を受けても、配線材料となる銅そのも
のは半導体チップに付着しない。そのため、配線材料と
なる銅を除去する場合はもちろん、銅を不活性化処理す
る場合にも不活性な銅化合物の素子領域への拡散が防止
されるため、従来のようにチップに付着した銅が熱工程
によって素子領域まで拡散し、素子特性等に悪影響を与
えるという問題を防止することができる。
【００１８】なお、配線材料を除去又は不活性化する処
理を行った後は、配線材料を除去した後のパターン或い
は配線材料を不活性化した部分のパターンが位置合わせ
マークとして機能する。
理を行った後は、配線材料を除去した後のパターン或い
は配線材料を不活性化した部分のパターンが位置合わせ
マークとして機能する。
【００１９】また、本発明は、リソグラフィ工程の露光
時に用いる位置合わせマークを銅又は銅を主成分とした
配線材料を用いて形成する半導体装置の製造方法であっ
て、ダイシングによって半導体ウエハを半導体チップに
分離する際に前記位置合わせマークが形成された領域か
ら離脱して半導体チップに付着した前記配線材料をダイ
シング工程後に除去又は不活性化することを特徴とす
る。
時に用いる位置合わせマークを銅又は銅を主成分とした
配線材料を用いて形成する半導体装置の製造方法であっ
て、ダイシングによって半導体ウエハを半導体チップに
分離する際に前記位置合わせマークが形成された領域か
ら離脱して半導体チップに付着した前記配線材料をダイ
シング工程後に除去又は不活性化することを特徴とす
る。
【００２０】本発明によれば、ダイシングによって半導
体チップに付着した配線材料をダイシング工程後に除去
或いは不活性化する。したがって、配線材料となる銅を
除去する場合はもちろん、銅を不活性化処理する場合に
も不活性な銅化合物の素子領域への拡散が防止されるた
め、従来のようにチップに付着した銅が熱工程によって
素子領域まで拡散し、素子特性等に悪影響を与えるとい
う問題を防止することができる。
体チップに付着した配線材料をダイシング工程後に除去
或いは不活性化する。したがって、配線材料となる銅を
除去する場合はもちろん、銅を不活性化処理する場合に
も不活性な銅化合物の素子領域への拡散が防止されるた
め、従来のようにチップに付着した銅が熱工程によって
素子領域まで拡散し、素子特性等に悪影響を与えるとい
う問題を防止することができる。
【００２１】また、本発明は、リソグラフィ工程の露光
時に用いる位置合わせマークを銅又は銅を主成分とした
配線材料を用いて形成する半導体装置の製造方法であっ
て、ダイシング工程前に前記配線材料を用いて形成され
たパッドを保護膜で被覆する工程と、ダイシングによっ
て半導体ウエハを半導体チップに分離する際に前記位置
合わせマークが形成された領域から離脱して半導体チッ
プに付着した前記配線材料をダイシング工程後に除去又
は不活性化する工程と、この配線材料を除去又は不活性
化する工程の後に前記保護膜で被覆されたパッドを露出
させる工程とを有することを特徴とする。
時に用いる位置合わせマークを銅又は銅を主成分とした
配線材料を用いて形成する半導体装置の製造方法であっ
て、ダイシング工程前に前記配線材料を用いて形成され
たパッドを保護膜で被覆する工程と、ダイシングによっ
て半導体ウエハを半導体チップに分離する際に前記位置
合わせマークが形成された領域から離脱して半導体チッ
プに付着した前記配線材料をダイシング工程後に除去又
は不活性化する工程と、この配線材料を除去又は不活性
化する工程の後に前記保護膜で被覆されたパッドを露出
させる工程とを有することを特徴とする。
【００２２】本発明によれば、ダイシングによって半導
体チップに付着した配線材料を除去或いは不活性化する
ので、従来のようにチップに付着した銅が素子領域まで
拡散し、素子特性等に悪影響を与えるという問題を防止
することができるとともに、チップに付着した配線材料
を除去又は不活性化する際にパッド領域が被覆されてい
るので、パッド領域の配線材料が除去されたり不活性化
されたりすることを防止できる。
体チップに付着した配線材料を除去或いは不活性化する
ので、従来のようにチップに付着した銅が素子領域まで
拡散し、素子特性等に悪影響を与えるという問題を防止
することができるとともに、チップに付着した配線材料
を除去又は不活性化する際にパッド領域が被覆されてい
るので、パッド領域の配線材料が除去されたり不活性化
されたりすることを防止できる。
【００２３】また、本発明は、リソグラフィ工程の露光
時に用いる位置合わせマークを銅又は銅を主成分とした
配線材料を用いて形成する半導体装置の製造方法であっ
て、ダイシングによって半導体ウエハを半導体チップに
分離する際の切り溝の形成を半導体ウエハの素子形成面
と逆側の面から行うことを特徴とする。
時に用いる位置合わせマークを銅又は銅を主成分とした
配線材料を用いて形成する半導体装置の製造方法であっ
て、ダイシングによって半導体ウエハを半導体チップに
分離する際の切り溝の形成を半導体ウエハの素子形成面
と逆側の面から行うことを特徴とする。
【００２４】本発明によれば、ダイシングの際の切り溝
の形成を半導体ウエハの素子形成面と逆側の面から行う
ので、素子形成面側に形成された位置合わせマークの損
傷を抑制することができる。したがって、従来のように
チップに付着した銅が熱工程によって素子領域まで拡散
し、素子特性等に悪影響を与えるという問題を防止する
ことができる。
の形成を半導体ウエハの素子形成面と逆側の面から行う
ので、素子形成面側に形成された位置合わせマークの損
傷を抑制することができる。したがって、従来のように
チップに付着した銅が熱工程によって素子領域まで拡散
し、素子特性等に悪影響を与えるという問題を防止する
ことができる。
【００２５】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
参照して説明する。
【００２６】（実施形態１）図１（ａ）及び（ｂ）は、
本発明の第１の実施形態を説明するための図であり、半
導体ウエハ（シリコンウエハ等）の一部についてその平
面構成を示したものである。
本発明の第１の実施形態を説明するための図であり、半
導体ウエハ（シリコンウエハ等）の一部についてその平
面構成を示したものである。
【００２７】図１（ａ）及び（ｂ）において、１１は半
導体素子や配線等の集積回路パターンが形成されるチッ
プ領域であり、各チップ領域１１はダイシングライン領
域１２によって区画されている。チップ領域１１とダイ
シングライン領域１２との境界から一定距離離れた領域
は切断領域１３となっている。ただし、この切断領域１
３はダイシングの際に実際に切断される領域そのもので
はなく、ダイシングの際に実際に切断される領域１４に
対して一定のマージンを見込んだ領域である。１５はリ
ソグラフィ工程の露光時に用いる位置合わせマークであ
り、この位置合わせマーク１５は、チップ領域１１内に
形成される配線１６の配線材料（Ｃｕ或いはＣｕに微量
の元素（Ｓｎ、Ａｇ、Ｍｇ等）を含んだ材料）を用い
て、配線１６の形成と同一工程で形成される。
導体素子や配線等の集積回路パターンが形成されるチッ
プ領域であり、各チップ領域１１はダイシングライン領
域１２によって区画されている。チップ領域１１とダイ
シングライン領域１２との境界から一定距離離れた領域
は切断領域１３となっている。ただし、この切断領域１
３はダイシングの際に実際に切断される領域そのもので
はなく、ダイシングの際に実際に切断される領域１４に
対して一定のマージンを見込んだ領域である。１５はリ
ソグラフィ工程の露光時に用いる位置合わせマークであ
り、この位置合わせマーク１５は、チップ領域１１内に
形成される配線１６の配線材料（Ｃｕ或いはＣｕに微量
の元素（Ｓｎ、Ａｇ、Ｍｇ等）を含んだ材料）を用い
て、配線１６の形成と同一工程で形成される。
【００２８】本実施形態では、図に示すように、切断領
域１３の外側に位置合わせマーク１５を形成するように
している。図１（ａ）は、位置合わせマーク１５をチッ
プ領域１１とダイシングライン領域１２との境界を跨ぐ
ように配置した例であるが、チップ領域１１と切断領域
１３に挟まれた領域内に位置合わせマーク１５全体を配
置するようにしてもよい。図１（ｂ）は、位置合わせマ
ーク１５全体をチップ領域１１内に配置した例である。
位置合わせマーク１５全体をチップ領域１１内に配置し
た場合には、ダイシングライン領域１２の幅を狭くする
ことができる（チップ領域１１と切断領域１３との間隔
を狭くすることができる）というメリットがある。
域１３の外側に位置合わせマーク１５を形成するように
している。図１（ａ）は、位置合わせマーク１５をチッ
プ領域１１とダイシングライン領域１２との境界を跨ぐ
ように配置した例であるが、チップ領域１１と切断領域
１３に挟まれた領域内に位置合わせマーク１５全体を配
置するようにしてもよい。図１（ｂ）は、位置合わせマ
ーク１５全体をチップ領域１１内に配置した例である。
位置合わせマーク１５全体をチップ領域１１内に配置し
た場合には、ダイシングライン領域１２の幅を狭くする
ことができる（チップ領域１１と切断領域１３との間隔
を狭くすることができる）というメリットがある。
【００２９】従来は、ダイシングライン領域の中央付近
に位置合わせマークを配置していたため、ダイシングの
際に位置合わせマークが損傷を受け、位置合わせマーク
を構成するＣｕが飛散してチップ側面や裏面に付着する
危険性があった。本例では、ダイシングライン領域から
位置合わせマークをずらして配置しているので、ダイシ
ングの際に位置合わせマークが損傷を受けないですむ。
したがって、従来のようにダイシングの際にチップに付
着したＣｕがその後の熱工程によって素子領域に拡散す
るという問題を防止することができる。
に位置合わせマークを配置していたため、ダイシングの
際に位置合わせマークが損傷を受け、位置合わせマーク
を構成するＣｕが飛散してチップ側面や裏面に付着する
危険性があった。本例では、ダイシングライン領域から
位置合わせマークをずらして配置しているので、ダイシ
ングの際に位置合わせマークが損傷を受けないですむ。
したがって、従来のようにダイシングの際にチップに付
着したＣｕがその後の熱工程によって素子領域に拡散す
るという問題を防止することができる。
【００３０】（実施形態２）図２（ａ）及び（ｂ）は、
本発明の第２の実施形態の方法を説明するための図であ
り、半導体ウエハ（シリコンウエハ等）の一部について
その断面構成を示したものである。
本発明の第２の実施形態の方法を説明するための図であ
り、半導体ウエハ（シリコンウエハ等）の一部について
その断面構成を示したものである。
【００３１】図２（ａ）及び（ｂ）において、２１は半
導体素子や配線等の集積回路パターンが形成されるチッ
プ領域であり、２２は各チップ領域２１を区画するダイ
シングライン領域を示している。
導体素子や配線等の集積回路パターンが形成されるチッ
プ領域であり、２２は各チップ領域２１を区画するダイ
シングライン領域を示している。
【００３２】図２（ａ）は、半導体ウエハ（図示せず）
の主面側に配線領域２３及び位置合わせマークに対応し
たパターン領域２４を形成した状態を示している。工程
について簡単に説明すると、まず半導体素子等が形成さ
れた半導体ウエハの主面側に層間絶縁膜２５及び２６を
形成し、さらに層間絶縁膜２６に配線パターンに対応し
た溝及び位置合わせマークに対応した溝を形成する。続
いて、これらの溝にバリアメタル２３ａ、２４ａを介し
て配線材料（Ｃｕ或いはＣｕに微量の元素（Ｓｎ、Ａ
ｇ、Ｍｇ等）を含んだ材料）２３ｂ、２４ｂを同時に埋
め込むことにより、図２（ａ）に示したような構造が得
られる。
の主面側に配線領域２３及び位置合わせマークに対応し
たパターン領域２４を形成した状態を示している。工程
について簡単に説明すると、まず半導体素子等が形成さ
れた半導体ウエハの主面側に層間絶縁膜２５及び２６を
形成し、さらに層間絶縁膜２６に配線パターンに対応し
た溝及び位置合わせマークに対応した溝を形成する。続
いて、これらの溝にバリアメタル２３ａ、２４ａを介し
て配線材料（Ｃｕ或いはＣｕに微量の元素（Ｓｎ、Ａ
ｇ、Ｍｇ等）を含んだ材料）２３ｂ、２４ｂを同時に埋
め込むことにより、図２（ａ）に示したような構造が得
られる。
【００３３】図２（ｂ）の工程では、まずチップ領域２
１を覆うようにレジストパターン２７を形成する。続い
て、レジストパターン２７をマスクとして（塩酸＋過酸
化水素水）等の薬液で処理を行うことにより、ダイシン
グライン領域２２に露出している配線材料２４ｂを除去
する。この場合、配線材料２４ｂが除去された溝パター
ン或いは溝内に残置したバリアメタル２４ａのパターン
が位置合わせマーク２８として機能することになる。
１を覆うようにレジストパターン２７を形成する。続い
て、レジストパターン２７をマスクとして（塩酸＋過酸
化水素水）等の薬液で処理を行うことにより、ダイシン
グライン領域２２に露出している配線材料２４ｂを除去
する。この場合、配線材料２４ｂが除去された溝パター
ン或いは溝内に残置したバリアメタル２４ａのパターン
が位置合わせマーク２８として機能することになる。
【００３４】なお、図２（ｂ）の工程において、ダイシ
ングライン領域２２に露出している配線材料２４ｂを除
去する代わりに、配線材料となるＣｕを不活性化する処
理を行ってもよい。例えば、過酸化水素等のＣｕ酸化剤
による薬液処理を行う、或いは酸素雰囲気中で加熱処理
を行うことにより、Ｃｕが酸化されてＣｕＯやＣｕ2Ｏ
等の拡散しにくい物質に変化する。これらの物質はチッ
プ側壁等に付着しても素子領域まで拡散することはな
い。
ングライン領域２２に露出している配線材料２４ｂを除
去する代わりに、配線材料となるＣｕを不活性化する処
理を行ってもよい。例えば、過酸化水素等のＣｕ酸化剤
による薬液処理を行う、或いは酸素雰囲気中で加熱処理
を行うことにより、Ｃｕが酸化されてＣｕＯやＣｕ2Ｏ
等の拡散しにくい物質に変化する。これらの物質はチッ
プ側壁等に付着しても素子領域まで拡散することはな
い。
【００３５】このように本実施形態では、位置合わせマ
ークに対応したパターン領域の配線材料を除去或いは不
活性化するので、ダイシングの際に位置合わせマークが
損傷を受けても配線材料となるＣｕそのものがチップに
付着することがない。したがって、Ｃｕが素子領域に拡
散して素子特性等に悪影響を与えるという問題を防止す
ることができる。
ークに対応したパターン領域の配線材料を除去或いは不
活性化するので、ダイシングの際に位置合わせマークが
損傷を受けても配線材料となるＣｕそのものがチップに
付着することがない。したがって、Ｃｕが素子領域に拡
散して素子特性等に悪影響を与えるという問題を防止す
ることができる。
【００３６】（実施形態３）図３（ａ）及び（ｂ）は、
本発明の第３の実施形態の方法を説明するための図であ
る。
本発明の第３の実施形態の方法を説明するための図であ
る。
【００３７】図３（ａ）及び（ｂ）において、３１は半
導体ウエハをダイシングすることによって得られた半導
体チップを示しており、この半導体チップ３１内には、
半導体素子や配線３２、さらには配線３２と同一の配線
材料（Ｃｕ或いはＣｕに微量の元素（Ｓｎ、Ａｇ、Ｍｇ
等）を含んだ材料）を用いて同一工程で形成された位置
合わせマーク３３が含まれている。また、ダイシングの
際に位置合わせマークを構成するＣｕが飛散することに
より、半導体チップ３１の側面にＣｕ付着物３４が付着
している。
導体ウエハをダイシングすることによって得られた半導
体チップを示しており、この半導体チップ３１内には、
半導体素子や配線３２、さらには配線３２と同一の配線
材料（Ｃｕ或いはＣｕに微量の元素（Ｓｎ、Ａｇ、Ｍｇ
等）を含んだ材料）を用いて同一工程で形成された位置
合わせマーク３３が含まれている。また、ダイシングの
際に位置合わせマークを構成するＣｕが飛散することに
より、半導体チップ３１の側面にＣｕ付着物３４が付着
している。
【００３８】本実施形態では図３（ｂ）に示すように、
ダイシングによって半導体ウエハを半導体チップ３１に
分離した後、（塩酸＋過酸化水素）等の薬液３５をチッ
プ側壁に噴射することにより、チップ側壁に付着したＣ
ｕ付着物３４を取り除くようにしている。
ダイシングによって半導体ウエハを半導体チップ３１に
分離した後、（塩酸＋過酸化水素）等の薬液３５をチッ
プ側壁に噴射することにより、チップ側壁に付着したＣ
ｕ付着物３４を取り除くようにしている。
【００３９】なお、薬液３５をチップ側壁に噴射する代
わりに、半導体チップ３１の素子形成面をアクリル樹脂
等の樹脂で覆って薬液中に浸すようにしてもよい。
わりに、半導体チップ３１の素子形成面をアクリル樹脂
等の樹脂で覆って薬液中に浸すようにしてもよい。
【００４０】また、図３（ｂ）の工程において、Ｃｕ付
着物３４を取り除く代わりに、Ｃｕ付着物３４を不活性
化する処理を行ってもよい。例えば、過酸化水素等のＣ
ｕ酸化剤による薬液処理を行うことで、Ｃｕ付着物３４
を酸化してＣｕＯやＣｕ2 Ｏに変化させ、拡散を防止す
るようにしてもよい。
着物３４を取り除く代わりに、Ｃｕ付着物３４を不活性
化する処理を行ってもよい。例えば、過酸化水素等のＣ
ｕ酸化剤による薬液処理を行うことで、Ｃｕ付着物３４
を酸化してＣｕＯやＣｕ2 Ｏに変化させ、拡散を防止す
るようにしてもよい。
【００４１】このように本実施形態では、ダイシングに
よってチップに付着したＣｕ付着物を除去或いは不活性
化するので、Ｃｕが素子領域に拡散して素子特性等に悪
影響を与えるという問題を防止することができる。
よってチップに付着したＣｕ付着物を除去或いは不活性
化するので、Ｃｕが素子領域に拡散して素子特性等に悪
影響を与えるという問題を防止することができる。
【００４２】（実施形態４）図４（ａ）及び（ｂ）は、
本発明の第４の実施形態の方法を説明するための図であ
り、半導体ウエハ（シリコンウエハ等）の一部を示した
ものであり、特にパッド近傍の断面構成を示したもので
ある。
本発明の第４の実施形態の方法を説明するための図であ
り、半導体ウエハ（シリコンウエハ等）の一部を示した
ものであり、特にパッド近傍の断面構成を示したもので
ある。
【００４３】図４（ａ）の工程について説明すると、ま
ず半導体素子や配線等が形成された半導体ウエハ４１の
主面側に層間絶縁膜４２を形成し、さらに層間絶縁膜４
２にパッド用の溝を形成するとともに、配線用の溝（図
示せず）及び位置合わせマーク用の溝（図示せず）を形
成する。続いて、これらの溝にバリアメタル４３ａ介し
て配線材料（Ｃｕ或いはＣｕに微量の元素（Ｓｎ、Ａ
ｇ、Ｍｇ等）を含んだ材料）４３ｂを同時に埋め込む。
さらに、層間絶縁膜４４及び４５を形成する。その後、
通常の従来工程では層間絶縁膜４４及び４５を開口して
パッドを露出させるが、本例では、上層側の層間絶縁膜
４５のみを開口して下層側の層間絶縁膜４４は開口しな
い。本例ではこのようにパッド領域４３の配線材料４３
ｂを層間絶縁膜４４で覆った状態でダイシングを行う
が、ダイシングによってチップ側壁にはＣｕ付着物４６
が付着する。
ず半導体素子や配線等が形成された半導体ウエハ４１の
主面側に層間絶縁膜４２を形成し、さらに層間絶縁膜４
２にパッド用の溝を形成するとともに、配線用の溝（図
示せず）及び位置合わせマーク用の溝（図示せず）を形
成する。続いて、これらの溝にバリアメタル４３ａ介し
て配線材料（Ｃｕ或いはＣｕに微量の元素（Ｓｎ、Ａ
ｇ、Ｍｇ等）を含んだ材料）４３ｂを同時に埋め込む。
さらに、層間絶縁膜４４及び４５を形成する。その後、
通常の従来工程では層間絶縁膜４４及び４５を開口して
パッドを露出させるが、本例では、上層側の層間絶縁膜
４５のみを開口して下層側の層間絶縁膜４４は開口しな
い。本例ではこのようにパッド領域４３の配線材料４３
ｂを層間絶縁膜４４で覆った状態でダイシングを行う
が、ダイシングによってチップ側壁にはＣｕ付着物４６
が付着する。
【００４４】そこで、チップ全体を（塩酸＋過酸化水
素）等の薬液中に浸すことにより、チップ側壁に付着し
たＣｕ付着物４６を取り除く。このときパッド領域４３
の配線材料４３ｂは層間絶縁膜４４で覆われているた
め、薬液におかされることはない。この薬液処理の後に
層間絶縁膜４４を開口して、パッド領域の配線材料４３
ｂを露出させることにより、図４（ｂ）に示すような構
造が得られる。
素）等の薬液中に浸すことにより、チップ側壁に付着し
たＣｕ付着物４６を取り除く。このときパッド領域４３
の配線材料４３ｂは層間絶縁膜４４で覆われているた
め、薬液におかされることはない。この薬液処理の後に
層間絶縁膜４４を開口して、パッド領域の配線材料４３
ｂを露出させることにより、図４（ｂ）に示すような構
造が得られる。
【００４５】なお、図４（ｂ）の工程において、Ｃｕ付
着物４６を取り除く代わりに、Ｃｕ付着物を不活性化す
る処理を行ってもよい。例えば、過酸化水素等のＣｕ酸
化剤による薬液処理を行うことで、Ｃｕ付着物４６を酸
化してＣｕＯやＣｕ2 Ｏ等の拡散しにくい物質に変化さ
せるようにしてもよい。この場合にも、パッド領域は層
間絶縁膜によって覆われているので、パッド領域の配線
材料は薬液におかされることはない。
着物４６を取り除く代わりに、Ｃｕ付着物を不活性化す
る処理を行ってもよい。例えば、過酸化水素等のＣｕ酸
化剤による薬液処理を行うことで、Ｃｕ付着物４６を酸
化してＣｕＯやＣｕ2 Ｏ等の拡散しにくい物質に変化さ
せるようにしてもよい。この場合にも、パッド領域は層
間絶縁膜によって覆われているので、パッド領域の配線
材料は薬液におかされることはない。
【００４６】このように本実施形態では、ダイシングに
よってチップに付着したＣｕ付着物を除去或いは不活性
化する際にパッド領域を覆っておくので、パッド領域の
配線材料が除去或いは不活性化されることを回避でき
る。
よってチップに付着したＣｕ付着物を除去或いは不活性
化する際にパッド領域を覆っておくので、パッド領域の
配線材料が除去或いは不活性化されることを回避でき
る。
【００４７】（実施形態５）図５は、本発明の第５の実
施形態の方法を説明するための図であり、半導体ウエハ
（シリコンウエハ等）の一部を示したものである。
施形態の方法を説明するための図であり、半導体ウエハ
（シリコンウエハ等）の一部を示したものである。
【００４８】図５において、５１は半導体素子や配線等
が形成された半導体ウエハ、５２は層間絶縁膜、５３は
配線、５４は位置合わせマークである。配線５３及び位
置合わせマーク５４は同一工程で形成され、これらを構
成する配線材料（Ｃｕ或いはＣｕに微量の元素（Ｓｎ、
Ａｇ、Ｍｇ等）を含んだ材料）５３ｂ、５４ｂは、それ
ぞれバリアメタル５３ａ、５４ａを介して層間絶縁膜５
２内に埋め込み形成されている。
が形成された半導体ウエハ、５２は層間絶縁膜、５３は
配線、５４は位置合わせマークである。配線５３及び位
置合わせマーク５４は同一工程で形成され、これらを構
成する配線材料（Ｃｕ或いはＣｕに微量の元素（Ｓｎ、
Ａｇ、Ｍｇ等）を含んだ材料）５３ｂ、５４ｂは、それ
ぞれバリアメタル５３ａ、５４ａを介して層間絶縁膜５
２内に埋め込み形成されている。
【００４９】本実施形態では、図に示すように、ダイシ
ングの際にダイヤモンドスクラバー５５等により半導体
ウエハ５１の裏面側（素子形成面と逆側の面側）から位
置合わせマークに達しない深さまで傷（切り溝）を付
け、この傷に沿って半導体ウエハ５１をへきかいする。
ングの際にダイヤモンドスクラバー５５等により半導体
ウエハ５１の裏面側（素子形成面と逆側の面側）から位
置合わせマークに達しない深さまで傷（切り溝）を付
け、この傷に沿って半導体ウエハ５１をへきかいする。
【００５０】通常の従来工程では、ウエハの表面側から
ダイヤモンドスクラバー５６等で傷を付けてへきかいす
るが、このときダイシングライン領域の位置合わせマー
クが損傷し、チップ側面等にＣｕが付着してしまう。本
実施形態では、ウエハの裏面にダイヤモンドスクラバー
等で傷を付けるので、位置合わせマークの損傷を抑制す
ることができる。したがって、従来のようにダイシング
の際にチップに付着したＣｕがその後の熱工程によって
素子領域に拡散するという問題を防止することができ
る。
ダイヤモンドスクラバー５６等で傷を付けてへきかいす
るが、このときダイシングライン領域の位置合わせマー
クが損傷し、チップ側面等にＣｕが付着してしまう。本
実施形態では、ウエハの裏面にダイヤモンドスクラバー
等で傷を付けるので、位置合わせマークの損傷を抑制す
ることができる。したがって、従来のようにダイシング
の際にチップに付着したＣｕがその後の熱工程によって
素子領域に拡散するという問題を防止することができ
る。
【００５１】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。
【００５２】
【発明の効果】本発明によれば、ダイシング時にチップ
に銅が付着していないようにする、或いはダイシング時
にチップに付着した銅に対して所定の処理を施すことに
より、銅が素子領域に拡散して素子特性等に悪影響を与
えることを防止することが可能となる。
に銅が付着していないようにする、或いはダイシング時
にチップに付着した銅に対して所定の処理を施すことに
より、銅が素子領域に拡散して素子特性等に悪影響を与
えることを防止することが可能となる。
【図１】本発明の第１の実施形態について示した図。
【図２】本発明の第２の実施形態について示した図。
【図３】本発明の第３の実施形態について示した図。
【図４】本発明の第４の実施形態について示した図。
【図５】本発明の第５の実施形態について示した図。
１１、２１…チップ領域 １２、２２…ダイシングライン領域 １３…切断領域 １４…実際に切断される領域 １５、２８、３３、５４…位置合わせマーク １６、２３、３２、５３…配線 ２３ａ、２４ａ、４３ａ、５３ａ、５４ａ…バリアメタ
ル ２３ｂ、２４ｂ、４３ｂ、５３ｂ、５４ｂ…配線材料 ２４…位置合わせマークに対応したパターン領域 ２５、２６、４２、４４、４５、５２…層間絶縁膜 ２７…レジストパターン ３１…半導体チップ ３４、４６…Ｃｕ付着物 ３５…薬液 ４１、５１…半導体ウエハ ４３…パッド領域 ５５…ダイヤモンドスクラバー
ル ２３ｂ、２４ｂ、４３ｂ、５３ｂ、５４ｂ…配線材料 ２４…位置合わせマークに対応したパターン領域 ２５、２６、４２、４４、４５、５２…層間絶縁膜 ２７…レジストパターン ３１…半導体チップ ３４、４６…Ｃｕ付着物 ３５…薬液 ４１、５１…半導体ウエハ ４３…パッド領域 ５５…ダイヤモンドスクラバー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梶田 明広 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 高瀬 珠生 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 金子 尚史 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 柴田 英毅 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内
Claims (7)
- 【請求項１】リソグラフィ工程の露光時に用いる位置合
わせマークを銅又は銅を主成分とした配線材料を用いて
形成する半導体装置の製造方法であって、前記位置合わ
せマーク全体をダイシングによって切断され得る切断領
域外の領域に形成することを特徴とする半導体装置の製
造方法。 - 【請求項２】前記位置合わせマーク全体を前記切断領域
外のチップ領域内に形成することを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項３】リソグラフィ工程の露光時に用いる位置合
わせマークが銅又は銅を主成分とした配線材料を用いて
形成された半導体装置であって、前記位置合わせマーク
全体がダイシングによって分離された半導体チップ内に
形成されていることを特徴とする半導体装置。 - 【請求項４】リソグラフィ工程の露光時に用いる位置合
わせマークに対応したパターン領域を銅又は銅を主成分
とした配線材料を用いて形成する半導体装置の製造方法
であって、前記配線材料を用いて前記位置合わせマーク
に対応したパターン領域を形成した後に該領域の配線材
料を除去又は不活性化する処理を行うことを特徴とする
半導体装置の製造方法。 - 【請求項５】リソグラフィ工程の露光時に用いる位置合
わせマークを銅又は銅を主成分とした配線材料を用いて
形成する半導体装置の製造方法であって、ダイシングに
よって半導体ウエハを半導体チップに分離する際に前記
位置合わせマークが形成された領域から離脱して半導体
チップに付着した前記配線材料をダイシング工程後に除
去又は不活性化することを特徴とする半導体装置の製造
方法。 - 【請求項６】リソグラフィ工程の露光時に用いる位置合
わせマークを銅又は銅を主成分とした配線材料を用いて
形成する半導体装置の製造方法であって、ダイシング工
程前に前記配線材料を用いて形成されたパッドを保護膜
で被覆する工程と、ダイシングによって半導体ウエハを
半導体チップに分離する際に前記位置合わせマークが形
成された領域から離脱して半導体チップに付着した前記
配線材料をダイシング工程後に除去又は不活性化する工
程と、この配線材料を除去又は不活性化する工程の後に
前記保護膜で被覆されたパッドを露出させる工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項７】リソグラフィ工程の露光時に用いる位置合
わせマークを銅又は銅を主成分とした配線材料を用いて
形成する半導体装置の製造方法であって、ダイシングに
よって半導体ウエハを半導体チップに分離する際の切り
溝の形成を半導体ウエハの素子形成面と逆側の面から行
うことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11055703A JP2000252236A (ja) | 1999-03-03 | 1999-03-03 | 半導体装置及びその製造方法 |
| US09/517,187 US6555925B1 (en) | 1999-03-03 | 2000-03-02 | Semiconductor device and producing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11055703A JP2000252236A (ja) | 1999-03-03 | 1999-03-03 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000252236A true JP2000252236A (ja) | 2000-09-14 |
Family
ID=13006260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11055703A Abandoned JP2000252236A (ja) | 1999-03-03 | 1999-03-03 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6555925B1 (ja) |
| JP (1) | JP2000252236A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006516824A (ja) * | 2003-01-27 | 2006-07-06 | フリースケール セミコンダクター インコーポレイテッド | ウエハ・スクライブ領域の金属低減 |
| JP2010128367A (ja) * | 2008-11-28 | 2010-06-10 | Fujitsu Microelectronics Ltd | レチクルレイアウトデータ作成方法及びレチクルレイアウトデータ作成装置 |
| WO2020255944A1 (ja) * | 2019-06-17 | 2020-12-24 | ローム株式会社 | ＳｉＣ半導体装置およびその製造方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003003798A1 (en) * | 2001-06-29 | 2003-01-09 | Toray Engineering Co., Ltd. | Joining method using anisotropic conductive adhesive |
| DE10157058A1 (de) * | 2001-11-21 | 2003-06-05 | Infineon Technologies Ag | Justiermarke für Halbleiterscheiben und Verfahren zur Herstellung einer solchen Justiermarke |
| JP3642765B2 (ja) * | 2002-04-19 | 2005-04-27 | 沖電気工業株式会社 | 半導体装置、その製造方法、及び半導体装置の位置測定方法 |
| US6979526B2 (en) * | 2002-06-03 | 2005-12-27 | Infineon Technologies Ag | Lithography alignment and overlay measurement marks formed by resist mask blocking for MRAMs |
| US6858441B2 (en) * | 2002-09-04 | 2005-02-22 | Infineon Technologies Ag | MRAM MTJ stack to conductive line alignment method |
| DE10258420B4 (de) * | 2002-12-13 | 2007-03-01 | Infineon Technologies Ag | Verfahren zur Herstellung einer Halbleiterspeichereinrichtung mit Charge-trapping-Speicherzellen und vergrabenen Bitleitungen |
| DE102004014676B4 (de) * | 2004-03-25 | 2009-05-14 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Schaltungsanordnung mit Hilfsvertiefung, insbesondere mit Ausrichtmarken, und integrierte Schaltungsanordnung |
| US7223612B2 (en) * | 2004-07-26 | 2007-05-29 | Infineon Technologies Ag | Alignment of MTJ stack to conductive lines in the absence of topography |
| US7442624B2 (en) * | 2004-08-02 | 2008-10-28 | Infineon Technologies Ag | Deep alignment marks on edge chips for subsequent alignment of opaque layers |
| JP4885123B2 (ja) * | 2005-03-25 | 2012-02-29 | シャープ株式会社 | 半導体装置及びその製造方法 |
| JP4378387B2 (ja) * | 2007-02-27 | 2009-12-02 | Ｏｋｉセミコンダクタ株式会社 | 半導体パッケージ及びその製造方法 |
| US9076798B2 (en) * | 2009-05-11 | 2015-07-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dicing structures for semiconductor substrates and methods of fabrication thereof |
| US9355964B2 (en) * | 2014-03-10 | 2016-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming alignment marks and structure of same |
| CN112071824B (zh) * | 2020-09-18 | 2023-04-18 | 上海华虹宏力半导体制造有限公司 | 光栅器件掩膜版及制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2897248B2 (ja) * | 1989-04-18 | 1999-05-31 | 富士通株式会社 | 半導体装置の製造方法 |
| JP3034428B2 (ja) * | 1993-06-22 | 2000-04-17 | 株式会社東芝 | 半導体装置及びその製造方法並びにアライメント方法 |
-
1999
- 1999-03-03 JP JP11055703A patent/JP2000252236A/ja not_active Abandoned
-
2000
- 2000-03-02 US US09/517,187 patent/US6555925B1/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006516824A (ja) * | 2003-01-27 | 2006-07-06 | フリースケール セミコンダクター インコーポレイテッド | ウエハ・スクライブ領域の金属低減 |
| JP2010128367A (ja) * | 2008-11-28 | 2010-06-10 | Fujitsu Microelectronics Ltd | レチクルレイアウトデータ作成方法及びレチクルレイアウトデータ作成装置 |
| WO2020255944A1 (ja) * | 2019-06-17 | 2020-12-24 | ローム株式会社 | ＳｉＣ半導体装置およびその製造方法 |
| JPWO2020255944A1 (ja) * | 2019-06-17 | 2021-11-25 | ローム株式会社 | ＳｉＣ半導体装置およびその製造方法 |
| JP7228040B2 (ja) | 2019-06-17 | 2023-02-22 | ローム株式会社 | ＳｉＣ半導体装置およびその製造方法 |
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| Publication number | Publication date |
|---|---|
| US6555925B1 (en) | 2003-04-29 |
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