JP7228040B2 - ＳｉＣ半導体装置およびその製造方法 - Google Patents

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Description

本発明は、ＳｉＣ半導体装置およびその製造方法に関する。
近年、レーザ照射劈開法を用いたＳｉＣ半導体装置の製造方法が注目されている。レーザ照射劈開法では、ＳｉＣウエハにレーザ光が照射された後、レーザ光が照射された部分に沿ってＳｉＣウエハが劈開される。この方法によれば、ＳｉＣウエハを容易に切断できるので、製造時間を短縮できる。
一方、ＳｉＣ半導体装置の製造方法では、ＳｉＣウエハの任意の領域にＰＣＭ（Process Control Monitor）と称されるモニタパターンが形成される。モニタパターンによれば、当該モニタパターンの物理的特性および電気的特性に基づいて、ＳｉＣウエハで実施される各工程の適否を間接的に評価できる。物理的特性は、たとえば、モニタパターンに形成された構造物の寸法である。電気的特性は、たとえば、モニタパターンに形成された半導体領域等の抵抗値や容量値である。
特許文献１は、レーザ照射領域（切断予定ライン）と重なる位置に集中配置されたアクセサリパターン（モニタパターン）を備えたＳｉＣウエハを用いたＳｉＣ半導体装置の製造方法を開示している。
特開２０１６－１３４４２７号公報
特許文献１に係るＳｉＣウエハでは、モニタパターンによってレーザ光が遮蔽されるため、モニタパターンによって隠蔽された領域に改質領域が存在しない非改質部が形成される。ＳｉＣウエハの劈開工程では、モニタパターンの直下の非改質部において原子配列（ＳｉＣの結晶構造）を保持する力が働く。その結果、ＳｉＣウエハの劈開部にモニタパターンを起点とする蛇行が形成される。
本発明の一実施形態は、モニタパターンに起因する形状不良を抑制できるＳｉＣ半導体装置の製造方法を提供する。本発明の一実施形態は、アクセサリパターンに起因する形状不良が抑制された構造を有するＳｉＣ半導体装置を提供する。
本発明の一実施形態は、主面を有し、ＳｉＣ単結晶からなるＳｉＣウエハを用意する工程と、機能デバイスが形成される第１チップ領域、および、前記第１チップ領域のプロセス管理を行うモニタパターンが形成される第２チップ領域を含む複数のチップ領域を区画する切断予定ラインを前記主面に設定する工程と、前記切断予定ラインを露出させるように複数の前記チップ領域をそれぞれ被覆し、前記機能デバイスの一部および前記モニタパターンの一部をそれぞれ形成する複数の主面電極を前記主面の上に形成する工程と、複数の前記主面電極から露出する前記切断予定ラインにレーザ光を照射し、ＳｉＣ単結晶とは異なる性質に改質した改質領域を形成する工程と、前記改質領域を起点に前記ＳｉＣウエハを劈開する工程と、を含む、ＳｉＣ半導体装置の製造方法を提供する。
このＳｉＣ半導体装置の製造方法によれば、モニタパターンに起因する形状不良を抑制できる。また、このＳｉＣ半導体装置の製造方法によれば、モニタパターンに起因する形状不良が抑制された構造を有するＳｉＣ半導体装置を製造し、提供できる。
本発明の一実施形態は、平面視において四角形状にそれぞれ形成された第１主面および第２主面、ならびに、前記第１主面および前記第２主面をそれぞれ接続し、劈開面からそれぞれなる４つの側面を有するＳｉＣチップと、各前記側面に形成され、ＳｉＣ単結晶とは異なる性質に改質された改質領域と、平面視において各前記側面から内方に間隔を空けて前記第１主面の周縁部に形成されたアクセサリパターンとしてのアライメントパターンと、各前記側面から内方に間隔を空けて前記第１主面の上に形成され、平面視において前記アライメントパターンを露出させる主面電極と、各前記側面から内方に間隔を空けて前記第１主面の上に形成され、前記主面電極を部分的に被覆し、平面視において前記側面との間で前記アライメントパターンを露出させるダイシングストリートを区画する絶縁層と、を含み、平面視において前記ダイシングストリート内に位置する前記第１主面の周縁部には、前記アライメントパターン以外のアクセサリパターンは形成されていない、ＳｉＣ半導体装置を提供する。
この構造によれば、アクセサリパターンに起因する形状不良が抑制された構造を有するＳｉＣ半導体装置を提供できる。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、４Ｈ－ＳｉＣ単結晶の単位セルを示す図である。 図２は、図１に示す単位セルのシリコン面を示す平面図である。 図３は、本発明の第１実施形態に係るＳｉＣ半導体装置の斜視図である。 図４は、図３に示すＳｉＣ半導体装置を別の方向から見た斜視図である。 図５は、図３に示すＳｉＣ半導体装置の平面図である。 図６は、図３に示すVI-VI線に沿う断面図である。 図７は、図３に示す領域VIIの拡大図である。 図８は、図７に示すVIII-VIII線に沿う断面図である。 図９は、図３に示すＳｉＣ半導体装置の製造に用いられるＳｉＣウエハを示す図である。 図１０Ａは、ＳｉＣウエハの一部の領域を示す断面図であって、図３に示すＳｉＣ半導体装置の製造方法の一例を示している。 図１０Ｂは、図１０Ａの後の工程を示す断面図である。 図１０Ｃは、図１０Ｂの後の工程を示す断面図である。 図１０Ｄは、図１０Ｃの後の工程を示す断面図である。 図１０Ｅは、図１０Ｄの後の工程を示す断面図である。 図１０Ｆは、図１０Ｅの後の工程を示す断面図である。 図１０Ｇは、図１０Ｆの後の工程を示す断面図である。 図１０Ｈは、図１０Ｇの後の工程を示す断面図である。 図１０Ｉは、図１０Ｈの後の工程を示す断面図である。 図１０Ｊは、図１０Ｉの後の工程を示す断面図である。 図１０Ｋは、図１０Ｊの後の工程を示す断面図である。 図１０Ｌは、図１０Ｋの後の工程を示す断面図である。 図１０Ｍは、図１０Ｌの後の工程を示す断面図である。 図１０Ｎは、図１０Ｍの後の工程を示す断面図である。 図１０Ｏは、図１０Ｎの後の工程を示す断面図である。 図１０Ｐは、図１０Ｏの後の工程を示す断面図である。 図１１Ａは、ＳｉＣウエハの一部の領域を示す平面図であって、図３に示すＳｉＣ半導体装置の製造方法の一例を示している。 図１１Ｂは、図１１Ａの後の工程を示す平面図である。 図１１Ｃは、図１１Ｂの後の工程を示す平面図である。 図１１Ｄは、図１１Ｃの後の工程を示す平面図である。 図１１Ｅは、図１１Ｄの後の工程を示す平面図である。 図１１Ｆは、図１１Ｅの後の工程を示す平面図である。 図１１Ｇは、図１１Ｆの後の工程を示す平面図である。 図１１Ｈは、図１１Ｇの後の工程を示す平面図である。 図１１Ｉは、図１１Ｈの後の工程を示す平面図である。 図１１Ｊは、図１１Ｉの後の工程を示す平面図である。 図１１Ｋは、図１１Ｊの後の工程を示す平面図である。 図１１Ｌは、図１１Ｋの後の工程を示す平面図である。 図１１Ｍは、図１１Ｌの後の工程を示す平面図である。 図１１Ｎは、図１１Ｍの後の工程を示す平面図である。 図１１Ｏは、図１１Ｎの後の工程を示す平面図である。 図１１Ｐは、図１１Ｏの後の工程を示す平面図である。 図１２は、参考例に係るＳｉＣウエハの劈開部を示す拡大平面図である。 図１３は、本発明の第２実施形態に係るＳｉＣ半導体装置を示す平面図である。 図１４は、図１３示す領域XIVの内部構造を示す拡大平面図である。 図１５は、図１４に示すXV-XV線に沿う断面図である。
図１は、４Ｈ－ＳｉＣ単結晶の単位セル（以下、単に「単位セル」という。）を示す図である。図２は、図１に示す単位セルのシリコン面を示す平面図である。
本発明の実施形態では、六方晶からなるＳｉＣ単結晶の一例として４Ｈ－ＳｉＣ単結晶が適用された例について説明する。六方晶からなるＳｉＣ単結晶は、原子配列の周期に応じて、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶および６Ｈ－ＳｉＣ単結晶を含む複数種のポリタイプを有している。本発明の実施形態は、４Ｈ－ＳｉＣ単結晶以外のポリタイプを除外するものではない。
図１および図２を参照して、単位セルは、１つのＳｉ原子に対して４つのＣ原子が四面体配列の関係で結合された四面体構造を含む。単位セルは、四面体構造が４層周期で積層された原子配列を有している。単位セルは、六角形のシリコン面、六角形のカーボン面、ならびに、シリコン面およびカーボン面を接続する６つの側面を有する六角柱構造を有している。
シリコン面は、Ｓｉ原子によって終端された終端面である。シリコン面では、六角形の６つの頂点に１つのＳｉ原子がそれぞれ位置し、六角形の中心に１つのＳｉ原子が位置している。カーボン面は、Ｃ原子によって終端された終端面である。カーボン面では、六角形の６つの頂点に１つのＣ原子がそれぞれ位置し、六角形の中心に１つのＣ原子が位置している。
単位セルの結晶面は、ａ１軸、ａ２軸、ａ３軸およびｃ軸を含む４つの座標軸（ａ１、ａ２、ａ３、ｃ）によって定義される。４つの座標軸のうちのａ３の値は、－（ａ１＋ａ２）の値をとる。以下、シリコン面を基準に、４Ｈ－ＳｉＣ単結晶の構造を説明する。
ａ１軸、ａ２軸およびａ３軸は、シリコン面をｃ軸から見た平面視において、中心に位置するＳｉ原子を基準に、最近接するＳｉ原子の配列方向（以下、単に「最近接原子方向」という。）に沿ってそれぞれ設定されている。ａ１軸、ａ２軸およびａ３軸は、それぞれ、Ｓｉ原子の配列に倣って１２０°ずつ角度をずらして設定されている。
ｃ軸は、中心に位置するＳｉ原子を基準に、シリコン面の法線方向に設定されている。シリコン面は、（０００１）面である。カーボン面は、（０００－１）面である。六角柱の側面は、シリコン面をｃ軸から見た平面視において、最近接原子方向に沿う６つの結晶面を含む。六角柱の側面は、具体的には、最近接する複数のＳｉ原子をそれぞれ有する６つの結晶面を含む。
単位セルの側面は、シリコン面をｃ軸から見た平面視において、ａ１軸の先端から時計回りに（１－１００）面、（０－１１０）面、（－１０１０）面、（－１１００）面、（０１－１０）面および（１０－１０）面を含む。
単位セルにおいて中心を通過しない対角面は、シリコン面をｃ軸から見た平面視において最近接原子方向の交差方向に沿う６つの結晶面を含む。中心に位置するＳｉ原子を基準に見たとき、最近接原子方向の交差方向は、最近接原子方向の直交方向となる。六角柱において中心を通過しない対角面は、具体的には、最近接しない複数のＳｉ原子をそれぞれ有する６つの結晶面を含む。
単位セルにおいて中心を通らない対角面は、シリコン面をｃ軸から見た平面視において、（１１－２０）面、（１－２１０）面、（－２１１０）面、（－１－１２０）面、（－１２－１０）面および（２－１－１０）面を含む。
単位セルの結晶方向は、結晶面の法線方向によって定義される。（１－１００）面の法線方向は［１－１００］方向である。（０－１１０）面の法線方向は［０－１１０］方向である。（－１０１０）面の法線方向は［－１０１０］方向である。（－１１００）面の法線方向は［－１１００］方向である。（０１－１０）面の法線方向は［０１－１０］方向である。（１０－１０）面の法線方向は［１０－１０］方向である。
（１１－２０）面の法線方向は［１１－２０］方向である。（１－２１０）面の法線方向は［１－２１０］方向である。（－２１１０）面の法線方向は［－２１１０］方向である。（－１－１２０）面の法線方向は［－１－１２０］方向である。（－１２－１０）面の法線方向は［－１２－１０］方向である。（２－１－１０）面の法線方向は［２－１－１０］方向である。
六方晶は６回対称であり、６０°毎に等価な結晶面および等価な結晶方向を有している。たとえば、（１－１００）面、（０－１１０）面、（－１０１０）面、（－１１００）面、（０１－１０）面および（１０－１０）面は、等価な結晶面を形成している。また、（１１－２０）面、（１－２１０）面、（－２１１０）面、（－１－１２０）面、（－１２－１０）面および（２－１－１０）面は、等価な結晶面を形成している。
また、［１－１００］方向、［０－１１０］方向、［－１０１０］方向、［－１１００］方向、［０１－１０］方向および［１０－１０］方向は、等価な結晶方向を形成している。また、［１１－２０］方向、［１－２１０］方向、［－２１１０］方向、［－１－１２０］方向、［－１２－１０］方向および［２－１－１０］方向は、等価な結晶方向を形成している。
［０００１］方向および［０００－１］方向は、ｃ軸と称される。（０００１）面および（０００－１）面は、ｃ面と称される。［１１－２０］方向および［－１－１２０］方向は、ａ軸と称される。（１１－２０）面および（－１－１２０）面は、ａ面と称される。［１－１００］方向および［－１１００］方向は、ｍ軸と称される。（１－１００）面および（－１１００）面は、ｍ面と称される。
図３は、本発明の第１実施形態に係るＳｉＣ半導体装置１の斜視図である。図４は、図３に示すＳｉＣ半導体装置１を別の方向から見た斜視図である。図５は、図３に示すＳｉＣ半導体装置１の平面図である。図６は、図３に示すVI-VI線に沿う断面図である。図７は、図３に示す領域VIIの拡大図である。図８は、図７に示すVIII-VIII線に沿う断面図である。
図３～図８を参照して、ＳｉＣ半導体装置１は、４Ｈ－ＳｉＣ単結晶からなるＳｉＣチップ２を含む。ＳｉＣチップ２は、直方体形状に形成されている。ＳｉＣチップ２は、４０μｍ以上３００μｍ以下の厚さＴＣを有していてもよい。厚さＴＣは、４０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、１５０μｍ以上２００μｍ以下、２００μｍ以上２５０μｍ以下、または、２５０μｍ以上３００μｍ以下であってもよい。厚さＴＣは、６０μｍ以上１５０μｍ以下であることが好ましい。
ＳｉＣチップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する４つの側面５Ａ、５Ｂ、５Ｃ、５Ｄを有している。側面５Ａ～５Ｄは、第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄを含む。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状にそれぞれ形成されている。第１主面３および第２主面４は、平面視において長方形状に形成されていてもよい。
第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面に面している。第１主面３は、ＳｉＣ単結晶のシリコン面に面している。第２主面４は、ＳｉＣ単結晶のカーボン面に面している。第１主面３および第２主面４は、ｃ面に対してオフ方向に所定の角度で傾斜したオフ角を有していてもよい。オフ方向は、ＳｉＣ単結晶のａ軸方向であることが好ましい。オフ角を有する場合、ＳｉＣ単結晶のｃ軸は、法線方向Ｚに対してオフ角分だけ傾斜する。オフ角は、０°を超えて１０°以下であってもよい。
オフ角は、０°以上６°以下であってもよい。オフ角は、０°以上２°以下、２°以上４°以下、または、４°以上６°以下であってもよい。オフ角は、０°を超えて４．５°以下であることが好ましい。オフ角は、３°以上４．５°以下であってもよい。この場合、オフ角は、３°以上３．５°以下、または、３．５°以上４°以下であることが好ましい。オフ角は、１．５°以上３°以下であってもよい。この場合、オフ角は、１．５°以上２°以下、または、２°以上２．５°以下であることが好ましい。
第２主面４は、研削痕およびアニール痕（具体的にはレーザ照射痕）のいずれか一方または双方を有する粗面からなっていてもよい。アニール痕は、非晶質化したＳｉＣ、および／または、金属とシリサイド化（合金化）したＳｉＣ（具体的にはＳｉ）を含んでいてもよい。第２主面４は、少なくともアニール痕を有するオーミック面からなることが好ましい。
側面５Ａ～５Ｄは、劈開面からそれぞれなる。第１側面５Ａおよび第２側面５Ｂは、第１方向Ｘに延び、第１方向Ｘに交差する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第２方向Ｙは、具体的には、第１方向Ｘに直交している。第１方向Ｘは、ｍ軸方向である。第２方向Ｙは、ａ軸方向である。したがって、第１側面５Ａおよび第２側面５Ｂは、ＳｉＣ単結晶のａ面によって形成されている。また、第３側面５Ｃおよび第４側面５Ｄは、ＳｉＣ単結晶のｍ面によって形成されている。
第１側面５Ａおよび第２側面５Ｂは、法線方向Ｚを基準にしたとき、法線方向Ｚに対してＳｉＣ単結晶のｃ軸方向に向けて傾斜した傾斜面を形成していてもよい。第１側面５Ａおよび第２側面５Ｂは、法線方向Ｚを０°としたとき、法線方向Ｚに対してオフ角に応じた角度で傾斜していてもよい。オフ角に応じた角度は、オフ角と等しくてもよいし、０°を超えてオフ角未満の角度であってもよい。一方、第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙ（ａ軸方向）および法線方向Ｚに平面的に延びている。第３側面５Ｃおよび第４側面５Ｄは、具体的には、第１主面３および第２主面４に対して略垂直に形成されている。
各側面５Ａ～５Ｄの長さは、０．１ｍｍ以上１５ｍｍ以下であってもよい。各側面５Ａ～５Ｄの長さは、０．１ｍｍ以上１ｍｍ以下、１ｍｍ以上５ｍｍ以下、５ｍｍ以上１０ｍｍ以下、または、１０ｍｍ以上１５ｍｍ以下であってもよい。各側面５Ａ～５Ｄの最大蛇行幅（絶対値）は、１０μｍ以下である。各側面５Ａ～５Ｄの最大蛇行幅は、具体的には、５μｍ以下である。各側面５Ａ～５Ｄの最大蛇行幅は、平面視において、各側面５Ａ～５Ｄの法線方向に関して、ＳｉＣチップ２の外側に向けて最も隆起した箇所およびＳｉＣチップ２の内側に向けて最も窪んだ箇所の間の距離で定義される。
ＳｉＣチップ２は、この形態では、第２主面４側から第１主面３側にこの順に形成されたｎ＋型のＳｉＣ基板６およびｎ型のＳｉＣエピタキシャル層７を含む積層構造を有している。ＳｉＣ基板６は、第２主面４および側面５Ａ～５Ｄの一部を形成している。ＳｉＣエピタキシャル層７は、第１主面３および側面５Ａ～５Ｄの一部を形成している。
ＳｉＣ基板６のｎ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。ＳｉＣ基板６は、４０μｍ以上２５０μｍ以下の厚さを有していてもよい。ＳｉＣ基板６の厚さは、４０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、１５０μｍ以上２００μｍ以下、または、２００μｍ以上２５０μｍ以下であってもよい。ＳｉＣ基板６の厚さは、４０μｍ以上１５０μｍ以下であることが好ましい。ＳｉＣ基板６を薄化することにより、ＳｉＣ基板６の抵抗値を低減できる。
ＳｉＣエピタキシャル層７は、ＳｉＣ基板６のｎ型不純物濃度未満のｎ型不純物濃度を有している。ＳｉＣエピタキシャル層７のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。ＳｉＣエピタキシャル層７は、ＳｉＣ基板６の厚さ未満の厚さを有していてもよい。ＳｉＣエピタキシャル層７の厚さは、１μｍ以上５０μｍ以下であってもよい。ＳｉＣエピタキシャル層７の厚さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。ＳｉＣエピタキシャル層７の厚さは、５μｍ以上１５μｍ以下であることが好ましい。
図３および図４を参照して、ＳｉＣ半導体装置１は、側面５Ａ～５Ｄにそれぞれ形成された複数の改質領域８Ａ、８Ｂ、８Ｃ、８Ｄを含む。複数の改質領域８Ａ～８Ｄは、第１改質領域８Ａ、第２改質領域８Ｂ、第３改質領域８Ｃおよび第４改質領域８Ｄを含む。
改質領域８Ａ～８Ｄは、ＳｉＣ単結晶において側面５Ａ～５Ｄを形成する部分がＳｉＣ単結晶とは異なる性質に改質された領域である。改質領域８Ａ～８Ｄは、密度、屈折率もしくは機械的強度（結晶強度）、または、その他の物理的特性がＳｉＣ単結晶とは異なる性質に改質された領域である。
改質領域８Ａ～８Ｄは、溶融再硬化層、欠陥層、絶縁破壊層および屈折率変化層のうちの少なくとも１つの層を含んでいてもよい。溶融再硬化層は、ＳｉＣ単結晶の一部が溶融した後再度硬化した層である。欠陥層は、ＳｉＣ単結晶に形成された空孔や亀裂等を含む層である。絶縁破壊層は、ＳｉＣ単結晶の一部が絶縁破壊した層である。屈折率変化層は、ＳｉＣ単結晶の一部がＳｉＣ単結晶とは異なる屈折率に変化した層である。
複数の改質領域８Ａ～８Ｄは、第１主面３から第２主面４側に間隔を空けて側面５Ａ～５Ｄにそれぞれ形成されている。複数の改質領域８Ａ～８Ｄは、第２主面４から第１主面３側に間隔を空けて側面５Ａ～５Ｄにそれぞれ形成されている。
複数の改質領域８Ａ～８Ｄは、ＳｉＣ基板６に形成されていることが好ましい。複数の改質領域８Ａ～８Ｄは、ＳｉＣエピタキシャル層７から第２主面４側に間隔を空けてＳｉＣ基板６に形成されていることがさらに好ましい。これにより、複数の改質領域８Ａ～８Ｄに起因するＳｉＣエピタキシャル層７の物理的性質および電気的性質の変動を抑制できる。つまり、ＳｉＣエピタキシャル層７に機能デバイスを適切に形成できる。
第１～第４改質領域８Ａ～８Ｄは、この形態では、側面５Ａ～５Ｄに複数段（この形態では４段）ずつ形成されている。第１～第４改質領域８Ａ～８Ｄの段数は、法線方向Ｚに関して側面５Ａ～５Ｄに存する第１～第４改質領域８Ａ～８Ｄの本数である。
第１～第４改質領域８Ａ～８Ｄの段数は、ＳｉＣチップ２の厚さＴＣに応じて調整される。とりわけ、１５０μｍ以下の厚さＴＣを有するＳｉＣチップ２によれば、ＳｉＣチップ２の劈開厚を低減できるため、第１～第４改質領域８Ａ～８Ｄの段数を少なくできる。この場合、工数を削減できるから、生産性を向上させることができる。ＳｉＣチップ２の厚さＴＣを小さくすることは、ＳｉＣチップ２の抵抗値を低減する上でも有効である。
複数の第１改質領域８Ａは、第１側面５Ａにおいて、法線方向Ｚに間隔を空けて形成され、第１方向Ｘ（ｍ軸方向）に延びる帯状にそれぞれ形成されている。複数の第１改質領域８Ａは、第３側面５Ｃ側の角部から第４側面５Ｄ側の角部までそれぞれ延びている。
各第１改質領域８Ａは、複数の第１改質部分９Ａを含む。各第１改質部分９Ａは、レーザ光の照射によって形成されたレーザ照射痕である。複数の第１改質部分９Ａは、法線方向Ｚに延びるライン状にそれぞれ形成され、第１方向Ｘ（ｍ軸方向）に間隔を空けて形成されている。複数の第１改質部分９Ａは、点状にそれぞれ形成されていてもよい。複数の第１改質部分９Ａを第１方向Ｘ（ｍ軸方向）に結ぶ帯状の領域によって１つの第１改質領域８Ａが形成されている。複数の第１改質部分９Ａは、この形態では、第１方向Ｘ（ｍ軸方向）および法線方向Ｚに間隔を空けて行列状に形成され、第１方向Ｘ（ｍ軸方向）および法線方向Ｚに互いに対向している。
複数の第２改質領域８Ｂは、第２側面５Ｂにおいて、法線方向Ｚに間隔を空けて形成され、第１方向Ｘ（ｍ軸方向）に延びる帯状にそれぞれ形成されている。複数の第２改質領域８Ｂは、第３側面５Ｃ側の角部から第４側面５Ｄ側の角部までそれぞれ延びている。
各第２改質領域８Ｂは、複数の第２改質部分９Ｂを含む。各第２改質部分９Ｂは、レーザ光の照射によって形成されたレーザ照射痕である。複数の第２改質部分９Ｂは、法線方向Ｚに延びるライン状にそれぞれ形成され、第１方向Ｘ（ｍ軸方向）に間隔を空けて形成されている。複数の第２改質部分９Ｂは、点状にそれぞれ形成されていてもよい。複数の第２改質部分９Ｂを第１方向Ｘ（ｍ軸方向）に結ぶ帯状の領域によって１つの第２改質領域８Ｂが形成されている。複数の第２改質部分９Ｂは、この形態では、第１方向Ｘ（ｍ軸方向）および法線方向Ｚに間隔を空けて行列状に形成され、第１方向Ｘ（ｍ軸方向）および法線方向Ｚに互いに対向している。
複数の第３改質領域８Ｃは、第３側面５Ｃにおいて、法線方向Ｚに間隔を空けて形成され、第２方向Ｙ（ａ軸方向）に延びる帯状にそれぞれ形成されている。複数の第３改質領域８Ｃは、第１側面５Ａ側の角部から第２側面５Ｂ側の角部までそれぞれ延びている。
各第３改質領域８Ｃは、第１側面５Ａおよび第３側面５Ｃを接続する角部において、各第１改質領域８Ａに連なっていてもよい。各第３改質領域８Ｃは、第１側面５Ａおよび第３側面５Ｃを接続する角部において、各第１改質領域８Ａから間隔を空けて形成されていてもよい。各第３改質領域８Ｃは、第２側面５Ｂおよび第３側面５Ｃを接続する角部において、各第２改質領域８Ｂに連なっていてもよい。各第３改質領域８Ｃは、第２側面５Ｂおよび第３側面５Ｃを接続する角部において、各第２改質領域８Ｂから間隔を空けて形成されていてもよい。
各第３改質領域８Ｃは、複数の第３改質部分９Ｃを含む。各第３改質部分９Ｃは、レーザ光の照射によって形成されたレーザ照射痕である。複数の第３改質部分９Ｃは、法線方向Ｚに延びるライン状にそれぞれ形成され、第２方向Ｙ（ａ軸方向）に間隔を空けて形成されている。複数の第３改質部分９Ｃは、点状にそれぞれ形成されていてもよい。複数の第３改質部分９Ｃを第２方向Ｙ（ａ軸方向）に結ぶ帯状の領域によって１つの第３改質領域８Ｃが形成されている。複数の第３改質部分９Ｃは、この形態では、第２方向Ｙ（ａ軸方向）および法線方向Ｚに間隔を空けて行列状に形成され、第２方向Ｙ（ａ軸方向）および法線方向Ｚに互いに対向している。
複数の第４改質領域８Ｄは、第４側面５Ｄにおいて、法線方向Ｚに間隔を空けて形成され、第２方向Ｙ（ａ軸方向）に延びる帯状にそれぞれ形成されている。複数の第４改質領域８Ｄは、第１側面５Ａ側の角部から第２側面５Ｂ側の角部までそれぞれ延びている。
各第４改質領域８Ｄは、第１側面５Ａおよび第４側面５Ｄを接続する角部において、各第１改質領域８Ａに連なっていてもよい。各第４改質領域８Ｄは、第１側面５Ａおよび第４側面５Ｄを接続する角部において、各第１改質領域８Ａから間隔を空けて形成されていてもよい。各第４改質領域８Ｄは、第２側面５Ｂおよび第４側面５Ｄを接続する角部において、各第２改質領域８Ｂに連なっていてもよい。各第４改質領域８Ｄは、第２側面５Ｂおよび第４側面５Ｄを接続する角部において、各第２改質領域８Ｂから間隔を空けて形成されていてもよい。
各第４改質領域８Ｄは、複数の第４改質部分９Ｄを含む。各第４改質部分９Ｄは、レーザ光の照射によって形成されたレーザ照射痕である。複数の第４改質部分９Ｄは、法線方向Ｚに延びるライン状にそれぞれ形成され、第２方向Ｙ（ａ軸方向）に間隔を空けて形成されている。複数の第４改質部分９Ｄは、点状にそれぞれ形成されていてもよい。複数の第４改質部分９Ｄを第２方向Ｙ（ａ軸方向）に結ぶ帯状の領域によって１つの第４改質領域８Ｄが形成されている。複数の第４改質部分９Ｄは、この形態では、第２方向Ｙ（ａ軸方向）および法線方向Ｚに間隔を空けて行列状に形成され、第２方向Ｙ（ａ軸方向）および法線方向Ｚに互いに対向している。
第１～第４改質領域８Ａ～８Ｄは、互いに等しい深さ位置に形成されていてもよいし、互いに異なる深さ位置に形成されていてもよい。第１～第４改質領域８Ａ～８Ｄは、ＳｉＣチップ２の角部で連なることにより、側面５Ａ～５Ｄを連続的に延びる１つのリング状に形成されていてもよい。
側面５Ａ～５Ｄの改質割合は、必ずしも一致している必要はない。側面５Ａ～５Ｄの改質割合は、互いに等しくてもよいし、互いに異なっていてもよい。側面５Ａ～５Ｄの改質割合は、第１～第４改質領域８Ａ～８Ｄ（第１～第４改質部分９Ａ～９Ｄ）の総数や総面積等によって調整できる。
ＳｉＣ単結晶のｍ面からなる第３側面５Ｃ（第４側面５Ｄ）は、Ｓｉの最近接原子方向に沿って延びていることから、ＳｉＣ単結晶のａ面からなる第１側面５Ａ（第２側面５Ｂ）よりも劈開しやすい性質を有している。したがって、第３側面５Ｃ（第４側面５Ｄ）の改質割合は、第１側面５Ａ（第２側面５Ｂ）の改質割合未満であってもよい。
第３側面５Ｃ（第４側面５Ｄ）において隣り合う複数の第３改質領域８Ｃ（第４改質領域８Ｄ）の間隔は、第１側面５Ａ（第２側面５Ｂ）において隣り合う複数の第１改質領域８Ａ（第２改質領域８Ｂ）の間隔未満であってもよい。第３側面５Ｃ（第４側面５Ｄ）の第３改質領域８Ｃ（第４改質領域８Ｄ）の段数は、第１側面５Ａ（第２側面５Ｂ）の第１改質領域８Ａ（第２改質領域８Ｂ）の段数未満であってもよい。第３側面５Ｃ（第４側面５Ｄ）の第３改質領域８Ｃ（第４改質領域８Ｄ）の厚さ（幅）は、第１側面５Ａ（第２側面５Ｂ）の第１改質領域８Ａ（第２改質領域８Ｂ）の厚さ（幅）よりも小さくてもよい。
ＳｉＣチップ２は、アクティブ領域１０および外側領域１１を含む。アクティブ領域１０は、機能デバイスの一例としてのＳＢＤ（Schottky Barrier Diode）１２を含む領域である。アクティブ領域１０は、平面視において側面５Ａ～５Ｄから内方に間隔を空けてＳｉＣチップ２の中央部に形成されている。アクティブ領域１０は、平面視において側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
外側領域１１は、アクティブ領域１０の外側の領域である。外側領域１１は、側面５Ａ～５Ｄおよびアクティブ領域１０の間の領域に形成されている。外側領域１１は、平面視においてアクティブ領域１０を取り囲む環状（具体的には無端状）に形成されている。
図６を参照して、ＳｉＣ半導体装置１は、アクティブ領域１０において第１主面３の表層部に形成されたｎ型のダイオード領域１３を含む。ダイオード領域１３は、第１主面３の中央部に形成されている。ダイオード領域１３の平面形状は任意である。ダイオード領域１３は、平面視において側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されていてもよい。
ダイオード領域１３は、この形態では、ＳｉＣエピタキシャル層７の一部を利用して形成されている。ダイオード領域１３のｎ型不純物濃度は、ＳｉＣエピタキシャル層７のｎ型不純物濃度と等しい。ダイオード領域１３のｎ型不純物濃度は、ＳｉＣエピタキシャル層７のｎ型不純物濃度を超えていてもよい。この場合、ダイオード領域１３は、ＳｉＣエピタキシャル層７の表層部に対するｎ型不純物の導入によって形成される。
外側領域１１において第１主面３の表層部には、ｐ型不純物を含むガード領域１４が形成されている。ガード領域１４のｐ型不純物は、活性化されていなくてもよいし、活性化されていてもよい。ガード領域１４は、平面視においてダイオード領域１３に沿って延びる帯状に形成されている。ガード領域１４は、具体的には、平面視においてダイオード領域１３を取り囲む環状（具体的には無端状）に形成されている。これにより、ガード領域１４は、ガードリング領域として形成されている。
アクティブ領域１０（ダイオード領域１３）は、ガード領域１４によって画定されている。アクティブ領域１０（ダイオード領域１３）の平面形状は、ガード領域１４の平面形状によって調整される。ガード領域１４は、平面視において多角環状や円環状に形成されていてもよい。
図５、図７および図８を参照して、ＳｉＣ半導体装置１は、平面視において側面５Ａ～５Ｄから内方に間隔を空けて第１主面３の周縁部に形成されたアクセサリパターンとしての複数のアライメントパターン２０を含む。アクセサリパターンとは、機能デバイス（この形態ではＳＢＤ１２）から電気的に独立して存在し、ＳｉＣ半導体装置１の電気的特性に寄与しない金属材料（金属パターン）および／または絶縁材料（絶縁パターン）を含む装飾構造のことを意味する。
複数のアライメントパターン２０は、外側領域１１の第１主面３にそれぞれ形成されている。複数のアライメントパターン２０は、平面視において第１主面３の四隅に１つずつ形成されている。複数のアライメントパターン２０は、第１主面３の四隅において第１主面３の対角線上にそれぞれ形成されている。複数のアライメントパターン２０は、第１主面３の四隅以外の領域には形成されていない。
各アライメントパターン２０は、平面視において円形状以外の形状に形成されている。各アライメントパターン２０は、異なる方向にそれぞれ延びる第１部分２１および第２部分２２を含む。各アライメントパターン２０は、この形態では、第１部分２１および第２部分２２を含むＬ字形状に形成されている。第１部分２１は、ＳｉＣ単結晶のｍ軸方向に沿って延びている。第２部分２２は、ＳｉＣ単結晶のａ軸方向に沿って延びている。各アライメントパターン２０は、ＳｉＣ単結晶の結晶方位を示すオリエンテーションマークでもある。
各アライメントパターン２０の内側コーナ部２３は、平面視においてアクティブ領域１０に対向している。各アライメントパターン２０の外側コーナ部２４は、平面視において第１主面３の角部に対向している。各アライメントパターン２０は、平面視において第１主面３の角部との間でＬ字路２５を区画している。
複数のアライメントパターン２０は、第１部分２１が同一直線上に位置し、第２部分２２が同一直線上に位置するように、第１主面３の四隅にそれぞれ形成されている。外側領域１１において複数のアライメントパターン２０の第１部分２１の延長線上には、当該複数のアライメントパターン２０以外のアクセサリパターンは形成されていない。外側領域１１において複数のアライメントパターン２０の第２部分２２の延長線上には、当該複数のアライメントパターン２０以外のアクセサリパターンは形成されていない。
各アライメントパターン２０は、金属材料以外の材料によって形成されている。各アライメントパターン２０は、具体的には、アライメントトレンチ２６および絶縁体２７を含むアライメントトレンチ構造を有している。アライメントトレンチ２６は、第１主面３を第２主面４に向けて掘り下げることによって形成されている。アライメントトレンチ２６は、側壁および底壁を有している。アライメントトレンチ２６の側壁および底壁は、ＳｉＣエピタキシャル層７内に位置している。
アライメントトレンチ２６の側壁は、法線方向Ｚに延びていてもよい。ＳｉＣエピタキシャル層７内においてアライメントトレンチ２６の側壁が第１主面３に対して成す角度は、９０°以上９５°以下（たとえば９１°以上９３°以下）であってもよい。アライメントトレンチ２６の側壁は、第１主面３に対してほぼ垂直に形成されていてもよい。アライメントトレンチ２６は、第１主面３から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。
アライメントトレンチ２６の底壁は、ＳｉＣ単結晶のｃ面に面している。アライメントトレンチ２６の底壁は、ＳｉＣ単結晶のｃ面に対してａ軸方向に傾斜したオフ角を有している。アライメントトレンチ２６の底壁は、第１主面３に対して平行に形成されていてもよい。アライメントトレンチ２６の底壁は、第２主面４に向かう湾曲状に形成されていてもよい。
アライメントトレンチ２６の深さＤＴは、０．０１μｍ以上１０μｍ以下であってもよい。深さＤＴは、０．０１μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。
アライメントトレンチ２６の幅ＷＴは、１μｍ以上１００μｍ以下であってもよい。幅ＷＴは、アライメントトレンチ２６が延びる方向に直交する方向の幅である。幅ＷＴは、１μｍ以上２０μｍ以下、２０μｍ以上４０μｍ以下、４０μｍ以上６０μｍ以下、６０μｍ以上８０μｍ以下、または、８０μｍ以上１００μｍ以下であってもよい。
Ｌ字路２５の幅ＷＬは、０μｍを超えて２００μｍ以下であってもよい。幅ＷＬは、Ｌ字路２５が延びる方向に直交する方向の幅である。幅ＷＬは、０μｍを超えて１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上５０μｍ以下、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、または、１５０μｍ以上２００μｍ以下であってもよい。
絶縁体２７は、アライメントトレンチ２６に一体物として埋設されている。絶縁体２７は、透明な絶縁材料からなる。絶縁体２７は、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ジルコニウムおよび酸化タンタルのうちの少なくとも１つを含む。絶縁体２７は、この形態では、酸化シリコンからなる。
ＳｉＣ半導体装置１は、第１主面３の上に形成された層間絶縁層３０を含む。層間絶縁層３０は、透明な絶縁材料からなる。層間絶縁層３０は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。層間絶縁層３０は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。層間絶縁層３０は、この形態では、酸化シリコン層からなる。
層間絶縁層３０は、アクティブ領域１０においてダイオード領域１３を露出させるコンタクト開口３１を含む。コンタクト開口３１は、ガード領域１４の内周縁も露出させている。コンタクト開口３１の平面形状は任意である。コンタクト開口３１は、平面視において側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されていてもよい。
層間絶縁層３０は、外側領域１１においてアライメントパターン２０を被覆している。層間絶縁層３０の周縁は、側面５Ａ～５Ｄから露出している。層間絶縁層３０の周縁は、この形態では、側面５Ａ～５Ｄに連なっている。層間絶縁層３０の周縁は、側面５Ａ～５Ｄから内方に間隔を空けて形成されていてもよい。この場合、層間絶縁層３０の周縁は、第１主面３においてアライメントパターン２０を露出させていてもよい。
層間絶縁層３０の厚さは、０．１μｍ以上１０μｍ以下であってもよい。層間絶縁層３０の厚さは、０．１μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。層間絶縁層３０の厚さは、０．５μｍ以上５μｍ以下であることが好ましい。
ＳｉＣ半導体装置１は、第１主面３の上に形成された第１主面電極３２を含む。第１主面電極３２は、コンタクト開口３１内においてダイオード領域１３およびガード領域１４に接続されている。第１主面電極３２は、コンタクト開口３１から層間絶縁層３０の上に引き出されている。
第１主面電極３２の周縁は、側面５Ａ～５Ｄから内方に間隔を空けて層間絶縁層３０の上に形成されている。第１主面電極３２の周縁は、平面視においてアライメントパターン２０を露出させている。第１主面電極３２の周縁は、この形態では、層間絶縁層３０を介してアライメントパターン２０を露出させている。
第１主面電極３２は、第１主面３側からこの順に積層されたバリア層３３および本体層３４を含む積層構造を有している。バリア層３３は、第１主面３および層間絶縁層３０に沿って膜状に形成されている。バリア層３３は、ダイオード領域１３との間でショットキー接合を形成する。これにより、第１主面電極３２をアノードとし、ダイオード領域１３をカソードとするＳＢＤ１２が形成されている。つまり、第１主面電極３２は、ＳＢＤ１２のアノード電極である。
バリア層３３は、Ｔｉ層、Ｐｄ層、Ｃｒ層、Ｖ層、Ｍｏ層、Ｗ層、Ｐｔ層およびＮｉ層のうちの少なくとも１つを含んでいてもよい。バリア層３３の厚さは、０．０１μｍ以上５μｍ以下であってもよい。バリア層３３の厚さは、０．０１μｍ以上０．１μｍ以下、０．１μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。
本体層３４は、バリア層３３の上に形成されている。本体層３４は、バリア層３３に沿って膜状に形成されている。本体層３４は、バリア層３３の主面の全域を被覆している。第１主面電極３２の周縁は、バリア層３３および本体層３４によって形成されている。本体層３４は、純Ａｌ層（純度が９９％以上のＡｌからなるＡｌ層の事をいう。）、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含む。
本体層３４の厚さは、バリア層３３の厚さを超えている。本体層３４の厚さは、０．０５μｍ以上１０μｍ以下であってもよい。本体層３４の厚さは、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。本体層３４の厚さは、１μｍ以上８μｍ以下であることが好ましい。
ＳｉＣ半導体装置１は、第１主面３の上において第１主面電極３２を被覆する絶縁層４０を含む。図５では、絶縁層４０がハッチングによって示されている。絶縁層４０は、具体的には、層間絶縁層３０の上に形成されている。
絶縁層４０は、第１主面電極３２を露出させるパッド開口４１を有している。パッド開口４１は、この形態では、平面視においてコンタクト開口３１によって取り囲まれた領域内において第１主面電極３２を露出させている。パッド開口４１は、平面視においてコンタクト開口３１外の領域でコンタクト開口３１を取り囲んでいてもよい。パッド開口４１の平面形状は任意である。パッド開口４１は、平面視において側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されていてもよい。
パッド開口４１の内壁は、絶縁層４０の主面から層間絶縁層３０に向けて下り傾斜した傾斜面４２を有している。傾斜面４２は、第１主面３側に向けて窪んだ湾曲状に形成されていてもよい。
傾斜面４２の角度θ１は、３０°以上６０°以下であってもよい。角度θ１は、傾斜面４２の始点および終点を結ぶ直線が第１主面３との間で成す鋭角である。角度θ１は、３０°以上３５°以下、３５°以上４０°以下、４０°以上４５°以下、４５°以上５０°以下、５０°以上５５°以下、または、５５°以上６０°以下であってもよい。角度θ１は、４０°以上５０°以下であることが好ましい。
絶縁層４０の周縁は、側面５Ａ～５Ｄから内方に間隔を空けて形成されている。絶縁層４０の周縁は、平面視においてアライメントパターン２０を露出させている。絶縁層４０は、この形態では、平面視において層間絶縁層３０を介してアライメントパターン２０を露出させている。
絶縁層４０の周縁は、側面５Ａ～５Ｄとの間でダイシングストリート４３を区画している。各アライメントパターン２０の第１部分２１および第２部分２２は、ダイシングストリート４３が延びる方向を示すストリートマークでもある。ダイシングストリート４３から露出する部分には、アライメントパターン２０以外のアクセサリパターンは形成されていない。つまり、層間絶縁層３０の上においてダイシングストリート４３から露出する部分にはアクセサリパターンは形成されていない。
ダイシングストリート４３の幅ＷＤは、１μｍ以上５０μｍ以下であってもよい。幅ＷＤは、ダイシングストリート４３が延びる方向に直交する方向の幅である。幅ＷＤは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。
幅ＷＤは、ＳｉＣチップ２の厚さＴＣの５％以上２５％以下であることが好ましい。幅ＷＤは、厚さＴＣの５％以上７．５％以下、７．５％以上１０％以下、１０％以上１２．５％以下、１２．５％以上１５％以下、１５％以上１７．５％以下、１７．５％以上２０％以下、２０％以上２２．５％以下、または、２２．５％以上２５％以下であってもよい。幅ＷＤは、厚さＴＣの５％以上１５％以下であることが好ましい。
絶縁層４０の周縁は、絶縁層４０の主面から層間絶縁層３０に向けて下り傾斜した傾斜面４４を有している。傾斜面４４は、第１主面３側に向けて窪んだ湾曲状に形成されていてもよい。
傾斜面４４の角度θ２は、３０°以上６０°以下であってもよい。角度θ２は、傾斜面４４の始点および終点を結ぶ直線が第１主面３との間で成す鋭角である。角度θ２は、３０°以上３５°以下、３５°以上４０°以下、４０°以上４５°以下、４５°以上５０°以下、５０°以上５５°以下、または、５５°以上６０°以下であってもよい。角度θ２は、４０°以上５０°以下であることが好ましい。
傾斜面４４の角度θ２は、傾斜面４２の角度θ１を超えていてもよいし、傾斜面４２の角度θ１未満であってもよい。傾斜面４４の角度θ２は、傾斜面４２の角度θ１と等しくてもよい。角度θ２が角度θ１と等しいとは、角度θ２が角度θ１の±１°の範囲内に位置することを意味する。
傾斜面４４を有する絶縁層４０によれば、ＳｉＣチップ２（具体的には、後述するＳｉＣウエハ６２）の内部にレーザ光を照射する際に、絶縁層４０によるレーザ光の干渉を抑制できる。特に、角度θ２を３０°以上６０°にすることにより、絶縁層４０によるレーザ光の干渉を適切に抑制できる。これにより、絶縁層４０および空気の屈折率の差に起因するレーザ光の不所望な屈折を抑制し、ＳｉＣチップ２（ＳｉＣウエハ６２）における適切な領域にレーザ光を集光させることができる。その結果、側面５Ａ～５Ｄに適切に形成された第１～第４改質領域８Ａ～８Ｄを有するＳｉＣチップ２を形成できる。
ａ軸方向に延びるダイシングストリート４３の幅ＷＤは、ｍ軸方向に延びるダイシングストリート４３の幅ＷＤと等しくてもよいし、異なっていてもよい。たとえば、ａ軸方向に延びるダイシングストリート４３の幅ＷＤは、ｍ軸方向に延びるダイシングストリート４３の幅ＷＤ未満であってもよい。この場合、ａ軸方向に延びる第３側面５Ｃ（第４側面５Ｄ）の改質割合は、ｍ軸方向に延びる第１側面５Ａ（第２側面５Ｂ）の改質割合未満であってもよい。
第１～第４改質領域８Ａ～８Ｄ（第１～第４改質部分９Ａ～９Ｄ）は、前述の通りレーザ照射痕によって形成されている。幅ＷＤは、ＳｉＣチップ２や層間絶縁層３０に入射されるレーザ光の屈折率を考慮して設定される。第１～第４改質領域８Ａ～８Ｄ（第１～第４改質部分９Ａ～９Ｄ）が等しい深さ位置に形成される場合には、ダイシングストリート４３は、一様な幅ＷＤで形成されることが好ましい。
第１改質領域８Ａ（第２改質領域８Ｂ）と比較して第３改質領域８Ｃ（第４改質領域８Ｄ）を深い位置に形成しない場合には、ａ軸方向に延びるダイシングストリート４３の幅ＷＤを、ｍ軸方向に延びるダイシングストリート４３の幅ＷＤよりも狭めることができる。
絶縁層４０は、この形態では、第１主面３側からこの順に積層されたパッシベーション層４５および樹脂層４６を含む積層構造を有している。パッシベーション層４５は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含んでいてもよい。パッシベーション層４５は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。パッシベーション層４５は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。
パッシベーション層４５は、層間絶縁層３０とは異なる絶縁材料を含むことが好ましい。パッシベーション層４５は、この形態では、窒化シリコン層からなる。パッシベーション層４５は、層間絶縁層３０および第１主面電極３２に沿って膜状に形成されている。パッシベーション層４５は、第１主面電極３２の一部を露出させる第１開口４７を有している。第１開口４７の平面形状は任意である。第１開口４７は、平面視において側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されていてもよい。
パッシベーション層４５の厚さは、０．１μｍ以上２０μｍ以下であってもよい。パッシベーション層４５の厚さは、０．１μｍ以上１μｍ以下、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。
樹脂層４６は、パッシベーション層４５の主面に沿って膜状に形成されている。樹脂層４６は、感光性樹脂を含んでいてもよい。感光性樹脂は、ネガティブタイプまたはポジティブタイプであってもよい。樹脂層４６は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。樹脂層４６は、この形態では、ポリベンゾオキサゾールを含む。
樹脂層４６の周縁は、この形態では、パッシベーション層４５の周縁を露出させている。絶縁層４０の周縁は、樹脂層４６およびパッシベーション層４５によって形成されている。樹脂層４６は、パッシベーション層４５の周縁を被覆していてもよい。この場合、絶縁層４０の周縁は、樹脂層４６によって形成される。
樹脂層４６は、第１主面電極３２の一部を露出させる第２開口４８を有している。第２開口４８の平面形状は任意である。第２開口４８は、平面視において側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されていてもよい。第２開口４８は、パッシベーション層４５の第１開口４７に連通し、第１開口４７との間で１つのパッド開口４１を形成している。
第２開口４８の内壁は、第１開口４７の内壁に面一に形成されていてもよい。第２開口４８の内壁は、第１開口４７の内壁に対して側面５Ａ～５Ｄ側に位置していてもよい。第２開口４８の内壁は、第１開口４７の内壁に対してＳｉＣチップ２の内方に位置していてもよい。つまり、樹脂層４６は、第１開口４７の内壁を被覆していてもよい。この場合、パッド開口４１は、樹脂層４６（第２開口４８）によって形成される。
樹脂層４６の厚さは、１μｍ以上５０μｍ以下であってもよい。樹脂層４６の厚さは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。
ＳｉＣ半導体装置１は、第１主面電極３２の上に形成されたパッド電極４９を含む。パッド電極４９は、パッド開口４１内において第１主面電極３２の上に形成されている。パッド電極４９は、第１主面電極３２に電気的に接続されている。パッド電極４９は、パッド開口４１の傾斜面４２を被覆している。パッド電極４９は、導線（たとえばボンディングワイヤ）に外部接続される端子面５０を有している。
端子面５０は、絶縁層４０（樹脂層４６）の主面に対して第１主面電極３２側に位置している。端子面５０は、絶縁層４０（樹脂層４６）の主面よりも上方に突出していてもよい。端子面５０は、パッド開口４１の傾斜面４２を被覆し、絶縁層４０（樹脂層４６）の主面を被覆するオーバラップ部を有していてもよい。
パッド電極４９は、第１主面電極３２とは異なる金属材料を含む。パッド電極４９は、Ｎｉ層、Ｐｄ層およびＡｕ層のうちの少なくとも１つを含む。パッド電極４９は、Ｎｉ層、Ｐｄ層およびＡｕ層のうちの少なくとも２つを任意の順序で積層した積層構造を有していてもよい。パッド電極４９は、Ｎｉ層、Ｐｄ層またはＡｕ層からなる単層構造を有していてもよい。
パッド電極４９は、Ａｕ層によって形成された端子面５０を有していることが好ましい。パッド電極４９は、第１主面電極３２側からこの順に積層されたＮｉ層、Ｐｄ層およびＡｕ層を含む積層構造を有していてもよい。パッド電極４９は、この形態では、第１主面電極３２側からこの順に積層されたＮｉ層およびＡｕ層を含む積層構造を有している。
ＳｉＣ半導体装置１は、第２主面４の上に形成された第２主面電極５１を含む。第２主面電極５１は、ＳＢＤ１２のカソード電極として形成されている。第２主面電極５１は、第２主面４との間でオーミック接触を形成している。第２主面電極５１は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層およびＡｇ層のうちの少なくとも１つを含む。
第２主面電極５１は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層およびＡｇ層のうちの少なくとも２つを任意の順序で積層した積層構造を有していてもよい。第２主面電極５１は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層およびＡｇ層からなる単層構造を有していてもよい。第２主面電極５１は、オーミック電極としてのＴｉ層を含むことが好ましい。第２主面電極５１は、この形態では、第２主面４側からこの順に積層されたＴｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層およびＡｇ層を含む積層構造を有している。
以上、ＳｉＣ半導体装置１は、ＳｉＣチップ２、第１～第４改質領域８Ａ～８Ｄ、アライメントパターン２０、第１主面電極３２および絶縁層４０を含む。ＳｉＣチップ２は、平面視において四角形状にそれぞれ形成された第１主面３、第２主面４、および、劈開面からなる側面５Ａ～５Ｄを有している。
第１～第４改質領域８Ａ～８Ｄは、側面５Ａ～５Ｄにそれぞれ形成されている。アライメントパターン２０は、平面視において側面５Ａ～５Ｄから内方に間隔を空けて第１主面３の周縁部（外側領域１１）に形成されている。第１主面電極３２は、平面視において側面５Ａ～５Ｄから内方に間隔を空けて第１主面３の上に形成され、アライメントパターン２０を露出させている。
絶縁層４０は、平面視において第１主面電極３２を部分的に被覆している。絶縁層４０は、側面５Ａ～５Ｄから内方に間隔を空けて第１主面電極３２の上に形成され、側面５Ａ～５Ｄとの間でアライメントパターン２０を露出させるダイシングストリート４３を区画している。平面視においてダイシングストリート４３内に位置する第１主面３の周縁部には、アライメントパターン２０以外のアクセサリパターンは形成されていない。
このような構造によれば、側面５Ａ～５Ｄの平坦性がアクセサリパターンによって低下することを防止できる。よって、アクセサリパターンに起因する形状不良が抑制された構造を有するＳｉＣ半導体装置１を提供できる。
また、ダイシングストリート４３によれば、ＳｉＣウエハ６２からＳｉＣ半導体装置１を切り出す際に、絶縁層４０を物理的に切断せずに済む。これにより、ＳｉＣウエハ６２からＳｉＣ半導体装置１を円滑に切り出すことができる。また、絶縁層４０の剥離や劣化に起因するＳｉＣチップ２のクラックを抑制できる。よって、絶縁層４０に起因するＳｉＣチップ２の形状不良を抑制できる。
図９は、図３に示すＳｉＣ半導体装置１の製造に用いられるＳｉＣウエハ６２を示す図である。
図９を参照して、ＳｉＣ半導体装置１の製造方法では、４Ｈ－ＳｉＣ単結晶からなる板状（この形態では円板状）のＳｉＣウエハ６２が使用される。ＳｉＣウエハ６２は、ＳｉＣチップ２のベースとなる。ＳｉＣウエハ６２は、ＳｉＣ基板６およびＳｉＣエピタキシャル層７を含む積層構造を有している。ＳｉＣエピタキシャル層７は、ＳｉＣ基板６からＳｉＣをエピタキシャル成長させることによって形成されている。
ＳｉＣウエハ６２は、一方側の第１ウエハ主面６３、他方側の第２ウエハ主面６４、ならびに、第１ウエハ主面６３および第２ウエハ主面６４を接続するウエハ側面６５を有している。第１ウエハ主面６３および第２ウエハ主面６４は、ＳｉＣチップ２のオフ角に対応したオフ角を有している。
ウエハ側面６５には、結晶方位を示す目印の一例としてのオリエンテーションフラット６６が形成されている。オリエンテーションフラット６６は、ウエハ側面６５に形成された切欠部である。オリエンテーションフラット６６は、この形態では、ＳｉＣ単結晶のａ軸方向に沿って直線状に延びている。
ウエハ側面６５には、ＳｉＣ単結晶のｍ軸方向に延びるオリエンテーションフラット６６、および、ＳｉＣ単結晶のａ軸方向に延びるオリエンテーションフラット６６が形成されていてもよい。ウエハ側面６５には、オリエンテーションフラット６６に代えて、ＳｉＣウエハ６２の中央部に向かって窪んだ切欠部からなるオリエンテーションノッチが形成されていてもよい。
ＳｉＣウエハ６２は、第１ウエハ角部６７および第２ウエハ角部６８を含む。第１ウエハ角部６７は、第１ウエハ主面６３およびウエハ側面６５を接続している。第２ウエハ角部６８は、第２ウエハ主面６４およびウエハ側面６５を接続している。
第１ウエハ角部６７は、第１ウエハ主面６３からウエハ側面６５に向かって下り傾斜した第１面取り部６９を有している。第１面取り部６９は、湾曲状に形成されていてもよい。第２ウエハ角部６８は、第２ウエハ主面６４からウエハ側面６５に向かって下り傾斜した第２面取り部７０を有している。第２面取り部７０は、湾曲状に形成されていてもよい。
ＳｉＣウエハ６２は、ＳｉＣチップ２の厚さＴＣを超える厚さＴＷを有している。厚さＴＷは、１００μｍ以上１０００μｍ以下であってもよい。厚さＴＷは、１００μｍ以上２００μｍ以下、２００μｍ以上４００μｍ以下、４００μｍ以上６００μｍ以下、６００μｍ以上８００μｍ以下、または、８００μｍ以上１０００μｍ以下であってもよい。
第１ウエハ主面６３には、後の工程において複数のチップ領域７１を区画する切断予定ライン７２が設定される。切断予定ライン７２は、ＳｉＣ単結晶のｍ軸方向およびａ軸方向に沿って延びる格子状に設定される。
切断予定ライン７２は、具体的には、複数の第１切断予定ライン７２Ａおよび複数の第２切断予定ライン７２Ｂを含む。複数の第１切断予定ライン７２Ａは、ＳｉＣ単結晶のｍ軸方向に沿ってそれぞれ延びている。複数の第２切断予定ライン７２Ｂは、ＳｉＣ単結晶のａ軸方向に沿ってそれぞれ延びている。
複数のチップ領域７１は、切断予定ライン７２によってＳｉＣ単結晶のｍ軸方向およびａ軸方向に沿う行列状に設定される。複数のチップ領域７１は、ＳｉＣ単結晶のｍ軸方向に沿う辺、および、ＳｉＣ単結晶のａ軸方向に沿う辺をそれぞれ有している。複数のチップ領域７１は、複数の第１チップ領域７１Ａ、および、１つまたは複数の第２チップ領域７１Ｂを含む。図９では、第２チップ領域７１Ｂが塗りつぶしハッチングによって示されている。
第１チップ領域７１Ａは、機能デバイス（この形態ではＳＢＤ１２）が形成される領域である。第２チップ領域７１Ｂは、ダミーチップ領域であり、第１チップ領域７１Ａのプロセス管理を行うモニタパターン７３が形成される領域である。モニタパターン７３は、ＰＣＭ（Process Control Monitor）とも称される。モニタパターン７３は、第２チップ領域７１Ｂのみに形成される。モニタパターン７３は、第１チップ領域７１Ａの上や切断予定ライン７２の上には形成されない。
モニタパターン７３は、第１チップ領域７１Ａのプロセス管理を行う上で必要な種々の構造物を含み、特定の形態に限定されない。モニタパターン７３は、バイポーラトランジスタ、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ｐｎ接合ダイオード、ＳＢＤ、ＭＩＳキャパシタ、絶縁膜、配線膜、トレンチおよびビア電極のうちの少なくとも１つを含んでいてもよい。
第１チップ領域７１Ａで実施される各工程の適否は、任意のタイミングで、モニタパターン７３に形成された構造物の物理的特性および電気的特性から間接的に評価される。物理的特性は、たとえば、モニタパターン７３に形成された構造物の寸法である。電気的特性は、たとえば、モニタパターン７３に形成された半導体領域等の抵抗値や容量値である。モニタパターン７３の物理的特性および電気的特性を一定の水準に保ちながら各工程を実施することによって、機能デバイスを第１チップ領域７１Ａに適切に作りこむことができる。
第１チップ領域７１Ａの個数は、１００個以上１００００個以下であってもよい。第１チップ領域７１Ａの個数は、１００個以上１０００個以下、１０００個以上２５００個以下、２５００個以上５０００個以下、５０００個以上７５００個以下、または、７５００個以上１００００個以下であってもよい。
第２チップ領域７１Ｂの個数は、第１チップ領域７１Ａの個数未満である。第２チップ領域７１Ｂの個数は、１個以上２０個以下であってもよい。第２チップ領域７１Ｂの個数は、１個以上５個以下、５個以上１０個以下、１０個以上１５個以下、または、１５個以上２０個以下であってもよい。
第１チップ領域７１Ａの個数に対する第２チップ領域７１Ｂの個数の領域割合は、０．００１以上０．０１以下であってもよい。領域割合は、０．００１以上０．００２以下、０．００２以上０．００４以下、０．００４以上０．００６以下、０．００６以上０．００８以下、または、０．００８以上０．０１以下であってもよい。
第２チップ領域７１Ｂの平面面積は、第１チップ領域７１Ａの平面面積と等しい。第２チップ領域７１Ｂの平面面積が第１チップ領域７１Ａの平面面積と等しいとは、第２チップ領域７１Ｂの平面面積が第１チップ領域７１Ａの平面面積の±１％の範囲内に位置することを意味する。
複数のチップ領域７１は、複数の第２チップ領域７１Ｂを含むことが好ましい。これにより、第１チップ領域７１Ａで実施される各工程を適切に評価できる。複数のチップ領域７１は、ＳｉＣウエハ６２の中央部に設定された１つの第２チップ領域７１Ｂを含むことが好ましい。複数のチップ領域７１は、中央の第２チップ領域７１ＢからＳｉＣウエハ６２の周縁（ウエハ側面６５）側に間隔を空けて設定された１つまたは複数の第２チップ領域７１Ｂを含むことが好ましい。これにより、１枚のＳｉＣウエハ６２の中央部および周縁部におけるプロセス誤差を適切に評価できる。
複数のチップ領域７１は、奇数個の第２チップ領域７１Ｂを含むことが好ましい。複数のチップ領域７１は、この形態では、９個の第２チップ領域７１Ｂを含む。むろん、複数のチップ領域７１は、偶数個の第２チップ領域７１Ｂを含んでいてもよい。
複数の第２チップ領域７１Ｂは、１つまたは複数（この形態では複数）の第１チップ領域７１Ａを挟んでＳｉＣ単結晶のａ軸方向に対向している。複数の第２チップ領域７１Ｂは、１つまたは複数（この形態では複数）の第１チップ領域７１Ａを挟んでＳｉＣ単結晶のｍ軸方向に対向している。複数の第２チップ領域７１Ｂは、この形態では、ＳｉＣ単結晶のａ軸方向およびｍ軸方向に間隔を空けて行列状に配列されている。
複数のチップ領域７１に所定の構造が作り込まれた後、ＳｉＣウエハ６２が切断予定ライン７２に沿って切断される。これにより、第１チップ領域７１ＡがＳｉＣ半導体装置１として切り出され、第２チップ領域７１ＢがダミーＳｉＣ半導体装置として切り出される。ダミーＳｉＣ半導体装置は、処分されてもよい。
図１０Ａ～図１０Ｐは、ＳｉＣウエハ６２の一部の領域を示す断面図であって、図３に示すＳｉＣ半導体装置１の製造方法の一例を示している。図１１Ａ～図１１Ｐは、ＳｉＣウエハ６２の一部の領域を示す平面図であって、図３に示すＳｉＣ半導体装置１の製造方法の一例を示している。図１１Ａ～図１１Ｐでは、３つの第１チップ領域７１Ａおよび１つの第２チップ領域７１Ｂを含む領域の平面図が示されている。
図１０Ａおよび図１１Ａを参照して、ＳｉＣウエハ６２が用意される。次に、複数のアライメントトレンチ２６が、第１ウエハ主面６３に形成される。この工程では、まず、所定パターンを有するハードマスク（図示せず）が、第１ウエハ主面６３の上に形成される。ハードマスクは、酸化シリコンからなる。
ハードマスクは、熱酸化処理法またはＣＶＤ（Chemical Vapor Deposition）法によって形成される。ハードマスクは、アライメントトレンチ２６を形成すべき領域を露出させる複数の開口を有している。複数の開口は、平面視においてＬ字形状にそれぞれ形成されている。複数の開口は、エッチング法によって形成されている。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
次に、ハードマスクを介するエッチング法によって、ＳｉＣウエハ６２の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、ドライエッチング法であることが好ましい。これにより、平面視においてＬ字形状からなる複数のアライメントトレンチ２６が、第１ウエハ主面６３に形成される。
切断予定ライン７２は、複数のアライメントトレンチ２６によって画定される。複数のアライメントトレンチ２６は、具体的には、切断予定ライン７２の交点をそれぞれ示す複数の交点パターン群８３を形成している。複数の交点パターン群８３は、ＳｉＣ単結晶のａ軸方向およびｍ軸方向に間隔を空けて行列状に形成されている。
各交点パターン群８３は、最近接する４つのアライメントトレンチ２６を含む。最近接する４つのアライメントトレンチ２６は、ＳｉＣ単結晶のａ軸方向およびｍ軸方向に間隔を空けて形成されている。最近接する４つのアライメントトレンチ２６は、第１ウエハ主面６３において、外側コーナ部２４によってＳｉＣ単結晶のａ軸方向およびｍ軸方向に沿って延びる十字路８４を区画している。十字路８４は、四分割されることによってＳｉＣチップ２のＬ字路２５となる。
十字路８４の幅は、０μｍを超えて４００μｍ以下であってもよい。十字路８４の幅は、０μｍを超えて２０μｍ以下、２０μｍ以上４０μｍ以下、４０μｍ以上１００μｍ以下、１００μｍ以上２００μｍ以下、２００μｍ以上３００μｍ以下、または、３００μｍ以上４００μｍ以下であってもよい。
これにより、平面視において各交点パターン群８３の十字路８４を通る格子状の切断予定ライン７２が画定される。また、平面視において四隅にアライメントトレンチ２６を１つずつ有する複数の第１チップ領域７１Ａが、切断予定ライン７２によって区画される。また、平面視において四隅にアライメントトレンチ２６を１つずつ有する複数の第２チップ領域７１Ｂが、切断予定ライン７２によって区画される。
次に、図１０Ｂおよび図１１Ｂを参照して、絶縁体２７のベースとなるベース絶縁層８５が、第１ウエハ主面６３の上に形成される。ベース絶縁層８５は、複数のアライメントトレンチ２６を埋めて第１ウエハ主面６３を被覆する。ベース絶縁層８５は、熱酸化処理法および／またはＣＶＤ法によって形成される。
次に、ベース絶縁層８５において第１ウエハ主面６３を被覆する部分が、エッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、アライメントトレンチ２６および絶縁体２７を含むアライメントパターン２０が形成される。
次に、図１０Ｃおよび図１１Ｃを参照して、第１チップ領域７１ＡにＳＢＤ１２の主要部（ここではダイオード領域１３およびガード領域１４）が形成され、第２チップ領域７１Ｂにモニタパターン７３の半導体部分（たとえばＳＢＤやＭＩＳＦＥＴの半導体部分等）が形成される。この工程は、第１チップ領域７１Ａおよび第２チップ領域７１Ｂにｎ型不純物および／またはｐ型不純物を選択的に導入する工程を含んでいてもよい。ｎ型不純物および／またはｐ型不純物は、イオン注入マスク（図示せず）を介するイオン注入法によってＳｉＣウエハ６２に導入されてもよい。
次に、図１０Ｄおよび図１１Ｄを参照して、第１ウエハ主面６３の上に、層間絶縁層３０が形成される。層間絶縁層３０は、第１チップ領域７１Ａおよび第２チップ領域７１Ｂを被覆する。層間絶縁層３０は、酸化シリコンを含む。層間絶縁層３０は、熱酸化処理法および／またはＣＶＤ法によって形成される。
次に、図１０Ｅおよび図１１Ｅを参照して、複数のコンタクト開口３１および複数のモニタコンタクト開口８６が、層間絶縁層３０に形成される。複数のコンタクト開口３１は、層間絶縁層３０において第１チップ領域７１Ａを被覆する部分にそれぞれ形成される。複数のモニタコンタクト開口８６は、層間絶縁層３０において第２チップ領域７１Ｂを被覆する部分にそれぞれ形成される。各第２チップ領域７１Ｂにおけるモニタコンタクト開口８６の個数は任意であり、第２チップ領域７１Ｂに形成されるモニタパターン７３に応じて調整される。
複数のコンタクト開口３１および複数のモニタコンタクト開口８６は、レジストマスク（図示せず）を介するエッチング法によって層間絶縁層３０の不要な部分を除去することによって形成される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
次に、図１０Ｆおよび図１１Ｆを参照して、第１ベース主面電極８７が、第１ウエハ主面６３の上に形成される。第１ベース主面電極８７は、バリア層３３および本体層３４を含む積層構造を有している。バリア層３３および本体層３４は、スパッタ法および／または蒸着法によってそれぞれ形成されてもよい。
次に、図１０Ｇおよび図１１Ｇを参照して、第１ベース主面電極８７の不要な部分が除去されて、複数の第１主面電極３２が複数のチップ領域７１にそれぞれ形成される。以下、第２チップ領域７１Ｂに形成された第１主面電極３２をモニタ主面電極８８という。第１ベース主面電極８７の不要な部分は、レジストマスク（図示せず）を介するエッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
複数の第１主面電極３２は、切断予定ライン７２を露出させるように複数の第１チップ領域７１Ａをそれぞれ被覆する。複数の第１主面電極３２は、複数のアライメントトレンチ２６（交点パターン群８３）も露出させる。複数の第１主面電極３２は、対応する第１チップ領域７１Ａにおいてダイオード領域１３およびガード領域１４に電気的に接続される。
複数のモニタ主面電極８８は、切断予定ライン７２を露出させるように複数の第２チップ領域７１Ｂをそれぞれ被覆する。複数のモニタ主面電極８８は、複数のアライメントトレンチ２６（交点パターン群８３）も露出させる。複数のモニタ主面電極８８は、対応する第２チップ領域７１Ｂにおいて半導体部分等に電気的に接続される。各第２チップ領域７１Ｂにおけるモニタ主面電極８８の個数は任意であり、第２チップ領域７１Ｂに形成されるモニタパターン７３に応じて調整される。
次に、図１０Ｈおよび図１１Ｈを参照して、絶縁層４０のベースとなるベース絶縁層８９が、第１ウエハ主面６３の上に形成される。絶縁層４０は、パッシベーション層４５および樹脂層４６を含む積層構造を有している。パッシベーション層４５は、窒化シリコンを含む。パッシベーション層４５は、ＣＶＤ法によって形成されてもよい。樹脂層４６は、感光性樹脂（この形態ではポリベンゾオキサゾール）を含む。樹脂層４６は、感光性樹脂をパッシベーション層４５の上に塗布することによって形成されてもよい。
次に、図１０Ｉおよび図１１Ｉを参照して、ベース絶縁層８９に複数のパッド開口４１、複数のモニタパッド開口９０およびダイシングストリート９１が形成されると同時に、ベース絶縁層８９が複数の絶縁層４０に分割される。
この工程では、まず、樹脂層４６が、選択的に露光された後、現像される。これにより、第２開口４８およびダイシングストリート９１が、樹脂層４６に形成される。次に、パッシベーション層４５において樹脂層４６から露出する部分が、エッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第１開口４７およびダイシングストリート９１が、パッシベーション層４５に形成される。また、これにより、ベース絶縁層８９が複数の絶縁層４０に分割される。
複数のパッド開口４１は、第１開口４７および第２開口４８によってそれぞれ形成される。複数のパッド開口４１は、対応する第１主面電極３２を露出させる。複数のモニタパッド開口９０は、第１開口４７および第２開口４８によってそれぞれ形成される。複数のモニタパッド開口９０は、対応するモニタ主面電極８８をそれぞれ露出させる。モニタパッド開口９０の個数は任意であり、第２チップ領域７１Ｂに形成されるモニタパターン７３（モニタ主面電極８８）に応じて調整される。
ダイシングストリート９１は、複数の絶縁層４０の周縁によって区画され、平面視において切断予定ライン７２に沿って延びる格子状に形成されている。ダイシングストリート９１は、平面視において切断予定ライン７２を露出させている。ダイシングストリート９１は、さらに、平面視において複数のアライメントトレンチ２６（交点パターン群８３）を露出させている。
第１ウエハ主面６３においてダイシングストリート９１から露出する部分には、複数のアライメントトレンチ２６（交点パターン群８３）以外のアクセサリパターンは形成されていない。また、層間絶縁層３０においてダイシングストリート９１から露出する部分にはアクセサリパターンは形成されていない。
ダイシングストリート９１の幅ＷＤ２は、２μｍ以上１００μｍ以下であってもよい。幅ＷＤ２は、ダイシングストリート９１が延びる方向に直交する方向の幅である。幅ＷＤ２は、２μｍ以上２０μｍ以下、２０μｍ以上４０μｍ以下、４０μｍ以上６０μｍ以下、６０μｍ以上８０μｍ以下、または、８０μｍ以上１００μｍ以下であってもよい。
幅ＷＤ２は、ＳｉＣウエハ６２の最終的な厚さＴＷの１０％以上５０％以下であることが好ましい。幅ＷＤ２は、ＳｉＣウエハ６２の最終的な厚さＴＷの１０％以上１５％以下、１５％以上２０％以下、２０％以上２５％以下、２５％以上３０％以下、３０％以上３５％以下、３５％以上４０％以下、４０％以上４５％以下、または、４５％以上５０％以下であってもよい。幅ＷＤ２は、ＳｉＣウエハ６２の最終的な厚さＴＷの１０％以上３０％以下であることが好ましい。
ダイシングストリート９１によれば、ＳｉＣウエハ６２の内部にレーザ光を照射する際に、絶縁層４０によるレーザ光の干渉を抑制できる。特に、ダイシングストリート９１の幅ＷＤ２をＳｉＣウエハ６２の最終的な厚さＴＷの１０％以上５０％以下とすることにより、絶縁層４０によるレーザ光の干渉を適切に抑制できる。これにより、絶縁層４０および空気の屈折率の差に起因するレーザ光の不所望な屈折を抑制し、ＳｉＣウエハ６２における適切な領域にレーザ光を集光させることができる。その結果、後の工程において第１～第４改質領域８Ａ～８Ｄを適切に形成できる。
各絶縁層４０の周縁は、絶縁層４０の主面から層間絶縁層３０に向けて下り傾斜した傾斜面４４を有している。傾斜面４４は、ＳｉＣウエハ６２側に向けて窪んだ湾曲状に形成されていてもよい。傾斜面４４の角度θ２は、３０°以上６０°以下であってもよい。角度θ２は、傾斜面４４の始点および終点を結ぶ直線が絶縁層４０内において第１主面３との間で成す角度である。
角度θ２は、３０°以上３５°以下、３５°以上４０°以下、４０°以上４５°以下、４５°以上５０°以下、５０°以上５５°以下、または、５５°以上６０°以下であってもよい。角度θ２は、４０°以上５０°以下であることが好ましい。
絶縁層４０の周縁を傾斜面４４とすることにより、ＳｉＣウエハ６２の内部にレーザ光を照射する際に、絶縁層４０によるレーザ光の干渉を抑制できる。特に、絶縁層４０の角度θ２を３０°以上６０°以下にすることにより、絶縁層４０によるレーザ光の干渉を適切に抑制できる。これにより、絶縁層４０および空気の屈折率の差に起因するレーザ光の不所望な屈折を抑制し、ＳｉＣウエハ６２における適切な領域にレーザ光を集光させることができる。その結果、後の工程において第１～第４改質領域８Ａ～８Ｄを適切に形成できる。
ａ軸方向に延びるダイシングストリート９１の幅ＷＤ２は、ｍ軸方向に延びるダイシングストリート９１の幅ＷＤ２と等しくてもよいし、異なっていてもよい。たとえば、ａ軸方向に延びるダイシングストリート９１の幅ＷＤ２は、ｍ軸方向に延びるダイシングストリート９１の幅ＷＤ２未満であってもよい。この場合、チップ領域７１の総数を増加させることができる。
次に、図１０Ｊおよび図１１Ｊを参照して、複数のパッド電極４９が対応する第１主面電極３２の上にそれぞれ形成され、複数のモニタパッド電極９２が対応するモニタ主面電極８８の上にそれぞれ形成される。パッド電極４９およびモニタパッド電極９２は、めっき法によってそれぞれ形成されてもよい。
次に、図１０Ｋおよび図１１Ｋを参照して、第２ウエハ主面６４が研削される。第２ウエハ主面６４は、ＣＭＰ(Chemical Mechanical Polishing)法によって研削されてもよい。これにより、ＳｉＣウエハ６２が所望の厚さになるまで薄化される。
次に、図１０Ｌおよび図１１Ｌを参照して、第２主面電極５１が、第２ウエハ主面６４の上に形成される。第２主面電極５１は、スパッタ法、蒸着法および／またはめっき法によって形成されてもよい。第２主面電極５１の形成工程に先立って、または、第２主面電極５１の形成工程中に、第２ウエハ主面６４に対してアニール処理が実施されてもよい。第２ウエハ主面６４に対するアニール処理は、レーザ照射法によって実施されてもよい。
次に、図１０Ｍおよび図１１Ｍを参照して、伸縮性の支持テープ９３が、第２ウエハ主面６４に貼着される。
次に、図１０Ｎおよび図１１Ｎを参照して、ＳｉＣウエハ６２の切断予定ライン７２にレーザ光が照射される。これにより、第１～第４改質領域８Ａ～８Ｄのベースとなる複数の改質領域９４が、ＳｉＣウエハ６２に形成される。
レーザ光は、第１ウエハ主面６３側からダイシングストリート９１から露出する層間絶縁層３０を介してＳｉＣウエハ６２に照射される。層間絶縁層３０の厚さはＳｉＣウエハ６２の厚さＴＷと比較して極めて小さいため、層間絶縁層３０がＳｉＣウエハ６２に入射されるレーザ光の妨げとなることはない。また、ダイシングストリート９１は、複数の絶縁層４０の傾斜面４４によって区画されている。ダイシングストリート９１を絶縁層４０の傾斜面４４で区画することにより、レーザ光が絶縁層４０によって遮蔽されることを抑制できる。
レーザ光の焦点、レーザエネルギ、レーザパルスデューティ比、レーザ照射速度は、それぞれ、形成すべき改質領域９４の個数（段数）、位置、大きさ、形状、厚さ等に応じて任意の値に設定される。また、ＳｉＣウエハ６２の改質割合は、改質領域９４の個数、位置、大きさ、形状、厚さ等によって調整される。
この工程では、レーザ光が、切断予定ライン７２上の１つの照射位置においてＳｉＣウエハ６２の異なる深さ位置に多段階（この工程では４段階）に照射される。１つの照射位置に対するレーザ光の照射が終わると、レーザ光の照射位置が、切断予定ライン７２上の別の位置に移動され、再度多段階的にレーザ光が照射される。これにより、複数段（この工程では４段）の改質領域９４が、法線方向Ｚに間隔を空けてＳｉＣウエハ６２の内部に形成される。
複数の改質領域９４は、第１ウエハ主面６３から第２ウエハ主面６４側に間隔を空けてＳｉＣウエハ６２の内部にそれぞれ形成される。複数の改質領域９４は、第２ウエハ主面６４から第１ウエハ主面６３側に間隔を空けてＳｉＣウエハ６２の内部にそれぞれ形成される。
複数の改質領域９４は、ＳｉＣ基板６に形成されることが好ましい。複数の改質領域９４は、ＳｉＣエピタキシャル層７から第２ウエハ主面６４側に間隔を空けてＳｉＣ基板６に形成されることがさらに好ましい。これにより、複数の改質領域９４に起因するＳｉＣエピタキシャル層７の物理的性質および電気的性質の変動を抑制できる。つまり、ＳｉＣエピタキシャル層７に機能デバイスを適切に形成できる。
複数の第２切断予定ライン７２Ｂは、ＳｉＣ単結晶のａ軸方向に沿って延びていることから、ＳｉＣ単結晶のｍ軸方向に沿って延びる複数の第１切断予定ライン７２Ａよりも劈開しやすい性質を有している。
したがって、複数の第２切断予定ライン７２Ｂの改質割合は、複数の第１切断予定ライン７２Ａの改質割合未満であってもよい。たとえば、第１切断予定ライン７２Ａと比較して第２切断予定ライン７２Ｂにおいて深い位置に改質領域９４を形成しない場合には、ａ軸方向に延びるダイシングストリート９１の幅ＷＤ２を、ｍ軸方向に延びるダイシングストリート９１の幅ＷＤ２よりも狭めることができる。
第１切断予定ライン７２Ａに沿う複数の改質領域９４が形成された後、第２切断予定ライン７２Ｂに沿う複数の改質領域９４が形成されてもよい。第２切断予定ライン７２Ｂに沿う複数の改質領域９４が形成された後、第１切断予定ライン７２Ａに沿う複数の改質領域９４が形成されてもよい。第１切断予定ライン７２Ａに沿う複数の改質領域９４、および、第２切断予定ライン７２Ｂに沿う複数の改質領域９４が交互に形成されてもよい。
次に、図１０Ｏおよび図１１Ｏを参照して、ＳｉＣウエハ６２が、複数の改質領域９４を起点に切断予定ライン７２に沿って劈開される。ＳｉＣウエハ６２は、層間絶縁層３０と共に劈開される。層間絶縁層３０の厚さは極めて小さいため、劈開の支障にはならない。
ＳｉＣウエハ６２は、剪断式、３点曲げ式、折り曲げ式および／またはローラ押し当て式のブレーキング法によって劈開されてもよい。図１０Ｏでは、一例として３点曲げ式のブレーキング法が示されている。
３点曲げ式のブレーキング法では、一例として、第２ウエハ主面６４側からＳｉＣウエハ６２を支持する２つの支持部材９５、および、第１ウエハ主面６３側からＳｉＣウエハ６２に劈開力を付与する１つのブレード部材９６が使用される。２つの支持部材９５は、平面視において劈開すべき切断予定ライン７２を挟んで対向するように配置される。ブレード部材９６は、劈開すべき切断予定ライン７２に対して劈開力を付与する。
これにより、ＳｉＣウエハ６２が切断予定ライン７２に沿って劈開され、複数の第１チップ領域７１Ａが複数のＳｉＣ半導体装置１となり、複数の第２チップ領域７１Ｂが複数のダミーＳｉＣ半導体装置９７となる。また、ＳｉＣウエハ６２の十字路８４は、ＳｉＣ半導体装置１のＬ字路２５となる。また、ＳｉＣウエハ６２のダイシングストリート９１は、ＳｉＣ半導体装置１のダイシングストリート４３となる。
この工程では、第１ウエハ主面６３側からＳｉＣウエハ６２に劈開力が付与される例について説明した。しかし、第２ウエハ主面６４側からＳｉＣウエハ６２に劈開力が付与されてもよい。この場合、支持テープ９３は、第１ウエハ主面６３側に貼着されてもよい。
ＳｉＣウエハ６２は、複数の第１切断予定ライン７２Ａに沿って劈開された後、第２切断予定ライン７２Ｂに沿って劈開されてもよい。つまり、ＳｉＣウエハ６２は、最近接原子方向の交差方向に劈開された後、最近接原子方向に劈開されてもよい。第１切断予定ライン７２Ａの劈開工程では、最近接原子方向の交差方向にＳｉＣウエハ６２が劈開されるが、ＳｉＣウエハ６２に加えられる応力は連続的に継続するため、劈開部における蛇行の発生は抑制される。
一方、第２切断予定ライン７２Ｂの劈開工程では、既にｍ軸方向に沿ってＳｉＣウエハ６２が劈開されているため、ＳｉＣウエハ６２に加えられる応力は不連続になる。しかし、最近接原子方向に沿って応力を加えることができるから、劈開部における蛇行の発生は抑制される。特に、第１切断予定ライン７２Ａに沿う劈開部および第２切断予定ライン７２Ｂに沿う劈開部の接続部を起点とする蛇行の発生が抑制される。このように、ＳｉＣウエハ６２の物理的性質を利用して、蛇行の発生を抑制することもできる。
次に、図１０Ｐおよび図１１Ｐを参照して、支持テープ９３が、ＳｉＣウエハ６２の中心から周縁に向かう方向に伸張固定される。これにより、複数のＳｉＣ半導体装置１の間の距離が一定に保たれる。また、ＳｉＣ半導体装置１およびダミーＳｉＣ半導体装置９７の間の距離が一定に保たれる。これにより、ハンドリング時の衝突に起因するＳｉＣ半導体装置１のクラックを抑制できる。ＳｉＣ半導体装置１等の形状不良を抑制することは、不所望な衝突を回避する上でも有効である。
図１２は、参考例に係るＳｉＣウエハ９８の劈開部を示す拡大平面図である。ＳｉＣウエハ９８においてＳｉＣウエハ６２に対応する構造については同一の参照符号を付して説明を省略する。
ＳｉＣウエハ９８は、第１ウエハ主面６３においてダイシングストリート９１に形成されたモニタパターン７３を含む。図１２では、モニタパターン７３がハッチングによって示されている。モニタパターン７３は、切断予定ライン７２の上に形成されている。ＳｉＣウエハ９８では、改質領域９４の形成工程時において、レーザ光がモニタパターン７３によって遮蔽される。
そのため、ＳｉＣウエハ９８においてモニタパターン７３によって隠蔽された領域に改質領域９４が存在しない非改質部が形成される。ＳｉＣウエハ９８の劈開工程時では、モニタパターン７３の直下の非改質部において原子配列を保持する力が働く。特に、ＳｉＣ単結晶は、Ｓｉ単結晶等と比較して原子配列を保持する力が強い物性を有している。そのため、ＳｉＣウエハ９８の劈開部にモニタパターン７３を起点とする蛇行９９が形成される。平面視における蛇行９９の最大蛇行幅（絶対値）は、１０μｍを超える。
モニタパターン７３を含む第１チップ領域７１Ａを形成することによって、このような問題を解決することができる。しかし、この場合には、第１チップ領域７１Ａの平面面積が増加する結果、１枚のＳｉＣウエハ６２から取得可能なＳｉＣ半導体装置１の取れ数が減少する。また、第１チップ領域７１Ａの平面面積が増加するため、ＳｉＣ半導体装置１が大型化する結果、ＳｉＣ半導体装置１の微細化の要請に応えることができない。また、モニタパターン（アクセサリパターン）が金属パターンからなる場合には、当該モニタパターンに起因してＳｉＣ半導体装置１の電気的特性が変動する可能性もある。
これに対して、ＳｉＣウエハ６２によれば、第２チップ領域７１Ｂ以外の領域にモニタパターン７３は形成されない。つまり、ＳｉＣウエハ６２によれば、モニタパターン７３専用の第２チップ領域７１Ｂが設定される。したがって、モニタパターン７３が、レーザ光に対する遮蔽物となることはない。
また、アライメントパターン２０は、平面視においてダイシングストリート９１から間隔を空けて第１ウエハ主面６３の上に形成される。しかも、アライメントパターン２０は、金属材料以外の材料によって形成されている。アライメントパターン２０は、具体的には、アライメントトレンチ２６および絶縁体２７を含むアライメントトレンチ構造を有している。また、ダイシングストリート９１内に位置する第１ウエハ主面６３には、複数のアライメントパターン２０以外のアクセサリパターンは形成されない。したがって、アクセサリパターンが、レーザ光に対する遮蔽物となることはない。
また、第１主面電極３２およびモニタ主面電極８８は、平面視においてダイシングストリート９１から間隔を空けて第１ウエハ主面６３の上に形成される。したがって、第１主面電極３２およびモニタ主面電極８８が、レーザ光に対する遮蔽物となることはない。
また、改質領域９４は、複数のアライメントパターン２０から間隔を空けて切断予定ライン７２に沿って形成される。したがって、複数のアライメントパターン２０が、ＳｉＣウエハ６２の劈開の妨げにならない。これにより、切断予定ライン７２に改質領域９４を適切に形成できると同時に、切断予定ライン７２に対して劈開力を適切に付与できる。
よって、第１主面電極３２、モニタ主面電極８８、アライメントパターン２０およびモニタパターン７３に起因する劈開部の形状不良を抑制できるから、ＳｉＣウエハ６２の劈開部の蛇行を適切に抑制できる。これにより、ＳｉＣウエハ６２の劈開部の最大蛇行幅（絶対値）を１０μｍ以下（具体的には、５μｍ以下）に抑えることができる。
また、劈開部の蛇行を抑制することによって、蛇行を考慮したマージンを小さくできるから、チップ領域７１を縮小できる。また、第１チップ領域７１Ａにモニタパターン７３を形成する必要がないから、チップ領域７１を縮小できる。よって、ＳｉＣ半導体装置１の小型化の要請に応えることができると同時に、１枚のＳｉＣウエハ６２から取得可能なＳｉＣ半導体装置１の取れ数を増加させることができる。
また、ＳｉＣウエハ６２によれば、絶縁層４０を物理的に切断せずに済む。これにより、ＳｉＣウエハ６２を円滑に劈開できると同時に、絶縁層４０の剥離や劣化を抑制できる。その結果、絶縁層４０に起因するＳｉＣウエハ６２の劈開部の形状不良を抑制できる。
図１３は、第２実施形態に係るＳｉＣ半導体装置１０１を示す平面図である。図１４は、図１３示す領域XIVの内部構造を示す拡大平面図である。図１５は、図１４に示すXV-XV線に沿う断面図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１３～図１５を参照して、ＳｉＣ半導体装置１０１は、ＳＢＤ１２に代えて、機能デバイスの一例としてのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）１０２が、アクティブ領域１０に形成されたスイッチングデバイスである。つまり、ＳｉＣ半導体装置１０１は、ＳｉＣウエハ６２の第１チップ領域７１ＡにＭＩＳＦＥＴ１０２を形成することによって製造されている。
ＳｉＣ半導体装置１０１は、ＳｉＣチップ２、第１～第４改質領域８Ａ～８Ｄ（第１～第４改質部分９Ａ～９Ｄ）、アライメントパターン２０、層間絶縁層３０、第１主面電極３２、絶縁層４０、パッド電極４９および第２主面電極５１を含む。図１３では、絶縁層４０がハッチングによって示されている。
ＳｉＣ基板６は、ＭＩＳＦＥＴ１０２のドレイン領域として形成されている。ＳｉＣエピタキシャル層７は、ＭＩＳＦＥＴ１０２のドリフト領域として形成されている。第２主面電極５１は、ＭＩＳＦＥＴ１０２のドレイン電極として形成されている。
ＳｉＣエピタキシャル層７は、この形態では、法線方向Ｚに沿って異なるｎ型不純物濃度を有している。ＳｉＣエピタキシャル層７は、具体的には、ｎ型不純物濃度が高い高濃度領域１０３、および、高濃度領域１０３よりもｎ型不純物濃度が低い低濃度領域１０４を含む。
高濃度領域１０３は、第１主面３側の領域に形成されている。低濃度領域１０４は、高濃度領域１０３に対して第２主面４側の領域に形成されている。高濃度領域１０３の厚さは、低濃度領域１０４の厚さ未満である。高濃度領域１０３の厚さは、ＳｉＣエピタキシャル層７の総厚さの２分の１未満である。
高濃度領域１０３のｎ型不純物濃度のピーク値は、１．０×１０１６ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。低濃度領域１０４のｎ型不純物濃度のピーク値は、１．０×１０１５ｃｍ－３以上１．０×１０１６ｃｍ－３以下であってもよい。むろん、ＳｉＣエピタキシャル層７のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下の範囲で、ＳｉＣ基板６から第１主面３に向けてｎ型不純物濃度が漸減する濃度勾配を有していてもよい。
ＳｉＣ半導体装置１０１は、アクティブ領域１０において第１主面３に形成された複数のトレンチゲート構造１１１を含む。複数のトレンチゲート構造１１１は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。複数のトレンチゲート構造１１１は、平面視において全体として第１方向Ｘに延びるストライプ状に形成されている。
複数のトレンチゲート構造１１１は、この形態では、アクティブ領域１０において一方側（第３側面５Ｃ側）の周縁部から他方側（第４側面５Ｄ側）の周縁部に向けて帯状に延びている。複数のトレンチゲート構造１１１は、アクティブ領域１０において一方側の周縁部および他方側の周縁部の間の中間部を横切っている。
各トレンチゲート構造１１１の長さは、１ｍｍ以上１０ｍｍ以下であってもよい。各トレンチゲート構造１１１の長さは、１ｍｍ以上２ｍｍ以下、２ｍｍ以上４ｍｍ以下、４ｍｍ以上６ｍｍ以下、６ｍｍ以上８ｍｍ以下、または、８ｍｍ以上１０ｍｍ以下であってもよい。各トレンチゲート構造１１１の長さは、２ｍｍ以上６ｍｍ以下であることが好ましい。１つのトレンチゲート構造１１１の単位面積当たりの総延長は、０．５μｍ／μｍ２以上０．７５μｍ／μｍ２以下であってもよい。
各トレンチゲート構造１１１は、ゲートトレンチ１１２、ゲート絶縁層１１３およびゲート電極１１４を含む。図１４では、ゲート絶縁層１１３およびゲート電極１１４がハッチングによって示されている。
ゲートトレンチ１１２は、ＳｉＣエピタキシャル層７に形成されている。ゲートトレンチ１１２は、側壁および底壁を含む。ゲートトレンチ１１２の長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。ゲートトレンチ１１２の短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。
ゲートトレンチ１１２の側壁は、法線方向Ｚに延びていてもよい。ＳｉＣチップ２内においてゲートトレンチ１１２の側壁が第１主面３に対して成す角度は、９０°以上９５°以下（たとえば９１°以上９３°以下）であってもよい。ゲートトレンチ１１２の側壁は、第１主面３に対してほぼ垂直に形成されていてもよい。ゲートトレンチ１１２は、第１主面３から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。
ゲートトレンチ１１２の底壁は、高濃度領域１０３に位置している。ゲートトレンチ１１２の底壁は、ＳｉＣ単結晶のｃ面に面している。ゲートトレンチ１１２の底壁は、ＳｉＣ単結晶のｃ面に対してａ軸方向に傾斜したオフ角を有している。ゲートトレンチ１１２の底壁は、第１主面３に対して平行に形成されていてもよい。ゲートトレンチ１１２の底壁は、第２主面４に向かう湾曲状に形成されていてもよい。
ゲートトレンチ１１２は、第１深さＤ１を有している。第１深さＤ１は、０．５μｍ以上３μｍ以下であってもよい。第１深さＤ１は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。
ゲートトレンチ１１２の第２方向Ｙに沿う幅は、０．１μｍ以上２μｍ以下であってもよい。ゲートトレンチ１１２の幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。
ゲートトレンチ１１２の開口エッジ部は、第１主面３からゲートトレンチ１１２の内方に向かって下り傾斜した傾斜部を含む。ゲートトレンチ１１２の開口エッジ部は、第１主面３およびゲートトレンチ１１２の側壁を接続する部分である。ゲートトレンチ１１２の傾斜部は、ＳｉＣチップ２の内方に向かう湾曲状に形成されている。ゲートトレンチ１１２の傾斜部は、ゲートトレンチ１１２の内方に向かう湾曲状に形成されていてもよい。ゲートトレンチ１１２の傾斜部は、ゲートトレンチ１１２の開口エッジ部に対する電界集中を緩和する。
ゲート絶縁層１１３は、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ジルコニウムおよび酸化タンタルのうちの少なくとも１つを含む。ゲート絶縁層１１３は、酸化シリコン層および窒化シリコン層が任意の順で積層された積層構造を有していてもよい。ゲート絶縁層１１３は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。ゲート絶縁層１１３は、この形態では、酸化シリコン層からなる単層構造を有している。
ゲート絶縁層１１３は、ゲートトレンチ１１２の内壁に沿って膜状に形成され、ゲートトレンチ１１２内においてリセス空間を区画している。ゲート絶縁層１１３は、第１領域１１５、第２領域１１６および第３領域１１７を含む。第１領域１１５は、ゲートトレンチ１１２の側壁に沿って形成されている。第２領域１１６は、ゲートトレンチ１１２の底壁に沿って形成されている。第３領域１１７は、第１主面３に沿って形成されている。
第１領域１１５の厚さは、第２領域１１６の厚さおよび第３領域１１７の厚さ未満である。第１領域１１５の厚さは、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域１１６の厚さは、０．０５μｍ以上０．５μｍ以下であってもよい。第３領域１１７の厚さは、０．０５μｍ以上０．５μｍ以下であってもよい。
ゲート絶縁層１１３は、開口エッジ部においてゲートトレンチ１１２内に向けて膨出した膨出部１１８を含む。膨出部１１８は、ゲート絶縁層１１３の第１領域１１５および第３領域１１７の接続部に形成されている。膨出部１１８は、ゲートトレンチ１１２の内方に向かう湾曲状に形成されている。膨出部１１８は、開口エッジ部においてゲートトレンチ１１２の開口を狭めている。膨出部１１８を有さないゲート絶縁層１１３が形成されていてもよい。一様な厚さを有するゲート絶縁層１１３が形成されていてもよい。
ゲート電極１１４は、ゲート絶縁層１１３を挟んでゲートトレンチ１１２に埋設されている。ゲート電極１１４は、具体的には、ゲートトレンチ１１２内においてゲート絶縁層１１３によって区画されたリセス空間に埋設されている。ゲート電極１１４は、ゲートトレンチ１１２の開口から露出する電極面を有している。ゲート電極１１４の電極面は、ゲートトレンチ１１２の底壁に向かって窪んだ湾曲状に形成されている。ゲート電極１１４の電極面は、ゲート絶縁層１１３の膨出部１１８によって狭められている。
ゲート電極１１４は、金属材料以外の導電材料からなる。ゲート電極１１４は、導電性ポリシリコンからなることが好ましい。ゲート電極１１４は、この形態では、ｐ型不純物が添加されたｐ型ポリシリコンを含む。
ゲート電極１１４のｐ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２２ｃｍ－３以下であってもよい。ゲート電極１１４のｐ型不純物は、ホウ素、アルミニウム、インジウムおよびガリウムのうちの少なくとも１つを含んでいてもよい。ゲート電極１１４のシート抵抗は、１０Ω／□以上５００Ω／□以下（この形態では２００Ω／□程度）であってもよい。ゲート電極１１４の厚さは、０．５μｍ以上３μｍ以下であってもよい。
ＳｉＣ半導体装置１０１は、ゲート電極１１４を被覆する第１低抵抗層１１９を含む。第１低抵抗層１１９は、ゲートトレンチ１１２内においてゲート電極１１４を被覆している。第１低抵抗層１１９は、トレンチゲート構造１１１の一部を形成している。
第１低抵抗層１１９は、ゲート電極１１４のシート抵抗未満のシート抵抗を有する導電材料を含む。第１低抵抗層１１９のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。法線方向Ｚに関して、第１低抵抗層１１９の厚さは、ゲート電極１１４の厚さ未満であることが好ましい。第１低抵抗層１１９の厚さは、０．０１μｍ以上３μｍ以下であってもよい。
第１低抵抗層１１９は、具体的には、ポリサイド層を含む。ポリサイド層は、ゲート電極１１４の表層部を金属材料によってシリサイド化することによって形成されている。つまり、ゲート電極１１４の電極面は、第１低抵抗層１１９によって形成されている。ポリサイド層は、具体的には、ゲート電極１１４に添加されたｐ型不純物を含むｐ型ポリサイド層からなる。ポリサイド層は、１０μΩ・ｃｍ以上１１０μΩ・ｃｍ以下の比抵抗を有していることが好ましい。
ゲート電極１１４および第１低抵抗層１１９が埋め込まれたゲートトレンチ１１２内のシート抵抗は、ゲート電極１１４単体のシート抵抗以下である。ゲートトレンチ１１２内のシート抵抗は、ｎ型不純物が添加されたｎ型ポリシリコンのシート抵抗以下であることが好ましい。ゲートトレンチ１１２内のシート抵抗は、第１低抵抗層１１９のシート抵抗に近似される。ゲートトレンチ１１２内のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。ゲートトレンチ１１２内のシート抵抗は、１０Ω／□未満であることが好ましい。
第１低抵抗層１１９は、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２およびＷＳｉ２のうちの少なくとも１つを含んでいてもよい。とりわけ、これらの種のうちのＮｉＳｉ、ＣｏＳｉ２およびＴｉＳｉ２は、比抵抗の値および温度依存性が比較的小さいことから、第１低抵抗層１１９を形成するポリサイド層として適している。第１低抵抗層１１９は、他の領域への拡散が少ない性質を有するＣｏＳｉ２からなることが最も好ましい。
第１低抵抗層１１９は、ゲート絶縁層１１３に接する接触部を含む。第１低抵抗層１１９の接触部は、具体的には、ゲート絶縁層１１３の第３領域１１７（膨出部１１８）に接している。これにより、第１低抵抗層１１９およびＳｉＣエピタキシャル層７の間の電流パスを抑制できる。特に、第１低抵抗層１１９の接触部を、ゲート絶縁層１１３において比較的厚い角部に接続させる設計は、電流パスのリスクを低減する上で有効である。
ｎ型ポリシリコンとは相異なる仕事関数を有するｐ型ポリシリコンをゲートトレンチ１１２に埋め込むことにより、ゲート閾値電圧Ｖｔｈを１Ｖ程度増加させることができる。しかし、ｐ型ポリシリコンは、ｎ型ポリシリコンのシート抵抗よりも数十倍（おおよそ２０倍）高いシート抵抗を有している。そのため、ｐ型ポリシリコンをゲート電極１１４の材料として採用した場合、ゲートトレンチ１１２内の寄生抵抗（以下、単に「ゲート抵抗」という。）の増加に伴ってエネルギ損失が増大する。
そこで、ＳｉＣ半導体装置１０１では、ゲート電極１１４（ｐ型ポリシリコン）の上に第１低抵抗層１１９（ｐ型ポリサイド）を形成している。第１低抵抗層１１９によれば、ゲート閾値電圧Ｖｔｈの増加を許容させながら、ゲートトレンチ１１２内のシート抵抗を低減できる。
たとえば、第１低抵抗層１１９を有する構造によれば、第１低抵抗層１１９を有さない構造と比較してシート抵抗を１００分の１以下に低下させることができる。また、第１低抵抗層１１９を有する構造によれば、ｎ型ポリシリコンを含むゲート電極１１４と比較してシート抵抗を５分の１以下に低下させることができる。
これにより、ゲート抵抗を低減できるから、トレンチゲート構造１１１に沿って電流を効率的に拡散させることができる。つまり、第１低抵抗層１１９は、ゲートトレンチ１１２内に電流を拡散する電流拡散層として形成されている。特に、ミリメートルオーダの長さ（１ｍｍ以上の長さ）を有するゲートトレンチ１１２の場合には電流の伝達に時間を要するが、第１低抵抗層１１９によればスイッチング遅延を適切に抑制できる。
また、第１低抵抗層１１９を有する構造によれば、ゲート閾値電圧Ｖｔｈを高める上でＳｉＣエピタキシャル層７内のｐ型不純物濃度を増加させなくて済む。よって、チャネル抵抗の増加を抑制しながら、ゲート閾値電圧Ｖｔｈを適切に増加させることができる。
ＳｉＣ半導体装置１０１は、互いに隣り合う複数のトレンチゲート構造１１１の間の領域にそれぞれ形成された複数のトレンチソース構造１２１を含む。複数のトレンチソース構造１２１は、１つのトレンチゲート構造１１１を挟み込む態様で、第２方向Ｙに間隔を空けて形成されている。
複数のトレンチソース構造１２１は、第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のトレンチソース構造１２１は、平面視において全体として第１方向Ｘに延びるストライプ状に形成されている。
第２方向Ｙに関して、互いに隣り合うトレンチソース構造１２１の中央部間のピッチＰＳは、１μｍ以上５μｍ以下であってもよい。ピッチＰＳは、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。ピッチＰＳは、１．５μｍ以上３μｍ以下であることが好ましい。
各トレンチソース構造１２１は、ソーストレンチ１２２、ソース絶縁層１２３およびソース電極１２４を含む。図１４では、ソース電極１２４がハッチングによって示されている。ソーストレンチ１２２は、ＳｉＣエピタキシャル層７に形成されている。ソーストレンチ１２２は、側壁および底壁を含む。ソーストレンチ１２２の長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。ソーストレンチ１２２の短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。
ソーストレンチ１２２の底壁は、高濃度領域１０３に位置している。ソーストレンチ１２２の底壁は、ゲートトレンチ１１２の底壁に対して第２主面４側の領域に位置している。ソーストレンチ１２２の底壁は、法線方向Ｚに関して、ゲートトレンチ１１２の底壁および低濃度領域１０４の間の領域に位置している。
ソーストレンチ１２２の底壁は、ＳｉＣ単結晶のｃ面に面している。ソーストレンチ１２２の底壁は、ＳｉＣ単結晶のｃ面に対してａ軸方向に傾斜したオフ角を有している。ソーストレンチ１２２の底壁は、第１主面３に対して平行に形成されていてもよい。ソーストレンチ１２２の底壁は、第２主面４に向かう湾曲状に形成されていてもよい。
ソーストレンチ１２２は、ゲートトレンチ１１２の第１深さＤ１を超える第２深さＤ２を有している。第１深さＤ１に対する第２深さＤ２の比ＤＳ／ＤＧは、ソーストレンチ１２２が高濃度領域１０３内に位置するという条件において、１．５以上であってもよい。比ＤＳ／ＤＧは、２以上であることが好ましい。
第２深さＤ２は、０．５μｍ以上１０μｍ以下であってもよい。第２深さＤ２は、０．５μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。第１深さＤ１とほぼ等しい第２深さＤ２を有するソーストレンチ１２２が形成されてもよい。
ソーストレンチ１２２は、第１トレンチ部１２５および第２トレンチ部１２６を含む。第１トレンチ部１２５は、ソーストレンチ１２２の開口側に形成されている。第１トレンチ部１２５は、第２方向Ｙに関して第１幅Ｗ１を有している。第１トレンチ部１２５は、第１主面３から底壁側に向かって第１幅Ｗ１が狭まる先細り形状に形成されていてもよい。
法線方向Ｚに関して、ゲートトレンチ１１２の底壁を横切る第１トレンチ部１２５が形成されていてもよい。つまり、第１トレンチ部１２５の深さは、ゲートトレンチ１１２の第１深さＤ１を超えていてもよい。
第１トレンチ部１２５は、ゲートトレンチ１１２の底壁に対して第１主面３側の領域に形成されていることが好ましい。つまり、第１トレンチ部１２５の深さは、ゲートトレンチ１１２の第１深さＤ１未満であることが好ましい。第１トレンチ部１２５の深さは、０．１μｍ以上２μｍ以下であってもよい。第１トレンチ部１２５の深さは、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。
第１トレンチ部１２５の第１幅Ｗ１は、ゲートトレンチ１１２の幅以上であってもよいし、ゲートトレンチ１１２の幅未満であってもよい。第１幅Ｗ１は、ゲートトレンチ１１２の幅を超えていることが好ましい。第１幅Ｗ１は、０．１μｍ以上２μｍ以下であってもよい。第１幅Ｗ１は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。
第２トレンチ部１２６は、ソーストレンチ１２２の底壁側に形成されている。第２トレンチ部１２６は、法線方向Ｚに関して、第１トレンチ部１２５およびＳｉＣエピタキシャル層７の底部の間の領域に形成され、ゲートトレンチ１１２の底壁を横切っている。法線方向Ｚに関して、第１トレンチ部１２５を基準とした第２トレンチ部１２６の深さは、ゲートトレンチ１１２の第１深さＤ１を超えていることが好ましい。
第２トレンチ部１２６は、第２方向Ｙに関して第１幅Ｗ１未満の第２幅Ｗ２を有している。第２幅Ｗ２は、第１幅Ｗ１未満という条件下において、ゲートトレンチ１１２の幅以上であってもよいし、ゲートトレンチ１１２の幅未満であってもよい。
第２幅Ｗ２は、０．１μｍ以上２μｍ未満であってもよい。第２幅Ｗ２は、０．１μｍ以上２μｍ未満であってもよい。第２幅Ｗ２は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ未満であってもよい。むろん、第１幅Ｗ１とほぼ等しい第２幅Ｗ２を有する第２トレンチ部１２６が形成されてもよい。
ソーストレンチ１２２の全体的な開口幅は、ゲートトレンチ１１２の開口幅と同程度に形成されていることが好ましい。ソーストレンチ１２２の開口幅がゲートトレンチ１１２の開口幅と同程度であるとは、ソーストレンチ１２２の開口幅が、ゲートトレンチ１１２の開口幅の±２０％の範囲内に収まっていることをいう。
第２トレンチ部１２６の側壁は、法線方向Ｚに延びていてもよい。ＳｉＣチップ２内において第２トレンチ部１２６の側壁が第１主面３に対して成す角度は、９０°以上９５°以下（たとえば９１°以上９３°以下）であってもよい。第２トレンチ部１２６の側壁は、第１主面３に対してほぼ垂直に形成されていてもよい。第２トレンチ部１２６は、第１トレンチ部１２５から底壁側に向かって第２幅Ｗ２が狭まる先細り形状に形成されていてもよい。
ソース絶縁層１２３は、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ジルコニウムまたは酸化タンタルのうちの少なくとも１つを含む。ソース絶縁層１２３は、酸化シリコン層および窒化シリコン層が任意の順で積層された積層構造を有していてもよい。ソース絶縁層１２３は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。ソース絶縁層１２３は、この形態では、酸化シリコン層からなる単層構造を有している。
ソース絶縁層１２３は、ソーストレンチ１２２の内壁に沿って膜状に形成され、ソーストレンチ１２２内においてリセス空間を区画している。ソース絶縁層１２３は、具体的には、第１トレンチ部１２５を露出させ、第２トレンチ部１２６を被覆するようにソーストレンチ１２２の内壁に沿って膜状に形成されている。
これにより、ソース絶縁層１２３は、ソーストレンチ１２２の第２トレンチ部１２６内においてリセス空間を区画している。また、ソース絶縁層１２３は、ソーストレンチ１２２の第１トレンチ部１２５を露出させる側壁窓部１２７を有している。
ソース絶縁層１２３は、第１領域１２８および第２領域１２９を含む。第１領域１２８は、ソーストレンチ１２２の側壁に沿って形成されている。第２領域１２９は、ソーストレンチ１２２の底壁に沿って形成されている。第１領域１２８の厚さは、第２領域１２９の厚さ未満である。第１領域１２８の厚さは、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域１２９の厚さは、０．０５μｍ以上０．５μｍ以下であってもよい。
第１領域１２８の厚さは、ゲート絶縁層１１３の第１領域１２８の厚さとほぼ等しくてもよい。第２領域１２９の厚さは、ゲート絶縁層１１３の第２領域１２９の厚さとほぼ等しくてもよい。一様な厚さを有するソース絶縁層１２３が形成されていてもよい。
ソース電極１２４は、ソース絶縁層１２３を挟んでソーストレンチ１２２に埋設されている。ソース電極１２４は、具体的には、ソース絶縁層１２３を挟んでソーストレンチ１２２の第１トレンチ部１２５および第２トレンチ部１２６に埋設されている。
ソース電極１２４は、ソーストレンチ１２２の底壁側において第２トレンチ部１２６によって区画されたリセス空間に埋設されている。ソース電極１２４は、ソーストレンチ１２２の開口側において側壁窓部１２７から露出する第１トレンチ部１２５の側壁に接する側壁コンタクト部１３０を有している。
ソース電極１２４は、ソーストレンチ１２２の開口から露出する電極面を有している。ソース電極１２４の電極面は、ソーストレンチ１２２の底壁に向かって窪んだ湾曲状に形成されている。ソース電極１２４の電極面は、第１主面３に対して平行に形成されていてもよい。
法線方向Ｚに関して、ソース電極１２４の厚さは、０．５μｍ以上１０μｍ以下であってもよい。ソース電極１２４の厚さは、０．５μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。
ソース電極１２４は、金属材料以外の導電材料からなる。ソース電極１２４は、導電性ポリシリコンからなることが好ましい。ソース電極１２４は、この形態では、ｐ型不純物が添加されたｐ型ポリシリコンを含む。
ソース電極１２４のｐ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２２ｃｍ－３以下であってもよい。ソース電極１２４のｐ型不純物濃度は、ゲート電極１１４のｐ型不純物濃度と等しいことが好ましい。ソース電極１２４のｐ型不純物は、ホウ素、アルミニウム、インジウムおよびガリウムのうちの少なくとも１つを含んでいてもよい。
ＳｉＣ半導体装置１０１は、ソース電極１２４を被覆する第２低抵抗層１３１を含む。第２低抵抗層１３１は、ソーストレンチ１２２内においてソース電極１２４を被覆している。第２低抵抗層１３１は、トレンチソース構造１２１の一部を形成している。第２低抵抗層１３１は、第１低抵抗層１１９と同様の構造を有している。第２低抵抗層１３１の説明については、第１低抵抗層１１９の説明が準用される。
ＳｉＣ半導体装置１０１は、アクティブ領域１０において第１主面３の表層部に形成されたｐ型のボディ領域１４１を含む。ボディ領域１４１は、アクティブ領域１０を画定している。ボディ領域１４１のｐ型不純物濃度は、ゲート電極１１４のｐ型不純物濃度未満である。ボディ領域１４１のｐ型不純物濃度は、ソース電極１２４のｐ型不純物濃度未満である。ボディ領域１４１のｐ型不純物濃度のピーク値は、１．０×１０１７ｃｍ－３以上１．０×１０１９ｃｍ－３以下であってもよい。
ボディ領域１４１は、第１主面３の表層部において、ゲートトレンチ１１２の側壁およびソーストレンチ１２２の側壁を被覆している。ボディ領域１４１は、ゲートトレンチ１１２の底壁に対して第１主面３側の領域に形成されている。ボディ領域１４１は、ゲート絶縁層１１３を挟んでゲート電極１１４に対向している。
ボディ領域１４１は、さらに、ソーストレンチ１２２の第２トレンチ部１２６に対して第１トレンチ部１２５側の領域に形成されている。ボディ領域１４１は、ソーストレンチ１２２の第１トレンチ部１２５を被覆している。
ボディ領域１４１は、ソーストレンチ１２２の第１トレンチ部１２５から露出するソース電極１２４の側壁コンタクト部１３０に接続されている。これにより、ボディ領域１４１は、ＳｉＣチップ２内においてソース接地されている。ボディ領域１４１は、第２トレンチ部１２６の一部を被覆していてもよい。この場合、ボディ領域１４１は、ソース絶縁層１２３の一部を挟んでソース電極１２４に対向していてもよい。
ＳｉＣ半導体装置１０１は、ボディ領域１４１の表層部に形成されたｎ＋型のソース領域１４２を含む。ソース領域１４２は、ゲートトレンチ１１２に沿って形成されている。ソース領域１４２のｎ型不純物濃度のピーク値は、高濃度領域１０３のｎ型不純物濃度のピーク値を超えている。ソース領域１４２のｎ型不純物濃度のピーク値は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。
ソース領域１４２は、ボディ領域１４１の表層部においてゲートトレンチ１１２の側壁およびソーストレンチ１２２の側壁を被覆している。ソース領域１４２は、ゲート絶縁層１１３を挟んでゲート電極１１４に対向している。ソース領域１４２は、ゲート絶縁層１１３を挟んで第１低抵抗層１１９に対向していることが好ましい。
ソース領域１４２は、さらに、ソーストレンチ１２２の第２トレンチ部１２６に対して第１トレンチ部１２５側の領域に形成されている。ソース領域１４２は、ソーストレンチ１２２の第１トレンチ部１２５を被覆している。ソース領域１４２は、ソーストレンチ１２２の第１トレンチ部１２５から露出するソース電極１２４の側壁コンタクト部１３０に接続されている。これにより、ソース領域１４２は、ＳｉＣチップ２内においてソース接地されている。
ソース領域１４２においてゲートトレンチ１１２の側壁に沿う部分は、ボディ領域１４１内において高濃度領域１０３との間でＭＩＳＦＥＴ１０２のチャネルを画定している。チャネルのＯＮ／ＯＦＦは、ゲート電極１１４によって制御される。
ＳｉＣ半導体装置１０１は、アクティブ領域１０において第１主面３の表層部に形成されたｐ＋型の複数のコンタクト領域１４３を含む。各コンタクト領域１４３のｐ型不純物濃度のピーク値は、ボディ領域１４１のｐ型不純物濃度のピーク値を超えている。各コンタクト領域１４３のｐ型不純物濃度のピーク値は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。
複数のコンタクト領域１４３は、複数のソーストレンチ１２２に沿う領域にそれぞれ形成されている。複数のコンタクト領域１４３は、具体的には、対応する１つのソーストレンチ１２２に対して１対複数の関係で形成されている。複数のコンタクト領域１４３は、対応する１つのソーストレンチ１２２に間隔を空けてそれぞれ形成されている。複数のコンタクト領域１４３は、ゲートトレンチ１１２から間隔を空けてそれぞれ形成されている。
各コンタクト領域１４３は、対応するソーストレンチ１２２の第１トレンチ部１２５を被覆している。各コンタクト領域１４３は、対応するソーストレンチ１２２の第１トレンチ部１２５において、ソース電極１２４の側壁コンタクト部１３０およびソース領域１４２の間に介在している。各コンタクト領域１４３は、さらに、対応するソーストレンチ１２２の第１トレンチ部１２５において、ソース電極１２４の側壁コンタクト部１３０およびボディ領域１４１の間に介在している。
これにより、各コンタクト領域１４３は、ソース電極１２４、ボディ領域１４１およびソース領域１４２に電気的に接続されている。また、各コンタクト領域１４３は、ＳｉＣチップ２内においてソース接地されている。
各コンタクト領域１４３において第１トレンチ部１２５を被覆する部分は、ゲートトレンチ１１２に向けて引き出されている。各コンタクト領域１４３においてソーストレンチ１２２の第１トレンチ部１２５を被覆する部分は、ボディ領域１４１の底部に対して第１主面３側の領域に形成されている。各コンタクト領域１４３において第１トレンチ部１２５を被覆する部分は、ゲートトレンチ１１２およびソーストレンチ１２２の間の中間領域まで延びていてもよい。
各コンタクト領域１４３は、さらに、対応するソーストレンチ１２２の第２トレンチ部１２６を被覆している。各コンタクト領域１４３は、対応するソーストレンチ１２２の第２トレンチ部１２６において、ソース絶縁層１２３を挟んでソース電極１２４に対向している。
各コンタクト領域１４３は、さらに、対応するソーストレンチ１２２の底壁を被覆している。各コンタクト領域１４３は、対応するソーストレンチ１２２の底壁を挟んでソース電極１２４に対向している。各コンタクト領域１４３の底部は、対応するソーストレンチ１２２の底壁に対して平行に形成されていてもよい。
ＳｉＣ半導体装置１０１は、アクティブ領域１０において第１主面３の表層部に形成されたｐ型の複数のディープウェル領域１４４を含む。各ディープウェル領域１４４のｐ型不純物濃度のピーク値は、コンタクト領域１４３のｐ型不純物濃度のピーク値未満である。
各ディープウェル領域１４４のｐ型不純物濃度のピーク値は、ボディ領域１４１のｐ型不純物濃度のピーク値以上であってもよいし、ボディ領域１４１のｐ型不純物濃度のピーク値未満であってもよい。各ディープウェル領域１４４のｐ型不純物濃度のピーク値は、１．０×１０１７ｃｍ－３以上１．０×１０１９ｃｍ－３以下であってもよい。
複数のディープウェル領域１４４は、複数のソーストレンチ１２２に対して１対１対応の関係で形成されている。各ディープウェル領域１４４は、平面視において対応するソーストレンチ１２２に沿って延びる帯状に形成されている。
各ディープウェル領域１４４は、高濃度領域１０３に形成されている。各ディープウェル領域１４４は、ボディ領域１４１に対して第２主面４側の領域に形成されている。各ディープウェル領域１４４は、ボディ領域１４１に連なっている。
各ディープウェル領域１４４は、対応するソーストレンチ１２２の第２トレンチ部１２６を被覆する部分を含む。各ディープウェル領域１４４は、コンタクト領域１４３を挟んで対応するソーストレンチ１２２の第２トレンチ部１２６を被覆する部分を含む。
各ディープウェル領域１４４は、さらに、対応するソーストレンチ１２２の底壁を被覆する部分を含む。各ディープウェル領域１４４は、コンタクト領域１４３を挟んで対応するソーストレンチ１２２の底壁を被覆する部分を含む。
各ディープウェル領域１４４は、ゲートトレンチ１１２の底壁に対して第２主面４側に位置する底部を有している。各ディープウェル領域１４４の底部は、各ソーストレンチ１２２の底壁に対して平行に形成されていてもよい。複数のディープウェル領域１４４は、一定の深さで形成されていることが好ましい。
各ディープウェル領域１４４は、高濃度領域１０３との間でｐｎ接合部を形成している。このｐｎ接合部からは、ゲートトレンチ１１２に向けて空乏層が拡がる。空乏層は、ゲートトレンチ１１２の底壁にオーバラップしてもよい。
ｐｎ接合ダイオードだけを備えるＳｉＣ半導体装置１０１では、トレンチを備えていないという構造上、ＳｉＣチップ２内における電界集中の問題は少ない。各ディープウェル領域１４４は、トレンチゲート型のＭＩＳＦＥＴ１０２をｐｎ接合ダイオードの構造に近づける。
これにより、トレンチゲート型のＭＩＳＦＥＴ１０２において、ＳｉＣチップ２内における電界を緩和できる。また、ゲートトレンチ１１２の底壁に対して第２主面４側に底部を有するディープウェル領域１４４によれば、空乏層によって、ゲートトレンチ１１２に対する電界集中を適切に緩和できる。互いに隣り合う複数のソーストレンチ１２２（ディープウェル領域１４４）の間のピッチＰＳを狭めることは、電界集中を緩和し、耐圧を向上させる上で有効である。
複数のディープウェル領域１４４は、一定の深さで形成されていることが好ましい。これにより、ＳｉＣチップ２の耐圧（たとえば破壊耐量）が各ディープウェル領域１４４によって制限されることを抑制できるから、耐圧の向上を適切に図ることができる。
ソーストレンチ１２２を利用することにより、ＳｉＣチップ２の比較的深い領域にディープウェル領域１４４を適切に形成できる。また、ソーストレンチ１２２に沿ってディープウェル領域１４４を形成できるから、複数のディープウェル領域１４４の深さにバラツキが生じるのを適切に抑制できる。
また、この形態では、高濃度領域１０３の一部が、互いに隣り合う複数のディープウェル領域１４４の間の領域に介在している。これにより、互いに隣り合う複数のディープウェル領域１４４の間の領域において、ＪＦＥＴ（Junction Field Effect Transistor）抵抗を低減できる。
また、この形態では、各ディープウェル領域１４４の底部が高濃度領域１０３に位置している。これにより、高濃度領域１０３における各ディープウェル領域１４４の直下の領域において第１主面３に対して平行な横方向に電流経路を形成できる。その結果、電流拡がり抵抗を低減できる。低濃度領域１０４は、このような構造において、ＳｉＣチップ２の耐圧を高める。
層間絶縁層３０は、この形態では、アクティブ領域１０においてソース領域１４２およびコンタクト領域１４３を被覆している。層間絶縁層３０は、具体的には、アクティブ領域１０において第２方向Ｙに沿う断面視においてソース領域１４２の全域およびコンタクト領域１４３の全域を被覆している。また、層間絶縁層３０は、平面視においてソース領域１４２の全域およびコンタクト領域１４３の全域を被覆している。
層間絶縁層３０は、さらに具体的には、アクティブ領域１０においてソーストレンチ１２２の第１トレンチ部１２５を横切ってソース電極１２４を被覆している。層間絶縁層３０は、第１主面３の上においてソース電極１２４の側壁コンタクト部１３０を被覆している。
層間絶縁層３０は、ソース孔１５１を含む。ソース孔１５１は、アクティブ領域１０においてソース電極１２４を露出させている。ソース孔１５１は、トレンチソース構造１２１に沿って延びる帯状に形成されていてもよい。ソース孔１５１は、具体的には、平面視においてソーストレンチ１２２（第１トレンチ部１２５）の側壁によって取り囲まれた領域内に形成されている。
ソース孔１５１は、ソーストレンチ１２２（第１トレンチ部１２５）の側壁からソーストレンチ１２２の内方に間隔を空けてソース電極１２４を露出させている。ソース孔１５１は、ソース電極１２４のみを露出させている。ソース孔１５１の開口エッジ部は、ソース孔１５１内に向かう湾曲状に形成されている。
ソース電極１２４の電極面には、ソーストレンチ１２２の底壁に向かって窪んだリセス１５２が形成されている。リセス１５２は、トレンチソース構造１２１に沿って延びる帯状に形成されていてもよい。リセス１５２は、平面視においてソーストレンチ１２２（第１トレンチ部１２５）の側壁によって取り囲まれた領域内に形成されている。
リセス１５２は、ソーストレンチ１２２（第１トレンチ部１２５）の側壁からソーストレンチ１２２の内方に間隔を空けて形成されている。リセス１５２は、第２低抵抗層１３１を露出させている。リセス１５２は、第２低抵抗層１３１を貫通していてもよい。ソース孔１５１は、ソース電極１２４のリセス１５２に連通している。
第１主面電極３２は、この形態では、ＳｉＣチップ２側からこの順に積層されたバリア層１５３および本体層１５４を含む積層構造を有している。
バリア層１５３は、Ｔｉ層およびＴｉＮ層のうちの少なくとも１を含むことが好ましい。バリア層１５３は、ＳｉＣチップ２側からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有していることが好ましい。バリア層１５３は、Ｔｉ層またはＴｉＮ層からなる単層構造を有していてもよい。
バリア層１５３の厚さは、０．０１μｍ以上６μｍ以下であってもよい。バリア層１５３の厚さは、０．０１μｍ以上０．１μｍ以下、０．１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、または、４μｍ以上６μｍ以下であってもよい。
本体層１５４は、バリア層１５３の抵抗値未満の抵抗値を有している。本体層１５４は、純Ａｌ層、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含む。
本体層１５４の厚さは、バリア層１５３の厚さを超えている。本体層１５４の厚さは、０．０５μｍ以上１０μｍ以下であってもよい。本体層１５４の厚さは、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。
第１主面電極３２は、ゲート主面電極１５５およびソース主面電極１５６を含む。ゲート主面電極１５５には、ゲート電圧が印加される。ゲート電圧は、１０Ｖ以上５０Ｖ以下（たとえば３０Ｖ程度）であってもよい。ソース主面電極１５６には、ソース電圧が印加される。ソース電圧は、基準電圧（たとえばＧＮＤ電圧）であってもよい。
ゲート主面電極１５５は、アクティブ領域１０に形成されている。ゲート主面電極１５５は、ゲートパッド１５７およびゲートフィンガー１５８を含む。ゲートパッド１５７は、平面視において第１側面５Ａ側の領域に形成されている。
ゲートパッド１５７は、具体的には、平面視において第１側面５Ａの中央部に沿う領域に沿って形成されている。ゲートパッド１５７は、平面視において側面５Ａ～５Ｄのうちの任意の２つを接続する角部に沿う領域に形成されていてもよい。ゲートパッド１５７は、平面視において四角形状に形成されていてもよい。
ゲートフィンガー１５８は、ゲートパッド１５７から引き出されており、アクティブ領域１０の周縁に沿って帯状に延びている。ゲートフィンガー１５８は、この形態では、第１側面５Ａ、第３側面５Ｃおよび第４側面５Ｄに沿って延び、アクティブ領域１０の内方を３方向から区画している。
ゲートフィンガー１５８は、層間絶縁層３０を介してゲート電極１１４に電気的に接続されている。ゲートパッド１５７からの電気信号は、ゲートフィンガー１５８を介してゲート電極１１４に伝達される。
ソース主面電極１５６は、ゲート主面電極１５５から間隔を空けてアクティブ領域１０に形成されている。ソース主面電極１５６は、ゲート主面電極１５５によって区画されたＣ字形状の領域を被覆するように、平面視においてＣ字形状に形成されている。
ソース主面電極１５６は、ソース孔１５１を介してソース電極１２４に電気的に接続されている。つまり、この形態では、金属材料からなるソース主面電極１５６が導電性ポリシリコンからなるソース電極１２４に電気的に接続されている。
絶縁層４０は、この形態では、ゲート主面電極１５５およびソース主面電極１５６を選択的に被覆している。絶縁層４０のパッド開口４１は、ゲートパッド開口１５９およびソースパッド開口１６０を含む。ゲートパッド開口１５９およびソースパッド開口１６０は、パッシベーション層４５の第１開口４７および樹脂層４６の第２開口４８によってそれぞれ形成されている。
ゲートパッド開口１５９は、ゲート主面電極１５５のゲートパッド１５７を露出させている。ゲートパッド開口１５９の平面形状は、任意である。ソースパッド開口１６０は、ソース主面電極１５６を露出させている。ソースパッド開口１６０の平面形状は、任意である。
パッド電極４９は、この形態では、ゲートパッド電極１６１およびソースパッド電極１６２を含む。ゲートパッド電極１６１は、ゲートパッド開口１５９内においてゲート主面電極１５５の上に形成されている。ゲートパッド電極１６１は、ゲート主面電極１５５に電気的に接続されている。ゲートパッド電極１６１は、導線に外部接続されるゲート端子面１６３を有している。
ゲート端子面１６３は、絶縁層４０（樹脂層４６）の主面に対してゲート主面電極１５５側に位置している。ゲート端子面１６３は、絶縁層４０（樹脂層４６）の主面よりも上方に突出していてもよい。ゲート端子面１６３は、絶縁層４０（樹脂層４６）の主面を被覆するオーバラップ部を有していてもよい。
ソースパッド電極１６２は、ソースパッド開口１６０内においてソース主面電極１５６の上に形成されている。ソースパッド電極１６２は、ソース主面電極１５６に電気的に接続されている。ソースパッド電極１６２は、導線に外部接続されるソース端子面１６４を有している。
ソース端子面１６４は、絶縁層４０（樹脂層４６）の主面に対してソース主面電極１５６側に位置している。ソース端子面１６４は、絶縁層４０（樹脂層４６）の主面よりも上方に突出していてもよい。ソース端子面１６４は、絶縁層４０（樹脂層４６）の主面を被覆するオーバラップ部を有していてもよい。
以上、ＳＢＤ１２に代えてＭＩＳＦＥＴ１０２を含むＳｉＣ半導体装置１０１が製造される場合であっても、ＳｉＣ半導体装置１と同様の効果を奏することができる。ＳｉＣ半導体装置１０１の説明中には明記されていないが、絶縁層４０の厚さや傾斜角θ1、θ２、ダイシングストリート４３の幅ＷＤ、パッド電極４９等の構造は、第１実施形態と同様の構成を適用できる。
本発明はさらに他の形態で実施できる。
前述の各実施形態では、絶縁層４０がパッシベーション層４５および樹脂層４６を含む積層構造を有している例について説明した。しかし、絶縁層４０は、パッシベーション層４５または樹脂層４６からなる単層構造を有していてもよい。
前述の第１実施形態では、ｎ型のダイオード領域１３が形成された例について説明した。しかし、ｎ型のダイオード領域１３に代えてｐ型のダイオード領域１３が採用されてもよい。この場合、ＳＢＤ１２に代えてｐｎ接合ダイオードを提供できる。
前述の第２実施形態では、第１低抵抗層１１９および第２低抵抗層１３１が形成されたれについて説明した。しかし、第１低抵抗層１１９および第２低抵抗層１３１のいずれか一方または双方が形成されていない構造が採用されてもよい。
前述の第２実施形態では、ｐ型不純物が添加されたｐ型ポリシリコンを含むゲート電極１１４が形成された例について説明した。しかし、ゲート閾値電圧Ｖｔｈの増加を重視しない場合には、ゲート電極１１４は、ｐ型ポリシリコンに代えて、ｎ型不純物が添加されたｎ型ポリシリコンを含んでいてもよい。
この場合、第１低抵抗層１１９は、ゲート電極１１４（ｎ型ポリシリコン）において表層部を形成する部分を金属材料によってシリサイド化することによって形成されていてもよい。つまり、第１低抵抗層１１９は、ｎ型ポリサイドを含んでいてもよい。このような構造の場合、ゲート抵抗を低減できる。むろん、第１低抵抗層１１９は、形成されなくてもよい。
前述の第２実施形態では、ｐ型不純物が添加されたｐ型ポリシリコンを含むソース電極１２４が形成された例について説明した。しかし、ｐ型ポリシリコンに代えて、ｎ型不純物が添加されたｎ型ポリシリコンを含んでいてもよい。
この場合、第２低抵抗層１３１は、ソース電極１２４（ｎ型ポリシリコン）において表層部を形成する部分を金属材料によってシリサイド化することによって形成されていてもよい。つまり、第２低抵抗層１３１は、ｎ型ポリサイドを含んでいてもよい。むろん、第２低抵抗層１３１は、形成されなくてもよい。
前述の第２実施形態では、ＭＩＳＦＥＴ１０２が形成された例について説明した。しかし、ｎ＋型のドレイン領域に代えてｐ＋型のコレクタ領域が採用されてもよい。この構造によれば、ＭＩＳＦＥＴ１０２に代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を提供できる。この場合、前述の各実施形態において、ＭＩＳＦＥＴ１０２の「ソース」がＩＧＢＴの「エミッタ」に読み替えられ、ＭＩＳＦＥＴ１０２の「ドレイン」がＩＧＢＴの「コレクタ」に読み替えられる。
前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
前述の各実施形態では、第１方向ＸがＳｉＣ単結晶のｍ軸方向であり、第２方向ＹがＳｉＣ単結晶のａ軸方向である例について説明した。しかし、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向である形態が採用されてもよい。
前述の各実施形態では、絶縁層４０（樹脂層４６）によるレーザ光の干渉を抑制するため、ダイシングストリート４３の幅ＷＤを、ＳｉＣチップ２の厚さＴＣの５％以上２５％以下に設定した。つまり、ダイシングストリート９１の幅ＷＤ２を、ＳｉＣウエハ６２の最終的な厚さＴＷの１０％以上５０％以下に設定した。
しかし、レーザ光が絶縁層４０を介してＳｉＣウエハ６２（ＳｉＣチップ２）に照射されるように、ダイシングストリート４３の幅ＷＤ（ダイシングストリート９１の幅ＷＤ２）が設定されてもよい。
この場合、ダイシングストリート４３の幅ＷＤ（ダイシングストリート９１の幅ＷＤ２）をさらに低減できる。たとえば、ＳｉＣウエハ６２の劈開部の最大蛇行幅（絶対値）は１０μｍ以下（具体的には、５μｍ以下）であるため、ダイシングストリート９１の幅ＷＤ２を５μｍ以上２０μｍ以下に設定できる。つまり、ダイシングストリート４３の幅ＷＤを２．５μｍ以上１０μｍ以下に設定できる。
これにより、ＳｉＣウエハ６２に占めるチップ領域７１を増加させることができるから、１枚のＳｉＣウエハ６２から取得可能なＳｉＣ半導体装置１の取れ数を増加させることができる。
ただし、この場合、互いに隣り合う複数のチップ領域７１の間で互いに隣り合う第１主面電極３２の間の距離は、ＳｉＣチップ２の厚さＴＣ（ＳｉＣウエハ６２の最終的な厚さＴＷ）の４０％以上に設定される必要がある。つまり、第１主面電極３２の周縁から側面５Ａ～５Ｄの距離は、ＳｉＣチップ２の厚さＴＣ（ＳｉＣウエハ６２の最終的な厚さＴＷ）の２０％以上に設定される必要がある。
第１主面電極３２のさらに外側には、第１主面電極３２とは異なる金属層の一例としてのフィールドプレート（フィールド電極）や等電位電極等の耐圧構造が形成されていてもよい。この場合、第１主面電極３２の形成工程時または第１主面電極３２の形成工程前後において、各チップ領域７１における第１主面電極３２の外側の領域にフィールドプレートや等電位電極等の金属層を形成する工程を実施すればよい。
この場合、互いに隣り合う複数のチップ領域７１の間で互いに隣り合う複数の金属層の間の距離は、ＳｉＣチップ２の厚さＴＣ（ＳｉＣウエハ６２の最終的な厚さＴＷ）の４０％以上に設定される必要がある。つまり、金属層の周縁から側面５Ａ～５Ｄの距離は、ＳｉＣチップ２の厚さＴＣ（ＳｉＣウエハ６２の最終的な厚さＴＷ）の２０％以上に設定される必要がある。
この場合、絶縁層４０は、平坦な主面を有していることが好ましい。第１主面電極３２のさらに外側にフィールドプレートや等電位電極等の耐圧構造が形成されている場合、絶縁層４０の主面には、層間絶縁層３０やフィールドプレート等を反映させた凹凸構造が形成されるため、レーザ光を所望の位置に精度良く集光することが困難になる虞がある。したがって、絶縁層４０の主面を平坦化することによって、このような問題を抑制できる。
以下、この明細書および図面から抽出される特徴例を示す。
［Ａ１］ＳｉＣ半導体層、前記ＳｉＣ半導体層の上に形成された主面電極、および、前記ＳｉＣ半導体層の上において前記主面電極を部分的に被覆する絶縁層を備えたＳｉＣ半導体装置の製造方法であって、主面を有するＳｉＣウエハを用意する工程と、前記ＳｉＣウエハの前記主面にメインチップ領域およびダミーチップ領域を含む複数のチップ領域を区画する工程と、各チップ領域に主面電極を形成する工程と、各前記主面電極を部分的に被覆し、各前記チップ領域の外周をダイシングラインとして露出させる絶縁層を形成する工程と、前記ダイシングラインに沿ってレーザ光を照射し、前記ＳｉＣウエハの内部に前記ダイシングラインに沿う改質領域を形成する工程と、前記ＳｉＣウエハに外力を加え、前記改質領域を起点に前記ＳｉＣウエハを劈開する工程と、を含み、前記主面電極は、前記ダイシングラインを避けた領域に形成される、ＳｉＣ半導体装置の製造方法。
このＳｉＣ半導体装置の製造方法によれば、主面電極によるレーザ光の干渉を抑制できる。これにより、ＳｉＣウエハにおける所望の領域に改質領域を適切に形成できる。その結果、ＳｉＣウエハを適切に劈開できる。
［Ａ２］前記ダミーチップ領域において各前記チップ領域で実施される各工程の適否を評価するテスト工程をさらに含む、Ａ１に記載のＳｉＣ半導体装置の製造方法。
［Ａ３］前記絶縁層を形成する工程において、金属パターンが存在しない前記ダイシングストリートが露出される、Ａ１またはＡ２に記載のＳｉＣ半導体装置の製造方法。
［Ａ４］前記チップ領域の区画工程は、平面視において四隅にアライメントパターンがそれぞれ形成された四角形状の複数の前記チップ領域を区画する工程を含む、Ａ１～Ａ３のいずれか一つに記載のＳｉＣ半導体装置の製造方法。
［Ａ５］前記アライメントパターンは、前記ダイシングラインにおいてレーザ光が照射される位置を避けて配置される、Ａ４に記載のＳｉＣ半導体装置の製造方法。
［Ａ６］前記アライメントパターンは、エッチング法によって、前記ＳｉＣウエハの前記主面を除去することによって形成される、Ａ４またはＡ５に記載のＳｉＣ半導体装置の製造方法。
［Ｂ１］ＳｉＣ半導体層、前記ＳｉＣ半導体層の上に形成された主面電極、および、前記ＳｉＣ半導体層の上において前記主面電極を部分的に被覆する絶縁層を備えたＳｉＣ半導体装置の製造方法であって、主面を有するＳｉＣウエハを用意する工程と、前記ＳｉＣウエハの前記主面にメインチップ領域およびダミーチップ領域を含む複数のチップ領域を区画する工程と、各チップ領域に主面電極を形成する工程と、各前記主面電極を部分的に被覆し、各前記チップ領域の外周をダイシングラインとして露出させる絶縁層を形成する工程と、前記ダイシングラインに沿ってレーザ光を照射し、前記ＳｉＣウエハの内部に前記ダイシングラインに沿う改質領域を形成する工程と、前記ＳｉＣウエハに外力を加え、前記改質領域を起点に前記ＳｉＣウエハを劈開する工程と、を含み、前記絶縁層を形成する工程は、前記絶縁層の周縁が斜面となるように前記絶縁層を形成する工程を含む、ＳｉＣ半導体装置の製造方法。
このＳｉＣ半導体装置の製造方法によれば、絶縁層によるレーザ光の干渉を抑制できる。これにより、ＳｉＣウエハにおける所望の領域に改質領域を適切に形成できる。その結果、ＳｉＣウエハを適切に劈開できる。
［Ｂ２］前記ＳｉＣウエハの前記主面に対する前記絶縁層の前記傾斜面の傾斜角度が、３０°以上６０°以下である、Ｂ１に記載のＳｉＣ半導体装置の製造方法。
［Ｂ３］前記ＳｉＣウエハの前記主面に対する前記絶縁層の前記傾斜面の傾斜角度が、４０°以上５０°以下である、Ｂ１またはＢ２に記載のＳｉＣ半導体装置の製造方法。
［Ｂ４］前記絶縁層の前記傾斜面は、前記ＳｉＣウエハの前記主面に向かって窪んだ湾曲形状に形成される、Ｂ１～Ｂ３のいずれか一つに記載のＳｉＣ半導体装置の製造方法。
［Ｂ５］前記ＳｉＣウエハの厚さの２０％以上の幅を有する前記ダイシングラインが形成される、Ｂ１～Ｂ４のいずれか一つに記載のＳｉＣ半導体装置の製造方法。
［Ｂ６］前記主面電極の上に前記絶縁層の前記傾斜面にオーバラップするパッド電極を形成する工程をさらに含む、Ｂ１～Ｂ５のいずれか一つに記載のＳｉＣ半導体装置の製造方法。
［Ｂ７］２００μｍ以下の厚さを有する前記ＳｉＣウエハが用意される、Ｂ１～Ｂ６のいずれか一つに記載のＳｉＣ半導体装置の製造方法。ＳｉＣウエハの厚さは、ＳｉＣウエハの劈開工程時の厚さを意味する。
［Ｃ１］ＳｉＣ半導体層、前記ＳｉＣ半導体層の上に形成された主面電極、および、前記ＳｉＣ半導体層の上において前記主面電極を部分的に被覆する絶縁層を備えたＳｉＣ半導体装置の製造方法であって、主面を有するＳｉＣウエハを用意する工程と、前記ＳｉＣウエハの前記主面にメインチップ領域およびダミーチップ領域を含む複数のチップ領域を区画する工程と、各チップ領域に主面電極を形成する工程と、各前記主面電極を部分的に被覆し、各前記チップ領域の外周をダイシングラインとして露出させる絶縁層を形成する工程と、前記ダイシングラインに沿ってレーザ光を照射し、前記ＳｉＣウエハの内部に前記ダイシングラインに沿う改質領域を形成する工程と、前記ＳｉＣウエハに外力を加え、前記改質領域を起点に前記ＳｉＣウエハを劈開する工程と、を含み、前記改質領域の形成工程は、前記絶縁層を介して前記ＳｉＣウエハの内部にレーザ光を照射する工程を含む、ＳｉＣ半導体装置の製造方法。
［Ｃ２］５μｍ以上２０μｍ以下の幅を有する前記ダイシングラインが形成される、Ｃ１に記載のＳｉＣ半導体装置の製造方法。
［Ｃ３］互いに隣り合う複数の前記チップ領域の間で隣り合う複数の前記主面電極の間の距離は、前記ＳｉＣウエハの厚みの４０％以上である、Ｃ１またはＣ２に記載のＳｉＣ半導体装置の製造方法。
［Ｃ４］各前記チップ領域において前記主面電極の外側の領域に金属層を形成する工程をさらに含み、互いに隣り合う複数の前記チップ領域の間で隣り合う複数の前記金属層の間の距離は、前記ＳｉＣウエハの厚みの４０％以上である、Ｃ１～Ｃ３のいずれか一つに記載のＳｉＣ半導体装置の製造方法。
［Ｃ５］２００μｍ以下の厚さを有する前記ＳｉＣウエハが用意される、Ｃ１～Ｃ４のいずれか一つに記載のＳｉＣ半導体装置の製造方法。ＳｉＣウエハの厚さは、ＳｉＣウエハの劈開工程時の厚さを意味する。
［Ｄ１］主面を有し、ＳｉＣ単結晶からなるＳｉＣウエハを用意する工程と、機能デバイスが形成される第１チップ領域、および、前記第１チップ領域のプロセス管理を行うモニタパターンが形成される第２チップ領域を含む複数のチップ領域を区画する切断予定ラインを前記主面に設定する工程と、前記切断予定ラインを露出させるように複数の前記チップ領域をそれぞれ被覆し、前記機能デバイスの一部および前記モニタパターンの一部をそれぞれ形成する複数の主面電極を前記主面の上に形成する工程と、複数の前記主面電極から露出する前記切断予定ラインにレーザ光を照射し、ＳｉＣ単結晶とは異なる性質に改質した改質領域を形成する工程と、前記改質領域を起点に前記ＳｉＣウエハを劈開する工程と、を含む、ＳｉＣ半導体装置の製造方法。
［Ｄ２］前記改質領域の形成工程に先立って、複数の前記主面電極を部分的に被覆し、互いに隣り合う複数の前記チップ領域の間の領域において前記切断予定ラインを露出させるダイシングストリートを区画する複数の絶縁層を前記主面の上に形成する工程をさらに含み、前記レーザ光は、前記ダイシングストリートから露出する前記切断予定ラインに照射される、Ｄ１に記載のＳｉＣ半導体装置の製造方法。
［Ｄ３］前記ダイシングストリートを区画する傾斜面をそれぞれ有する複数の前記絶縁層が形成される、Ｄ２に記載のＳｉＣ半導体装置の製造方法。
［Ｄ４］複数の前記絶縁層は、湾曲状に窪んだ前記傾斜面をそれぞれ有している、Ｄ３に記載のＳｉＣ半導体装置の製造方法。
［Ｄ５］前記ダイシングストリートは、前記ＳｉＣウエハの厚さの１０％以上５０％以下の幅を有している、Ｄ２～Ｄ４のいずれか一つに記載のＳｉＣ半導体装置の製造方法。
［Ｄ６］複数の前記絶縁層は、樹脂層を含む、Ｄ２～Ｄ５のいずれか一つに記載のＳｉＣ半導体装置の製造方法。
［Ｄ７］前記切断予定ラインの設定工程は、前記切断予定ラインを画定する複数のアライメントパターンを前記主面に形成する工程を含む、Ｄ１～Ｄ６のいずれか一つに記載のＳｉＣ半導体装置の製造方法。
［Ｄ８］前記切断予定ラインは、複数の前記アライメントパターンから間隔を空けて、近接する複数の前記アライメントパターンの間の領域に画定される、Ｄ７に記載のＳｉＣ半導体装置の製造方法。
［Ｄ９］複数の前記アライメントパターンが配置された周縁部をそれぞれ有する複数の前記チップ領域が設定され、複数の前記アライメントパターンが複数の前記チップ領域に残存するように、前記ＳｉＣウエハが劈開される、Ｄ７またはＤ８に記載のＳｉＣ半導体装置の製造方法。
［Ｄ１０］前記アライメントパターンの形成工程は、前記主面にトレンチを形成する工程を含む、Ｄ７～Ｄ９のいずれか一つに記載のＳｉＣ半導体装置の製造方法。
［Ｄ１１］前記切断予定ラインの設定工程の後、前記主面電極の形成工程に先立って、前記主面の上に層間絶縁層を形成する工程をさらに含み、前記主面電極は、前記層間絶縁層の上に形成される、Ｄ１～Ｄ１０のいずれか一つに記載のＳｉＣ半導体装置の製造方法。
［Ｄ１２］前記切断予定ラインを被覆する前記層間絶縁層が形成され、前記レーザ光は、前記層間絶縁層を介して前記ＳｉＣウエハに照射され、前記ＳｉＣウエハは、前記層間絶縁層と共に劈開される、Ｄ１１に記載のＳｉＣ半導体装置の製造方法。
［Ｄ１３］複数の前記チップ領域を行列状に区画する格子状の前記切断予定ラインが設定される、Ｄ１～Ｄ１２のいずれか一つに記載のＳｉＣ半導体装置の製造方法。
［Ｄ１４］複数の前記チップ領域をＳｉＣ単結晶のａ軸方向およびｍ軸方向に整列した行列状に区画し、ＳｉＣ単結晶のａ軸方向およびｍ軸方向に延びる格子状の前記切断予定ラインが設定され、前記ＳｉＣウエハは、ＳｉＣ単結晶のａ軸方向およびｍ軸方向に沿って劈開される、Ｄ１～Ｄ１３のいずれか一つに記載のＳｉＣ半導体装置の製造方法。
［Ｄ１５］１つまたは複数の前記第１チップ領域を挟んでＳｉＣ単結晶のａ軸方向に対向する複数の前記第２チップ領域を含む、Ｄ１４に記載のＳｉＣ半導体装置の製造方法。
［Ｄ１６］１つまたは複数の前記第１チップ領域を挟んでＳｉＣ単結晶のｍ軸方向に対向する複数の前記第２チップ領域を含む、Ｄ１４またはＤ１５に記載のＳｉＣ半導体装置の製造方法。
［Ｄ１７］前記第１チップ領域の個数は、１００個以上１００００個以下であり、前記第２チップ領域の個数は、１個以上２０個以下である、Ｄ１～Ｄ１６のいずれか一つに記載のＳｉＣ半導体装置の製造方法。
［Ｄ１８］前記第１チップ領域は、モニタパターンを有さない、Ｄ１～Ｄ１７のいずれか一つに記載のＳｉＣ半導体装置の製造方法。
［Ｄ１９］ＳｉＣ基板およびＳｉＣエピタキシャル層を含み、前記ＳｉＣエピタキシャル層からなる前記主面を有する前記ＳｉＣウエハが用意される、Ｄ１～Ｄ１８のいずれか一つに記載のＳｉＣ半導体装置の製造方法。
［Ｄ２０］平面視において四角形状にそれぞれ形成された第１主面および第２主面、ならびに、前記第１主面および前記第２主面をそれぞれ接続し、劈開面からそれぞれなる４つの側面を有するＳｉＣチップと、各前記側面に形成され、ＳｉＣ単結晶とは異なる性質に改質された改質領域と、平面視において各前記側面から内方に間隔を空けて前記第１主面の周縁部に形成されたアクセサリパターンとしてのアライメントパターンと、各前記側面から内方に間隔を空けて前記第１主面の上に形成され、平面視において前記アライメントパターンを露出させる主面電極と、各前記側面から内方に間隔を空けて前記第１主面の上に形成され、前記主面電極を部分的に被覆し、平面視において前記側面との間で前記アライメントパターンを露出させるダイシングストリートを区画する絶縁層と、を含み、平面視において前記ダイシングストリート内に位置する前記第１主面の周縁部には、前記アライメントパターン以外のアクセサリパターンは形成されていない、ＳｉＣ半導体装置。
［Ｄ２１］前記アライメントパターンは、平面視において前記第１主面の角部に形成されている、Ｄ２０に記載のＳｉＣ半導体装置。
［Ｄ２２］前記アライメントパターンは、前記第１主面に形成されたトレンチを含む、Ｄ２０またはＤ２１に記載のＳｉＣ半導体装置。
［Ｄ２３］前記アライメントパターンは、前記トレンチに埋設された絶縁体を含む、Ｄ２２に記載のＳｉＣ半導体装置。
［Ｄ２４］前記第１主面の上に形成され、前記アライメントパターンを被覆する層間絶縁層をさらに含み、前記主面電極は、前記層間絶縁層の上に形成され、前記絶縁層は、前記層間絶縁層の上に形成されている、Ｄ２０～Ｄ２３のいずれか一つに記載のＳｉＣ半導体装置。
この出願は、２０１９年６月１７日に日本国特許庁に提出された特願２０１９－１１２２８７号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１ ＳｉＣ半導体装置
２ ＳｉＣチップ
３ 第１主面
４ 第２主面
５Ａ 側面
５Ｂ 側面
５Ｃ 側面
５Ｄ 側面
７ ＳｉＣエピタキシャル層
８Ａ 改質領域
８Ｂ 改質領域
８Ｃ 改質領域
８Ｄ 改質領域
２０ アライメントパターン
２６ アライメントトレンチ
２７ 絶縁体
３０ 層間絶縁層
３２ 第１主面電極
４１ 絶縁層
４４ 傾斜面
４６ 樹脂層
６２ ＳｉＣウエハ
６３ 第１ウエハ主面
７１ チップ領域
７１Ａ 第１チップ領域
７１Ｂ 第２チップ領域
７２ 切断予定ライン
７３ モニタパターン
９０ ダイシングストリート
９３ 改質領域
１０１ ＳｉＣ半導体装置

Claims (26)

  1. 主面を有し、ＳｉＣ単結晶からなるＳｉＣウエハを用意する工程と、
    機能デバイスが形成される第１チップ領域、および、前記第１チップ領域のプロセス管理を間接的に行うモニタパターンが形成される第２チップ領域を含む複数のチップ領域を区画する切断予定ラインを画定する複数のアライメントパターンを前記主面に形成する工程と、
    前記切断予定ラインを露出させるように複数の前記チップ領域をそれぞれ被覆し、前記機能デバイスの一部および前記モニタパターンの一部をそれぞれ形成する複数の主面電極を前記主面の上に形成する工程と、
    複数の前記主面電極を部分的に被覆し、隣り合う複数の前記チップ領域の間の領域において前記切断予定ラインと共に複数の前記アライメントパターンを露出させるダイシングストリートを区画する複数の絶縁層を前記主面の上に形成する工程と、
    複数の前記主面電極および複数の前記絶縁層から露出する前記切断予定ラインに前記ダイシングストリートを介してレーザ光を照射し、ＳｉＣ単結晶とは異なる性質に改質した改質領域を前記ＳｉＣウエハ内に形成する工程と、
    前記改質領域を起点に前記ＳｉＣウエハを劈開する工程と、を含み、
    前記アライメントパターンは、金属材料を含まない、ＳｉＣ半導体装置の製造方法。
  2. 主面を有し、ＳｉＣ単結晶からなるＳｉＣウエハを用意する工程と、
    機能デバイスが形成される第１チップ領域、および、前記第１チップ領域のプロセス管理を間接的に行うモニタパターンが形成される第２チップ領域を含む複数のチップ領域を区画する切断予定ラインを画定する複数のアライメントパターンを前記主面に形成する工程と、
    前記切断予定ラインを露出させるように複数の前記チップ領域をそれぞれ被覆し、前記機能デバイスの一部および前記モニタパターンの一部をそれぞれ形成する複数の主面電極を前記主面の上に形成する工程と、
    複数の前記主面電極を部分的に被覆し、隣り合う複数の前記チップ領域の間の領域において前記切断予定ラインと共に複数の前記アライメントパターンを露出させるダイシングストリートを区画する複数の絶縁層を前記主面の上に形成する工程と、
    複数の前記主面電極および複数の前記絶縁層から露出する前記切断予定ラインに前記ダイシングストリートを介してレーザ光を照射し、ＳｉＣ単結晶とは異なる性質に改質した改質領域を前記ＳｉＣウエハ内に形成する工程と、
    前記改質領域を起点に前記ＳｉＣウエハを劈開する工程と、を含み、
    前記ＳｉＣウエハの用意工程は、ＳｉＣ基板およびＳｉＣエピタキシャル層を含み、前記ＳｉＣエピタキシャル層によって形成された前記主面を有する前記ＳｉＣウエハを用意する工程を含み、
    複数の前記アライメントパターンの形成工程は、前記ＳｉＣエピタキシャル層内に側壁および底壁を有する複数のトレンチを前記主面に形成する工程を含む、ＳｉＣ半導体装置の製造方法。
  3. 前記アライメントパターンは、金属材料を含まない、請求項２に記載のＳｉＣ半導体装置の製造方法。
  4. 複数の前記アライメントパターンの形成工程は、複数の前記トレンチ内に透明な絶縁体を埋設する工程を含む、請求項２または３に記載のＳｉＣ半導体装置の製造方法。
  5. 前記改質領域の形成工程は、前記ＳｉＣ基板のうち前記ＳｉＣエピタキシャル層から間隔を空けた部分に前記レーザ光を照射し、前記ＳｉＣ基板のうち前記ＳｉＣエピタキシャル層から間隔を空けた部分に前記改質領域を形成する工程を含む、請求項２に記載のＳｉＣ半導体装置の製造方法。
  6. 前記ダイシングストリートを区画する傾斜面をそれぞれ有する複数の前記絶縁層が形成される、請求項１～５のいずれか一項に記載のＳｉＣ半導体装置の製造方法。
  7. 複数の前記絶縁層は、湾曲状に窪んだ前記傾斜面をそれぞれ有している、請求項６に記載のＳｉＣ半導体装置の製造方法。
  8. 前記ダイシングストリートは、前記ＳｉＣウエハの厚さの１０％以上５０％以下の幅を有している、請求項１～７のいずれか一項に記載のＳｉＣ半導体装置の製造方法。
  9. 複数の前記絶縁層は、樹脂層を含む、請求項１～８のいずれか一項に記載のＳｉＣ半導体装置の製造方法。
  10. 前記切断予定ラインは、複数の前記アライメントパターンから間隔を空けて、近接する複数の前記アライメントパターンの間の領域に画定される、請求項１～９のいずれか一項に記載のＳｉＣ半導体装置の製造方法。
  11. 複数の前記アライメントパターンが配置された周縁部をそれぞれ有する複数の前記チップ領域が設定され、
    複数の前記アライメントパターンが複数の前記チップ領域に残存するように、前記ＳｉＣウエハが劈開される、請求項１～１０のいずれか一項に記載のＳｉＣ半導体装置の製造方法。
  12. 複数の前記アライメントパターンの形成工程の後、前記主面電極の形成工程に先立って、前記主面の上に層間絶縁層を形成する工程をさらに含み、
    前記主面電極は、前記層間絶縁層の上に形成される、請求項１～１１のいずれか一項に記載のＳｉＣ半導体装置の製造方法。
  13. 前記切断予定ラインおよび複数の前記アライメントパターンを被覆する前記層間絶縁層が形成され、
    前記レーザ光は、前記層間絶縁層を介して前記ＳｉＣウエハに照射され、
    前記ＳｉＣウエハは、前記層間絶縁層と共に劈開される、請求項１２に記載のＳｉＣ半導体装置の製造方法。
  14. 複数の前記チップ領域を行列状に区画する格子状の前記切断予定ラインが設定される、請求項１～１３のいずれか一項に記載のＳｉＣ半導体装置の製造方法。
  15. 複数の前記チップ領域をＳｉＣ単結晶のａ軸方向およびｍ軸方向に整列した行列状に区画し、ＳｉＣ単結晶のａ軸方向およびｍ軸方向に延びる格子状の前記切断予定ラインが設定され、
    前記ＳｉＣウエハは、ＳｉＣ単結晶のａ軸方向およびｍ軸方向に沿って劈開される、請求項１～１４のいずれか一項に記載のＳｉＣ半導体装置の製造方法。
  16. １つまたは複数の前記第１チップ領域を挟んでＳｉＣ単結晶のａ軸方向に対向する複数の前記第２チップ領域を含む、請求項１５に記載のＳｉＣ半導体装置の製造方法。
  17. １つまたは複数の前記第１チップ領域を挟んでＳｉＣ単結晶のｍ軸方向に対向する複数の前記第２チップ領域を含む、請求項１５または１６に記載のＳｉＣ半導体装置の製造方法。
  18. 前記第１チップ領域の個数は、１００個以上１００００個以下であり、
    前記第２チップ領域の個数は、１個以上２０個以下である、請求項１～１７のいずれか一項に記載のＳｉＣ半導体装置の製造方法。
  19. 前記第１チップ領域は、モニタパターンを有さない、請求項１～１８のいずれか一項に記載のＳｉＣ半導体装置の製造方法。
  20. 平面視において四角形状にそれぞれ形成された第１主面および第２主面、ならびに、前記第１主面および前記第２主面をそれぞれ接続し、劈開面からそれぞれなる４つの側面を有するＳｉＣチップと、
    各前記側面に形成され、ＳｉＣ単結晶とは異なる性質に改質された改質領域と、
    平面視において各前記側面から内方に間隔を空けて前記第１主面の周縁部に形成されたアクセサリパターンとしてのアライメントパターンと、
    各前記側面から内方に間隔を空けて前記第１主面の上に形成され、平面視において前記アライメントパターンを露出させる主面電極と、
    各前記側面から内方に間隔を空けて前記第１主面の上に形成され、前記主面電極を部分的に被覆し、平面視において前記側面との間で前記アライメントパターンを露出させるダイシングストリートを区画する絶縁層と、を含み、
    平面視において前記ダイシングストリート内に位置する前記第１主面の周縁部には、前記アライメントパターン以外のアクセサリパターンとしての金属パターンは形成されておらず、
    前記アライメントパターンは、金属材料を含まない、ＳｉＣ半導体装置。
  21. 前記アライメントパターンは、平面視において前記第１主面の角部に形成されている、請求項２０に記載のＳｉＣ半導体装置。
  22. 前記アライメントパターンは、前記第１主面に形成されたトレンチを含む、請求項２０または２１に記載のＳｉＣ半導体装置。
  23. 前記アライメントパターンは、前記トレンチに埋設された透明な絶縁体を含む、請求項２２に記載のＳｉＣ半導体装置。
  24. 前記ＳｉＣチップは、ＳｉＣ基板およびＳｉＣエピタキシャル層を含み、前記ＳｉＣエピタキシャル層によって形成された前記第１主面を有し、
    前記トレンチは、前記ＳｉＣエピタキシャル層内に位置する側壁および底壁を有している、請求項２２または２３に記載のＳｉＣ半導体装置。
  25. 前記改質領域は、各前記側面において、前記ＳｉＣエピタキシャル層からなる部分から間隔を空けて前記ＳｉＣ基板からなる部分に形成されている、請求項２４に記載のＳｉＣ半導体装置。
  26. 前記第１主面の上に形成され、前記アライメントパターンを被覆する層間絶縁層をさらに含み、
    前記主面電極は、前記層間絶縁層の上に形成され、
    前記絶縁層は、前記層間絶縁層の上に形成され、前記層間絶縁層を介して前記アライメントパターンを露出させる前記ダイシングストリートを区画している、請求項２０～２５のいずれか一項に記載のＳｉＣ半導体装置。
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