DE212020000293U1 - SiC-Halbleiterbauteil - Google Patents

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Abstract

SiC-Halbleiterbauteil mit:
einem SiC-Chip, der eine erste Hauptfläche und eine zweite Hauptfläche hat, die jeweils in einer Draufsicht in eine vierseitige Form gebildet sind, und der vier Seitenflächen hat, die jeweils die erste Hauptfläche und die zweite Hauptfläche verbinden und die jeweils aus einer Spaltfläche aufgebaut sind;
einer modifizierten Region, die in den jeweiligen Seitenflächen gebildet ist und die so modifiziert ist, dass sie eine Eigenschaft hat, die sich von einem SiC-Monokristall unterscheidet; und
einem Ausrichtungsmuster als ein Hilfsmuster, das in einem Umfangsrandabschnitt der ersten Hauptfläche gebildet ist, und zwar in der Draufsicht mit Abständen von den jeweiligen Seitenflächen nach innen.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein SiC-Halbleiterbauteil.
  • Stand der Technik
  • Ein Verfahren zum Herstellen eines SiC-Halbleiterbauteils ist in den letzten Jahren bekannt geworden, bei dem ein Laserbestrahlungs-Spaltverfahren („laser irradiation cleaving method“) verwendet wird. Bei dem Laserbestrahlungs-Spaltverfahren wird Laserlicht auf einen SiC-Wafer abgestrahlt, und der SiC-Wafer wird anschließend entlang des Abschnittes gespalten („cleaved“), der von dem Laserlicht bestrahlt worden ist. Bei diesem Verfahren kann der SiC-Wafer leicht getrennt bzw. geschnitten („cut“) werden, und daher kann die Herstellungszeit verkürzt werden.
  • Bei einem Verfahren zum Herstellen eines SiC-Halbleiterbauteils wird andererseits ein Monitor-Muster, das auch als PCM („process control monitor“) bezeichnet wird, in einer beliebigen („arbitrary“) Region eines SiC-Wafers gebildet. Durch das Monitor-Muster kann eine Eignung jedes Schrittes, der an dem SiC-Wafer durchgeführt wird, indirekt auf der Grundlage von physikalischen Charakteristika bzw. Eigenschaften und elektrischen Charakteristika des Monitor-Musters evaluiert werden. Die physikalischen Charakteristika sind beispielsweise Abmessungen einer Struktur, die in dem Monitor-Muster gebildet ist. Die elektrischen Charakteristika sind beispielsweise ein Widerstandswert und ein Kapazitätswert einer Halbleiterregion, etc., die in dem Monitor-Muster gebildet ist.
  • Patentliteratur 1 offenbart ein Verfahren zum Herstellen eines SiC-Halbleiterbauteils unter Verwendung eines SiC-Wafers, der Hilfs-Muster (Monitor-Muster) beinhaltet, die konzentrisch an Positionen angeordnet sind, die Laser-Bestrahlungsregionen (planmäßige Schneidlinien) überlappen.
  • Zitatliste
  • Patentliteratur
  • Patentliteratur 1: Japanische Patentanmeldung mit der Veröffentlichungsnr. 2016-134427
  • Überblick über die Erfindung
  • Technisches Problem
  • Bei dem SiC-Wafer gemäß der Patentliteratur 1 wird Laserlicht von den Monitor-Mustern blockiert, und folglich werden nicht modifizierte Abschnitte, in denen modifizierte Regionen nicht vorhanden sind, in Regionen gebildet, die von den Monitor-Mustern verborgen bzw. versteckt werden. Bei einem Schritt des Spaltens („cleaving“) des SiC-Wafers wirkt eine Kraft, die eine Atomanordnung (eine Kristallstruktur von SiC) aufrechterhält bzw. beibehält, an den nicht modifizierten Abschnitten direkt unterhalb der Monitor-Muster. Demzufolge werden in gespaltenen Abschnitten des SiC-Wafers Mäanderformen („meanderings“) mit den Monitor-Mustern als Ausgangspunkte gebildet.
  • Vorliegend wird offenbart, jedoch nicht beansprucht, ein Verfahren zum Herstellen eines SiC-Halbleiterbauteils, bei dem Formdefekte („shape defects“) aufgrund eines Monitor-Musters unterdrückt werden können. Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein SiC-Halbleiterbauteil mit einer Struktur bereit, bei der Formdefekte aufgrund eines Hilfs-Musters unterdrückt sind.
  • Lösung für das Problem
  • Vorliegend wird offenbart, jedoch nicht beansprucht, ein Verfahren zum Herstellen eines SiC-Halbleiterbauteils, mit einem Schritt des Vorbereitens bzw. Bereitstellens eines SiC-Wafers, der eine Hauptfläche hat und der aus einem SiC-Monokristall aufgebaut bzw. gebildet ist, einem Schritt des Einstellens („setting“), und zwar auf der Hauptfläche, einer planmäßigen Schneidlinie, die eine Vielzahl von Chip-Regionen abgrenzt („demarcates“), einschließlich einer ersten Chip-Region, in der ein funktionales Bauteil gebildet ist, und einer zweiten Chip-Region, in der ein Monitor-Muster zum Durchführen einer Prozesssteuerung für die erste Chip-Region gebildet ist, einem Schritt des Bildens, und zwar auf der Hauptfläche, einer Vielzahl von Hauptflächenelektroden, die jeweils die Chip-Regionen bedecken, derart, dass die planmäßige Schneidlinie freigelegt wird, und die jeweils einen Abschnitt des funktionalen Bauteils bzw. einen Abschnitt des Monitor-Musters bilden, einem Schritt des Bestrahlens bzw. Abstrahlens von Laserlicht auf die planmäßige Schneidlinie, die gegenüber den Hauptflächenelektroden freiliegt, und des Bildens einer modifizierten Region, die so modifiziert ist, dass sie eine Eigenschaft hat, die sich von dem SiC-Monokristall bzw. von jener des SiC-Monokristalls unterscheidet, und einem Schritt des Spaltens bzw. Trennens des SiC-Wafers, und zwar mit der modifizierten Region als ein Ausgangspunkt.
  • Gemäß diesem Verfahren zum Herstellen des SiC-Halbleiterbauteils können Formdefekte („shape defects“) aufgrund des Monitor-Musters unterdrückt werden. Ferner kann gemäß diesem Verfahren zum Herstellen des SiC-Halbleiterbauteils ein SiC-Halbleiterbauteil mit einer Struktur hergestellt und bereitgestellt werden, bei der Formdefekte aufgrund des Monitor-Musters unterdrückt sind.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein SiC-Halbleiterbauteil bereit, mit einem SiC-Chip, der eine erste Hauptfläche und eine zweite Haupt fläche hat, die jeweils in einer Draufsicht in vierseitige Formen gebildet sind, und der vier Seitenflächen hat, die jeweils die erste Hauptfläche und die zweite Hauptfläche verbinden und die jeweils aus Spaltflächen („cleavage surfaces“) aufgebaut bzw. gebildet sind, mit einer modifizierten Region, die in den jeweiligen Seitenflächen gebildet ist und die so modifiziert ist, dass sie eine Eigenschaft hat, die sich von einem SiC-Monokristall unterscheidet, mit einem Ausrichtungsmuster als ein Hilfs-Muster, das in einem Umfangsrandabschnitt der ersten Hauptfläche mit Abständen ausgehend von den jeweiligen Seitenflächen nach innen gebildet ist, und zwar in einer Draufsicht, mit einer Hauptflächenelektrode, die auf der ersten Hauptfläche mit Abständen ausgehend von den jeweiligen Seitenflächen nach innen gebildet ist und die das Ausrichtungsmuster freilegt, und zwar in der Draufsicht, und mit einer Isolierschicht, die auf der ersten Hauptfläche mit Abständen von den jeweiligen Seitenflächen nach innen gebildet ist, die die Hauptflächenelektrode teilweise bedeckt und die mit den Seitenflächen eine Dicing-Straße abgrenzt, die das Ausrichtungsmuster freilegt, und zwar in der Draufsicht, und wobei ein anderes Hilfs-Muster als das Ausrichtungsmuster in dem Umfangsrandabschnitt der ersten Hauptfläche nicht gebildet ist, der in der Draufsicht innerhalb der Dicing-Straße positioniert ist.
  • Gemäß dieser Struktur kann das SiC-Halbleiterbauteil mit einer Struktur bereitgestellt werden, bei der Formdefekte aufgrund des Hilfs-Musters unterdrückt sind.
  • Die oben genannten als auch noch weitere Aufgaben, Merkmale und Wirkungen der vorliegenden Erfindung ergeben sich deutlicher aus der nachstehenden Beschreibung der bevorzugten Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen.
  • Figurenliste
    • 1 ist ein Diagramm einer Einheitszelle eines 4H-SiC-Monokristalls.
    • 2 ist eine Draufsicht einer Siliciumebene der Einheitszelle, die in 1 gezeigt ist.
    • 3 ist eine perspektivische Ansicht eines SiC-Halbleiterbauteils gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 4 ist eine perspektivische Ansicht bei einer Betrachtung aus einer anderen Richtung des SiC-Halbleiterbauteils, das in 3 gezeigt ist.
    • 5 ist eine Draufsicht des SiC-Halbleiterbauteils, das in 3 gezeigt ist.
    • 6 ist eine Schnittansicht entlang einer Linie VI-VI, die in 3 gezeigt ist bzw. entlang einer Linie V-V, die in 5 gezeigt ist .
    • 7 ist eine vergrößerte Ansicht einer Region VII, die in 3 bzw. in 5 gezeigt ist.
    • 8 ist eine Schnittansicht entlang einer Linie VIII-VIII, die in 7 gezeigt ist.
    • 9 ist ein Diagramm eines SiC-Wafers, der dazu verwendet wird, um das SiC-Halbleiterbauteil herzustellen, das in 3 gezeigt ist.
    • 10A ist eine Schnittansicht einer Region eines Abschnittes des SiC-Wafers und zeigt ein Beispiel eines nicht beanspruchten Verfahrens zum Herstellen des SiC-Halbleiterbauteils, das in 3 gezeigt ist.
    • 10B ist eine Schnittansicht eines Schrittes, der jenem der 10A folgt.
    • 10C ist eine Schnittansicht eines Schrittes, der jenem der 10B folgt.
    • 10D ist eine Schnittansicht eines Schrittes, der jenem der 10C folgt.
    • 10E ist eine Schnittansicht eines Schrittes, der jenem der 10D folgt.
    • 10F ist eine Schnittansicht eines Schrittes, der jenem der 10E folgt.
    • 10G ist eine Schnittansicht eines Schrittes, der jenem der 10F folgt.
    • 10H ist eine Schnittansicht eines Schrittes, der jenem der 10G folgt.
    • 10I ist eine Schnittansicht eines Schrittes, der jenem der 10H folgt.
    • 10J ist eine Schnittansicht eines Schrittes, der jenem der 10I folgt.
    • 10K ist eine Schnittansicht eines Schrittes, der jenem der 10J folgt.
    • 10L ist eine Schnittansicht eines Schrittes, der jenem der 10K folgt.
    • 10M ist eine Schnittansicht eines Schrittes, der jenem der 10L folgt.
    • 10N ist eine Schnittansicht eines Schrittes, der jenem der 10M folgt.
    • 10O ist eine Schnittansicht eines Schrittes, der jenem der 10N folgt.
    • 10P ist eine Schnittansicht eines Schrittes, der jenem der 10O folgt.
    • 11A ist eine Draufsicht einer Region eines Abschnittes des SiC-Wafers und zeigt ein Beispiel des nicht beanspruchten Verfahrens zum Herstellen des SiC-Halbleiterbauteils, das in 3 gezeigt ist.
    • 11B ist eine Draufsicht eines Schrittes, der jenem der 11A folgt.
    • 11C ist eine Draufsicht eines Schrittes, der jenem der 11B folgt.
    • 11D ist eine Draufsicht eines Schrittes, der jenem der 11C folgt.
    • 11E ist eine Draufsicht eines Schrittes, der jenem der 11D folgt.
    • 11F ist eine Draufsicht eines Schrittes, der jenem der
    • 11E folgt.
    • 11G ist eine Draufsicht eines Schrittes, der jenem der
    • 11F folgt.
    • 11H ist eine Draufsicht eines Schrittes, der jenem der
    • 11G folgt.
    • 11I ist eine Draufsicht eines Schrittes, der jenem der
    • 11H folgt.
    • 11J ist eine Draufsicht eines Schrittes, der jenem der
    • 11I folgt.
    • 11K ist eine Draufsicht eines Schrittes, der jenem der
    • 11J folgt.
    • 11L ist eine Draufsicht eines Schrittes, der jenem der
    • 11K folgt.
    • 11M ist eine Draufsicht eines Schrittes, der jenem der
    • 11L folgt.
    • 11N ist eine Draufsicht eines Schrittes, der jenem der
    • 11M folgt.
    • 11O ist eine Draufsicht eines Schrittes, der jenem der
    • 11N folgt.
    • 11P ist eine Draufsicht eines Schrittes, der jenem der
    • 11O folgt.
    • 12 ist eine vergrößerte Draufsicht eines Spaltabschnittes bzw. gespaltenen Abschnittes eines SiC-Wafers gemäß einem Referenzbeispiel.
    • 13 ist eine Draufsicht eines SiC-Halbleiterbauteils gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 14 ist eine vergrößerte Draufsicht einer inneren Struktur einer Region XIV, die in 13 gezeigt ist.
    • [15] 15 ist eine Schnittansicht entlang einer Linie XV-XV, die in 14 gezeigt ist.
  • Beschreibung von Ausführungsformen
  • 1 ist ein Diagramm einer Einheitszelle eines 4H-SiC-Monokristalls (nachstehend einfach als die „Einheitszelle“ bezeichnet). 2 ist eine Draufsicht einer Siliciumebene der Einheitszelle, die in 1 gezeigt ist.
  • Bei den bevorzugten Ausführungsformen der vorliegenden Erfindung werden Beispiele beschrieben, bei denen ein 4H-SiC-Monokristall als ein Beispiel eines SiC-Monokristalls angewendet wird, der aus einem hexagonalen Kristall aufgebaut bzw. gebildet ist. Der SiC-Monokristall, der aus dem hexagonalen Kristall aufgebaut ist, weist eine Vielzahl von Polytypen auf, einschließlich eines 2H (hexagonalen)-SiC-Monokristalls, dem 4H-SiC-Monokristall und eines 6H-SiC-Monokristalls, und zwar gemäß dem Zyklus („cycle“) der Atomanordnung. Die bevorzugten Ausführungsformen der vorliegenden Erfindung sollen keine Polytypen ausschließen, die sich von dem 4H-SiC-Monokristall unterscheiden.
  • Unter Bezugnahme auf 1 und 2 beinhaltet die Einheitszelle tetraedrische Strukturen, in denen jeweils vier C-Atome an ein einzelnes Si-Atom gebondet sind, und zwar in einer Beziehung einer tetraedrischen Anordnung. Die Einheitszelle weist eine Atomanordnung auf, bei der die tetraedrischen Strukturen in einer Vierer-Periode übereinander gestapelt sind. Die Einheitszelle weist eine hexagonale Prismenstruktur mit einer hexagonalen Siliciumebene, einer hexagonalen Kohlenstoffebene und sechs Seitenebenen auf, die die Siliciumebene und die Kohlenstoffebene verbinden.
  • Die Siliciumebene ist eine Endebene, die durch Si-Atome abgeschlossen ist. An der Siliciumebene ist ein einzelnes Si-Atom bei jedem der sechs Ecken eines Hexagons positioniert, und ein einzelnes Si-Atom ist bei der Mitte des Hexagons positioniert. Die Kohlenstoffebene ist eine Endebene, die durch C-Atome abgeschlossen ist. An der Kohlenstoffebene ist ein einzelnes C-Atom bei jedem der sechs Ecken eines Hexagons positioniert, und ein einzelnes C-Atom ist bei der Mitte des Hexagons positioniert.
  • Die Kristallebenen der Einheitszelle sind durch vier Koordinatenachsen (a1, a2, a3, und c) definiert, einschließlich einer a1-Achse, einer a2-Achse, einer a3-Achse, und einer c-Achse. Von den vier Koordinatenachsen nimmt ein Wert von a3 einen Wert von -(al + a2) an. Die Struktur des 4H-SiC-Monokristalls wird nachstehend auf der Grundlage der Siliciumebene beschrieben.
  • Bei einer Draufsicht beim Betrachten der Siliciumebene aus der c-Achse sind die a1-Achse, die a2-Achse, und die a3-Achse jeweils entlang Richtungen der Anordnung der am nächsten benachbarten Si-Atome (nachstehend einfach als die „nächsten Nachbarrichtungen“ bezeichnet) eingestellt, und zwar basierend auf den Si-Atomen, die bei der Mitte positioniert sind. Die a1-Achse, die a2-Achse, und die a3-Achse sind so eingestellt, dass sie jeweils in Übereinstimmung mit der Anordnung der Si-Atome um 120° versetzt sind.
  • Die c-Achse ist in einer Normalenrichtung auf die Siliciumebene eingestellt, und zwar basierend auf den Si-Atomen, die bei der Mitte angeordnet sind. Die Siliciumebene ist eine (0001)-Ebene. Die Kohlenstoffebene ist eine (000-1)-Ebene. Die Seitenebenen des hexagonalen Prismas beinhalten sechs Kristallebenen, die entlang der nächsten Nachbarrichtungen orientiert sind, und zwar in einer Draufsicht beim Betrachten der Siliciumebene aus der c-Achse. Genauer gesagt beinhalten die Seitenebenen des hexagonalen Prismas die sechs Kristallebenen, die jeweils eine Vielzahl von am nächsten benachbarten Si-Atomen haben.
  • In der Draufsicht beim Betrachten der Siliciumebene aus der c-Achse beinhalten die Seitenebenen der Einheitszelle eine (1-100)-Ebene, eine (0-110)-Ebene, eine (-1010)-Ebene, eine (-1100)-Ebene, eine (01-10)-Ebene und eine (10-10)-Ebene, und zwar in Uhrzeigerrichtung ausgehend von einer Spitze der a1-Achse.
  • Diagonalebenen der Einheitszelle, die nicht durch die Mitte verlaufen, beinhalten sechs Kristallebenen, die entlang von Schnittrichtungen orientiert sind, die die nächsten Nachbarrichtungen schneiden, und zwar in der Draufsicht beim Betrachten der Siliciumebene aus der c-Achse. Bei einer Betrachtung auf einer Grundlage der Si-Atome, die bei der Mitte positioniert sind, sind die die nächste Nachbarrichtung schneidenden Richtungen orthogonale Richtungen zu den nächsten Nachbarrichtungen. Genauer gesagt beinhalten die Diagonalebenen des hexagonalen Prismas, die nicht durch die Mitte verlaufen, die sechs Kristallebenen, die jeweils eine Vielzahl von Si-Atomen haben, die nicht nächste Nachbarn sind.
  • In der Draufsicht beim Betrachten der Siliciumebene aus der c-Achse beinhalten die Diagonalebenen der Einheitszelle, die nicht durch die Mitte verlaufen, eine (11-20)-Ebene, eine (1-210)-Ebene, eine (-2110)-Ebene, eine (-1-120)-Ebene, eine (-12-10)-Ebene und eine (2-1-10)-Ebene.
  • Die Kristallrichtungen der Einheitszelle sind durch Richtungen senkrecht auf die Kristallebenen definiert. Eine Normalenrichtung auf die (1-100)-Ebene ist eine [1-100]-Richtung. Eine Normalenrichtung auf die (0-110)-Ebene ist eine [0-110]-Richtung. Eine Normalenrichtung auf die (-1010)-Ebene ist eine [-1010]-Richtung. Eine Normalenrichtung auf die (-1100)-Ebene ist eine [-1100]-Richtung. Eine Normalenrichtung auf die (01-10)-Ebene ist eine [01-10]-Richtung. Eine Normalenrichtung auf die (10-10)-Ebene ist eine [10-10]-Richtung.
  • Eine Normalenrichtung auf die (11-20)-Ebene ist eine [11-20]-Richtung. Eine Normalenrichtung auf die (1-210)-Ebene ist eine [1-210]-Richtung. Eine Normalenrichtung auf die (-2110)-Ebene ist eine [-2110]-Richtung. Eine Normalenrichtung auf die (-1-120)-Ebene ist eine [-1-120]-Richtung. Eine Normalenrichtung auf die (-12-10)-Ebene ist eine [-12-10]-Richtung. Eine Normalenrichtung auf die (2-1-10)-Ebene ist eine [2-1-10]-Richtung.
  • Das hexagonale Kristall ist sechsfach symmetrisch und weist alle 60° äquivalente Kristallebenen und äquivalente Kristallrichtungen auf. Beispielsweise bilden die (1-100)-Ebene, die (0-110)-Ebene, die (-1010)-Ebene, die (-1100)-Ebene, die (01-10)-Ebene und die (10-10)-Ebene äquivalente Kristallebenen. Ferner bilden die (11-20) -Ebene, die (1-210)-Ebene, die (-2110)-Ebene, die (-1-120)-Ebene, die (-12-10)-Ebene und die (2-1-10)-Ebene äquivalente Kristallebenen.
  • Ferner bilden die [1-100]-Richtung, die [0-110]-Richtung, die [-1010]-Richtung, die [-1100]-Richtung, die [01-10]-Richtung und die [10-10]-Richtung äquivalent Kristallrichtungen. Auch bilden die [11-20]-Richtung, die [1-210]-Richtung, die [-2110]-Richtung, die [-1-120]-Richtung, die [-12-10]-Richtung und die [2-1-10]-Richtung äquivalente Kristallrichtungen.
  • Die [0001]-Richtung und die [000-1]-Richtung werden als die c-Achse bezeichnet. Die (0001)-Ebene und die (000-1)-Ebene werden als die c-Ebenen bezeichnet. Die [11-20]-Richtung und die [-1-120]-Richtung werden als eine a-Achse bezeichnet. Die (11-20)-Ebene und die (-1-120)-Ebene werden als a-Ebenen bezeichnet. Die [1-100]-Richtung und die [-1100]-Richtung werden als eine m-Achse bezeichnet. Die (1-100)-Ebene und die (-1100)-Ebene werden als die m-Ebenen bezeichnet.
  • 3 ist eine perspektivische Ansicht eines SiC-Halbleiterbauteils 1 gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung. 4 ist eine perspektivische Ansicht bei einer Betrachtung aus einer anderen Richtung des SiC-Halbleiterbauteils 1, das in 3 gezeigt ist. 5 ist eine Draufsicht des SiC-Halbleiterbauteils 1, das in 3 gezeigt ist. 6 ist eine Schnittansicht entlang einer Linie VI-VI, die in 3 gezeigt ist, bzw. entlang einer Linie V-V, die in 5 gezeigt ist. 7 ist eine vergrößerte Ansicht einer Region VII, die in 3 bzw. 5 gezeigt ist. 8 ist eine Schnittansicht entlang einer Linie VIII-VIII, die in 7 gezeigt ist.
  • Unter Bezugnahme auf 3 bis 8 beinhaltet das SiC-Halbleiterbauteil 1 einen SiC-Chip 2, der aus dem 4H-SiC-Monokristall aufgebaut ist. Der SiC-Chip 2 ist in eine rechteckförmige Parallelepiped-Form gebildet. Der SiC-Chip 2 kann eine Dicke TC von nicht weniger als 40 µm und von nicht mehr als 300 µm haben. Die Dicke TC kann nicht kleiner sein als 40 µm und nicht größer als 100 µm, nicht kleiner als 100 µm und nicht größer als 150 µm, nicht kleiner als 150 µm und nicht größer als 200 µm, nicht kleiner als 200 µm und nicht größer als 250 µm oder nicht kleiner als 250 µm und nicht größer als 300 µm. Die Dicke TC ist vorzugsweise nicht kleiner als 60 µm und nicht größer als 150 µm.
  • Der SiC-Chip 2 weist eine erste Hauptfläche 3 auf einer Seite, eine zweite Hauptfläche 4 auf einer anderen Seite und vier Seitenflächen 5A, 5B, 5C und 5D auf, die die erste Hauptfläche 3 und die zweite Hauptfläche 4 verbinden. Die Seitenflächen 5A bis 5D beinhalten eine erste Seitenfläche 5A, eine zweite Seitenfläche 5B, eine dritte Seitenfläche 5C und eine vierte Seitenfläche 5D. Die erste Hauptfläche 3 und die zweite Hauptfläche 4 sind jeweils in einer Draufsicht bei einer Betrachtung in einer Normalenrichtung Z auf die Flächen (nachstehend einfach als „Draufsicht“ bezeichnet) in vierseitige Formen gebildet. Die erste Hauptfläche 3 und die zweite Hauptfläche 4 können in Draufsicht in rechteckige Formen gebildet sein.
  • Die erste Hauptfläche 3 und die zweite Hauptfläche 4 weisen zu den c-Ebenen des SiC-Monokristalls bzw. liegen den c-Ebenen des SiC-Monokristalls gegenüber. Die erste Hauptfläche 3 weist zu der Siliciumebene des SiC-Monokristalls. Die zweite Hauptfläche 4 weist zu der Kohlenstoffebene des SiC-Monokristalls. Die erste Hauptfläche 3 und die zweite Hauptfläche 4 können einen Off-Winkel haben, der unter einem vorbestimmten Winkel in einer Off-Richtung in Bezug auf die c-Ebenen geneigt ist. Die Off-Richtung ist vorzugsweise die a-Achsenrichtung des SiC-Monokristalls. Wenn ein Off-Winkel vorhanden ist, ist die c-Achse des SiC-Monokristalls um genau den Off-Winkel in Bezug auf die Normalenrichtung Z geneigt. Der Off-Winkel kann 0° überschreiten und kann nicht größer sein als 10°.
  • Der Off-Winkel kann nicht kleiner sein als 0° und nicht größer als 6°. Der Off-Winkel kann nicht kleiner sein als 0° und nicht größer als 2°, nicht kleiner als 2° und nicht größer als 4° oder nicht kleiner als 4° und nicht größer als 6°. Der Off-Winkel überschreitet vorzugsweise 0° und ist nicht größer als 4,5°. Der Off-Winkel kann nicht kleiner sein als 3° und nicht größer als 4,5°. In diesem Fall ist der Off-Winkel vorzugsweise nicht kleiner als 3° und nicht größer als 3,5° oder nicht kleiner als 3,5° und nicht größer als 4°. Der Off-Winkel kann nicht kleiner sein als 1,5° und nicht größer als 3°. In diesem Fall ist der Off-Winkel vorzugsweise nicht kleiner als 1,5° und nicht größer als 2° oder nicht kleiner als 2° und nicht größer als 2,5°.
  • Die zweite Hauptfläche 4 kann aus einer rauen Fläche aufgebaut sein, die Schleifmarkierungen („grinding marks“) und/oder Wärmebehandlungsmarkierungen („annealing marks“)(insbesondere Laserbestrahlungsmarkierungen) haben. Die Erwärmungsmarkierungen können amorphisiertes („amorphized“) SiC und/oder SiC (genauer gesagt, Si) enthalten, das mit einem Metall silicidiert („silicided“) (legiert) ist. Die zweite Hauptfläche 4 ist vorzugsweise aus einer Ohm'schen Fläche aufgebaut, die wenigstens Wärmebehandlungsmarkierungen hat.
  • Die Seitenflächen 5A bis 5D sind jeweils aus einer Spaltfläche („cleavage surface“) aufgebaut. Die erste Seitenfläche 5A und die zweite Seitenfläche 5B erstrecken sich in einer ersten Richtung X und liegen einander in einer zweiten Richtung Y gegenüber, die die erste Richtung X schneidet. Die dritte Seitenfläche 5C und die vierte Seitenfläche 5D erstrecken sich in der zweiten Richtung Y und liegen einander in der ersten Richtung X gegenüber. Genauer gesagt ist die zweite Richtung Y orthogonal zu der ersten Richtung X. Die erste Richtung X ist die m-Achsenrichtung. Die zweite Richtung Y ist die a-Achsenrichtung. Daher sind die erste Seitenfläche 5A und die zweite Seitenfläche 5B durch die a-Ebenen des SiC-Monokristalls gebildet. Ferner sind die dritte Seitenfläche 5C und die vierte Seitenfläche 5D durch die m-Ebenen des SiC-Monokristalls gebildet.
  • Die erste Seitenfläche 5A und die zweite Seitenfläche 5B können geneigte Flächen bilden, die auf der Basis der Normalenrichtung Z hin zu der c-Achsenrichtung des SiC-Monokristalls geneigt sind, und zwar in Bezug auf die Normalenrichtung Z. Die erste Seitenfläche 5A und die zweite Seitenfläche 5B können unter einem Winkel gemäß dem Off-Winkel in Bezug auf die Normalenrichtung Z geneigt sein, wenn die Normalenrichtung Z auf 0° eingestellt ist. Der Winkel gemäß dem Off-Winkel kann gleich dem Off-Winkel sein oder kann ein Winkel sein, der 0° überschreitet und kleiner ist als der Off-Winkel. Andererseits erstrecken sich die dritte Seitenfläche 5C und die vierte Seitenfläche 5D als Ebenen in der zweiten Richtung Y (a-Achsenrichtung) und der Normalenrichtung Z. Genauer gesagt sind die dritte Seitenfläche 5C und die vierte Seitenfläche 5D im Wesentlichen senkrecht zu der ersten Hauptfläche 3 und der zweiten Hauptfläche 4 gebildet.
  • Eine Länge von jeder der Seitenflächen 5A bis 5D kann nicht kleiner sein als 0,1 mm und nicht größer als 15 mm. Die Länge von jeder der Seitenflächen 5A bis 5D kann nicht kleiner sein als 0, 1 mm und nicht größer als 1 mm, nicht kleiner als 1 mm und nicht größer als 5 mm, nicht kleiner als 5 mm und nicht größer als 10 mm oder nicht kleiner als 10 mm und nicht größer als 15 mm. Eine maximale Mäanderformbreite („meandering width“) (absoluter Wert) von jeder der Seitenflächen 5A bis 5D ist nicht größer als 10 µm. Genauer gesagt ist die maximale Mäanderformbreite von jeder der Seitenflächen 5A bis 5D nicht größer als 5 µm. Die maximale Mäanderformbreite von jeder der Seitenflächen 5A bis 5D ist als eine Distanz in einer Normalenrichtung auf jede der Seitenflächen 5A bis 5D zwischen einem Ort, der hin zu einer äußeren Seite des SiC-Chips 2 am meisten erhöht ist, und einem Ort definiert, der hin zu einer inneren Seite des SiC-Chips 2 am meisten vertieft ist, und zwar in einer Draufsicht.
  • Bei dieser Ausführungsform weist der SiC-Chip 2 eine laminierte Struktur auf, die ein SiC-Substrat 6 vom n+-Typ und eine SiC-Epitaxialschicht 7 vom n-Typ beinhaltet, die ausgehend von der Seite der zweiten Hauptfläche 4 hin zu der Seite der ersten Hauptfläche 3 in dieser Reihenfolge laminiert sind. Das SiC-Substrat 6 bildet die zweite Hauptfläche 4 und Abschnitte der Seitenflächen 5A bis 5D. Die SiC-Epitaxialschicht 7 bildet die erste Hauptfläche 3 und Abschnitte der Seitenflächen 5A bis 5D.
  • Eine Verunreinigungskonzentration vom n-Typ des SiC-Substrats 6 kann nicht kleiner sein als 1,0×1018 cm-3 und nicht größer als 1,0×1021 cm-3. Das SiC-Substrat 6 kann eine Dicke von nicht weniger als 40 µm und nicht mehr als 250 µm haben. The Dicke des SiC-Substrat 6 kann nicht kleiner sein als 40 µm und nicht größer als 100 µm, nicht kleiner als 100 µm und nicht größer als 150 µm, nicht kleiner als 150 µm und nicht größer als 200 µm oder nicht kleiner als 200 µm und nicht größer als 250 µm. Die Dicke des SiC-Substrats 6 ist vorzugsweise nicht kleiner als 40 µm und nicht größer als 150 µm. Durch Dünnermachen des SiC-Substrats 6 kann ein Widerstandswert des SiC-Substrats 6 reduziert werden.
  • Die SiC-Epitaxialschicht 7 weist eine Verunreinigungskonzentration vom n-Typ auf, die kleiner ist als die Verunreinigungskonzentration vom n-Typ des SiC-Substrats 6. Die Verunreinigungskonzentration vom n-Typ der SiC-Epitaxialschicht 7 kann nicht kleiner sein als 1,0×1015 cm-3 und nicht größer als 1,0×1018 cm-3. Die SiC-Epitaxialschicht 7 kann eine Dicke haben, die kleiner ist als die Dicke des SiC-Substrats 6. Die Dicke der SiC-Epitaxialschicht 7 kann nicht kleiner sein als 1 µm und nicht größer als 50 µm. Die Dicke der SiC-Epitaxialschicht 7 kann nicht kleiner sein als 1 µm und nicht größer als 5 µm, nicht kleiner als 5 µm und nicht größer als 10 µm, nicht kleiner als 10 µm und nicht größer als 15 µm, nicht kleiner als 15 µm und nicht größer als 20 µm, nicht kleiner als 20 µm und nicht größer als 30 µm, nicht kleiner als 30 µm und nicht größer als 40 µm oder nicht kleiner als 40 µm und nicht größer als 50 µm. Die Dicke der SiC-Epitaxialschicht 7 ist vorzugsweise nicht kleiner als 5 µm und nicht größer als 15 µm.
  • Unter Bezugnahme auf 3 und 4 beinhaltet das SiC-Halbleiterbauteil 1 eine Vielzahl von modifizierten Regionen 8A, 8B, 8C und 8D, die jeweils an den Seitenflächen 5A bis 5D gebildet sind. Die Vielzahl von modifizierten Regionen 8A bis 8D beinhalten erste modifizierte Regionen 8A, zweite modifizierte Regionen 8B, dritte modifizierte Regionen 8C and vierte modifizierte Regionen 8D.
  • Die modifizierten Regionen 8A to 8D sind Regionen, mit denen Abschnitte des SiC-Monokristalls, die die Seitenflächen 5A to 5D bilden, modifiziert werden, derart, dass sie eine Eigenschaft haben, die sich von dem SiC-Monokristall unterscheidet. Die modifizierten Regionen 8A bis 8D sind Regionen, die so modifiziert sind, dass sie eine Eigenschaft haben, die sich hinsichtlich Dichte, Brechungsindex, mechanische Festigkeit (Kristallfestigkeit) oder hinsichtlich andereer physikalischer Charakteristika von dem SiC-Monokristall unterscheidet.
  • Die modifizierten Regionen 8A bis 8D können wenigstens eine Schicht aus einer aufgeschmolzenen-und-wiederverfestigten Schicht, einer Defektschicht, einer dielektrischen Durchschlagsschicht und einer Brechungsindex-Änderungsschicht beinhalten. Die aufgeschmolzene-und-wiederverfestigte Schicht ist eine Schicht, bei der ein Abschnitt des SiC-Monokristalls aufgeschmolzen worden ist und hiernach erneut verfestigt ist. Die Defektschicht ist eine Schicht, die ein Loch, eine Fissur, etc. beinhaltet, das bzw. die in dem SiC-Monokristall gebildet ist. Die dielektrische Durchschlagsschicht ist eine Schicht, bei der ein Abschnitt des SiC-Monokristalls einen dielektrischen Durchschlag erfahren hat. Die Brechungsindex-Änderungsschicht ist eine Schicht, bei der sich ein Abschnitt des SiC-Monokristalls auf einen Brechungsindex geändert hat, der sich von dem SiC-Monokristall unterscheidet.
  • Die Vielzahl von modifizierten Regionen 8A bis 8D sind mit Abständen von der ersten Hauptfläche 3 hin zu der Seite der zweiten Hauptfläche 4 an den jeweiligen Seitenflächen 5A bis 5D gebildet. Die Vielzahl von modifizierten Regionen 8A bis 8D sind mit Abständen von der zweiten Hauptfläche 4 hin zu der Seite der ersten Hauptfläche 3 an den jeweiligen Seitenflächen 5A bis 5D gebildet.
  • Die Vielzahl von modifizierten Regionen 8A bis 8D sind vorzugsweise in dem SiC-Substrat 6 gebildet. Die Vielzahl von modifizierten Regionen 8A bis 8D sind sogar noch bevorzugter in dem SiC-Substrat 6 mit Abständen von der SiC-Epitaxialschicht 7 hin zu der Seite der zweiten Hauptfläche 4 gebildet. Variationen hinsichtlich der physikalischen Eigenschaften und hinsichtlich der elektrischen Eigenschaften der SiC-Epitaxialschicht 7 aufgrund der Vielzahl von modifizierten Regionen 8A bis 8D können hierdurch unterdrückt werden. Das heißt, in der SiC-Epitaxialschicht 7 kann ein funktionales Bauteil geeignet gebildet werden.
  • Bei dieser Ausführungsform sind die ersten bis vierten modifizierten Regionen 8A bis 8D jeweils in einer Vielzahl von Niveaus („levels“) an den Seitenflächen 5A bis 5D gebildet (vier Niveaus bei dieser Ausführungsform). Die Anzahl von Niveaus der ersten bis vierten modifizierten Regionen 8A bis 8D ist die Anzahl der ersten bis vierten modifizierten Regionen 8A bis 8D, die in der Normalenrichtung Z an den Seitenflächen 5A bis 5D vorhanden sind.
  • Die Anzahl von Niveaus der ersten bis vierten modifizierten Regionen 8A bis 8D wird gemäß der Dicke TC des SiC-Chips 2 eingestellt. Insbesondere kann bei dem SiC-Chip 2, der die Dicke TC von nicht mehr als 150 µm hat, eine Spaltdicke („cleavage thickness“) des SiC-Chips 2 reduziert werden, und daher kann die Anzahl von Niveaus der ersten bis vierten modifizierten Regionen 8A bis 8D verkleinert bzw. verringert werden. In diesem Fall kann die Arbeitslast („workload“) reduziert werden, und daher kann die Produktivität erhöht werden. Eine Verringerung der Dicke TC des SiC-Chips 2 ist auch wirksam zum Reduzieren eines Widerstandswerts des SiC-Chips 2.
  • Die ersten modifizierten Regionen 8A sind mit Abständen in der Normalenrichtung Z gebildet und sind jeweils als Bänder gebildet, die sich an der ersten Seitenfläche 5A in der ersten Richtung X (m-Achsenrichtung) erstrecken. Die ersten modifizierten Regionen 8A erstrecken sich jeweils ausgehend von einem Eckabschnitt an der Seite der dritten Seitenfläche 5C hin zu einem Eckabschnitt an der Seite der vierten Seitenfläche 5D.
  • Jede erste modifizierte Region 8A beinhaltet eine Vielzahl von ersten modifizierten Abschnitten 9A. Jeder erste modifizierte Abschnitt 9A ist eine Laserbestrahlungsmarkierung, die durch Bestrahlung mit Laserlicht gebildet ist. Die ersten modifizierten Abschnitte 9A sind jeweils als Linien gebildet, die sich in der Normalenrichtung Z erstrecken, und sind mit Abständen in der ersten Richtung X (m-Achsenrichtung) . Die ersten modifizierten Abschnitte 9A können jeweils stattdessen als Punkte gebildet sein. Die einzelne erste modifizierte Region 8A ist durch eine bandförmige Region gebildet, die die ersten modifizierten Abschnitte 9A in der ersten Richtung X (m-Achsenrichtung) verbindet. Bei dieser Ausführungsform sind die ersten modifizierten Abschnitte 9A in einer Matrix mit Abständen in der ersten Richtung X (m-Achsenrichtung) und in der Normalenrichtung Z gebildet, und liegen einander in der ersten Richtung X (m-Achsenrichtung) und der Normalenrichtung Z gegenüber.
  • Die zweiten modifizierten Regionen 8B sind mit Abständen in der Normalenrichtung Z gebildet und sind jeweils als Bänder gebildet, die sich in der ersten Richtung X (m-Achsenrichtung) erstrecken, und zwar an der zweiten Seitenfläche 5B. Die zweiten modifizierten Regionen 8B erstrecken sich jeweils von einem Eckabschnitt auf der Seite der dritten Seitenfläche 5C hin zu einem Eckabschnitt auf der Seite der vierten Seitenfläche 5D.
  • Jede zweite modifizierte Region 8B beinhaltet eine Vielzahl von zweiten modifizierten Abschnitten 9B. Jeder zweite modifizierte Abschnitt 9B ist eine Laserbestrahlungsmarkierung, die durch Bestrahlung mit Laserlicht gebildet ist. Die zweiten modifizierten Abschnitte 9B sind jeweils als Linien gebildet, die sich in der Normalenrichtung Z erstrecken, und sind mit Abständen in der ersten Richtung X (m-Achsenrichtung) gebildet. Die zweiten modifizierten Abschnitte 9B können jeweils stattdessen als Punkte gebildet sein. Die einzelne zweite modifizierte Region 8A ist durch eine bandförmige Region gebildet, die die zweiten modifizierten Abschnitte 9B in der ersten Richtung X (m-Achsenrichtung) verbindet. Bei dieser Ausführungsform sind die zweiten modifizierten Abschnitte 9B in einer Matrix mit Abständen in der ersten Richtung X (m-Achsenrichtung) und in der Normalenrichtung Z gebildet, und liegen einander in der ersten Richtung X (m-Achsenrichtung) und der Normalenrichtung Z gegenüber.
  • Die dritten modifizierten Regionen 8C sind mit Abständen in der Normalenrichtung Z gebildet und sind jeweils als Bänder gebildet, die sich in der zweiten Richtung Y (a-Achsenrichtung) erstrecken, und zwar an der dritten Seitenfläche 5C. Die dritten modifizierten Regionen 8C erstrecken sich jeweils von einem Eckabschnitt auf der Seite der ersten Seitenfläche 5A hin zu einem Eckabschnitt auf der Seite der zweiten Seitenfläche 5B.
  • Die jeweiligen dritten modifizierten Regionen 8C können an dem Eckabschnitt, der die erste Seitenfläche 5A und die dritte Seitenfläche 5C verbindet, kontinuierlich bzw. fortsetzend ausgebildet sein mit den jeweiligen ersten modifizierten Regionen 8A. Die jeweiligen dritten modifizierten Regionen 8C können mit Abständen von den jeweiligen ersten modifizierten Regionen 8A an dem Eckabschnitt gebildet sein, der die erste Seitenfläche 5A und die dritte Seitenfläche 5C verbindet. Die jeweiligen dritten modifizierten Regionen 8C können kontinuierlich ausgebildet sein mit den jeweiligen zweiten modifizierten Regionen 8B an dem Eckabschnitt, der die zweite Seitenfläche 5B und die dritte Seitenfläche 5C verbindet. Die jeweiligen dritten modifizierten Regionen 8C können mit Abständen von den jeweiligen zweiten modifizierten Regionen 8B an dem Eckabschnitt gebildet sein, der die zweite Seitenfläche 5B und die dritte Seitenfläche 5C verbindet.
  • Jede dritte modifizierte Region 8C beinhaltet eine Vielzahl von dritten modifizierten Abschnitten 9C. Jeder dritte modifizierte Abschnitt 9C ist eine Laserbestrahlungsmarkierung, die durch Bestrahlung mit Laserlicht gebildet ist. Die dritten modifizierten Abschnitte 9C sind jeweils als Linien gebildet, die sich in der Normalenrichtung Z erstrecken, und sind mit Abständen in der zweiten Richtung Y (a-Achsenrichtung) gebildet. Die dritten modifizierten Abschnitte 9C können stattdessen jeweils als Punkte gebildet sein. Die einzelne dritte modifizierte Region 8C ist durch eine bandförmige Region gebildet, die die dritten modifizierten Abschnitte 9C in der zweiten Richtung Y (a-Achsenrichtung) verbindet. Bei dieser Ausführungsform sind die dritten modifizierten Abschnitte 9C in einer Matrix mit Abständen in der zweiten Richtung Y (a-Achsenrichtung) und der Normalenrichtung Z gebildet und liegen einander in der zweiten Richtung Y (a-Achsenrichtung) und der Normalenrichtung Z gegenüber.
  • Die vierten modifizierten Regionen 8D sind mit Abständen in der Normalenrichtung Z gebildet und sind jeweils als Bänder gebildet, die sich in der zweiten Richtung Y (a-Achsenrichtung) erstrecken, und zwar an der vierten Seitenfläche 5D. Die vierten modifizierten Regionen 8D erstrecken sich jeweils von einem Eckabschnitt auf der Seite der ersten Seitenfläche 5A hin zu einem Eckabschnitt auf der Seite der zweiten Seitenfläche 5B.
  • Die jeweiligen vierten modifizierten Regionen 8D können kontinuierlich ausgebildet sein mit den jeweiligen ersten modifizierten Regionen 8A, und zwar an dem Eckabschnitt, der die erste Seitenfläche 5A und die vierte Seitenfläche 5D verbindet. Die jeweiligen vierten modifizierten Regionen 8D können mit Abständen von den jeweiligen ersten modifizierten Regionen 8A an dem Eckabschnitt gebildet sein, der die erste Seitenfläche 5A und die vierte Seitenfläche 5D verbindet. Die jeweiligen vierten modifizierten Regionen 8D können kontinuierlich ausgebildet sein mit den jeweiligen zweiten modifizierten Regionen 8B, und zwar an dem Eckabschnitt, der die zweite Seitenfläche 5B und die vierte Seitenfläche 5D verbindet. Die jeweiligen vierten modifizierten Regionen 8D können mit Abständen von den jeweiligen zweiten modifizierten Regionen 8B an dem Eckabschnitt gebildet sein, der die zweite Seitenfläche 5B und die vierte Seitenfläche 5D verbindet.
  • Jede vierte modifizierte Region 8D beinhaltet eine Vielzahl von vierten modifizierten Abschnitten 9D. Jeder vierte modifizierte Abschnitt 9D ist eine Laserbestrahlungsmarkierung, die durch Bestrahlung mit Laserlicht gebildet ist. Die vierten modifizierten Abschnitte 9D sind jeweils als Linien gebildet, die sich in der Normalenrichtung Z erstrecken, und sind mit Abständen in der zweiten Richtung Y (a-Achsenrichtung) gebildet. Die vierten modifizierten Abschnitte 9D können stattdessen jeweils als Punkte gebildet sein. Die einzelne vierte modifizierte Region 8D ist durch eine bandförmige Region gebildet, die die vierten modifizierten Abschnitte 9D in der zweiten Richtung Y (a-Achsenrichtung) verbindet. Bei dieser Ausführungsform sind die vierten modifizierten Abschnitte 9D in einer Matrix mit Abständen in der zweiten Richtung Y (a-Achsenrichtung) und in der Normalenrichtung Z gebildet, und liegen einander in der zweiten Richtung Y (a-Achsenrichtung) und der Normalenrichtung Z gegenüber.
  • Die ersten bis vierten modifizierte Regionen 8Abis 8D können in zueinander gleichen Tiefenpositionen gebildet sein, oder können in voneinander unterschiedlichen Tiefenpositionen gebildet sein. Die ersten bis vierten modifizierten Regionen 8A bis 8D können jeweils als ein einzelner Ring gebildet sein, der sich kontinuierlich entlang der Seitenflächen 5A bis 5D erstreckt, indem sie an den Eckabschnitten des SiC-Chips 2 kontinuierlich miteinander ausgebildet sind.
  • Modifikationsverhältnisse („modification ratios“) der Seitenflächen 5A bis 5D müssen nicht notwendigerweise angepasst („matched“) sein. Die Modifikationsverhältnisse der Seitenflächen 5A bis 5D können zueinander gleich sein oder können voneinander unterschiedlich sein. Die Modifikationsverhältnisse der Seitenflächen 5A bis 5D können durch Gesamtzahlen, Gesamtflächeninhalte, etc. der ersten bis vierten modifizierten Regionen 8Abis 8D (erste bis vierte modifizierte Abschnitte 9A bis 9D) eingestellt werden.
  • Die dritte Seitenfläche 5C (vierte Seitenfläche 5D), die aus der m-Ebene des SiC-Monokristalls aufgebaut ist, erstreckt sich entlang einer nächsten Nachbarrichtung von Si und hat somit eine Eigenschaft, dass sie sich leichter spalten lässt als die erste Seitenfläche 5A (zweite Seitenfläche 5B), die aus der a-Ebene des Si-Monokristalls bzw. SiC-Monokristalls aufgebaut ist. Das Modifikationsverhältnis der dritten Seitenfläche 5C (vierte Seitenfläche 5D) kann folglich kleiner sein als das Modifikationsverhältnis der ersten Seitenfläche 5A (zweite Seitenfläche 5B).
  • Ein Abstand zwischen benachbarten der dritten modifizierten Regionen 8C (vierten modifizierten Regionen 8D) an der dritten Seitenfläche 5C (vierten Seitenfläche 5D) kann kleiner sein als ein Abstand zwischen benachbarten der ersten modifizierten Regionen 8A (zweiten modifizierten Regionen 8B) an der ersten Seitenfläche 5A (zweiten Seitenfläche 5B). Die Anzahl von Niveaus („levels“) der dritten modifizierten Regionen 8C (vierten modifizierten Regionen 8D) der dritten Seitenfläche 5C (vierten Seitenfläche 5D) kann kleiner sein als die Anzahl von Niveaus der ersten modifizierten Regionen 8A (zweiten modifizierten Regionen 8B) der ersten Seitenfläche 5A (zweiten Seitenfläche 5B) . Eine Dicke (Breite) der dritten modifizierten Regionen 8C (vierten modifizierten Regionen 8D) der dritten Seitenfläche 5C (vierten Seitenfläche 5D) kann kleiner sein als die Dicke (Breite) der ersten modifizierten Regionen 8A (zweiten modifizierten Regionen 8B) der ersten Seitenfläche 5A (zweiten Seitenfläche 5B).
  • Der SiC-Chip 2 beinhaltet eine aktive Region 10 und eine äußere Region 11. Die aktive Region 10 ist eine Region, die als ein Beispiel des funktionalen Bauteils eine SBD (Schottky-Diode bzw. Schottky-Barrierediode) 12 beinhaltet. In Draufsicht ist die aktive Region 10 in einem zentralen Abschnitt des SiC-Chips 2 gebildet, und zwar mit Abständen von den Seitenflächen 5A bis 5D nach innen. In Draufsicht ist die aktive Region 10 in eine vierseitige Form gebildet, die vier Seiten hat, die parallel zu den Seitenflächen 5A bis 5D sind.
  • Die äußere Region 11 ist eine Region auf einer äußeren Seite der aktiven Region 10. Die äußere Region 11 ist in einer Region zwischen den Seitenflächen 5A bis 5D und der aktiven Region 10 gebildet. Die äußere Region 11 ist in einer Ringform (insbesondere einer Endlosform) gebildet, die die aktive Region 10 in Draufsicht umgibt.
  • Unter Bezugnahme auf 6 beinhaltet das SiC-Halbleiterbauteil 1 eine Diodenregion 13 vom n-Typ, die in einem Flächenschichtabschnitt der ersten Hauptfläche 3 gebildet ist, und zwar in der aktiven Region 10. Die Diodenregion 13 ist in einem zentralen Abschnitt der ersten Hauptfläche 3 gebildet. Eine Ebenenform der Diodenregion 13 ist beliebig („arbitrary“) . Die Diodenregion 13 kann in einer vierseitigen Form gebildet sein, die vier Seiten hat, die parallel zu den Seitenflächen 5A bis 5D sind, und zwar in der Draufsicht.
  • Bei dieser Ausführungsform ist die Diodenregion 13 unter Verwendung eines Abschnittes der SiC-Epitaxialschicht 7 gebildet. Eine Verunreinigungskonzentration vom n-Typ der Diodenregion 13 ist gleich der Verunreinigungskonzentration vom n-Typ der SiC-Epitaxialschicht 7. Die Verunreinigungskonzentration vom n-Typ der Diodenregion 13 kann die Verunreinigungskonzentration vom n-Typ der SiC-Epitaxialschicht 7 überschreiten. In diesem Fall ist die Diodenregion 13 durch das Einführen einer Verunreinigung vom n-Typ in einen Flächenschichtabschnitt der SiC-Epitaxialschicht 7 gebildet.
  • Eine Schutzregion 14, die eine Verunreinigung vom p-Typ beinhaltet, ist in einem Flächenschichtabschnitt der ersten Hauptfläche 3 gebildet, und zwar in der äußeren Region 11. Die Verunreinigung vom p-Typ der Schutzregion 14 muss nicht aktiviert sein oder kann aktiviert sein. Die Schutzregion 14 ist als ein Band gebildet, das sich in der Draufsicht entlang der Diodenregion 13 erstreckt. Genauer gesagt ist die Schutzregion 14 in einer Ringform (genauer gesagt in einer Endlosform) gebildet, die die Diodenregion 13 in der Draufsicht umgibt. Die Schutzregion 14 ist hierdurch als eine Schutzringregion gebildet.
  • Die aktive Region 10 (Diodenregion 13) ist durch die Schutzregion 14 definiert. Eine Ebenenform der aktiven Region 10 (Diodenregion 13) ist durch eine Ebenenform der Schutzregion 14 eingestellt. Die Schutzregion 14 kann in eine polygonale Ringform oder in eine kreisförmige Ringform gebildet sein, und zwar in der Draufsicht.
  • Unter Bezugnahme auf 5, 7 und 8 beinhaltet das SiC-Halbleiterbauteil 1 eine Vielzahl von Ausrichtungsmustern („alignment patterns“) 20 als Hilfs-Muster („accessory patterns“), die in einem Umfangsrandabschnitt der ersten Hauptfläche 3 gebildet sind, und zwar in der Draufsicht mit Abständen von den Seitenflächen 5A bis 5D nach innen. Ein Hilfs-Muster bezieht sich auf eine Ornamentstruktur, die elektrisch unabhängig von dem funktionalen Bauteil (der SBD 12 bei dieser Ausführungsform) vorgesehen ist und die ein Metallmaterial (Metallmuster) und/oder ein Isoliermaterial (Isoliermuster) beinhaltet, das nicht zu den elektrischen Eigenschaften des SiC-Halbleiterbauteils 1 beiträgt.
  • Die Ausrichtungsmuster 20 sind jeweils in der ersten Hauptfläche 3 gebildet, und zwar bei der äußeren Region 11. Die Ausrichtungsmuster 20 sind in Draufsicht so gebildet, dass jeweils eines an jeder von vier Ecken der ersten Hauptfläche 3 gebildet ist. Die Ausrichtungsmuster 20 sind jeweils auf Diagonalen der ersten Hauptfläche 3 an den vier Ecken der ersten Hauptfläche 3 gebildet. Die Ausrichtungsmuster 20 sind in keinen anderen Regionen als den vier Ecken der ersten Hauptfläche 3 gebildet.
  • Jedes Ausrichtungsmuster 20 ist in einer Form gebildet, die sich in der Draufsicht von einer Kreisform unterscheidet. Jedes Ausrichtungsmuster 20 beinhaltet einen ersten Abschnitt 21 und einen zweiten Abschnitt 22, die sich jeweils in unterschiedlichen Richtungen erstrecken. Bei dieser Ausführungsform ist jedes Ausrichtungsmuster 20 in einer L-Form gebildet, die den ersten Abschnitt 21 und den zweiten Abschnitt 22 beinhaltet. Der erste Abschnitt 21 erstreckt sich entlang der m-Achsenrichtung des SiC-Monokristalls. Der zweite Abschnitt 22 erstreckt sich entlang der a-Achsenrichtung des SiC-Monokristalls. Jedes Ausrichtungsmuster 20 ist auch eine Orientierungsmarkierung, die eine Kristallorientierung des SiC-Monokristalls anzeigt.
  • Ein innerer Eckabschnitt 23 von jedem Ausrichtungsmuster 20 liegt der aktiven Region 10 in der Draufsicht gegenüber. Ein äußerer Eckabschnitt 24 von jedem Ausrichtungsmuster 20 liegt einem Eckabschnitt der ersten Hauptfläche 3 in der Draufsicht gegenüber. Jedes Ausrichtungsmuster 20 grenzt einen L-förmigen Durchgang („passage“) 25 an dem Eckabschnitt der ersten Hauptfläche 3 ab, und zwar in der Draufsicht.
  • Die Ausrichtungsmuster 20 sind jeweils an den vier Ecken der ersten Hauptfläche 3 derart gebildet, dass die ersten Abschnitte 21 auf der gleichen geraden Linie positioniert sind und dass die zweiten Abschnitte 22 auf der gleichen geraden Linie positioniert sind. Ein anderes Hilfs-Muster als die Ausrichtungsmuster 20 ist nicht auf Verlängerungslinien der ersten Abschnitte 21 der Ausrichtungsmuster 20 bei der äußeren Region 11 gebildet. Ein anderes Hilfs-Muster als die Ausrichtungsmuster 20 ist nicht auf Verlängerungslinien der zweiten Abschnitte 22 der Ausrichtungsmuster 20 bei der äußeren Region 11 gebildet.
  • Jedes Ausrichtungsmuster 20 ist aus einem anderen Material als ein Metallmaterial gebildet. Genauer gesagt weist jedes Ausrichtungsmuster 20 eine Ausrichtungsgraben-Struktur auf, die einen Ausrichtungsgraben 26 und einen Isolator 27 beinhaltet. Der Ausrichtungsgraben 26 ist durch Grabenbildung in die erste Hauptfläche 3 hinein in Richtung hin zu der zweiten Hauptfläche 4 gebildet. Der Ausrichtungsgraben 26 weist Seitenwände und eine Bodenwand auf. Die Seitenwände und die Bodenwand des Ausrichtungsgrabens 26 sind innerhalb der SiC-Epitaxialschicht 7 positioniert.
  • Die Seitenwände des Ausrichtungsgrabens 26 können sich in der Normalenrichtung Z erstrecken. Ein Winkel, den die Seitenwände des Ausrichtungsgrabens 26 mit der ersten Hauptfläche 3 innerhalb der SiC-Epitaxialschicht 7 bilden, kann nicht kleiner sein als 90° und nicht größer als 95° (beispielsweise nicht kleiner als 91° und nicht größer als 93°) . Die Seitenwände des Ausrichtungsgraben 26 können im Wesentlichen senkrecht zu der ersten Hauptfläche 3 gebildet sein. Der Ausrichtungsgraben 26 kann in einer konvergierenden Form gebildet sein, die sich hinsichtlich der Öffnungsbreite ausgehend von der ersten Hauptfläche 3 hin zu der Bodenwand verengt bzw. verjüngt.
  • Die Bodenwand des Ausrichtungsgrabens 26 weist zu der c-Ebene des SiC-Monokristalls. Die Bodenwand des Ausrichtungsgrabens 26 hat den Off-Winkel, der in Bezug auf die c-Ebene des SiC-Monokristalls in der a-Achsenrichtung geneigt ist. Die Bodenwand des Ausrichtungsgrabens 26 kann parallel zu der ersten Hauptfläche 3 gebildet sein. Die Bodenwand des Ausrichtungsgrabens 26 kann in einer Form gebildet sein, die hin zu der zweiten Hauptfläche 4 gekrümmt ist.
  • Eine Tiefe DT des Ausrichtungsgrabens 26 kann nicht kleiner sein als 0,01 µm und nicht größer als 10 µm. Die Tiefe DT kann nicht kleiner sein als 0,01 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm.
  • Eine Breite WT des Ausrichtungsgrabens 26 kann nicht kleiner sein als 1 µm und nicht größer als 100 µm. Die Breite WT ist eine Breite in einer Richtung senkrecht zu einer Richtung, in der sich der Ausrichtungsgraben 26 erstreckt. Die Breite WT kann nicht kleiner sein als 1 µm und nicht größer als 20 µm, nicht kleiner als 20 µm und nicht größer als 40 µm, nicht kleiner als 40 µm und nicht größer als 60 µm, nicht kleiner als 60 µm und nicht größer als 80 µm oder nicht kleiner als 80 µm und nicht größer als 100 µm.
  • Eine Breite WL des L-förmigen Durchgangs 25 kann 0 µm überschreiten und nicht größer sein als 200 µm. Die Breite WL ist eine Breite in einer Richtung senkrecht zu einer Richtung, in der sich der L-förmige Durchgang 25 erstreckt. Die Breite WL kann 0 µm überschreiten und kann nicht größer sein als 10 µm, kann nicht kleiner sein als 10 µm und nicht größer als 20 µm, nicht kleiner als 20 µm und nicht größer als 50 µm, nicht kleiner als 50 µm und nicht größer als 100 µm, nicht kleiner als 100 µm und nicht größer als 150 µm oder nicht kleiner als 150 µm und nicht größer als 200 µm.
  • Der Isolator 27 ist als ein integrales bzw. einstückiges Objekt in dem Ausrichtungsgraben 26 eingebettet. Der Isolator 27 ist aus einem transparenten isolierenden Material aufgebaut. Der Isolator 27 beinhaltet wenigstens eines von Siliciumoxid, Siliciumnitrid, Aluminiumoxid, Zirkonoxid und Tantaloxid. Bei dieser Ausführungsform ist der Isolator 27 aus Siliciumoxid aufgebaut.
  • Das SiC-Halbleiterbauteil 1 beinhaltet eine Zwischenschicht-Isolierschicht 30, die auf der ersten Hauptfläche 3 gebildet ist. Die Zwischenschicht-Isolierschicht 30 ist aus einem transparenten isolierenden Material aufgebaut. Die Zwischenschicht-Isolierschicht 30 kann eine laminierte Struktur haben, die eine Siliciumoxidschicht und eine Siliciumnitridschicht beinhaltet. Die Zwischenschicht-Isolierschicht 30 kann eine Einzelschichtstruktur haben, die aus einer Siliciumoxid-schicht oder aus einer Siliciumnitridschicht aufgebaut ist. Bei dieser Ausführungsform ist die Zwischenschicht-Isolierschicht 30 aus einer Siliciumoxidschicht aufgebaut.
  • Die Zwischenschicht-Isolierschicht 30 beinhaltet eine Kontaktöffnung 31, die die Diodenregion 13 in der aktiven Region 10 freilegt. Die Kontaktöffnung 31 legt auch innere Umfangsränder der Schutzregion 14 frei. Eine Ebenenform der Kontaktöffnung 31 ist beliebig. Die Kontaktöffnung 31 kann in eine vierseitige Form gebildet sein, mit vier Seiten, die parallel sind zu den Seitenflächen 5A bis 5D, und zwar in der Draufsicht.
  • Die Zwischenschicht-Isolierschicht 30 bedeckt die Ausrichtungsmuster 20 bei der bzw. an der äußeren Region 11. Umfangsränder der Zwischenschicht-Isolierschicht 30 liegen an den Seitenflächen 5A bis 5D frei bzw. sind gegenüber den Seitenflächen 5A bis 5D freigelegt. Bei dieser Ausführungsform sind die Umfangsränder der Zwischenschicht-Isolierschicht 30 kontinuierlich ausgebildet mit den Seitenflächen 5A bis 5D. Die Umfangsränder der Zwischenschicht-Isolierschicht 30 können mit Abständen von den Seitenflächen 5A bis 5D nach innen gebildet sein. In diesem Fall können die Umfangsränder der Zwischenschicht-Isolierschicht 30 die Ausrichtungsmusters 20 an der ersten Hauptfläche 3 freilegen.
  • Eine Dicke der Zwischenschicht-Isolierschicht 30 kann nicht kleiner sein als 0,1 µm und nicht größer als 10 µm. Die Dicke der Zwischenschicht-Isolierschicht 30 kann nicht kleiner sein als 0, 1 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm. Die Dicke der Zwischenschicht-Isolierschicht 30 ist vorzugsweise nicht kleiner als 0,5 µm und nicht größer als 5 µm.
  • Das SiC-Halbleiterbauteil 1 beinhaltet eine erste Hauptflächenelektrode 32, die auf der ersten Hauptfläche 3 gebildet ist. Die erste Hauptflächenelektrode 32 ist mit der Diodenregion 13 und der Schutzregion 14 innerhalb der Kontaktöffnung 31 verbunden. Die erste Hauptflächenelektrode 32 ist ausgehend von der Kontaktöffnung 31 auf die Zwischenschicht-Isolierschicht 30 herausgeführt.
  • Umfangsränder der ersten Hauptflächenelektrode 32 sind auf der Zwischenschicht-Isolierschicht 30 gebildet, und zwar mit Abständen von den Seitenflächen 5A bis 5D nach innen. Die Umfangsränder der ersten Hauptflächenelektrode 32 legen die Ausrichtungsmusters 20 in der Draufsicht frei. Bei dieser Ausführungsform legen die Umfangsränder der ersten Hauptflächenelektrode 32 die Ausrichtungsmusters 20 über die Zwischenschicht-Isolierschicht 30 frei.
  • Die erste Hauptflächenelektrode 32 weist eine laminierte Struktur auf, einschließlich einer Barriereschicht 33 und einer Hauptkörperschicht 34, die ausgehend von der Seite der ersten Hauptfläche 3 in dieser Reihenfolge laminiert bzw. übereinandergeschichtet sind. Die Barriereschicht 33 ist als ein Film entlang der ersten Hauptfläche 3 und der Zwischenschicht-Isolierschicht 30 gebildet. Die Barriereschicht 33 bildet einen Schottky-Übergang mit der Diodenregion 13. Die SBD 12, die die erste Hauptflächenelektrode 32 als eine Anode und die Diodenregion 13 als eine Kathode hat, wird hierdurch gebildet. Das heißt, die erste Hauptflächenelektrode 32 ist eine Anodenelektrode der SBD 12.
  • Die Barriereschicht 33 kann wenigstens eine aus einer Ti-Schicht, einer Pd-Schicht, einer Cr-Schicht, einer V-Schicht, einer Mo-Schicht, einer W-Schicht, einer Pt-Schicht und einer Ni-Schicht beinhalten. Eine Dicke der Barriereschicht 33 kann nicht kleiner sein als 0,01 µm und nicht größer als 5 µm. Die Dicke der Barriereschicht 33 kann nicht kleiner sein als 0,01 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 3 µm, nicht kleiner als 3 µm und nicht größer als 4 µm oder nicht kleiner als 4 µm und nicht größer als 5 µm.
  • Die Hauptkörperschicht 34 ist auf der Barriereschicht 33 gebildet. Die Hauptkörperschicht 34 ist als ein Film entlang der Barriereschicht 33 gebildet. Die Hauptkörperschicht 34 bedeckt eine gesamte Fläche bzw. einen gesamten Flächeninhalt einer Hauptfläche der Barriereschicht 33. Die Umfangsränder der ersten Hauptflächenelektrode 32 sind durch die Barriereschicht 33 und die Hauptkörperschicht 34 gebildet. Die Hauptkörperschicht 34 beinhaltet wenigstens eine von einer reinen Al-Schicht (bezieht sich auf eine Al-Schicht, die aus Al mit einer Reinheit von nicht geringer als als 99% aufgebaut ist), einer AlSi-Legierungsschicht, einer AlCu-Legierungsschicht und einer AlSiCu-Legierungsschicht.
  • Eine Dicke der Hauptkörperschicht 34 überschreitet die Dicke der Barriereschicht 33. Die Dicke der Hauptkörperschicht 34 kann nicht kleiner sein als 0,05 µm und nicht größer als 10 µm. Die Dicke der Hauptkörperschicht 34 kann nicht kleiner sein als 0,05 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm. Die Dicke der Hauptkörperschicht 34 ist vorzugsweise nicht kleiner als 1 µm und nicht größer als 8 µm.
  • Das SiC-Halbleiterbauteil 1 beinhaltet eine Isolierschicht 40, die die erste Hauptflächenelektrode 32 bedeckt, und zwar über der ersten Hauptfläche 3. In 5 ist die Isolierschicht 40 durch eine Schraffur gezeigt. Genauer gesamt ist die Isolierschicht 40 auf der Zwischenschicht-Isolierschicht 30 gebildet.
  • Die Isolierschicht 40 weist eine Pad-Öffnung 41 auf, die die erste Hauptflächenelektrode 32 freilegt. Bei dieser Ausführungsform legt die Pad-Öffnung 41 die erste Hauptflächenelektrode 32 innerhalb einer Region frei, die von der Kontaktöffnung 31 umgeben ist, und zwar in der Draufsicht. Die Pad-Öffnung 41 kann stattdessen die Kontaktöffnung 31 in einer Region außerhalb der Kontaktöffnung 31 umgeben, und zwar in der Draufsicht. Eine Ebenenform der Pad-Öffnung 41 ist beliebig. Die Pad-Öffnung 41 kann in eine vierseitige Form gebildet sein, die vier Seiten hat, die parallel zu den Seitenflächen 5A bis 5D sind, und zwar in der Draufsicht.
  • Innere Wände der Pad-Öffnung 41 haben geneigte Flächen 42, die von einer Hauptfläche der Isolierschicht 40 in Richtung hin zu der Zwischenschicht-Isolierschicht 30 nach unten geneigt bzw. schräg ausgerichtet sind. Die geneigten Flächen 42 können in gekrümmten Formen gebildet sein, die hin zu der Seite der ersten Hauptfläche 3 ausgenommen bzw. zurückversetzt sind.
  • Ein Winkel 91 von jeder geneigten Fläche 42 kann nicht kleiner sein als 30° und nicht größer als 60° . Der Winkel θ1 ist ein spitzer Winkel, den eine gerade Linie, die einen Anfangspunkt und einen Endpunkt der geneigten Fläche 42 verbindet, mit der ersten Hauptfläche 3 bildet. Der Winkel θ1 kann nicht kleiner sein als 30° und nicht größer als 35°, nicht kleiner als 35° und nicht größer als 40°, nicht kleiner als 40° und nicht größer als 45°, nicht kleiner als 45° und nicht größer als 50°, nicht kleiner als 50° und nicht größer als 55° oder nicht kleiner als 55° und nicht größer als 60°. Der Winkel θ1 ist vorzugsweise nicht kleiner als 40° und nicht größer als 50°.
  • Umfangsränder der Isolierschicht 40 sind mit Abständen von den Seitenflächen 5A bis 5D nach innen gebildet. Die Umfangsränder der Isolierschicht 40 legen die Ausrichtungsmuster 20 in der Draufsicht frei. Bei dieser Ausführungsform legt die Isolierschicht 40 die Ausrichtungsmuster 20 über die Zwischenschicht-Isolierschicht 30 frei, und zwar in der Draufsicht.
  • Die Umfangsränder der Isolierschicht 40 grenzen Dicing-Straßen 43 ab, und zwar zusammen mit den Seitenflächen 5A bis 5D. Der erste Abschnitt 21 und der zweite Abschnitt 22 von jedem Ausrichtungsmuster 20 sind auch Straßenmarkierungen, die Richtungen anzeigen, in denen sich die Dicing-Straßen 43 erstrecken. Ein anderes Hilfs-Muster als die Ausrichtungsmuster 20 ist nicht in Abschnitten gebildet, die an den Dicing-Straßen 43 freiliegen. Das heißt, in Abschnitten auf der Zwischenschicht-Isolierschicht 30, die an den Dicing-Straßen 43 freigelegt sind, ist kein Hilfs-Muster gebildet.
  • Eine Breite WD von jeder Dicing-Straße 43 kann nicht kleiner sein als 1 µm und nicht größer als 50 µm. Die Breite WD ist eine Breite in einer Richtung orthogonal (senkrecht) zu einer Richtung, in der sich die Dicing-Straße 43 erstreckt. Die Breite WD kann nicht kleiner sein als 1 µm und nicht größer als 10 µm, nicht kleiner als 10 µm und nicht größer als 20 µm, nicht kleiner als 20 µmund nicht größer als 30 µm, nicht kleiner als 30 µm und nicht größer als 40 µm oder nicht kleiner als 40 µm und nicht größer als 50 µm.
  • Die Breite WD ist vorzugsweise nicht kleiner als 5% und nicht größer als 25% der Dicke TC des SiC-Chips 2. Die Breite WD kann nicht kleiner sein als 5% und nicht größer als 7,5%, nicht kleiner als 7,5% und nicht größer als 10%, nicht kleiner als 10% und nicht größer als 12,5%, nicht kleiner als 12, 5% und nicht größer als 15%, nicht kleiner als 15% und nicht größer als 17,5%, nicht kleiner als 17,5% und nicht größer als 20%, nicht kleiner als 20% und nicht größer als 22, 5% oder nicht kleiner als 22,5% und nicht größer als 25% der Dicke TC sein. Die Breite WD ist vorzugsweise kleiner als 5% und nicht größer als 15% der Dicke TC.
  • Die Umfangsränder der Isolierschicht 40 haben geneigte Flächen 44, die ausgehend von der Hauptfläche der Isolierschicht 40 hin zu der Zwischenschicht-Isolierschicht 30 nach unten geneigt sind. Die geneigten Flächen 44 können in gekrümmten Formen gebildet sein, die in Richtung hin zu der Seite der ersten Hauptfläche 3 ausgenommen bzw. zurückversetzt sind.
  • Ein Winkel θ2 von jeder geneigten Fläche 44 kann nicht kleiner sein als 30° und nicht größer als 60°. Der Winkel θ2 ist ein spitzer Winkel, den eine gerade Linie, die einen Anfangspunkt und einen Endpunkt der geneigten Fläche 44 verbindet, mit der ersten Hauptfläche 3 bildet. Der Winkel θ2 kann nicht kleiner sein als 30° und nicht größer als 35°, nicht kleiner als 35° und nicht größer als 40°, nicht kleiner als 40° und nicht größer als 45°, nicht kleiner als 45° und nicht größer als 50°, nicht kleiner als 50° und nicht größer als 55° oder nicht kleiner als 55° und nicht größer als 60°. Der Winkel θ2 ist vorzugsweise nicht kleiner als 40° und nicht größer als 50°.
  • Der Winkel θ2 der geneigten Flächen 44 kann den Winkel 91 der geneigten Flächen 42 überschreiten oder kann kleiner sein als der Winkel 91 der geneigten Flächen 42. Der Winkel θ2 der geneigten Flächen 44 kann gleich dem Winkel 91 der geneigten Flächen 42 sein. Die Tatsache, dass der Winkel θ2 gleich dem Winkel 91 ist, bedeutet, dass der Winkel θ2 innerhalb eines Bereiches von ±1° des Winkels 91 liegt bzw. innerhalb eines Bereiches des Winkels θ1 ±1°.
  • Bei der Isolierschicht 40, die die geneigten Flächen 44 hat, kann eine Interferenz von Laserlicht durch die Isolierschicht 40 unterdrückt werden, wenn das Laserlicht auf eine Innenseite des SiC-Chips 2 (genauer gesagt einen SiC-Wafer 62, der nachstehend beschrieben wird) abgestrahlt wird. Insbesondere dadurch, dass man den Winkel θ2 nicht kleiner macht als 30° und nicht größer als 60°, kann die Interferenz von Laserlicht durch die Isolierschicht 40 geeignet unterdrückt werden. Hierdurch kann eine unerwünschte Brechung („refraction“) des Laserlichts aufgrund einer Differenz in den Brechungsindices der Isolierschicht 40 und von Luft unterdrückt werden, und das Laserlicht kann auf eine geeignete Region in dem SiC-Chip 2 (SiC-Wafer 62) fokussiert werden. Demzufolge kann der SiC-Chip 2 gebildet werden, der die ersten bis vierten modifizierten Regionen 8A bis 8D hat, die geeignet an den Seitenflächen 5A bis 5D gebildet sind.
  • Die Breite WD der Dicing-Straßen 43, die sich in der a-Achsenrichtung erstrecken, kann gleich der Breite WD von Dicing-Straßen 43 sein, die sich in der m-Achsenrichtung erstrecken, oder kann sich von dieser Breite unterscheiden. Beispielsweise kann die Breite WD der Dicing-Straßen 43, die sich in der a-Achsenrichtung erstrecken, kleiner sein als die Breite WD von Dicing-Straßen 43, die sich in der m-Achsenrichtung erstrecken. In diesem Fall kann das Modifikationsverhältnis der dritten Seitenfläche 5C (vierten Seitenfläche 5D), die sich in der a-Achsenrichtung erstreckt, kleiner sein als das Modifikationsverhältnis der ersten Seitenfläche 5A (zweiten Seitenfläche 5B), die sich in der m-Achsenrichtung erstreckt.
  • Die ersten bis vierten modifizierten Regionen 8A bis 8D (erste bis vierte modifizierte Abschnitten 9A bis 9D) werden durch Laserbestrahlungsmarkierungen gebildet, wie oben erwähnt. Die Breite WD wird unter Berücksichtigung von Brechungsindices von Laserlicht eingestellt, das auf den SiC-Chip 2 und die Zwischenschicht-Isolierschicht 30 einfällt. Wenn die ersten bis vierten modifizierten Regionen 8A bis 8D (erste bis vierte modifizierte Abschnitte 9A bis 9D) bei jeweiligen gleichen Tiefenpositionen gebildet werden, werden die Dicing-Straßen 43 vorzugsweise so gebildet, dass sie eine gleichförmige Breite WD haben.
  • Wenn die dritten modifizierten Regionen 8C (vierte modifizierte Regionen 8D) nicht an Positionen zu bilden sind, die im Vergleich mit den ersten modifizierten Regionen 8A (zweiten modifizierten Regionen 8B) tief sind, kann die Breite WD der Dicing-Straßen 43, die sich in der a-Achsenrichtung erstrecken, schmaler ausgebildet werden als die Breite WD von Dicing-Straßen 43, die sich in der m-Achsenrichtung erstrecken.
  • Bei dieser Ausführungsform hat die Isolierschicht 40 eine laminierte Struktur, die eine Passivierungsschicht 45 und eine Harzschicht 46 beinhaltet, die ausgehend von der Seite der ersten Hauptfläche 3 in dieser Reihenfolge laminiert sind. Die Passivierungsschicht 45 kann wenigstens eine von einer Siliciumoxid-Schicht und einer Siliciumnitrid-Schicht beinhalten. Die Passivierungsschicht 45 kann eine laminierte Struktur haben, die eine Siliciumoxid-Schicht und eine Siliciumnitrid-Schicht beinhaltet. Die Passivierungsschicht 45 kann eine Einzelschichtstruktur haben, die aus einer Siliciumoxid-Schicht oder aus einer Siliciumnitrid-Schicht aufgebaut ist.
  • Die Passivierungsschicht 45 beinhaltet vorzugsweise ein Isoliermaterial, das sich von jenem der Zwischenschicht-Isolierschicht 30 unterscheidet. Bei dieser Ausführungsform ist die Passivierungsschicht 45 aus einer Siliciumnitrid-Schicht aufgebaut. Die Passivierungsschicht 45 ist als ein Film entlang der Zwischenschicht-Isolierschicht 30 und der ersten Hauptflächenelektrode 32 gebildet. Die Passivierungsschicht 45 weist eine erste Öffnung 47 auf, die einen Abschnitt der ersten Hauptflächenelektrode 32 freilegt. Eine Ebenenform der ersten Öffnung 47 ist beliebig. Die erste Öffnung 47 kann in eine vierseitige Form gebildet sein, die vier Seiten hat, die parallel zu den Seitenflächen 5A bis 5D sind, und zwar in der Draufsicht.
  • Eine Dicke der Passivierungsschicht 45 kann nicht kleiner sein als 0,1 µm und nicht größer als 20 µm. Die Dicke der Passivierungsschicht 45 kann nicht kleiner sein als 0,1 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 5 µm, nicht kleiner als 5 µm und nicht größer als 10 µm, nicht kleiner als 10 µm und nicht größer als 15 µm oder nicht kleiner als 15 µm und nicht größer als 20 µm.
  • Die Harzschicht 46 ist als ein Film entlang einer Hauptfläche der Passivierungsschicht 45 gebildet. Die Harzschicht 46 kann ein foto- bzw. lichtempfindliches Harz enthalten. Das fotoempfindliche Harz kann von einem negativen Typ oder von einem positiven Typ sein. Die Harzschicht 46 kann wenigstens eines von einem Polyimid, einem Polyamid und einem Polybenzoxazol enthalten. Bei dieser Ausführungsform beinhaltet die Harzschicht 46 Polybenzoxazol.
  • Bei dieser Ausführungsform legen Umfangsränder der Harzschicht 46 Umfangsränder der Passivierungsschicht 45 frei. Die Umfangsränder der Isolierschicht 40 sind durch die Harzschicht 46 und die Passivierungsschicht 45 gebildet. Die Harzschicht 46 kann die Umfangsränder der Passivierungsschicht 45 bedecken. In diesem Fall sind die Umfangsränder der Isolierschicht 40 durch die Harzschicht 46 gebildet.
  • Die Harzschicht 46 weist eine zweite Öffnung 48 auf, die einen Abschnitt der ersten Hauptflächenelektrode 32 freilegt. Eine Ebenenform der zweiten Öffnung 48 ist beliebig. Die zweite Öffnung 48 kann in eine vierseitige Form gebildet sein, die vier Seiten hat, die parallel zu den Seitenflächen 5A bis 5D sind, und zwar in der Draufsicht. Die zweite Öffnung 48 steht in Kommunikation mit der ersten Öffnung 47 der Passivierungsschicht 45 und bildet mit der ersten Öffnung 47 eine einzelne Pad-Öffnung 41.
  • Innere Wände der zweiten Öffnung 48 können bündig mit inneren Wänden der ersten Öffnung 47 gebildet sein. Die inneren Wände der zweiten Öffnung 48 können in Bezug auf die inneren Wände der ersten Öffnung 47 auf den Seiten der Seitenflächen 5A bis 5D positioniert sein. Die inneren Wände der zweiten Öffnung 48 können in Bezug auf die inneren Wände der ersten Öffnung 47 auf inneren Seiten des SiC-Chips 2 positioniert sein. Das heißt, die Harzschicht 46 kann die inneren Wände der ersten Öffnung 47 bedecken. In diesem Fall ist die Pad-Öffnung 41 durch die Harzschicht 46 (zweite Öffnung 48) gebildet.
  • Eine Dicke der Harzschicht 46 kann nicht kleiner sein als 1 µm und nicht größer als 50 µm. Die Dicke der Harzschicht 46 kann nicht kleiner sein als 1 µm und nicht größer als 10 µm, nicht kleiner als 10 µm und nicht größer als 20 µm, nicht kleiner als 20 µm und nicht größer als 30 µm, nicht kleiner als 30 µm und nicht größer als 40 µm oder nicht kleiner als 40 µm und nicht größer als 50 µm.
  • Das SiC-Halbleiterbauteil 1 weist eine Pad-Elektrode 49 auf, die auf der ersten Hauptflächenelektrode 32 gebildet ist Die Pad-Elektrode 49 ist innerhalb der Pad-Öffnung 41 auf der ersten Hauptflächenelektrode 32 gebildet. Die Pad-Elektrode 49 ist elektrisch mit der ersten Hauptflächenelektrode 32 verbunden. Die Pad-Elektrode 49 bedeckt die geneigten Flächen 42 der Pad-Öffnung 41. Die Pad-Elektrode 49 weist eine Terminal-Fläche bzw. Anschlussfläche 50 auf, die extern mit einem Anschlussdraht (zum Beispiel einem Bond-Draht) verbunden ist.
  • Die Terminal-Fläche 50 ist in Bezug auf die Hauptfläche der Isolierschicht 40 (Harzschicht 46) auf der Seite der ersten Hauptflächenelektrode 32 positioniert. Die Terminal-Fläche 50 kann höher vorstehen als die Hauptfläche der Isolierschicht 40 (Harzschicht 46). Die Terminal-Fläche 50 kann einen Überlappungsabschnitt aufweisen, der die geneigten Flächen 42 der Pad-Öffnung 41 bedeckt und die Hauptfläche der Isolierschicht 40 (Harzschicht 46) bedeckt.
  • Die Pad-Elektrode 49 beinhaltet ein Metallmaterial, das sich von jenem der ersten Hauptflächenelektrode 32 unterscheidet. Die Pad-Elektrode 49 beinhaltet wenigstens eine von einer Ni-Schicht, einer Pd-Schicht und einer Au-Schicht. Die Pad-Elektrode 49 kann eine laminierte Struktur haben, bei der wenigstens zwei von einer Ni-Schicht, einer Pd-Schicht und einer Au-Schicht in einer beliebigen Reihenfolge übereinander laminiert sind. Die Pad-Elektrode 49 kann eine Einzelschichtstruktur aufweisen, die aus einer Ni-Schicht, einer Pd-Schicht oder einer Au-Schicht aufgebaut ist.
  • Die Pad-Elektrode 49 weist vorzugsweise die Terminal-Fläche 50 auf, die durch eine Au-Schicht gebildet ist. Die Pad-Elektrode 49 kann eine laminierte Struktur haben, die eine Ni-Schicht, eine Pd-Schicht und eine Au-Schicht beinhaltet, die ausgehend von der Seite der ersten Hauptflächenelektrode 32 in dieser Reihenfolge laminiert sind. Bei dieser Ausführungsform hat die Pad-Elektrode 49 eine laminierte Struktur, die eine Ni-Schicht und eine Au-Schicht beinhaltet, die ausgehend von der Seite der ersten Hauptflächenelektrode 32 in dieser Reihenfolge laminiert sind.
  • Das SiC-Halbleiterbauteil 1 beinhaltet eine zweite Hauptflächenelektrode 51, die auf der zweiten Hauptfläche 4 gebildet ist. Die zweite Hauptflächenelektrode 51 ist als eine Kathodenelektrode der SBD 12 gebildet. Die zweite Hauptflächenelektrode 51 bildet mit der zweiten Hauptfläche 4 einen Ohm'schen Kontakt. Die zweite Hauptflächenelektrode 51 beinhaltet wenigstens eine von einer Ti-Schicht, einer Ni-Schicht, einer Pd-Schicht, einer Au-Schicht und einer Ag-Schicht.
  • Die zweite Hauptflächenelektrode 51 kann eine laminierte Struktur haben, bei der wenigstens zwei von einer Ti-Schicht, einer Ni-Schicht, einer Pd-Schicht, einer Au-Schicht und einer Ag-Schicht in einer beliebigen Reihenfolge laminiert sind. Die zweite Hauptflächenelektrode 51 kann eine Einzelschichtstruktur haben, die aus einer Ti-Schicht, einer Ni-Schicht, einer Pd-Schicht, einer Au-Schicht oder einer Ag-Schicht aufgebaut ist. Die zweite Hauptflächenelektrode 51 beinhaltet vorzugsweise eine Ti-Schicht als eine Ohm'sche Elektrode. Bei dieser Ausführungsform hat die zweite Hauptflächenelektrode 51 eine laminierte Struktur, die eine Ti-Schicht, eine Ni-Schicht, eine Pd-Schicht, eine Au-Schicht und eine Ag-Schicht beinhaltet, die ausgehend von der Seite der zweiten Hauptfläche 4 in dieser Reihenfolge laminiert sind.
  • Wie oben beschrieben, beinhaltet das SiC-Halbleiterbauteil 1 den SiC-Chip 2, die ersten bis vierten modifizierten Regionen 8A bis 8D, die Ausrichtungsmuster 20, die erste Hauptflächenelektrode 32 und die Isolierschicht 40. Der SiC-Chip 2 hat die erste Hauptfläche 3 und die zweite Hauptfläche 4, die jeweils in vierseitige Formen in der Draufsicht gebildet sind, und hat die Seitenflächen 5A bis 5D, die aus Spaltflächen aufgebaut bzw. gebildet sind.
  • Die ersten bis vierten modifizierten Regionen 8A bis 8D sind jeweils an den Seitenflächen 5A bis 5D gebildet. Die Ausrichtungsmuster 20 sind in dem Umfangsrandabschnitt (äußere Region 11) der ersten Hauptfläche 3 gebildet, und zwar in der Draufsicht mit Abständen von den Seitenflächen 5A bis 5D nach innen. Die erste Hauptflächenelektrode 32 ist auf der ersten Hauptfläche 3 gebildet, und zwar in der Draufsicht mit Abständen von den Seitenflächen 5A bis 5D nach innen, und legt die Ausrichtungsmuster 20 frei.
  • Die Isolierschicht 40 bedeckt die erste Hauptflächenelektrode 32 in der Draufsicht teilweise. Die Isolierschicht 40 grenzt die Dicing- bzw. Trennstraßen 43 ab, die auf der ersten Hauptflächenelektrode 32 gebildet ist bzw. sind, und zwar in Draufsicht mit Abständen von den Seitenflächen 5A bis 5D nach innen, und legt die Ausrichtungsmuster 20, und zwar mit den Seitenflächen 5A bis 5D frei. In dem Umfangsrandabschnitt der ersten Hauptfläche 3, der innerhalb der Dicing-Straßen 43 positioniert ist, und zwar in der Draufsicht, ist kein anderes Hilfs-Muster als die Ausrichtungsmuster 20 gebildet.
  • Bei einer derartigen Struktur kann verhindert werden, dass die Flachheit („flatness“) der Seitenflächen 5A bis 5D sich aufgrund eines Hilfs-Musters verringert. Das SiC-Halbleiterbauteil 1 mit einer Struktur, bei der Formdefekte („shape defects“) aufgrund eines Hilfs-Musters unterdrückt werden, kann somit bereitgestellt werden.
  • Auch ist hierdurch vorgesehen, dass es bei den Dicing-Straßen 43 nicht notwendig ist, die Isolierschicht 40 physikalisch zu schneiden, wenn das SiC-Halbleiterbauteil 1 von dem SiC-Wafer 62 herausgetrennt bzw. herausgeschnitten wird. Das SiC-Halbleiterbauteil 1 kann hierdurch mühelos („smoothly“) von dem SiC-Wafer 62 ausgeschnitten bzw. getrennt („cut out“) werden. Auch können Brüche des SiC-Chips 2 aufgrund eines Abschälens und einer Degradation der Isolierschicht 40 verhindert werden. Formdefekte des SiC-Chips 2 aufgrund der Isolierschicht 40 können folglich unterdrückt werden.
  • 9 ist ein Diagramm des SiC-Wafers 62, der zur Herstellung des SiC-Halbleiterbauteils 1 verwendet wird, das in 3 gezeigt ist.
  • Unter Bezugnahme auf 9 wird in einem nicht beanspruchten Verfahren zur Herstellung des SiC-Halbleiterbauteils 1 der SiC-Wafer 62 mit einer Plattenform (Scheibenform bei dieser Ausführungsform) verwendet, der aus dem 4H-SiC-Monokristall aufgebaut ist. Der SiC-Wafer 62 wird zu einer Basis des SiC-Chips 2. Der SiC-Wafer 62 weist eine laminierte Struktur auf, die das SiC-Substrat 6 und die SiC-Epitaxialschicht 7 beinhaltet. Die SiC-Epitaxialschicht 7 ist gebildet, indem SiC ausgehend von dem SiC-Substrat 6 epitaktisch aufgewachsen wird.
  • Der SiC-Wafer 62 weist eine erste Wafer-Hauptfläche 63 auf einer Seite, eine zweite Wafer-Hauptfläche 64 auf einer anderen Seite und eine Wafer-Seitenfläche 65 auf, die die erste Wafer-Hauptfläche 63 und die zweite Wafer-Hauptfläche 64 verbindet. Die erste Wafer-Hauptfläche 63 und die zweite Wafer-Hauptfläche 64 haben einen Off-Winkel, der dem Off-Winkel des SiC-Chips 2 entspricht.
  • Ein Orientierungsflach bzw. eine Orientierungsabflachung 66 ist als ein Beispiel eines Markers, der die Kristallorientierung anzeigt, in der Wafer-Seitenfläche 65 gebildet. Das Orientierungsflach 66 ist ein gekerbter bzw. zurückversetzter Abschnitt, der in der Wafer-Seitenfläche 65 gebildet ist. Bei dieser Ausführungsform erstreckt sich das Orientierungsflach 66 geradlinig entlang der a-Achsenrichtung des SiC-Monokristalls.
  • Ein Orientierungsflach 66, das sich in der m-Achsenrichtung des SiC-Monokristalls erstreckt, und ein Orientierungsflach 66, das sich in der a-Achsenrichtung des SiC-Monokristalls erstreckt, können stattdessen in der Wafer-Seitenfläche 65 gebildet sein. Eine Orientierungskerbe („orientation notch“), die aus einem eingekerbten Abschnitt gebildet ist, der hin zu einem zentralen Abschnitt des SiC-Wafers 62 zurückversetzt bzw. ausgenommen ist, kann in der Wafer-Seitenfläche 65 anstelle des Orientierungsflachs 66 gebildet sein.
  • Der SiC-Wafer 62 beinhaltet einen ersten Wafer-Eckabschnitt bzw. -Kantenabschnitt 67 und einen zweiten Wafer-Eckabschnitt bzw. -Kantenabschnitt 68. Der erste Wafer-Eckabschnitt 67 verbindet die erste Wafer-Hauptfläche 63 und die Wafer-Seitenfläche 65. Der zweite Wafer-Eckabschnitt 68 verbindet die zweite Wafer-Hauptfläche 64 und die Wafer-Seitenfläche 65.
  • Der erste Wafer-Eckabschnitt 67 hat einen ersten abgeschrägten („chamfered portion“) Abschnitt 69, der ausgehend von der ersten Wafer-Hauptfläche 63 hin zu der Wafer-Seitenfläche 65 nach unten geneigt ist. Der erste abgeschrägte Abschnitt 69 kann in eine gekrümmte Form gebildet sein. Der zweite Wafer-Eckabschnitt 68 weist einen zweiten abgeschrägten Abschnitt 70 auf, der ausgehend von der zweiten Wafer-Hauptfläche 64 hin zu der Wafer-Seitenfläche 65 nach unten geneigt ist. Der zweite abgeschrägte Abschnitt 70 kann in eine gekrümmte Form gebildet sein.
  • Der SiC-Wafer 62 weist eine Dicke TW auf, die die Dicke TC des SiC-Chips 2 überschreitet. Die Dicke TW kann nicht kleiner sein als 100 µm und nicht größer als 1000 µm. Die Dicke TW kann nicht kleiner sein als 100 µm und nicht größer als 200 µm, nicht kleiner als 200 µm und nicht größer als 400 µm, nicht kleiner als 400 µm und nicht größer als 600 µm, nicht kleiner als 600 µm und nicht größer als 800 µm oder nicht kleiner als 800 µm und nicht größer als 1000 µm.
  • Planmäßige Schneidlinien 72, die eine Vielzahl von Chip-Regionen 71 in einem folgenden Schritt abgrenzen, sind auf der ersten Wafer-Hauptfläche 63 eingestellt bzw. vorgesehen. Die planmäßigen Schneidlinien 72 sind in ein Gitter eingestellt bzw. gesetzt, das sich entlang der m-Achsenrichtung und der a-Achsenrichtung des SiC-Monokristalls erstreckt.
  • Genauer gesagt beinhalten die planmäßigen Schneidlinien 72 eine Vielzahl von ersten planmäßigen Schneidlinien 72A und eine Vielzahl von zweiten planmäßigen Schneidlinien 72B. Die ersten planmäßigen Schneidlinien 72A erstrecken sich jeweils entlang der m-Achsenrichtung des SiC-Monokristalls. Die zweiten planmäßigen Schneidlinien 72B erstrecken sich jeweils entlang der a-Achsenrichtung des SiC-Monokristalls.
  • Die Chip-Regionen 71 sind in einer Matrix entlang der m-Achsenrichtung und der a-Achsenrichtung des SiC-Monokristalls eingestellt, und zwar durch die planmäßigen Schneidlinien 72. Die Chip-Regionen 71 haben jeweils eine Seite, die entlang der m-Achsenrichtung orientiert ist, und eine Seite, die entlang der a-Achsenrichtung des SiC-Monokristalls orientiert ist. Die Chip-Regionen 71 beinhalten eine Vielzahl von ersten Chip-Regionen 71A sowie eine zweite zweite Chip-Region 71B oder eine Vielzahl von zweiten Chip-Regionen 71B. In 9 sind die zweiten Chip-Regionen 71B durch eine feste Schraffur bzw. ganz in schwarz gezeigt.
  • Die ersten Chip-Regionen 71A sind Regionen, in denen jeweils das funktionale Bauteil (die SBD 12 bei dieser Ausführungsform) gebildet ist. Die zweiten Chip-Regionen 71B sind Dummy-Chip-Regionen und sind Regionen, in denen jeweils ein Monitor-Muster 73 zum Durchführen einer Prozesssteuerung der ersten Chip-Regionen 71A gebildet ist. Das Monitor-Muster 73 wird auch als ein PCM („process control monitor“) bezeichnet. Die Monitor-Muster 73 sind nur in den zweiten Chip-Regionen 71B gebildet. Das Monitor-Muster 73 ist nicht in der ersten Chip-Region 71A oder auf der planmäßige Schneidlinie 72 gebildet.
  • Jedes Monitor-Muster 73 beinhaltet verschiedene Strukturen, die notwendig sind, um eine Prozesssteuerung der ersten Chip-Regionen 71A durchzuführen, und ist nicht auf eine spezifische Ausführungsform beschränkt. Das Monitor-Muster 73 kann wenigstens eines von einem Bipolar-Transistor, einem MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistor), einer Diode mit pn-Übergang, einer SBD, einem MIS-Kondensator, einem Isolierfilm, einem Verdrahtungsfilm, einem Graben und einer Durchkontaktierungselektrode enthalten.
  • Eine Eignung bzw. Brauchbarkeit („suitability“) von jedem Schritt, der an den ersten Chip-Regionen 71A durchgeführt wird, wird zu einem beliebigen Zeitpunkt und indirekt aus physikalischen Charakteristika und elektrischen Charakteristika der Strukturen evaluiert, die in den Monitor-Mustern 73 gebildet sind. Die physikalischen Charakteristika sind beispielsweise Abmessungen der Struktur, die in jedem Monitor-Muster 73 gebildet ist. Die elektrischen Charakteristika sind beispielsweise ein Widerstandswert und ein Kapazitätswert einer Halbleiterregion, etc., die in jedem Monitor-Muster 73 gebildet ist. Durch Durchführen von jedem Schritt, während die physikalischen Charakteristika und die elektrischen Charakteristika der Monitor-Muster 73 auf gewissen Niveaus gehalten werden, können die funktionalen Bauteile geeignet in den ersten Chip-Regionen 71A gebildet werden.
  • Die Anzahl der ersten Chip-Regionen 71A kann nicht kleiner sein als 100 Regionen und nicht größer als 10000 Regionen. Die Anzahl der ersten Chip-Regionen 71A kann nicht kleiner sein als 100 Regionen und nicht größer als 1000 Regionen, nicht kleiner als 1000 Regionen und nicht größer als 2500 Regionen, nicht kleiner als 2500 Regionen und nicht größer als 5000 Regionen, nicht kleiner als 5000 Regionen und nicht größer als 7500 Regionen oder nicht kleiner als 7500 Regionen und nicht größer als 10000 Regionen.
  • Die Anzahl der zweite Chip-Regionen 71B ist kleiner als die Anzahl der ersten Chip-Regionen 71A. Die Anzahl der zweiten Chip-Regionen 71B ist nicht kleiner als 1 Region und nicht größer als 20 Regionen. Die Anzahl der zweiten Chip-Regionen 71B kann nicht kleiner sein als 1 Region und nicht größer als 5 Regionen, nicht kleiner als 5 Regionen und nicht größer als 10 Regionen, nicht kleiner als 10 Regionen und nicht größer als 15 Regionen oder nicht kleiner als 15 Regionen und nicht größer als 20 Regionen.
  • Ein Region-Verhältnis der Anzahl der zweiten Chip-Regionen 71B zu der Anzahl der ersten Chip-Regionen 71A kann nicht kleiner sein als 0,001 und nicht größer als 0,01. Das Region-Verhältnis kann nicht kleiner sein als 0,001 und nicht größer als 0,002, nicht kleiner als 0,002 und nicht größer als 0,004, nicht kleiner als 0,004 und nicht größer als 0,006, nicht kleiner als 0,006 und nicht größer als 0,008 oder nicht kleiner als 0,008 und nicht größer als 0,01.
  • Ein Ebenenflächeninhalt („planar area“) von jeder zweiten Chip-Region 71B ist gleich einem Ebenenflächeninhalt von jeder ersten Chip-Region 71A. Die Tatsache, dass der Ebenenflächeninhalt von jeder zweiten Chip-Region 71B gleich dem Ebenenflächeninhalt von jeder ersten Chip-Region 71A ist, bedeutet, dass der Ebenenflächeninhalt von jeder zweiten Chip-Region 71B innerhalb eines Bereiches von ±1% des Ebenenflächeninhalts von jeder ersten Chip-Region 71A liegt.
  • Die Chip-Regionen 71 beinhalten vorzugsweise eine Vielzahl der zweiten Chip-Regionen 71B. Jeder Schritt, der an den ersten Chip-Regionen 71A durchgeführt wird, kann hierdurch geeignet evaluiert werden. Die Chip-Regionen 71 beinhalten vorzugsweise eine einzelne zweite Chip-Region 71B, die bei dem zentralen Abschnitt des SiC-Wafers 62 eingestellt bzw. gesetzt ist. Die Chip-Regionen 71 beinhalten vorzugsweise eine oder eine Vielzahl von zweiten Chip-Regionen 71B, die mit Abständen von einer bei der Mitte vorgesehenen zweiten Chip-Region 71B hin zu Umfangsrandseiten (Wafer-Seitenfläche 65) des SiC-Wafers 62 eingestellt bzw. gesetzt sind. Prozessfehler an dem zentralen Abschnitt und an den Umfangsrandabschnitten eines einzelnen SiC-Wafers 62 können hierdurch geeignet evaluiert werden.
  • Die Chip-Regionen 71 beinhalten vorzugsweise eine ungerade Anzahl von zweiten Chip-Regionen 71B. Bei dieser Ausführungsform beinhalten die Chip-Regionen 71 neun zweite Chip-Regionen 71B. Es versteht sich, dass die Chip-Regionen 71 stattdessen eine gerade Anzahl von zweiten Chip-Regionen 71B enthalten können.
  • Die zweiten Chip-Regionen 71B liegen einander in der a-Achsenrichtung des SiC-Monokristalls gegenüber, und zwar über eine oder eine Vielzahl (eine Vielzahl bei dieser Ausführungsform) der ersten Chip-Regionen 71A hinweg. Die zweiten Chip-Regionen 71B liegen einander in der m-Achsenrichtung des SiC-Monokristalls gegenüber, und zwar über eine oder eine Vielzahl (eine Vielzahl bei dieser Ausführungsform) der ersten Chip-Regionen 71A hinweg. Bei dieser Ausführungsform sind die zweiten Chip-Regionen 71B in einer Matrix mit Abständen in der a-Achsenrichtung und der m-Achsenrichtung des SiC-Monokristalls ausgelegt bzw. verlegt.
  • Nachdem vorbestimmte Strukturen in den Chip-Regionen 71 gebildet sind, wird der SiC-Wafer 62 entlang der planmäßigen Schneidlinien 72 geschnitten („cut“). Hierdurch werden die ersten Chip-Regionen 71A als die SiC-Halbleiterbauteile 1 ausgeschnitten bzw. abgetrennt, und die zweiten Chip-Regionen 71B werden als Dummy-SiC-Halbleiterbauteile ausgeschnitten. Die Dummy-SiC-Halbleiterbauteile können entsorgt werden.
  • 10A bis 10P sind Schnittansichten einer Region eines Abschnittes des SiC-Wafers 62 und zeigen ein Beispiel eines nicht beanspruchten Verfahrens zum Herstellen der SiC-Halbleiterbauteile 1, die in 3 gezeigt sind. 11A bis 11P sind Draufsichten einer Region eines Abschnittes des SiC-Wafers 62 und zeigen das Beispiel des nicht beanspruchten Verfahrens zum Herstellen der SiC-Halbleiterbauteile 1, die in 3 gezeigt sind. In jeder der 11A bis 11P ist eine Draufsicht einer Region gezeigt, die drei erste Chip-Regionen 71A und eine zweite Chip-Region 71B enthält.
  • Unter Bezugnahme auf 10A und 11A wird der SiC-Wafer 62 vorbereitet. Als Nächstes werden eine Vielzahl der Ausrichtungsgräben 26 in der ersten Wafer-Hauptfläche 63 gebildet. Bei diesem Schritt wird zunächst eine harte Maske (nicht gezeigt), die ein vorbestimmtes Muster hat, auf der ersten Wafer-Hauptfläche 63 gebildet. Die harte Maske ist aus Siliciumoxid aufgebaut.
  • Die harte Maske kann durch ein thermisches Oxidationsbehandlungsverfahren oder ein CVD-Verfahren (chemische Dampfabscheidung, „chemical vapor deposition“) gebildet werden. Die harte Maske weist eine Vielzahl von Öffnungen auf, die Regionen freilegen, an denen die Ausrichtungsgräben 26 zu bilden sind. Die Öffnungen sind jeweils in einer Draufsicht in einer L-Form gebildet. Die Öffnungen sind durch ein Ätzverfahren gebildet. Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein.
  • Als Nächstes werden nicht notwendige Abschnitte des SiC-Wafers 62 durch ein Ätzverfahren über die harte Maske bzw. durch die harte Maske hindurch entfernt. Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Das Ätzverfahren ist vorzugsweise ein Trockenätzverfahren. Die Ausrichtungsgräben 26, die jeweils in der Draufsicht aus einer L-Form aufgebaut sind, werden hierdurch in der ersten Wafer-Hauptfläche 63 gebildet.
  • Die planmäßigen Schneidlinien 72 werden durch die Ausrichtungsgräben 26 definiert. Genauer gesagt bilden die Ausrichtungsgräben 26 eine Vielzahl von Kreuzungsmustergruppen bzw. Schnittmustergruppen 83, die jeweils eine Kreuzung der planmäßigen Schneidlinien 72 zeigen. Die Kreuzungsmustergruppen 83 werden in einer Matrix mit Abständen in der a-Achsenrichtung und der m-Achsenrichtung des SiC-Monokristalls gebildet.
  • Jede Kreuzungsmustergruppe 83 beinhaltet vier am nächsten benachbarte Ausrichtungsgräben 26. Die vier am nächsten benachbarten Ausrichtungsgräben 26 sind mit Abständen in der a-Achsenrichtung und der m-Achsenrichtung des SiC-Monokristalls gebildet. Auf der ersten Wafer-Hauptfläche 63 grenzen die vier nächsten benachbarten Ausrichtungsgräben 26 eine Kreuzung („intersection“) 84 ab, die sich in der a-Achsenrichtung und der m-Achsenrichtung des SiC-Monokristalls erstreckt, und zwar durch die äußeren Eckabschnitte 24. Indem die Kreuzung 84 in vier Teile unterteilt wird, wird die Kreuzung 84 zu den L-förmigen Durchgängen 25 der SiC-Chips 2.
  • Eine Breite von jeder Kreuzung 84 kann 0 µm überschreiten und nicht größer sein als 400 µm. Die Breite der Kreuzung 84 kann 0 µm überschreiten und nicht größer sein als 20 µm, nicht kleiner sein als 20 µm und nicht größer als 40 µm, nicht kleiner sein als 40 µm und nicht größer als 100 µm, nicht kleiner sein als 100 µm und nicht größer als 200 µm, nicht kleiner sein als 200 µm und nicht größer als 300 µm oder nicht kleiner sein als 300 µm und nicht größer als 400 µm.
  • Die gitterförmigen planmäßigen Schneidlinien 72, die durch die Kreuzungen 84 der jeweiligen Kreuzungsmustergruppen 83 hindurch verlaufen, und zwar in der Draufsicht, werden hierdurch definiert. Ferner werden die ersten Chip-Regionen 71A, die jeweils einen Ausrichtungsgraben 26 an jeder von vier Ecken in der Draufsicht haben, durch die planmäßigen Schneidlinien 72 abgegrenzt. Auch werden die zweiten Chip-Regionen 71B, die jeweils einen Ausrichtungsgraben 26 bei jeder von vier Ecken in der Draufsicht haben, durch die planmäßigen Schneidlinien 72 abgegrenzt.
  • Als nächstes wird unter Bezugnahme auf 10B und 11B eine Basisisolierschicht 85, die eine Basis der Isolatoren 27 werden soll, auf der ersten Wafer-Hauptfläche 63 gebildet. Die Basisisolierschicht 85 füllt die Ausrichtungsgräben 26 und bedeckt die erste Wafer-Hauptfläche 63. Die Basisisolierschicht 85 wird durch ein thermisches Oxidationsbehandlungsverfahren und/oder ein CVD-Verfahren gebildet.
  • Als Nächstes wird ein Abschnitt der Basisisolierschicht 85, der die erste Wafer-Hauptfläche 63 bedeckt, durch ein Ätzverfahren entfernt. Das Ätzverfahren kann ein Nassätzverfahren und/oder Trockenätzverfahren sein. Die Ausrichtungsmuster 20, die die Ausrichtungsgräben 26 und die Isolatoren 27 beinhalten, werden hierdurch gebildet.
  • Als Nächstes werden unter Bezugnahme auf 10C und 11C Hauptabschnitte der SBDs 12 (hier, die Diodenregionen 13 und die Schutzregionen 14) in den ersten Chip-Regionen 71A gebildet, und Halbleiterabschnitte (zum Beispiel Halbleiterabschnitte etc. von SBDs oder MISFETs) der Monitor-Muster 73 werden in den zweiten Chip-Regionen 71B gebildet. Dieser Schritt kann einen Schritt des selektiven Einführens einer Verunreinigung vom n-Typ und/oder einer Verunreinigung vom p-Typ in die ersten Chip-Regionen 71A und die zweiten Chip-Regionen 71B enthalten. Die Verunreinigung vom n-Typ und/oder die Verunreinigung vom p-Typ können in den SiC-Wafer 62 durch ein Ionenimplantationsverfahren eingeführt werden, und zwar über eine Ionenimplantationsmaske (nicht gezeigt).
  • Als Nächstes wird unter Bezugnahme auf 10D und 11D die Zwischenschicht-Isolierschicht 30 auf der ersten erste Wafer-Hauptfläche 63 gebildet. Die Zwischenschicht-Isolierschicht 30 bedeckt die ersten Chip-Regionen 71A und die zweiten Chip-Regionen 71B. Die Zwischenschicht-Isolierschicht 30 beinhaltet Siliciumoxid. Die Zwischenschicht-Isolierschicht 30 wird durch ein thermisches Oxidationsbehandlungsverfahren oder ein CVD Verfahren gebildet.
  • Als Nächstes werden unter Bezugnahme auf 10E und 11E eine Vielzahl der Kontaktöffnungen 31 und eine Vielzahl von Monitor-Kontaktöffnungen 86 in der Zwischenschicht-Isolierschicht 30 gebildet. Die Kontaktöffnungen 31 sind jeweils in Abschnitten der Zwischenschicht-Isolierschicht 30 gebildet, die die ersten Chip-Regionen 71Abedecken. Die Monitor-Kontaktöffnungen 86 sind jeweils in Abschnitten der Zwischenschicht-Isolierschicht 30 gebildet, die die zweiten Chip-Regionen 71B bedecken. Die Anzahl der Monitor-Kontaktöffnungen 86 in jeder zweiten Chip-Region 71B ist beliebig und wird gemäß dem Monitor-Muster 73 eingestellt, das in der zweiten Chip-Region 71B gebildet ist.
  • Die Kontaktöffnungen 31 und die Monitor-Kontaktöffnungen 86 werden gebildet, indem nicht notwendige Abschnitte der Zwischenschicht-Isolierschicht 30 entfernt werden, und zwar durch ein Ätzverfahren über eine Resist-Maske (nicht gezeigt). Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein.
  • Als Nächstes wird unter Bezugnahme auf 10F and 11F eine erste Basis-Hauptflächenelektrode 87 auf der ersten Wafer-Hauptfläche 63 gebildet. Die erste Basis-Hauptflächenelektrode 87 hat eine laminierte Struktur, die die Barriereschicht 33 und die Hauptkörperschicht 34 beinhaltet. Die Barriereschicht 33 und die Hauptkörperschicht 34 können jeweils durch ein Sputter-Verfahren und/oder ein Dampfabscheidungsverfahren gebildet sein.
  • Als Nächstes werden unter Bezugnahme auf 10G and 11G nicht notwendige Abschnitte der ersten Basis-Hauptflächenelektrode 87 entfernt, und eine Vielzahl der ersten Hauptflächenelektroden 32 werden jeweils in den Chip-Regionen 71 gebildet. Hiernach werden die ersten Hauptflächenelektroden 32, die in den zweiten Chip-Regionen 71B gebildet sind, als Monitor-Hauptflächenelektroden 88 bezeichnet. Die nicht notwendigen Abschnitte der ersten Basis-Hauptflächenelektrode 87 können durch ein Ätzverfahren über eine Resist-Maske (nicht gezeigt) entfernt werden. Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein.
  • Die ersten Hauptflächenelektroden 32 bedecken die ersten Chip-Regionen 71A jeweils derart, dass die planmäßigen Schneidlinien 72 freigelegt sind. Die ersten Hauptflächenelektroden 32 legen auch die Ausrichtungsgräben 26 (Kreuzungsmustergruppen 83) frei. Die ersten Hauptflächenelektroden 32 sind elektrisch mit den Diodenregionen 13 und den Schutzregionen 14 in den entsprechenden ersten Chip-Regionen 71A verbunden.
  • Die Monitor-Hauptflächenelektroden 88 bedecken die zweiten Chip-Regionen 71B jeweils derart, dass die planmäßigen Schneidlinien 72 freigelegt werden. Die Monitor-Hauptflächenelektroden 88 legen auch die Ausrichtungsgräben 26 (Kreuzungsmustergruppen 83) frei. Die Monitor-Hauptflächenelektroden 88 sind elektrisch mit den Halbleiterregionen, etc. in den entsprechenden zweiten Chip-Regionen 71B verbunden. Die Anzahl von Monitor-Hauptflächenelektroden 88 in jeder zweiten Chip-Region 71B ist beliebig und wird gemäß dem Monitor-Muster 73 eingestellt, das in der zweiten Chip-Region 71B gebildet ist.
  • Als Nächstes wird unter Bezugnahme auf 10H und 11H eine Basisisolierschicht 89, die die Basis der Isolierschichten 40 werden soll, auf der ersten Wafer-Hauptfläche 63 gebildet. Die Isolierschichten 40 haben jeweils die laminierte Struktur, die die Passivierungsschicht 45 und die Harzschicht 46 beinhaltet. Die Passivierungsschicht 45 beinhaltet Siliciumnitrid. Die Passivierungsschicht 45 kann durch ein CVD-Verfahren gebildet werden. Die Harzschicht 46 beinhaltet ein fotoempfindliches Harz (Polybenzoxazol bei dieser Ausführungsform) . Die Harzschicht 46 kann durch Beschichten des fotoempfindlichen Harzes auf die Passivierungsschicht 45 gebildet werden.
  • Als Nächstes werden unter Bezugnahme auf 10I und 11I eine Vielzahl der Pad-Öffnungen 41, eine Vielzahl von Monitor-Pad-Öffnungen 90 und Dicing-Straßen 91 in der Basisisolierschicht 89 gebildet, und zur gleichen Zeit wird die Basisisolierschicht 89 in eine Vielzahl der Isolierschichten 40 unterteilt.
  • Bei diesem Schritt wird zunächst die Harzschicht 46 selektiv belichtet und hiernach entwickelt. Die zweite Öffnungen 48 und die Dicing-Straßen 91 werden hierdurch in der Harzschicht 46 gebildet. Als Nächstes werden Abschnitte der Passivierungsschicht 45, die an der Harzschicht 46 freiliegen, durch ein Ätzverfahren entfernt. Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Die ersten Öffnungen 47 und die Dicing-Straßen 91 werden hierdurch in der Passivierungsschicht 45 gebildet. Auch wird die Basisisolierschicht 89 hierdurch in die Isolierschichten 40 unterteilt.
  • Die Pad-Öffnungen 41 werden jeweils durch eine erste Öffnung 47 und eine zweite Öffnung 48 gebildet. Die Pad-Öffnungen 41 legen die entsprechenden ersten Hauptflächenelektroden 32 frei. Die Monitor-Pad-Öffnungen 90 sind jeweils durch eine erste Öffnung 47 und eine zweite Öffnung 48 gebildet. Die Monitor-Pad-Öffnungen 90 legen die entsprechenden Monitor-Hauptflächenelektroden 88 frei. Die Anzahl von Monitor-Pad-Öffnungen 90 ist beliebig und wird gemäß dem Monitor-Muster 73 (Monitor-Hauptflächenelektrode 88) eingestellt, das in der zweiten Chip-Region 71B gebildet ist.
  • Die Dicing-Straßen 91 werden von den Umfangsrändern der Isolierschichten 40 abgegrenzt und sind in ein Gitter geformt, das sich in der Draufsicht entlang der planmäßigen Schneidlinien 72 erstreckt. Die Dicing-Straßen 91 legen die planmäßigen Schneidlinien 72 in der Draufsicht frei. Ferner legen die Dicing-Straßen 91 die Ausrichtungsgräben 26 (Kreuzungsmustergruppen 83) in der Draufsicht frei.
  • In Abschnitten der ersten Wafer-Hauptfläche 63, die von den the Dicing-Straßen 91 freigelegt sind, ist kein anderes Hilfs-Muster als die Ausrichtungsgräben 26 (Kreuzungsmustergruppen 83) gebildet. Ferner ist ein Hilfs-Muster nicht in einem Abschnitt der Zwischenschicht-Isolierschicht 30 gebildet, die an den Dicing-Straßen 91 freiliegt.
  • Eine Breite WD2 der Dicing-Straßen 91 kann nicht kleiner sein als 2 µm und nicht größer als 100 µm. Die Breite WD2 ist eine Breite in einer Richtung orthogonal (senkrecht) zu einer Richtung, in der sich jede Dicing-Straße 91 erstreckt. Die Breite WD2 kann nicht kleiner sein als 2 µm und nicht größer als 20 µm, nicht kleiner als 20 µm und nicht größer als 40 µm, nicht kleiner als 40 µm und nicht größer als 60 µm, nicht kleiner als 60 µm und nicht größer als 80 µm oder nicht kleiner als 80 µm und nicht größer als 100 µm.
  • Die Breite WD2 ist vorzugsweise nicht kleiner als 10% und nicht größer als 50% der finalen Dicke TW des SiC-Wafers 62. Die Breite WD2 kann nicht kleiner sein als 10% und nicht größer als 15%, nicht kleiner als 15% und nicht größer als 20%, nicht kleiner als 20% und nicht größer als 25%, nicht kleiner als 25% und nicht größer als 30%, nicht kleiner als 30% und nicht größer als 35%, nicht kleiner als 35% und nicht größer als 40%, nicht kleiner als 40% und nicht größer als 45% oder nicht kleiner als 45% und nicht größer als 50% der finalen Dicke TW des SiC-Wafers 62 sein. Die Breite WD2 ist vorzugsweise nicht kleiner als 10% und nicht größer als 30% der finalen Dicke TW des SiC-Wafers 62.
  • Mit den Dicing-Straßen 91 kann die Interferenz von Laserlicht durch die bzw. aufgrund der Isolierschichten 40 unterdrückt werden, wenn das Laserlicht auf das Innere des SiC-Wafers 62 abgestrahlt wird. Dadurch, dass die Breite WD2 der Dicing-Straßen 91 nicht kleiner als 10% und nicht größer als 50% der finalen Dicke TW des SiC-Wafers 62 gemacht wird, kann die Interferenz von Laserlicht durch die Isolierschichten 40 geeignet unterdrückt werden. Hierdurch kann die unerwünschte Brechung des Laserlichtes aufgrund der Differenz in den Brechungsindices der Isolierschichten 40 und von Luft unterdrückt werden, und das Laserlicht kann auf die geeignete Region in dem SiC-Wafer 62 fokussiert werden. Demzufolge können die ersten bis vierten modifizierten Regionen 8A bis 8D geeignet in einem nachfolgenden Schritt gebildet werden.
  • Die Umfangsränder von jeder Isolierschicht 40 haben die geneigten Flächen 44, die ausgehend von der Hauptfläche der Isolierschicht 40 hin zu der Zwischenschicht-Isolierschicht 30 nach unten geneigt sind. Die geneigten Flächen 44 können in gekrümmten Formen gebildet sein, die hin zu der Seite des SiC-Wafers 62 zurückversetzt bzw. ausgenommen ist. Der Winkel θ2 von jeder geneigten Fläche 44 kann nicht kleiner sein als 30° und nicht größer als 60°. Der Winkel θ2 ist der Winkel innerhalb der Isolierschicht 40, den die gerade Linie, die den Anfangspunkt und den Endpunkt der geneigten Fläche 44 verbindet, mit der ersten Hauptfläche 3 bildet.
  • Der Winkel θ2 kann nicht kleiner sein als 30° und nicht größer als 35°, nicht kleiner als 35° und nicht größer als 40°, nicht kleiner als 40° und nicht größer als 45°, nicht kleiner als 45° und nicht größer als 50°, nicht kleiner als 50° und nicht größer als 55° oder nicht kleiner als 55° und nicht größer als 60°. Der Winkel θ2 ist vorzugsweise nicht kleiner als 40° und nicht größer als 50°.
  • Indem man die Umfangsränder der Isolierschichten 40 zu geneigten Flächen 44 macht, kann die Interferenz von Laserlicht durch die Isolierschichten 40 unterdrückt werden, wenn das Laserlicht auf das Innere des SiC-Wafers 62 abgestrahlt wird. Insbesondere dadurch, dass man den Winkel θ2 der Isolierschicht 40 nicht kleiner als 30° und nicht größer als 60° macht, kann die Interferenz von Laserlicht durch die Isolierschichten 40 geeignet unterdrückt werden. Hierdurch kann die unerwünschte Brechung des Laserlichtes aufgrund der Differenz in den Brechungsindices der Isolierschichten 40 und von Luft unterdrückt werden, und das Laserlicht kann auf die geeignete Region in dem SiC-Wafer 62 fokussiert werden. Demzufolge können die ersten bis vierten modifizierten Regionen 8A bis 8D geeignet in dem nachfolgenden Schritt gebildet werden.
  • Die Breite WD2 der Dicing-Straßen 91, die sich in der a-Achsenrichtung erstrecken, können gleich der Breite WD2 von Dicing-Straßen 91 sein, die sich in der m-Achsenrichtung erstrecken, oder können sich hiervon unterscheiden. Beispielsweise kann die Breite WD2 der Dicing-Straßen 91, die sich in der a-Achsenrichtung erstrecken, kleiner sein als die Breite WD2 von Dicing-Straßen 91, die sich in der m-Achsenrichtung erstrecken. In diesem Fall kann die Gesamtzahl von Chip-Regionen 71 erhöht werden.
  • Als Nächstes werden unter Bezugnahme auf 10J und 11J eine Vielzahl der Pad-Elektroden 49 auf den entsprechenden ersten Hauptflächenelektroden 32 gebildet und eine Vielzahl von Monitor-Pad-Elektroden 92 werden jeweils auf den entsprechenden Monitor-Hauptflächenelektroden 88 gebildet. Die Pad-Elektroden 49 und die Monitor-Pad-Elektroden 92 können jeweils durch ein Plattierungsverfahren gebildet werden.
  • Als Nächstes wird unter Bezugnahme auf 10K und 11K die zweite Wafer-Hauptfläche 64 geschliffen. Die zweite Wafer-Hauptfläche 64 kann durch ein CMP-Verfahren (chemisches mechanisches Polieren, „chemical mechanical polishing“) geschliffen werden. Der SiC-Wafer 62 wird hierdurch dünner gemacht, bis er eine gewünschte Dicke hat.
  • Als Nächstes wird unter Bezugnahme auf 10L und 11L, die zweite Hauptflächenelektrode 51 auf der zweiten Wafer-Hauptfläche 64 gebildet. Die zweite Hauptflächenelektrode 51 kann durch ein Sputter-Verfahren, ein Dampfabscheidungsverfahren und/oder durch ein Plattierungsverfahren gebildet werden. Vor dem Schritt des Bildens der zweiten Hauptflächenelektrode 51 oder während des Schrittes des Bildens der zweiten Hauptflächenelektrode 51 kann eine Wärmebehandlung („annealing treatment“) an der zweiten Wafer-Hauptfläche 64 durchgeführt werden. Die Wärmebehandlung an der zweiten Wafer-Hauptfläche 64 kann durch ein Laserbestrahlungsverfahren durchgeführt werden.
  • Als Nächstes wird unter Bezugnahme auf 10M und 11M ein elastisches Träger-Tape 93 an der zweiten Wafer-Hauptfläche 64 angeheftet bzw. angeklebt („adhered“).
  • Als Nächstes wird unter Bezugnahme auf 10N und 11N Laserlicht auf die planmäßigen Schneidlinien 72 des SiC-Wafer 62 abgestrahlt. Eine Vielzahl von modifizierten Regionen 94, die die Grundlagen der ersten bis vierten modifizierten Regionen 8A bis 8D sein sollen, werden hierdurch in dem SiC-Wafer 62 gebildet.
  • Das Laserlicht wird auf den SiC-Wafer 62 ausgehend von der Seite der ersten Wafer-Hauptfläche 63 und über die Zwischenschicht-Isolierschicht 30 abgestrahlt, die an den Dicing-Straßen 91 freiliegt. Die Dicke der Zwischenschicht-Isolierschicht 30 ist extrem klein im Vergleich zu der Dicke TW des SiC-Wafers 62, und daher blockiert („obstruct“) die Zwischenschicht-Isolierschicht 30 das Laserlicht nicht, das man auf den SiC-Wafer 62 einfallen lässt. Ferner sind die Dicing-Straßen 91 durch die geneigten Flächen 44 der Isolierschichten 40 abgegrenzt. Durch Abgrenzen der Dicing-Straßen 91 mittels der geneigten Flächen 44 der Isolierschichten 40 kann eine Blockade des Laserlichtes durch die Isolierschichten 40 unterdrückt werden.
  • Ein Brennpunkt („focal point“) des Laserlichtes, eine Laserenergie, ein Laser-Pulstastverhältnis, eine Laserbestrahlungsgeschwindigkeit, etc. werden jeweils auf beliebige Werte eingestellt, und zwar gemäß der Anzahl (Anzahl von Niveaus), der Positionen, der Größen, der Formen, der Dicken, etc. der modifizierten Regionen 94, die zu bilden sind. Ferner wird ein Modifikationsverhältnis des SiC-Wafers 62 gemäß der Anzahl, der Positionen, der Größen, der Formen, der Dicken, etc. der modifizierten Regionen 94 eingestellt.
  • Bei diesem Schritt wird das Laserlicht in mehrfachen Stufen (vier Stufen bei diesem Schritt) auf unterschiedliche Tiefenpositionen des SiC-Wafers 62 abgestrahlt, und zwar bei einer einzelnen Bestrahlungsposition auf einer planmäßigen Schneidlinie 72. Wenn die Bestrahlung des Laserlichtes in Bezug auf die einzelne Bestrahlungsposition endet, wird die Bestrahlungsposition des Laserlichtes zu einer weiteren Position auf der planmäßigen Schneidlinie 72 bewegt, und das Laserlicht wird erneut in mehrfachen Stufen abgestrahlt. Die Niveaus (vier Niveaus bei diesem Schritt) der modifizierten Regionen 94 werden hierdurch mit Abständen in der Normalenrichtung Z in dem Inneren des SiC-Wafers 62 gebildet.
  • Die modifizierten Regionen 94 werden jeweils in dem Inneren des SiC-Wafers 62 mit Abständen von der ersten Wafer-Hauptfläche 63 hin zu der Seite der zweiten Wafer-Hauptfläche 64 gebildet. Die modifizierten Regionen 94 werden jeweils in dem Inneren des SiC-Wafers 62 mit Abständen von der zweiten Wafer-Hauptfläche 64 hin zu der Seite der ersten Wafer-Hauptfläche 63 gebildet.
  • Die zweite Wafer-Hauptfläche bzw. die modifizierten Regionen 94 werden vorzugsweise in dem SiC-Substrat 6 gebildet. Die modifizierten Regionen 94 werden sogar noch bevorzugter in dem SiC-Substrat 6 mit Abständen von der SiC-Epitaxialschicht 7 hin zu der Seite der zweiten Wafer-Hauptfläche 64 gebildet. Variationen hinsichtlich der physikalischen Eigenschaften und der elektrischen Eigenschaften der SiC-Epitaxialschicht 7 aufgrund der modifizierten Regionen 94 können hierdurch unterdrückt werden. Das heißt, die funktionalen Bauteile können in der SiC-Epitaxialschicht 7 geeignet gebildet werden.
  • Aufgrund dessen, dass sich die zweiten planmäßigen planmäßigen Schneidlinien 72B entlang a-Achsenrichtung des SiC-Monokristalls erstrecken, haben die zweiten planmäßigen Schneidlinien 72B eine Eigenschaft, dass sie sich leichter spalten lassen die ersten planmäßigen Schneidlinien 72A, die sich entlang der m-Achsenrichtung des SiC-Monokristalls erstrecken.
  • Ein Modifikationsverhältnis der zweiten planmäßigen Schneidlinien 72B kann daher kleiner sein als ein Modifikationsverhältnis der ersten planmäßigen Schneidlinien 72A. Wenn beispielsweise die modifizierten Regionen 94 an den zweiten planmäßigen Schneidlinien 72B nicht an Positionen gebildet werden, die tief sind im Vergleich zu den ersten planmäßigen Schneidlinien 72A, kann die Breite WD2 der Dicing-Straßen 91, die sich in der a-Achsenrichtung erstrecken, schmaler gemacht werden als die Breite WD2 der Dicing-Straßen 91, die sich in der m-Achsenrichtung erstrecken.
  • Die modifizierten Regionen 94 entlang der zweiten planmäßigen Schneidlinien 72B können gebildet werden, nachdem die modifizierten Regionen 94 entlang der ersten planmäßigen Schneidlinien 72A gebildet worden sind. Die modifizierten Regionen 94 entlang der ersten planmäßigen Schneidlinien 72A können gebildet werden, nachdem die modifizierten Regionen 94 entlang der zweiten planmäßigen Schneidlinien 72B gebildet worden sind. Die modifizierten Regionen 94 entlang der ersten planmäßigen Schneidlinien 72A und die modifizierten Regionen 94 entlang der zweiten planmäßigen Schneidlinien 72B können abwechselnd bzw. alternierend gebildet werden.
  • Als Nächstes wird unter Bezugnahme auf 10O und 11O der SiC-Wafer 62 entlang der planmäßigen Schneidlinien 72 gespalten („cleaved“), und zwar mit den modifizierten Regionen 94 als Ausgangspunkte. Der SiC-Wafer 62 wird zusammen mit der Zwischenschicht-Isolierschicht 30 gespalten. Die Zwischenschicht-Isolierschicht 30 hat eine extrem kleine Dicke und behindert folglich das Spalten nicht.
  • Der SiC-Wafer 62 kann durch ein Bruchverfahren („breaking method“) von einem Schertyp, von einem 3-Punkt-Biegetyp, von einem Falttyp und/oder von einem Rollenandrucktyp gespalten werden. Ein Bruchverfahren von einem 3-Punkt-Biegetyp ist als ein Beispiel in 10O gezeigt.
  • Bei dem Bruchverfahren von einem 3-Punkt-Biegetyp, werden beispielsweise zwei Tragelemente 95, die den SiC-Wafer 62 auf der Seite der zweiten Wafer-Hauptfläche 64 tragen, und ein einzelnes Klingenelement 96 verwendet, das eine Spaltkraft auf den SiC-Wafer 62 ausübt, und zwar ausgehend von der Seite der ersten Wafer-Hauptfläche 63. Die zwei Tragelemente 95 sind so angeordnet, dass sie einander in der Draufsicht über eine planmäßige Schneidlinie 72 gegenüberliegen, die zu spalten ist. Das Klingenelement 96 übt die Spaltkraft auf die planmäßige Schneidlinie 72 aus, die zu spalten ist.
  • Hierdurch wird der SiC-Wafer 62 entlang der planmäßigen Schneidlinien 72 gespalten, wobei die ersten Chip-Regionen 71A eine Vielzahl der SiC-Halbleiterbauteile 1 werden, und wobei die zweiten Chip-Regionen 71B eine Vielzahl von Dummy-SiC-Halbleiterbauteilen 97 werden. Ferner werden die Kreuzungen 84 des SiC-Wafers 62 zu den L-förmigen Durchgängen 25 der SiC-Halbleiterbauteile 1. Auch werden die Dicing-Straßen 91 des SiC-Wafers 62 die Dicing-Straßen 43 der SiC-Halbleiterbauteile 1.
  • Bei diesem Schritt wurde ein Beispiel beschrieben, bei dem die Spaltkraft auf den SiC-Wafer 62 ausgehend von der Seite der ersten Wafer-Hauptfläche 63 ausgeübt wurde. Die Spaltkraft kann jedoch stattdessen auf den SiC-Wafer 62 ausgehend von der Seite der zweiten Wafer-Hauptfläche 64 ausgeübt werden. In diesem Fall kann das Träger-Tape 93 an die Seite der ersten Wafer-Hauptfläche 63 angeheftet werden.
  • Der SiC-Wafer 62 kann entlang der zweiten planmäßigen Schneidlinien 72B gespalten werden, nachdem er entlang der ersten planmäßigen Schneidlinien 72A gespalten worden ist. Das heißt, der SiC-Wafer 62 kann in den nächsten Nachbarrichtungen gespalten werden, nachdem er in Richtungen gespalten worden ist, die die nächste Nachbarrichtungen schneiden bzw. kreuzen. Obgleich bei dem Schritt des Spaltens der ersten planmäßigen Schneidlinien 72A der SiC-Wafer 62 in den Richtungen gespalten wird, die die nächsten Nachbarrichtungen kreuzen bzw. schneiden, wird die auf den SiC-Wafer 62 aufgebrachte Belastung bzw. Spannung kontinuierlich aufrechterhalten, derart, dass das Bilden von Mäanderformen („meanderings“) an gespaltenen Abschnitten unterdrückt wird.
  • Bei dem Schritt des Spaltens der zweiten planmäßigen Schneidlinien 72B ist der SiC-Wafer 62 andererseits entlang der m-Achsenrichtung gespalten, und daher wird die auf den SiC-Wafer 62 aufgebrachte Belastung bis diskontinuierlich. Das Bilden von Mäanderformen an den gespaltenen Abschnitten wird jedoch unterdrückt, da die Belastung entlang der nächsten Nachbarrichtungen aufgebracht wird. Insbesondere kann das Bilden von Mäanderformen, die einen Verbindungsabschnitt eines gespaltenen Abschnitts entlang einer ersten planmäßigen Schneidlinie 72A und eines gespaltenen Abschnittes entlang einer zweiten planmäßigen Schneidlinie 72B als einen Ausgangspunkt haben, unterdrückt werden. Das Bilden von Mäanderformen kann somit auch durch Nutzen von physikalischen Eigenschaften des SiC-Wafers 62 unterdrückt werden.
  • Als Nächstes wird unter Bezugnahme auf 10P und 11P das Träger-Tape 93 in Richtungen weg von einer Mitte hin zu Umfangsrändern des SiC-Wafers 62 gestreckt („expanded“) und fixiert. Distanzen zwischen den SiC-Halbleiterbauteilen 1 werden hierdurch konstant beibehalten. Auch werden Distanzen zwischen den SiC-Halbleiterbauteilen 1 und den Dummy-SiC-Halbleiterbauteilen 97 konstant aufrechterhalten. Brüche der SiC-Halbleiterbauteile 1 aufgrund einer Kollision während der Handhabung können hierdurch unterdrückt werden. Die Unterdrückung von Formdefekten der SiC-Halbleiterbauteile 1, etc., ist auch wirksam hinsichtlich des Vermeidens einer unerwünschten Kollision.
  • 12 ist eine vergrößerte Draufsicht eines gespaltenen Abschnittes eines SiC-Wafers 98 gemäß einem Referenzbeispiel. Strukturen des SiC-Wafers 98, die jenen des SiC-Wafers 62 entsprechen, sind mit den gleichen Bezugszeichen versehen, und eine Beschreibung hiervon wird weggelassen.
  • Der SiC-Wafer 98 beinhaltet ein Monitor-Muster 73, das in der Dicing-Straße 91 in der ersten Wafer-Hauptfläche 63 gebildet ist. In 12 ist das Monitor-Muster 73 durch eine Schraffur gezeigt. Das Monitor-Muster 73 ist auf der planmäßigen Schneidlinie 72 gebildet. Bei dem SiC-Wafer 98 wird in dem Schritt des Bildens der modifizierten Regionen 94 Laserlicht von dem Monitor-Muster 73 blockiert.
  • Daher ist in einer Region des SiC-Wafers 98, die von dem Monitor-Muster 73 blockiert ist, ein nicht modifizierter bzw. unmodifizierter Abschnitt gebildet, indem die modifizierte Region 94 nicht vorhanden ist. Bei dem Schritt des Spaltens des SiC-Wafers 98 wirkt eine Kraft, die eine Atomanordnung aufrechterhält, auf den nicht modifizierten Abschnitt, und zwar direkt unterhalb des Monitor-Musters 73. Insbesondere hat der SiC-Monokristall eine physikalische Eigenschaft dahingehend, dass er hinsichtlich der Kraft, die die Atomanordnung bzw. atomare Anordnung aufrechterhält, stark ist, und zwar im Vergleich zu einem Si-Monokristall etc. Eine Mäanderform („meandering‟) 99 mit dem Monitor-Muster 73 als ein Ausgangspunkt wird daher in dem gespaltenen Abschnitt des SiC-Wafers 98 gebildet. Eine maximale Mäanderformbreite (absoluter Wert) der Mäanderform 99 überschreitet in der Draufsicht 10 µm.
  • Ein derartiges Problem kann gelöst werden, und zwar durch Bilden der ersten Chip-Region 71A, die das Monitor-Muster 73 beinhaltet. In diesem Fall nimmt jedoch der Ebenenflächeninhalt der ersten Chip-Region 71A zu, und demzufolge nimmt die Anzahl von erhaltenen SiC-Halbleiterbauteilen 1 ab, die aus einem einzelnen SiC-Wafer 62 erhalten werden kann. Ferner kann als ein Ergebnis davon, dass das SiC-Halbleiterbauteil 1 groß wird, und zwar aufgrund der Zunahme des Ebenenflächeninhaltes der ersten Chip-Region 71A, eine Anforderung dahingehend nicht erfüllt werden, das SiC-Halbleiterbauteil 1 zu verkleinern bzw. zu verfeinern („refine“) ist. Wenn ein Monitor-Muster (Hilfs-Muster) aus einem Metallmuster aufgebaut ist, besteht auch eine Möglichkeit, dass die elektrischen Charakteristika (Eigenschaften) des SiC-Halbleiterbauteils 1 variieren, und zwar aufgrund des Monitor-Musters.
  • Bei dem SiC-Wafer 62 andererseits ist das Monitor-Muster 73 nicht in einer anderen Region als in den zweiten Chip-Regionen 71B gebildet. Das heißt, bei dem SiC-Wafer 62 werden die zweiten Chip-Regionen 71B eingestellt bzw. gesetzt, die dediziert für die Monitor-Muster 73 vorgesehen sind. Ein Monitor-Muster 73 wird daher nicht zu einem Blockierobjekt für Laserlicht.
  • Auch werden Ausrichtungsmuster 20 in der ersten Wafer-Hauptfläche 63 in der Draufsicht mit Abständen von den Dicing-Straßen 91 gebildet. Darüber hinaus sind die Ausrichtungsmuster 20 aus einem anderen Material als einem Metallmaterial gebildet. Insbesondere haben die Ausrichtungsmuster 20 jeweils die Ausrichtungsgrabenstruktur, die den Ausrichtungsgraben 26 und den Isolator 27 beinhaltet. Ferner ist in der ersten Wafer-Hauptfläche 63, die innerhalb der Dicing-Straßen 91 positioniert ist, kein anderes Hilfs-Muster außer den Ausrichtungsmustern 20 gebildet. Ein Hilfs-Muster wird daher nicht zu einem Blockierobjekt in Bezug auf Laserlicht.
  • Ferner sind die ersten Hauptflächenelektroden 32 und die Monitor-Hauptflächenelektroden 88 in der ersten Wafer-Hauptfläche 63 mit Abständen von den Dicing-Straßen 91 gebildet, und zwar in der Draufsicht. Die ersten Hauptflächenelektroden 32 und die Monitor-Hauptflächenelektroden 88 bilden daher keine Blockierobjekte in Bezug auf das Laserlicht.
  • Ferner sind die modifizierten Regionen 94 entlang der planmäßigen Schneidlinien 72 mit Abständen von den Ausrichtungsmustern 20 gebildet. Die Ausrichtungsmuster 20 bilden daher keine Hemmnisse für das Spalten des SiC-Wafers 62. Die modifizierten Regionen 94 können daher an den planmäßigen Schneidlinien 72 geeignet gebildet werden, und gleichzeitig kann die Spaltkraft geeignet auf die planmäßigen Schneidlinien 72 aufgebracht werden.
  • Formdefekte der gespaltenen Abschnitte aufgrund der ersten Hauptflächenelektroden 32, der Monitor-Hauptflächenelektroden 88, der Ausrichtungsmuster 20 und der Monitor-Muster 73 können daher unterdrückt werden, und folglich können Mäanderformen bzw. Schlangenlinienformen der gespaltenen Abschnitte des SiC-Wafers 62 geeignet unterdrückt werden. Eine maximale Mäanderformbreite (absoluter Wert) der gespaltenen Abschnitte des SiC-Wafers 62 kann folglich auf nicht größer als 10 µm unterdrückt werden (insbesondere auf nicht größer als 5 µm).
  • Ferner kann durch Unterdrücken von Mäanderformen der gespaltenen Abschnitte ein Spielraum bzw. eine Toleranz klein gemacht werden, die die Mäanderformen berücksichtigt, und folglich können die Chip-Regionen 71 reduziert bzw. verkleinert werden. Die Chip-Regionen 71 können auch deswegen reduziert bzw. verkleinert werden, weil keine Notwendigkeit besteht, die Monitor-Muster 73 in den ersten Chip-Regionen 71A zu bilden. Ein Erfordernis, das SiC-Halbleiterbauteil 1 kompakt herzustellen, kann folglich erfüllt werden, und gleichzeitig kann die Anzahl von erhaltenen SiC-Halbleiterbauteilen 1, die aus einem einzelnen SiC-Wafer 62 erhalten werden können, erhöht werden.
  • Auch müssen bei dem SiC-Wafer 62 die Isolierschichten 40 nicht physikalisch geschnitten bzw. getrennt werden. Hierdurch kann der SiC-Wafer 62 problemlos gespalten werden, und zur gleichen Zeit kann ein Abschälen und eine Degradation der Isolierschichten 40 unterdrückt werden. Demzufolge können Formdefekte der gespaltenen Abschnitte des SiC-Wafers 62 aufgrund der Isolierschichten 40 unterdrückt werden.
  • 13 ist eine Draufsicht eines SiC-Halbleiterbauteils 101 gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung. 14 ist eine vergrößerte Draufsicht einer inneren Struktur einer Region XIV, die in 13 gezeigt ist. 15 ist eine Schnittansicht entlang einer Linie XV-XV, die in 14 gezeigt ist. Nachstehend werden Strukturen, die den in Bezug auf das SiC-Halbleiterbauteil 1 beschriebenen Strukturen entsprechen, mit den gleichen Bezugszeichen versehen, und eine Beschreibung hiervon wird weggelassen.
  • Unter Bezugnahme auf 13 bis 15 ist das SiC-Halbleiterbauteil 101 ein Schaltbauteil, das einen MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistor) 102 aufweist, der als ein Beispiel eines funktionalen Bauteils anstelle der SBD 12 in der aktiven Region 10 gebildet ist. Das heißt, die SiC-Halbleiterbauteile 101 werden hergestellt, indem die MISFETs 102 in den ersten Chip-Regionen 71A des SiC-Wafers 62 gebildet werden.
  • Das SiC-Halbleiterbauteil 101 beinhaltet den SiC-Chip 2, die ersten bis vierten modifizierten Regionen 8A bis 8D (erste bis vierte modifizierte Abschnitte 9A bis 9D), die Ausrichtungsmuster 20, die Zwischenschicht-Isolierschicht 30, die erste Hauptflächenelektrode 32, die Isolierschicht 40, die Pad-Elektrode 49 und die zweite Hauptflächenelektrode 51. In 13 ist die Isolierschicht 40 durch eine Schraffur gezeigt.
  • Das SiC-Substrat 6 ist als eine Drain-Region des MISFET 102 gebildet. Die SiC-Epitaxialschicht 7 ist als eine Drift-Region des MISFET 102 gebildet. Die zweite Hauptflächenelektrode 51 ist als eine Drain-Elektrode des MISFET 102 gebildet.
  • Bei dieser Ausführungsform weist die SiC-Epitaxialschicht 7 entlang der Normalenrichtung Z unterschiedliche Verunreinigungskonzentrationen vom n-Typ auf. Insbesondere beinhaltet die SiC-Epitaxialschicht 7 eine Hochkonzentrationsregion 103 mit einer hohen Verunreinigungskonzentration vom n-Typ und eine Niedrigkonzentrationsregion 104 mit einer niedrigeren Verunreinigungskonzentration vom n-Typ als die Hochkonzentrationsregion 103.
  • Die Hochkonzentrationsregion 103 ist in einer Region auf der Seite der ersten Hauptfläche 3 gebildet. Die Niedrigkonzentrationsregion 104 ist in einer Region auf der Seite der zweiten Hauptfläche 4 gebildet und zwar in Bezug auf die Hochkonzentrationsregion 103. Eine Dicke der Hochkonzentrationsregion 103 ist kleiner als eine Dicke der Niedrigkonzentrationsregion 104. Die Dicke der Hochkonzentrationsregion 103 ist kleiner als eine Hälfte der Gesamtdicke der SiC-Epitaxialschicht 7.
  • Ein Spitzenwert der Verunreinigungskonzentration vom n-Typ der Hochkonzentrationsregion 103 kann nicht kleiner sein als 1,0×1016 cm-3 und nicht größer als 1,0×1018 cm-3. Ein Spitzenwert der Verunreinigungskonzentration vom n-Typ der Niedrigkonzentrationsregion 104 kann nicht kleiner sein als 1,0×1015 cm-3 und nicht größer als 1,0×1016 cm-3. Es versteht sich, dass die Verunreinigungskonzentration vom n-Typ der SiC-Epitaxialschicht 7 einen Konzentrationsgradienten haben kann, mit dem die Verunreinigungskonzentration vom n-Typ graduell innerhalb eines Bereiches von nicht kleiner als 1,0×1015 cm-3 und nicht größer als 1,0×1018 cm-3 abnimmt, und zwar ausgehend von dem SiC-Substrat 6 hin zu der ersten Hauptfläche 3.
  • Das SiC-Halbleiterbauteil 101 beinhaltet eine Vielzahl von Graben-Gate-Strukturen 111, die in der ersten Hauptfläche 3 in der aktiven Region 10 gebildet sind. Die Graben-Gate-Strukturen 111 sind jeweils als Bänder gebildet, die sich in der ersten Richtung X erstrecken, und sind mit Abständen in der zweiten Richtung Y gebildet. Die Graben-Gate-Strukturen 111 insgesamt in der Draufsicht in Streifen gebildet, die sich in der ersten Richtung X erstrecken.
  • Bei dieser Ausführungsform erstrecken sich die Graben-Gate-Strukturen 111 als Bänder ausgehend von einem Umfangsrandabschnitt auf einer Seite (der Seite der dritten Seitenfläche 5C) hin zu einem Umfangsrandabschnitt auf einer anderen Seite (der Seite der vierten Seitenfläche 5D) der aktiven Region 10. Die Graben-Gate-Strukturen 111 kreuzen einen Zwischenabschnitt der aktiven Region 10 zwischen dem Umfangsrandabschnitt auf einer Seite und dem Umfangsrandabschnitt auf der anderen Seite.
  • Eine Länge von jeder Graben-Gate-Struktur 111 kann nicht kleiner sein als 1 mm und nicht größer als 10 mm. Die Länge von jeder Graben-Gate-Struktur 111 kann nicht kleiner sein als 1 mm und nicht größer als 2 mm, nicht kleiner als 2 mm und nicht größer als 4 mm, nicht kleiner als 4 mm und nicht größer als 6 mm, nicht kleiner als 6 mm und nicht größer als 8 mm oder nicht kleiner als 8 mm und nicht größer als 10 mm. Die Länge von jeder Graben-Gate-Struktur 111 ist vorzugsweise nicht kleiner als 2 mm und nicht größer als 6 mm. Eine Gesamterstreckung pro Flächeneinheit („total extension per unit area“) einer einzelnen Graben-Gate-Struktur 111 kann nicht kleiner sein als 0,5 µm/µm2 und nicht größer als 0,75 µm/µm2 .
  • Jede Graben-Gate-Struktur 111 beinhaltet einen Gate-Graben 112, eine Gate-Isolierschicht 113 und eine Gate-Elektrode 114. In 14 sind die Gate-Isolierschichten 113 und die Gate-Elektroden 114 durch Schraffuren gezeigt.
  • Jeder Gate-Graben 112 ist in der SiC-Epitaxialschicht 7 gebildet. Der Gate-Graben 112 beinhaltet Seitenwände und eine Bodenwand. Die Seitenwände, die lange Seiten bzw. Längsseiten des Gate-Grabens 112 bilden, sind durch die a-Ebenen des SiC-Monokristalls gebildet. Die Seitenwände, die kurze Seiten des Gate-Grabens 112 bilden, sind durch die m-Ebenen des SiC-Monokristalls gebildet.
  • Die Seitenwände des Gate-Grabens 112 können sich entlang der Normalenrichtung Z erstrecken. Winkel, die die Seitenwände des Gate-Grabens 112 in Bezug auf die erste Hauptfläche 3 innerhalb des SiC-Chips 2 bilden, können nicht kleiner sein als 90° und nicht größer als 95° (zum Beispiel, nicht kleiner als 91° und nicht größer als 93°). Die Seitenwände des Gate-Grabens 112 können im Wesentlichen senkrecht zu der ersten Hauptfläche 3 gebildet sein. Der Gate-Graben 112 kann in eine konvergierende Form gebildet sein, wobei eine Öffnungsbreite sich ausgehend von der ersten Hauptfläche 3 hin zu der Bodenwand verjüngt bzw. schmaler wird.
  • Die Bodenwand des Gate-Grabens 112 ist in der Hochkonzentrationsregion 103 positioniert. Die Bodenwand des Gate-Grabens 112 weist zu der c-Ebene des SiC-Monokristalls. Die Bodenwand des Gate-Grabens 112 hat einen Off-Winkel, und zwar geneigt in der a-Achsenrichtung in Bezug auf die c-Ebene des SiC-Monokristalls. Die Bodenwand des Gate-Grabens 112 kann parallel zu der ersten Hauptfläche 3 gebildet sein. Die Bodenwand des Gate-Grabens 112 kann in eine Form gebildet sein, die hin zu der zweiten Hauptfläche 4 gekrümmt ist.
  • Der Gate-Graben 112 hat eine erste Tiefe D1. Die erste Tiefe D1 kann nicht kleiner sein als 0,5 µm und nicht größer als 3 µm. Die erste Tiefe D1 kann nicht kleiner sein als 0,5 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 1,5 µm, nicht kleiner als 1,5 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 2,5 µm oder nicht kleiner als 2,5 µm und nicht größer als 3 µm.
  • Eine Breite des Gate-Grabens 112 entlang der zweiten Richtung Y kann nicht kleiner sein als 0, 1 µm und nicht größer als 2 µm. Die Breite des Gate-Grabens 112 kann nicht kleiner sein als 0,1 µm und nicht größer als 0,5 µm, nicht kleiner als 0,5 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 1,5 µm oder nicht kleiner als 1,5 µm und nicht größer als 2 µm.
  • Ein Öffnungsrandabschnitt des Gate-Grabens 112 beinhaltet einen geneigten Abschnitt, der ausgehend von der ersten Hauptfläche 3 hin zu einer inneren Seite des Gate-Grabens 112 nach unten geneigt ist. Der Öffnungsrandabschnitt des Gate-Grabens 112 ist ein Abschnitt, der die erste Hauptfläche 3 und die Seitenwände des Gate-Grabens 112 verbindet. Der geneigte Abschnitt des Gate-Grabens 112 ist in eine Form gebildet, die hin zu einer inneren Seite des SiC-Chips 2 gekrümmt ist. Der geneigte Abschnitt des Gate-Grabens 112 kann in eine Form gebildet sein, die hin zu der inneren Seite des Gate-Grabens 112 gekrümmt ist. Der geneigte Abschnitt des Gate-Grabens 112 entspannt bzw. relaxiert eine Konzentration eines elektrischen Feldes in Bezug auf den Öffnungsrandabschnitt des Gate-Grabens 112.
  • Die Gate-Isolierschicht 113 beinhaltet wenigstens eines von Siliciumoxid, Siliciumnitrid, Aluminiumoxid, Zirkonoxid und Tantaloxid. Die Gate-Isolierschicht 113 kann eine laminierte Struktur haben, bei der eine Siliciumoxid-Schicht und eine Siliciumnitrid-Schicht in einer beliebigen Reihenfolge laminiert sind. Die Gate-Isolierschicht 113 kann eine Einzelschichtstruktur haben, die aus einer Siliciumoxid-Schicht oder einer Siliciumnitrid-Schicht aufgebaut ist. Bei dieser Ausführungsform weist die Gate-Isolierschicht 113 eine Einzelschichtstruktur auf, die aus einer Siliciumoxid-Schicht aufgebaut ist.
  • Die Gate-Isolierschicht 113 ist als ein Film entlang der inneren Wände von jedem Gate-Graben 112 gebildet und grenzt einen Ausnehmungsraum innerhalb des Gate-Grabens 112 ab. Die Gate-Isolierschicht 113 beinhaltet eine erste Region 115, eine zweite Region 116 und eine dritte Region 117. Die erste Region 115 ist entlang der Seitenwände des Gate-Grabens 112 gebildet. Die zweite Region 116 ist entlang der Bodenwand des Gate-Grabens 112 gebildet. Die dritte Region 117 ist entlang der ersten Hauptfläche 3 gebildet.
  • Eine Dicke der ersten Region 115 ist kleiner als eine Dicke der zweiten Region 116 und als eine Dicke der dritten Region 117. Die Dicke der ersten Region 115 kann nicht kleiner sein als 0,01 µm und nicht größer als 0,2 µm. Die Dicke der zweiten Region 116 kann nicht kleiner sein als 0,05 µm und nicht größer als 0,5 µm. Die Dicke der dritten Region 117 kann nicht kleiner sein als 0,05 µm und nicht größer als 0,5 µm.
  • Die Gate-Isolierschicht 113 beinhaltet einen Wölbungsabschnitt 118, der an dem Öffnungsrandabschnitt hin zu einem Inneren des Gate-Grabens 112 vorgewölbt ist. Der Wölbungsabschnitt 118 ist an einem Verbindungsabschnitt der ersten Region 115 und der dritten Region 117 der Gate-Isolierschicht 113 gebildet. Der Wölbungsabschnitt 118 ist in einer Form gebildet, die hin zu der inneren Seite des Gate-Grabens 112 gekrümmt ist. Der Wölbungsabschnitt 118 verengt eine Öffnung des Gate-Grabens 112 an dem Öffnungsrandabschnitt. Eine Gate-Isolierschicht 113, die den Wölbungsabschnitt 118 nicht hat, kann stattdessen gebildet werden. Eine Gate-Isolierschicht 113, die eine gleichförmige Dicke hat, kann stattdessen gebildet werden.
  • Jede Gate-Elektrode 114 ist in dem entsprechenden Gate-Graben 112 eingebettet, und zwar über die Gate-Isolierschicht 113. Genauer gesagt ist die Gate-Elektrode 114 in dem Ausnehmungsraum eingebettet, der innerhalb des Gate-Grabens 112 durch die Gate-Isolierschicht 113 abgegrenzt ist. Die Gate-Elektrode 114 weist eine Elektrodenfläche auf, die an der Öffnung des Gate-Grabens 112 freiliegt. Die Elektrodenfläche der Gate-Elektrode 114 ist in einer gekrümmten Form gebildet, die hin zu der Bodenwand des Gate-Grabens 112 ausgenommen ist. Die Elektrodenfläche der Gate-Elektrode 114 ist durch den Wölbungsabschnitt 118 der Gate-Isolierschicht 113 verengt.
  • Die Gate-Elektrode 114 ist aus einem anderen leitfähigen Material als ein Metallmaterial aufgebaut. Die Gate-Elektrode 114 ist vorzugsweise aus einem leitfähigen Polysilicium aufgebaut. Bei dieser Ausführungsform beinhaltet die Gate-Elektrode 114 ein Polysilicium vom p-Typ, das mit einer Verunreinigung vom p-Typ dotiert ist.
  • Die Verunreinigungskonzentration vom p-Typ der Gate-Elektrode 114 kann nicht kleiner sein als 1,0×1018 cm-3 und nicht größer als 1,0×1022 cm-3. Die Verunreinigung vom p-Typ der Gate-Elektrode 114 kann wenigstens eines von Bor, Aluminium, Indium und Gallium beinhalten. Ein Schichtwiderstand bzw. Lagenwiderstand („sheet resistance“) der Gate-Elektrode 114 kann nicht kleiner sein als 10 Ω/□ und nicht größer als 500 Ω/□ (etwa 200 Ω/□ bei dieser Ausführungsform). Eine Dicke der Gate-Elektrode 114 kann nicht kleiner sein als 0,5 µm und nicht größer als 3 µm.
  • Das SiC-Halbleiterbauteil 101 beinhaltet eine erste Niedrigwiderstandsschicht 119, die die Gate-Elektroden 114 bedeckt. Die erste Niedrigwiderstandsschicht 119 bedeckt die Gate-Elektroden 114 innerhalb der Gate-Gräben 112. Die erste Niedrigwiderstandsschicht 119 bildet einen Abschnitt von jeder Graben-Gate-Struktur 111.
  • Die erste Niedrigwiderstandsschicht 119 beinhaltet ein leitfähiges Material, das einen Schichtwiderstand hat, der kleiner ist als der Schichtwiderstand der Gate-Elektroden 114. Der Schichtwiderstand der ersten Niedrigwiderstandsschicht 119 kann nicht kleiner sein als 0,01 Ω/□ und nicht größer als 10 Ω/□. Eine Dicke der ersten Niedrigwiderstandsschicht 119 in der Normalenrichtung Z ist vorzugsweise kleiner als die Dicke der Gate-Elektroden 114. Die Dicke der ersten Niedrigwiderstandsschicht 119 kann nicht kleiner sein als 0,01 µm und nicht größer als 3 µm.
  • Genauer gesagt beinhaltet die erste Niedrigwiderstandsschicht 119 eine Polycid-Schicht („polycide layer“). Die Polycid-Schicht ist gebildet durch silicidieren („siliciding“) von Flächenschichtabschnitten der Gate-Elektroden 114 durch ein Metallmaterial. Das heißt, die Elektodenflächen der Gate-Elektroden 114 sind durch die erste Niedrigwiderstandsschicht 119 gebildet. Genauer gesagt ist die Polycid-Schicht aus einer Polycid-Schicht vom p-Typ aufgebaut, die eine Verunreinigung vom p-Typ beinhaltet, die in die Gate-Elektrodes 114 dotiert ist. Die Polycid-Schicht hat vorzugsweise einen spezifischen Widerstand („specific resistance“) von nicht kleiner als 10 µΩ·cm und nicht größer als 110 µΩ·cm.
  • Ein Schichtwiderstand im Inneren der Gate-Gräben 112, in die die Gate-Elektroden 114 und die erste Niedrigwiderstandsschicht 119 eingebettet ist, ist nicht größer als der Schichtwiderstand der Gate-Elektroden 114 allein. Der Schichtwiderstand im Inneren der Gate-Gräben 112 ist vorzugsweise nicht größer als ein Schichtwiderstand eines Polysiliciums vom n-Typ, das mit einer Verunreinigung vom n-Typ dotiert ist. Der Schichtwiderstand im Inneren der Gate-Gräben 112 ist näherungsweise der Schichtwiderstand der ersten Niedrigwiderstandsschicht 119. Der Schichtwiderstand im Inneren der Gate-Gräben 112 kann nicht kleiner sein als 0,01 Ω/□ und nicht größer als 10 Ω/□. Der Schichtwiderstand im Inneren der Gate-Gräben 112 ist vorzugswseise kleiner als 10 Ω/□.
  • Die erste Niedrigwiderstandsschicht 119 kann wenigstens eines von TiSi, TiSi2, NiSi, CoSi, CoSi2, MoSi2 und WSi2 enthalten. Von diesen Arten von Materialien sind NiSi, CoSi2 und TiSi2 insbesondere als die Polycid-Schicht geeignet, die die erste Niedrigwiderstandsschicht 119 bildet, und zwar aufgrund dessen, dass sie einen vergleichsweise niedrigen spezifischen Widerstandswert und eine vergleichsweise niedrige Temperaturabhängigkeit haben. Die erste Niedrigwiderstandsschicht 119 ist am bevorzugten aus CoSi2 aufgebaut, das eine Eigenschaft hat, dass es eine geringe Diffusion hin zu anderen Regionen hat.
  • Die erste Niedrigwiderstandsschicht 119 beinhaltet Kontaktabschnitte in Kontakt mit den Gate-Isolierschichten 113. Insbesondere kontaktieren die Kontaktabschnitte der ersten Niedrigwiderstandsschicht 119 die dritten Regionen 117 (Wölbungsabschnitte 118) der Gate-Isolierschichten 113. Ein Strompfad zwischen der ersten Niedrigwiderstandsschicht 119 und der SiC-Epitaxialschicht 7 kann hierdurch unterdrückt werden. Insbesondere ist eine Konstruktion, bei der die Kontaktabschnitte der ersten Niedrigwiderstandsschicht 119 mit relativ dicken Eckabschnitten der Gate-Isolierschichten 113 verbunden sind, dahingehend wirksam, ein Risiko eine Strompfades zu reduzieren.
  • Durch Einbetten eines Polysilicium vom p-Typ, das eine Austrittsenergie („work function“) hat, die sich von jener eines Polysiliciums vom n-Typ in den Gate-Gräben 112 unterscheidet, kann eine Gate-Schwellenspannung Vth um etwa 1 V erhöht werden. Ein Polysilicium vom p-Typ hat jedoch einen Schichtwiderstand, der einige zehnfache (etwa 20-fach) höher ist als ein Schichtwiderstand eines Polysiliciums vom n-Typ. Wenn daher ein Polysilicium vom p-Typ als ein Material der Gate-Elektroden 114 angewendet wird, nimmt ein Energieverlust zusammen mit einer Zunahme eines parasitären Widerstandes im Inneren der Gate-Gräben 112 zu (nachstehend einfach als „Gate-Widerstand“ bezeichnet).
  • Demzufolge ist bei dem SiC-Halbleiterbauteil 101 die erste Niedrigwiderstandsschicht 119 (Polycid vom p-Typ) auf den Gate-Elektroden 114 (Polysilicium vom p-Typ) gebildet. Mit der ersten Niedrigwiderstandsschicht 119 kann der Schichtwiderstand im Inneren der Gate-Gräben 112 reduziert werden, während eine Zunahme der Gate-Schwellenspannung Vth ermöglicht wird.
  • Beispielsweise kann bei der Struktur, die die erste Niedrigwiderstandsschicht 119 hat, der Schichtwiderstand auf nicht mehr als 1/100 im Vergleich zu einer Struktur verringert werden, die die erste Niedrigwiderstandsschicht 119 nicht hat. Auch kann bei der Struktur, die die erste Niedrigwiderstandsschicht 119 hat, der Schichtwiderstand auf nicht mehr als 1/5 im Vergleich zu den Gate-Elektroden 114 verringert werden, die das Polysilicium vom n-Typ enthalten.
  • Der Gate-Widerstand kann hierdurch verringert werden, und dadurch kann eine Strom effizient entlang der Graben-Gate-Strukturen 111 diffundiert („diffused“) werden. Das heißt, die erste Niedrigwiderstandsschicht 119 ist als eine Stromdiffusionsschicht gebildet, die den Strom im Inneren der Gate-Gräben 112 diffundiert bzw. verteilt. Insbesondere kann trotz der Tatsache, dass bei den Gate-Gräben 112, die eine Länge in der Größenordnung von Millimetern (eine Länge von nicht weniger als 1mm) haben, eine Zeit für die Übertragung von Strom erforderlich ist, eine Schaltverzögerung durch die Niedrigwiderstandsschicht 119 bzw. Niedrigwiderstandselektrodenschicht 119 geeignet unterdrückt werden.
  • Bei der Struktur, die die erste Niedrigwiderstandsschicht 119 hat, muss zudem die Verunreinigungskonzentration vom p-Typ im Inneren der SiC-Epitaxialschicht 7 nicht zum Erhöhen der Gate-Schwellenspannung Vth erhöht werden. Die Gate-Schwellenspannung Vth kann somit geeignet erhöht werden, während eine Zunahme im Kanalwiderstand unterdrückt wird.
  • Das SiC-Halbleiterbauteil 101 beinhaltet eine Vielzahl von Graben-Source-Strukturen 121, die jeweils in Regionen zwischen zueinander benachbarten der Graben-Gate-Strukturen 111 gebildet sind. Die Graben-Source-Strukturen 121 sind mit Abständen in der zweiten Richtung Y gebildet, und zwar in einer Ausführungsform, bei der eine einzelne Graben-Gate-Struktur 111 sandwichartig aufgenommen wird.
  • Die Graben-Source-Strukturen 121 sind jeweils als ein Band gebildet, das sich in der ersten Richtung X erstreckt. Die Graben-Source-Strukturen 121 sind in einer Draufsicht insgesamt in Streifen gebildet, die sich in der ersten Richtung X erstrecken.
  • Ein Abstand bzw. eine Teilung („pitch“) PS in der zweiten Richtung Y, und zwar zwischen den zentralen Abschnitten von zueinander benachbarten Graben-Source-Strukturen 121, kann nicht kleiner sein als 1 µm und nicht größer als 5 µm. Der Abstand PS kann nicht kleiner sein als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 3 µm, nicht kleiner als 3 µm und nicht größer als 4 µm oder nicht kleiner als 4 µm und nicht größer als 5 µm. Der Abstand PS ist vorzugsweise nicht kleiner als 1,5 µm und nicht größer als 3 µm.
  • Jede Graben-Source-Struktur 121 beinhaltet einen Source-Graben 122, eine Source-Isolierschicht 123 und eine Source-Elektrode 124. In 14 sind die Source-Elektroden 124 durch eine Schraffur gezeigt. Jeder Source-Graben 122 ist in der SiC-Epitaxialschicht 7 gebildet. Der Source-Graben 122 beinhaltet Seitenwände und eine Bodenwand. Die Seitenwände, die lange Seiten bzw. Längsseiten des Source-Grabens 122 bilden, sind durch die a-Ebenen des SiC-Monokristalls gebildet. Die Seitenwände, die kurze Seiten des Source-Grabens 122 bilden, sind durch die m-Ebenen des SiC-Monokristalls gebildet.
  • Die Bodenwände der Source-Gräben 122 sind in der Hochkonzentrationsregion 103 positioniert. Die Bodenwände der Source-Gräben 122 sind in Bezug auf die Bodenwände der Gate-Gräben 112 in Regionen auf der Seite der zweiten Hauptfläche 4 positioniert. Die Bodenwände der Source-Gräben 122 sind in der Normalenrichtung Z in Regionen zwischen den Bodenwänden der Gate-Gräben 112 und der Niedrigkonzentrationsregion 104 positioniert.
  • Die Bodenwände der Source-Gräben 122 sind entlang der c-Ebene des SiC-Monokristalls angeordnet. Die Bodenwände der Source-Gräben 122 haben einen Off-Winkel, der in Bezug auf die c-Ebene des SiC-Monokristalls in die a-Achsenrichtung geneigt ist. Die Bodenwände der Source-Gräben 122 können parallel zu der ersten Hauptfläche 3 gebildet sein. Die Bodenwände der Source-Gräben 122 können jweils in eine Form gebildet sein, die hin zu der zweiten Hauptfläche 4 gekrümmt ist.
  • Die Source-Gräben 122 haben eine zweite Tiefe D2, die die erste Tiefe D1 der Gate-Gräben 112 überschreitet. Unter der Bedingung, dass die Source-Gräben 122 in der Hochkonzentrationsregion 103 positioniert sind, kann ein Verhältnis DS/DG bzw. D2/D1 der zweiten Tiefe D2 in Bezug auf die erste Tiefe D1 nicht kleiner sein als 1,5. Das Verhältnis DS/DG bzw. D2/D1 ist vorzugsweise nicht kleiner als 2.
  • Die zweite Tiefe D2 kann nicht kleiner sein als 0,5 µm und nicht größer als 10 µm. Die zweite Tiefe D2 kann nicht kleiner sein als 0,5 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm. Stattdessen können die Source-Gräben 122 mit der zweiten Tiefe D2 gebildet werden, die im Wesentlichen gleich der ersten Tiefe D1 ist.
  • Jeder Source-Graben 122 beinhaltet einen ersten Grabenabschnitt 125 und einen zweiten Grabenabschnitt 126. Der erste Grabenabschnitt 125 ist bei einer Öffnungsseite des Source-Grabens 122 gebildet. Der erste Grabenabschnitt 125 hat eine erste Breite W1 in der zweiten Richtung Y. Der erste Grabenabschnitt 125 kann eine konvergierende Form haben, bei der die erste Breite W1 sich ausgehend von der ersten Hauptfläche 3 hin zu der Seite der Bodenwand verengt bzw. schmaler wird.
  • Es kann der erste Grabenabschnitt 125 gebildet werden, der die Bodenwände der Gate-Gräben 112 traversiert („traverses“) , und zwar in der Normalenrichtung Z. Das heißt, eine Tiefe des ersten Grabenabschnittes 125 kann die erste Tiefe D1 der Gate-Gräben 112 überschreiten.
  • Der erste Grabenabschnitt 125 ist in Bezug auf die Bodenwände der Gate-Gräben 112 vorzugsweise in einer Region auf der Seite der ersten Hauptfläche 3 gebildet. Das heißt, die Tiefe des ersten Grabenabschnitts 125 ist vorzugsweise kleiner als die erste Tiefe D1 der Gate-Gräben 112. Die Tiefe des ersten Grabenabschnittes 125 kann nicht kleiner sein als 0,1 µm und nicht größer als 2 µm. Die Tiefe des ersten Grabenabschnittes 125 kann nicht kleiner sein als 0,1 µm und nicht größer als 0,5 µm, nicht kleiner als 0,5 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 1,5 µm oder nicht kleiner als 1,5 µm. und nicht größer als 2 µm.
  • Die erste Breite W1 des ersten Grabenabschnittes 125 kann nicht kleiner sein als die Breite der Gate-Gräben 112 oder kann kleiner sein als die Breite der Gate-Gräben 112. Die erste Breite W1 überschreitet vorzugsweise die Breite der Gate-Gräben 112. Die erste Breite W1 kann nicht kleiner sein als 0, 1 µm und nicht größer als 2 µm. Die erste Breite W1 kann nicht kleiner sein als 0, 1 µm und nicht größer als 0,5 µm, nicht kleiner als 0,5 µm und nicht größer als 1 µm, nicht kleiner als 1 µm. und nicht größer als 1,5 µm oder nicht kleiner als 1,5 µm. und nicht größer als 2 µm.
  • Der zweite Grabenabschnitt 126 ist auf der Seite der Bodenwand des Source-Grabens 122 gebildet. In der Normalenrichtung Z ist der zweite Grabenabschnitt 126 in einer Region zwischen dem ersten Grabenabschnitt 125 und einem Bodenabschnitt der SiC-Epitaxialschicht 7 gebildet und traversiert die Bodenwände der Gate-Gräben 112 bzw. läuft an denen vorbei. In der Normalenrichtung Z überschreitet eine Tiefe des zweiten Grabenabschnittes 126 auf Basis des ersten Grabenabschnittes 125 vorzugsweise die erste Tiefe D1 der Gate-Gräben 112.
  • Der zweite Grabenabschnitt 126 hat eine zweite Breite W2, die kleiner ist als die erste Breite W1, und zwar in der zweiten Richtung Y. Unter der Bedingung, dass die zweite Breite W2 kleiner ist als die erste Breite W1, kann die zweite Breite W2 nicht kleiner sein als die Breite der Gate-Gräben 112 oder kann kleiner sein als die Breite der Gate-Gräben 112.
  • Die zweite Breite W2 kann nicht kleiner sein als 0,1 µm. und kleiner als 2 µm. Die zweite Breite W2 kann nicht kleiner sein als 0,1 µm und kleiner als 2 µm. Die zweite Breite W2 kann nicht kleiner sein als 0,1 µm und nicht größer als 0,5 µm, nicht kleiner als 0,5 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 1,5 µm oder nicht kleiner als 1,5 µm und kleiner als 2 µm. Es versteht sich, dass stattdessen der zweite Grabenabschnitt 126 mit der zweiten Breite W2 gebildet werden kann, die im Wesentlichen gleich der ersten Breite W1 ist.
  • Eine Gesamtöffnungsbreite des Source-Grabens 122 ist vorzugsweise so gebildet, dass sie etwa gleich der Öffnungsbreite der Gate-Gräben 112 ist. Die Tatsache, dass die Öffnungsbreite des Source-Grabens 122 etwa die gleiche ist wie die Öffnungsbreite der Gate-Gräben 112, bezieht sich darauf, dass die Öffnungsbreite des Source-Grabens 122 in einem Bereich von ±20% der Öffnungsbreite der Gate-Gräben 112 bzw. in einem Bereich der Öffnungsbreite der Gate-Gräben 112 ±20% fällt.
  • Seitenwände des zweiten Grabenabschnittes 126 können sich entlang der Normalenrichtung Z erstrecken. Winkel, die die Seitenwände des zweiten Grabenabschnittes 126 in Bezug auf die erste Hauptfläche 3 innerhalb des SiC-Chips 2 bilden, können nicht kleiner sein als 90° und nicht größer als 95° (zum Beispiel nicht kleiner als 91° und nicht größer als 93°) . Die Seitenwände des zweiten Grabenabschnittes 126 können im Wesentlichen senkrecht zu der ersten Hauptfläche 3 gebildet sein. Der zweite Grabenabschnitt 126 kann in eine konvergierende Form gebildet sein, bei der die zweite Breite W2 sich ausgehend von dem ersten Grabenabschnitt 125 hin zu der Seite der Bodenwand verengt.
  • Jede Source-Isolierschicht 123 beinhaltet wenigstens eines von Siliciumoxid, Siliciumnitrid, Aluminiumoxid, Zirkonoxid oder Tantaloxid. Die Source-Isolierschicht 123 kann eine laminierte Struktur haben, bei der eine Siliciumoxid-Schicht und eine Siliciumnitrid-Schicht in einer beliebigen Reihenfolge laminiert sind. Die Source-Isolierschicht 123 kann eine Einzelschichtstruktur haben, die aus einer Siliciumoxid-Schicht oder einer Siliciumnitrid-Schicht aufgebaut ist. Bei dieser Ausführungsform hat die Source-Isolierschicht 123 eine Einzelschichtstruktur, die aus einer Siliciumoxid-Schicht aufgebaut ist.
  • Die Source-Isolierschicht 123 ist als ein Film entlang der inneren Wände des entsprechenden Source-Grabens 122 gebildet und grenzt einen Ausnehmungsraum innerhalb des Source-Grabens 122 ab. Genauer gesagt ist die Source-Isolierschicht 123 als ein Film entlang der inneren Wände des Source-Grabens 122 gebildet, derart, um den ersten Grabenabschnitt 125 freizulegen und den zweiten Grabenabschnitt 126 zu bedecken.
  • Die Source-Isolierschicht 123 grenzt hierdurch den Ausnehmungsraum innerhalb des zweiten Grabenabschnittes 126 des Source-Grabens 122 ab. Auch hat die Source-Isolierschicht 123 einen Seitenwand-Fensterabschnitt 127, der den ersten Grabenabschnitt 125 des Source-Grabens 122 freilegt.
  • Die Source-Isolierschicht 123 beinhaltet eine erste Region 128 und eine zweite Region 129. Die erste Region 128 ist entlang der Seitenwände des Source-Grabens 122 gebildet. Die zweite Region 129 ist entlang der Bodenwand des Source-Grabens 122 gebildet. Eine Dicke der ersten Region 128 ist kleiner als eine Dicke der zweiten Region 129. Die Dicke der ersten Region 128 kann nicht kleiner sein als 0,01 µm und nicht größer als 0,2 µm. Die Dicke der zweiten Region 129 kann nicht kleiner sein als 0,05 µm und nicht größer als 0,5 µm.
  • Die Dicke der ersten Region 128 kann im Wesentlichen gleich der Dicke der ersten Region 128 der Gate-Isolierschichten 113 sein. Die Dicke der zweiten Region 129 kann im Wesentlichen gleich der Dicke der zweiten Region 129 bzw. 116 der Gate-Isolierschichten 113 sein. Die Source-Isolierschichten 123, die jeweils eine gleichförmige Dicke haben, können stattdessen gebildet sein.
  • Jede Source-Elektrode 124 ist in den entsprechenden Source-Graben 122 eingebettet, und zwar über die Source-Isolierschicht 123. Genauer gesagt ist die Source-Elektrode 124 in den ersten Grabenabschnitt 125 und den zweiten Grabenabschnitt 126 des Source-Grabens 122 eingebettet, und zwar über die Source-Isolierschicht 123.
  • Die Source-Elektrode 124 ist in dem Ausnehmungsraum eingebettet, der durch den zweiten Grabenabschnitt 126 abgegrenzt ist, und zwar auf der Seite der Bodenwand des Source-Grabens 122. Die Source-Elektrode 124 hat einen Seitenwand-Kontaktabschnitt 130, der in Kontakt steht mit Seitenwänden des ersten Grabenabschnittes 125, die an der Öffnungsseite des Source-Grabens 122 an dem Seitenwand-Fensterabschnitt 127 freiliegen.
  • Die Source-Elektrode 124 weist eine Elektrodenfläche auf, die an der Öffnung des Source-Grabens 122 freiliegt. Die Elektrodenfläche der Source-Elektrode 124 ist in eine gekrümmte Form gebildet, die hin zu der Bodenwand des Source-Grabens 122 ausgenommen bzw. zurückversetzt ist. Die Elektrodenfläche der Source-Elektrode 124 kann parallel zu der ersten Hauptfläche 3 gebildet sein.
  • Eine Dicke der Source-Elektrode 124 in der Normalenrichtung Z kann nicht kleiner sein als 0,5 µm und nicht größer als 10 µm. Die Dicke der Source-Elektrode 124 kann nicht kleiner sein als 0,5 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm.
  • Die Source-Elektrode 124 ist aus einem anderen leitfähigen Material als ein Metallmaterial aufgebaut. Die Source-Elektrode 124 ist vorzugsweise aus einem leitfähigen Polysilicium aufgebaut. Bei dieser Ausführungsform beinhaltet die Source-Elektrode 124 ein Polysilicium vom p-Typ, das mit einer Verunreinigung vom p-Typ dotiert ist.
  • Die Verunreinigungskonzentration vom p-Typ der Source-Elektrode 124 kann nicht kleiner sein als 1×1018 cm-3 und nicht größer als 1×1022 cm-3. Die Verunreinigungskonzentration vom p-Typ der Source-Elektrode 124 ist vorzugsweise gleich der Verunreinigungskonzentration vom p-Typ der Gate-Elektrode 114. Die Verunreinigung vom p-Typ der Source-Elektrode 124 kann wenigstens eines von Bor, Aluminium, Indium und Gallium enthalten.
  • Das SiC-Halbleiterbauteil 101 beinhaltet zweite Niedrigwiderstandsschichten 131, die jeweils eine Source-Elektrode 124 bedecken. Jede zweite Niedrigwiderstandsschicht 131 bedeckt die Source-Elektrode 124 innerhalb des jeweiligen Source-Grabens 122. Die zweite Niedrigwiderstandsschicht 131 bildet einen Abschnitt der entsprechenden Graben-Source-Struktur 121. Die zweiten Niedrigwiderstandsschichten 131 haben die gleiche Struktur wie die ersten Niedrigwiderstandsschichten 119. Die Beschreibung, die sich auf die ersten Niedrigwiderstandsschichten 119 bezieht, lässt sich auf die Beschreibung anwenden, die sich auf die zweiten Niedrigwiderstandsschichten 131 bezieht.
  • Das SiC-Halbleiterbauteil 101 beinhaltet eine Körperregion 141 vom p-Typ, die in einem Flächenschichtabschnitt der ersten Hauptfläche 3 in der aktiven Region 10 gebildet ist. Die Körperregion 141 definiert die aktive Region 10. Eine Verunreinigungskonzentration vom p-Typ der Körperregion 141 ist kleiner als die Verunreinigungskonzentration vom p-Typ der Gate-Elektroden 114. Die Verunreinigungskonzentration vom p-Typ der Körperregion 141 ist kleiner als die Verunreinigungskonzentration vom p-Typ der Source-Elektroden 124. Ein Spitzenwert der Verunreinigungskonzentration vom p-Typ der Körperregion 141 kann nicht kleiner sein als 1,0×1017 cm-3 und nicht größer als 1,0×1019 cm-3.
  • In dem Flächenschichtabschnitt der ersten Hauptfläche 3 bedeckt die Körperregion 141 die Seitenwände der Gate-Gräben 112 und die Seitenwände der Source-Gräben 122. Die Körperregion 141 ist in Bezug auf die Bodenwände der Gate-Gräben 112 in einer Region auf der Seite der ersten Hauptfläche 3 gebildet. Die Körperregion 141 liegt den Gate-Elektroden 114 über die Gate-Isolierschichten 113 gegenüber.
  • Die Körperregion 141 ist ferner in Bezug auf die zweiten Grabenabschnitte 126 der Source-Gräben 122 in Regionen auf Seiten des ersten Grabenabschnittes 125 gebildet. Die Körperregion 141 bedeckt die ersten Grabenabschnitte 125 der Source-Gräben 122.
  • Die Körperregion 141 ist mit den Seitenwand-Kontaktabschnitten 130 der Source-Elektroden 124 verbunden, die an den ersten Grabenabschnitten 125 der Source-Gräben 122 freiliegen. Die Körperregion 141 ist hierdurch innerhalb des SiC-Chips 2 source-geerdet („source-grounded“). Die Körperregion 141 kann Abschnitte der zweiten Grabenabschnitte 126 bedecken. In diesem Fall kann die Körperregion 141 den Source-Elektroden 124 über Abschnitte der Source-Isolierschichten 123 gegenüberliegen.
  • Das SiC-Halbleiterbauteil 101 beinhaltet Source-Regionen 142 vom n+-Typ, die in Flächenschichtabschnitten der Körperregion 141 gebildet sind. Die Source-Regionen 142 sind entlang der Gate-Gräben 112 gebildet. Ein Spitzenwert einer Verunreinigungskonzentration vom n-Typ der Source-Regionen 142 überschreitet den Spitzenwert der Verunreinigungskonzentration vom n-Typ der Hochkonzentrationsregion 103. Der Spitzenwert der Verunreinigungskonzentration vom n-Typ der Source-Regionen 142 kann nicht kleiner sein als 1,0×1018 cm3 und nicht größer als 1,0×1021 cm3 .
  • In den Flächenschichtabschnitten der Körperregion 141 bedecken die Source-Regionen 142 die Seitenwände der Gate-Gräben 112 und die Seitenwände der Source-Gräben 122. Die Source-Regionen 142 liegen den Gate-Elektroden 114 über die Gate-Isolierschichten 113 gegenüber. Die Source-Regionen 142 liegen vorzugsweise den ersten Niedrigwiderstandsschichten 119 über die Gate-Isolierschichten 113 gegenüber.
  • Die Source-Regionen 142 sind in Bezug auf die zweiten Grabenabschnitte 126 der Source-Gräben 122 ferner in Regionen auf Seiten der ersten Grabenabschnitte 125 gebildet. Die Source-Regionen 142 bedecken die ersten Grabenabschnitte 125 der Source-Gräben 122. Die Source-Regionen 142 sind mit den Seitenwand-Kontaktabschnitten 130 der Source-Elektroden 124 verbunden, die an den ersten Grabenabschnitten 125 der Source-Gräben 122 freiliegen. Die Source-Regionen 142 sind hierdurch innerhalb des SiC-Chips 2 source-geerdet.
  • Abschnitte der Source-Regionen 142, die entlang der Seitenwände der Gate-Gräben 112 orientiert sind, definieren die Kanäle des MISFET 102, und zwar zusammen mit der Hochkonzentrationsregion 103 innerhalb der Körperregion 141. Ein Einschalten/Ausschalten („ON/OFF“) der Kanäle wird durch die Gate-Elektroden 114 gesteuert.
  • Das SiC-Halbleiterbauteil 101 beinhaltet eine Vielzahl von Kontaktregionen 143 vom p+-Typ, die in Flächenschichtabschnitten der ersten Hauptfläche 3 in der aktiven Region 10 gebildet sind. Ein Spitzenwert einer Verunreinigungskonzentration vom p-Typ von jeder Kontaktregion 143 überschreitet den Spitzenwert der Verunreinigungskonzentration vom p-Typ der Körperregion 141. Der Spitzenwert der Verunreinigungskonzentration vom p-Typ von jeder Kontaktregion 143 kann nicht kleiner sein als 1, 0×1018 cm-3 und nicht größer als 1,0×1021 cm-3.
  • Die Kontaktregionen 143 sind jeweils in Regionen entlang der Source-Gräben 122 gebildet. Genauer gesagt sind eine Vielzahl von Kontaktregionen 143 in einer Beziehung einer Einige-zu-Einem-Entsprechung in Bezug zu einem entsprechenden einzelnen Source-Graben 122 gebildet. Die Kontaktregionen 143 sind jeweils mit Abständen entlang des entsprechenden einzelnen Source-Grabens 122 gebildet. Die Kontaktregionen 143 sind jeweils mit Abständen von den Gate-Gräben 112 gebildet.
  • Jede Kontaktregion 143 bedeckt den ersten Grabenabschnitt 125 des entsprechenden Source-Grabens 122. Jede Kontaktregion 143 ist zwischen dem Seitenwand-Kontaktabschnitt 130 der Source-Elektrode 124 und den Source-Regionen 142 an dem ersten Grabenabschnitt 125 des entsprechenden Source-Grabens 122 angeordnet. Ferner ist jede Kontaktregion 143 zwischen dem Seitenwand-Kontaktabschnitt 130 der Source-Elektrode 124 und der Körperregion 141 an dem ersten Grabenabschnitt 125 des entsprechenden Source-Grabens 122 angeordnet.
  • Jede Kontaktregion 143 ist hierdurch elektrisch verbunden mit der Source-Elektrode 124, der Körperregion 141 und den Source-Regionen 142. Ferner ist jede Kontaktregion 143 innerhalb des SiC-Chips 2 source-geerdet.
  • Abschnitte von jeder Kontaktregion 143, die den ersten Grabenabschnitt 125 bedecken, sind hin zu den Gate-Gräben 112 herausgeführt („led out“). Die Abschnitte von jeder Kontaktregion 143, die den ersten Grabenabschnitt 125 des Source-Grabens 122 bedecken, sind in Bezug auf einen Bodenabschnitt der Körperregion 141 in Regionen auf der Seite der ersten Hauptfläche 3 gebildet. Die Abschnitte von jeder Kontaktregion 143, die den ersten Grabenabschnitt 125 bedecken, können sich zu Zwischenregionen zwischen den Gate-Gräben 112 und dem Source-Graben 122 erstrecken.
  • Jede Kontaktregion 143 bedeckt ferner den zweiten Grabenabschnitt 126 des entsprechenden Source-Grabens 122. An dem zweiten Grabenabschnitt 126 des entsprechenden Source-Grabens 122 liegt jede Kontaktregion 143 der Source-Elektrode 124 über die Source-Isolierschicht 123 gegenüber.
  • Jede Kontaktregion 143 bedeckt ferner die Bodenwand des entsprechenden Source-Grabens 122. Jede Kontaktregion 143 liegt der Source-Elektrode 124 über die Bodenwand des entsprechenden Source-Grabens 122 gegenüber. Ein Bodenabschnitt von jeder Kontaktregion 143 kann parallel zu der Bodenwand des entsprechenden Source-Grabens 122 gebildet sein.
  • Das SiC-Halbleiterbauteil 101 beinhaltet eine Vielzahl von Tiefwannenregionen 144 vom p-Typ, die in Flächenschichtabschnitten der ersten Hauptfläche 3 in der aktiven Region 10 gebildet sind. Ein Spitzenwert einer Verunreinigungskonzentration vom p-Typ von jeder Tiefwannenregion 144 ist kleiner als der Spitzenwert der Verunreinigungskonzentration vom p-Typ der Kontaktregionen 143.
  • Der Spitzenwert der Verunreinigungskonzentration vom p-Typ von jeder Tiefwannenregion 144 kann nicht kleiner sein als der Spitzenwert der Verunreinigungskonzentration vom p-Typ der Körperregion 141 oder kann kleiner sein als der Spitzenwert der Verunreinigungskonzentration vom p-Typ der Körperregion 141. Der Spitzenwert der Verunreinigungskonzentration vom p-Typ von jeder Tiefwannenregion 144 kann nicht kleiner sein als 1,0×1017 cm-3 und nicht größer als 1,0×1019 cm-3.
  • Die Tiefwannenregionen 144 sind in einer Beziehung einer Eins-zu-Eins-Entsprechung zu den Source-Gräben 122 gebildet. Jede Tiefwannenregion 144 ist als ein Band gebildet, das sich entlang des entsprechenden Source-Grabens 122 erstreckt, und zwar in der Draufsicht.
  • Jede Tiefwannenregion 144 ist in der Hochkonzentrationsregion 103 gebildet. Jede Tiefwannenregion 144 ist in Bezug auf die Körperregion 141 in einer Region auf der Seite der zweiten Hauptfläche 4 gebildet. Jede Tiefwannenregion 144 geht kontinuierlich über in die Körperregion 141.
  • Jede Tiefwannenregion 144 beinhaltet einen Abschnitt, der den zweiten Grabenabschnitt 126 des entsprechenden Source-Grabens 122 bedeckt. Jede Tiefwannenregion 144 beinhaltet Abschnitte, die den zweiten Grabenabschnitt 126 des entsprechenden Source-Grabens 122 bedecken, und zwar über die Kontaktregionen 143 hinweg.
  • Jede Tiefwannenregion 144 beinhaltet ferner einen Abschnitt, der die Bodenwand des entsprechenden Source-Grabens 122 bedeckt. Jede Tiefwannenregion 144 beinhaltet Abschnitte, die die Bodenwand des entsprechenden Source-Grabens 122 bedecken, und zwar über die Kontaktregionen 143 hinweg.
  • Jede Tiefwannenregion 144 weist einen Bodenabschnitt auf, der in Bezug auf die Bodenwände der Gate-Gräben 112 auf der Seite der zweiten Hauptfläche 4 positioniert ist. Der Bodenabschnitt von jeder Tiefwannenregion 144 kann parallel zu der Bodenwand von jedem Source-Graben 122 gebildet sein. Die Tiefwannenregionen 144 sind vorzugsweise so gebildet, dass sie eine konstante Tiefe haben.
  • Jede Tiefwannenregion 144 bildet mit der Hochkonzentrationsregion 103 einen pn-Übergangsabschnitt. Von den pn-Übergangsabschnitten breiten sich Verarmungsschichten hin zu den Gate-Gräben 112 aus. Die Verarmungsschichten können mit den Bodenwänden der Gate-Gräben 112 überlappen.
  • Bei einem SiC-Halbleiterbauteil 101, das nur eine Diode mit pn-Übergang beinhaltet, tritt aufgrund der Struktur, die keine Gräben beinhaltet, ein Problem einer Konzentration eines elektrischen Feldes im Inneren des SiC-Chips 2 nicht häufig auf. Die jeweiligen Tiefwannenregionen 144 führen dazu, dass sich der MISFET 102 vom Graben-Gate-Typ der Struktur einer Diode mit pn-Übergang annähert.
  • Das elektrische Feld innerhalb des SiC-Chips 2 kann hierdurch in dem MISFET 102 vom Graben-Gate-Typ relaxiert bzw. entspannt werden. Ferner kann mit den Tiefwannenregionen 144, deren Bodenabschnitte in Bezug auf die Bodenwände der Gate-Gräben 112 auf der Seite der zweiten Hauptfläche 4 angeordnet sind, eine Konzentration eines elektrischen Feldes in Bezug auf die Gate-Gräben 112 geeignet mittels der Verarmungsschichten entspannt bzw. relaxiert werden. Ein Schmalermachen des Abstandes PS zwischen zueinander benachbarten der Source-Gräben 122 (Tiefwannenregionen 144) ist wirksam hinsichtlich eines Entspannens der Konzentration des elektrischen Feldes und eines Verbesserns der Stehspannung („withstand voltage“).
  • Die Tiefwannenregionen 144 sind vorzugsweise so gebildet, dass sie eine konstante Tiefe haben. Durch die jeweiligen Tiefwannenregionen 144 kann unterdrückt werden, dass die Stehspannung (zum Beispiel eine elektrostatische Durchschlagfestigkeit) des SiC-Chips 2 eingeschränkt wird, und daher kann eine Verbesserung der Stehspannung geeignet erreicht werden.
  • Durch Verwenden der Source-Gräben 122 können die Tiefwannenregionen 144 geeignet in vergleichsweise tiefen Regionen des SiC-Chips 2 gebildet werden. Auch können die Tiefwannenregionen 144 entlang der Source-Gräben 122 gebildet werden, und daher kann das Auftreten einer Variation der Tiefe der Tiefwannenregionen 144 geeignet unterdrückt werden.
  • Auch sind bei dieser Ausführungsform Abschnitte der Hochkonzentrationsregion 103 in Regionen zwischen zueinander benachbarten der Tiefwannenregionen 144 angeordnet. Ein JFET-Widerstand („junction field effect transistor“-Widerstand) kann hierdurch in den Regionen zwischen den zueinander benachbarten der Tiefwannenregionen 144 reduziert werden.
  • Ferner sind bei dieser Ausführungsform die Bodenabschnitte der jeweiligen Tiefwannenregionen 144 in der Hochkonzentrationsregion 103 positioniert. Hierdurch können Strompfade in lateralen Richtungen parallel zu der ersten Hauptfläche 3 in Regionen der Hochkonzentrationsregion 103 direkt unterhalb der jeweiligen Tiefwannenregionen 144 gebildet werden. Demzufolge kann ein Stromausbreitungswiderstand („current spreading resistance“) reduziert werden. Die Niedrigkonzentrationsregion 104 erhöht die Stehspannung des SiC-Chips 2 in einer derartigen Struktur.
  • Bei dieser Ausführungsform bedeckt die Zwischenschicht-Isolierschicht 30 die Source-Regionen 142 und die Kontaktregionen 143 in der aktiven Region 10. Genauer gesagt, bedeckt die Zwischenschicht-Isolierschicht 30 in der aktiven Region 10 gesamte Flächenbereiche bzw. Flächeninhalte der Source-Regionen 142 und gesamte Flächenbereiche bzw. Flächeninhalte der Kontaktregionen 143, und zwar in einer Schnittansicht entlang der zweiten Richtung Y. Ferner bedeckt die Zwischenschicht-Isolierschicht 30 gesamte Flächenbereiche der Source-Regionen 142 und gesamte Flächenbereiche der Kontaktregionen 143, und zwar in der Draufsicht.
  • Sogar noch genauer gesagt kreuzt die Zwischenschicht-Isolierschicht 30 in der aktiven Region 10 die ersten Grabenabschnitte 125 der Source-Gräben 122 und bedeckt die Source-Elektroden 124. Auf der ersten Hauptfläche 3 bedeckt die Zwischenschicht-Isolierschicht 30 die Seitenwand-Kontaktabschnitte 130 der Source-Elektroden 124.
  • Die Zwischenschicht-Isolierschicht 30 beinhaltet Source-Löcher 151. Die Source-Löcher 151 legen die Source-Elektroden 124 in der aktiven Region 10 frei. Die Source-Löcher 151 können als Bänder gebildet sein, die sich entlang der Graben-Source-Strukturen 121 erstrecken. Genauer gesagt sind die Source-Löcher 151 innerhalb von Regionen gebildet, die in der Draufsicht von den Seitenwänden der Source-Gräben 122 (erste Grabenabschnitte 125) umgeben sind.
  • Die Source-Löcher 151 legen die Source-Elektroden 124 mit Abständen ausgehend von den Seitenwänden der Source-Gräben 122 (erste Grabenabschnitte 125) hin zu den inneren Seiten der Source-Gräben 122 frei. Die Source-Löcher 151 legen nur die Source-Elektroden 124 frei. Ein Öffnungsrandabschnitt von jedem Source-Loch 151 ist in einer Form gebildet, die hin zu einem Inneren des Source-Lochs 151 gekrümmt ist.
  • In den Elektodenflächen der Source-Elektroden 124 sind Ausnehmungen 152 gebildet, die hin zu Bodenwänden der Source-Gräben 122 ausgenommen bzw. zurückversetzt sind. Die Ausnehmungen 152 können als Bänder gebildet sein, die sich entlang der Graben-Source-Strukturen 121 erstrecken. Die Ausnehmungen 152 sind im Inneren der Regionen gebildet, die von den Seitenwänden der Source-Gräben 122 (erste Grabenabschnitte 125) umgeben sind, und zwar in der Drauf sicht.
  • Die Ausnehmungen 152 sind mit Abständen ausgehend von den Seitenwänden der Source-Gräben 122 (erste Grabenabschnitte 125) hin zu inneren Seiten der Source-Gräben 122 gebildet. Die Ausnehmungen 152 legen die zweiten Niedrigwiderstandsschichten 131 frei. Die Ausnehmungen 152 können die zweiten Niedrigwiderstandsschichten 131 durchdringen bzw. in diese eindringen. Die Source-Löcher 151 stehen in Kommunikation mit den Ausnehmungen 152 der Source-Elektroden 124.
  • Bei dieser Ausführungsform hat die erste Hauptflächenelektrode 32 eine laminierte Struktur, die eine Barriereschicht 153 und eine Hauptkörperschicht 154 beinhaltet, die ausgehend von der Seite des SiC-Chips 2 in dieser Reihenfolge laminiert sind.
  • Die Barriereschicht 153 beinhaltet vorzugsweise wenigstens eine von einer Ti-Schicht und einer TiN-Schicht. Die Barriereschicht 153 hat vorzugsweise eine laminierte Struktur, die eine Ti-Schicht und eine TiN-Schicht beinhaltet, die ausgehend von der Seite des SiC-Chips 2 in dieser Reihenfolge laminiert sind. Die Barriereschicht 153 kann stattdessen eine Einzelschichtstruktur haben, die aus einer Ti-Schicht oder einer TiN-Schicht aufgebaut ist.
  • Eine Dicke der Barriereschicht 153 kann nicht kleiner sein als 0,01 µm und nicht größer als 6 µm. Die Dicke der Barriereschicht 153 kann nicht kleiner sein als 0,01 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm oder nicht kleiner als 4 µm und nicht größer als 6 µm.
  • Die Hauptkörperschicht 154 hat einen Widerstandswert, der kleiner ist als ein Widerstandswert der Barriereschicht 153. Die Hauptkörperschicht 154 beinhaltet wenigstens eine von einer reinen Al-Schicht, einer AlSi-Legierungsschicht, einer AlCu-Legierungsschicht und einer AlSiCu-Legierungsschicht.
  • Eine Dicke der Hauptkörperschicht 154 überschreitet die Dicke der Barriereschicht 153. Die Dicke der Hauptkörperschicht 154 kann nicht kleiner sein als 0,05 µm und nicht größer als 10 µm. Die Dicke der Hauptkörperschicht 154 kann nicht kleiner sein als 0,05 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm.
  • Die erste Hauptflächenelektrode 32 beinhaltet eine Gate-Hauptflächenelektrode 155 und eine Source-Hauptflächenelektrode 156. An die Gate-Hauptflächenelektrode 155 wird eine Gate-Spannung angelegt. Die Gate-Spannung kann nicht kleiner sein als 10 V und nicht größer als 50 V (beispielsweise etwa 30 V). An die Source-Hauptflächenelektrode 156 wird eine Source-Spannung angelegt. Die Source-Spannung kann eine Referenzspannung sein (zum Beispiel eine GND-Spannung bzw. Massespannung).
  • Die Gate-Hauptflächenelektrode 155 ist in der aktiven Region 10 gebildet. Die Gate-Hauptflächenelektrode 155 beinhaltet einen Gate-Pad 157 und einen Gate-Finger bzw. -Arm 158. Das Gate-Pad 157 ist in einer Region auf der Seite der ersten Seitenfläche 5A gebildet, und zwar in der Draufsicht.
  • Genauer gesagt ist das Gate-Pad 157 entlang einer Region entlang eines zentralen Abschnittes der ersten Seitenfläche 5A gebildet, und zwar in der Draufsicht. Das Gate-Pad 157 kann in einer Region entlang eines Eckabschnittes gebildet sein, der beliebige zwei der Seitenflächen 5A bis 5D verbindet, und zwar in der Draufsicht. Das Gate-Pad 157 kann in der in der Draufsicht in eine vierseitige Form gebildet sein.
  • Der Gate-Finger 158 ist von dem Gate-Pad 157 herausgeführt und erstreckt sich als ein Band entlang der Umfangsränder der aktiven Region 10. Bei dieser Ausführungsform erstreckt sich der Gate-Finger 158 entlang der ersten Seitenfläche 5A, der dritten Seitenfläche 5C und der vierten Seitenfläche 5D und grenzt eine innere Seite der aktiven Region 10 aus drei Richtungen ab.
  • Der Gate-Finger 158 ist elektrisch mit den Gate-Elektroden 114 verbunden, und zwar über die Zwischenschicht-Isolierschicht 30. Ein elektrisches Signal von dem Gate-Pad 157 wird über dem Gate-Finger 158 zu den Gate-Elektroden 114 übertragen.
  • Die Source-Hauptflächenelektrode 156 ist in der aktiven Region 10 mit Abständen von der Gate-Hauptflächenelektrode 155 gebildet. Die Source-Hauptflächenelektrode 156 ist in der Draufsicht in eine C-Form gebildet, derart, dass eine Region einer C-Form bedeckt wird, die von der Gate-Hauptflächenelektrode 155 abgegrenzt ist.
  • Die Source-Hauptflächenelektrode 156 ist elektrisch mit den Source-Elektroden 124 verbunden, und zwar über die Source-Löcher 151. Das heißt, bei dieser Ausführungsform ist die Source-Hauptflächenelektrode 156, die aus einem Metallmaterial aufgebaut ist, elektrisch mit den Source-Elektroden 124 verbunden, die aus dem leitfähigen Polysilicium aufgebaut sind.
  • Bei dieser Ausführungsform bedeckt die Isolierschicht 40 selektiv die Gate-Hauptflächenelektrode 155 und die Source-Hauptflächenelektrode 156. Die Pad-Öffnung 41 der Isolierschicht 40 beinhaltet eine Gate-Pad-Öffnung 159 und eine Source-Pad-Öffnung 160. Die Gate-Pad-Öffnung 159 und die Source-Pad-Öffnung 160 sind jeweils gebildet durch die erste Öffnung 47 der Passivierungsschicht 45 und die zweite Öffnung 48 der Harzschicht 46.
  • Die Gate-Pad-Öffnung 159 legt das Gate-Pad 157 der Gate-Hauptflächenelektrode 155 frei. Eine Ebenenform der Gate-Pad-Öffnung 159 ist beliebig. Die Source-Pad-Öffnung 160 legt die Source-Hauptflächenelektrode 156 frei. Eine Ebenenform der Source-Pad-Öffnung 160 ist beliebig.
  • Bei dieser Ausführungsform beinhaltet die Pad-Elektrode 49 eine Gate-Pad-Elektrode 161 und eine Source-Pad-Elektrode 162. Die Gate-Pad-Elektrode 161 ist innerhalb der Gate-Pad-Öffnung 159 auf der Gate-Hauptflächenelektrode 155 gebildet. Die Gate-Pad-Elektrode 161 ist elektrisch mit der Gate-Hauptflächenelektrode 155 verbunden. Die Gate-Pad-Elektrode 161 hat eine Gate-Terminal-Fläche 163, die extern mit einem Anschlussdraht verbunden ist.
  • Die Gate-Terminal-Fläche 163 ist in Bezug auf die Hauptfläche der Isolierschicht 40 (Harzschicht 46) auf der Seite der Gate-Hauptflächenelektrode 155 positioniert. Die Gate-Terminal-Fläche 163 kann höher vorstehen als die Hauptfläche der Isolierschicht 40 (Harzschicht 46). Die Gate-Terminal-Fläche 163 kann einen Überlappungsabschnitt aufweisen, der die Hauptfläche der Isolierschicht 40 (Harzschicht 46) bedeckt.
  • Die Source-Pad-Elektrode 162 ist innerhalb der Source-Pad-Öffnung 160 auf der Source-Hauptflächenelektrode 156 gebildet. Die Source-Pad-Elektrode 162 ist elektrisch mit der Source-Hauptflächenelektrode 156 verbunden. Die Source-Pad-Elektrode 162 weist eine Source-Terminal-Fläche 164 auf, die extern mit einem Anschlussdraht verbunden ist.
  • Die Source-Terminal-Fläche 164 ist in Bezug auf die Hauptfläche der Isolierschicht 40 (Harzschicht 46) auf der Seite der Source-Hauptflächenelektrode 156 positioniert. Die Source-Terminal-Fläche 164 kann höher vorstehen als die Hauptfläche der Isolierschicht 40 (Harzschicht 46). Die Source-Terminal-Fläche 164 kann einen Überlappungsabschnitt aufweisen, der die Hauptfläche der Isolierschicht 40 (Harzschicht 46) bedeckt.
  • Selbst in einem Fall, bei dem das SiC-Halbleiterbauteil 101 hergestellt wird, das den MISFET 102 anstelle der SBD 12 beinhaltet, lassen sich die gleichen Wirkungen wie bei dem SiC-Halbleiterbauteil 1 aufzeigen. Obgleich es in der Beschreibung des SiC-Halbleiterbauteils 101 nicht deutlich genannt ist, lassen sich hinsichtlich der Dicke und der Neigungswinkel θ1 und θ2 der Isolierschicht 40, hinsichtlich der Breite WD der Dicing-Straßen 43, hinsichtlich der Struktur der Pad-Elektrode 49, etc. die gleichen Anordnungen anwenden wie bei der ersten bevorzugten Ausführungsform.
  • Die vorliegende Erfindung kann in noch anderen Ausführungsformen implementiert werden.
  • Bei jeder der bevorzugten Ausführungsformen, die oben beschrieben wurden, wurde ein Beispiel beschrieben, bei dem die Isolierschicht 40 die laminierte Struktur hat, die die Passivierungsschicht 45 und die Harzschicht 46 beinhaltet. Die Isolierschicht 40 kann jedoch stattdessen eine Einzelschichtstruktur haben, die aus der Passivierungsschicht 45 oder aus der Harzschicht 46 aufgebaut ist.
  • Bei der ersten bevorzugten Ausführungsform, die oben beschrieben wurde, wurde ein Beispiel beschrieben, bei dem die Diodenregionen 13 vom n-Typ gebildet werden. Anstelle der Diodenregionen 13 vom n-Typ können jedoch Diodenregionen 13 vom p-Typ angewendet werden. In diesem Fall kann anstelle der SBD 12 eine Diode mit pn-Übergang bereitgestellt werden.
  • Bei der zweiten bevorzugten Ausführungsform, die oben beschrieben wurde, wurde ein Beispiel beschrieben, bei dem die ersten Niedrigwiderstandsschichten 119 und die zweiten Niedrigwiderstandsschichten 131 gebildet werden. Stattdessen kann jedoch eine Struktur angewendet werden, bei der die ersten Niedrigwiderstandsschichten 119 und/oder die zweiten Niedrigwiderstandsschichten 131 nicht gebildet werden.
  • Bei der zweiten bevorzugten Ausführungsform, die oben beschrieben wurde, wurde ein Beispiel beschrieben, bei dem die Gate-Elektroden 114 gebildet werden, die ein Polysilicium vom p-Typ enthalten, das mit einer Verunreinigung vom p-Typ dotiert ist. Wenn eine Zunahme der Gate-Schwellenspannung Vth jedoch nicht im Vordergrund steht, können die Gate-Elektroden 114 statt des Polysiliciums vom p-Typ ein Polysilicium vom n-Typ enthalten, das mit einer Verunreinigung n-Typ dotiert ist.
  • In diesem Fall kann die erste Niedrigwiderstandsschicht 119 durch Silicidieren mittels eines Metallmaterials von Abschnitten der Gate-Elektroden 114 (Polysilicium vom n-Typ) gebildet werden, die Flächenschichtabschnitte bilden. Das heißt, die erste Niedrigwiderstandsschicht 119 kann eine Polycid vom n-Typ enthalten. Im Fall einer derartigen Struktur kann ein Gate-Widerstand reduziert werden. Es versteht sich, dass die erste Niedrigwiderstandsschicht 119 nicht gebildet werden muss.
  • Bei der zweiten bevorzugten Ausführungsform, die oben beschrieben wurde, wurde ein Beispiel beschrieben, bei dem die Source-Elektroden 124 gebildet sind, die ein Polysilicium vom p-Typ enthalten, das mit einer Verunreinigung vom p-Typ dotiert ist. Anstelle des Polysiliciums vom p-Typ kann jedoch ein Polysilicium vom n-Typ enthalten sein, das mit einer Verunreinigung vom n-Typ dotiert ist.
  • In diesem Fall können die zweiten Niedrigwiderstandsschichten 131 durch Silicidieren mittels eines Metallmaterials von Abschnitten der Source-Elektroden 124 (Polysilicium vom n-Typ) gebildet werden, die Flächenschichtabschnitte bilden. Das heißt die zweiten Niedrigwiderstandsschichten 131 können ein Polycid vom n-Typ enthalten. Es versteht sich, dass die zweiten Niedrigwiderstandsschichten 131 nicht gebildet werden müssen.
  • Bei der zweiten bevorzugten Ausführungsform, die oben beschrieben wurde, wurde ein Beispiel beschrieben, bei dem der MISFET 102 gebildet wurde. Anstelle der Drain-Region vom n+-Typ kann jedoch eine Kollektor-Region vom p+-Typ angewendet werden. Bei dieser Struktur kann ein IGBT (Bipolar-Transistor mit isoliertem Gate) anstelle des MISFET 102 bereitgestellt werden. In diesem Fall wird bei jeder der oben beschriebenen bevorzugten Ausführungsformen die „Source“ des MISFET 102 durch einen „Emitter“ des IGBT ersetzt, und das „Drain“ des MISFET 102 wird durch einen „Collector“ des IGBT ersetzt.
  • Bei jeder der bevorzugten Ausführungsformen, die oben beschrieben wurden, kann eine Struktur angewendet werden, bei der die Leitfähigkeitstypen der jeweiligen Halbleiterabschnitte invertiert sind. Das heißt, ein Abschnitt vom p-Typ kann zu einem n-Typ gemacht werden, und eine Abschnitt vom n-Typ kann zum einem p-Typ gemacht werden.
  • Bei jeder der bevorzugte Ausführungsformen, die oben beschrieben wurden, wurde ein Beispiel beschrieben, bei dem die erste Richtung X die m-Achsenrichtung des SiC-Monokristalls ist und bei dem die zweite Richtung Y die a-Achsenrichtung des SiC-Monokristalls ist. Es kann jedoch stattdessen eine Ausführungsform verwendet werden, bei der die erste Richtung X die a-Achsenrichtung des SiC-Monokristalls ist und bei der die zweite Richtung Y die m-Achsenrichtung des SiC-Monokristalls ist.
  • Bei jeder der bevorzugten Ausführungsformen, die oben beschrieben wurden, wurde die Breite WD der Dicing-Straßen 43 auf nicht kleiner als 5% und nicht größer als 25% der Dicke TC des SiC-Chips 2 eingestellt, um die Interferenz von Laserlicht durch die Isolierschicht 40 (Harzschicht 46) zu unterdrücken. Das heißt, die Breite WD2 der Dicing-Straßen 91 wurde auf nicht kleiner als 10% und nicht größer als 50% der finalen Dicke TW des SiC-Wafers 62 eingestellt.
  • Die Breite WD der Dicing-Straßen 43 (Breite WD2 der Dicing-Straßen 91) kann jedoch derart eingestellt werden, dass das Laserlicht auf den SiC-Wafer 62 (SiC-Chip 2) über die Isolierschicht 40 abgestrahlt wird.
  • In diesem Fall kann die Breite WD der Dicing-Straßen 43 (Breite WD2 der Dicing-Straßen 91) weiter reduziert werden. Beispielsweise ist die maximale Mäanderformbreite (absoluter Wert) der gespaltenen Abschnitte des SiC-Wafers 62 nicht größer als 10 µm (insbesondere nicht größer als 5 µm) , und daher kann die Breite WD2 der Dicing-Straßen 91 auf nicht kleiner als 5 µm und nicht größer als 20 µm eingestellt werden. Das heißt, die Breite WD der Dicing-Straßen 43 kann auf nicht kleiner als 2,5 µm und nicht größer als 10 µm eingestellt werden.
  • Die Chip-Regionen 71, die den SiC-Wafer 62 besetzen, können hierdurch vergrößert werden, und daher kann die Anzahl von erhaltenen SiC-Halbleiterbauteilen 1 erhöht werden, die sich aus einem einzelnen SiC-Wafer 62 erhalten lassen.
  • In diesem Fall muss jedoch eine Distanz zwischen zueinander benachbarten der ersten Hauptflächenelektroden 32 von zueinander benachbarten der Chip-Regionen 71, auf nicht kleiner als 40% der Dicke TC des SiC-Chips 2 (finale Dicke TW des SiC-Wafers 62) eingestellt werden. Das heißt, Distanzen von den Umfangsrändern der ersten Hauptflächenelektroden 32 hin zu den Seitenflächen 5A bis 5D müssen auf nicht kleiner als 20% der Dicke TC des SiC-Chip 2 (finale Dicke TW des SiC-Wafers 62) eingestellt werden.
  • Eine Feldplatte (Feldelektrode), eine Äquipotentialelektrode oder eine andere einer Spannung widerstehende Struktur als ein Beispiel einer Metallschicht, die sich von der ersten Hauptflächenelektrode 32 unterscheidet, kann bei einem Abschnitt weiter hin zu einer äußeren Seite als die erste Hauptflächenelektrode 32 gebildet sein. In diesem Fall sollte ein Schritt des Bildens der Metallschicht der Feldplatte, der Äquipotentialelektrode, etc. in einer Region bei einer äußeren Seite der ersten Hauptflächenelektrode 32 in jeder Chip-Region 71 während des Schrittes des Bildens der ersten Hauptflächenelektrode 32 oder vor oder nach dem Schritt des Bildens der ersten Hauptflächenelektrode 32 durchgeführt werden.
  • In diesem Fall muss eine Distanz zwischen zueinander benachbarten der Metallschichten von zueinander benachbarten der Chip-Regionen 71, auf nicht kleiner als 40% der Dicke TC des SiC-Chips 2 (finale Dicke TW des SiC-Wafers 62) eingestellt werden. Das heißt, die Distanzen von den Umfangsrändern der Metallschichten zu den Seitenflächen 5A bis 5D müssen auf nicht kleiner als 20% der Dicke TC des SiC-Chips 2 (finale Dicke TW des SiC-Wafers 62) eingestellt werden).
  • In diesem Fall hat die Isolierschicht 40 vorzugsweise eine flache Hauptfläche. Wenn eine Feldplatte, eine Äquipotentialelektrode oder eine andere einer Spannung wiederstehende Struktur bei einem Abschnitt weiter hin zu einer äußeren Seite als die erste Hauptflächenelektrode 32 gebildet wird, wird eine nicht-ebene bzw. ungleichmäßige Struktur, die ein Abbild ist („reflects“) der Zwischenschicht-Isolierschicht 30, der Feldplatte, etc., auf der Hauptfläche der Isolierschicht 40 gebildet, und es ist daher wahrscheinlich, dass es schwierig wird, das Laserlicht auf eine gewünschte Position mit guter Präzision zu fokussieren. Ein solches Problem kann unterdrückt werden, indem die Hauptfläche der Isolierschicht 40 abgeflacht wird bzw. flach ausgebildet wird.
  • Beispiele von Merkmalen, die sich aus dieser Beschreibung und den Figuren ableiten bzw. extrahieren lassen, sind nachstehend angegeben.
  • [A1] Verfahren zum Herstellen eines SiC-Halbleiterbauteils, das eine SiC-Halbleiterschicht, eine Hauptflächenelektrode, die auf der SiC-Halbleiterschicht gebildet ist, und eine Isolierschicht aufweist, die die Hauptflächenelektrode auf der SiC-Halbleiterschicht teilweise bedeckt, wobei das Verfahren zum Herstellen des SiC-Halbleiterbauteils aufweist: einen Schritt des Bereitstellens eines SiC-Wafers, der eine Hauptfläche hat, einen Schritt des Abgrenzens, und zwar auf der Hauptfläche des SiC-Wafers, einer Vielzahl von Chip-Regionen, die eine Haupt-Chip-Region und eine Dummy-Chip-Region beinhalten, einen Schritt des Bildens der Hauptflächenelektrode in jeder Chip-Region, einen Schritt des Bildens der Isolierschicht, die die jeweiligen Hauptflächenelektroden teilweise bedeckt und äußere Umfangsbereiche der jeweiligen Chip-Regionen als eine Dicing-Linie freilegt, einen Schritt des Abstrahlens von Laserlicht entlang der Dicing-Linie und des Bildens einer modifizierten Region, die entlang der Dicing-Linie orientiert ist, und zwar in ein Inneres des SiC-Wafers, und einen Schritt des Aufbringens einer externen Kraft auf den SiC-Wafer und des Spaltens des SiC-Wafers, und zwar mit der modifizierten Region als ein Ausgangspunkt, und wobei die Hauptflächenelektroden in Regionen gebildet sind, die die Dicing-Linie vermeiden.
  • Gemäß diesem Verfahren zum Herstellen des SiC-Halbleiterbauteils kann eine Interferenz von Laserlicht aufgrund der Hauptflächenelektroden unterdrückt werden. Die modifizierte Region kann hierdurch geeignet in einer gewünschten Region in dem SiC-Wafer gebildet werden. Demzufolge kann der SiC-Wafer geeignet gespalten werden.
  • [A2] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach A1, ferner mit einem Testschritt des Evaluierens in der Dummy-Chip-Region einer Eignung der jeweiligen Schritte, die in den jeweiligen Chip-Regionen durchgeführt werden.
  • [A3] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach A1 oder A2, wobei in dem Schritt des Bildens der Isolierschicht die Dicing-Straße bzw. -Linie freigelegt wird, in der ein Metallmuster nicht vorhanden ist.
  • [A4] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach einem beliebigen von A1 bis A3, wobei der Schritt des Abgrenzens der Chip-Regionen einen Schritt des Abgrenzens der Chip-Regionen in eine vierseitige Form beinhaltet, die jeweils in einer Draufsicht ein Ausrichtungsmuster an vier Ecken haben.
  • [A5] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach A4, wobei das Ausrichtungsmuster so angeordnet ist, dass es eine Position der Dicing-Linie vermeidet, auf die das Laserlicht abgestrahlt wird.
  • [A6] Verfahren zum Herstellen des SiC-Halbleiterbauteils gemäß A4 oder A5, wobei das Ausrichtungsmuster durch Entfernen der Hauptfläche des SiC-Wafers mittels eines Ätzverfahrens gebildet wird.
  • [B1] Verfahren zum Herstellen eines SiC-Halbleiterbauteils, das eine SiC-Halbleiterschicht, eine Hauptflächenelektrode, die auf der SiC-Halbleiterschicht gebildet ist, und eine Isolierschicht aufweist, die die Hauptflächenelektrode auf der SiC-Halbleiterschicht teilweise bedeckt, wobei das Verfahren zum Herstellen des SiC-Halbleiterbauteils aufweist: einen Schritt des Bereitstellens eines SiC-Wafers, der eine Hauptfläche hat, einen Schritt des Abgrenzens, und zwar auf der Hauptfläche des SiC-Wafers, einer Vielzahl von Chip-Regionen, die eine Haupt-Chip-Region und eine Dummy-Chip-Region beinhalten, einen Schritt des Bildens der Hauptflächenelektrode in jeder Chip-Region, einen Schritt des Bildens der Isolierschicht, und zwar derart, dass diese die jeweiligen Hauptflächenelektroden teilweise bedeckt und äußere Umfangsbereiche der jeweiligen Chip-Regionen als eine Dicing-Linie freilegt, einen Schritt des Abstrahlens von Laserlicht entlang der Dicing-Linie und des Bildens einer modifizierten Region, die entlang der Dicing-Linie orientiert ist, und zwar in einem Inneren des SiC-Wafers, und einen Schritt des Aufbringens einer externen Kraft auf den SiC-Wafer und des Spaltens des SiC-Wafers, und zwar mit der modifizierten Region als ein Ausgangspunkt, und wobei der Schritt des Bildens der Isolierschicht einen Schritt des Bildens der Isolierschicht derart beinhaltet, dass ein Umfangsrand der Isolierschicht eine geneigte Fläche wird.
  • Gemäß diesem Verfahren zum Herstellen des SiC-Halbleiterbauteils kann eine Interferenz von Laserlicht aufgrund der bzw. durch die Hauptflächenelektroden unterdrückt werden. Die modifizierte Region kann hierdurch geeignet in einer gewünschten Region in dem SiC-Wafer gebildet werden. Demzufolge kann der SiC-Wafer geeignet gespalten werden.
  • [B2] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach B1, wobei ein Neigungswinkel der geneigten Fläche der Isolierschicht in Bezug auf die Hauptfläche des SiC-Wafers nicht kleiner ist als 30° und nicht größer als 60°.
  • [B3] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach B1 oder B2, wobei ein Neigungswinkel der geneigten Fläche der Isolierschicht in Bezug auf die Hauptfläche des SiC-Wafers nicht kleiner ist als 40° und nicht größer als 50°.
  • [B4] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach einem beliebigen von B1 bis B3, wobei die geneigte Fläche der Isolierschicht in einer gekrümmten Form gebildet ist, die hin zu der Hauptfläche des SiC-Wafers ausgenommen ist.
  • [B5] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach einem beliebigen von B1 bis B4, wobei die Dicing-Linie mit einer Breite von nicht weniger als 20% einer Dicke des SiC-Wafers gebildet wird.
  • [B6] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach einem beliebigen von B1 bis B5, ferner mit einem Schritt des Bildens einer Pad-Elektrode, die die geneigte Fläche der Isolierschicht auf der Hauptflächenelektrode überlappt.
  • [B7] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach einem von B1 bis B6, wobei der SiC-Wafer mit einer Dicke von nicht mehr als 200 µm bereitgestellt wird. Die Dicke des SiC-Wafers ist zu verstehen als eine Dicke in dem bzw. während dem Schritt des Spaltens des SiC-Wafers.
  • [C1] In einem Verfahren zum Herstellen eines SiC-Halbleiterbauteils, das eine SiC-Halbleiterschicht, eine Hauptflächenelektrode, die auf der SiC-Halbleiterschicht gebildet ist, und eine Isolierschicht aufweist, die die Hauptflächenelektrode auf der SiC-Halbleiterschicht teilweise bedeckt, beinhaltet das Verfahren zum Herstellen des SiC-Halbleiterbauteils: einen Schritt des Bereitstellens eines SiC-Wafers, der eine Hauptfläche hat, einen Schritt des Abgrenzens, und zwar auf der Hauptfläche des SiC-Wafers, einer Vielzahl von Chip-Regionen, die eine Haupt-Chip-Region und eine Dummy-Chip-Region beinhalten, einen Schritt des Bildens der Hauptflächenelektrode in jeder Chip-Region, einen Schritt des Bildens der Isolierschicht, die die jeweiligen Hauptflächenelektroden teilweise bedeckt und die äußere Umfangsbereiche der jeweiligen Chip-Regionen als eine Dicing-Linie freilegt, einen Schritt des Abstrahlens von Laserlicht entlang der Dicing-Linie und des Bildens einer modifizierten Region, die entlang der Dicing-Linie orientiert ist, und zwar in einem Inneren des SiC-Wafers, und einen Schritt des Aufbringens einer externen Kraft auf den SiC-Wafer und des Spaltens des SiC-Wafers, und zwar mit der modifizierten Region als ein Ausgangspunkt, und wobei der Schritt des Bildens der modifizierten Region einen Schritt des Abstrahlens von Laserlicht auf ein Inneres des SiC-Wafers über die Isolierschicht beinhaltet.
  • [C2] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach C1, wobei die Dicing-Linie mit einer Breite von nicht kleiner als 5 µm und von nicht größer als 20 µm gebildet wird.
  • [C3] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach C1 oder C2, wobei eine Distanz zwischen zueinander benachbarten der Hauptflächenelektroden von zueinander benachbarten der Chip-Regionen nicht kleiner ist als 40% einer Dicke des SiC-Wafers.
  • [C4] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach einem beliebigen von C1 bis C3, ferner mit einem Schritt des Bildens einer Metallschicht auf einer äußeren Seite der Hauptflächenelektrode, und zwar in jeder der Chip-Regionen, und wobei eine Distanz zwischen einer Vielzahl von zueinander benachbarten der Metallschichten von bzw. aus zueinander benachbarten der Chip-Regionen, nicht kleiner ist als 40% einer Dicke des SiC-Wafers.
  • [C5] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach einem beliebigen von C1 bis C4, wobei der SiC-Wafer mit einer Dicke von nicht mehr als 200 µm bereitgestellt wird. Die Dicke des SiC-Wafers ist zu verstehen als eine Dicke in dem Schritt des Spaltens des SiC-Wafers.
  • [D1] Verfahren zum Herstellen eines SiC-Halbleiterbauteils, mit: einem Schritt des Vorbereitens bzw. Bereitstellens eines SiC-Wafers, der eine Hauptfläche hat und der aus einem SiC-Monokristall aufgebaut ist; einem Schritt des Einstellens bzw. Setzens („setting“), und zwar auf der Hauptfläche, einer planmäßigen Schneidlinie, die eine Vielzahl von Chip-Regionen abgrenzt, die eine erste Chip-Region beinhalten, in der ein funktionales Bauteil gebildet ist, und die eine zweite Chip-Region beinhalten, in der ein Monitor-Muster zum Durchführen einer Prozesssteuerung für die erste Chip-Region gebildet ist; einem Schritt des Bildens auf der Hauptfläche, einer Vielzahl von Hauptflächenelektroden, die jeweils die Chip-Regionen bedecken, derart, dass die planmäßige Schneidlinie freigelegt wird, und die jeweils einen Abschnitt des funktionalen Bauteils bzw. einen Abschnitt des Monitor-Musters bilden; einem Schritt des Abstrahlens von Laserlicht auf die planmäßige Schneidlinie, die gegenüber den Hauptflächenelektroden freiliegt, und des Bildens einer modifizierten Region, die so modifiziert ist, dass sie eine Eigenschaft hat, die sich von jener des SiC-Monokristalls unterscheidet; und einem Schritt des Spaltens bzw. Trennens des SiC-Wafers, und zwar mit der modifizierten Region als ein Ausgangspunkt.
  • [D2] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach D1, ferner mit: einem Schritt des Bildens auf der Hauptfläche einer Vielzahl von Isolierschichten, die die Hauptflächenelektroden jeweils teilweise bedecken und eine Dicing-Straße abgrenzen, die die planmäßige Schneidlinie in einer Region zwischen jenen Chip-Regionen freilegt, die zueinander benachbart sind, und zwar vor dem Schritt des Bildens der modifizierten Region; und wobei das Laserlicht auf die planmäßige Schneidlinie abgestrahlt wird, die an der Dicing-Straße freiliegt.
  • [D3] Verfahren zum Herstellen des SiC-Halbleiterbauteil nach D2, wobei die Isolierschichten jeweils gebildet sind, so dass sie eine geneigte Fläche haben, die die Dicing-Straße abgrenzt.
  • [D4] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach D3, wobei die Isolierschichten jeweils die geneigte Fläche haben, die in einer gekrümmten Form ausgenommen bzw. zurückversetzt ist.
  • [D5] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach einem beliebigen von D2 bis D4, wobei die Dicing-Straße eine Breite von nicht weniger als 10% und nicht mehr als 50% einer Dicke des SiC-Wafers hat.
  • [D6] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach einem beliebigen von D2 bis D5, wobei die Isolierschichten jeweils eine Harzschicht beinhalten.
  • [D7] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach einem beliebigen von D1 bis D6, wobei der Schritt des Einstellens bzw. Setzens der planmäßigen Schneidlinie einen Schritt des Bildens, und zwar in der Hauptfläche, einer Vielzahl von Ausrichtungsmustern beinhaltet, die die planmäßige Schneidlinie definieren.
  • [D8] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach D7, wobei die planmäßigen Schneidlinie in einer Region zwischen den Ausrichtungsmustern definiert ist, die benachbart sind, und zwar mit Abständen von den Ausrichtungsmustern.
  • [D9] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach D7 oder D8, wobei die Chip-Regionen jeweils mit einem Umfangsrandabschnitt eingestellt sind, bei dem die Ausrichtungsmuster angeordnet sind, und wobei der SiC-Wafer derart gespalten wird, dass die Ausrichtungsmuster in den Chip-Regionen verbleiben.
  • [D10] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach einem beliebigen von D7 bis D9, wobei der Schritt des Bildens der Ausrichtungsmuster einen Schritt des Bildens eines Grabens in der Hauptfläche beinhaltet.
  • [D11] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach einem beliebigen von D1 bis D10, ferner mit : einem Schritt des Bildens einer Zwischenschicht-Isolierschicht auf der Hauptfläche, und zwar nach dem Schritt des Einstellens der planmäßigen Schneidlinie und vor dem Schritt des Bildens der Hauptflächenelektrode; und wobei die Hauptflächenelektrode auf der Zwischenschicht-Isolierschicht gebildet wird.
  • [D12] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach D11, wobei die Zwischenschicht-Isolierschicht, die die planmäßige Schneidlinie bedeckt, gebildet wird, wobei das Laserlicht auf den SiC-Wafer über die Zwischenschicht-Isolierschicht abgestrahlt wird, und wobei der SiC-Wafer zusammen mit der Zwischenschicht-Isolierschicht gespalten wird.
  • [D13] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach einem beliebigen von D1 bis D12, wobei die planmäßige Schneidlinie in einer Gitterform eingestellt wird, die die Chip-Regionen in einer Matrix abgrenzt.
  • [D14] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach einem beliebigen von D1 bis D13, wobei die planmäßige Schneidlinie in einer Gitterform eingestellt wird, die sich in einer a-Achsenrichtung und einer m-Achsenrichtung des SiC-Monokristalls erstreckt und die Chip-Regionen in einer Matrix abgrenzt, die in der a-Achsenrichtung und der m-Achsenrichtung des SiC-Monokristalls ausgerichtet ist, und wobei der SiC-Wafer in der a-Achsenrichtung und der m-Achsenrichtung des SiC-Monokristalls gespalten wird.
  • [D15] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach D14, wobei eine Vielzahl der zweiten Chip-Regionen enthalten sind, die einander in der a-Achsenrichtung des SiC-Monokristalls gegenüberliegen, und zwar quer über eine oder eine Vielzahl der ersten Chip-Regionen.
  • [D16] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach D14 oder D15, wobei eine Vielzahl der zweiten Chip-Regionen enthalten sind, die einander in der m-Achsenrichtung des SiC-Monokristalls gegenüberliegen, und zwar quer über eine oder eine Vielzahl der ersten Chip-Regionen.
  • [D17] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach einem beliebigen von D1 bis D16, wobei die Anzahl der ersten Chip-Regionen nicht kleiner ist als 100 Regionen und nicht größer ist als 10000 Regionen, und wobei die Anzahl der zweiten Chip-Regionen nicht kleiner ist als 1 Region und nicht größer ist als 20 Regionen.
  • [D18] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach einem beliebigen von D1 bis D17, wobei die ersten Chip-Regionen kein Monitor-Muster haben.
  • [D19] Verfahren zum Herstellen des SiC-Halbleiterbauteils nach einem beliebigen von D1 bis D18, wobei der SiC-Wafer vorbereitet wird, der ein SiC-Substrat und eine SiC-Epitaxialschicht beinhaltet und bei dem die Hauptfläche aus der SiC-Epitaxialschicht aufgebaut ist.
  • [D20] SiC-Halbleiterbauteil, mit: einem SiC-Chip, der eine erste Hauptfläche und eine zweite Hauptfläche aufweist, die jeweils in vierseitige Formen in einer Draufsicht gebildet sind, und der vier Seitenflächen aufweist, die jeweils die erste Hauptfläche und die zweite Hauptfläche verbinden und die jeweils aus Spaltflächen aufgebaut sind; einer modifizierten Region, die in den jeweiligen Seitenflächen gebildet ist und die so modifiziert ist, dass sie eine Eigenschaft hat, die sich von einem SiC-Monokristall unterscheidet; einem Ausrichtungsmuster als ein Hilfs-Muster, das in einem Umfangsrandabschnitt der ersten Hauptfläche gebildet ist, und zwar in der Draufsicht mit Abständen ausgehend von den jeweiligen Seitenflächen nach innen; einer Hauptflächenelektrode, die auf der ersten Hauptfläche gebildet ist, und zwar mit Abständen von den jeweiligen Seitenflächen nach innen, und die das Ausrichtungsmuster in der Draufsicht freilegt; und einer Isolierschicht, die auf der ersten Hauptfläche mit Abständen von den jeweiligen Seitenflächen nach innen gebildet ist, die die Hauptflächenelektrode teilweise bedeckt und die eine Dicing-Straße abgrenzt, die in der Draufsicht mit den Seitenflächen das Ausrichtungsmuster freilegt; und wobei ein anderes Hilfs-Muster als das Ausrichtungsmuster in dem Umfangsrandabschnitt der ersten Hauptfläche nicht gebildet ist, der in der Draufsicht innerhalb der Dicing-Straße positioniert ist.
  • [D21] SiC-Halbleiterbauteil nach D20, wobei das Ausrichtungsmuster in einem Eckabschnitt der ersten Hauptfläche gebildet ist, und zwar in der Draufsicht.
  • [D22] SiC-Halbleiterbauteil nach D20 oder D21, wobei das Ausrichtungsmuster einen Graben beinhaltet, der in der ersten Hauptfläche gebildet ist.
  • [D23] SiC-Halbleiterbauteil nach D22, wobei das Ausrichtungsmuster einen Isolator beinhaltet, der in dem Graben eingebettet ist.
  • [D24] SiC-Halbleiterbauteil nach einem beliebigen von D20 bis D23, ferner mit: einer Zwischenschicht-Isolierschicht, die auf der ersten Hauptfläche gebildet ist und die das Ausrichtungsmuster bedeckt; und wobei die Hauptflächenelektrode auf der Zwischenschicht-Isolierschicht gebildet ist, und wobei die Isolierschicht auf der Zwischenschicht-Isolierschicht gebildet ist.
  • Die vorliegende Anmeldung entspricht der Japanischen Patentanmeldung mit der Nr. 2019-112287, die am 17. Juni 2019 beim Japanischen Patentamt eingereicht wurde, wobei der gesamte Offenbarungsgehalt dieser Anmeldungen vorliegend durch Bezugnahme enthalten ist. Obgleich bevorzugte Ausführungsformen der vorliegenden Erfindung im Detail beschrieben worden sind, handelt es sich hierbei lediglich um spezielle Beispiele, die verwendet werden, um die technischen Inhalte der vorliegenden Erfindung zu verdeutlichen, und die vorliegende Erfindung sollte nicht so interpretiert werden, dass sie auf diese speziellen Beispiele eingeschränkt ist, und der Schutzbereich der vorliegenden Erfindung ist ausschließlich durch die beigefügten Ansprüche eingeschränkt.
  • Bezugszeichenliste
    • 1
    SiC-Halbleiterbauteil
    2
    SiC-Chip
    3
    erste Hauptfläche
    4
    zweite Hauptfläche
    5A
    Seitenfläche
    5B
    Seitenfläche
    5C
    Seitenfläche
    5D
    Seitenfläche
    7
    SiC-Epitaxialschicht
    8A
    modifizierte Region
    8B
    modifizierte Region
    8C
    modifizierte Region
    8D
    modifizierte Region
    20
    Ausrichtungsmuster
    26
    Ausrichtungsgraben
    27
    Isolator
    30
    Zwischenschicht-Isolierschicht
    32
    erste Hauptflächenelektrode
    41
    Isolierschicht
    44
    geneigte Fläche
    46
    Harzschicht
    62
    SiC-Wafer
    63
    erste Wafer-Hauptfläche
    71
    Chip-Region
    71A
    erste Chip-Region
    71B
    zweite Chip-Region
    72
    planmäßige Schneidlinie
    73
    Monitor-Muster
    90
    Dicing-Straße
    93
    modifizierte Region
    101
    SiC-Halbleiterbauteil
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2016134427 [0005]

Claims (39)

  1. SiC-Halbleiterbauteil mit: einem SiC-Chip, der eine erste Hauptfläche und eine zweite Hauptfläche hat, die jeweils in einer Draufsicht in eine vierseitige Form gebildet sind, und der vier Seitenflächen hat, die jeweils die erste Hauptfläche und die zweite Hauptfläche verbinden und die jeweils aus einer Spaltfläche aufgebaut sind; einer modifizierten Region, die in den jeweiligen Seitenflächen gebildet ist und die so modifiziert ist, dass sie eine Eigenschaft hat, die sich von einem SiC-Monokristall unterscheidet; und einem Ausrichtungsmuster als ein Hilfsmuster, das in einem Umfangsrandabschnitt der ersten Hauptfläche gebildet ist, und zwar in der Draufsicht mit Abständen von den jeweiligen Seitenflächen nach innen.
  2. SiC-Halbleiterbauteil nach Anspruch 1, wobei ein anderes Hilfsmuster als das Ausrichtungsmuster nicht in dem Umfangsrandabschnitt der ersten Hauptfläche gebildet ist.
  3. SiC-Halbleiterbauteil nach Anspruch 1 oder 2, wobei das Ausrichtungsmuster aus einem anderen Material als einem Metallmaterial gebildet ist.
  4. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 3, wobei das Ausrichtungsmuster einen Graben beinhaltet, der in der ersten Hauptfläche gebildet ist, und einen Isolator beinhaltet, der in den Graben eingebettet ist.
  5. SiC-Halbleiterbauteil nach Anspruch 4, wobei der Isolator in den Graben als ein einstückiges Objekt eingebettet ist.
  6. SiC-Halbleiterbauteil nach Anspruch 4 oder 5, wobei der Isolator ein transparentes isolierendes Material aufweist.
  7. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 4 bis 6, wobei der Isolator wenigstens eines von Siliciumoxid, Siliciumnitrid, Aluminiumoxid, Zirkonoxid und Tantaloxid beinhaltet.
  8. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 4 bis 7, wobei der Graben eine Tiefe von nicht kleiner 0,01 µm und nicht größer als 10 µm hat.
  9. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 4 bis 8, wobei der Graben eine Breite von nicht kleiner als 1 µm und nicht größer als 100 µm hat.
  10. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 9, wobei das Ausrichtungsmuster an einem Eckabschnitt der ersten Hauptfläche gebildet ist, und zwar in der Draufsicht.
  11. SiC-Halbleiterbauteil nach Anspruch 10, wobei das Ausrichtungsmuster in der Draufsicht mit dem Eckabschnitt der ersten Hauptfläche einen L-förmigen Durchgang abgrenzt.
  12. SiC-Halbleiterbauteil nach Anspruch 11, wobei der L-förmige Durchgang eine Breite von größer als 0 µm und nicht größer als 200 µm hat.
  13. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 12, wobei das Ausrichtungsmuster einen ersten Abschnitt hat, der sich in einer Richtung erstreckt, und einen zweiten Abschnitt hat, der sich in einer Richtung erstreckt, die sich von jener des ersten Abschnittes unterscheidet.
  14. SiC-Halbleiterbauteil nach Anspruch 13, wobei der erste Abschnitt sich in einer a-Achsenrichtung eines SiC-Monokristalls erstreckt, und der zweite Abschnitt sich in einer m-Achsenrichtung des SiC-Monokristalls erstreckt.
  15. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 14, wobei das Ausrichtungsmuster in der Draufsicht in einer L-Form gebildet ist.
  16. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 15, wobei eine Vielzahl der Ausrichtungsmuster gebildet sind, und zwar in der Draufsicht jeweils eines bei jeder von vier Ecken der ersten Hauptfläche.
  17. SiC-Halbleiterbauteil nach Anspruch 16, wobei ein anderes Hilfsmuster als die Ausrichtungsmuster nicht auf Verlängerungslinien gebildet ist, die die Ausrichtungsmuster verbinden.
  18. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 17, wobei der SiC-Chip ein SiC-Substrat und eine SiC-Epitaxialschicht beinhaltet, und das Ausrichtungsmuster in der SiC-Epitaxialschicht gebildet ist.
  19. SiC-Halbleiterbauteil nach Anspruch 18, wobei die modifizierte Region in dem SiC-Substrat gebildet ist.
  20. SiC-Halbleiterbauteil nach Anspruch 18 oder 19, wobei die modifizierte Region in dem SiC-Substrat mit einem Abstand von der SiC-Epitaxialschicht gebildet ist.
  21. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 18 bis 20, wobei die SiC-Epitaxialschicht eine Verunreinigungskonzentration hat, die sich von einer Verunreinigungskonzentration des SiC-Substrats unterscheidet.
  22. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 21, wobei die modifizierte Region in einer Bandform gebildet ist, die sich entlang der ersten Hauptfläche erstreckt.
  23. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 22, wobei jede der Seitenflächen eine Länge von nicht kleiner als 0,1 mm und nicht größer als 15 mm hat.
  24. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 23, wobei eine maximale Mäanderformbreite von jeder der Seitenflächen nicht größer ist als 10 µm.
  25. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 24, ferner mit: einer Zwischenschicht-Isolierschicht, die auf der ersten Hauptfläche gebildet ist; und einer Hauptflächenelektrode, die auf der Zwischenschicht-Isolierschicht gebildet ist.
  26. SiC-Halbleiterbauteil nach Anspruch 25, wobei die Zwischenschicht-Isolierschicht das Ausrichtungsmuster bedeckt.
  27. SiC-Halbleiterbauteil nach Anspruch 25 oder 26, wobei die Zwischenschicht-Isolierschicht kontinuierlich in die Seitenflächen übergeht.
  28. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 25 bis 27, wobei die Zwischenschicht-Isolierschicht ein transparentes isolierendes Material beinhaltet.
  29. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 25 bis 28, wobei die Zwischenschicht-Isolierschicht eine Siliciumoxidschicht und/oder eine Siliciumnitridschicht beinhaltet.
  30. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 25 bis 29, wobei die Hauptflächenelektrode in der Draufsicht mit einem Abstand von den Seitenflächen gebildet ist.
  31. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 25 bis 30, wobei die Hauptflächenelektrode in der Draufsicht mit einem Abstand von dem Ausrichtungsmuster gebildet ist.
  32. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 25 bis 31, ferner mit: einer Isolierschicht, die die Hauptflächenelektrode auf der Zwischenschicht-Isolierschicht teilweise bedeckt.
  33. SiC-Halbleiterbauteil nach Anspruch 32, wobei die Isolierschicht in der Draufsicht mit einem Abstand von den Seitenflächen gebildet ist.
  34. SiC-Halbleiterbauteil nach Anspruch 32 oder 33, wobei die Isolierschicht in der Draufsicht mit einem Abstand von dem Ausrichtungsmuster gebildet ist.
  35. SiC-Halbleiterbauteil nach Anspruch 34, wobei die Isolierschicht eine Dicing-Straße abgrenzt, die sich entlang der Seitenflächen erstreckt, und das Ausrichtungsmuster in einer Region zwischen der Isolierschicht und den Seitenflächen freilegt.
  36. SiC-Halbleiterbauteil nach einem beliebigen der Ansprüche 1 bis 35, ferner mit: einem funktionalen Bauteil, das in dem SiC-Chip gebildet ist; und wobei das Ausrichtungsmuster elektrisch unabhängig von dem funktionalen Bauteil gebildet ist.
  37. SiC-Halbleiterbauteil nach Anspruch 36, wobei das funktionale Bauteil eine Schottky-Diode beinhaltet.
  38. SiC-Halbleiterbauteil nach Anspruch 36, wobei das funktionale Bauteil einen Transistor beinhaltet.
  39. SiC-Halbleiterbauteil nach Anspruch 38, wobei der Transistor einen MISFET beinhaltet.
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