DE102020102412A1 - Halbleitervorrichtung mit isoliertem gate - Google Patents

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gate semiconductor
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Hiroyuki Miyashita
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Fuji Electric Co Ltd
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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    • H01L29/1608—Silicon carbide

Abstract

Eine Halbleitervorrichtung mit isoliertem Gate beinhaltet: eine Trägertransportschicht eines ersten Leitfähigkeitstyps aus einem Halbleitermaterial mit einer größeren Bandlücke als Silizium; eine untere vergrabene Region eines zweiten Leitfähigkeitstyps, die in einem oberen Abschnitt der Trägertransportschicht vergraben ist; eine Mehrzahl von oberen vergrabenen Regionen des zweiten Leitfähigkeitstyps, die auf der unteren vergrabenen Region verteilt aufgebracht sind; eine Injektionssteuerregion des zweiten Leitfähigkeitstyps, die auf den oberen vergrabenen Regionen aufgebracht ist; und eine isolierte Gate-Struktur, die ein Flächenpotential der Injektionssteuerregion neben einer Seitenwand eines Grabens steuert, wobei der Graben eine streifenartige Form hat, die untere vergrabene Region einen ersten Streifen beinhaltet, der separat von dem Graben bereitgestellt ist, und die jeweiligen oberen vergrabenen Regionen in Intervallen auf dem ersten Streifen bereitgestellt sind.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung mit isoliertem Gate, die eine Graben-Gate-Struktur aufweist.
  • Beschreibung des Stands der Technik
  • Graben-Gate-MOSFETs, die aus einem Halbleiter mit großer Bandlücke wie Siliziumkarbid (SiC) hergestellt sind, haben ein Problem mit einem hohen elektrischen Feld, das dazu neigt, an einen an einem Boden eines Grabens bereitgestellten Gate-Isolierfilm angelegt zu werden, so dass es eine Beschädigung des Gate-Isolierfilms verursacht.
  • Um eine Intensität eines elektrischen Felds an einem Boden eines Grabens zu verringern, wird eine Struktur vorgeschlagen, die eine vergrabene Region vom p+-Typ, die unter dem Boden des Grabens bereitgestellt ist, eine vergrabene Region vom p+-Typ (untere vergrabene Region), die auf der gleichen horizontalen Ebene wie die vergrabene Region vom p+-Typ unter dem Boden des Grabens bereitgestellt ist, und eine vergrabene Region vom p+-Typ (obere vergrabene Region), die auf der unteren vergrabenen Region bereitgestellt ist, beinhaltet, wobei die untere vergrabene Region und die obere vergrabene Region unter einer Injektionssteuerregion in Kontakt mit der Seitenfläche des Grabens angeordnet sind. Eine solche Struktur kann ein Problem mit den Vorrichtungseigenschaften haben, die variieren können, wenn die untere vergrabene Region und die obere vergrabene Region voneinander verschoben sind als Folge des Herstellungsverfahrens. Eine Vergrößerung der Breite der unteren vergrabenen Region, um die Positionsverschiebung zwischen der unteren vergrabenen Region und der oberen vergrabenen Region zu verhindern, vergrößert jedoch zwangsläufig einen Zellabstand. WO 2016/002766 A1 offenbart ein Graben-Gate-MOSFET aus SiC, das eine untere vergrabenen Region (fünfte Region) und eine obere vergrabene Region (zweite Region), die auf der unteren vergrabenen Region bereitgestellt ist und eine geringere Breite als die untere vergrabene Region hat, beinhaltet. Die Breite der oberen vergrabenen Region (zweite Region) kann jedoch nicht auf mehr als eine minimale Verarbeitungsdimension reduziert werden.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Als Antwort auf das obige Problem stellt die vorliegende Erfindung eine Halbleitervorrichtung mit isoliertem Gate bereit, die in der Lage ist, eine Variation von Vorrichtungseigenschaften zu vermeiden, die durch eine Verschiebung zwischen einer unteren vergrabenen Region und einer oberen vergrabenen Region um einen Boden eines Grabens, die aus einem Herstellungsverfahren resultiert, verursacht wird, ohne einen Zellabstand zu vergrößern.
  • Ein Aspekt der vorliegenden Erfindung besteht in einer Halbleitervorrichtung mit isoliertem Gate, welche umfasst: eine Trägertransportschicht eines ersten Leitfähigkeitstyps aus einem Halbleitermaterial mit einer größeren Bandlücke als Silizium; eine untere vergrabene Region eines zweiten Leitfähigkeitstyps, die selektiv in einem oberen Abschnitt der Trägertransportschicht vergraben ist; eine Mehrzahl von oberen vergrabenen Regionen des zweiten Leitfähigkeitstyps, die auf der unteren vergrabenen Region verteilt aufgebracht sind und in dem oberen Abschnitt der Trägertransportschicht vergraben sind; eine Injektionssteuerregion des zweiten Leitfähigkeitstyps, die auf der Trägertransportschicht und den oberen vergrabenen Regionen aufgebracht ist; und eine isolierte Gate-Struktur, die einen Graben verwendet, der die Injektionssteuerregion zu einer oberen Fläche der unteren vergrabenen Region hin durchdringt, um ein Flächenpotential der Injektionssteuerregion neben einer Seitenwand des Grabens zu steuern, wobei der Graben eine streifenartige Form in einem planaren Muster hat, die untere vergrabene Region einen ersten Streifen beinhaltet, der separat von dem Graben in dem planaren Muster bereitgestellt ist, und die jeweiligen oberen vergrabenen Regionen in Intervallen auf dem ersten Streifen bereitgestellt sind.
  • Figurenliste
    • 1 ist eine Querschnittsansicht von Hauptkomponenten, die ein Beispiel einer integrierten Halbleiterschaltung gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 2 ist eine horizontale Querschnittsansicht, gesehen aus Richtung A-A' in 1;
    • 3 ist eine horizontale Querschnittsansicht, gesehen aus Richtung B-B' in 1;
    • 4 ist eine horizontale Querschnittsansicht, gesehen aus Richtung C-C' in 1;
    • 5 ist eine vertikale Querschnittsansicht, gesehen aus Richtung B-B' in 2 bis 4;
    • 6 ist eine horizontale Querschnittsansicht, die eine Halbleitervorrichtung mit isoliertem Gate gemäß einem Vergleichsbeispiel zeigt;
    • 7 ist eine vertikale Querschnittsansicht, gesehen aus Richtung A-A' in 6;
    • 8 ist eine vertikale Querschnittsansicht, in der eine Positionsverschiebung verursacht wird, gesehen aus Richtung A-A' in 6;
    • 9 ist eine horizontale Querschnittsansicht, in der eine Positionsverschiebung verursacht wird, gesehen aus Richtung B-B' in 1;
    • 10 ist eine Querschnittsansicht, die ein Herstellungsverfahren der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform darstellt;
    • 11 ist eine Querschnittsansicht, fortgesetzt von 10, die das Herstellungsverfahren der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform darstellt;
    • 12 ist eine Querschnittsansicht, fortgesetzt von 11, die das Herstellungsverfahren der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform darstellt;
    • 13A ist eine Querschnittsansicht, fortgesetzt von 12, die das Herstellungsverfahren der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform darstellt;
    • 13B ist eine Querschnittsansicht, gesehen aus Richtung A-A' in 13A;
    • 13C ist eine Querschnittsansicht, gesehen aus Richtung B-B' in 13A;
    • 14 ist eine Querschnittsansicht, fortgesetzt von 13A bis 13C, die das Herstellungsverfahren der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform darstellt;
    • 15A ist eine Querschnittsansicht, fortgesetzt von 14, die das Herstellungsverfahren der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform darstellt;
    • 15B ist eine Querschnittsansicht, gesehen aus Richtung A-A' in 15A;
    • 16A ist eine Querschnittsansicht, fortgesetzt von 15A und 15B, die das Herstellungsverfahren der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform darstellt;
    • 16B ist eine Querschnittsansicht, gesehen aus Richtung A-A' in 16A;
    • 17 ist eine Querschnittsansicht, fortgesetzt von 16A und 16B, die das Herstellungsverfahren der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform darstellt;
    • 18 ist eine Querschnittsansicht, fortgesetzt von 17, die das Herstellungsverfahren der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform darstellt;
    • 19 ist eine Querschnittsansicht, fortgesetzt von 18, die das Herstellungsverfahren der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform darstellt;
    • 20 ist eine Querschnittsansicht, fortgesetzt von 19, die das Herstellungsverfahren der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform darstellt;
    • 21 ist eine vergrößerte Draufsicht eines Abschnitts in 3;
    • 22 ist eine Draufsicht von Hauptkomponenten, die ein Beispiel einer integrierten Halbleiterschaltung gemäß einem ersten modifizierten Beispiel der Ausführungsform darstellt;
    • 23 ist eine vergrößerte Draufsicht eines Abschnitts in 22;
    • 24 ist eine Draufsicht von Hauptkomponenten, die ein weiteres Beispiel einer integrierten Halbleiterschaltung gemäß dem ersten modifizierten Beispiel der Ausführungsform darstellt;
    • 25 ist eine Draufsicht von Hauptkomponenten, die ein Beispiel einer integrierten Halbleiterschaltung gemäß einem zweiten modifizierten Beispiel der Ausführungsform darstellt;
    • 26 ist eine Draufsicht von Hauptkomponenten, die ein weiteres Beispiel einer integrierten Halbleiterschaltung gemäß dem zweiten modifizierten Beispiel der Ausführungsform darstellt; und
    • 27 ist eine Draufsicht von Hauptkomponenten, die ein Beispiel einer integrierten Halbleiterschaltung gemäß einem dritten modifizierten Beispiel der Ausführungsform darstellt.
  • DETAILLIERTE BESCHREIBUNG
  • Nachfolgend wird eine Ausführungsform gemäß der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen beschrieben. In den nachfolgenden Beschreibungen der Zeichnungen werden die gleichen oder ähnliche Elemente durch die gleichen oder ähnliche Bezugszeichen gekennzeichnet, und sich überschneidende Erklärungen werden im Folgenden nicht wiederholt. Es ist zu verstehen, dass die Zeichnungen schematisch dargestellt und nicht maßstabsgerecht gezeichnet sind. Die unten beschriebene Ausführungsform stellt eine Vorrichtung und ein Verfahren zur Veranschaulichung der technischen Ideen der vorliegenden Erfindung dar, die nicht auf die Strukturen oder Anordnungen der Elemente wie hierin beschrieben beschränkt werden sollen.
  • In der Beschreibung bedeutet eine „Trägerlieferregion“ der Halbleitervorrichtung mit isoliertem Gate eine Halbleiterregion, die Majoritätsträger als ein Hauptstrom liefert. Die Trägerlieferregion wird einer Halbleiterregion zugeordnet, die eine Source-Region in einem Metall-Isolator-Halbleiter-Feldeffekttransistor (Metal-Insulator-Semiconductor Field-Effect Transistor, MISFET) oder einem Metall-Isolator-Halbleiter-Static-Induction-Transistor (Metal-Insulator-Semiconductor Static Induction Transistor, MISSIT), eine Emitter-Region in einem Bipolartransistor mit isoliertem Gate (Insulated-Gate Bipolar Transistor, IGBT) und eine Anodenregion in einem MIS-Steuer-Static-Induction (SI)-Thyristor sein wird. Eine „Trägerempfangsregion“ bedeutet eine Halbleiterregion, die Majoritätsträger als ein Hauptstrom empfängt. Die Trägerempfangsregion wird einer Halbleiterregion zugeordnet, die die Drain-Region in dem MISFET oder dem MISSIT, die Kollektor-Region in dem IGBT und die Kathodenregion in dem MIS-Steuer-SI-Thyristor sein wird. Man beachte, dass es einen Fall gibt, in dem Minoritätsträger, die entgegengesetzte Ladungen zu Majoritätsträgern haben, von der Trägerempfangsregion in eine Halbleitervorrichtung wie das IGBT und den MIS-Steuer-SI-Thyristor, die einen bipolaren Betrieb durchführen, injiziert werden.
  • Ferner sind Definitionen von Richtungen, wie eine Oben-Unten-Richtung, in der folgenden Beschreibung lediglich Definitionen zum besseren Verständnis und sollen die technischen Ideen der vorliegenden Erfindung nicht beschränken. Wenn zum Beispiel der Gegenstand betrachtet wird, während er um 90° gedreht ist, wird der Gegenstand natürlich verstanden, indem die Oben-Unten-Richtung in die Rechts-Links-Richtung umgewandelt wird. Wenn der Gegenstand betrachtet wird, während er um 180° gedreht ist, wird der Gegenstand verstanden, indem die Oben-Unten-Richtung invertiert wird.
  • Ferner wird in der folgenden Beschreibung ein Fall veranschaulicht, in dem ein erster Leitfähigkeitstyp ein n-Typ und ein zweiter Leitfähigkeitstyp ein p-Typ ist. Die Beziehung der Leitfähigkeitstypen kann jedoch invertiert werden, um den ersten Leitfähigkeitstyp auf den p-Typ und den zweiten Leitfähigkeitstyp auf den n-Typ zu setzen. Ferner zeigt eine Halbleiterregion, die mit dem Symbol „n“ oder „p“ mit angehängtem „+“ bezeichnet wird, an, dass eine solche Halbleiterregion eine relativ hohe Störstellenkonzentration aufweist, im Vergleich zu einer Halbleiterregion, die mit dem Symbol „n“ oder „p“ ohne „+“ bezeichnet wird. Eine Halbleiterregion, die durch das Symbol „n“ oder „p“ mit angehängtem „-“ bezeichnet wird, zeigt an, dass eine solche Halbleiterregion eine relativ niedrige Störstellenkonzentration im Vergleich zu einer Halbleiterregion aufweist, die durch das Symbol „n“ oder „p“ ohne „-“ bezeichnet wird. Aber selbst wenn die Halbleiterregionen mit den gleichen Bezugszeichen „n“ und „n“ bezeichnet werden, wird nicht angezeigt, dass die Halbleiterregionen genau die gleiche Störstellenkonzentration haben.
  • (Ausführungsform)
  • < Halbleitervorrichtung mit isoliertem Gate>
  • Eine Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform der vorliegenden Erfindung ist unten mit einem MISFET dargestellt, das eine Trägertransportschicht (2, 3, 5) eines ersten Leitfähigkeitstyps (n-Typ) und eine Injektionssteuerregion (Basisregion) 7 eines zweiten Leitfähigkeitstyps (p-Typ), die auf der Trägertransportschicht (2, 3, 5) gestapelt ist, beinhaltet, wie in 1 und 5 dargestellt.
  • Die Trägertransportschicht (2, 3, 5) besteht aus einem Halbleitermaterial, wie zum Beispiel SiC, das eine größere Bandlücke als Silizium hat. Die Trägertransportschicht (2, 3, 5) beinhaltet eine Driftschicht 2 vom n--Typ, in der Majoritätsträger als ein Hauptstrom durch ein elektrisches Drift-Feld driften, und eine Trägerdiffusionsregion (3, 5) vom n-Typ, die auf der oberen Fläche (Vorderfläche) der Driftschicht 2 aufgebracht ist und es ermöglicht, dass die aus der Injektionssteuerregion 7 injizierten Majoritätsträger diffundiert und übertragen werden.
  • Die Driftschicht 2 besteht zum Beispiel aus einem SiC-Substrat. Die Driftschicht 2 hat eine Störstellenkonzentration, die zum Beispiel in einem Bereich von etwa 1 × 1014 cm-3 oder höher und 1 × 1016 cm-3 oder geringer eingestellt ist.
  • Die Trägerdiffusionsregion (3, 5) beinhaltet eine untere Stromaufweitungsschicht (untere CSL, Current Spreading Layer) 3 vom n-Typ, die auf der oberen Fläche der Driftschicht 2 bereitgestellt ist, und eine obere Stromaufweitungsschicht (obere CSL) 5, die auf der oberen Fläche der unteren Stromaufweitungsschicht 3 bereitgestellt ist. Die untere Stromaufweitungsschicht 3 und die obere Stromaufweitungsschicht 5 sind jeweils zum Beispiel eine epitaktisch gewachsene Schicht aus SiC. Die untere Stromaufweitungsschicht 3 und die obere Stromaufweitungsschicht 5 haben jeweils eine höhere Störstellenkonzentration als die Driftschicht 2, die zum Beispiel in einem Bereich von etwa 1 × 1016 cm-3 oder höher und 1 × 1018 cm-3 oder geringer eingestellt ist. Die Störstellenkonzentrationen der unteren Stromaufweitungsschicht 3 und der oberen Stromaufweitungsschicht 5 können entweder äquivalent oder verschieden voneinander sein.
  • Die Injektionssteuerungsregion 7 ist auf der oberen Fläche der oberen Stromaufweitungsschicht 5 aufgebracht. Die Menge der Majoritätsträger als ein Hauptstrom, die in die Trägerdiffusionsregion (3, 5) injiziert werden, wird durch die Injektionssteuerregion 7 gesteuert. Die Injektionssteuerregion 7 ist eine epitaktisch gewachsene Schicht aus zum Beispiel SiC. Die Störstellenkonzentration der Injektionssteuerregion 7 ist zum Beispiel in einem Bereich von etwa 1 × 1016 cm-3 oder höher und 1 × 1018 cm-3 oder geringer eingestellt.
  • Die Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform beinhaltet eine isolierte Gate-Struktur (11, 12), die einen Graben 10 verwendet, der die Injektionssteuerungsregion 7 durchdringt. Die isolierte Gate-Struktur (11, 12) steuert ein Flächenpotential der Injektionssteuerregion 7 neben der Seitenwand des Grabens 10. Die isolierte Gate-Struktur (11, 12) beinhaltet einen Gate-Isolierfilm 11, der auf den Boden und seitliche Flächen des Grabens 10 laminiert ist, und eine Gate-Elektrode 12, die über den Gate-Isolierfilm 11 in dem Graben 10 vergraben ist.
  • Beispiele für Filme, die als der Gate-Isolierfilm 11 verwendet werden, umfassen einen Siliziumoxid (SiO2)-Film, einen Siliziumoxynitrid (SiON)-Film, einen Strontiumoxid (SrO)-Film, einen Siliziumnitrid (Si3N4)-Film, einen Aluminiumoxid (Al2O3)-Film, einen Magnesiumoxid (MgO)-Film, einen Yttriumoxid (Y2O3)-Film, einen Hafniumoxid (HfO2)-Film, einen Zirkoniumoxid (ZrO2)-Film, einen Tantaloxid (Ta2O5)-Film, einen Wismutoxid (Bi2O3)-Film und einen Verbundfilm, der zwei oder mehr dieser Filme übereinander gestapelt beinhaltet.
  • Die Gate-Elektrode 12 kann eine Polysiliziumschicht (dotierte Polysiliziumschicht) sein, in die Störstellen-Ionen vom p-Typ wie Bor (B) oder Störstellen-Ionen vom n-Typ wie Phosphor (P) in einer hohen Konzentration dotiert sind, oder kann aus einem Refraktärmetall bestehen. Während 1 einen Fall darstellt, in dem die obere Fläche der Gate-Elektrode 12 in der horizontalen Ebene mit der Öffnung des Grabens 10 übereinstimmt, kann sich die Gate-Elektrode 12 über den Gate-Isolierfilm 11 bis zu der oberen Fläche einer Trägerlieferregion 9 erstrecken.
  • Die Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform beinhaltet eine untere vergrabenen Region 4 des zweiten Leitfähigkeitstyps (p-Typ), die selektiv in einem oberen Abschnitt der Trägertransportschicht (2, 3, 5) vergraben ist, und eine Mehrzahl von oberen vergrabenen Regionen 6a und 6b des p-Typs, die auf der unteren vergrabenen Region 4 verteilt aufgebracht sind und selektiv in dem oberen Abschnitt der Trägertransportschicht (2, 3, 5) vergraben sind.
  • Die untere vergrabene Region 4 ist auf der unteren Stromaufweitungsschicht 3 bereitgestellt und beinhaltet mindestens eine von dem Graben 10 getrennte Position. Die untere vergrabene Region 4 weist eine höhere Störstellenkonzentration als die Injektionssteuerungsregion 7 auf, die zum Beispiel in einem Bereich von etwa 5 × 1017 cm-3 oder höher und 2 × 1019 cm-3 oder geringer eingestellt ist. Die untere vergrabene Region 4 hat eine Funktion, den Gate-Isolierfilm 11 an dem Bodenabschnitt des Grabens 10 bei einer Sperrvorspannung gegen eine hohe Spannung zu schützen.
  • Die oberen vergrabenen Regionen 6a und 6b sind in einer Region unter der Injektionssteuerregion 7 aufgebracht und sind von dem Graben 10 getrennt. Die Störstellenkonzentration der oberen vergrabenen Regionen 6a und 6b kann entweder äquivalent zu oder verschieden von der Störstellenkonzentration der unteren vergrabenen Region 4 sein. Die Störstellenkonzentration der oberen vergrabenen Regionen 6a und 6b ist zum Beispiel in einem Bereich von etwa 1 × 1018 cm-3 oder höher und 1 × 1019 cm-3 oder geringer eingestellt.
  • Die Trägerlieferregion (Source-Region) 9 des ersten Leitfähigkeitstyps (n+-Typ) und Basiskontaktregionen 8a und 8b des zweiten Leitfähigkeitstyps (p+-Typ) sind jeweils selektiv auf der Injektionssteuerregion 7 aufgebracht. Die Trägerlieferregion 9 befindet sich über der oberen Stromaufweitungsschicht 5. Die Trägerlieferregion 9 hat eine höhere Störstellenkonzentration als die Driftschicht 2, die zum Beispiel in einem Bereich von etwa 1 × 1018 cm-3 oder höher und 1 × 1021 cm-3 oder geringer eingestellt ist.
  • Die Basiskontaktregionen 8a und 8b stehen in Kontakt mit der Trägerlieferregion 9 und befinden sich über den oberen vergrabenen Regionen 6a und 6b. Die Basiskontaktregionen 8a und 8b haben eine höhere Störstellenkonzentration als die Injektionssteuerregion 7, die zum Beispiel in einem Bereich von etwa 1 × 1020 cm-3 oder höher und 5 × 1020 cm-3 oder geringer eingestellt ist.
  • Der Graben 10 dringt in die obere Fläche der Trägerlieferregion 9 durch die Injektionssteuerungsregion 7 in Richtung der oberen Fläche der unteren vergrabenen Region 4 ein. Der Graben 10 hat eine Tiefe, die in einem Bereich von etwa 1 Mikrometer oder mehr und 2 Mikrometer oder weniger eingestellt ist, eine Breite, die in einem Bereich von etwa 0,3 Mikrometer oder mehr und 1 Mikrometer oder weniger eingestellt ist, und einen Abstand, der in einem Bereich von etwa 1 Mikrometer oder mehr und 5 Mikrometer oder weniger eingestellt ist. Während 1 den Fall darstellt, in dem der Graben 10 die obere Stromaufweitungsschicht 5 durchdringt, so dass der Bodenabschnitt des Grabens 10 mit der unteren vergrabenen Region 4 in Kontakt steht, durchdringt der Graben 10 nicht notwendigerweise die obere Stromaufweitungsschicht 5. Zum Beispiel kann der Bodenabschnitt des Grabens 10 der oberen Fläche der unteren vergrabenen Region 4 über die obere Stromaufweitungsschicht 5 gegenüberliegen, die so dünn wie eine Debye-Länge auf der unteren vergrabenen Region 4 verbleibt. Der Bodenabschnitt des Grabens 10 muss nämlich nur mit der unteren vergrabenen Region 4 in Kontakt stehen oder über die Trägertransportschicht (2, 3, 5) in der Größenordnung der Debye-Länge nahe an der unteren vergrabenen Region 4 liegen.
  • Eine erste Hauptelektrode (Source-Elektrode) 14 ist über einen Zwischenschicht-Isolierfilm 13 auf der Gate-Elektrode 12 aufgebracht. Der Zwischenschicht-Isolierfilm 13 kann ein undotierter Siliziumoxid (SiO2)-Film ohne Phosphor (P) oder Bor (B) sein, was als ein undotiertes Silikatglas (Non-Doped Silicate, NSG) bezeichnet wird. Weitere Beispiele für Filme, die als der Zwischenschicht-Isolierfilm 13 verwendet werden, beinhalten einen Phosphosilikatglas (PSG)-Film, einen Borosilikatglas (BSG)-Film, einen Borphosphosilikatglas (BPSG)-Film und einen Siliziumnitrid (Si3N4)-Film. Der Zwischenschicht-Isolierfilm 13 kann auch ein gestapelter Film sein, der die obigen Filme beinhaltet.
  • Die erste Hauptelektrode (Source-Elektrode) 14 steht in Kontakt mit der Trägerlieferregion 9 und den Basiskontaktregionen 8a und 8b. Die erste Hauptelektrode 14 ist separat von einer Gate-Flächenelektrode (nicht dargestellt) bereitgestellt, die sich auf der Rückseite des Blatts der Zeichnung befindet. Beispiele für ein Material, das für die erste Hauptelektrode 14 und die Gate-Flächenelektrode verwendet wird, umfassen Aluminium (Al) und eine Al-Si-Legierung. Unter der ersten Hauptelektrode 14 können eine Source-Kontaktschicht, die Nickelsilizid (NiSix) beinhaltet, und eine Sperrmetallschicht, die Titannitrid (TiN) beinhaltet, bereitgestellt sein.
  • Eine Trägerempfangsregion (Drain-Region) 1 vom n+-Typ ist auf der Bodenfläche der Driftschicht 2 aufgebracht. Die Trägerempfangsregion 1 ist so ausgebildet, dass zum Beispiel Störstellen-Ionen vom n-Typ in einem unteren Abschnitt der Driftschicht 2 implantiert sind. Die Trägerempfangsregion 1 hat eine höhere Störstellenkonzentration als die Driftschicht 2, die zum Beispiel in einem Bereich von etwa 1 × 1017 cm-3 oder höher und 1 × 1020 cm-3 oder geringer eingestellt ist.
  • Eine zweite Hauptelektrode (Drain-Elektrode) 15 ist auf der Bodenfläche der Trägerempfangsregion 1 aufgebracht. Die zweite Hauptelektrode 15 kann ein einzelner Film aus Gold (Au) oder ein metallischer Film, in dem Aluminium (Al), Nickel (Ni) und Au in dieser Reihenfolge gestapelt sind, sein. Ein metallischer Film wie zum Beispiel Molybdän (Mo) oder Wolfram (W) oder eine Legierungsschicht, die Nickel (Ni) und Titan (Ti) beinhaltet, die gestapelt sind, um mit SiC zu reagieren, kann zwischen dem Trägerempfangsregion 1 und der zweiten Hauptelektrode 15 bereitgestellt sein.
  • 1 stellt zur Veranschaulichung eine Einheitsstruktur dar, die zwei Inversionskanäle auf beiden Seiten des Grabens 10 beinhaltet. Die Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform kann tatsächlich eine Mehrkanalstruktur haben, bei der die mehreren in 1 dargestellten Einheitsstrukturen kontinuierlich angeordnet sind, um eine Leistungshalbleitervorrichtung (Leistungsvorrichtung) zu implementieren, um eine größere Strommenge zu führen.
  • 2 ist eine horizontale Querschnittsansicht (planares Layout), gesehen aus Richtung A-A' in 1, welche die untere vergrabene Region 4 im horizontalen Querschnitt dargestellt. 3 ist eine horizontale Querschnittsansicht (planares Layout), gesehen aus Richtung B-B' in 1, welche die obere Stromaufweitungsschicht 5 und die oberen vergrabenen Regionen 6a und 6b im horizontalen Querschnitt darstellt. 4 ist eine horizontale Querschnittsansicht (planares Layout), gesehen aus Richtung C-C' in 1, welche die Trägerlieferregion 9 und die Basiskontaktregionen 8a und 8b im horizontalen Querschnitt darstellt. Die aus Richtung A-A' in 2 bis 4 gesehenen vertikalen Querschnittsansichten entsprechen der Querschnittsansicht von 1.
  • Wenn die Halbleitervorrichtung mit isoliertem Gate die Mehrkanalstruktur hat, hat die untere vergrabene Region 4 eine Matrixform in einem planaren Muster, das eine Mehrzahl von ersten Streifen 41, die sich in der orthogonalen Richtung separat von dem Graben 10 erstrecken, eine Mehrzahl von dritten Streifen 43, die sich in der orthogonalen Richtung unter dem Graben 10 erstrecken, und eine Mehrzahl von zweiten Streifen 42, die sich in der lateralen Richtung erstrecken und die ersten Streifen 41 und die dritten Streifen 43, die sich in der orthogonalen Richtung erstrecken, verbinden, beinhaltet, wie in 2 dargestellt. Der obere Abschnitt der unteren Stromaufweitungsschicht 3 erscheint an jedem Fensterabschnitt der unteren vergrabenen Region 4 in einer rechteckigen Form in einem planaren Muster. Das planare Muster des oberen Abschnitts der unteren Stromaufweitungsschicht 3 beinhaltet die mehreren rechteckigen Formen, die abwechselnd und kontinuierlich in der orthogonalen Richtung und in der lateralen Richtung angeordnet sind, um die Mehrkanalstruktur zu haben. Die untere vergrabene Region 4 hat nicht notwendigerweise die Matrixform und kann jede Anordnung haben, wenn die zweiten Streifen 42 die ersten Streifen 41 und die dritten Streifen 43 verbinden. Die zweiten Streifen 42 und die dritten Streifen 43 sind nicht notwendigerweise bereitgestellt, wenn die Dicke des Gate-Isolierfilms 11 an dem Bodenabschnitt des Grabens 10 im Vergleich zu der Dicke an der Seitenwand des Grabens 10 erhöht ist, um den Gate-Isolierfilm 11 an dem Bodenabschnitt gegen einen dielektrischen Durchschlag zu schützen.
  • Eine Breite W1 jedes orthogonalen ersten Streifens 41 und eine Breite W2 jedes lateralen zweiten Streifens 42 in der unteren vergrabenen Region 4 können entweder gleich oder verschieden voneinander sein. Ein Zwischenraum S1 zwischen dem orthogonalen ersten Streifen 41 und dem orthogonalen dritten Streifen 43, die benachbart sind, und ein Zwischenraum S2 zwischen den benachbarten zwei lateralen zweiten Streifen 42 in der unteren vergrabenen Region 4 können entweder gleich oder verschieden voneinander sein. Ein Verhältnis der Breite W2 jedes lateralen zweiten Streifens 42 zu dem Zwischenraum S2 zwischen den benachbarten zwei lateralen zweiten Streifen 42 in der unteren vergrabenen Region 4 ist in einem Bereich von etwa 1:10 bis 50 eingestellt oder kann in einem Bereich von etwa 1:1 bis 10 eingestellt sein.
  • Der Graben 10 hat eine streifenartige Form, die sich in der orthogonalen Richtung in einem planaren Muster in 3 erstreckt. Die jeweiligen oberen vergrabenen Regionen 6a, 6b, 6c, 6d, 6e und 6f sind auf beiden Seiten des Grabens 10 in Intervallen in der orthogonalen Richtung in dem planaren Muster in 3 angeordnet. Die oberen vergrabenen Regionen 6a bis 6f haben jeweils eine rechteckige Form in dem planaren Muster. Das planare Muster und die Größe der jeweiligen vergrabenen Regionen 6a bis 6f können geeignet bestimmt werden.
  • 3 stellt das planare Muster der oberen vergrabenen Regionen 6a bis 6f und die obere Stromaufweitungsschicht 5 dar. 3 stellt auch schematisch das planare Muster der unteren vergrabenen Region 4 dar, angezeigt durch die gestrichelten Linien, die sich unter den oberen vergrabenen Regionen 6a bis 6f und der oberen Stromaufweitungsschicht 5 befindet. Die untere vergrabene Region 4 hat eine Topologie in der Matrixform in dem planaren Muster, einschließlich der ersten Streifen 41, die sich in der orthogonaler Richtung separat von dem Graben 10 erstrecken, der dritten Streifen 43, die sich in der orthogonalen Richtung unter dem Graben 10 erstrecken, und der zweiten Streifen 42, die sich in der lateraler Richtung erstrecken. Die oberen vergrabenen Regionen 6a bis 6f sind separat von dem Graben 10 in Intervallen auf den orthogonalen ersten Streifen 41 in der unteren vergrabenen Region 4 in dem planaren Muster angeordnet. Die jeweiligen oberen vergrabenen Regionen 6a bis 6f befinden sich an den Schnittpunkten der orthogonalen ersten Streifen 41 und der lateralen zweiten Streifen 42 in der unteren vergrabenen Region 4 in dem planaren Muster.
  • Die Basiskontaktregionen 8a, 8b, 8c, 8d, 8e und 8f und die Trägerlieferregion 9, die in 4 dargestellt sind, befinden sich alle in der gleichen horizontalen Ebene in der Querschnittsstruktur von 1. Die Basiskontaktregionen 8a bis 8f sind auf beiden Seiten des Grabens 10 in Intervallen in der orthogonalen Richtung in einem planaren Muster in 4 angeordnet. 4 stellt auch schematisch das planare Muster der unteren vergrabenen Region 4 dar, angezeigt durch die gestrichelten Linien, die sich unter den Basiskontaktregionen 8a bis 8f befindet. Die Basiskontaktregionen 8a bis 8f befinden sich über den ersten Streifen 41. Die Basiskontaktregionen 8a bis 8f sind vorzugsweise zumindest teilweise auf den entsprechenden oberen vergrabenen Regionen 6a bis 6f bereitgestellt.
  • Die aus Richtung B-B' in 2 bis 4 gesehenen vertikalen Querschnittsansichten entsprechen der Querschnittsansicht von 5. Wie in 5 dargestellt, steht die obere Fläche der unteren Stromaufweitungsschicht 3 in Kontakt mit der oberen Stromaufweitungsschicht 5 durch die Lücken zwischen den ersten Streifen 41 und den dritten Streifen 43 in der unteren vergrabenen Region 4, die sich in der Richtung senkrecht zum Blatt der Zeichnung erstreckt.
  • Die Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform, wie in 1 bis 5 dargestellt, arbeitet als eine n-Kanal-Vorrichtung. Die n-Kanal-Halbleitervorrichtung mit isoliertem Gate legt eine positive Spannung an die zweite Hauptelektrode 15 an und legt eine positive Spannung eines Schwellenwerts oder größer an die Gate-Elektrode 12 an, um Inversionskanäle in der Injektionssteuerregion 7 in Richtung der Gate-Elektrode 12 zu bilden. Das Flächenpotential der Injektionssteuerregion 7 neben der Seitenwand des Grabens 10 wird durch die isolierte Gate-Struktur (11, 12) gesteuert, um die Inversionskanäle zu bilden, und Majoritätsträger als ein Hauptstrom werden dann über die Trägerdiffusionsregion (3, 5) in die Driftschicht 2 injiziert, um in einem An-Zustand zu sein. Die injizierten Majoritätsträger werden in der Trägerempfangsregion 1 über die Trägerdiffusionsregion (3, 5) und die Driftschicht 2 empfangen. In dem An-Zustand, wenn die Majoritätsträger Elektronen sind, fließt der Hauptstrom von der zweiten Hauptelektrode 15 zu der ersten Hauptelektrode 14 über die Trägerempfangsregion 1, die Driftschicht 2, die Trägerdiffusionsregion (3, 5), die Inversionskanäle in der Injektionssteuerregion 7 und die Trägerlieferregion 9.
  • Wenn die an die Gate-Elektrode 12 angelegte Spannung kleiner als der Schwellenwert ist, werden keine Inversionskanäle in der Injektionssteuerregion 7 gebildet, um die Höhe der Potentialbarriere in Bezug auf die Majoritätsträger als der Hauptstrom zu erhöhen, was zu dem Aus-Zustand führt. Der Hauptstrom hört somit auf, von der zweiten Hauptelektrode 15 zu der ersten Hauptelektrode 14 zu fließen.
  • <Vergleichsbeispiel>>
  • Im Folgenden wird eine Halbleitervorrichtung mit isoliertem Gate eines Vergleichsbeispiels beschrieben. 6 ist eine horizontale Querschnittsansicht der Halbleitervorrichtung mit isoliertem Gate gemäß dem Vergleichsbeispiel, die der in 3 dargestellten horizontalen Querschnittsansicht der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform entspricht. 7 ist eine aus Richtung A-A' in 6 gesehene vertikale Querschnittsansicht.
  • Die in 6 und 7 dargestellte Halbleitervorrichtung mit isoliertem Gate gemäß dem Vergleichsbeispiel unterscheidet sich von der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform dadurch, dass sie obere vergrabene Regionen 6x und 6y beinhaltet, die eine streifenartigen Form in einem planaren Muster haben, das sich auf den ersten Streifen 41 erstreckt, die sich in der orthogonalen Richtung in der unteren vergrabenen Region 4 erstrecken. Die anderen Elemente in der Halbleitervorrichtung mit isoliertem Gate gemäß dem Vergleichsbeispiel sind die gleichen wie die in der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform.
  • Die Halbleitervorrichtung mit isoliertem Gate gemäß dem Vergleichsbeispiel hat ein Problem einer Positionsverschiebung von Maskenmustern zwischen der unteren vergrabenen Region 4 und den oberen vergrabenen Regionen 6x und 6y in einem Photolithographieschritt, wie in 8 dargestellt. Die Positionsverschiebung verringert eine Breite (JFET-Breite) an einer Position, an der die obere Stromaufweitungsschicht 5, die zwischen den oberen vergrabenen Regionen 6x und 6y bereitgestellt ist, mit der unteren Stromaufweitungsschicht 3, die zwischen den Streifen der unteren vergrabenen Region 4 bereitgestellt ist, überlappt, um so einen An-Widerstand zu erhöhen, was eine Variation der Vorrichtungseigenschaften verursacht. Die Breite der unteren vergrabenen Region 4 könnte erhöht werden, um einen Einfluss der Positionsverschiebung zwischen der unteren vergrabenen Region 4 und den oberen vergrabenen Regionen 6x und 6y zu vermeiden. Die Vergrößerung der Breite der unteren vergrabenen Region 4 erhöht jedoch den Zellabstand, was in einer Erhöhung des An-Widerstands resultiert. Darüber hinaus kann die Breite der jeweiligen oberen vergrabenen Regionen 6x und 6y nicht auf mehr als eine minimale Verarbeitungsdimension reduziert werden.
  • Im Gegensatz dazu beinhaltet die Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform die oberen vergrabenen Regionen 6a bis 6f, die in Intervallen in der orthogonalen Richtung in dem planaren Muster auf den orthogonalen ersten Streifen 41 der unteren vergrabenen Region 4 angeordnet sind, wie in den Zeichnungen, wie zum Beispiel 3, dargestellt. Die JFET-Breite nimmt in der Region, in der die oberen vergrabenen Regionen 6a bis 6f nicht bereitgestellt sind, nicht ab, wenn die untere vergrabene Region 4 und die oberen vergrabenen Regionen 6a bis 6f in der lateralen Richtung gegeneinander verschoben sind, wie in 9 dargestellt, so dass eine Erhöhung des An-Widerstands verhindert wird. Dies kann den Einfluss auf die Vorrichtungseigenschaften, der aus der Positionsverschiebung zwischen der unteren vergrabenen Region 4 und den oberen vergrabenen Regionen 6a bis 6f resultiert, reduzieren, ohne dass der Zellabstand erhöht wird.
  • Gemäß der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform befinden sich die oberen vergrabenen Regionen 6a bis 6f an den Schnittpunkten der orthogonalen ersten Streifen 41 und der lateralen zweiten Streifen 42 in der unteren vergrabenen Region 4 in dem planaren Muster. Die JFET-Breite nimmt daher auch in der Region, in der die oberen vergrabenen Regionen 6a bis 6f bereitgestellt sind, nicht ab, wenn die untere vergrabene Region 4 und die oberen vergrabenen Regionen 6a bis 6f, wie in 9 dargestellt, in der lateralen Richtung gegeneinander verschoben sind, so dass eine Erhöhung des An-Widerstands verhindert wird. Dies kann den Einfluss auf die Vorrichtungseigenschaften, der aus der Positionsverschiebung zwischen der unteren vergrabenen Region 4 und den oberen vergrabenen Regionen 6a bis 6f resultiert, im Vergleich zu dem Fall verringern, in dem die oberen vergrabenen Regionen 6a bis 6f an anderen Positionen statt an den Schnittpunkten der orthogonalen ersten Streifen 41 und der lateralen zweiten Streifen 42 in der unteren vergrabenen Region 4 in dem planaren Muster bereitgestellt sind.
  • Die Anordnung der oberen vergrabenen Regionen 6a bis 6f in Intervallen in der orthogonalen Richtung in dem planaren Muster verringert die Gesamtfläche der oberen vergrabenen Regionen 6a bis 6f im Vergleich zu den oberen vergrabenen Regionen 6x und 6y in der Halbleitervorrichtung mit isoliertem Gate gemäß dem Vergleichsbeispiel. Die Verringerung der Fläche erhöht die Spannung Vf in der Durchlassrichtung in der eingebauten Diode (Körperdiode), die durch den pn-Übergang zwischen der unteren vergrabenen Region 4 und den oberen vergrabenen Regionen 6a bis 6f und der unteren Stromaufweitungsschicht 3 implementiert wird, um Schäden zu vermeiden. Anpassen der Störstellenkonzentrationen in der unteren vergrabenen Region 4 und den oberen vergrabenen Regionen 6a bis 6f kann die Spannung Vf in der Durchlassrichtung in der eingebauten Diode regeln. Zum Beispiel kann eine Erhöhung der Störstellenkonzentrationen in der unteren vergrabenen Region 4 und den oberen vergrabenen Regionen 6a bis 6f die Spannung Vf in der Durchlassrichtung in der eingebauten Diode um den in Verbindung mit der Verringerung der Fläche der oberen vergrabenen Regionen 6a bis 6f erhöhten Betrag verringern.
  • <Herstellungsverfahren für Halbleitervorrichtung mit isoliertem Gate>
  • Ein Beispiel für ein Verfahren zur Herstellung der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform wird unten anhand eines Falls eines Graben-Gate-MISFETs unter Bezugnahme auf 10 bis 19 dargestellt, wobei der Fokus auf dem in 5 dargestellten Querschnitt der Halbleitervorrichtung mit isoliertem Gate liegt. Es soll verstanden werden, dass das unten beschriebene Herstellungsverfahren des Graben-Gate-MISFETs ein Beispiel ist und die Ausführungsform der vorliegenden Erfindung verschiedene andere Verfahren als das folgende Verfahren implementieren kann, einschließlich modifizierter Beispiele innerhalb des Umfangs der Erfindung, die durch die folgenden beigefügten Ansprüche definiert wird. Zum Beispiel kann ein in dem folgenden Beispiel verwendetes Halbleitersubstrat vom n--Typ durch ein Halbleitersubstrat vom n+-Typ ersetzt werden, das mit einem epitaktisch gewachsenen Film vom n--Typ versehen ist.
  • Zunächst wird ein Halbleitersubstrat (SiC-Substrat) vom n--Typ vorbereitet. Das SiC-Substrat ist ein 4H-SiC-Substrat mit einem Off-Axis-Winkel von vier Grad auf der oberen Fläche des SiC-Substrats. Unter Verwendung des SiC-Substrats als die Driftschicht 2 wird die untere Stromaufweitungsschicht 3 vom n-Typ epitaktisch auf der oberen Fläche der Driftschicht 2 aufgewachsen, wie in 10 dargestellt. Die untere Stromaufweitungsschicht 3 kann durch Ionenimplantation in die obere Fläche der Driftschicht 2 und Annealing gebildet werden.
  • Als nächstes wird ein Photoresistfilm auf die obere Fläche der unteren Stromaufweitungsschicht 3 aufgetragen und durch Photolithographie abgegrenzt. Unter Verwendung des abgegrenzten Photoresistfilms als eine Maske zum Ätzen wird der obere Abschnitt der unteren Stromaufweitungsschicht 3 teilweise und selektiv durch Trockenätzen, wie zum Beispiel reaktives Ionenätzen (Reactive Ion Etching, RIE), entfernt, um eine Ausrichtungsmarkierung (nicht dargestellt) mit zum Beispiel einer rechteckigen Form zu bilden. Die Ausrichtungsmarkierung wird beispielsweise auf einer Ritzlinie oder einem Umfang der Vorrichtung gebildet und wird zur Positionierung bei einer Belichtung in dem unten beschriebenen Photolithographieschritt verwendet. Der Photoresistfilm wird nach der Bildung der Ausrichtungsmarkierung entfernt. Die Ätzmaske für die Ausrichtungsmarkierung kann ein SiO2-Film sein.
  • Als nächstes wird ein SiO2-Film auf die obere Fläche der unteren Stromaufweitungsschicht 3 laminiert, und ein weiterer Photoresistfilm wird ferner auf den SiO2-Film aufgetragen. Der Photoresistfilm wird durch Photolithographie abgegrenzt, einschließlich der Belichtung und Entwicklung unter Verwendung der Ausrichtungsmarkierung. Der SiO2-Film wird unter Verwendung des abgegrenzten Photoresistfilms als eine Maske geätzt. Anschließend wird der Photoresistfilm entfernt. Unter Verwendung des abgegrenzten SiO2-Films eine als eine Maske zur Ionenimplantation werden Störstellen-Ionen vom p-Typ wie Al in die obere Fläche der unteren Stromaufweitungsschicht 3 implantiert. Die Maske zur Ionenimplantation wird dann entfernt, und die Störstellen-Ionen vom p-Typ werden durch Annealing aktiviert, um selektiv die untere vergrabenen Region 4 vom p+-Typs in dem oberen Abschnitt der unteren Stromaufweitungsschicht 3 zu bilden, wie in 11 dargestellt.
  • Als nächstes wird die obere Stromaufweitungsschicht 5 vom n-Typ epitaktisch auf der oberen Fläche des unteren vergrabenen Region 4 aufgewachsen, um die Trägerdiffusionsregion (3, 5) zu bilden, die die untere Stromaufweitungsschicht 3 und die obere Stromaufweitungsschicht 5 für die Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform beinhaltet, wie in 12 dargestellt.
  • Als nächstes wird ein SiO2-Film auf die obere Fläche der oberen Stromaufweitungsschicht 5 laminiert, und auf den SiO2-Film wird ein Photoresistfilm aufgetragen. Der Photoresistfilm wird durch Photolithographie einschließlich der Belichtung und Entwicklung unter Verwendung der Ausrichtungsmarkierung abgegrenzt. Unter Verwendung des abgegrenzten Photoresistfilms als eine Maske wird der SiO2-Film geätzt, um abgegrenzt zu werden. Anschließend wird der Photoresistfilm entfernt. Dieser Photolithographieschritt liest die Position der Ausrichtungsmarkierung, die auf der oberen Fläche der unteren Stromaufweitungsschicht 3 gebildet wird, mit einer Belichtungsvorrichtung wie einem Stepper aus, um die Maskenmuster der unteren vergrabenen Region 4 und der oberen vergrabenen Regionen 6a und 6b zu positionieren. Unter Verwendung des abgegrenzten SiO2-Films als eine Maske zur Ionenimplantation werden Störstellen-Ionen vom p-Typ wie Al implantiert. Die Maske zur Ionenimplantation wird dann entfernt, und die Störstellen-Ionen vom p-Typ werden durch Annealing aktiviert, um selektiv die oberen vergrabenen Regionen 6a und 6b vom p+-Typ in dem oberen Abschnitt der oberen Stromaufweitungsschicht 5 zu bilden, wie in 13A bis 13C dargestellt. Die Positionsverschiebung zwischen dem Muster der unteren vergrabenen Region 4 und dem Muster der oberen vergrabenen Regionen 6a und 6b kann unabhängig von der Verwendung der Ausrichtungsmarkierung verursacht werden, abgeleitet von dem Off-Axis-Winkel auf der oberen Fläche des SiC-Substrats oder abhängig von der Leistung der Belichtungsvorrichtung.
  • Als nächstes wird die Injektionssteuerregion 7 vom p-Typ epitaktisch auf der oberen Fläche der oberen Stromaufweitungsschicht 5, die die Trägerdiffusionsregion (3, 5) bildet, aufgewachsen, wie in 14 dargestellt.
  • Als nächstes wird ein SiO2-Film auf die obere Fläche der Injektionssteuerungsregion 7 laminiert, und ein ferner auf den SiO2-Film aufgetragener Photoresistfilm wird durch Photolithographie abgegrenzt. Unter Verwendung des abgegrenzten Photoresistfilms als eine Maske wird der SiO2-Film geätzt, um abgegrenzt zu werden. Anschließend wird der Photoresistfilm entfernt. Unter Verwendung des abgegrenzten SiO2-Films als eine Maske zur Ionenimplantation werden Störstellen-Ionen vom n-Typ wie Stickstoff (N) implantiert. Die Maske zur Ionenimplantation wird dann entfernt, und die Störstellen-Ionen vom n-Typ werden durch Annealing aktiviert, um selektiv die Trägerlieferregion 9 vom n+-Typ in dem oberen Abschnitt der Injektionssteuerregion 7 zu bilden, wie in 15A und 15B dargestellt.
  • Als nächstes wird ein SiO2-Film auf die obere Fläche der Injektionssteuerungsregion 7 laminiert, und ein ferner auf den SiO2-Film aufgetragener Photoresistfilm wird durch Photolithographie abgegrenzt. Unter Verwendung des abgegrenzten Photoresistfilms als eine Maske wird der SiO2-Film geätzt, um abgegrenzt zu werden. Anschließend wird der Photoresistfilm entfernt. Unter Verwendung des abgegrenzten SiO2-Films als eine Maske zur Ionenimplantation werden Störstellen-Ionen vom p-Typ, wie zum Beispiel Al, implantiert. Die Maske zur Ionenimplantation wird dann entfernt, und die Störstellen-Ionen vom p-Typ werden durch Annealing aktiviert, um selektiv die Basiskontaktregionen 8a bis 8f vom p+-Typs in dem oberen Abschnitt der Injektionssteuerregion 7 zu bilden, wie in 16A und 16B dargestellt.
  • Während die obige Methode für den Fall dargestellt ist, in dem das Annealing jedes Mal durchgeführt wird, wenn die Ionenimplantation durchgeführt wird, um die untere vergrabene Region 4, die oberen vergrabenen Regionen 6a bis 6f, die Trägerlieferregion 9 und die Basiskontaktregionen 8a bis 8f zu bilden, wird das Annealing nicht notwendigerweise jedes Mal durchgeführt, wenn die Ionenimplantation durchgeführt wird. Zum Beispiel kann ein einziger Annealing-Schritt durchgeführt werden, um die jeweiligen Ionen-Implantationsregionen gemeinsam zu aktivieren, nachdem die gesamte Ionenimplantation zur Bildung der unteren vergrabenen Region 4, der oberen vergrabenen Regionen 6a bis 6f, der Trägerlieferregion 9 und der Basiskontaktregionen 8a bis 8f abgeschlossen ist.
  • Als nächstes wird ein Oxidfilm 21 auf den oberen Flächen der Trägerlieferregion 9 und den Basiskontaktregionen 8a bis 8f aufgebracht. Ein Photoresistfilm wird auf den Oxidfilm 21 aufgetragen und durch Photolithographie abgegrenzt. Unter Verwendung des abgegrenzten Photoresistfilms als eine Maske zum Ätzen wird der Oxidfilm 21 durch Trockenätzen, zum Beispiel RIE, abgegrenzt. Der Photoresistfilm wird dann entfernt. Unter Verwendung des Oxidfilms 21 als eine Maske zum Ätzen wird der Graben 10 selektiv durch Trockenätzen, zum Beispiel RIE, gebildet, so dass er die Trägerlieferregion 9 und den Injektionssteuerregion 7 durchdringt, wie in 17 dargestellt. Der Oxidfilm 21 wird dann entfernt.
  • Als nächstes wird der Gate-Isolierfilm 11, zum Beispiel ein SiO2-Film, auf den Boden und seitliche Flächen des Grabens 10 und obere Flächen der Trägerlieferregion 9 und die Basiskontaktregionen 8a bis 8f vom p+-Typ durch thermische Oxidation oder chemische Gasphasenabscheidung (Chemical Vapor Deposition, CVD) laminiert. Eine Polysiliziumschicht (dotierte Polysiliziumschicht), in die Störstellen-Ionen vom p-Typ, wie zum Beispiel Al, in einer hohen Konzentration dotiert sind, wird unter Verwendung von Dotierungsgas aufgebracht, um den Graben 10 zu füllen. Die dotierte Polysiliziumschicht wird teilweise und selektiv durch Photolithographie und Trockenätzen entfernt, um das Muster der Gate-Elektrode 12 aus der dotierten Polysiliziumschicht zu bilden, wie in 18 dargestellt. Somit wird die isolierte Gate-Struktur (11, 12) einschließlich der Gate-Elektrode 12 und des Gate-Isolierfilms 11 gebildet.
  • Als nächstes wird der Zwischenschicht-Isolierfilm 13 auf der oberen Fläche der isolierten Gate-Struktur (11, 12) durch ein Abscheidungsverfahren wie CVD aufgebracht. Der Zwischenschicht-Isolierfilm 13 wird dann teilweise und selektiv durch Photolithographie und Trockenätzen entfernt, wie in 19 dargestellt. Die Hauptelektrodenkontaktlöcher sind somit offen in dem Zwischenschicht-Isolierfilm 13. Obwohl nicht dargestellt, sind die Gate-Kontaktlöcher auch offen in dem Zwischenschicht-Isolierfilm 13, separat von den Hauptelektrodenkontaktlöchern, so dass ein Teil der Gate-Flächenelektrode, die mit der Gate-Elektrode 12 verbunden ist, freigelegt wird.
  • Als nächstes wird eine metallische Schicht, wie zum Beispiel ein Al-Film, auf den Zwischenschicht-Isolierfilm 13 zum Beispiel durch Sputtern aufgebracht. Die metallische Schicht, wie zum Beispiel ein Al-Film, wird durch Photolithographie und RIE abgegrenzt, um die Muster der ersten Hauptelektrode 14 und der Gate-Flächenelektrode (nicht dargestellt) zu bilden, wie in 20 dargestellt. Die Muster der ersten Hauptelektrode 14 und der Gate-Flächenelektrode sind voneinander getrennt. Wenn die Source-Kontaktschicht einschließlich Nickelsilizid (NiSix) vor der Abscheidung der metallischen Schicht gebildet wird, kann ein Nickelfilm in den Hauptelektrodenkontaktlöchern gebildet und dann einem Annealing unterzogen werden. Der nicht reagierte Nickelfilm wird vorzugsweise durch Nassätzen entfernt.
  • Als nächstes wird die Dicke der Driftschicht 2 als das SiC-Substrat zum Beispiel durch chemisch-mechanisches Polieren (Chemical Mechanical Polishing, CMP) angepasst. Nach der Anpassung der Dicke werden Störstellen-Ionen vom n-Typ in die gesamte Bodenfläche der Driftschicht 2 implantiert, und die Störstellen-Ionen vom n-Typ, wie zum Beispiel Stickstoff (N), werden durch Annealing aktiviert, um die Trägerempfangsregion 1 zu bilden. Die zweite Hauptelektrode 15, die zum Beispiel Au beinhaltet, wird dann durch Sputtern oder Verdampfen auf der gesamten Bodenfläche der Trägerempfangsregion 1 gebildet, wie in 1 und 5 dargestellt. Damit ist die Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform fertig gestellt.
  • Das Verfahren zur Herstellung der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform kann eine Variation der Vorrichtungseigenschaften verhindern, die durch die relative Positionsverschiebung zwischen der unteren vergrabenen Region 4 und den oberen vergrabenen Regionen 6a bis 6f um den Bodenabschnitt des Grabens 10 verursacht wird, die aus dem Herstellungsverfahren resultiert.
  • (Erstes modifiziertes Beispiel)
  • Die Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform wurde für den Fall dargestellt, in dem die oberen vergrabenen Regionen 6a bis 6f eine rechteckige Form in einem planaren Muster haben, wie in 3 dargestellt. 21 ist eine teilweise vergrößerte Ansicht eines Teils um die in 3 dargestellte obere vergrabene Region 6a. 21 zeigt durch die strichpunktierte Linie eine Position der oberen vergrabenen Region 6a an, von der angenommen wird, dass sie sich ohne Positionsverschiebung an dem Schnittpunkt des orthogonalen ersten Streifens 41 und des lateralen zweiten Streifens 42 in der unteren vergrabenen Region 4 befindet. Wie in 21 dargestellt, steht, wenn die obere vergrabene Region 6a mit der rechteckigen Form in dem planaren Muster in der orthogonalen Richtung und der lateralen Richtung gegenüber dem orthogonalen ersten Streifen 41 und dem lateralen zweiten Streifen 42 in der unteren vergrabenen Region 4 verschoben ist, eine Fläche A1 an einer Ecke der oberen vergrabenen Region 6a von der unteren vergrabenen Region 4 hervor, wodurch die Fläche der JFET-Region verringert wird.
  • Eine Halbleitervorrichtung mit isoliertem Gate gemäß einem ersten modifizierten Beispiel der Ausführungsform unterscheidet sich von der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform dadurch, dass die oberen vergrabenen Regionen 6a bis 6f eine achteckige Form in einem planaren Muster haben, wie in 22 dargestellt. Die anderen Elemente in der Halbleitervorrichtung mit isoliertem Gate gemäß dem ersten modifizierten Beispiel der Ausführungsform sind die gleichen wie die in der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform, und überlappende Erklärungen werden im Folgenden nicht wiederholt.
  • 23 ist eine teilweise vergrößerte Ansicht eines Teils um die in 22 dargestellte obere vergrabene Region 6a. 23 zeigt durch die strichpunktierte Linie eine Position der oberen vergrabenen Region 6a an, von der angenommen wird, dass sie sich ohne Positionsverschiebung an dem Schnittpunkt des orthogonalen ersten Streifens 41 und des lateralen zweiten Streifens 42 in der unteren vergrabenen Region 4 befindet. Wie durch die durchgezogene Linie in 23 angezeigt wird, befindet sich die obere vergrabene Region 6a, die in der orthogonalen Richtung und der lateralen Richtung in dem planaren Muster gegenüber dem Schnittpunkt des orthogonalen ersten Streifens 41 und des lateralen zweiten Streifens 42 in der unteren vergrabenen Region 4 verschoben ist, immer noch innerhalb der unteren vergrabenen Region 4, so dass eine Variation der Fläche der JFET-Region verhindert wird.
  • Obwohl nicht darstellt, können die oberen vergrabenen Regionen, die andere Formen in einem planaren Muster haben, wie zum Beispiel eine polygonale Form mit sechs oder mehr Seiten, eine kreisrunde Form, eine rechteckige Form, bei der die Ecken abgerundet sind, und ein Kreuz, zusätzlich zu der achteckigen Form, den Vorsprung von der unteren vergrabenen Region 4 auch vermeiden oder reduzieren, um eine Variation der Fläche der JFET-Region zu verhindern. Alternativ kann die obere vergrabene Region 6a eine asymmetrische Form in der Rechts-Links-Richtung in dem planaren Muster haben, wie in 24 dargestellt. Die obere vergrabene Region 6a kann auch eine asymmetrische Form in der Oben-Unten-Richtung in dem planaren Muster haben (nicht dargestellt).
  • Die Halbleitervorrichtung mit isoliertem Gate gemäß dem ersten modifizierten Beispiel der Ausführungsform beinhaltet die oberen vergrabenen Regionen 6a bis 6f, die eine von einer polygonalen Form mit sechs oder mehr Seiten, einer kreisrunden Form, einer rechteckigen Form, bei der die Ecken abgerundet sind, oder eines Kreuzes in einem planaren Muster haben, um den Vorsprung von der unteren vergrabenen Region 4 zu vermeiden oder zu reduzieren, wenn die obere vergrabene Region 6a in der orthogonalen Richtung und der lateralen Richtung verschoben wird, und eine Variation der Fläche des JFET-Region entsprechend zu verhindern.
  • (Zweites modifiziertes Beispiel)
  • Die Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform wurde für den Fall dargestellt, in dem sich die oberen vergrabenen Regionen 6a bis 6f alle an den Schnittpunkten der orthogonalen ersten Streifen 41 und der lateralen zweiten Streifen 42 in der unteren vergrabenen Region 4 in dem planaren Muster befinden, wie in 3 dargestellt. Eine Halbleitervorrichtung mit isoliertem Gate gemäß einem zweiten modifizierten Beispiel der Ausführungsform unterscheidet sich von der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform dadurch, dass sich einige der oberen vergrabenen Regionen 6a, 6b, 6c, 6d, 6e, 6f, 6g, 6h, 6i, 6j, 6k und 6l auch an anderen Positionen zusätzlich zu den Schnittpunkten der orthogonalen ersten Streifen 41 und der lateralen zweiten Streifen 42 in der unteren vergrabenen Region 4 in dem planaren Muster befinden, wie in 25 dargestellt.
  • Wie auf der linken Seite in 25 dargestellt, befinden sich die oberen vergrabenen Regionen 6c, 6g und 6k an den Schnittpunkten des orthogonalen ersten Streifens 41 und der jeweiligen lateralen zweiten Streifen 42 in der unteren vergrabenen Region 4. Die oberen vergrabenen Regionen 6a, 6e und 6i befinden sich zwischen den oberen vergrabenen Regionen 6c, 6g und 6k auf dem orthogonalen ersten Streifen 41 in der unteren vergrabenen Region 4. Wie auf der rechten Seite in 25 dargestellt, befinden sich die oberen vergrabenen Regionen 6d, 6h und 6l an den Schnittpunkten des orthogonalen ersten Streifens 41 und der jeweiligen lateralen zweiten Streifen 42 in der unteren vergrabenen Region 4. Die oberen vergrabenen Regionen 6b, 6f und 6j befinden sich zwischen den oberen vergrabenen Regionen 6d, 6h und 6l auf dem orthogonalen ersten Streifen 41 in der unteren vergrabenen Region 4. Die anderen Elemente in der Halbleitervorrichtung mit isoliertem Gate gemäß dem zweiten modifizierten Beispiel der Ausführungsform sind die gleichen wie die in der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform, und überlappende Erklärungen werden im Folgenden nicht wiederholt.
  • Die Halbleitervorrichtung mit isoliertem Gate gemäß dem zweiten modifizierten Beispiel der Ausführungsform, bei der sich zumindest einige der oberen vergrabenen Regionen 6a bis 6l an den anderen Positionen als den Schnittpunkten der orthogonalen ersten Streifen 41 und der lateralen zweiten Streifen 42 in der unteren vergrabenen Region 4 in dem planaren Muster befinden, kann auch eine Verringerung der Fläche der JFET-Region minimieren, wenn die untere vergrabene Region 4 und die oberen vergrabenen Regionen 6a bis 6l gegeneinander verschoben sind, so dass ein Anstieg eines An-Widerstands verhindert wird, verglichen mit der Halbleitervorrichtung mit isoliertem Gate gemäß dem in 6 dargestellten Vergleichsbeispiel. Dies kann den Einfluss auf die Vorrichtungseigenschaften, der aus der Positionsverschiebung zwischen der unteren vergrabenen Region 4 und den oberen vergrabenen Regionen 6a bis 61 resultiert, reduzieren, ohne den Zellabstand zu erhöhen.
  • Wie in 26 dargestellt, befinden sich die oberen vergrabenen Regionen 6a, 6b und 6c an einigen der Schnittpunkte der orthogonalen ersten Streifen 41 und der lateralen zweiten Streifen 42 in der unteren vergrabenen Region 4 in dem planaren Muster, und die oberen vergrabenen Regionen befinden sich nicht notwendigerweise an allen der Schnittpunkte. Die oberen vergrabenen Regionen 6a bis 6c können in der orthogonalen Richtung asymmetrisch in der Rechts-Links-Richtung um den Graben 10 in dem planaren Muster angeordnet sein, wie in 26 dargestellt.
  • (Drittes modifiziertes Beispiel)
  • Die Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform wurde für den Fall darstellt, in dem sich die Basiskontaktregionen 8a bis 8f teilweise an den jeweiligen Schnittpunkten der orthogonalen ersten Streifen 41 und der lateralen zweiten Streifen 42 in der unteren vergrabenen Region 4 befinden, wie in 4 dargestellt. Eine Halbleitervorrichtung mit isoliertem Gate gemäß einem dritten modifizierten Beispiel der Ausführungsform unterscheidet sich von der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform dadurch, dass die Basiskontaktregionen 8a bis 8f vollständig an den jeweiligen Schnittpunkten der orthogonalen ersten Streifen 41 und der lateralen zweiten Streifen 42 in der unteren vergrabenen Region 4 bereitgestellt sind, wie in 27 dargestellt.
  • Die Basiskontaktregionen 8a bis 8f befinden sich an den Positionen, die mit den oberen vergrabenen Regionen 6a bis 6f in dem planaren Muster überlappen. Die Form und die Größe der Basiskontaktregionen 8a bis 8f in dem planaren Muster können im Wesentlichen die gleichen sein wie die der oberen vergrabenen Regionen 6a bis 6f. Die Form der Basiskontaktregionen 8a bis 8f in dem planaren Muster kann von der der oberen vergrabenen Regionen 6a bis 6f verschieden sein, und die Größe der Basiskontaktregionen 8a bis 8f in dem planaren Muster kann von der der oberen vergrabenen Regionen 6a bis 6f verschieden sein. Die Basiskontaktregionen 8a bis 8f können an anderen Positionen auf den orthogonalen ersten Streifen 41 bereitgestellt sein, die sich zwischen den jeweiligen Schnittpunkten der orthogonalen ersten Streifen 41 und der lateralen zweiten Streifen 42 in der unteren vergrabenen Region 4 befinden. Die anderen Elemente in der Halbleitervorrichtung mit isoliertem Gate gemäß dem dritten modifizierten Beispiel der Ausführungsform sind die gleichen wie die in der Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform, und überlappende Erklärungen werden im Folgenden nicht wiederholt.
  • Die Halbleitervorrichtung mit isoliertem Gate gemäß dem dritten modifizierten Beispiel der Ausführungsform ermöglicht die Anpassung der Spannung Vf in der Durchlassrichtung in der eingebauten Diode, so dass die Position, Form und Größe der Basiskontaktregionen 8a bis 8f in dem planaren Muster relativ zu den oberen vergrabenen Regionen 6a bis 6f geregelt werden. Zum Beispiel werden die Positionen der Basiskontaktregionen 8a bis 8f in dem planaren Muster eingestellt, um mit den Positionen der oberen vergrabenen Regionen 6a bis 6f zu überlappen, so dass die Spannung Vf in der Durchlassrichtung in der eingebauten Diode verringert wird.
  • (Andere Ausführungsformen)
  • Wie oben beschrieben, wurde die Erfindung gemäß den Ausführungsformen beschrieben, aber es sollte nicht verstanden werden, dass die Beschreibung und die Zeichnungen, die einen Abschnitt dieser Offenbarung implementieren, die Erfindung einschränken. Verschiedene alternative Ausführungsformen der vorliegenden Erfindung, Beispiele und Betriebstechniken werden dem Fachmann aus dieser Offenbarung ersichtlich sein.
  • Die Ausführungsform wurde mit dem MISFET veranschaulicht, das die isolierte Gate-Struktur (11, 12) in dem Graben 10 hat. Die Ausführungsform ist nicht auf diesen Fall beschränkt und kann auf Halbleitervorrichtungen mit isoliertem Gate angewandt werden, die verschiedene Arten von isolierten Gate-Strukturen haben, wie zum Beispiel ein IGBT mit einer isolierten Gate-Struktur in einem Graben. Ein Graben-Gate-IGBT, auf das die Ausführungsform der Annahme nach angewandt wird, kann eine Struktur haben, in der die Trägerlieferregion 9 vom n+-Typ in dem in 1 dargestellten MISFET als eine Emitter-Region verwendet wird, und eine Kollektorregion vom p+-Typ als eine Trägerempfangsregion auf der Bodenfläche der Driftschicht 2 bereitgestellt ist.
  • Die Ausführungsform wurde für den Fall darstellt, in dem der Graben 10 eine streifenartige Form in einem planaren Muster hat, ist aber nicht auf diesen Fall beschränkt. Der Graben kann zum Beispiel eine rechteckige Form oder eine polygonale Form, wie zum Beispiel ein Sechseck, in einem planaren Muster haben.
  • Die Halbleitervorrichtung mit isoliertem Gate gemäß der Ausführungsform wurde für den Fall dargestellt, dass sie aus SiC hergestellt wird. Die Ausführungsform kann auch auf eine Halbleitervorrichtung mit isoliertem Gate angewandt werden, die aus einem Halbleitermaterial (Halbleiter mit großer Bandlücke) hergestellt wird, das eine größere Bandlücke als Si hat, wie zum Beispiel Galliumnitrid (GaN), Diamant oder Aluminiumnitrid (AlN) mit einem kleineren Diffusionskoeffizienten als Si.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • WO 2016/002766 A1 [0003]

Claims (12)

  1. Eine Halbleitervorrichtung mit isoliertem Gate, welche umfasst: eine Trägertransportschicht eines ersten Leitfähigkeitstyps aus einem Halbleitermaterial mit einer größeren Bandlücke als Silizium; eine untere vergrabene Region eines zweiten Leitfähigkeitstyps, die selektiv in einem oberen Abschnitt der Trägertransportschicht vergraben ist; eine Mehrzahl von oberen vergrabenen Regionen des zweiten Leitfähigkeitstyps, die auf der unteren vergrabenen Region verteilt aufgebracht sind und in dem oberen Abschnitt der Trägertransportschicht vergraben sind; eine Injektionssteuerregion des zweiten Leitfähigkeitstyps, die auf der Trägertransportschicht und den oberen vergrabenen Regionen aufgebracht ist; und eine isolierte Gate-Struktur, die einen Graben verwendet, der die Injektionssteuerregion zu einer oberen Fläche der unteren vergrabenen Region hin durchdringt, um ein Flächenpotential der Injektionssteuerregion neben einer Seitenwand des Grabens zu steuern, wobei der Graben eine streifenartige Form in einem planaren Muster hat, die untere vergrabene Region einen ersten Streifen beinhaltet, der separat von dem Graben in dem planaren Muster bereitgestellt ist, und die jeweiligen oberen vergrabenen Regionen in Intervallen auf dem ersten Streifen bereitgestellt sind.
  2. Die Halbleitervorrichtung mit isoliertem Gate nach Anspruch 1, wobei die Trägertransportschicht beinhaltet: eine Driftschicht des ersten Leitfähigkeitstyps, in der Majoritätsträger als ein Hauptstrom durch ein elektrisches Driftfeld driften; und eine Trägerdiffusionsregion des ersten Leitfähigkeitstyps, die auf der Driftschicht aufgebracht ist und ermöglicht, dass die Majoritätsträger, die von der Injektionssteuerregion injiziert werden, diffundiert und übertragen werden.
  3. Die Halbleitervorrichtung mit isoliertem Gate nach Anspruch 2, wobei die Trägerdiffusionsregion beinhaltet: eine untere Stromaufweitungsschicht des ersten Leitfähigkeitstyps, die auf der Driftschicht aufgebracht ist und eine höhere Störstellenkonzentration als die Driftschicht aufweist; und eine obere Stromaufweitungsschicht des ersten Leitfähigkeitstyps, die selektiv auf der unteren Stromaufweitungsschicht und der unteren vergrabenen Region aufgebracht ist.
  4. Die Halbleitervorrichtung mit isoliertem Gate nach Anspruch 2 oder 3, welche ferner eine Trägerlieferregion des ersten Leitfähigkeitstyps umfasst, die eine höhere Störstellenkonzentration als die Trägerdiffusionsregion aufweist und selektiv auf der Injektionssteuerregion aufgebracht ist, um die Majoritätsträger an die Injektionssteuerregion zu liefern, wobei der Graben die Trägerlieferregion und die Injektionssteuerregion zu der oberen Fläche der unteren vergrabenen Region hin durchdringt.
  5. Die Halbleitervorrichtung mit isoliertem Gate nach einem der Ansprüche 1 bis 4, wobei die untere vergrabene Region ferner beinhaltet: einen dritten Streifen, der unter dem Graben bereitgestellt ist; und einen zweiten Streifen, der den ersten und den dritten Streifen verbindet.
  6. Die Halbleitervorrichtung mit isoliertem Gate nach Anspruch 5, wobei der erste, der zweite und der dritte Streifen, die in der unteren vergrabenen Region enthalten sind, eine Matrixform in dem planaren Muster implementieren.
  7. Die Halbleitervorrichtung mit isoliertem Gate nach Anspruch 5, wobei ein Boden des Grabens in Kontakt mit dem dritten Streifen steht oder über die Trägertransportschicht in einer Größenordnung von einer Debye-Länge nahe an dem dritten Streifen liegt.
  8. Die Halbleitervorrichtung mit isoliertem Gate nach Anspruch 5, wobei sich mindestens ein Teil der Mehrzahl von oberen vergrabenen Regionen an einem Schnittpunkt des ersten Streifens und des zweiten Streifens in dem planaren Muster befindet.
  9. Die Halbleitervorrichtung mit isoliertem Gate nach Anspruch 5, wobei sich mindestens ein Teil der Mehrzahl von oberen vergrabenen Regionen an einer Position auf dem ersten Streifen befindet, die sich von einem Schnittpunkt des ersten Streifens und des zweiten Streifens in dem planaren Muster unterscheidet.
  10. Die Halbleitervorrichtung mit isoliertem Gate nach einem der Ansprüche 1 bis 9, wobei die jeweiligen oberen vergrabenen Regionen eine von einer polygonalen Form mit sechs oder mehr Seiten, einer kreisrunden Form oder einer rechteckigen Form, bei der Ecken abgerundet sind, in dem planaren Muster haben.
  11. Die Halbleitervorrichtung mit isoliertem Gate nach einem der Ansprüche 1 bis 10, welche ferner eine Basiskontaktregion des zweiten Leitfähigkeitstyps umfasst, die selektiv auf der Injektionssteuerregion aufgebracht ist, wobei die Basiskontaktregion mit den oberen vergrabenen Regionen in dem planaren Muster überlappt.
  12. Die Halbleitervorrichtung mit isoliertem Gate nach einem der Ansprüche 1 bis 11, wobei das Halbleitermaterial Siliziumkarbid ist.
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