JPS6089931A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関する。
従来例の構成とその問題点
ＣＭＯ８型Ｏ８回路は、低消費電力、低雑音などのすぐ
れた特徴を有しており半導体メモリー。
れた特徴を有しており半導体メモリー。
マイクロコンピュータ−等に幅広く採用されつつある。
以下にＣＭＯ３型Ｏ３回路特有の工程であるウェル形成
方法についてその従来例を説明する。
方法についてその従来例を説明する。
第１図＆ 、 （１は従来のウェル形成方法による断面
構造の変化を工程順に示すものである。Ｐウェル構造に
おける例であり、ＬＯＧＯ８分離用の窒化シリコン膜の
成長工程まで示している。
構造の変化を工程順に示すものである。Ｐウェル構造に
おける例であり、ＬＯＧＯ８分離用の窒化シリコン膜の
成長工程まで示している。
Ｎ形ＣＺ結晶のシリコン基板１の表面に、選択的にイオ
ン注入阻止用酸化膜２および保護酸化膜３を形成する（
第１図ａ）ｏ酸化膜２をマスクと３ ぞ ５ してボロンイオンを７１人した後、１１００〜１２５０
”Ｃの高温Ｎ２中でドライブイン拡散処理を施し、必要
とするボロン濃度分布をもつＰウェル４を形成する（第
１図ｂ）。その後、酸化膜２゜３を除去しく第１図Ｃ）
、再びＬＯＧＯ８分離用の保護酸化膜５および窒化シリ
コン膜６を形成する（第１図ｄ）。
ン注入阻止用酸化膜２および保護酸化膜３を形成する（
第１図ａ）ｏ酸化膜２をマスクと３ ぞ ５ してボロンイオンを７１人した後、１１００〜１２５０
”Ｃの高温Ｎ２中でドライブイン拡散処理を施し、必要
とするボロン濃度分布をもつＰウェル４を形成する（第
１図ｂ）。その後、酸化膜２゜３を除去しく第１図Ｃ）
、再びＬＯＧＯ８分離用の保護酸化膜５および窒化シリ
コン膜６を形成する（第１図ｄ）。
しかし々から上記の例ではＣＭＯ８型Ｏ８回路の活性領
域となるシリコン基板１の表面近傍に、ＮＭＯ８あるい
はＰＭＯ８型に比べて多くの結晶欠陥が発生することが
知られている。これらの結晶欠陥はＰＮ接合におけるリ
ーク電流の発生原因となるため、ＧＭＯ３型Ｏ３回路の
時期時消費電流を増大させることになる。このため０Ｍ
Ｏ８型の大きな特徴である消費電力が少ないという利点
を損うばかりか、誤動作の原因となり製造歩留り低下の
主要原因と在っていた。
域となるシリコン基板１の表面近傍に、ＮＭＯ８あるい
はＰＭＯ８型に比べて多くの結晶欠陥が発生することが
知られている。これらの結晶欠陥はＰＮ接合におけるリ
ーク電流の発生原因となるため、ＧＭＯ３型Ｏ３回路の
時期時消費電流を増大させることになる。このため０Ｍ
Ｏ８型の大きな特徴である消費電力が少ないという利点
を損うばかりか、誤動作の原因となり製造歩留り低下の
主要原因と在っていた。
ところで、本発明者らは、以下に示すような結晶欠陥の
発生メカニズムを解明！〜でいる○Ｎ形シリコン基板で
あ、；、ＣＺ結晶７リコン＆−１１、結晶成長に石英る
つぼが使用されているだめ酸素がシリコン融液に溶は出
し、シリコン結晶中に取り込寸れる。このシリコン結晶
内の酸素濃度は３〜１６×１０１７ケ／ ｃＡの程度で
あり１１００℃〜１２６０°Ｃのドライブイン拡散工程
の処理温度では過飽和状態となっているため、酸素は極
めて大きい拡散速度で外方拡散し表面近傍は飽和濃度に
近づこうとする。しかし、表面はイオン注入されたボロ
ンの外方拡散を防ぐだめの酸化膜３で覆われているだめ
基板内部から表面へ拡散してきた酸素の一部は外方拡散
を妨げられ表面近傍に蓄積されることになる。
発生メカニズムを解明！〜でいる○Ｎ形シリコン基板で
あ、；、ＣＺ結晶７リコン＆−１１、結晶成長に石英る
つぼが使用されているだめ酸素がシリコン融液に溶は出
し、シリコン結晶中に取り込寸れる。このシリコン結晶
内の酸素濃度は３〜１６×１０１７ケ／ ｃＡの程度で
あり１１００℃〜１２６０°Ｃのドライブイン拡散工程
の処理温度では過飽和状態となっているため、酸素は極
めて大きい拡散速度で外方拡散し表面近傍は飽和濃度に
近づこうとする。しかし、表面はイオン注入されたボロ
ンの外方拡散を防ぐだめの酸化膜３で覆われているだめ
基板内部から表面へ拡散してきた酸素の一部は外方拡散
を妨げられ表面近傍に蓄積されることになる。
第２図の酸素濃度の基板深さ方向の分布の測定結果を示
す。なお、６×１ｏ１７／Ｃｄ程度以」二の濃度でシリ
コンに含捷れる酸素原子は１ｏ○○°Ｃ前後の熱処理で
容易に析出し、転移・積層欠陥へと成長することが知ら
れている。このため第２図より明らかなように、Ｐウェ
ル形成以後のＬＯＧＯ８工程を含む１０００’Ｃ前後の
０ＭＯ８製造プロセスにおいて表面近傍に結晶欠陥が発
生ずることに５ペジ なる。
す。なお、６×１ｏ１７／Ｃｄ程度以」二の濃度でシリ
コンに含捷れる酸素原子は１ｏ○○°Ｃ前後の熱処理で
容易に析出し、転移・積層欠陥へと成長することが知ら
れている。このため第２図より明らかなように、Ｐウェ
ル形成以後のＬＯＧＯ８工程を含む１０００’Ｃ前後の
０ＭＯ８製造プロセスにおいて表面近傍に結晶欠陥が発
生ずることに５ペジ なる。
発明の目的
本発明は、このような従来の問題に鑑み、極めて結晶欠
陥が少ないウェル構造を有する半導体装置の製造方法を
提供するものである。
陥が少ないウェル構造を有する半導体装置の製造方法を
提供するものである。
発明の構成
本発明の半導体装置の製造方法は、ＣＺシリコン基板を
１１００’Ｃ以上および７６０°Ｃ以下の温度での熱処
理を含む連続した熱処理を施した後、ウェルを形成する
ことにより、表面結晶欠陥の発生が全くなく、極めて消
費電力の小さいウェル構造を有する半導体装置を高い歩
留りで製造することを可能とするものである。
１１００’Ｃ以上および７６０°Ｃ以下の温度での熱処
理を含む連続した熱処理を施した後、ウェルを形成する
ことにより、表面結晶欠陥の発生が全くなく、極めて消
費電力の小さいウェル構造を有する半導体装置を高い歩
留りで製造することを可能とするものである。
実施例の説明
第３図は本発明による一実施例におけるウェル形成方法
を工程順に示したものである。同図において、フォトレ
ジストはイオン注入阻止用のマスク、Ｘ印は結晶欠陥を
表わしだものであり、他は第１図と同様である。以下類
に説明する。
を工程順に示したものである。同図において、フォトレ
ジストはイオン注入阻止用のマスク、Ｘ印は結晶欠陥を
表わしだものであり、他は第１図と同様である。以下類
に説明する。
３５ＰＰＭ（約９ Ｘ １０１７ケ／ ｃＡ ）の酸素
濃度を有するＮ形１０ＱｃｍのＣＺシリコン基板１に後
述の４段階の熱処理を施し、表面近傍は無欠陥とし、基
板内部にのみ高密度の微小な結晶欠陥を発生させる（第
３図ａ）。続いて、５００人の保護酸化膜５．１２００
人の窒化シリコン膜６をそれぞれ熱酸化、減圧ＣＶＤ法
により成長させる（第３図ｂ）。そして、約１．５１ｉ
７７２の厚さのフォトレジスト７をマスクとしく第３
図Ｃ）、８×１０１２ケ／ ｃｙｌのＢイオンを１００
ＫｃＶの加速電圧で、保護酸化膜６および窒化シリコ
ン膜６全通して注入する。フォトレジスト除去後、Ｎ２
ガス中１２００°Ｃで１ｏ時間のドライブイン拡散を行
い約８ ／／ ｍの接合深さを持つＰウェル４を形成す
る（第３図ｄ）０ 次に、前記４段階の熱処理について第４図を用いて詳し
く述べる０第４図ａ〜第４図零はシリコン結晶内の酸素
原イの熱処理による変化を順に模式的に示したものであ
る。同図において、Ａは酸素原子、Ｂは酸素原子の析出
により発生した核、Ｃ，Ｄは核が成長した結晶欠陥を示
している０（１） １１５０”Ｃ、Ｎ２ガス中６時間の
第１回熱処理によりシリコン基板１表面近傍の酸素原子
を外方拡散する（第４図ａ）。
濃度を有するＮ形１０ＱｃｍのＣＺシリコン基板１に後
述の４段階の熱処理を施し、表面近傍は無欠陥とし、基
板内部にのみ高密度の微小な結晶欠陥を発生させる（第
３図ａ）。続いて、５００人の保護酸化膜５．１２００
人の窒化シリコン膜６をそれぞれ熱酸化、減圧ＣＶＤ法
により成長させる（第３図ｂ）。そして、約１．５１ｉ
７７２の厚さのフォトレジスト７をマスクとしく第３
図Ｃ）、８×１０１２ケ／ ｃｙｌのＢイオンを１００
ＫｃＶの加速電圧で、保護酸化膜６および窒化シリコ
ン膜６全通して注入する。フォトレジスト除去後、Ｎ２
ガス中１２００°Ｃで１ｏ時間のドライブイン拡散を行
い約８ ／／ ｍの接合深さを持つＰウェル４を形成す
る（第３図ｄ）０ 次に、前記４段階の熱処理について第４図を用いて詳し
く述べる０第４図ａ〜第４図零はシリコン結晶内の酸素
原イの熱処理による変化を順に模式的に示したものであ
る。同図において、Ａは酸素原子、Ｂは酸素原子の析出
により発生した核、Ｃ，Ｄは核が成長した結晶欠陥を示
している０（１） １１５０”Ｃ、Ｎ２ガス中６時間の
第１回熱処理によりシリコン基板１表面近傍の酸素原子
を外方拡散する（第４図ａ）。
（ｉｉ） ７００”Ｃ＋ Ｎ２ガス中２４時間の第２回
熱処理によりシリコン基板１内部に残っている酸素を析
出させ核Ｂを形成する（第４図ｂ）。
熱処理によりシリコン基板１内部に残っている酸素を析
出させ核Ｂを形成する（第４図ｂ）。
ｔｌ：：） １０００’Ｃ、Ｎ２ガス中６時間の第３回
熱処理により核Ｂを結晶欠陥Ｃへ成長させる（第４図Ｃ
）Ｏ （１■）１０００°Ｃ２Ｎ２ガス中６時間の第４回熱処
理により結晶欠陥Ｃをさらに大きく成長した結晶欠陥り
とする（第４図（１）。
熱処理により核Ｂを結晶欠陥Ｃへ成長させる（第４図Ｃ
）Ｏ （１■）１０００°Ｃ２Ｎ２ガス中６時間の第４回熱処
理により結晶欠陥Ｃをさらに大きく成長した結晶欠陥り
とする（第４図（１）。
以」−のように、酸素を析出・成長させて形成した結晶
欠陥はドライブイン処理温度である１２００°Ｃで決定
される一定の臨界径以上のものはさらに成長するが、そ
れ以下のものは収縮・再融解する０そして再融解により
再び発生した酸素原子は表面へ拡散するが、その割合は
、４段階熱処理のない場合に比べて小さく、かつ既に表
面近傍の酸素濃度は第１回の熱処理（第４図ａ）で外方
拡散し十分に低くし表面から深い位置にある酸素は第２
回目の熱処理により析出しており、ドライブイン拡散に
より第２図に示したような表面近傍での析出核形成に必
要な濃度には達し得す、１０００″Ｃ前後のｔ、ａｃｏ
ｓ分離を含む製造プロセスにおいて表面結晶欠陥は全く
発生しない。
欠陥はドライブイン処理温度である１２００°Ｃで決定
される一定の臨界径以上のものはさらに成長するが、そ
れ以下のものは収縮・再融解する０そして再融解により
再び発生した酸素原子は表面へ拡散するが、その割合は
、４段階熱処理のない場合に比べて小さく、かつ既に表
面近傍の酸素濃度は第１回の熱処理（第４図ａ）で外方
拡散し十分に低くし表面から深い位置にある酸素は第２
回目の熱処理により析出しており、ドライブイン拡散に
より第２図に示したような表面近傍での析出核形成に必
要な濃度には達し得す、１０００″Ｃ前後のｔ、ａｃｏ
ｓ分離を含む製造プロセスにおいて表面結晶欠陥は全く
発生しない。
以上第３図ｄに示すように、本実施例によればウェル形
成前に４段階の熱処理を施すことにより表面近傍には全
く結晶欠陥が発生しないためＣＭＯ８集積回路における
著しい消費電力の低減お」：び製造歩留りの向」二が実
現する。さらに基板内部には高密度の微小結晶欠陥が発
生しているためラッチアップによる誤動作を制御する効
果も得られる。
成前に４段階の熱処理を施すことにより表面近傍には全
く結晶欠陥が発生しないためＣＭＯ８集積回路における
著しい消費電力の低減お」：び製造歩留りの向」二が実
現する。さらに基板内部には高密度の微小結晶欠陥が発
生しているためラッチアップによる誤動作を制御する効
果も得られる。
なお、本実施例においては、第１回熱処理を窒素ガス中
で行ったが、酸素あるいはアルゴンガスを使用しても同
様の効果が得られる。丑だ、熱処理回数は４回としたが
、実施例で詳述したようにＣＺシリコン結晶内の酸素を
外方拡散・析出させる。第１回および第２回目の熱処理
が本発明の効果を得るだめの必須要素であり、第３回目
および第４回目の熱処理は本発明の効果を一層強化する
だめのものであることから、ウェル形成前の保護酸化膜
６の形成、窒化シリコン膜６の形成時等の熱処理効果を
考慮して省略することが可能である。
で行ったが、酸素あるいはアルゴンガスを使用しても同
様の効果が得られる。丑だ、熱処理回数は４回としたが
、実施例で詳述したようにＣＺシリコン結晶内の酸素を
外方拡散・析出させる。第１回および第２回目の熱処理
が本発明の効果を得るだめの必須要素であり、第３回目
および第４回目の熱処理は本発明の効果を一層強化する
だめのものであることから、ウェル形成前の保護酸化膜
６の形成、窒化シリコン膜６の形成時等の熱処理効果を
考慮して省略することが可能である。
本発明の効果は、上述したようなＣＭＯ８型半導体装置
の消費電力の低減効果だけで寿ぐ、光電変換部、走査部
、信号出力部等をウェル内に形成する固体撮像装置にお
いて、結晶欠陥が原因となる画像欠陥の低減に極めて有
効である。
の消費電力の低減効果だけで寿ぐ、光電変換部、走査部
、信号出力部等をウェル内に形成する固体撮像装置にお
いて、結晶欠陥が原因となる画像欠陥の低減に極めて有
効である。
発明の効果
以」二の」：うに、本発明はシリコン基板に１１００°
Ｃ以上および７５０’Ｃ以下の温度を含む２回以上の異
なる温度における熱処理を施した後、ウェルを形成する
ことにより、シリコンに含まれる酸素による表面結晶欠
陥を著しく低減することが可能とかり、ウェル構造集積
回路の製造歩留りの向上とともに、その消費電力を大幅
に低減できる。
Ｃ以上および７５０’Ｃ以下の温度を含む２回以上の異
なる温度における熱処理を施した後、ウェルを形成する
ことにより、シリコンに含まれる酸素による表面結晶欠
陥を著しく低減することが可能とかり、ウェル構造集積
回路の製造歩留りの向上とともに、その消費電力を大幅
に低減できる。
第１図ａ−ｄは従来のＣＭＯ５型Ｏ５回路におけるＰウ
ェルの形成工程を順に示す断面模式図、第２図は酸素濃
度の基板深さ方向への分布を示す伏 図、第３図ａ一本は本発明の実施例のＰウェルの形成工
程を１１＠に示ず断面模式図、第４図ａ −ｄは４段階
熱処理の効果を説明する図である。 １・・・・・・Ｎ形ＣＺシリコン基板、２，３．５・・
・・・・酸化膜、４・・・・・・Ｐウェル、６・・・・
・・窒化シリコン膜、７・・・・・・フメトレジスト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名回
ｅ 山 ヘ ヘ ０ ８ ８２ 口 ０ ２０ ４１） 、４θ シリコン＆面カーら／）深さくメＵル）第 ３ 図
ェルの形成工程を順に示す断面模式図、第２図は酸素濃
度の基板深さ方向への分布を示す伏 図、第３図ａ一本は本発明の実施例のＰウェルの形成工
程を１１＠に示ず断面模式図、第４図ａ −ｄは４段階
熱処理の効果を説明する図である。 １・・・・・・Ｎ形ＣＺシリコン基板、２，３．５・・
・・・・酸化膜、４・・・・・・Ｐウェル、６・・・・
・・窒化シリコン膜、７・・・・・・フメトレジスト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名回
ｅ 山 ヘ ヘ ０ ８ ８２ 口 ０ ２０ ４１） 、４θ シリコン＆面カーら／）深さくメＵル）第 ３ 図
Claims (4)
- （１）−導電型を有するシリコン基板を１１００″Ｃ以
上の温度で熱処理する工程と、７６０°Ｃ以下の温度で
熱処理する工程と、前記シリコン基板の主表面に前記−
導電型とは異なる導電型のウェル領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - （２） シリコン基板として、ＣＺ（チョクラルスキー
）法により育成したシリコン結晶を用いることを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。 - （３）ウェル領域が、ＣＭＯ８形トランジスタのいずれ
か一方のチャンネル形のＭＯＳ）ランジスタの作り込み
領域であることを特徴とする特許請求の範囲第１項又は
第２項記載の半導体装置の製造方法。 - （４） ウェル領域が固体撮像装置の光電変換部、走２
ベージ 脊部、信号出力部等の作り込み領域であることを特徴と
する特許請求の範囲第１項又は第２項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198546A JPS6089931A (ja) | 1983-10-24 | 1983-10-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198546A JPS6089931A (ja) | 1983-10-24 | 1983-10-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6089931A true JPS6089931A (ja) | 1985-05-20 |
Family
ID=16392959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58198546A Pending JPS6089931A (ja) | 1983-10-24 | 1983-10-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089931A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04355959A (ja) * | 1990-08-30 | 1992-12-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6325848B1 (en) | 1997-11-11 | 2001-12-04 | Nec Corporation | Method of making a silicon substrate with controlled impurity concentration |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55156362A (en) * | 1979-05-24 | 1980-12-05 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Complementary mos semiconductor device and manufacture thereof |
| JPS58111323A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | 半導体装置の製造方法 |
-
1983
- 1983-10-24 JP JP58198546A patent/JPS6089931A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55156362A (en) * | 1979-05-24 | 1980-12-05 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Complementary mos semiconductor device and manufacture thereof |
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|---|---|---|---|---|
| JPH04355959A (ja) * | 1990-08-30 | 1992-12-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6325848B1 (en) | 1997-11-11 | 2001-12-04 | Nec Corporation | Method of making a silicon substrate with controlled impurity concentration |
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