KR19990060890A - 반도체 소자의 다결정 실리콘막 형성 방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 다결정 실리콘막 형성 방법에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
종래의 그레인 사이즈를 크게하여 그레인 바운더리 밀도를 감소시키는 SPG 어닐 방법은 결정 성장 뿐만 아니라 새로운 핵 입자도 함께 생성되므로 그레인 바운더리 밀도를 감소시키는데 문제가 있으며, 그레인 사이즈를 균일하게 증가시키는데 문제가 있으므로 TFT의 구동 특성 향상에 큰 제약이 되고 있다.
3. 발명의 해결 방법의 요지
본 발명에서는 비정질 실리콘막 상부에 실리콘 시드를 형성하고 어닐링 공정에 의해 고립된 결정질 실리콘막을 형성하고, 어닐링 공정을 통해 결정질 실리콘막을 병합시키며, 어닐링 공정을 통해 병합된 결정질 실리콘막을 다결정 실리콘막으로 형성하므로써 보다 균일하고 조대한 그레인 사이즈를 갖는 다결정 실리콘막을 형성할 수 있어 더욱 향상된 소자의 구동 특성을 얻을 수 있으며, TFT-LCD 분야에도 적용할 수 있는 파급 효과도 기대된다.

Description

반도체 소자의 다결정 실리콘막 형성 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 그레인 사이즈를 증가시켜 소자의 특성을 향상시킬 수 있는 반도체 소자의 다결정 실리콘막 형성 방법에 관한 것이다.
일반적으로 SRAM 소자의 박막 트랜지스터(Thin Film Transistor: 이하 TFT라 함) 소자의 채널, DRAM 소자의 게이트 전극, 전하저장(charge storage) 전극, 비휘발성 메모리 소자의 플로팅 게이트 전극으로는 CVD 방법으로 증착이 용이한 다결정 실리콘막이 사용되고 있다. 특히 SRAM 소자에 이용되고 있는 TFT 채널은 소자 구동시 전하들의 이동 통로 역할을 하므로 TFT의 특성을 판단하는 기본 요소인 채널 턴온시의 전류와 채널 턴오프시의 전류비, 즉 on/off 전류비가 클수록 좋다. 따라서, 이와 같은 채널은 다결정 실리콘막을 형성하여 가능한 한 그레인 바운더리 밀도(grain boundary density)를 줄이기 위해 그레인 사이즈를 크게 하여야 한다.
종래에는 이러한 그레인 사이즈를 크게 하기 위해 다양한 기술들이 적용되어 왔으나, 가장 대표적인 방법을 설명하면 다음과 같다.
SRAM 소자에서 다결정 실리콘막을 형성하는 방법은 소정의 공정을 거친 후 산화막이 형성된 실리콘 기판을 1Torr 이하의 압력과 550℃ 이하의 온도가 유지되는 반응로내에 로딩시킨다. 반응로내에 SiH4또는 Si2H6가스를 주입시켜 비정질 실리콘막을 형성시킨 후 650℃ 이상의 온도에서 4시간 이상 어닐링하므로써 비정질 실리콘막을 다결정 실리콘막으로 변형시킨다. 이러한 과정에서 그레인 사이즈를 크게하여 그레인 바운더리 밀도를 감소시키는 SPG 어닐 방법을 통해 TFT의 구동을 향상시킨다. 그 원리를 설명하면 다음과 같다. 보통 650℃ 이상의 온도에서 어닐링하는 동안 증착된 비정질 실리콘막내에 있는 다결정 실리콘 클러스터(cluster)로부터 핵이 형성된다. 막내의 그레인들은 생성된 핵을 중심으로 횡방향으로 증가하여 이웃하는 그레인과 맞닿을 때까지 성장한다. 따라서, 다결정 실리콘막의 그레인 사이즈는 막내의 핵의 농도에 의해 결정되는데, 650℃ 이상의 온도는 핵 입자가 생성될만한 에너지를 내포하고 있어 결정 성장 뿐만 아니라 새로운 핵 입자도 함께 생성되므로 그레인 바운더리 밀도를 감소시키는데 문제가 있다. 또한, 650℃ 이상의 온도에서 4시간 이상 어닐링하여 비정질 실리콘막을 다결정 실리콘막으로 형성하는 방법은 그레인 사이즈를 균일하게 증가시키는데 문제가 있으므로 TFT의 구동 특성 향상에 큰 제약이 되고 있다.
따라서, 본 발명은 그레인 사이즈 밀도를 균일하게 유지하고 그레인 사이즈를 균일하게 증가시킬 수 있는 반도체 소자의 다결정 실리콘막 형성 방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자를 제조하기 위한 다수의 공정을 실시한 반도체 기판 상부에 산화막을 형성한 후 상기 산화막 상부에 비정질 실리콘막을 형성하는 단계와, 상기 비정질 실리콘막 상부에 실리콘 시드를 형성한 후 상기 비정질 실리콘막상에 형성된 자연 산화막을 제거하는 단계와, 제 1 어닐링 공정을 실시하여 상기 실리콘 시드를 중심으로 상기 비정질 실리콘막의 실리콘 원자들이 표면 이동하여 고립된 결정질 실리콘막을 형성하는 단계와, 전자 빔을 조사하여 상기 고립된 결정질 실리콘막을 병합하는 단계와, 제 2 어닐링 공정에 의해 상기 병합된 결정질 실리콘막이 다결정 실리콘막으로 되는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 다결정 실리콘막 형성 방법.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 다결정 실리콘막 형성 방법을 설명하기 위한 소자의 단면도.
도 2(a) 내지 도 2(e)는 전자빔을 조사하지 않은 경우와 전자 빔을 조사한 후 시간에 따른 그레인 사이즈의 변화를 보여주는 SEM 사진.
도 2(f)는 전자빔을 조사하지 않은 경우와 전자빔을 조사한 경우를 비교하기 위한 SEM 사진.
도면의 주요 부분에 대한 부호 설명
1 : 반도체 기판 2 : 산화막
3 : 비정질 실리콘막 4 : 실리콘 시드
5 : 고립된 결정질 실리콘막 6 : 다결정 실리콘막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 다결정 실리콘막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 소자를 제조하기 위한 소정의 공정을 실시한 반도체 기판(1) 상부에 산화막(2)을 형성한 후 산화막(2) 상부에 비정질 실리콘막(3)을 형성한다. 비정질 실리콘막(3) 상부에 소정의 공정 조건에서 실리콘 시드(seed)(4)를 형성한다.
비정질 실리콘막(3)은 언도프트 또는 도프트 비정질 실리콘막으로 CVD 방법에 의해 0.5∼1Torr의 압력과 400∼550℃의 온도에서 SiH4또는 Si2H6가스를 50∼400SCCM 정도 주입하여 형성한다.
비정질 실리콘막(3)으로 도프트 비정질 실리콘막을 형성할 경우 PH3가스 등과 같은 인(P)을 포함하는 가스를 도핑 가스로 사용한다.
비정질 실리콘막(3)을 형성할 때 비정질 실리콘막(3) 표면에 자연 산화막이 형성되는데, 이를 HF, BOE 등의 산화막 에천트를 이용하여 제거한다.
실리콘 시드(4)는 약 10-8∼10-4Torr의 압력에서, 550∼620℃의 온도를 유지하는 조건에서 SiH4또는 Si2H6가스를 10∼30SCCM의 양으로 주입하여 형성한다.
도 1(b)는 어닐링 공정을 통해 실리콘 시드(4)를 중심으로 비정질 실리콘막(3)의 실리콘 원자들이 표면 이동하여 고립된 결정질 실리콘막(5)을 형성한다. 이러한 상태의 예를 SEM 사진으로 나타낸 것이 도 2(a)에 표시되어 있다.
어닐링 공정은 실리콘 시드를 형성하는 공정과 동일한 조건에서 실시한다.
도 1(c)는 고립된 결정질 실리콘막(5)에 전자 빔을 조사하여 고립된 결정질 실리콘막(5)이 서로 맞닿아 그레인간의 간격이 좁아진 상태를 도시한 단면도이다.
이러한 상태의 예를 SEM 사진으로 나타낸 것이 도 2(b) 내지 도 2(e)에 표시되어 있으며, 전자 빔 조사 시간에 따른 그레인 사이의 간격을 나타낸 것이다. 도 2(b)는 5분간, 도 2(c)는 10분간, 도 2(d)는 15분간, 도 2(e)는 25분간 전자 빔을 조사했을 경우를 각각 나타내는 것으로, 전자 빔 조사 시간이 증가할수록 그레인간의 간격은 좁아지는 것을 볼 수 있다.
도 2(f)는 전자 빔을 조사했을 경우와 조사하지 않았을 경우를 비교한 SEM 사진이다.
전자 빔을 조사하기 위해 다음과 같은 공정을 실시한다. 챔버내로 웨이퍼를 로딩하여 교환(exchange) 챔버와 표본(specimen) 챔버를 소정의 진공 상태로 유지하고, 500Pa 이상의 질소 가스를 주입하여 챔버내를 질소 분위기로 유지한다. 전자는 소정의 소스 전압을 인가하여 발생되며, 필라멘트(filament) 전류와 가속(accelerating) 전압에 의해 빔 에너지의 세기가 결정되고, 소정의 실제(probe) 전류에 의해 전자 빔의 양을 조절하여 웨이퍼 표면에 조사하므로써 격리된 결정질 실리콘의 그레인 크기를 증가시킨다.
교환 챔버는 10-6∼10-3Torr의 압력을 유지하고, 표본 챔버는 10-8∼10-5Torr의 압력을 유지한다.
전자를 발생시키는 소스 전압은 +3000V의 추출(extraction) 전압과 -300V의 억제(suppressor) 전압을 인가한다.
필라멘트 전류는 2.0∼2.3A, 가속 전압은 500∼3000V를 인가하고, 실제 전류는 0.1nA∼1pA 정도로 인가한다.
도 1(d)는 서로 맞닿아 그레인간의 간격이 좁아진 고립된 결정질 실리콘막(5)에 어닐링 공정을 실시하여 전자들의 이동이 자유로운 다결정 실리콘막(6)이 형성된 단면도이다.
어닐링 공정은 0.5∼1Torr의 압력 및 600∼800℃의 온도 조건에서 질소 가스를 주입하여 30분∼2시간동안 실시한다.
상술한 바와 같이 본 발명에 의하면 보다 균일하고 조대한 그레인 사이즈를 갖는 다결정 실리콘막을 형성할 수 있어 더욱 향상된 소자의 구동 특성을 얻을 수 있으며, TFT-LCD 분야에도 적용할 수 있는 파급 효과도 기대된다.

Claims (9)

  1. 반도체 소자를 제조하기 위한 다수의 공정을 실시한 반도체 기판 상부에 산화막을 형성한 후 상기 산화막 상부에 비정질 실리콘막을 형성하는 단계와,
    상기 비정질 실리콘막 상부에 실리콘 시드를 형성한 후 상기 비정질 실리콘막상에 형성된 자연 산화막을 제거하는 단계와,
    제 1 어닐링 공정을 실시하여 상기 실리콘 시드를 중심으로 상기 비정질 실리콘막의 실리콘 원자들이 표면 이동하여 고립된 결정질 실리콘막을 형성하는 단계와,
    전자 빔을 조사하여 상기 고립된 결정질 실리콘막을 병합하는 단계와,
    제 2 어닐링 공정에 의해 상기 병합된 결정질 실리콘막이 다결정 실리콘막으로 되는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 다결정 실리콘막 형성 방법.
  2. 제 1 항에 있어서, 상기 비정질 실리콘막은 언도프트 및 도프트 비정질 실리콘막중 어느 하나로 0.5 내지 1Torr의 압력과 400 내지 550℃의 온도에서 SiH4및 Si2H6가스 중 어느 하나의 가스를 50 내지 400SCCM의 양으로 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 다결정 실리콘막 형성 방법.
  3. 제 2 항에 있어서, 상기 도프트 비정질 실리콘막은 인을 포함하는 가스를 도핑 가스로 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 다경정 실리콘막 형성 방법.
  4. 제 1 항에 있어서, 상기 실리콘 시드는 10-8내지 10-4Torr의 압력과 550 내지 620℃의 온도에서 SiH4및 Si2H6가스중 어느 하나의 가스를 10 내지 30SCCM의 양으로 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 다결정 실리콘막 형성 방법.
  5. 제 1 항에 있어서, 상기 제 1 어닐링 공정은 10-8내지 10-4Torr의 압력과 550 내지 620℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 다결정 실리콘막 형성 방법.
  6. 제 1 항에 있어서, 상기 전자 빔은 +3000V의 추출 전압과 -300V의 억제 전압을 인가하여 생성하는 것을 특징으로 하는 반도체 소자의 다결정 실리콘막 형성 방법.
  7. 제 1 항에 있어서, 상기 전자 빔은 2.0 내지 2.3A의 필라멘트 전류와 500 내지 3000V의 가속 전압에 의해 빔 에너지가 조절되는 것을 특징으로 하는 반도체 소자의 다결정 실리콘막 형성 방법.
  8. 제 1 항에 있어서, 상기 전자 빔은 0.1nA 내지 1pA의 실제 전류에 의해 빔의 양이 조절되는 것을 특징으로 하는 반도체 소자의 다결정 실리콘막 형성 방법.
  9. 제 1 항에 있어서, 상기 제 2 어닐링 공정은 0.5 내지 1Torr의 압력과 600 내지 800℃의 온도 조건에서 질소 가스를 주입하여 30분 내지 2시간동안 실시하는 것을 특징으로 하는 반도체 소자의 다결정 실리콘막 형성 방법.
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