JP2924069B2 - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JP2924069B2 JP2924069B2 JP9586490A JP9586490A JP2924069B2 JP 2924069 B2 JP2924069 B2 JP 2924069B2 JP 9586490 A JP9586490 A JP 9586490A JP 9586490 A JP9586490 A JP 9586490A JP 2924069 B2 JP2924069 B2 JP 2924069B2
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- semiconductor substrate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ゲート電極の側壁スペーサを利用してLDD
構造を実現するMIS型半導体装置の製造方法に関するも
のである。
構造を実現するMIS型半導体装置の製造方法に関するも
のである。
本発明は、上記の様なMIS型半導体装置の製造方法に
おいて、ゲート電極を形成した後で且つ不純物を低濃度
に導入する前に少なくともゲート電極の応力を緩和して
おくことによって、半導体基板のうちでゲート電極の側
壁スペーサの端部近傍の部分における結晶欠陥の発生を
低減、抑制することができ且つ微細化を図ることができ
る様にしたものである。
おいて、ゲート電極を形成した後で且つ不純物を低濃度
に導入する前に少なくともゲート電極の応力を緩和して
おくことによって、半導体基板のうちでゲート電極の側
壁スペーサの端部近傍の部分における結晶欠陥の発生を
低減、抑制することができ且つ微細化を図ることができ
る様にしたものである。
MIS型半導体装置におけるドレイン電界を緩和して短
チャネル効果を低減させるための一つの手段として、LD
D構造が採用されている。
チャネル効果を低減させるための一つの手段として、LD
D構造が採用されている。
このLDD構造を実現するには、例えばnMOSトランジス
タでは、半導体基板上のゲート電極をマスクにして、n-
領域形成用のイオン注入を半導体基板に対してまず行
う。
タでは、半導体基板上のゲート電極をマスクにして、n-
領域形成用のイオン注入を半導体基板に対してまず行
う。
その後、ゲート電極に側壁スペーサを形成し、これら
をマスクにしてn+領域形成用のイオン注入を更に行う。
そして、イオン注入によって非晶質化した半導体基板の
結晶性の回復とイオン注入した不純物の活性化とのため
に、アニールを行う。
をマスクにしてn+領域形成用のイオン注入を更に行う。
そして、イオン注入によって非晶質化した半導体基板の
結晶性の回復とイオン注入した不純物の活性化とのため
に、アニールを行う。
ところで、LDD構造では半導体基板のうちでゲート電
極の側壁スペーサの端部近傍の部分に結晶欠陥の発生す
ることが知られている。また、この結晶欠陥がリーク電
流の原因になることも知られている。
極の側壁スペーサの端部近傍の部分に結晶欠陥の発生す
ることが知られている。また、この結晶欠陥がリーク電
流の原因になることも知られている。
そして、上記の結晶欠陥は、ゲート電極かまたはゲー
ト電極及び側壁スペーサの応力と、不純物のイオン注入
による半導体基板の応力との相乗作用によって発生する
と考えられている。
ト電極及び側壁スペーサの応力と、不純物のイオン注入
による半導体基板の応力との相乗作用によって発生する
と考えられている。
また、上記のゲート電極かまたはゲート電極及び側壁
スペーサの応力は、これらの形成後の１回目のアニール
である上述の結晶性回復アニールによる熱応力と考えら
れる。
スペーサの応力は、これらの形成後の１回目のアニール
である上述の結晶性回復アニールによる熱応力と考えら
れる。
第１図及び第２図は、ゲート電極の材料として多用さ
れているDOPOS膜及び多結晶Si膜の温度を室温から950℃
まで上昇させた場合の各温度における熱応力を示してい
る。
れているDOPOS膜及び多結晶Si膜の温度を室温から950℃
まで上昇させた場合の各温度における熱応力を示してい
る。
第１図のDOPOS膜は、リンをドープした多結晶Si膜で
あり、直径５インチ、厚さ625μｍのSi基板上に580℃の
温度で5160Åの厚さに堆積させたものである。
あり、直径５インチ、厚さ625μｍのSi基板上に580℃の
温度で5160Åの厚さに堆積させたものである。
第２図の多結晶Si膜は、第１図の場合と同じSi基板上
に650℃の温度の減圧CVDで5000Åの厚さに堆積させたも
のである。但し、第１図及び第２図の何れのデータも、
Si基板自体の反りに相当する分は差し引かれている。
に650℃の温度の減圧CVDで5000Åの厚さに堆積させたも
のである。但し、第１図及び第２図の何れのデータも、
Si基板自体の反りに相当する分は差し引かれている。
これらの第１図及び第２図から明らかな様に、膜形成
後の１回目のアニールにおける温度上昇時の熱応力は、
950℃に到達するまでの各温度での絶対量も各温度間の
変化量も大きい。
後の１回目のアニールにおける温度上昇時の熱応力は、
950℃に到達するまでの各温度での絶対量も各温度間の
変化量も大きい。
このため、ゲート電極等の形成後の１回目のアニール
である上述の結晶性回復アニールでは、ゲート電極等の
応力が大きい。従って、この応力と半導体基板の応力と
の相乗作用も大きく、上述の結晶欠陥の発生量の多い。
である上述の結晶性回復アニールでは、ゲート電極等の
応力が大きい。従って、この応力と半導体基板の応力と
の相乗作用も大きく、上述の結晶欠陥の発生量の多い。
なお、この様な結晶欠陥の発生を低減させる方法とし
て、側壁スペーサの端部をなだらかなテーパ状にしたり
（例えば、特開平１−122163号公報）、側壁スペーサの
先端をn-領域へシフトすることが考えられている。
て、側壁スペーサの端部をなだらかなテーパ状にしたり
（例えば、特開平１−122163号公報）、側壁スペーサの
先端をn-領域へシフトすることが考えられている。
しかし、側壁スペーサとして一般的に用いられている
SiO2膜を制御性よくエッチオフすることは容易ではな
く、上記の方法は現実的には困難である。
SiO2膜を制御性よくエッチオフすることは容易ではな
く、上記の方法は現実的には困難である。
本発明によるMIS型半導体装置の製造方法は、ゲート
電極を形成した後で且つ不純物濃度が相対的に低い不純
物領域を半導体基板中に形成するための不純物の第１の
導入の前に、少なくともゲート電極の応力を緩和するた
めのアニールを950℃以上の温度で行う様にしている。
電極を形成した後で且つ不純物濃度が相対的に低い不純
物領域を半導体基板中に形成するための不純物の第１の
導入の前に、少なくともゲート電極の応力を緩和するた
めのアニールを950℃以上の温度で行う様にしている。
本発明によるMIS型半導体基板の製造方法では、ゲー
ト電極を形成した後で且つ不純物を相対的に低濃度に導
入する第１の導入の前に少なくともゲート電極の応力を
緩和しているので、ゲート電極の応力と不純物の第２の
導入による半導体基板の応力との相乗作用が少なく、ま
た、導入した不純物の再拡散がない。
ト電極を形成した後で且つ不純物を相対的に低濃度に導
入する第１の導入の前に少なくともゲート電極の応力を
緩和しているので、ゲート電極の応力と不純物の第２の
導入による半導体基板の応力との相乗作用が少なく、ま
た、導入した不純物の再拡散がない。
以下、nMOSトランジスタの製造に適用した本発明の一
実施例を、第１図及び第２図を参照しながら説明する。
実施例を、第１図及び第２図を参照しながら説明する。
既述の様に、DOPOS膜等の形成後の１回目のアニール
における温度上昇時の熱応力は、950℃に到達するまで
の各温度での絶対量も各温度間の変化量も大きい。
における温度上昇時の熱応力は、950℃に到達するまで
の各温度での絶対量も各温度間の変化量も大きい。
しかし、第１図及び第２図から明らかな様に、１回目
のアニールでも、950℃に到達した時点では、DOPOS膜等
の熱応力が緩和されている。そして、２回目以降のアニ
ールにおける温度上昇時の熱応力は、950℃に到達する
までの各温度での絶対量も各温度間の変化量も小さい。
のアニールでも、950℃に到達した時点では、DOPOS膜等
の熱応力が緩和されている。そして、２回目以降のアニ
ールにおける温度上昇時の熱応力は、950℃に到達する
までの各温度での絶対量も各温度間の変化量も小さい。
そこで本実施例では、半導体基板上にDOPOS膜等でゲ
ート電極を形成した後、950℃以上の温度でまず１回目
のアニールを行う。
ート電極を形成した後、950℃以上の温度でまず１回目
のアニールを行う。
そして、ゲート電極をマスクにしてn-領域形成用のイ
オン注入を行い、更にゲート電極に側壁スペーサを形成
した後、950℃以上の温度で２回目のアニールを行う。
オン注入を行い、更にゲート電極に側壁スペーサを形成
した後、950℃以上の温度で２回目のアニールを行う。
次に、ゲート電極と側壁スペーサとをマスクにしてn+
領域形成用のイオン注入を行った後、半導体基板の結晶
性回復等のための３回目のアニールを行う。
領域形成用のイオン注入を行った後、半導体基板の結晶
性回復等のための３回目のアニールを行う。
この様な本実施例では、１回目のアニールでゲート電
極がアニールされ、２回目のアニールでゲート電極及び
側壁スペーサがアニールされ、これらのアニールによっ
てゲート電極等の応力が緩和される。
極がアニールされ、２回目のアニールでゲート電極及び
側壁スペーサがアニールされ、これらのアニールによっ
てゲート電極等の応力が緩和される。
このため、３回目のアニールにおけるゲート電極の熱
応力は、第１図や第２図中の「２回目以降の熱応力」に
なり、温度上昇時における各温度での絶対量も各温度間
の変化量も小さい。
応力は、第１図や第２図中の「２回目以降の熱応力」に
なり、温度上昇時における各温度での絶対量も各温度間
の変化量も小さい。
従って、３回目のアニールにおける熱応力とn+領域形
成用のイオン注入による半導体基板の応力との相乗作用
も小さく、半導体基板に結晶欠陥が発生しにくい。
成用のイオン注入による半導体基板の応力との相乗作用
も小さく、半導体基板に結晶欠陥が発生しにくい。
なお、半導体基板の結晶性回復等のためのアニールが
ゲート電極形成後の２回目以降のアニールになればよい
ので、上述の１回目及び２回目のアニールは何れか一方
のみを行ってもよい。
ゲート電極形成後の２回目以降のアニールになればよい
ので、上述の１回目及び２回目のアニールは何れか一方
のみを行ってもよい。
本発明によるMIS型半導体装置の製造方法では、ゲー
ト電極の応力と不純物の第２の導入による半導体基板の
応力との相乗作用が少ないので、半導体基板のうちでゲ
ート電極の側壁スペーサの端部近傍の部分における結晶
欠陥の発生を低減、抑制することができる。また、導入
した不純物の再拡散がないので、微細化を図ることがで
きる。
ト電極の応力と不純物の第２の導入による半導体基板の
応力との相乗作用が少ないので、半導体基板のうちでゲ
ート電極の側壁スペーサの端部近傍の部分における結晶
欠陥の発生を低減、抑制することができる。また、導入
した不純物の再拡散がないので、微細化を図ることがで
きる。
第１図及び第２図は夫々DOPOS膜及び多結晶Si膜の熱応
力を示すグラフである。
力を示すグラフである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菅野 幸保 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭64−76737（ＪＰ，Ａ) 特開 平３−34332（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78
Claims (1)
- 【請求項１】不純物濃度が相対的に低い不純物領域を半
導体基板中に形成するために、前記半導体基板上に形成
されており不純物がドープされた多結晶Siから成るゲー
ト電極をマスクにして前記半導体基板に対する不純物の
第１の導入を行い、 前記ゲート電極に側壁スペーサを形成し、 不純物濃度が相対的に高い不純物領域を前記半導体基板
中に形成するために、前記ゲート電極と前記側壁スペー
サとをマスクにして前記半導体基板に対する不純物の第
２の導入を行うMIS型半導体装置の製造方法において、 前記ゲート電極を形成した後で且つ前記第１の導入の前
に、少なくとも前記ゲート電極の応力を緩和するための
アニールを950℃以上の温度で行うMIS型半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9586490A JP2924069B2 (ja) | 1990-04-11 | 1990-04-11 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9586490A JP2924069B2 (ja) | 1990-04-11 | 1990-04-11 | Ｍｉｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03293730A JPH03293730A (ja) | 1991-12-25 |
| JP2924069B2 true JP2924069B2 (ja) | 1999-07-26 |
Family
ID=14149228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9586490A Expired - Fee Related JP2924069B2 (ja) | 1990-04-11 | 1990-04-11 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924069B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4568304B2 (ja) * | 2007-06-22 | 2010-10-27 | 株式会社東芝 | 半導体装置の製造方法 |
-
1990
- 1990-04-11 JP JP9586490A patent/JP2924069B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03293730A (ja) | 1991-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |