JP2850668B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、得にホットキャリア耐性が強化されたＬＤＤ構造
を有する半導体装置の製造方法に関する。
関し、得にホットキャリア耐性が強化されたＬＤＤ構造
を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、ＭＯＳ型半導体装置（ＦＥＴ）は
構造の微細化が進み、他方ではトランジスタの動作電圧
そのものが変わらないという状況下にあるため、ＭＯＳ
ＦＥＴ内部のドレイン領域近傍の空乏層領域の電界強度
は増大し続ける傾向にある。従って、シリコン基板／ゲ
ート酸化膜界面の横方向電界が十分大きくなる特別な場
合では、ドレイン近傍の特に電界が高い領域で加速され
たキャリアが、基板の結晶格子と電離衝突し、電子−正
孔対を発生させる。通常、高電界領域で加速された荷電
粒子系の温度（電子温度、正孔温度）が格子温度を越え
るとき、この電荷は特別にホットキャリアと呼ばれる
が、このホットキャリアの一部は、基板のシリコン／ゲ
ート酸化膜間の障壁を越えて、ゲート酸化膜に注入され
る様になる。
構造の微細化が進み、他方ではトランジスタの動作電圧
そのものが変わらないという状況下にあるため、ＭＯＳ
ＦＥＴ内部のドレイン領域近傍の空乏層領域の電界強度
は増大し続ける傾向にある。従って、シリコン基板／ゲ
ート酸化膜界面の横方向電界が十分大きくなる特別な場
合では、ドレイン近傍の特に電界が高い領域で加速され
たキャリアが、基板の結晶格子と電離衝突し、電子−正
孔対を発生させる。通常、高電界領域で加速された荷電
粒子系の温度（電子温度、正孔温度）が格子温度を越え
るとき、この電荷は特別にホットキャリアと呼ばれる
が、このホットキャリアの一部は、基板のシリコン／ゲ
ート酸化膜間の障壁を越えて、ゲート酸化膜に注入され
る様になる。
【０００３】即ち、Ｎチャネルトランジスタでは電子の
注入が、ｐチャネルトランジスタでは正孔の注入が起こ
る。この注入キャリアはシリコン／酸化膜界面に界面準
位を形成し、あるいは酸化膜内の電荷トラップに捕獲さ
れて固定電荷蓄積を引き起こし、その結果トランジスタ
の閾値電圧を変動あるいはキャリア移動度を低下せし
め、半導体装置の信頼性を損なう。
注入が、ｐチャネルトランジスタでは正孔の注入が起こ
る。この注入キャリアはシリコン／酸化膜界面に界面準
位を形成し、あるいは酸化膜内の電荷トラップに捕獲さ
れて固定電荷蓄積を引き起こし、その結果トランジスタ
の閾値電圧を変動あるいはキャリア移動度を低下せし
め、半導体装置の信頼性を損なう。
【０００４】従来この様な素子の微細化に伴う信頼性の
低下を防ぐため、ＭＯＳＦＥＴにＬＤＤ（Ｌｉｇｈｔｌ
ｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を導入することが行
われてきた。
低下を防ぐため、ＭＯＳＦＥＴにＬＤＤ（Ｌｉｇｈｔｌ
ｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を導入することが行
われてきた。
【０００５】以下図面を参照して、ＬＤＤ構造を有する
ＭＯＳＦＥＴの製造方法を説明する。図５（ａ）〜
（ｃ）は従来のＭＯＳ型ＦＥＴの製造方法の一例を説明
するための工程順に示した半導体チップの断面図であ
る。
ＭＯＳＦＥＴの製造方法を説明する。図５（ａ）〜
（ｃ）は従来のＭＯＳ型ＦＥＴの製造方法の一例を説明
するための工程順に示した半導体チップの断面図であ
る。
【０００６】まず図５（ａ）に示すように、公知の技術
を用いて、Ｐ型シリコン基板１上に素子分離のためのフ
ィールド酸化膜３と、Ｐ+ 層からなるチャネルストッパ
５とを形成し、続いて素子領域内のシリコン基板１上に
ゲート酸化膜２を形成する。次で、リン等を含む多結晶
シリコンの単層あるいは多結晶シリコンと高融点金属の
シリサイドとの複合膜からなる導電性膜を形成したのち
パターニングしてゲート電極４を形成する。エッチング
には微細な素子を形成する場合、異方性の高いＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等が
用いられる。
を用いて、Ｐ型シリコン基板１上に素子分離のためのフ
ィールド酸化膜３と、Ｐ+ 層からなるチャネルストッパ
５とを形成し、続いて素子領域内のシリコン基板１上に
ゲート酸化膜２を形成する。次で、リン等を含む多結晶
シリコンの単層あるいは多結晶シリコンと高融点金属の
シリサイドとの複合膜からなる導電性膜を形成したのち
パターニングしてゲート電極４を形成する。エッチング
には微細な素子を形成する場合、異方性の高いＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等が
用いられる。
【０００７】次に図５（ｂ）に示すように、ゲート電極
４をマスクとして自己整合的にＮ型不純物を打ち込み、
Ｎ- 層６を形成する。Ｎ- 層６の形成後、サイドウォー
ル１９を形成するが、その前にＮ- 層６上のゲート酸化
膜の処置に３通りの方法が考えられる。第１は、ゲート
酸化膜を弗酸等のエッチャントを用いて除去した後、サ
イドウォールを形成する方法である。第２の方法では、
ゲート酸化膜を第１の方法と同様に除去した後、熱酸化
法を用いてＮ- 層６上に熱酸化膜を形成した後、サイド
ウォールを形成する。第３は、ゲート酸化膜をそのまま
残し、その上にサイドウォールを形成する方法である。
４をマスクとして自己整合的にＮ型不純物を打ち込み、
Ｎ- 層６を形成する。Ｎ- 層６の形成後、サイドウォー
ル１９を形成するが、その前にＮ- 層６上のゲート酸化
膜の処置に３通りの方法が考えられる。第１は、ゲート
酸化膜を弗酸等のエッチャントを用いて除去した後、サ
イドウォールを形成する方法である。第２の方法では、
ゲート酸化膜を第１の方法と同様に除去した後、熱酸化
法を用いてＮ- 層６上に熱酸化膜を形成した後、サイド
ウォールを形成する。第３は、ゲート酸化膜をそのまま
残し、その上にサイドウォールを形成する方法である。
【０００８】ゲート酸化膜を除去しない第３の方法で
は、イオン注入後素子全面に酸化シリコン膜をＣＶＤ法
を用いて堆積し、更に異方性を有する化学イオンエッチ
ング法を用いてこの酸化シリコン膜をエッチングし、ゲ
ート電極４の側面に残すことにより、サイドウォール１
９を形成する。
は、イオン注入後素子全面に酸化シリコン膜をＣＶＤ法
を用いて堆積し、更に異方性を有する化学イオンエッチ
ング法を用いてこの酸化シリコン膜をエッチングし、ゲ
ート電極４の側面に残すことにより、サイドウォール１
９を形成する。
【０００９】次に図５（ｃ）に示すように、イオン注入
のエネルギーにより、露出したシリコン基板の表面にダ
メージが入ることを防ぐため、素子全面に薄いシリコン
酸化膜１１を、熱酸化法又はＣＶＤ法により形成する。
次にゲート電極４及びサイドウォール１９をマスクとし
て、自己整合的に高濃度のヒ素あるいはリン等のＮ型不
純物のイオンを注入を行い、Ｎ+ 層１０を形成する。更
に高温の窒素雰囲気中で加熱することにより、Ｎ- 層６
及びＮ+ 層１０を活性化し、ＬＤＤ構造を完成させる。
のエネルギーにより、露出したシリコン基板の表面にダ
メージが入ることを防ぐため、素子全面に薄いシリコン
酸化膜１１を、熱酸化法又はＣＶＤ法により形成する。
次にゲート電極４及びサイドウォール１９をマスクとし
て、自己整合的に高濃度のヒ素あるいはリン等のＮ型不
純物のイオンを注入を行い、Ｎ+ 層１０を形成する。更
に高温の窒素雰囲気中で加熱することにより、Ｎ- 層６
及びＮ+ 層１０を活性化し、ＬＤＤ構造を完成させる。
【００１０】
【発明が解決しようとする課題】さて上記のＬＤＤ構造
を有するＭＯＳＦＥＴの形成方法では、ＬＤＤ層である
Ｎ- 層６の形成後、サイドウォールの形成に先だって
の、Ｎ- 層６上のゲート酸化膜の処理方法を３通り示し
た。Ｎ- 層６上の酸化膜を処理する必要性は以下に述べ
る理由による。
を有するＭＯＳＦＥＴの形成方法では、ＬＤＤ層である
Ｎ- 層６の形成後、サイドウォールの形成に先だって
の、Ｎ- 層６上のゲート酸化膜の処理方法を３通り示し
た。Ｎ- 層６上の酸化膜を処理する必要性は以下に述べ
る理由による。
【００１１】上記のＬＤＤ構造の形成方法では、ゲート
電極の形成の際に電極材料をエッチングしきった時に、
Ｎ- 層を形成する領域表面のゲート酸化膜がエッチング
のプラズマに曝されるため、酸化膜／シリコン基板界面
に界面準位が、ゲート酸化膜内に電荷トラップ等のダメ
ージが発生する。更にこの領域には、Ｎ- 層の形成の為
のイオン注入のエネルギーにより、同様のダメージが加
わる。膜内の電荷トラップとしては、酸化膜中の３価の
シリコン（Ｏ≡Ｓｉ・）が原因と考えられている。ま
た、界面準位は酸化膜／シリコン間の原子結合が切断さ
れた不対結合で、チャネル伝導キャリアの移動度を低下
させ、さらに電荷トラップとして振る舞う。
電極の形成の際に電極材料をエッチングしきった時に、
Ｎ- 層を形成する領域表面のゲート酸化膜がエッチング
のプラズマに曝されるため、酸化膜／シリコン基板界面
に界面準位が、ゲート酸化膜内に電荷トラップ等のダメ
ージが発生する。更にこの領域には、Ｎ- 層の形成の為
のイオン注入のエネルギーにより、同様のダメージが加
わる。膜内の電荷トラップとしては、酸化膜中の３価の
シリコン（Ｏ≡Ｓｉ・）が原因と考えられている。ま
た、界面準位は酸化膜／シリコン間の原子結合が切断さ
れた不対結合で、チャネル伝導キャリアの移動度を低下
させ、さらに電荷トラップとして振る舞う。
【００１２】これらのダメージには、後の熱処理工程に
おいて、処理装置内に混入した水素が結合しＳｉ−Ｈｉ
結合をつくる。この様な結合は、デバイスとして完成し
た状態では、電気的に検出することはできない。しかし
ホットキャリア等の電荷が注入されると容易に切断さ
れ、界面準位あるいは電荷トラップとなる。そのためＬ
ＤＤ構造を用いることにより抑制されているとはいえ、
少なからず発生したホットキャリアが注入されると、界
面準位の発生によるキャリア移動度の低下、及び電荷の
捕獲による閾値電圧の変動を引き起こす。以上の理由に
より、ダメージが入ったＮ- 層上のゲート酸化膜に対し
何らかの処置を施しダメージの影響を回避する必要が有
る。「従来の技術」で示した第３の方法を用いた場合、
ダメージが入った酸化膜が残るので、素子の信頼性を著
しく損なうことになる。
おいて、処理装置内に混入した水素が結合しＳｉ−Ｈｉ
結合をつくる。この様な結合は、デバイスとして完成し
た状態では、電気的に検出することはできない。しかし
ホットキャリア等の電荷が注入されると容易に切断さ
れ、界面準位あるいは電荷トラップとなる。そのためＬ
ＤＤ構造を用いることにより抑制されているとはいえ、
少なからず発生したホットキャリアが注入されると、界
面準位の発生によるキャリア移動度の低下、及び電荷の
捕獲による閾値電圧の変動を引き起こす。以上の理由に
より、ダメージが入ったＮ- 層上のゲート酸化膜に対し
何らかの処置を施しダメージの影響を回避する必要が有
る。「従来の技術」で示した第３の方法を用いた場合、
ダメージが入った酸化膜が残るので、素子の信頼性を著
しく損なうことになる。
【００１３】上記のダメージを除去する一つの手段とし
て、Ｎ- 層形成の為の不純物イオンの注入工程の後、表
面に露出したゲート酸化膜をエッチング法により除去し
た後サイドウォールを形成することが考えられ、これが
従来技術で述べた第１の方法である。この方法を用いた
場合、エッチングにより露出したシリコン基板表面に、
サイドウォールの原料となるＣＶＤ膜を直接堆積するこ
とになる。しかし、シリコン基板上にＣＶＤ法を用いて
酸化膜を形成すると、シリコンと酸化膜の界面にシリコ
ンの不対電子を生じ易い。不対電子は酸化膜中のトラッ
プと同様ホットキャリアを捕獲する為、ホットキャリア
耐性の低下を引き起こす。その対策として、Ｎ- 層６上
の酸化膜を除去した後、熱酸化法によりＮ- 層６上の熱
酸化膜を形成することが考えられる。これが第２の方法
である。
て、Ｎ- 層形成の為の不純物イオンの注入工程の後、表
面に露出したゲート酸化膜をエッチング法により除去し
た後サイドウォールを形成することが考えられ、これが
従来技術で述べた第１の方法である。この方法を用いた
場合、エッチングにより露出したシリコン基板表面に、
サイドウォールの原料となるＣＶＤ膜を直接堆積するこ
とになる。しかし、シリコン基板上にＣＶＤ法を用いて
酸化膜を形成すると、シリコンと酸化膜の界面にシリコ
ンの不対電子を生じ易い。不対電子は酸化膜中のトラッ
プと同様ホットキャリアを捕獲する為、ホットキャリア
耐性の低下を引き起こす。その対策として、Ｎ- 層６上
の酸化膜を除去した後、熱酸化法によりＮ- 層６上の熱
酸化膜を形成することが考えられる。これが第２の方法
である。
【００１４】しかしこの方法を用いると、図６に示すよ
うに、Ｎ- 層６の表面が酸化され、厚い熱酸化膜１２が
形成されるため、シリコン基板表面のゲート電極４の端
部に段差を生じ、凸部１３が形成される。このような凸
部１３が存在するトランジスタを動作させるとき、ドレ
イン−ゲート電極間の電界が凸部１３に集中するため、
この領域でゲート酸化膜の絶縁耐圧の低下、あるいはホ
ットキャリアの注入が起こり、半導体装置の信頼性を著
しく損なう。
うに、Ｎ- 層６の表面が酸化され、厚い熱酸化膜１２が
形成されるため、シリコン基板表面のゲート電極４の端
部に段差を生じ、凸部１３が形成される。このような凸
部１３が存在するトランジスタを動作させるとき、ドレ
イン−ゲート電極間の電界が凸部１３に集中するため、
この領域でゲート酸化膜の絶縁耐圧の低下、あるいはホ
ットキャリアの注入が起こり、半導体装置の信頼性を著
しく損なう。
【００１５】本発明は、このようなＬＤＤ層の形成後の
シリコン基板表面の酸化により生ずる凸部の発生を解消
し、半導体装置の信頼性を向上させる半導体装置の製造
方法を提案することを目的とする。
シリコン基板表面の酸化により生ずる凸部の発生を解消
し、半導体装置の信頼性を向上させる半導体装置の製造
方法を提案することを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にゲート酸化膜を介してゲート
電極を形成する工程と、このゲート電極をマスクとして
不純物を導入し前記基板に不純物濃度の低いソース・ド
レイン拡散層を形成する工程と、このソース・ドレイン
拡散層上の前記ゲート酸化膜をウエットエッチング法に
より除去したのち全面に多結晶シリコン膜を形成する工
程と、この多結晶シリコン膜を酸化し酸化膜としたのち
前記ソース・ドレイン層の表面を熱酸化する工程とを含
むものである。
造方法は、半導体基板上にゲート酸化膜を介してゲート
電極を形成する工程と、このゲート電極をマスクとして
不純物を導入し前記基板に不純物濃度の低いソース・ド
レイン拡散層を形成する工程と、このソース・ドレイン
拡散層上の前記ゲート酸化膜をウエットエッチング法に
より除去したのち全面に多結晶シリコン膜を形成する工
程と、この多結晶シリコン膜を酸化し酸化膜としたのち
前記ソース・ドレイン層の表面を熱酸化する工程とを含
むものである。
【００１７】多結晶シリコン膜を全て酸化しきれず、Ｌ
ＤＤ層表面に多結晶シリコンが残った場合、残った多結
晶シリコンがシリコン領域の最表面となり、トランジス
タ動作時にここを電流が流れる。しかし多結晶シリコン
は電気伝導度が低いので、この場合トランジスタの駆動
力の低下を引き起こす。そのため多結晶シリコン膜を全
て酸化し、ＬＤＤ層の表面を電流が流れるようにする必
要がある。多結晶シリコン膜だけを酸化し、ＬＤＤ層を
全く酸化しないことは困難であり、実際にはＬＤＤ層の
表面も酸化される。ＬＤＤ層の上に多結晶シリコン膜を
成長させた場合、両層の間に界面構造ができるため、多
結晶シリコン膜だけを酸化した場合はこの界面構造が残
り、トランジスタ動作時に伝導電子の散乱を引き起こ
し、トランジスタ特性の低下の原因となる。しかしＬＤ
Ｄ層の表面が酸化された場合、この界面構造がなくなる
ため、上記の様な特性低下は起きない。しかしＬＤＤ層
の表面を酸化して形成する酸化膜の厚さが大きすぎる場
合、従来例と同様にゲート電極端部のシリコン基板表面
に凸部が形成されるので、この厚さを小さくする必要が
ある。この場合、５ｎｍ以下にすることが好ましい。
ＤＤ層表面に多結晶シリコンが残った場合、残った多結
晶シリコンがシリコン領域の最表面となり、トランジス
タ動作時にここを電流が流れる。しかし多結晶シリコン
は電気伝導度が低いので、この場合トランジスタの駆動
力の低下を引き起こす。そのため多結晶シリコン膜を全
て酸化し、ＬＤＤ層の表面を電流が流れるようにする必
要がある。多結晶シリコン膜だけを酸化し、ＬＤＤ層を
全く酸化しないことは困難であり、実際にはＬＤＤ層の
表面も酸化される。ＬＤＤ層の上に多結晶シリコン膜を
成長させた場合、両層の間に界面構造ができるため、多
結晶シリコン膜だけを酸化した場合はこの界面構造が残
り、トランジスタ動作時に伝導電子の散乱を引き起こ
し、トランジスタ特性の低下の原因となる。しかしＬＤ
Ｄ層の表面が酸化された場合、この界面構造がなくなる
ため、上記の様な特性低下は起きない。しかしＬＤＤ層
の表面を酸化して形成する酸化膜の厚さが大きすぎる場
合、従来例と同様にゲート電極端部のシリコン基板表面
に凸部が形成されるので、この厚さを小さくする必要が
ある。この場合、５ｎｍ以下にすることが好ましい。
【００１８】この方法を用いることにより、ダメージを
含むＬＤＤ層上のゲート酸化膜を除去した後に熱酸化を
行なっても、ゲート電極端部のシリコン表面で起こる凸
部の発生は解消しされるため、ゲート酸化膜の絶縁耐圧
の低下及びホットキャリア耐性の低下を抑制することが
できる。
含むＬＤＤ層上のゲート酸化膜を除去した後に熱酸化を
行なっても、ゲート電極端部のシリコン表面で起こる凸
部の発生は解消しされるため、ゲート酸化膜の絶縁耐圧
の低下及びホットキャリア耐性の低下を抑制することが
できる。
【００１９】
【実施例】以下に本発明の実施例について図面を用いて
説明する。
説明する。
【００２０】図１（ａ）〜（ｄ）は第１の実施例を説明
するための工程順に示した半導体チップの断面図であ
る。
するための工程順に示した半導体チップの断面図であ
る。
【００２１】まず図１（ａ）に示すように従来例と同様
にＰ型のシリコン基板１上に素子分離のためのフィール
ド酸化膜３と、Ｐ+ 層からチャネルストッパ５を形成
し、続いて素子領域内のシリコン基板１上に厚さ約１５
ｎｍのゲート酸化膜２を形成する。次でリン等を含む多
結晶シリコンの単層あるいは多結晶シリコンと高融点金
属のシリサイドとの複合膜からなる導電性膜を形成した
のち、パターニングしゲート電極４を形成する。エッチ
ングは異方性の高いＲＩＥ法等を用いる。次に、ゲート
電極４をマスクとして、例えばリン等のＮ型不純物のイ
オンを注入し、自己整合的にＬＤＤ構造のＮ- 層６を形
成する。
にＰ型のシリコン基板１上に素子分離のためのフィール
ド酸化膜３と、Ｐ+ 層からチャネルストッパ５を形成
し、続いて素子領域内のシリコン基板１上に厚さ約１５
ｎｍのゲート酸化膜２を形成する。次でリン等を含む多
結晶シリコンの単層あるいは多結晶シリコンと高融点金
属のシリサイドとの複合膜からなる導電性膜を形成した
のち、パターニングしゲート電極４を形成する。エッチ
ングは異方性の高いＲＩＥ法等を用いる。次に、ゲート
電極４をマスクとして、例えばリン等のＮ型不純物のイ
オンを注入し、自己整合的にＬＤＤ構造のＮ- 層６を形
成する。
【００２２】次にフッ酸を用いてＮ- 層６表面のゲート
酸化膜を除去した後、既知のＣＶＤ法を用いて、素子全
面に多結晶シリコン膜７を、例えば厚さ１０ｎｍ堆積す
る。
酸化膜を除去した後、既知のＣＶＤ法を用いて、素子全
面に多結晶シリコン膜７を、例えば厚さ１０ｎｍ堆積す
る。
【００２３】次に図１（ｂ）に示すように、熱酸化法を
用いて、堆積した多結晶シリコン膜７を全て酸化して熱
酸化膜８を形成する。更にＮ- 層６の表面を熱酸化し約
３ｎｍの熱酸化膜を形成する。
用いて、堆積した多結晶シリコン膜７を全て酸化して熱
酸化膜８を形成する。更にＮ- 層６の表面を熱酸化し約
３ｎｍの熱酸化膜を形成する。
【００２４】次に素子全面酸化シリコン膜９を、ＣＶＤ
法を用いて約４００ｎｍ堆積する。以下従来例と同様に
操作する。
法を用いて約４００ｎｍ堆積する。以下従来例と同様に
操作する。
【００２５】すなわち次に図１（ｃ）に示すように、異
方性を有する化学イオンエッチング法を用いて、酸化シ
リコン膜９をエッチングし、ゲート電極４の側面にサイ
ドウォール９Ａを形成する。次で図１（ｄ）に示すよう
に、全面に薄い酸化シリコン膜１１を熱酸化法又はＣＶ
Ｄ法により形成したのち、ゲート電極４及びサイドウォ
ール９Ａをマスクとして、自己整合的に高濃度のヒ素あ
るいはリン等のＮ型不純物のイオンを注入を行い、更に
高温の窒素雰囲気中で加熱することにより、イオン注入
層を活性化して、Ｎ- 層６及びＮ+ 層１０を形成し、Ｌ
ＤＤ構造を完成させる。
方性を有する化学イオンエッチング法を用いて、酸化シ
リコン膜９をエッチングし、ゲート電極４の側面にサイ
ドウォール９Ａを形成する。次で図１（ｄ）に示すよう
に、全面に薄い酸化シリコン膜１１を熱酸化法又はＣＶ
Ｄ法により形成したのち、ゲート電極４及びサイドウォ
ール９Ａをマスクとして、自己整合的に高濃度のヒ素あ
るいはリン等のＮ型不純物のイオンを注入を行い、更に
高温の窒素雰囲気中で加熱することにより、イオン注入
層を活性化して、Ｎ- 層６及びＮ+ 層１０を形成し、Ｌ
ＤＤ構造を完成させる。
【００２６】この第１の実施例と従来例を用いて作製し
たＬＤＤ構造を有するＭＯＳＦＥＴの比較を行った。図
２及び図３は本実施例及び従来例を用いて作成したＭＯ
ＳＦＥＴの絶縁耐圧と頻度との関係を示す図である。こ
こでは、ソース・ドレイン及び基板を接地し、ゲート電
極にステップ電圧を印加した際に、ゲート電流密度が１
００ｍＡ・ｃｍ2 を越える様な電圧値を求めた。この電
圧値からゲート酸化膜中の電界強度を求め、これを耐圧
電界強度として定義する。試料はゲート長５μｍ、ゲー
ト幅２０μｍのトランジスタを１万個並列に接続したア
レイ構造を１単位としたもので、このアレイを５０個用
いて評価を行った。
たＬＤＤ構造を有するＭＯＳＦＥＴの比較を行った。図
２及び図３は本実施例及び従来例を用いて作成したＭＯ
ＳＦＥＴの絶縁耐圧と頻度との関係を示す図である。こ
こでは、ソース・ドレイン及び基板を接地し、ゲート電
極にステップ電圧を印加した際に、ゲート電流密度が１
００ｍＡ・ｃｍ2 を越える様な電圧値を求めた。この電
圧値からゲート酸化膜中の電界強度を求め、これを耐圧
電界強度として定義する。試料はゲート長５μｍ、ゲー
ト幅２０μｍのトランジスタを１万個並列に接続したア
レイ構造を１単位としたもので、このアレイを５０個用
いて評価を行った。
【００２７】耐圧電界強度が８ＭＶ／ｃｍを越えるもの
を良品、８ＭＶ／ｃｍ以下のものを不良品として、５０
個の試料中に占める良品の個数を良品率として定義し
た。その結果、本実施例を適用した場合良品率が９０％
を越えるのに対し、従来技術を用いた場合、良品率が６
０％を下回った。
を良品、８ＭＶ／ｃｍ以下のものを不良品として、５０
個の試料中に占める良品の個数を良品率として定義し
た。その結果、本実施例を適用した場合良品率が９０％
を越えるのに対し、従来技術を用いた場合、良品率が６
０％を下回った。
【００２８】図４はゲート電流が最大となる条件でスト
レスを印加した後の相互コンダクタンスｇm の変動量Δ
ｇm の時間変化を示したものである。相互コンダクタン
スの変動は、ホットキャリアの注入による界面準位の発
生に伴うキャリア移動度の低下を反映している。第１の
実施例を用いたトランジスタのΔｇm が従来の製造方法
を用いたトランジスタのそれより小さいことがわかる。
この事から、本実施例によるトランジスタのホットキャ
リア耐性が大幅に向上することがわかる。
レスを印加した後の相互コンダクタンスｇm の変動量Δ
ｇm の時間変化を示したものである。相互コンダクタン
スの変動は、ホットキャリアの注入による界面準位の発
生に伴うキャリア移動度の低下を反映している。第１の
実施例を用いたトランジスタのΔｇm が従来の製造方法
を用いたトランジスタのそれより小さいことがわかる。
この事から、本実施例によるトランジスタのホットキャ
リア耐性が大幅に向上することがわかる。
【００２９】上記実施例では、Ｎチャネルトランジスタ
を例に取ったが、Ｐチャンネルトランジスタでも、同様
の効果が得られる。
を例に取ったが、Ｐチャンネルトランジスタでも、同様
の効果が得られる。
【００３０】次に本発明の第２の実施例について説明す
る。第２の実施例ではＬＤＤ層上のゲート酸化膜の除去
及び多結晶シリコン膜の形成後に行なう熱酸化を、ラン
プアニーラを用いた急速酸化により行うものである。
る。第２の実施例ではＬＤＤ層上のゲート酸化膜の除去
及び多結晶シリコン膜の形成後に行なう熱酸化を、ラン
プアニーラを用いた急速酸化により行うものである。
【００３１】ランプアニーラを用いた場合は炉心管型の
酸化装置を用いた場合に比べ、薄い酸化膜を形成するこ
とが容易であると云う利点を有する。更に、炉心管を用
いた場合に比べ短時間の熱処理で所望の膜厚の酸化膜を
形成することが出来るので、加熱中に基板内の不純物が
拡散しにくい。微細なトランジスタ構造において、ＬＤ
Ｄ等の不純物が拡散すると、ソースとドレイン近傍の空
乏層がつながって、トランジスタの動作が制御できなく
なるパンチスルー現象が起こるので、熱処理をできる限
り抑制する必要がある。そのため、ランプアニーラを用
い、短時間で酸化膜を形成することは、パンチスルー防
止に関するプロセスの要求にも合致するという利点を有
する。
酸化装置を用いた場合に比べ、薄い酸化膜を形成するこ
とが容易であると云う利点を有する。更に、炉心管を用
いた場合に比べ短時間の熱処理で所望の膜厚の酸化膜を
形成することが出来るので、加熱中に基板内の不純物が
拡散しにくい。微細なトランジスタ構造において、ＬＤ
Ｄ等の不純物が拡散すると、ソースとドレイン近傍の空
乏層がつながって、トランジスタの動作が制御できなく
なるパンチスルー現象が起こるので、熱処理をできる限
り抑制する必要がある。そのため、ランプアニーラを用
い、短時間で酸化膜を形成することは、パンチスルー防
止に関するプロセスの要求にも合致するという利点を有
する。
【００３２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＬＤＤ構造の不純物拡散層の形成後、不純物拡散
層表面のゲート酸化膜を弗酸等のエッチャントを用いて
除去し、薄い多結晶シリコン膜を形成し、続いて熱酸化
法により全ての多結晶シリコン膜を酸化し、同時に不純
物拡散層の表面に５ｎｍ以下の熱酸化膜を形成し、その
後ゲート電極の側壁にサイドウォールを形成することに
より、ゲート電極端部のシリコン基板表面に凸部が形成
されることなくなるため、ＬＤＤの不純物拡散層上に良
質の熱酸化膜を形成することが出来る。従ってＭＯＳＦ
ＥＴのゲート酸化膜の絶縁耐圧特性を損なうことなく、
ホットキャリア耐性を向上させることができるという効
果がある。
れば、ＬＤＤ構造の不純物拡散層の形成後、不純物拡散
層表面のゲート酸化膜を弗酸等のエッチャントを用いて
除去し、薄い多結晶シリコン膜を形成し、続いて熱酸化
法により全ての多結晶シリコン膜を酸化し、同時に不純
物拡散層の表面に５ｎｍ以下の熱酸化膜を形成し、その
後ゲート電極の側壁にサイドウォールを形成することに
より、ゲート電極端部のシリコン基板表面に凸部が形成
されることなくなるため、ＬＤＤの不純物拡散層上に良
質の熱酸化膜を形成することが出来る。従ってＭＯＳＦ
ＥＴのゲート酸化膜の絶縁耐圧特性を損なうことなく、
ホットキャリア耐性を向上させることができるという効
果がある。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図２】実施例の絶縁耐圧特性を示す図。
【図３】従来例の絶縁耐圧特性を示す図。
【図４】ストレス印加時間とΔｇｍとの関係を示す図。
【図５】従来例を説明するための半導体チップの断面
図。
図。
【図６】従来例を説明するための半導体チップの断面
図。
図。
１ シリコン基板 ２ ゲート酸化膜 ３ フィールド酸化膜 ４ ゲート電極 ５ チャネルストッパ ６ Ｎ- 層 ７ 多結晶シリコン膜 ８ 熱酸化膜 ９，１９ 酸化シリコン膜 １０ Ｎ+ 層 １１ 酸化シリコン膜 １２ 熱酸化膜 １３ 凸部
Claims (1)
- 【請求項１】 半導体基板上にゲート酸化膜を介してゲ
ート電極を形成する工程と、このゲート電極をマスクと
して不純物を導入し前記基板に不純物濃度の低いソース
・ドレイン拡散層を形成する工程と、このソース・ドレ
イン拡散層上の前記ゲート酸化膜をウエットエッチング
法により除去したのち全面に多結晶シリコン膜を形成す
る工程と、この多結晶シリコン膜を酸化し酸化膜とした
のち前記ソース・ドレイン層の表面を熱酸化する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26336892A JP2850668B2 (ja) | 1992-10-01 | 1992-10-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26336892A JP2850668B2 (ja) | 1992-10-01 | 1992-10-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120242A JPH06120242A (ja) | 1994-04-28 |
| JP2850668B2 true JP2850668B2 (ja) | 1999-01-27 |
Family
ID=17388524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26336892A Expired - Fee Related JP2850668B2 (ja) | 1992-10-01 | 1992-10-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850668B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0175367B1 (ko) * | 1995-09-29 | 1999-02-01 | 윤종용 | 반도체 장치 및 그 제조 방법 |
| JP2015053367A (ja) * | 2013-09-06 | 2015-03-19 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
-
1992
- 1992-10-01 JP JP26336892A patent/JP2850668B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06120242A (ja) | 1994-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981013 |
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