JP2842491B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ホットキャリア耐性が強化された半導体装置の製造方法
に関する。
ホットキャリア耐性が強化された半導体装置の製造方法
に関する。
【０００２】
【従来の技術】近年、ＭＯＳ型半導体装置は構造の微細
化が進み、他方ではトランジスタの動作電圧そのものが
変わらないという状況下にあるため、最近の半導体集積
回路装置では、トランジスタ内部のドレイン領域近傍の
空乏層領域の電界強度は増大し続ける傾向にある。従っ
て、シリコン基板／ゲート酸化膜界面の横方向電界が十
分大きくなる特別な場合では、ドレイン近傍の特に電界
が高い領域で加速されたキャリアが、基板の結晶格子と
電離衝突し、電子−正孔対を発生させる。通常、高電界
領域で加速された荷電粒子系の温度（電子温度、正孔温
度）が格子温度を越えるとき、この電荷は特別にホット
キャリアと呼ばれるが、このホットキャリアの一部は、
基板シリコン／ゲート酸化膜間の障壁を越えて、ゲート
酸化膜に注入される様になる。即ち、Ｎキャネルトラン
ジスタでは電子の注入が、ｐチャネルトランジスタでは
正孔の注入が起こる。この注入キャリアはシリコン／酸
化膜界面準位を形成し、あるいは酸化膜内の電荷トラッ
プに捕獲されて固定電荷蓄積を引き起こし、その結果ト
ランジスタの閾値電圧を変動あるいはキャリア移動度を
低下せしめ、半導体装置の信頼性を損なう。
化が進み、他方ではトランジスタの動作電圧そのものが
変わらないという状況下にあるため、最近の半導体集積
回路装置では、トランジスタ内部のドレイン領域近傍の
空乏層領域の電界強度は増大し続ける傾向にある。従っ
て、シリコン基板／ゲート酸化膜界面の横方向電界が十
分大きくなる特別な場合では、ドレイン近傍の特に電界
が高い領域で加速されたキャリアが、基板の結晶格子と
電離衝突し、電子−正孔対を発生させる。通常、高電界
領域で加速された荷電粒子系の温度（電子温度、正孔温
度）が格子温度を越えるとき、この電荷は特別にホット
キャリアと呼ばれるが、このホットキャリアの一部は、
基板シリコン／ゲート酸化膜間の障壁を越えて、ゲート
酸化膜に注入される様になる。即ち、Ｎキャネルトラン
ジスタでは電子の注入が、ｐチャネルトランジスタでは
正孔の注入が起こる。この注入キャリアはシリコン／酸
化膜界面準位を形成し、あるいは酸化膜内の電荷トラッ
プに捕獲されて固定電荷蓄積を引き起こし、その結果ト
ランジスタの閾値電圧を変動あるいはキャリア移動度を
低下せしめ、半導体装置の信頼性を損なう。
【０００３】従来この様な素子の微細化に伴う信頼性の
低下を防ぐため、ＭＯＳ型トランジスタにＬＤＤ（Ｌｉ
ｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を導入する
ことが行われてきた。
低下を防ぐため、ＭＯＳ型トランジスタにＬＤＤ（Ｌｉ
ｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を導入する
ことが行われてきた。
【０００４】図１はＬＤＤ構造を有するＮチャネルトラ
ンジスタの断面図を示すもので、ここでドレイン領域で
あるｎ+ 層７近傍のチャネル領域に不純物濃度が低いｎ
- 型領域６を形成し、ここで横方向電界の集中を緩和さ
せているものである。通常このｎ- 型領域６はソース・
ドレインの各ｎ+ 型領域７を形成するのに先だって形成
される。この場合、ｎ+ 型領域７を形成するためにｎ型
不純物を注入する工程において、注入不純物が既に形成
されているｎ- 型不純物領域６内に注入されるのを防ぐ
ために、ｎ+ 型領域７を形成する前に、予めサイド・ウ
ォールと呼ばれる絶縁層５がゲート電極４の側面に沿っ
て形成される。
ンジスタの断面図を示すもので、ここでドレイン領域で
あるｎ+ 層７近傍のチャネル領域に不純物濃度が低いｎ
- 型領域６を形成し、ここで横方向電界の集中を緩和さ
せているものである。通常このｎ- 型領域６はソース・
ドレインの各ｎ+ 型領域７を形成するのに先だって形成
される。この場合、ｎ+ 型領域７を形成するためにｎ型
不純物を注入する工程において、注入不純物が既に形成
されているｎ- 型不純物領域６内に注入されるのを防ぐ
ために、ｎ+ 型領域７を形成する前に、予めサイド・ウ
ォールと呼ばれる絶縁層５がゲート電極４の側面に沿っ
て形成される。
【０００５】ここで図面を参照して、ＬＤＤ構造を有す
るＭＯＳ型トランジスタの製造方法を説明する。図２及
び図３は図１のＭＯＳ型トランジスタの製造方法の一つ
を示す工程順序図であって、まず図２（ａ）に示すよう
に公知の技術を用いて、Ｐ型シリコン基板１上に素子分
離のためのフィールド酸化膜３と、ストッパ領域として
のｐ+ 領域８を形成し、続いて素子領域内のＰ型基板１
上にゲート酸化膜２を形成した後、リン等を含む多結晶
シリコンの単層あるいは多結晶シリコンと高融点金属の
シリサイドとの複合膜からなる導電性膜１１を形成す
る。
るＭＯＳ型トランジスタの製造方法を説明する。図２及
び図３は図１のＭＯＳ型トランジスタの製造方法の一つ
を示す工程順序図であって、まず図２（ａ）に示すよう
に公知の技術を用いて、Ｐ型シリコン基板１上に素子分
離のためのフィールド酸化膜３と、ストッパ領域として
のｐ+ 領域８を形成し、続いて素子領域内のＰ型基板１
上にゲート酸化膜２を形成した後、リン等を含む多結晶
シリコンの単層あるいは多結晶シリコンと高融点金属の
シリサイドとの複合膜からなる導電性膜１１を形成す
る。
【０００６】続いて、図２（ｂ）に示すように導電性膜
上にマスク１２を形成し、続いて公知のエッチング技術
を用いてチャネル領域外の導電性膜を除去してゲート電
極４を形成する。微細な素子を形成する場合、異方性の
高いＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）法等が用いられる。
上にマスク１２を形成し、続いて公知のエッチング技術
を用いてチャネル領域外の導電性膜を除去してゲート電
極４を形成する。微細な素子を形成する場合、異方性の
高いＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）法等が用いられる。
【０００７】続いて、図３（ａ）に示すように、ゲート
電極４をマスクとして自己整合的にｎ型不純物を打ち込
み、ｎ- 層６を形成する。更に、素子全面にシリコン酸
化膜９をＣＶＤ法を用いて堆積する。
電極４をマスクとして自己整合的にｎ型不純物を打ち込
み、ｎ- 層６を形成する。更に、素子全面にシリコン酸
化膜９をＣＶＤ法を用いて堆積する。
【０００８】次いで図３（ｂ）に示すように、異方性を
有する化学イオンエッチング法を用いて、シリコン酸化
膜をエッチングし、ゲート電極４の側面に残すことによ
り、サイドウォール５を形成する。次いでイオン注入の
エネルギーにより、露出したシリコン基板の表面にダメ
ージが入ることを防ぐため、素子全面に薄いシリコン酸
化膜１３を例えばＣＶＤ法により堆積する。次にゲート
電極４及びサイドウォール５をマスクとして、自己整合
的に高濃度のヒ素あるいはリン等のｎ型不純物のイオン
を注入を行い、更に高温の窒素雰囲気中で加熱すること
により、ｎ- 層６及びｎ+ 層７を活性化すれば、図１に
示す構造を得る。
有する化学イオンエッチング法を用いて、シリコン酸化
膜をエッチングし、ゲート電極４の側面に残すことによ
り、サイドウォール５を形成する。次いでイオン注入の
エネルギーにより、露出したシリコン基板の表面にダメ
ージが入ることを防ぐため、素子全面に薄いシリコン酸
化膜１３を例えばＣＶＤ法により堆積する。次にゲート
電極４及びサイドウォール５をマスクとして、自己整合
的に高濃度のヒ素あるいはリン等のｎ型不純物のイオン
を注入を行い、更に高温の窒素雰囲気中で加熱すること
により、ｎ- 層６及びｎ+ 層７を活性化すれば、図１に
示す構造を得る。
【０００９】
【発明が解決しようとする課題】しかし、上記のＬＤＤ
構造の形成方法では、ゲート電極の形成の際に電極材料
をエッチングしきった時に、ｎ- 層を形成する領域表面
のゲート酸化膜がエッチングのプラズマに曝されるた
め、酸化膜／シリコン基板界面に界面準位、ゲート酸化
膜内に電荷トラップ等のダメージが発生する。更にこの
領域には、ｎ- 層の形成の為のイオン注入のエネルギー
により、同様のダメージが加わる。膜内の電荷トラップ
としては、酸化膜中の３価のシリコンが原因と考えられ
ている。また、界面準位は酸化膜／シリコン間の原子結
合が切断された不対結合で、チャネル伝導キャリアの移
動度を低下させ、さらに電荷トラップとして振る舞う。
これらのダメージには、後の熱処理行程において、処理
装置内に混入した水素が結合しＳｉ−Ｈ結合をつくる。
この様な結合は、デバイスとして完成した状態では、電
気的に検出することはできない。しかしホットキャリア
等の電荷が注入されると容易に切断され、界面準位、あ
るいは電荷トラップとなる。そのためＬＤＤ構造を用い
ることにより抑制されているとはいえ、少なからず発生
したホットキャリアが注入されると、界面準位の発生に
よるキャリア移動度の低下、及び電荷の捕獲による閾値
電圧の変動を引き起こす。
構造の形成方法では、ゲート電極の形成の際に電極材料
をエッチングしきった時に、ｎ- 層を形成する領域表面
のゲート酸化膜がエッチングのプラズマに曝されるた
め、酸化膜／シリコン基板界面に界面準位、ゲート酸化
膜内に電荷トラップ等のダメージが発生する。更にこの
領域には、ｎ- 層の形成の為のイオン注入のエネルギー
により、同様のダメージが加わる。膜内の電荷トラップ
としては、酸化膜中の３価のシリコンが原因と考えられ
ている。また、界面準位は酸化膜／シリコン間の原子結
合が切断された不対結合で、チャネル伝導キャリアの移
動度を低下させ、さらに電荷トラップとして振る舞う。
これらのダメージには、後の熱処理行程において、処理
装置内に混入した水素が結合しＳｉ−Ｈ結合をつくる。
この様な結合は、デバイスとして完成した状態では、電
気的に検出することはできない。しかしホットキャリア
等の電荷が注入されると容易に切断され、界面準位、あ
るいは電荷トラップとなる。そのためＬＤＤ構造を用い
ることにより抑制されているとはいえ、少なからず発生
したホットキャリアが注入されると、界面準位の発生に
よるキャリア移動度の低下、及び電荷の捕獲による閾値
電圧の変動を引き起こす。
【００１０】上記のダメージを除去する一つの手段とし
て、ｎ- 層形成の為の不純物イオンの注入工程の後、表
面に露出したゲート酸化膜をエッチング法により除去
し、熱酸化法を用いてシリコン基板表面に改めて酸化膜
を形成することが考えられる。しかしこの方法はゲート
端部のシリコン基板表面に段差を生じるため、好ましく
ない。
て、ｎ- 層形成の為の不純物イオンの注入工程の後、表
面に露出したゲート酸化膜をエッチング法により除去
し、熱酸化法を用いてシリコン基板表面に改めて酸化膜
を形成することが考えられる。しかしこの方法はゲート
端部のシリコン基板表面に段差を生じるため、好ましく
ない。
【００１１】更に上記のダメージをゲート酸化膜を除去
すること無く回復する手段として、窒素等の不活性雰囲
気中での高温熱処理があるが、この方法だけでは、十分
なダメージの回復は期待できない。
すること無く回復する手段として、窒素等の不活性雰囲
気中での高温熱処理があるが、この方法だけでは、十分
なダメージの回復は期待できない。
【００１２】
【課題を解決するための手段】本発明によれば、ＬＤＤ
構造のｎ- 層形成の為のイオン注入工程の後、１２００
℃以下で分解し、かつ炭素を含まない弗素化合物、例え
ば４００℃で分解する６フッ化硫黄（ＳＦ6 ）や５００
℃で分解する３フッ化窒素（ＮＦ3 ）の雰囲気内で、ラ
ンプアニーラを用いて弗素化合物が分解する温度以上か
つ９００〜１２００℃の温度範囲で加熱する。
構造のｎ- 層形成の為のイオン注入工程の後、１２００
℃以下で分解し、かつ炭素を含まない弗素化合物、例え
ば４００℃で分解する６フッ化硫黄（ＳＦ6 ）や５００
℃で分解する３フッ化窒素（ＮＦ3 ）の雰囲気内で、ラ
ンプアニーラを用いて弗素化合物が分解する温度以上か
つ９００〜１２００℃の温度範囲で加熱する。
【００１３】この方法を用いると、酸化膜は弗素を含
み、弗素は主にＳｉ−Ｆ結合の形で存在する。これによ
り酸化膜／シリコン基板界面の界面準位、即ちシリコン
の未結合手は弗素で終端し、界面準位としては振る舞わ
ない。さらにＳｉ−Ｆ結合は非常に安定した結合である
ため、ホットキャリアの注入によっては切断されず、界
面準位の増加に伴うキャリア移動度の低下も起こらなく
なる。同様に酸化膜中の電荷トラップ即ち３価のシリコ
ンの未結合手は弗素で終端するため、電荷を捕獲しなく
なり、さらにホットキャリアの注入によっても切断され
ないので閾値電圧の変動は抑制される。
み、弗素は主にＳｉ−Ｆ結合の形で存在する。これによ
り酸化膜／シリコン基板界面の界面準位、即ちシリコン
の未結合手は弗素で終端し、界面準位としては振る舞わ
ない。さらにＳｉ−Ｆ結合は非常に安定した結合である
ため、ホットキャリアの注入によっては切断されず、界
面準位の増加に伴うキャリア移動度の低下も起こらなく
なる。同様に酸化膜中の電荷トラップ即ち３価のシリコ
ンの未結合手は弗素で終端するため、電荷を捕獲しなく
なり、さらにホットキャリアの注入によっても切断され
ないので閾値電圧の変動は抑制される。
【００１４】この様に、酸化膜を弗素化合物雰囲気中で
ランプ加熱処理し、膜内に弗素を取り込むことにより、
デバイス動作時に注入されるホットキャリアの捕獲及び
界面準位の発生が抑制され、装置の信頼性が向上する。
ランプ加熱処理し、膜内に弗素を取り込むことにより、
デバイス動作時に注入されるホットキャリアの捕獲及び
界面準位の発生が抑制され、装置の信頼性が向上する。
【００１５】この際、加熱温度が１２００℃を越える
と、トラップが増加し、装置の信頼性はかえって低下す
る。
と、トラップが増加し、装置の信頼性はかえって低下す
る。
【００１６】また、加熱時の雰囲気が炭素を含むと、酸
化膜内に炭素が入り、酸化膜の耐圧が低下するので、炭
素を含む弗素化合物の使用は好ましくない。
化膜内に炭素が入り、酸化膜の耐圧が低下するので、炭
素を含む弗素化合物の使用は好ましくない。
【００１７】また、加熱処理の手段として通常用いられ
る抵抗加熱式の石英炉を用いると、酸化膜に弗素を導入
するのに、長時間の処理が必要なので、弗素化合物と大
気から炉内に侵入する水素の反応により生じた弗化水素
（ＨＦ）が、炉心管を侵食してしまう。これに対してラ
ンプ加熱式のアニーラを用いると、短時間の加熱処理で
弗素を酸化膜内に導入することができるため、炉の侵食
の心配が無い。
る抵抗加熱式の石英炉を用いると、酸化膜に弗素を導入
するのに、長時間の処理が必要なので、弗素化合物と大
気から炉内に侵入する水素の反応により生じた弗化水素
（ＨＦ）が、炉心管を侵食してしまう。これに対してラ
ンプ加熱式のアニーラを用いると、短時間の加熱処理で
弗素を酸化膜内に導入することができるため、炉の侵食
の心配が無い。
【００１８】また６弗化硫黄、３弗化水素等の弗素化合
物は、室温で極めて安定であるため、保管が容易である
という利点を有する。
物は、室温で極めて安定であるため、保管が容易である
という利点を有する。
【００１９】
【実施例】以下に本発明の第１の実施例について詳細に
説明する。
説明する。
【００２０】図１はＬＤＤ構造を有するＭＯＳ型トラン
ジスタ構造の断面図、図２及び図３は図１の製造方法を
示す工程順序図である。
ジスタ構造の断面図、図２及び図３は図１の製造方法を
示す工程順序図である。
【００２１】まず図２（ａ）に示すように公知の技術を
用いて、Ｐ型シリコン基板１上に素子分離のためのフィ
ールド酸化膜３と、ストッパ領域としてのｐ+ 領域８を
形成し、続いて素子領域内のＰ型基板１上にゲート酸化
膜２を形成した後、リン等を含む多結晶シリコンの単層
あるいは多結晶シリコンと高融点金属のシリサイドとの
複合膜からなる導電性膜１１を形成する。
用いて、Ｐ型シリコン基板１上に素子分離のためのフィ
ールド酸化膜３と、ストッパ領域としてのｐ+ 領域８を
形成し、続いて素子領域内のＰ型基板１上にゲート酸化
膜２を形成した後、リン等を含む多結晶シリコンの単層
あるいは多結晶シリコンと高融点金属のシリサイドとの
複合膜からなる導電性膜１１を形成する。
【００２２】続いて、図２（ｂ）に示すように導電性膜
上にマスク１２を形成し、続いて公知のエッチング技術
を用いてチャネル領域外の導電性膜を除去してゲート電
極４を形成する。微細な素子を形成する場合、異方性の
高いＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）法等が用いられる。
上にマスク１２を形成し、続いて公知のエッチング技術
を用いてチャネル領域外の導電性膜を除去してゲート電
極４を形成する。微細な素子を形成する場合、異方性の
高いＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）法等が用いられる。
【００２３】ここで従来の製造方法であれば、図３
（ａ）に示すように素子全面にシリコン酸化膜をＣＶＤ
法を用いて堆積するのであるが、本発明の実施例ではゲ
ート電極形成のエッチング及びｎ- 層形成のイオン注入
により、ｎ- 層上のゲート酸化膜２に生じたダメージを
回復するため、シリコン酸化膜の形成に先だってゲート
酸化膜２に弗素を導入する。そのためランプアニーラに
１２００℃以下で分解しかつ炭素を含まない弗素化合
物、例えば４００℃で分解する６弗化硫黄ガスを導入
し、１０００℃で１分間加熱する。
（ａ）に示すように素子全面にシリコン酸化膜をＣＶＤ
法を用いて堆積するのであるが、本発明の実施例ではゲ
ート電極形成のエッチング及びｎ- 層形成のイオン注入
により、ｎ- 層上のゲート酸化膜２に生じたダメージを
回復するため、シリコン酸化膜の形成に先だってゲート
酸化膜２に弗素を導入する。そのためランプアニーラに
１２００℃以下で分解しかつ炭素を含まない弗素化合
物、例えば４００℃で分解する６弗化硫黄ガスを導入
し、１０００℃で１分間加熱する。
【００２４】図４はランプアニーラの縦断面図である。
石英製チャンバー２１内の石英製支持台２４上のシリコ
ン基板２３を固定する。雰囲気ガス２６を石英製チャン
バー２１内部に供給し、ハロゲンランプ２２によってシ
リコン基板２３を加熱する構造になっている。
石英製チャンバー２１内の石英製支持台２４上のシリコ
ン基板２３を固定する。雰囲気ガス２６を石英製チャン
バー２１内部に供給し、ハロゲンランプ２２によってシ
リコン基板２３を加熱する構造になっている。
【００２５】ランプ加熱後の酸化膜内の弗素、シリコン
及び酸素の各濃度の深さ分布を、オージェ分光法で求め
た結果を図５に示す。横軸は、試料の深部を露出させる
ために行ったアルゴンを用いたスパッタ時間で、ほぼ表
面からの距離に比例する。スパッタ時間が約４２０秒の
とき、ゲート酸化膜と基板シリコンの界面の測定を行っ
ている。これから弗素が特に基板シリコンとゲート酸化
膜の界面に高濃度で分布していることが判る。酸化膜内
の弗素は主にＳｉ−Ｆの形で存在し、界面準位や膜中の
電荷トラップ等のダメージを回復する。
及び酸素の各濃度の深さ分布を、オージェ分光法で求め
た結果を図５に示す。横軸は、試料の深部を露出させる
ために行ったアルゴンを用いたスパッタ時間で、ほぼ表
面からの距離に比例する。スパッタ時間が約４２０秒の
とき、ゲート酸化膜と基板シリコンの界面の測定を行っ
ている。これから弗素が特に基板シリコンとゲート酸化
膜の界面に高濃度で分布していることが判る。酸化膜内
の弗素は主にＳｉ−Ｆの形で存在し、界面準位や膜中の
電荷トラップ等のダメージを回復する。
【００２６】その後従来の製造方法と同様の工程を経
て、図１の構造を得る。即ち図３（ａ）に示すように、
素子全面にシリコン酸化膜を、ＣＶＤ法を用いて堆積す
る。
て、図１の構造を得る。即ち図３（ａ）に示すように、
素子全面にシリコン酸化膜を、ＣＶＤ法を用いて堆積す
る。
【００２７】次いで図３（ｂ）に示すように、異方性を
有する化学イオンエッチング法を用いて、シリコン酸化
膜９をエッチングし、ゲート電極４の側面に残すことに
より、サイドウォール５を形成する。次いでイオン注入
のエネルギーにより、露出したシリコン基板の表面にダ
メージが入ることを防ぐため、素子全面に薄いシリコン
酸化膜１３を例えばＣＶＤ法により堆積する。次にゲー
ト電極４及びサイドウォール５をマスクとして、自己整
合的に高濃度のヒ素あるいはリン等のｎ型不純物のイオ
ンを注入を行い、更に高温の窒素雰囲気中で加熱するこ
とにより、イオン注入層を活性化して、ｎ- 層６及びｎ
+ 層７を形成すれば、図１に示す構造をえる。
有する化学イオンエッチング法を用いて、シリコン酸化
膜９をエッチングし、ゲート電極４の側面に残すことに
より、サイドウォール５を形成する。次いでイオン注入
のエネルギーにより、露出したシリコン基板の表面にダ
メージが入ることを防ぐため、素子全面に薄いシリコン
酸化膜１３を例えばＣＶＤ法により堆積する。次にゲー
ト電極４及びサイドウォール５をマスクとして、自己整
合的に高濃度のヒ素あるいはリン等のｎ型不純物のイオ
ンを注入を行い、更に高温の窒素雰囲気中で加熱するこ
とにより、イオン注入層を活性化して、ｎ- 層６及びｎ
+ 層７を形成すれば、図１に示す構造をえる。
【００２８】ここで本発明の製造方法と従来の製造方法
を用いて作製したＬＤＤ構造を有するＭＯＳ型トランジ
スタの比較を行い、弗素導入の効果を示す。図６はゲー
ト電流が最大となる条件でストレスを加えた後の相互コ
ンダクタンスｇm の変動量Δｇm の時間変化を示したも
のである。相互コンダクタンスの変動は、ホットキャリ
アの注入による、界面準位の発生に伴うキャリア移動度
の低下を反映している。本発明の製造方法を用いたトラ
ンジスタのΔｇm が従来の製造方法によるトランジスタ
のΔｇm より小さいことが判る。これから、本発明の製
造方法を用いることにより、ＭＯＳ型トランジスタのホ
ットキャリア耐性が大幅に向上したことが判る。
を用いて作製したＬＤＤ構造を有するＭＯＳ型トランジ
スタの比較を行い、弗素導入の効果を示す。図６はゲー
ト電流が最大となる条件でストレスを加えた後の相互コ
ンダクタンスｇm の変動量Δｇm の時間変化を示したも
のである。相互コンダクタンスの変動は、ホットキャリ
アの注入による、界面準位の発生に伴うキャリア移動度
の低下を反映している。本発明の製造方法を用いたトラ
ンジスタのΔｇm が従来の製造方法によるトランジスタ
のΔｇm より小さいことが判る。これから、本発明の製
造方法を用いることにより、ＭＯＳ型トランジスタのホ
ットキャリア耐性が大幅に向上したことが判る。
【００２９】本実施例では、Ｎチャンネルトランジスタ
を例に取ったが、Ｐチャンネルトランジスタでも、同様
の効果が得られる。
を例に取ったが、Ｐチャンネルトランジスタでも、同様
の効果が得られる。
【００３０】次に本発明の第２の実施例について説明す
る。
る。
【００３１】本実施例においては、ゲート電極のエッチ
ング、ｎ- 層形成のイオン注入の後、シリコン基板をラ
ンプアニーラ内に固定し、例えば５００℃分解する３化
窒素ガスを供給し、９００℃で２分間加熱する。
ング、ｎ- 層形成のイオン注入の後、シリコン基板をラ
ンプアニーラ内に固定し、例えば５００℃分解する３化
窒素ガスを供給し、９００℃で２分間加熱する。
【００３２】
【発明の効果】以上詳細に説明したように、本発明によ
ればＬＤＤ構造の低濃度の不純物拡散層形成後、１２０
０℃以下で分解する炭素を含まない弗素化合物を含む雰
囲気中でランプアニーラを用いて弗素が分解する温度以
上かつ９００〜１２００℃の温度範囲で加熱することに
より、ゲート電極形成のためのエッチングプラズマ及び
ＬＤＤ構造のｎ- 層形成のためのイオン注入により界面
準位あるいは電荷トラップが生じたゲート酸化膜に弗素
を導入し、シリコンの未結合手を終端するから、デバイ
スとして使用した際に基板から注入されるホットキャリ
アを捕獲しなくなるので、装置の信頼性を著しく向上さ
せることができる。
ればＬＤＤ構造の低濃度の不純物拡散層形成後、１２０
０℃以下で分解する炭素を含まない弗素化合物を含む雰
囲気中でランプアニーラを用いて弗素が分解する温度以
上かつ９００〜１２００℃の温度範囲で加熱することに
より、ゲート電極形成のためのエッチングプラズマ及び
ＬＤＤ構造のｎ- 層形成のためのイオン注入により界面
準位あるいは電荷トラップが生じたゲート酸化膜に弗素
を導入し、シリコンの未結合手を終端するから、デバイ
スとして使用した際に基板から注入されるホットキャリ
アを捕獲しなくなるので、装置の信頼性を著しく向上さ
せることができる。
【００３３】更にランプアニーラによる加熱は、基板の
みを高温に加熱するから、弗素化合物と炉内に混入した
水素の反応による弗酸の発生が少ないため、炉の侵食が
少ないという効果がある。
みを高温に加熱するから、弗素化合物と炉内に混入した
水素の反応による弗酸の発生が少ないため、炉の侵食が
少ないという効果がある。
【００３４】また６弗化水素、３弗化窒素等の弗素化合
物は室温できわめて安定であるため、保管が容易である
という効果がある。
物は室温できわめて安定であるため、保管が容易である
という効果がある。
【図１】ＬＤＤ構造を有するＭＯＳ型トランジスタの縦
断面図である。
断面図である。
【図２】（ａ）及び（ｂ）は、図１の構造の製造方法の
一つを示す工程順序図である。
一つを示す工程順序図である。
【図３】（ａ）及び（ｂ）は、図１の構造の製造方法の
一つを示す工程順序図である。
一つを示す工程順序図である。
【図４】本発明の弗素の導入に用いるランプアニーラの
縦断面図である。
縦断面図である。
【図５】本発明の製造方法により酸化膜内に導入された
弗素及び酸化膜内のシリコン、酸素の各濃度の深さ方向
分布を示す図である。
弗素及び酸化膜内のシリコン、酸素の各濃度の深さ方向
分布を示す図である。
【図６】本発明の製造法を用いて形成されたＭＯＳ型ト
ランジスタの電荷移動度の変化量のストレス時間依存性
を示す図である。
ランジスタの電荷移動度の変化量のストレス時間依存性
を示す図である。
１ シリコン基板 ２ ゲート酸化膜 ３ フィールド酸化膜 ４ ゲート電極 ５ サイドウォール ６ ｎ- 層 ７ ｎ+ 層 ８ ｐ+ 領域 ９ シリコン酸化膜 １１ 導電性膜 １２ マスク １３ シリコン酸化膜 ２１ 石英製チャンバー ２２ ハロゲンランプ ２３ シリコン基板 ２４ 支持台 ２５ 本体 ２６ 雰囲気ガス
Claims (3)
- 【請求項１】 ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を有する、電界効果絶縁ゲートトラン
ジスタの製造において、ゲート電極の形成及びＬＤＤの
不純物イオンの注入に続き、サイドウォールの形成に先
だって、弗素化合物を含む雰囲気中でシリコン基板をラ
ンプ加熱装置を用いて加熱することを特徴とする半導体
装置の製造方法。 - 【請求項２】 弗素化合物が１２００℃以下で分解し、
かつ炭素を含まないことを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項３】 ランプ加熱の温度が弗素化合物が分解す
る温度以上かつ９００〜１２００℃の範囲にあることを
特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4993492A JP2842491B2 (ja) | 1992-03-06 | 1992-03-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4993492A JP2842491B2 (ja) | 1992-03-06 | 1992-03-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05251463A JPH05251463A (ja) | 1993-09-28 |
| JP2842491B2 true JP2842491B2 (ja) | 1999-01-06 |
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ID=12844852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4993492A Expired - Fee Related JP2842491B2 (ja) | 1992-03-06 | 1992-03-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP2842491B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002509361A (ja) | 1997-12-18 | 2002-03-26 | マイクロン テクノロジー， インク． | 半導体製造方法及び電界効果トランジスタ |
| US7105411B1 (en) | 1997-12-18 | 2006-09-12 | Micron Technology, Inc. | Methods of forming a transistor gate |
| JP3199114B2 (ja) | 1998-11-06 | 2001-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6639264B1 (en) * | 1998-12-11 | 2003-10-28 | International Business Machines Corporation | Method and structure for surface state passivation to improve yield and reliability of integrated circuit structures |
| JP2000269492A (ja) | 1999-03-16 | 2000-09-29 | Nec Corp | 半導体装置の製造方法 |
| JP4892836B2 (ja) * | 2005-02-01 | 2012-03-07 | ソニー株式会社 | 半導体装置とその製造方法、並びに固体撮像素子とその製造方法 |
| JP2008262956A (ja) | 2007-04-10 | 2008-10-30 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR101908288B1 (ko) | 2012-05-09 | 2018-10-16 | 삼성전자주식회사 | 반도체 소자 및 이를 제조하는 방법 |
-
1992
- 1992-03-06 JP JP4993492A patent/JP2842491B2/ja not_active Expired - Fee Related
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|---|---|
| JPH05251463A (ja) | 1993-09-28 |
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