TWI632682B - 半導體裝置 - Google Patents

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TWI632682B
TWI632682B TW103130574A TW103130574A TWI632682B TW I632682 B TWI632682 B TW I632682B TW 103130574 A TW103130574 A TW 103130574A TW 103130574 A TW103130574 A TW 103130574A TW I632682 B TWI632682 B TW I632682B
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transistor
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insulating film
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鈴木康太
畑勇氣
家田義紀
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半導體能源研究所股份有限公司
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Abstract

本發明的一個方式的目的之一是提供一種使用氧化物半導體且在維持良好的電特性的同時實現微型化的半導體裝置。該半導體裝置包括：氧化物半導體膜及障壁膜；與氧化物半導體膜電連接的源極電極及汲極電極；與氧化物半導體膜、源極電極以及汲極電極接觸的閘極絕緣膜；以及與閘極絕緣膜接觸的閘極電極，其中，障壁膜與氧化物半導體膜使用同一材料形成在同一表面上，並且，障壁膜的導電率高於氧化物半導體膜。

Description

半導體裝置
本發明係關於一種物體、方法或製造方法。另外，本發明係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。本發明的一個方式尤其係關於一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、記憶體裝置以及它們的驅動方法或製造方法。
在本說明書中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。顯示裝置、電光裝置、半導體電路以及電子裝置有時具備半導體裝置。
藉由利用形成在具有絕緣表面的基板上的半導體薄膜來構成電晶體(也稱為薄膜電晶體(TFT))的技術受到關注。該電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(顯示裝置)等的電子裝置。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被周知。另外，作為其他材料，氧化物半導體受到關注。
例如，專利文獻1已公開了一種使用包含銦(In)、鎵(Ga)及鋅(Zn)的非晶氧化物半導體膜的電晶體。
[專利文獻1]日本專利申請公開第2006-165528號公報
隨著電路的高集成化，有時在元件之間的層間絕緣膜中形成開口部並在該開口部中形成電極或佈線等，來使這些元件電連接。在該元件為使用氧化物半導體膜的電晶體的情況下，氫等雜質從開口部侵入氧化物半導體膜，氧化物半導體膜中的氧缺陷及氫降低電阻，導致電晶體的電特性不良。
鑒於上述問題，本發明的一個方式的目的之一是提供一種使用氧化物半導體的可靠性高的半導體裝置。另外，本發明的一個方式的目的之一是提供一種新穎的半導體裝置。
為了實現電晶體的工作的高速化、電晶體的低功耗化、廉價化、高集成化等，必須要實現電晶體的微型化。
因此，本發明的一個方式的目的之一是提供一種使用氧化物半導體且在維持良好的電特性的同時實現微型化的半導體裝置。
注意，這些目的的記載不妨礙其他目的的存 在。本發明的一個方式不需要達到上述所有目的。另外，上述以外的目的從說明書等的記載看來顯而易見，且可以從說明書等的記載中抽出上述以外的目的。
本發明的一個方式是一種半導體裝置，該半導體裝置包括：氧化物半導體膜及障壁膜；與氧化物半導體膜電連接的源極電極及汲極電極；與氧化物半導體膜、源極電極以及汲極電極接觸的閘極絕緣膜；以及與閘極絕緣膜接觸的閘極電極，其中，障壁膜與氧化物半導體膜包含同一材料且形成在同一表面上，障壁膜的導電率高於氧化物半導體膜。
本發明的其他的一個方式是一種半導體裝置，該半導體裝置包括：氧化物半導體膜及障壁膜；與氧化物半導體膜電連接的源極電極及汲極電極；與氧化物半導體膜、源極電極以及汲極電極接觸的閘極絕緣膜；以及與閘極絕緣膜接觸的閘極電極，其中，障壁膜使用與氧化物半導體膜、源極電極及汲極電極不同的材料與氧化物半導體膜形成在同一表面上，並且，障壁膜的導電率高於氧化物半導體膜。
另外，在上述結構中，在氧化物半導體膜及障壁膜之下設置有絕緣膜，在絕緣膜中設置有開口部，並且障壁膜比開口部更靠近氧化物半導體膜。
另外，在上述結構中，在絕緣膜之下設置有第一電晶體，第一電晶體包括含有半導體材料的基板，並且第一電晶體藉由開口部與源極電極或汲極電極電連接。
藉由採用本發明的一個方式，障壁膜抑制氫等雜質從其他的層侵入氧化物半導體膜，因此可以抑制半導體裝置的電特性不良。因此，可以提供可靠性高的半導體裝置。注意，本發明的一個方式的效果不侷限於上述效果。例如，本發明的一個方式在有的情況或狀況下具有上述以外的效果。另外，例如，本發明的一個方式在有的情況或狀況下不具有上述效果。
100‧‧‧基板
102‧‧‧基底絕緣膜
104a‧‧‧導電膜
104b‧‧‧導電膜
104c‧‧‧導電膜
105‧‧‧層間絕緣膜
106‧‧‧層間絕緣膜
108a‧‧‧氧化物半導體膜
108a1‧‧‧氧化物半導體膜
108a2‧‧‧氧化物半導體膜
108a3‧‧‧氧化物半導體膜
108b‧‧‧障壁膜
108b1‧‧‧障壁膜
108b2‧‧‧障壁膜
108c‧‧‧障壁膜
108c1‧‧‧障壁膜
108c2‧‧‧障壁膜
110a‧‧‧源極電極
110b‧‧‧汲極電極
112‧‧‧閘極絕緣膜
114‧‧‧閘極電極
116‧‧‧氧化物絕緣膜
118a‧‧‧導電膜
118b‧‧‧導電膜
120a‧‧‧開口部
120b‧‧‧開口部
128‧‧‧通道保護膜
150‧‧‧電晶體
250‧‧‧電晶體
700‧‧‧基板
701‧‧‧像素部
702‧‧‧掃描線驅動電路
703‧‧‧掃描線驅動電路
704‧‧‧信號線驅動電路
710‧‧‧電容佈線
712‧‧‧閘極佈線
713‧‧‧閘極佈線
714‧‧‧汲極電極層
716‧‧‧電晶體
717‧‧‧電晶體
718‧‧‧液晶元件
719‧‧‧液晶元件
720‧‧‧像素
721‧‧‧開關電晶體
722‧‧‧驅動電晶體
723‧‧‧電容元件
724‧‧‧發光元件
725‧‧‧信號線
726‧‧‧掃描線
727‧‧‧電源線
728‧‧‧共同電極
800‧‧‧RFID標籤
801‧‧‧通信器
802‧‧‧天線
803‧‧‧無線信號
804‧‧‧天線
805‧‧‧整流電路
806‧‧‧恆壓電路
807‧‧‧解調變電路
808‧‧‧調變電路
809‧‧‧邏輯電路
810‧‧‧記憶體電路
811‧‧‧ROM
901‧‧‧外殼
902‧‧‧外殼
903‧‧‧顯示部
904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
911‧‧‧第一外殼
912‧‧‧第二外殼
913‧‧‧顯示部
914‧‧‧顯示部
915‧‧‧連接部
916‧‧‧操作鍵
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
931‧‧‧外殼
932‧‧‧冷藏室門
933‧‧‧冷凍室門
941‧‧‧第一外殼
942‧‧‧第二外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
951‧‧‧車體
952‧‧‧車輪
953‧‧‧儀表板
954‧‧‧燈
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
1200‧‧‧記憶元件
1201‧‧‧電路
1202‧‧‧電路
1203‧‧‧開關
1204‧‧‧開關
1206‧‧‧邏輯元件
1207‧‧‧電容元件
1208‧‧‧電容元件
1209‧‧‧電晶體
1210‧‧‧電晶體
1213‧‧‧電晶體
1214‧‧‧電晶體
1220‧‧‧電路
2100‧‧‧電晶體
2200‧‧‧電晶體
2201‧‧‧絕緣膜
2202‧‧‧佈線
2203‧‧‧插頭
2204‧‧‧絕緣膜
2205‧‧‧佈線
2206‧‧‧佈線
2207‧‧‧絕緣膜
2208‧‧‧絕緣膜
3001‧‧‧佈線
3002‧‧‧佈線
3003‧‧‧佈線
3004‧‧‧佈線
3005‧‧‧佈線
3200‧‧‧電晶體
3300‧‧‧電晶體
3400‧‧‧電容元件
4000‧‧‧RFID
在圖式中：圖1A至圖1C為電晶體的俯視圖及剖面圖；圖2A至圖2C是說明電晶體的製造方法的圖；圖3A至圖3C是說明電晶體的製造方法的圖；圖4A至圖4C是說明電晶體的製造方法的圖；圖5A和圖5B為電晶體的剖面圖；圖6A和圖6B為電晶體的俯視圖及剖面圖；圖7A至圖7C是說明電晶體的製造方法的圖；圖8A至圖8C是說明電晶體的製造方法的圖；圖9A和圖9B是說明電晶體的製造方法的圖；圖10為電晶體的剖面圖；圖11A至圖11C是根據實施方式的半導體裝置的剖面圖及電路圖；圖12A和圖12B是根據實施方式的記憶體裝置的結構實例； 圖13是根據實施方式的RFID標籤的結構實例；圖14是根據實施方式的CPU的結構實例；圖15是根據實施方式的記憶元件的電路圖；圖16A至圖16F是根據實施方式的電子裝置；圖17A至圖17F是根據實施方式的RFID的使用實例；圖18A和圖18B示出實施例電晶體的特性；圖19A至圖19C是說明根據實施方式的顯示裝置的圖；圖20為電晶體的俯視圖；圖21A和圖21B為電晶體的俯視圖及剖面圖。
參照圖式對實施方式進行詳細說明。注意，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是，其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的實施方式的記載內容中。注意，在以下說明的發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。
另外，電晶體的“源極”和“汲極”的功能在使用極性不同的電晶體的情況下或在電路工作中當電流方向變化時，有時互相調換。因此，在本說明書中，“源 極”和“汲極”可以互相調換。
另外，在本說明書等中使用的“第一”、“第二”等序數詞是為了方便識別構成要素而附的，而不是為了在數目方面上進行限定的。
實施方式1
在本實施方式中，參照圖式對本發明的一個方式的半導體裝置進行說明。
圖1A和圖1B為本發明的一個方式的電晶體的俯視圖及剖面圖。圖1A為俯視圖，圖1B為沿著圖1A所示的點劃線A1-A2的剖面圖。另外，在圖1A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，有時將點劃線A1-A2的方向稱為通道長度方向，將垂直於點劃線A1-A2的方向稱為通道寬度方向。注意，電晶體的俯視圖不侷限於圖1A所示的例子。圖20示出俯視圖的其他的例子。
圖1A和圖1B所示的電晶體150包括：基板100上的基底絕緣膜102；基底絕緣膜102上的導電膜104a、導電膜104b以及導電膜104c；基底絕緣膜102、導電膜104a、導電膜104b以及導電膜104c上的層間絕緣膜106；層間絕緣膜106上的氧化物半導體膜108a、障壁膜108b以及障壁膜108c；藉由設置在層間絕緣膜106中的開口部120a與導電膜104b電連接且位於氧化物半導體膜108a及障壁膜108b上的源極電極110a；藉由設置在層 間絕緣膜106中的開口部120b與導電膜104c電連接且位於氧化物半導體膜108a及障壁膜108c上的汲極電極110b；氧化物半導體膜108a、源極電極110a及汲極電極110b上的閘極絕緣膜112；與氧化物半導體膜108a重疊且位於閘極絕緣膜112上的閘極電極114；閘極絕緣膜112及閘極電極114上的氧化物絕緣膜116。
注意，通道長度是指：在俯視圖中，半導體膜與閘極電極重疊的區域中的源極(源極區或源極電極)與汲極(汲極區或汲極電極)之間的距離。換而言之，在圖1A中，通道長度相當於氧化物半導體膜108a與閘極電極114重疊的區域中的源極電極110a與汲極電極110b之間的距離。通道寬度是指：半導體膜與閘極電極重疊的區域中的源極或汲極的寬度。換而言之，在圖1A中，通道寬度相當於氧化物半導體膜108a與閘極電極114重疊的區域中的源極電極110a或汲極電極110b的寬度。
當縮短電晶體的通道長度及通道寬度時，在一邊使光阻遮罩縮退一邊對電極或半導體膜等進行加工的情況下，電極或半導體膜等的上端部有時呈弧形(具有曲面)。藉由採用這種結構，可以提高形成在氧化物半導體膜108a上的閘極絕緣膜112、閘極電極114以及氧化物絕緣膜116的覆蓋性。此外，可以緩和在源極電極110a及汲極電極110b的端部有可能產生的電場集中，而可以抑制電晶體的劣化。
障壁膜108b比開口部120a更靠近氧化物半 導體膜108a，即障壁膜108b與氧化物半導體膜108a之間的距離短於開口部120a與氧化物半導體膜108a之間的距離。同樣地，障壁膜108c比開口部120b更靠近氧化物半導體膜108a，即障壁膜108c與氧化物半導體膜108a之間的距離短於開口部120b與氧化物半導體膜108a之間的距離。
藉由以上述方式設置障壁膜，可以由障壁膜吸附從其他的層(例如，電晶體150與矽電晶體之間的層)經由開口部侵入的氫等雜質來抑制雜質侵入氧化物半導體膜，因此可以抑制半導體裝置的電特性不良。
障壁膜可以與氧化物半導體膜使用同一材料形成在同一表面上。因此，可以在不增加製程數的情況下形成障壁膜。不侷限於此，障壁膜也可以使用與氧化物半導體膜、源極電極(或者汲極電極)不同的材料形成。
障壁膜吸附氫等雜質，因此其雜質濃度比氧化物半導體膜高。因此，障壁膜的導電率比氧化物半導體膜高。
此外，可以由閘極電極114的電場電性上圍繞氧化物半導體膜108a(將由閘極電極的電場電性上圍繞氧化物半導體膜的電晶體結構稱為surrounded channel(s-channel)結構)。因此，通道形成在整個氧化物半導體膜108a(塊內)。在s-channel結構中可以使大電流流在電晶體的源極-汲極間，因此可以得到很大的通態電流(on-state current)。
由於能夠得到很大的通態電流，因此可以說s-channel結構適合於微型電晶體。因為可以縮小電晶體的尺寸，所以具有該電晶體的半導體裝置可以實現高集成度及高密度化。例如，較佳為將電晶體的通道長度設定為40nm以下，更佳為30nm以下，進一步較佳為20nm以下，並且較佳為將電晶體的通道寬度設定為40nm以下，更佳為30nm以下，進一步較佳為20nm以下。
基板100不侷限於僅進行支撐的基板，也可以是形成有電晶體或電容器等其他元件的基板。此時，電晶體的閘極電極、源極電極和汲極電極中的至少一個也可以與上述元件電連接。
基底絕緣膜102除了具有防止雜質從基板100擴散的功能以外，還可以具有對氧化物半導體膜108a供應氧的功能。因此，基底絕緣膜102較佳為包含氧。例如，更佳為包含比化學計量組成多的氧。此外，如上所述，當基板100是形成有其他元件的基板時，基底絕緣膜102還用作層間絕緣膜。此時，也可以使基底絕緣膜102的表面平坦。例如，可以利用CMP(Chemical Mechanical Polishing：化學機械拋光)法等對基底絕緣膜102進行平坦化處理。
導電膜104a能夠被用作第二閘極電極，能夠進一步增加通態電流或控制臨界電壓。為了增加通態電流，使導電膜104a與閘極電極114電連接並供應相同的電位來實現雙閘極電晶體即可。為了控制臨界電壓，不使 導電膜104a與閘極電極114電連接並對導電膜104a供應與閘極電極114不同的恆電位即可。
導電膜104b被用作與源極電極110a電連接的佈線，導電膜104c被用作與汲極電極110b電連接的佈線。導電膜104b及導電膜104c也可以與其他的電晶體或電容器等的元件電連接。
注意，本發明的一個方式不侷限於此。不需要必須設置導電膜104a、導電膜104b及導電膜104c。圖21A和圖21B示出沒有設置導電膜104a、導電膜104b及導電膜104c時的俯視圖及剖面圖。
與基底絕緣膜102同樣地，層間絕緣膜106也除了具有防止雜質擴散的功能以外，還可以具有對氧化物半導體膜108a供應氧的功能。因此，層間絕緣膜106較佳為包含氧。
下面，對氧化物半導體膜108a進行詳細的說明。
氧化物半導體膜108a為包含銦的氧化物。氧化物例如在包含銦的情況下具有高載子移動率(電子移動率)。另外，氧化物半導體膜108a較佳為包含元素M。元素M例如為鋁、鎵、釔或錫等。例如，元素M與氧之間的鍵能高。元素M例如增大氧化物的能隙。此外，氧化物半導體膜108a較佳為包含鋅。氧化物在包含鋅時例如容易被晶化。氧化物的價帶頂的能量例如可以藉由調節鋅的原子數比控制。
注意，氧化物半導體膜108a不侷限於包含銦的氧化物。氧化物半導體膜108a例如也可以為Zn-Sn氧化物、Ga-Sn氧化物。
氧化物半導體膜108a使用能隙寬的氧化物。氧化物半導體膜108a的能隙例如為2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
當利用濺射法形成氧化物半導體膜108a時，為了降低微粒數，較佳為使用包含銦的靶材。另外，當使用元素M的原子數比高的氧化物靶材時，靶材的導電性有可能下降。當使用包含銦的靶材時，可以提高靶材的導電率，容易進行DC放電、AC放電，因此容易在大面積基板上進行成膜。因此，可以提高半導體裝置的生產率。
當利用濺射法形成氧化物半導體膜108a時，可以將靶材的原子數比設定為In：M：Zn=3：1：1、3：1：2、3：1：4、1：1：0.5、1：1：1、1：1：2等。
當利用濺射法形成氧化物半導體膜108a時，形成之後的膜的原子數比有時與靶材的原子數比不一致。尤其是，形成之後的膜中的鋅的原子數比有時小於靶材中的鋅的原子數比。明確而言，該膜中的鋅的原子數比有時為靶材中的鋅的原子數比的40atomic%以上且90atomic%以下左右。
下面，說明氧化物半導體膜108a中的雜質的影響。為了使電晶體的電特性穩定，降低氧化物半導體膜 108a中的雜質濃度而實現低載子密度化及高度純化是有效的。氧化物半導體膜108a的載子密度小於1×1017個/cm3，小於1×1015個/cm3或小於1×1013個/cm3。為了降低氧化物半導體膜108a中的雜質濃度，較佳為還降低附近的膜中的雜質濃度。
例如，氧化物半導體膜108a中的矽有時成為載子陷阱或載子發生源。因此，將氧化物半導體膜108a與層間絕緣膜106之間的利用二次離子質譜(SIMS：Secondary Ion Mass Spectrometry)分析測定出的矽濃度設定為小於1×1019atoms/cm3，較佳為小於5×1018atoms/cm3，更佳為小於2×1018atoms/cm3。另外，將氧化物半導體膜108a與閘極絕緣膜112之間的利用SIMS測定出的矽濃度設定為小於1×1019atoms/cm3，較佳為小於5×1018atoms/cm3，更佳為小於2×1018atoms/cm3。
另外，當氧化物半導體膜108a含有氫時，載子密度有可能增大。將利用SIMS測定出的氧化物半導體膜108a中的氫濃度設定為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。另外，當氧化物半導體膜108a含有氮時，載子密度有可能增大。將利用SIMS測定出的氧化物半導體膜108a中的氮濃度設定為小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
另外，為了降低氧化物半導體膜108a中的氫濃度，較佳為降低基底絕緣膜102和層間絕緣膜106中的氫濃度。將利用SIMS測定出的基底絕緣膜102和層間絕緣膜106中的氫濃度設定為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。另外，為了降低氧化物半導體膜108a中的氮濃度，較佳為降低基底絕緣膜102和層間絕緣膜106中的氮濃度。將利用SIMS測定出的基底絕緣膜102和層間絕緣膜106中的氮濃度設定為小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
另外，為了降低氧化物半導體膜108a中的氫濃度，較佳為降低閘極絕緣膜112中的氫濃度。將利用SIMS測定出的閘極絕緣膜112中的氫濃度設定為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。另外，為了降低氧化物半導體膜108a中的氮濃度，較佳為降低閘極絕緣膜112中的氮濃度。將利用SIMS測定出的閘極絕緣膜112中的氮濃度設定為小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
下面，對可用於氧化物半導體膜108a的氧化 物半導體膜的結構進行說明。
氧化物半導體膜大致分為非單晶氧化物半導體膜和單晶氧化物半導體膜。非單晶氧化物半導體膜包括CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜、多晶氧化物半導體膜、微晶氧化物半導體膜及非晶氧化物半導體膜等。
首先，對CAAC-OS膜進行說明。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。
在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
在本說明書中，六方晶系包括三方晶系和菱方晶系。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(軸)旋轉樣本的條件下進行分析(掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行掃描也不能觀察到明確的 峰值。
由上述結果可知，在具有c軸配向性的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，CAAC-OS膜中的結晶度不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面近旁的結晶生長而形成時，有時頂面附近的結晶度高於被形成面附近的結晶度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的結晶度改變，所以有時CAAC-OS膜中的結晶度根據區域而不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向性的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分以外的元素。尤其是，與氧的鍵合力比構成氧化物半導體膜的金屬元素強的矽等元素會奪取氧化物半導體膜中的氧而打亂氧化物半導體膜的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(分子半徑)大，所以如果其被包含在氧化物半導體膜內，也會打亂氧化物半導體膜的原子排列，導致結晶性下降。此外，包含在氧化物半導體膜中的雜質有時會成為載子陷阱或載子發生源。
另外，CAAC-OS膜是缺陷態密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺陷有時會成為載子陷阱或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺陷少)的狀態稱為“高純度本質”或“實質上高純度本質”。在高純度本質或實質上高純度本質的氧化物半導體膜中載子發生源少，所以可以降低載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性(也稱為常導通(normally-on)特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有很少的載子陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為可靠性高的電晶體。注意，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動作。所以，使用雜質濃度高且缺陷態密度高的氧化物半導體膜的 電晶體的電特性有時不穩定。
此外，在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性變動小。
接著，對微晶氧化物半導體膜進行說明。
在微晶氧化物半導體膜的TEM影像中，有時無法明確地確認到結晶部。微晶氧化物半導體膜中含有的結晶部的尺寸大多為1nm以上且100nm以下或1nm以上且10nm以下。尤其是，將1nm以上且10nm以下或1nm以上且3nm以下的微晶稱為奈米晶(nc：nanocrystal)。並且，將包含奈米晶的氧化物半導體膜稱為nc-OS(nanocrystalline Oxide Semiconductor)膜。另外，例如在nc-OS膜的TEM影像中，有時無法明確地確認到晶界。
在nc-OS膜的微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中原子排列具有週期性。另外，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。因此，在整體中觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體膜沒有差別。例如，在利用使用其直徑大於結晶部的X射線的XRD裝置藉由out-of-plane法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在使用其束徑大於結晶部(例如，50nm以上)的電子束獲得的nc-OS膜的選區電子繞射圖案中，觀察到光暈圖案。另一方面，在使用其束徑近於或小於結晶部(例如，1nm 以上且30nm以下)的電子束獲得的nc-OS膜的奈米束電子繞射圖案中，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶氧化物半導體膜低。但是，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
注意，氧化物半導體膜例如也可以包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上。
氧化物半導體膜108a也可以是氧化物半導體膜的疊層膜。例如，氧化物半導體膜108a可以具有兩層或三層結構。
例如，說明氧化物半導體膜108a具有三層結構的情況。圖1C示出氧化物半導體膜108a為依次層疊氧化物半導體膜108a1、氧化物半導體膜108a2以及氧化物半導體膜108a3而形成的疊層膜的情況。
關於氧化物半導體膜108a2(中層)參照以上氧化物半導體膜108a的記載。氧化物半導體膜108a1(下層)及氧化物半導體膜108a3(上層)包含一種或多種構成氧化物半導體膜108a2的除了氧以外的元素。由於氧化物半導 體膜108a1及氧化物半導體膜108a3包含一種或多種構成氧化物半導體膜108a2的除了氧以外的元素，因此在氧化物半導體膜108a1與氧化物半導體膜108a2之間及氧化物半導體膜108a2與氧化物半導體膜108a3之間的介面不容易形成介面能階。
另外，當氧化物半導體膜108a1為In-M-Zn氧化物時，除了Zn和O以外的In和M的原子百分比較佳為：In的比率低於50atomic%，M的比率為50atomic%以上，更佳為：In的比率低於25atomic%，M的比率為75atomic%以上。另外，當氧化物半導體膜108a2為In-M-Zn氧化物時，除了Zn和O以外的In和M的原子百分比較佳為：In的比率為25atomic%以上，M的比率低於75atomic%，更佳為：In的比率為34atomic%以上，M的比率低於66atomic%。另外，當氧化物半導體膜108a3為In-M-Zn氧化物時，除了Zn和O以外的In和M的原子百分比較佳為：In的比率低於50atomic%，M的比率為50atomic%以上，更佳為：In的比率低於25atomic%，M的比率為75atomic%以上。注意，氧化物半導體膜108a3也可以使用與氧化物半導體膜108a1相同的氧化物。
在此，在氧化物半導體膜108a1與氧化物半導體膜108a2之間有時形成有氧化物半導體膜108a1和氧化物半導體膜108a2的混合區。另外，在氧化物半導體膜108a2與氧化物半導體膜108a3之間有時形成有氧化物半導體膜108a2和氧化物半導體膜108a3的混合區。混合區 的介面態密度較低。因此，在氧化物半導體膜108a1、氧化物半導體膜108a2以及氧化物半導體膜108a3的疊層體的能帶結構中，各層之間的介面附近的能量連續地變化(也稱為連接結合)。
氧化物半導體膜108a2使用其電子親和力大於氧化物半導體膜108a1及氧化物半導體膜108a3的氧化物。例如，氧化物半導體膜108a2使用如下氧化物，該氧化物的電子親和力比氧化物半導體膜108a1及氧化物半導體膜108a3大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下。電子親和力是指真空能階與傳導帶底之間的能量差。
在此，當對閘極電極114施加電場時，在氧化物半導體膜108a1、氧化物半導體膜108a2和氧化物半導體膜108a3中的電子親和力大的氧化物半導體膜108a2中形成通道。
此外，從增加電晶體的通態電流的觀點來看，氧化物半導體膜108a3的厚度越小越好。例如，將氧化物半導體膜108a3的厚度設定為低於10nm，較佳為5nm以下，更佳為3nm以下。另一方面，氧化物半導體膜108a3具有阻擋構成閘極絕緣膜112的除了氧之外的元素(矽等)侵入其中形成通道的氧化物半導體膜108a2中的功能。因此，氧化物半導體膜108a3較佳為具有一定程度的厚度。例如，氧化物半導體膜108a3的厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上。
另外，從提高可靠性的觀點來看，較佳的是氧化物半導體膜108a1厚且氧化物半導體膜108a3薄。明確而言，氧化物半導體膜108a1的厚度為20nm以上，較佳為30nm以上，更佳為40nm以上，進一步較佳為60nm以上。藉由將氧化物半導體膜108a1的厚度設定為20nm以上，較佳為30nm以上，更佳為40nm以上，進一步較佳為60nm以上，可以使層間絕緣膜106與氧化物半導體膜108a1之間的介面離其中形成通道的氧化物半導體膜108a2有20nm以上，較佳為30nm以上，更佳為40nm以上，進一步較佳為60nm以上。注意，這有可能使半導體裝置的生產率下降，因此將氧化物半導體膜108a1的厚度設定為200nm以下，較佳為120nm以下，更佳為80nm以下。
例如，氧化物半導體膜108a2與氧化物半導體膜108a1之間的利用SIMS測定出的矽濃度設定為小於1×1019atoms/cm3，較佳為小於5×1018atoms/cm3，更佳為小於2×1018atoms/cm3。例如，氧化物半導體膜108a2與氧化物半導體膜108a3之間的利用SIMS測定出的矽濃度設定為小於1×1019atoms/cm3，較佳為小於5×1018atoms/cm3，更佳為小於2×1018atoms/cm3。
另外，為了降低氧化物半導體膜108a2中的氫濃度，較佳為降低氧化物半導體膜108a1及氧化物半導體膜108a3中的氫濃度。將利用SIMS測定出的氧化物半導體膜108a1及氧化物半導體膜108a3中的氫濃度設定為 2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。另外，為了降低氧化物半導體膜108a2中的氮濃度，較佳為降低氧化物半導體膜108a1及氧化物半導體膜108a3中的氮濃度。將利用SIMS測定出的氧化物半導體膜108a1及氧化物半導體膜108a3中的氮濃度設定為小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
上述所示的三層結構是一個例子。例如，也可以採用不設置氧化物半導體膜108a1或氧化物半導體膜108a3的兩層結構。
源極電極110a及汲極電極110b較佳為使用具有從氧化物半導體膜抽出氧的性質的導電膜。作為具有從氧化物半導體膜抽出氧的性質的導電膜，例如可以舉出含有鋁、鈦、鉻、鎳、鉬、鉭、鎢等的導電膜。
借助於具有從氧化物半導體膜抽出氧的性質的導電膜的作用，有時氧化物半導體膜中的氧被脫離，而在氧化物半導體膜中形成氧缺陷。氧的抽出隨著加熱溫度的提高而明顯地發生。因為在電晶體的製程中有幾個加熱製程，所以在氧化物半導體膜的與源極電極或汲極電極接觸的附近的區域中發生氧缺陷的可能性高。另外，有時氫因加熱而進入該氧缺陷的位點而使氧化物半導體膜n型化。因此，藉由利用源極電極及汲極電極的作用，可以降 低氧化物半導體膜的與源極電極或汲極電極接觸的區域的電阻而降低電晶體的通態電阻(on-state resistance)。
另外，當通道長度小(例如，200nm以下或100nm以下)的電晶體時，n型化區域的形成有可能導致源極與汲極間的短路。因此，當形成通道長度小的電晶體時，作為源極電極及汲極電極使用具有從氧化物半導體膜抽出適當的量的氧的性質的導電膜即可。作為具有抽出適當的量的氧的性質的導電膜，例如可以舉出包含鎳、鉬或鎢的導電膜等。
另外，當形成通道長度極小(例如，40nm以下或30nm以下)的電晶體時，作為源極電極及汲極電極使用幾乎不從氧化物半導體膜抽出氧的導電膜即可。作為幾乎不從氧化物半導體膜抽出氧的導電膜，例如可以舉出含有氮化鉭、氮化鈦或釕的導電膜等。注意，也可以層疊多種導電膜。
閘極絕緣膜112可以使用含有氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種以上的絕緣膜。閘極絕緣膜112也可以是上述材料的疊層。閘極絕緣膜112也可以含有鑭、氮、鋯等作為雜質。
閘極電極114可以使用包含鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、釕、銀、鉭和鎢等中的一種以上的導電膜。
作為絕緣膜116，可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭等中的一種以上的絕緣膜。
接著，參照圖2A至圖4C對電晶體的製造方法進行說明。
首先，在基板100上形成基底絕緣膜102(參照圖2A)。
基底絕緣膜102可以利用濺射法、化學氣相沉積(CVD：Chemical Vapor Deposition)法、有機金屬化學氣相沉積(MOCVD：Metal Organic CVD)法、電漿增強化學氣相沉積(PECVD：Plasma Enhanced Chemical Vapor Deposition)法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、原子層沉積(ALD：Atomic Layer Deposition)法或者脈衝雷射沉積(PLD：Pulsed Laser Deposition)法形成。從減少由電漿引起的損傷的角度來看，較佳為利用MOCVD法或ALD法。
接著，為了使基底絕緣膜102的表面平坦化，也可以進行CMP處理。藉由進行CMP處理，使基底絕緣膜102的平均表面粗糙度(Ra)成為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下。當Ra的值為上述數值以下時，氧化物半導體膜108a的結晶性有時得到提高。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)測量Ra。
接著，也可以對基底絕緣膜102添加氧，來形成包含過剩氧的絕緣膜。利用電漿處理或離子植入法等添加氧即可。例如，當利用離子植入法添加氧時，將加速電壓設定為2kV以上且100kV以下，並將劑量設定為5×1014ions/cm2以上且5×1016ions/cm2以下即可。
接著，在基底絕緣膜102上形成導電膜104a、導電膜104b以及導電膜104c(參照圖2B)。導電膜104a、導電膜104b以及導電膜104c可以利用濺射法、CVD法、MOCVD法、PECVD法、MBE法、ALD法或者PLD法形成，可以使用與閘極電極114相同的材料。從減少由電漿引起的損傷的角度來看，較佳為利用MOCVD法或ALD法。
接著，在基底絕緣膜102、導電膜104a、導電膜104b以及導電膜104c上形成層間絕緣膜105(參照圖2C)。層間絕緣膜105可以利用濺射法、CVD法、MOCVD法、PECVD法、MBE法、ALD法或者PLD法形成。從減少由電漿引起的損傷的角度來看，較佳為利用MOCVD法或ALD法。為了使層間絕緣膜105的表面平坦化，也可以進行CMP處理。藉由進行CMP處理，使層間絕緣膜105的平均表面粗糙度(Ra)成為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下。當Ra的值為上述數值以下時，氧化物半導體膜108a的結晶性有時得到提高。
接著，在層間絕緣膜105中形成到達導電膜104b的開口部120a以及到達導電膜104c的開口部 120b，來形成層間絕緣膜106(參照圖3A)。
接著，在層間絕緣膜106上利用濺射法、CVD法、MOCVD法、PECVD法、MBE法、ALD法或者PLD法形成氧化物半導體膜108a、障壁膜108b以及障壁膜108c(參照圖3B)。從減少由電漿引起的損傷的角度來看，較佳為利用MOCVD法或ALD法。此時，也可以適當地對層間絕緣膜106進行蝕刻。藉由適當地對層間絕緣膜106進行蝕刻，可以使在後面形成的閘極電極114容易覆蓋氧化物半導體膜108a。另外，為了進行電晶體的微型化，也可以在對氧化物半導體膜108a、障壁膜108b以及障壁膜108c進行加工時使用硬遮罩。
另外，當作為氧化物半導體膜108a形成包括氧化物半導體膜108a1、氧化物半導體膜108a2及氧化物半導體膜108a3的疊層膜時，較佳為以不使各層接觸於大氣的方式連續地進行成膜。
為了抑制雜質混入而形成結晶性高的氧化物半導體膜，較佳為在基板溫度為100℃以上，較佳為150℃以上，更佳為200℃以上的狀態下形成氧化物半導體膜108a。另外，將用作成膜氣體的氧氣體或氬氣體的露點設定為-40℃以下，較佳為-80℃以下，更佳為-100℃以下，以使其高度純化。將雜質濃度低且缺陷態密度低(氧缺陷少)的狀態稱為“高純度本質”或“實質上高純度本質”。
在形成氧化物半導體膜108a、障壁膜108b以及障壁膜108c之後可以進行第一加熱處理。第一加熱處 理在250℃以上且650℃以下，較佳為300℃以上且500℃以下的溫度下且在惰性氣體氛圍、包含10ppm以上的氧化氣體的氛圍或減壓狀態下進行即可。作為第一加熱處理，也可以進行惰性氣體氛圍下的加熱處理，然後為了補充脫離了的氧而進行包含10ppm以上的氧化氣體的氛圍下的加熱處理。藉由進行第一加熱處理，可以提高氧化物半導體膜108a的結晶性，而且可以從氧化物半導體膜108a、基底絕緣膜102和層間絕緣膜106中去除氫或水等雜質。
在此，在層間絕緣膜中形成開口部之後形成氧化物半導體膜及障壁膜，但是不侷限於此，也可以先形成氧化物半導體膜及障壁膜再在層間絕緣膜中形成開口部。
接著，形成：藉由設置在層間絕緣膜106中的開口部120a與導電膜104b電連接且位於氧化物半導體膜108a及障壁膜108b上的源極電極110a；以及藉由設置在層間絕緣膜106中的開口部120b與導電膜104c電連接且位於氧化物半導體膜108a及障壁膜108c上的汲極電極110b(參照圖3C)。源極電極110a及汲極電極110b可以利用濺射法、CVD法、MOCVD法、PECVD法、MBE法、ALD法或者PLD法形成。從減少由電漿引起的損傷的角度來看，較佳為利用MOCVD法或ALD法。另外，當對將成為源極電極110a及汲極電極110b的導電膜進行蝕刻時，源極電極110a及汲極電極110b的上端部有時呈弧形 (具有曲面)。另外，當對將成為源極電極110a及汲極電極110b的導電膜進行蝕刻時，層間絕緣膜106也可以被適當地蝕刻。
接著，在氧化物半導體膜108a、源極電極110a以及汲極電極110b上形成閘極絕緣膜112(參照圖4A)。閘極絕緣膜112可以利用濺射法、CVD法、MOCVD法、PECVD法、MBE法、ALD法或者PLD法形成。從減少由電漿引起的損傷的角度來看，較佳為利用MOCVD法或ALD法。
接著，在閘極絕緣膜112上形成閘極電極114(參照圖4B)。
接著，在閘極絕緣膜112及閘極電極114上形成氧化物絕緣膜116(參照圖4C)。氧化物絕緣膜116可以利用濺射法、CVD法、MBE法、ALD法或者PLD法形成。
接著，也可以進行第二加熱處理。第二加熱處理可以以與第一加熱處理相同的條件進行。藉由進行第二加熱處理，有時可以減少氧化物半導體膜108a的氧缺陷。
藉由上述製程可以製造圖1A和圖1B所示的電晶體。
〈電晶體結構的變形例子〉
如圖5A所示的電晶體那樣，也可以將分別與源極電 極110a及汲極電極110b電連接且用作佈線的導電膜118a及導電膜118b設置在氧化物絕緣膜116上。導電膜118a及導電膜118b也可以與其他的電晶體或電容器等的元件電連接。
此外，如圖5B所示的電晶體那樣，也可以使氧化物半導體膜108a具有三層結構，其中在層間絕緣膜上設置氧化物半導體膜108a1、氧化物半導體膜108a2、障壁膜108b1、障壁膜108b2、障壁膜108c1以及障壁膜108c2，並在源極電極及汲極電極上設置氧化物半導體膜108a3。也可以以閘極電極為遮罩對氧化物半導體膜108a3及閘極絕緣膜進行蝕刻。
〈電晶體結構的變形例子〉
如圖10所示的電晶體那樣，也可以在氧化物半導體膜108a上設置通道保護膜128。藉由設置通道保護膜128，可以防止氧化物半導體膜108a被暴露於蝕刻氣體，因此可以減少氧化物半導體膜108a與通道保護膜128之間的雜質。由此可以減少流過電晶體的源極電極與汲極電極之間的洩漏電流。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式2
在本實施方式中，參照圖式對與實施方式1不同的半 導體裝置進行說明。
圖6A和圖6B為本發明的一個方式的電晶體的俯視圖及剖面圖。圖6A為俯視圖，圖6B為沿著圖6A所示的點劃線B1-B2的剖面圖。另外，在圖6A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，有時將點劃線B1-B2的方向稱為通道長度方向，將垂直於點劃線B1-B2的方向稱為通道寬度方向。
圖6A和圖6B所示的電晶體250包括：基板100上的基底絕緣膜102；基底絕緣膜102上的閘極電極114；基底絕緣膜102及閘極電極114上的閘極絕緣膜112；閘極絕緣膜112上的源極電極110a以及汲極電極110b；閘極絕緣膜112、源極電極110a以及汲極電極110b上的氧化物半導體膜108a；源極電極110a上的障壁膜108b；汲極電極110b上的障壁膜108c；源極電極110a、汲極電極110b、氧化物半導體膜108a、障壁膜108b以及障壁膜108c上的層間絕緣膜106；層間絕緣膜106上的導電膜104a；藉由設置在層間絕緣膜106中的開口部120a與源極電極110a電連接且位於層間絕緣膜106上的導電膜104b；藉由設置在層間絕緣膜106中的開口部120b與汲極電極110b電連接且位於層間絕緣膜106上的導電膜104c。
障壁膜108b比開口部120a更靠近氧化物半導體膜108a，即障壁膜108b與氧化物半導體膜108a之間的距離短於開口部120a與氧化物半導體膜108a之間的距 離。同樣地，障壁膜108c比開口部120b更靠近氧化物半導體膜108a，即障壁膜108c與氧化物半導體膜108a之間的距離短於開口部120b與氧化物半導體膜108a之間的距離。
藉由以上述方式設置障壁膜，可以由障壁膜吸附從其他的層經由開口部侵入的氫等雜質來抑制雜質侵入氧化物半導體膜，因此可以抑制半導體裝置的電特性不良。
障壁膜可以與氧化物半導體膜使用同一材料形成在同一表面上。因此，可以在不增加製程數的情況下形成障壁膜。不侷限於此，障壁膜也可以使用與氧化物半導體膜、源極電極(或者汲極電極)不同的材料形成。
障壁膜吸附氫等雜質，因此其雜質濃度比氧化物半導體膜高。因此，障壁膜的導電率比氧化物半導體膜高。
接著，參照圖7A至圖9B對電晶體的製造方法進行說明。
首先，在基板100上形成基底絕緣膜102(參照圖7A)。關於基底絕緣膜102的材料及製造方法，可以參照實施方式1。
接著，在基底絕緣膜102上形成閘極電極114(參照圖7B)。關於閘極電極114的材料及製造方法，可以參照實施方式1。
接著，在基底絕緣膜102及閘極電極114上 形成閘極絕緣膜112(參照圖7C)。關於閘極絕緣膜112的材料及製造方法，可以參照實施方式1。
接著，在閘極絕緣膜112上形成源極電極110a及汲極電極110b(參照圖8A)。關於源極電極110a及汲極電極110b的材料及製造方法，可以參照實施方式1。
接著，在閘極絕緣膜112、源極電極110a以及汲極電極110b上形成氧化物半導體膜108a、障壁膜108b以及障壁膜108c(參照圖8B)。關於氧化物半導體膜108a、障壁膜108b以及障壁膜108c的材料及製造方法，可以參照實施方式1。
另外，當作為氧化物半導體膜108a形成包括氧化物半導體膜108a1、氧化物半導體膜108a2及氧化物半導體膜108a3的疊層膜時，較佳為以不使各層接觸於大氣的方式連續地進行成膜。
也可以在形成氧化物半導體膜108a、障壁膜108b以及障壁膜108c之後進行第一加熱處理。關於第一加熱處理的詳細內容，可以參照實施方式1。
接著，在氧化物半導體膜108a、障壁膜108b、障壁膜108c、源極電極110a以及汲極電極110b上形成層間絕緣膜105(參照圖8C)。關於層間絕緣膜105的材料及製造方法，可以參照實施方式1。
接著，在層間絕緣膜105中形成到達源極電極110a的開口部120a以及到達汲極電極110b的開口部 120b，來形成層間絕緣膜106(參照圖9A)。
接著，形成：層間絕緣膜106上的導電膜104a；藉由設置在層間絕緣膜106中的開口部120a與源極電極110a電連接且位於層間絕緣膜106上的導電膜104b；藉由設置在層間絕緣膜106中的開口部120b與汲極電極110b電連接且位於層間絕緣膜106上的導電膜104c(參照圖9B)。關於導電膜104a、導電膜104b以及導電膜104c，可以參照實施方式1。
接著，也可以進行第二加熱處理。第二加熱處理可以以與第一加熱處理相同的條件進行。藉由進行第二加熱處理，有時可以減少氧化物半導體膜108a的氧缺陷。
藉由上述製程可以製造圖6A和圖6B所示的電晶體。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式3
在本實施方式中，參照圖式說明利用本發明的一個方式的電晶體的電路的一個例子。
[剖面結構]
圖11A示出本發明的一個方式的半導體裝置的剖面圖。圖11A所示的半導體裝置在下部包括使用第一半導體 材料的電晶體2200，而在上部包括使用第二半導體材料的電晶體2100。圖11A示出作為使用第二半導體材料的電晶體2100應用實施方式1所示的電晶體的例子。
第一半導體材料和第二半導體材料較佳為具有彼此不同的禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(矽、鍺、矽鍺、碳化矽或砷化鎵等)用於第一半導體材料，並且將氧化物半導體用於第二半導體材料。作為氧化物半導體以外的材料使用單晶矽等的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體的關態電流(off-state current)小。
電晶體2200可以是n通道電晶體和p通道電晶體中的任一個，根據電路使用適合的電晶體即可。另外，除了使用包含氧化物半導體的根據本發明的一個方式的電晶體之外，半導體裝置的材料及結構等具體結構不侷限於在此所示的結構。
在圖11A所示的結構中，在電晶體2200上隔著絕緣膜2201及絕緣膜2207設置有電晶體2100。電晶體2200與電晶體2100之間設置有多個佈線2202。此外，藉由埋入各種絕緣膜中的多個插頭2203電連接設置在該絕緣膜上及下的佈線或電極。此外，還設置有覆蓋電晶體2100的絕緣膜2204、絕緣膜2204上的佈線2205以及藉由對與電晶體2100的一對電極相同的導電層進行加工來獲得的佈線2206。
如此，藉由層疊兩種電晶體，可以減少電路 的佔有面積，而可以高密度地設置多個電路。
在此，在將矽類半導體材料用於設置在下層的電晶體2200時，設置在電晶體2200的半導體膜的附近的絕緣膜中的氫具有使矽的懸空鍵終結而提高電晶體2200的可靠性的效果。另一方面，在將氧化物半導體用於設置在上層的電晶體2100時，設置在電晶體2100的半導體膜的附近的絕緣膜中的氫有可能成為在氧化物半導體中生成載子的原因之一，所以有時引起電晶體2100的可靠性的下降。因此，當在使用矽類半導體材料的電晶體2200上層疊使用氧化物半導體的電晶體2100時，在它們之間設置具有防止氫的擴散的功能的絕緣膜2207是特別有效的。藉由利用絕緣膜2207將氫封閉在下層，可以提高電晶體2200的可靠性，此外，由於從下層到上層的氫的擴散得到抑制，所以同時可以提高電晶體2100的可靠性。
絕緣膜2207例如可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、氧化釔穩定氧化鋯(YSZ)等。
此外，較佳為在電晶體2100上以覆蓋包括氧化物半導體膜的電晶體2100的方式形成具有防止氫的擴散的功能的絕緣膜2208。絕緣膜2208可以使用與絕緣膜2207相同的材料，特別較佳為使用氧化鋁。氧化鋁膜的不使氫、水分等雜質和氧透過膜的遮斷(阻擋)效果高。因此，藉由作為覆蓋電晶體2100的絕緣膜2208使用氧化鋁 膜，可以防止氧從電晶體2100中的氧化物半導體膜脫離，還可以防止水及氫混入氧化物半導體膜。
[電路結構實例]
在上述結構中，藉由改變電晶體2100及電晶體2200的電極的連接結構，可以構成各種電路。下面說明藉由使用本發明的一個方式的半導體裝置來可以實現的電路結構的例子。
[CMOS電路]
圖11B所示的電路圖示出所謂的CMOS電路的結構，其中將p通道電晶體2200和n通道電晶體2100串聯連接且將各閘極連接。
[類比開關]
圖11C所示的電路圖示出將電晶體2100和電晶體2200的各源極和汲極連接的結構。藉由採用該結構，可以將其用作所謂的類比開關。
[記憶體裝置的例子]
圖12A和圖12B示出半導體裝置(記憶體裝置)的一個例子，該半導體裝置(記憶體裝置)使用本發明的一個方式的電晶體，即使在沒有電力供應的情況下也能夠保持儲存內容，並且，對寫入次數也沒有限制。
在圖12A所示的半導體裝置包括：使用第一半導體材料的電晶體3200；使用第二半導體材料的電晶體3300；以及電容元件3400。作為電晶體3300，可以使用在上述實施方式中說明的電晶體。
電晶體3300是其通道形成在包含氧化物半導體的半導體膜中的電晶體。因為電晶體3300的關態電流小，所以藉由使用該電晶體，可以長期保持儲存內容。換言之，因為可以形成不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，所以可以充分降低功耗。
在圖12A中，第一佈線3001與電晶體3200的源極電極電連接，第二佈線3002與電晶體3200的汲極電極電連接。此外，第三佈線3003與電晶體3300的源極電極和汲極電極中的一個電連接，第四佈線3004與電晶體3300的閘極電極電連接。再者，電晶體3200的閘極電極及電晶體3300的源極電極和汲極電極中的另一個與電容元件3400的電極中的一個電連接，第五佈線3005與電容元件3400的電極中的另一個電連接。
在圖12A所示的半導體裝置中，藉由有效地利用能夠保持電晶體3200的閘極電極的電位的特徵，可以如下所示那樣進行資料的寫入、保持以及讀出。
對資料的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為開啟狀態的電位，使電晶體3300成為開啟狀態。由此，第三佈線3003的電位施加到電晶體3200的閘極電極及電容元件 3400。換言之，對電晶體3200的閘極電極施加規定的電荷(寫入)。這裡，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一種。然後，藉由將第四佈線3004的電位設定為使電晶體3300成為關閉狀態的電位，來使電晶體3300成為關閉狀態，而保持施加到電晶體3200的閘極電極的電荷(保持)。
因為電晶體3300的關態電流極小，所以電晶體3200的閘極電極的電荷被長時間地保持。
接著，對資料的讀出進行說明。當在對第一佈線3001施加規定的電位(恆電位)的狀態下對第五佈線3005施加適當的電位(讀出電位)時，根據保持在電晶體3200的閘極電極中的電荷量，第二佈線3002具有不同的電位。這是因為如下緣故：一般而言，在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極電極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極電極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“開啟狀態”所需要的第五佈線3005的電位。因此，藉由將第五佈線3005的電位設定為Vth_L與Vth_H之間的電位V0，可以辨別施加到電晶體3200的閘極電極的電荷。例如，在寫入時被供應高位準電荷的情況下，如果第五佈線3005的電位為V0(>Vth_H)，電晶體3200則成為“開啟狀態”。當被供應低位準電荷時，即使第五佈線3005的電位為V0(<Vth_L)，電晶體3200還保持“關閉狀 態”。因此，藉由辨別第二佈線3002的電位，可以讀出所保持的資料。
注意，當將記憶單元配置為陣列狀時，需要僅讀出所希望的記憶單元的資料。如此，當不讀出資料時，對第五佈線3005施加不管閘極電極的狀態如何都使電晶體3200成為“關閉狀態”的電位，即小於Vth_H的電位，即可。或者，對第五佈線3005施加不管閘極電極的狀態如何都使電晶體3200成為“開啟狀態”的電位，即大於Vth_L的電位，即可。
圖12B所示的半導體裝置與圖12A所示的半導體裝置之間的主要不同點是圖12B所示的半導體裝置沒有設置電晶體3200。在此情況下也可以藉由與上述相同的工作進行資料的寫入及保持工作。
接著，對資料的讀出進行說明。在電晶體3300成為開啟狀態時，處於浮動狀態的第三佈線3003和電容元件3400導通，且在第三佈線3003和電容元件3400之間再次分配電荷。其結果是，第三佈線3003的電位產生變化。第三佈線3003的電位的變化量根據電容元件3400的電極中的一個的電位(或積累在電容元件3400中的電荷)而具有不同的值。
例如，在電容元件3400的電極中的一個的電位為V，電容元件3400的電容為C，第三佈線3003所具有的電容成分為CB，再次分配電荷之前的第三佈線3003的電位為VB0時，再次分配電荷之後的第三佈線3003的 電位為(CB×VB0+C×V)/(CB+C)。因此，在假定作為記憶單元的狀態，電容元件3400的電極中的一個的電位成為兩種狀態，即V1和V0(V1>V0)時，可以知道保持電位V1時的第三佈線3003的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的第三佈線3003的電位(=(CB×VB0+C×V0)/(CB+C))。
藉由對第三佈線3003的電位和規定的電位進行比較，可以讀出資料。
在此情況下，可以將使用上述第一半導體材料的電晶體用於用來驅動記憶單元的驅動電路，並在該驅動電路上作為電晶體3300層疊使用第二半導體材料的電晶體。
在本實施方式所示的半導體裝置中，藉由使用其通道形成區包含氧化物半導體的關態電流極小的電晶體，可以極長期地保持儲存內容。換言之，因為不需要進行更新工作，或者，可以使更新工作的頻率變得極低，所以可以充分降低功耗。另外，即使在沒有電力供給的情況下(注意，較佳為固定電位)，也可以長期保持儲存內容。
另外，在本實施方式所示的半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件劣化的問題。由於例如不需要如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此不發生如閘極絕緣膜的劣化等的問題。換言之，在根據所公開的發明的半導體裝置中，對重寫的次數沒有限制，這限制是習知的非 揮發性記憶體所具有的問題，所以可靠性得到極大提高。再者，根據電晶體的開啟狀態或關閉狀態而進行資料寫入，而可以容易實現高速工作。
本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式4
在本實施方式中，參照圖13說明包括上述實施方式所說明的電晶體或記憶體裝置的RFID標籤。
根據本發明的一個方式的RFID標籤在其內部包括記憶體電路，在該記憶體電路中儲存所需要的資料，並使用非接觸單元諸如無線通訊向外部發送資料和/或從外部接受資料。由於具有這種特徵，RFID標籤可以被用於藉由讀取物品等的個體資訊來識別物品的個體識別系統等。注意，這些用途要求極高的可靠性。
參照圖13說明RFID標籤的結構。圖13是示出RFID標籤的結構實例的塊圖。
如圖13所示，RFID標籤800包括接收從與通信器801(也稱為詢問器、讀出器/寫入器等)連接的天線802發送的無線信號803的天線804。RFID標籤800還包括整流電路805、恆壓電路806、解調變電路807、調變電路808、邏輯電路809、記憶體電路810、ROM811。另外，在包括在解調變電路807中的具有整流作用的電晶體中，也可以使用充分地抑制反向電流的材料，諸如氧化物 半導體。由此，可以抑制起因於反向電流的整流作用的降低並防止解調變電路的輸出飽和，也就是說，可以使解調變電路的輸入和解調變電路的輸出之間的關係靠近於線性關係。注意，資料傳輸方法大致分成如下三種方法：將一對線圈相對地設置並利用互感進行通信的電磁耦合方法；利用感應場進行通信的電磁感應方法；以及利用電波進行通信的電波方法。在本實施方式所示的RFID標籤800中可以使用上述任何方法。
接著，說明各電路的結構。天線804與連接於通信器801的天線802之間進行無線信號803的發送及接受。在整流電路805中，對藉由由天線804接收無線信號來生成的輸入交流信號進行整流，例如進行半波倍壓整流，並由設置在後級的電容元件使被整流的信號平滑化，由此生成輸入電位。另外，整流電路805的輸入一側或輸出一側也可以設置限幅電路。限幅電路是在輸入交流信號的振幅大且內部生成電壓大時進行控制以不使一定以上的電力輸入到後級的電路中的電路。
恆壓電路806是由輸入電位生成穩定的電源電壓而供應到各電路的電路。恆壓電路806也可以在其內部包括重設信號產生電路。重設信號產生電路是利用穩定的電源電壓的上升而生成邏輯電路809的重設信號的電路。
解調變電路807是藉由包絡檢測對輸入交流信號進行解調並生成解調信號的電路。此外，調變電路 808是根據從天線804輸出的資料進行調變的電路。
邏輯電路809是分析解調信號並進行處理的電路。記憶體電路810是保持被輸入的資料的電路，並包括行解碼器、列解碼器、儲存區域等。此外，ROM811是保持識別號碼(ID)等並根據處理進行輸出的電路。
注意，根據需要可以適當地設置上述各電路。
在此，可以將上述實施方式所示的記憶體裝置用於記憶體電路810。因為根據本發明的一個方式的記憶體裝置即使在關閉電源的狀態下也可以保持資料，所以適用於RFID標籤。再者，因為根據本發明的一個方式的記憶體裝置的資料寫入所需要的電力(電壓)比習知的非揮發性記憶體低得多，所以也可以不產生資料讀出時和寫入時的最大通信距離的差異。再者，根據本發明的一個方式的記憶體裝置可以抑制由於資料寫入時的電力不足引起誤動作或誤寫入的情況。
此外，因為根據本發明的一個方式的記憶體裝置可以用作非揮發性記憶體，所以還可以應用於ROM811。在此情況下，較佳為生產者另外準備用來對ROM811寫入資料的指令防止使用者自由地重寫。由於生產者在預先寫入識別號碼後出貨，可以僅使出貨的良品具有識別號碼而不使所製造的所有RFID標籤具有識別號碼，由此不發生出貨後的產品的識別號碼不連續的情況而可以容易根據出貨後的產品進行顧客管理。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式5
在本實施方式中，說明至少可以使用上述實施方式所說明的電晶體且包含上述實施方式所說明的記憶體裝置的CPU。
圖14是示出將在上述實施方式中說明的電晶體用於至少其一部分的CPU的結構的一個例子的塊圖。
圖14所示的CPU在基板1190上具有：ALU1191(ALU：Arithmetic logic unit：算術邏輯單元)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198(Bus I/F)、能夠重寫的ROM1199以及ROM介面1189(ROM I/F)。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖14所示的CPU只不過是簡化其結構而表示的一個例子，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖14所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位、16位、32位、64位等。
藉由匯流排介面1198輸入到CPU的指令在 輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並根據CPU的狀態來進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具有根據參考時脈信號CLK1生成內部時脈信號CLK2的內部時脈發生器，並將內部時脈信號CLK2供應到上述各種電路。
在圖14所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用上述實施方式所示的電晶體。
在圖14所示的CPU中，暫存器控制器1197根據ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇由正反器保持資料還是由電容元件保持資 料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停止對暫存器1196中的記憶單元供應電源電壓。
圖15是可以用作暫存器1196的記憶元件的電路圖的一個例子。記憶元件1200包括當關閉電源時丟失儲存資料的電路1201、當關閉電源時不丟失儲存資料的電路1202、開關1203、開關1204、邏輯元件1206、電容元件1207以及具有選擇功能的電路1220。電路1202包括電容元件1208、電晶體1209及電晶體1210。另外，記憶元件1200根據需要還可以包括其他元件諸如二極體、電阻元件或電感器等。
在此，電路1202可以使用上述實施方式所示的記憶體裝置。在停止對記憶元件1200供應電源電壓時，接地電位(0V)或使電晶體1209關閉的電位繼續輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的閘極藉由電阻器等負載接地。
在此示出開關1203為具有一導電型(例如，n通道型)的電晶體1213，而開關1204為具有與此相反的導電型(例如，p通道型)的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(即，電晶體1213的開啟狀態或關閉狀 態)由輸入到電晶體1213的閘極的控制信號RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通(即，電晶體1214的開啟狀態或關閉狀態)由輸入到電晶體1214的閘極的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容元件1208的一對電極中的一個及電晶體1210的閘極。在此，將連接部分稱為節點M2。電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容元件1207的一對電極中的一個是電連接著的。在此，將連接部分稱為節點M1。可以對電容元件1207的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1207的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。對 電容元件1208的一對電極中的另一個可以輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1208的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。
當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容元件1207及電容元件1208。
控制信號WE輸入到電晶體1209的第一閘極(第一閘極電極)。開關1203及開關1204的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖15示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖15示出從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號經由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。也可以不使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值 反轉而輸入到電路1201。例如，當在電路1201內存在其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號輸入到該節點。
在圖15所示的用於記憶元件1200的電晶體中，電晶體1209以外的電晶體也可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。例如，可以使用其通道形成在矽層或矽基板中的電晶體。此外，也可以作為用於記憶元件1200的所有的電晶體使用其通道形成在氧化物半導體膜中的電晶體。或者，記憶元件1200還可以包括電晶體1209以外的其通道由氧化物半導體膜形成的電晶體，並且作為剩下的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。
圖15所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在根據本發明的一個方式的半導體裝置中，在不向記憶元件1200供應電源電壓的期間，可以由設置在電路1202中的電容元件1208保持儲存在電路1201中的資料。
另外，其通道形成在氧化物半導體膜中的電晶體的關態電流極小。例如，其通道形成在氧化物半導體膜中的電晶體的關態電流比其通道形成在具有結晶性的矽 中的電晶體的關態電流低得多。因此，藉由將該電晶體用作電晶體1209，即使在不向記憶元件1200供應電源電壓的期間也可以長期間地儲存電容元件1208所保持的信號。因此，記憶元件1200在停止供應電源電壓的期間也可以保持儲存內容(資料)。
另外，由於該記憶元件是以藉由設置開關1203及開關1204進行預充電工作為特徵的記憶元件，因此它可以縮短在再次開始供應電源電壓之後直到電路1201再次保持原來的資料為止的時間。
另外，在電路1202中，由電容元件1208保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶元件1200供應電源電壓之後，可以將由電容元件1208保持的信號轉換為電晶體1210的狀態(開啟狀態或關閉狀態)，並從電路1202讀出。因此，即使對應於保持在電容元件1208中的信號的電位有些變動，也可以準確地讀出原來的信號。
藉由將這種記憶元件1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，在整個處理器或構成處理器的一個或多個邏輯電路中在短時間內也可以停止電源，從而可以抑制功耗。
在本實施方式中，雖然對將記憶元件1200用 於CPU的例子進行說明，但是也可以將記憶元件1200應用於LSI諸如DSP(Digital Signal Processor：數位訊號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等、RF-ID(Radio Frequency Identification：射頻識別)。
本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式6
在本實施方式中說明本發明的一個方式的顯示面板的結構實例。
[結構實例]
圖19A是本發明的一個方式的顯示面板的俯視圖，圖19B是在將液晶元件用於本發明的一個方式的顯示面板的像素時可以使用的像素電路的電路圖。圖19C是在將有機EL元件用於本發明的一個方式的顯示面板的像素時可以使用的像素電路的電路圖。
可以根據上述實施方式形成配置在像素部中的電晶體。此外，因為該電晶體容易形成為n通道電晶體，所以將驅動電路中的可以由n通道電晶體構成的驅動電路的一部分與像素部的電晶體形成在同一基板上。如上所述，藉由將上述實施方式所示的電晶體用於像素部或驅動電路，可以提供可靠性高的顯示裝置。
圖19A示出主動矩陣型顯示裝置的方塊圖的一個例子。在顯示裝置的基板700上設置有：像素部701；第一掃描線驅動電路702；第二掃描線驅動電路703；以及信號線驅動電路704。在像素部701中配置有從信號線驅動電路704延伸的多個信號線以及從第一掃描線驅動電路702及第二掃描線驅動電路703延伸的多個掃描線。此外，在掃描線與信號線的交叉區中具有顯示元件的像素配置為矩陣狀。另外，顯示裝置的基板700藉由FPC(Flexible Printed Circuit：撓性印刷電路)等的連接部連接到時序控制電路(也稱為控制器、控制IC)。
在圖19A中，在設置有像素部701的基板700上形成有第一掃描線驅動電路702、第二掃描線驅動電路703、信號線驅動電路704。由此，設置在外部的驅動電路等的構件的數量減少，從而能夠實現成本的降低。另外，當在基板700的外部設置驅動電路時，需要使佈線延伸，佈線之間的連接數增加。當在基板700上設置驅動電路時，可以減少該佈線之間的連接數，從而可以實現可靠性或良率的提高。
(液晶面板)
圖19B示出像素部的電路結構的一個例子。在此，示出可以用於VA方式的液晶顯示面板的像素的像素電路。
可以將該像素電路應用於一個像素具有多個像素電極層的結構。各像素電極層分別與不同的電晶體連 接，以藉由不同閘極信號驅動各電晶體。由此，可以獨立地控制施加到多域像素中的各像素電極層的信號。
電晶體716的閘極佈線712和電晶體717的閘極佈線713彼此分離，以便能夠被提供不同的閘極信號。另一方面，電晶體716和電晶體717共同使用用作資料線的源極電極層或汲極電極層714。作為電晶體716及電晶體717，可以適當地利用上述實施方式所示的電晶體。由此可以提供可靠性高的液晶顯示面板。
以下說明與電晶體716電連接的第一像素電極層及與電晶體717電連接的第二像素電極層的形狀。第一像素電極層和第二像素電極層被狹縫彼此分離。第一像素電極層呈擴展為V字型的形狀，第二像素電極層以圍繞第一像素電極層的方式形成。
電晶體716的閘極電極連接到閘極佈線712，而電晶體717的閘極電極連接到閘極佈線713。藉由對閘極佈線712和閘極佈線713施加不同的閘極信號，可以使電晶體716及電晶體717的工作時序互不相同來控制液晶配向。
另外，也可以由電容佈線710、用作電介質的閘極絕緣膜以及與第一像素電極層或第二像素電極層電連接的電容電極形成儲存電容器。
多域結構在一個像素中設置有第一液晶元件718和第二液晶元件719。第一液晶元件718由第一像素電極層、反電極層以及它們之間的液晶層構成，而第二液 晶元件719由第二像素電極層、反電極層以及它們之間的液晶層構成。
此外，圖19B所示的像素電路不侷限於此。例如，也可以還對圖19B所示的像素追加開關、電阻元件、電容元件、電晶體、感測器或邏輯電路等。
(有機EL面板)
圖19C示出像素的電路結構的其他例子。在此，示出使用有機EL元件的顯示面板的像素結構。
在有機EL元件中，藉由對發光元件施加電壓，電子和電洞從一對電極分別注入到包含發光有機化合物的層，而產生電流。然後，藉由使電子和電洞再結合，發光有機化合物達到激發態，並且當該激發態恢復到基態時，獲得發光。根據這種機制，該發光元件被稱為電流激發型發光元件。
圖19C是示出可以應用的像素電路的一個例子的圖。這裡示出一個像素包括兩個n通道電晶體的例子。本發明的一個方式的金屬氧化物膜可以用於n通道電晶體的通道形成區。另外，該像素電路可以採用數位時間灰階級驅動。
以下說明可以應用的像素電路的結構及採用數位時間灰階級驅動時的像素的工作。
像素720包括開關電晶體721、驅動電晶體722、發光元件724以及電容元件723。在開關電晶體721 中，閘極電極層與掃描線726連接，第一電極(源極電極層和汲極電極層中的一個)與信號線725連接，並且第二電極(源極電極層和汲極電極層中的另一個)與驅動電晶體722的閘極電極層連接。在驅動電晶體722中，閘極電極層藉由電容元件723與電源線727連接，第一電極與電源線727連接，第二電極與發光元件724的第一電極(像素電極)連接。發光元件724的第二電極相當於共同電極728。共同電極728與形成在同一基板上的共用電位線電連接。
作為開關電晶體721及驅動電晶體722，可以適當地利用上述實施方式所示的電晶體。由此可以提供可靠性高的有機EL顯示面板。
將發光元件724的第二電極(共同電極728)的電位設定為低電源電位。注意，低電源電位是指低於供應到電源線727的高電源電位的電位，例如，低電源電位可以為GND、0V等。將高電源電位與低電源電位的電位差設定為發光元件724的正向臨界電壓以上，將該電位差施加到發光元件724來使電流流過發光元件724，以獲得發光。發光元件724的正向電壓是指獲得所希望的亮度的電壓，至少包含正向臨界電壓。
另外，還可以使用驅動電晶體722的閘極電容代替電容元件723。作為驅動電晶體722的閘極電容，也可以利用在通道形成區和閘極電極層之間的電容。
接著，說明輸入到驅動電晶體722的信號。 當採用電壓輸入電壓驅動方式時，對驅動電晶體722輸入使驅動電晶體722充分處於開啟狀態或關閉狀態的兩個狀態的視訊信號。為了使驅動電晶體722在線性區域中工作，將比電源線727的電壓高的電壓施加到驅動電晶體722的閘極電極層。另外，對信號線725施加電源線電壓加驅動電晶體722的臨界電壓Vth的值以上的電壓。
當進行類比灰階級驅動時，對驅動電晶體722的閘極電極層施加發光元件724的正向電壓加驅動電晶體722臨界電壓的Vth的值以上的電壓。另外，藉由輸入使驅動電晶體722在飽和區域中工作的視訊信號，使電流流過發光元件724。為了使驅動電晶體722在飽和區域中工作，使電源線727的電位高於驅動電晶體722的閘極電位。藉由採用類比方式的視訊信號，可以使與視訊信號對應的電流流過發光元件724，而進行類比灰階級驅動。
注意，像素電路的結構不侷限於圖19C所示的像素結構。例如，還可以對圖19C所示的像素電路追加開關、電阻元件、電容元件、感測器、電晶體或邏輯電路等。
當對圖19A至圖19C所示的電路應用上述實施方式所示的電晶體時，使源極電極(第一電極)及汲極電極(第二電極)分別電連接到低電位一側及高電位一側。再者，可以由控制電路等控制第一閘極電極的電位，且由未圖示的佈線將比源極電極低的電位等如上所示的電位輸入第二閘極電極。
本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式7
根據本發明的一個方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示該影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭部安裝顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖16A至圖16F示出這些電子裝置的具體例子。
圖16A是可攜式遊戲機，該可攜式遊戲機包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。注意，雖然圖16A所示的可攜式遊戲機包括兩個顯示部903和顯示部904，但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖16B是可攜式資料終端，該可攜式資料終端包括第一外殼911、第二外殼912、第一顯示部913、 第二顯示部914、連接部915、操作鍵916等。第一顯示部913設置在第一外殼911中，第二顯示部914設置在第二外殼912中。而且，第一外殼911和第二外殼912由連接部915連接，由連接部915可以改變第一外殼911和第二外殼912之間的角度。第一顯示部913的影像也可以根據連接部915所形成的第一外殼911和第二外殼912之間的角度切換。另外，也可以對第一顯示部913和第二顯示部914中的至少一個使用附加有位置輸入功能的顯示裝置。另外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設置被稱為光感測器的光電轉換元件來附加位置輸入功能。
圖16C是膝上型個人電腦，該膝上型個人電腦包括外殼921、顯示部922、鍵盤923以及指向裝置924等。
圖16D是電冷藏冷凍箱，該電冷藏冷凍箱包括外殼931、冷藏室門932、冷凍室門933等。
圖16E是視頻攝影機，該視頻攝影機包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中，顯示部943設置在第二外殼942中。而且，第一外殼941和第二外殼942由連接部946連接，由連接部946可以改變第一外殼941和第二外殼942之間的角度。顯示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。
圖16F是一般的汽車，該汽車包括車體951、車輪952、儀表板953及燈954等。
本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式8
在本實施方式中，參照圖17A至圖17F說明根據本發明的一個方式的RFID的使用例子。RFID的用途廣泛，例如可以設置於物品諸如鈔票、硬幣、有價證券類、不記名證券類、證書類(駕駛證、居民卡等，參照圖17A)、儲存介質(DVD軟體、錄影帶等，參照圖17B)、包裝用容器類(包裝紙、瓶子等，參照圖17C)、車輛類(自行車等，參照圖17D)、個人物品(包、眼鏡等)、食物類、植物類、動物類、人體、衣服、生活用品類、包括藥品或藥劑的醫療品、電子裝置(液晶顯示裝置、EL顯示裝置、電視機或行動電話)等或者各物品的裝運標籤(參照圖17E和圖17F)等。
當將根據本發明的一個方式的RFID4000固定到物品時，將其附著到物品的表面上或者填埋於物品中。例如，當固定到書本時，將RFID嵌入在書本的紙張裡，而當固定到有機樹脂的包裝時，將RFID填埋於有機樹脂內部。根據本發明的一個方式的RFID4000實現了小型、薄型以及輕量，所以即使在固定到物品中也不會影響到該物品的設計性。另外，藉由將根據本發明的一個方式的 RFID4000設置於鈔票、硬幣、有價證券類、不記名證券類或證書類等，可以賦予識別功能。藉由利用該識別功能可以防止偽造。另外，可以藉由在包裝用容器類、儲存介質、個人物品、食物類、衣服、生活用品類或電子裝置等中設置根據本發明的一個方式的RFID，可以提高檢品系統等系統的運行效率。另外，藉由在車輛類中安裝根據本發明的一個方式的RFID，可以防止盜竊等而提高安全性。
如上所述，藉由將根據本發明的一個方式的RFID應用於在本實施方式中列舉的各用途，可以降低包括資料的寫入或讀出等的工作的功耗，因此能夠使最大通信距離長。另外，即使在關閉電力供應的狀態下，也可以在極長的期間保持資料，所以上述RFID適用於寫入或讀出的頻率低的用途。
本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施例
在本實施例中，作為實施例樣本製造與圖5B所示的電晶體相同結構的電晶體，並進行電特性的評估。
首先，示出實施例樣本的製造方法。
在矽電晶體上利用CVD法形成將成為層間絕緣膜的900nm厚的以TEOS(Tetra Ethyl Ortho Silicate，四乙氧基矽烷)為原料的氧化矽膜。
接著，對氧化矽膜進行CMP處理來使氧化矽膜的表面平坦化。處理條件為如下：作為CMP拋光墊使用聚氨酯類砂布；作為漿料使用NP8020(日本Nitta Haas公司製造)的原液(二氧化矽(Silica)的粒徑為60nm至80nm)；漿料溫度為室溫；拋光壓力為0.08MPa；固定基板一側的主軸旋轉速度為51rpm；固定砂布的桌台旋轉速度為50rpm；處理時間為1.6分鐘。
接著，利用蝕刻處理在氧化矽膜中形成到達矽電晶體的電極的開口。首先，利用ICP(Inductively Coupled Plasma，電感耦合電漿)蝕刻法進行第一蝕刻。第一蝕刻條件為如下：使用三氟甲烷和氦(CHF3：He=50sccm：100sccm)的混合氛圍，電源功率為475W，偏壓功率為300W，壓力為5.5Pa，蝕刻時間為3秒。接著，利用ICP蝕刻法進行第二蝕刻。第二蝕刻條件為如下：使用三氟甲烷和氦(CHF3：He=7.5sccm：142.5sccm)的混合氛圍，電源功率為475W，偏壓功率為300W，壓力為5.5Pa，蝕刻時間為79秒。然後，再次以第一蝕刻條件進行蝕刻，並以第二蝕刻條件進行蝕刻。
接著，利用濺射法形成將成為連接佈線的150nm厚的鎢膜。成膜條件為如下：使用鎢靶材，使用氬(Ar=80sccm)氛圍，壓力為0.8Pa，電源功率為1kW，靶材與基板之間的距離為60mm，基板溫度為230℃。
接著，對鎢膜進行蝕刻來形成連接佈線。蝕刻條件為如下：利用ICP蝕刻法，使用氯、四氟化碳以及 氧(Cl2：CF4：O2=45sccm：55sccm：55sccm)的混合氛圍，電源功率為3000W，偏壓功率為110W，壓力為0.67Pa，蝕刻時間為5秒。
接著，利用CVD法形成將成為層間絕緣膜的500nm厚的以TEOS為原料的氧化矽膜。
接著，對氧化矽膜進行CMP處理來使連接佈線露出。處理條件為如下：作為CMP拋光墊使用聚氨酯類砂布；作為漿料使用NP8020(日本Nitta Haas公司製造)的原液(二氧化矽(Silica)的粒徑為60nm至80nm)；漿料溫度為室溫；拋光壓力為0.08MPa；固定基板一側的主軸旋轉速度為51rpm；固定砂布的桌台旋轉速度為50rpm；處理時間為1.4分鐘。
接著，利用CVD法形成將成為層間絕緣膜的100nm厚的以TEOS為原料的氧化矽膜、該氧化矽膜上的50nm厚的氮化矽膜以及該氮化矽膜上的300nm厚的氧化矽膜。
接著，層疊形成20nm厚的第一氧化物半導體膜與15nm厚的第二氧化物半導體膜。第一氧化物半導體膜使用In：Ga：Zn=1：3：2(原子數比)的氧化物靶材利用濺射法在如下條件下形成：使用氬和氧(Ar：O2=30sccm：15sccm)的混合氛圍，壓力為0.4Pa，電源功率為0.5kW，靶材與基板之間的距離為60mm，基板溫度為200℃。第二氧化物半導體膜使用In：Ga：Zn=1：1：1(原子數比)的氧化物靶材利用濺射法在如下條件下形成：使用氬和氧 (Ar：O2=30sccm：15sccm)的混合氛圍，壓力為0.4Pa，電源功率為0.5kW，靶材與基板之間的距離為60mm，基板溫度為300℃。第一氧化物半導體膜和第二氧化物半導體膜以不暴露於大氣的方式連續地形成。
接著，進行加熱處理。在氮氛圍下以450℃進行1小時的加熱處理，然後在氧氛圍下以450℃進行1小時的加熱處理。
接著，利用ICP蝕刻法在使用三氯化硼和氯(BCl3：Cl2=60sccm：20sccm)的混合氛圍，電源功率為450W，偏壓功率為100W，壓力為1.9Pa的條件下對第一氧化物半導體膜及第二氧化物半導體膜進行蝕刻89秒來將其加工為島狀的第一氧化物半導體膜以及第二氧化物半導體膜。與此同時，將第一氧化物半導體膜以及第二氧化物半導體膜加工為島狀的第一障壁膜及第二障壁膜。
接著，利用蝕刻處理在100nm厚的以TEOS為原料的氧化矽膜、氧化矽膜上的50nm厚的氮化矽膜以及氮化矽膜上的300nm厚的氧化矽膜中形成到達連接佈線的開口。首先，利用ICP蝕刻法進行第一蝕刻。第一蝕刻條件為如下：使用三氟甲烷和氦(CHF3：He=50sccm：100sccm)的混合氛圍，電源功率為475W，偏壓功率為300W，壓力為5.5Pa，蝕刻時間為3秒。接著，利用ICP蝕刻法進行第二蝕刻。第二蝕刻條件為如下：使用三氟甲烷和氦(CHF3：He=7.5sccm：142.5sccm)的混合氛圍，電源功率為475W，偏壓功率為300W，壓力為5.5Pa，蝕刻時間 為69秒。然後，再次以第一蝕刻條件進行蝕刻，並以第二蝕刻條件進行蝕刻。
接著，形成100nm厚的將成為源極電極及汲極電極的鎢膜。鎢膜使用鎢靶材利用濺射法在如下條件下形成：使用氬(Ar=80sccm)氛圍，壓力為0.8Pa，電源功率(電源輸出)為1.0kW，基板與靶材之間的距離為60mm，基板溫度為230℃。
接著，在鎢膜上形成光阻遮罩進行蝕刻。蝕刻利用ICP蝕刻法進行。首先，在使用四氟化碳、氯以及氧(CF4：Cl2：O2=55sccm：45sccm：55sccm)的混合氛圍，電源功率為3000W，偏壓功率為110W，壓力為0.67Pa的條件下進行第一蝕刻13秒，然後，在使用氧(O2=100sccm)氛圍，電源功率為2000W，偏壓功率為0W，壓力為3.0Pa的條件下進行第二蝕刻15秒，在使用四氟化碳、氯以及氧(CF4：Cl2：O2=55sccm：45sccm：55sccm)的混合氛圍，電源功率為3000W，偏壓功率為110W，壓力為0.67Pa的條件下進行第三蝕刻14秒，由此形成源極電極及汲極電極。
接著，在第二氧化物半導體膜、源極電極及汲極電極上形成5nm厚的第三氧化物半導體膜。第三氧化物半導體膜使用In：Ga：Zn=1：3：2(原子數比)的氧化物靶材利用濺射法在如下條件下形成：使用氬和氧(Ar：O2=30sccm：15sccm)的混合氛圍，壓力為0.4Pa，電源功率為0.5kW，靶材與基板之間的距離為60mm，基板溫度為200℃。
接著，利用CVD法形成將成為閘極絕緣膜的20nm厚的氧氮化矽膜。成膜條件為如下：使用矽烷和一氧化二氮(SiH4：N2O=1sccm：800sccm)的混合氛圍，壓力為200Pa，電源功率為150kW，靶材與基板之間的距離為28mm，基板溫度為350℃。
接著，利用濺射法形成30nm厚的氮化鈦膜和135nm厚的鎢膜。氮化鈦膜的成膜條件為如下：使用氮(N2=50sccm)氛圍，壓力為0.2Pa，電源功率為12kW，靶材與基板之間的距離為400mm，基板溫度為25℃。鎢膜的成膜條件為如下：使用氬(Ar=100sccm)氛圍，壓力為2.0Pa，電源功率為4kW，靶材與基板之間的距離為60mm，基板溫度為230℃。
接著，利用ICP蝕刻法對30nm厚的氮化鈦膜以及135nm厚的鎢膜的疊層進行蝕刻。首先，在使用氯、四氟化碳以及氧(Cl2：CF4：O2=45sccm：55sccm：55sccm)的混合氛圍，電源功率為3000W，偏壓功率為110W，壓力為0.67Pa的條件下進行第一蝕刻，然後在使用氯和三氯化硼(Cl2：BCl3=50sccm：150sccm)的混合氛圍，電源功率為1000W，偏壓功率為50W，壓力為0.67Pa的條件下進行第二蝕刻，由此形成閘極電極。
接著，以閘極電極為遮罩對閘極絕緣膜與第三氧化物半導體膜的疊層進行蝕刻。蝕刻條件為如下：使用三氯化硼(BCl3=80sccm)的氛圍，電源功率為450W，偏壓功率為100W，壓力為1.0Pa。
接著，在閘極電極上利用濺射法形成150nm厚的氧化鋁膜。鋁膜的成膜條件為如下：使用氬和氧(Ar：O2=25sccm：25sccm)的混合氛圍，壓力為0.4Pa，電源功率為2.5kW，靶材與基板之間的距離為60mm，基板溫度為250℃。
藉由上述製程製造通道長度為0.8μm，通道寬度為10μm的實施例電晶體。作為對比例子，製造沒有設置第一障壁膜及第二障壁膜的上述電晶體。
接著，測定所製造的兩種電晶體的汲極電流(Id：[A])，在測定中，將汲極電壓(Vd：[V])設定為0.1V或2.7V，將閘極電壓(Vg：[V])從-3V掃描到3V，並測定此時的汲極電流。圖18A和圖18B示出測定結果。在18A和圖18B中，實線表示汲極電壓(Vd：[V])為0.1V時的測定結果，虛線表示汲極電壓(Vd：[V])為2.7V時的測定結果，並且，橫軸表示閘極電壓(Vg：[V])，縱軸表示汲極電流(Id：[A])。注意，“汲極電壓(Vd：[V])”是指以源極為基準時的汲極與源極之間的電位差，“閘極電壓(Vg：[V])”是指以源極為基準時的閘極與源極之間的電位差。圖18A示出對比例子的電晶體的測定結果，圖18B示出實施例電晶體的測定結果。
確認到圖18A的電晶體的特性偏差很大。另外，確認到圖18B的電晶體的特性偏差很小。這表示藉由設置障壁膜，可以降低特性偏差。

Claims (9)

  1. 一種半導體裝置，包括：氧化物半導體膜及障壁膜；電連接於該氧化物半導體膜的源極電極及汲極電極；以及隔著閘極絕緣膜與該氧化物半導體膜重疊的閘極電極，其中該障壁膜與該氧化物半導體膜包含同一材料且形成在同一表面上，該障壁膜的導電率高於該氧化物半導體膜，並且其中該氧化物半導體膜及該障壁膜不與彼此接觸。
  2. 根據申請專利範圍第1項之半導體裝置，還包括：該氧化物半導體膜、該障壁膜、該源極電極和該汲極電極上的絕緣膜，該絕緣膜具有開口部；以及該絕緣膜上的導電膜，該導電膜透過該絕緣膜的該開口部電連接於該源極電極和該汲極電極中的一個，其中該障壁膜位於該氧化物半導體膜與該絕緣膜的開口部之間。
  3. 一種半導體裝置，包括：導電膜上的絕緣膜，該絕緣膜具有開口部；該絕緣膜上的氧化物半導體膜；障壁膜，該障壁膜與該氧化物半導體膜位於同一表面上；以及電連接於該氧化物半導體膜的源極電極及汲極電極，其中該源極電極和該汲極電極中的一個透過該絕緣膜的該開口部電連接於該導電膜，並且其中該障壁膜位於該氧化物半導體膜與該絕緣膜的該開口部之間。
  4. 一種半導體裝置，包括：包含半導體材料的電晶體；該電晶體上的層間絕緣膜；該層間絕緣膜上的導電膜，該導電膜電連接於該電晶體；該導電膜上的絕緣膜，該絕緣膜具有開口部；該絕緣膜上的氧化物半導體膜；障壁膜，該障壁膜與該氧化物半導體膜位於同一表面上；以及電連接於該氧化物半導體膜的源極電極及汲極電極，其中該源極電極和該汲極電極中的一個透過該絕緣膜的該開口部電連接於該導電膜，並且其中該障壁膜位於該氧化物半導體膜與該絕緣膜的該開口部之間。
  5. 根據申請專利範圍第1、3和4項之任一項之半導體裝置，其中該氧化物半導體膜具有疊層結構。
  6. 根據申請專利範圍第1、3和4項之任一項之半導體裝置，其中該障壁膜包圍該氧化物半導體膜。
  7. 根據申請專利範圍第1、3和4項之任一項之半導體裝置，其中該障壁膜的氫濃度高於該氧化物半導體膜。
  8. 根據申請專利範圍第3或4項之半導體裝置，其中該障壁膜與該氧化物半導體膜包含同一材料，並且其中該障壁膜的導電率高於該氧化物半導體膜。
  9. 根據申請專利範圍第3或4項之半導體裝置，還包括：隔著閘極絕緣膜與該氧化物半導體膜重疊的閘極電極。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105390451B (zh) * 2015-12-03 2018-03-30 深圳市华星光电技术有限公司 低温多晶硅tft基板的制作方法
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
CN106098786A (zh) * 2016-06-13 2016-11-09 武汉华星光电技术有限公司 双栅电极氧化物薄膜晶体管及其制备方法
KR102512439B1 (ko) * 2016-09-19 2023-03-22 삼성디스플레이 주식회사 반도체 장치 및 이의 제조방법
CN110121785A (zh) 2016-12-27 2019-08-13 夏普株式会社 具备氧化物半导体tft的半导体装置
US10879064B2 (en) 2016-12-27 2020-12-29 Sharp Kabushiki Kaisha Method for manufacturing semiconductor device and film forming apparatus
JP2018157101A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 トランジスタ、メモリ及びトランジスタの製造方法
JP6853770B2 (ja) * 2017-11-30 2021-03-31 株式会社Ｊｏｌｅｄ 半導体装置および表示装置
JPWO2021186297A1 (zh) * 2020-03-20 2021-09-23
JP2024039928A (ja) * 2022-09-12 2024-03-25 株式会社デンソー 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006195086A (ja) * 2005-01-12 2006-07-27 Idemitsu Kosan Co Ltd Ｔｆｔ基板及びその製造方法
US20090002590A1 (en) * 2007-06-29 2009-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20100025679A1 (en) * 2008-07-31 2010-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20100159639A1 (en) * 2008-12-19 2010-06-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
US20120061664A1 (en) * 2010-09-13 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and method for manufacturing the same
TW201336087A (zh) * 2012-01-11 2013-09-01 Sharp Kk 半導體裝置、顯示裝置、及半導體裝置之製造方法

Family Cites Families (130)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6271542B1 (en) * 1997-12-08 2001-08-07 International Business Machines Corporation Merged logic and memory combining thin film and bulk Si transistors
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
KR100825102B1 (ko) * 2002-01-08 2008-04-25 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577231B (zh) 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP5135709B2 (ja) * 2006-04-28 2013-02-06 凸版印刷株式会社 薄膜トランジスタ及びその製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008129314A (ja) * 2006-11-21 2008-06-05 Hitachi Displays Ltd 画像表示装置およびその製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP2009194351A (ja) * 2007-04-27 2009-08-27 Canon Inc 薄膜トランジスタおよびその製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100936874B1 (ko) * 2007-12-18 2010-01-14 삼성모바일디스플레이주식회사 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를구비하는 유기전계발광 표시 장치의 제조 방법
TWI711182B (zh) * 2008-07-31 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP4844617B2 (ja) * 2008-11-05 2011-12-28 ソニー株式会社 薄膜トランジスタ基板および表示装置
WO2011027661A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
JP2011091110A (ja) * 2009-10-20 2011-05-06 Canon Inc 酸化物半導体素子を用いた回路及びその製造方法、並びに表示装置
CN102723364B (zh) * 2009-10-21 2015-02-25 株式会社半导体能源研究所 半导体器件
KR101591613B1 (ko) 2009-10-21 2016-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101073272B1 (ko) * 2009-11-04 2011-10-12 삼성모바일디스플레이주식회사 유기전계발광 표시 장치의 제조 방법
KR101895080B1 (ko) * 2009-11-28 2018-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
KR101813460B1 (ko) * 2009-12-18 2017-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011077916A1 (en) * 2009-12-24 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Display device
KR20130025871A (ko) * 2010-02-26 2013-03-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
JP2011205017A (ja) * 2010-03-26 2011-10-13 Dainippon Printing Co Ltd 薄膜トランジスタ、薄膜集積回路装置及びそれらの製造方法
KR101748404B1 (ko) * 2010-04-23 2017-06-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN103201843B (zh) * 2010-11-04 2016-06-29 夏普株式会社 半导体装置、显示装置以及半导体装置和显示装置的制造方法
JP2012191025A (ja) * 2011-03-11 2012-10-04 Dainippon Printing Co Ltd 薄膜トランジスタアレー基板、薄膜集積回路装置及びそれらの製造方法
JP5729055B2 (ja) * 2011-03-18 2015-06-03 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
JP5490314B2 (ja) * 2011-04-18 2014-05-14 シャープ株式会社 薄膜トランジスタ、表示パネル及び薄膜トランジスタの製造方法
WO2013042696A1 (en) * 2011-09-23 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8969867B2 (en) * 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9419146B2 (en) * 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5991668B2 (ja) * 2012-08-23 2016-09-14 株式会社ジャパンディスプレイ 表示装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006195086A (ja) * 2005-01-12 2006-07-27 Idemitsu Kosan Co Ltd Ｔｆｔ基板及びその製造方法
US20090002590A1 (en) * 2007-06-29 2009-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20100025679A1 (en) * 2008-07-31 2010-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20100159639A1 (en) * 2008-12-19 2010-06-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
US20120061664A1 (en) * 2010-09-13 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and method for manufacturing the same
TW201336087A (zh) * 2012-01-11 2013-09-01 Sharp Kk 半導體裝置、顯示裝置、及半導體裝置之製造方法

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