KR101748404B1 - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법 Download PDF

Info

Publication number
KR101748404B1
KR101748404B1 KR1020167016729A KR20167016729A KR101748404B1 KR 101748404 B1 KR101748404 B1 KR 101748404B1 KR 1020167016729 A KR1020167016729 A KR 1020167016729A KR 20167016729 A KR20167016729 A KR 20167016729A KR 101748404 B1 KR101748404 B1 KR 101748404B1
Authority
KR
South Korea
Prior art keywords
oxide semiconductor
film
oxygen
insulating film
semiconductor film
Prior art date
Application number
KR1020167016729A
Other languages
English (en)
Other versions
KR20160075870A (ko
Inventor
순페이 야마자키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20160075870A publication Critical patent/KR20160075870A/ko
Application granted granted Critical
Publication of KR101748404B1 publication Critical patent/KR101748404B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/38—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions
    • H01L21/383—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions using diffusion into or out of a solid from or into a gaseous phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H01L21/471—Inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H01L21/471—Inorganic layers
    • H01L21/473—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H01L21/4757—After-treatment
    • H01L21/47576—Doping the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

산화물 반도체를 이용한 반도체 장치에 안정된 전기적 특성을 부여하여, 고신뢰성화하는 것을 목적의 하나로 한다. 산화물 반도체막을 갖는 보텀 게이트 구조의 트랜지스터의 제작 공정에 있어서, 열처리에 의한 탈수화 또는 탈수소화 처리, 및 산소도핑 처리를 실시한다. 열처리에 의한 탈수화 또는 탈수소화 처리 및 산소도핑 처리된 산화물 반도체막을 갖는 트랜지스터는, 바이어스-열스트레스 시험(BT시험) 전후에 있어서도 트랜지스터의 스레숄드 전압의 변화량이 저감되어 있어서, 신뢰성이 높은 트랜지스터로 할 수 있다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함에 의해 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치다.
절연 표면을 갖는 기판상에 형성된 반도체 박막을 이용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 그 트랜지스터는 집적회로(IC)나 화상 표시장치(표시장치)와 같은 전자 디바이스에 넓게 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, 트랜지스터의 활성층으로서 전자 캐리어 농도가 1018/cm3 미만인 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함한 비정질 산화물을 이용한 트랜지스터가 개시되어 있다(특허문헌 1 참조).
[특허문헌 1] 일본 특개 2006-165528호 공보
그러나, 산화물 반도체는 디바이스 제작 공정에 있어서, 전자 공여체를 형성하는 수소나 수분의 혼입 등이 발생하면, 그 전기 전도도가 변화할 우려가 있다. 이러한 현상은, 산화물 반도체를 이용한 트랜지스터에 있어서 전기적 특성의 변동 요인이 된다.
이러한 문제를 감안하여, 산화물 반도체를 이용한 반도체 장치에 안정된 전기적 특성을 부여하여 고신뢰성화하는 것을 목적의 하나로 한다.
산화물 반도체막을 갖는 트랜지스터의 제작 공정에 있어서, 열처리에 의한 탈수화 또는 탈수소화 처리, 및 산소도핑 처리를 실시한다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 게이트 전극층을 형성하고, 게이트 전극층상에 게이트 절연막을 형성하고, 게이트 절연막상의 게이트 전극층과 중첩하는 영역에 산화물 반도체막을 형성하고, 산화물 반도체막에 열처리를 실시하여 산화물 반도체막중의 수소 원자를 제거하고, 수소 원자가 제거된 산화물 반도체막에 산소도핑 처리를 실시하고, 산화물 반도체막에 산소 원자를 공급하고, 산화물 반도체막과 전기적으로 접속하는 소스 전극층 및 드레인 전극층을 형성하고, 산화물 반도체막, 소스 전극층 및 드레인 전극층상에 산화물 반도체막에 접하여 절연막을 형성하는 반도체 장치의 제작 방법이다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 게이트 전극층을 형성하고, 게이트 전극층상에 성분으로서 산소 원자를 포함한 게이트 절연막을 형성하고, 게이트 절연막에 산소도핑 처리를 실시하고, 게이트 절연막에 산소 원자를 공급하고, 게이트 절연막상의 게이트 전극층과 중첩하는 영역에 산화물 반도체막을 형성하고, 산화물 반도체막에 열처리를 실시하여 산화물 반도체막중의 수소 원자를 제거하고, 수소 원자가 제거된 산화물 반도체막에 산소도핑 처리를 실시하여 산화물 반도체막중에 산소 원자를 공급하고, 산화물 반도체막과 전기적으로 접속하는 소스 전극층 및 드레인 전극층을 형성하고, 산화물 반도체막, 소스 전극층 및 드레인 전극층상에 산화물 반도체막에 접하고, 또한 성분으로서 산소 원자를 포함한 절연막을 형성하고, 절연막에 산소도핑 처리를 실시하여 절연막에 산소 원자를 공급하는 반도체 장치의 제작 방법이다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 게이트 전극층과, 게이트 전극층상에 게이트 절연막과, 게이트 절연막상에 산화물 반도체막과 산화물 반도체막상에 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층상에, 산화물 반도체막과 접하는 절연막과, 절연막상에 소스 전극층 또는 드레인 전극층과 전기적으로 접속하는 배선층을 가지며, 배선층은, 절연막, 소스 전극층 및 드레인 전극층을 선택적으로 제거하여 형성된 개구에 마련되며, 절연막에는 소스 전극층 또는 드레인 전극층에 이르는 개구가 마련되며, 개구에 있어서 소스 전극층 및 드레인 전극층의 일부는 제거되어 있으며, 소스 전극층 및 드레인 전극층에는 오목부가 마련되며, 오목부의 막두께가 얇은 영역은 소스 전극층 및 드레인 전극층의 막두께보다 얇고, 또한 배선층은, 개구에 있어서 소스 전극층 및 드레인 전극층의 오목부의 내벽면 및 저면에 접하여 마련되며, 소스 전극층 및 드레인 전극층에 있어서, 오목부의 저면의 산소 농도는, 소스 전극층 및 드레인 전극층 상면의 산소 농도보다 낮은 반도체 장치다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 상기 구성에 있어서, 산화물 반도체막은, 그 산화물 반도체가 결정 상태에서의 화학량론적 조성비에 대하여, 산소의 함유량이 과잉의 영역이 포함되어 있는 반도체 장치다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 상기 구성에 있어서, 산화물 반도체막은, 적어도 절연막과 접하는 계면 또는 그 근방에 있어서, 그 산화물 반도체가 결정 상태에서의 화학량론적 조성비에 대하여, 산소의 함유량이 과잉의 영역이 포함되어 있는 반도체 장치다.
또한 상기의 「산소도핑」란, 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온, 중의 어느 것을 포함)를 벌크에 첨가하는 것을 말한다. 또한 해당 「벌크」의 용어는, 산소를 박막 상면뿐만 아니라 박막 내부에 첨가하는 것을 명확하게 하는 취지로 이용하고 있다. 또한, 「산소도핑」에는, 플라즈마화한 산소를 벌크에 첨가하는 「산소 플라즈마 도핑」이 포함된다.
산화물 반도체막을 갖는 트랜지스터의 제작 공정에 있어서, 산소도핑 처리를 실시함에 의해, 적층하는 게이트 절연막의 막 속(벌크 속), 산화물 반도체막의 막 속(벌크 속), 절연막의 막 속(벌크 속), 게이트 절연막과 산화물 반도체막의 계면, 산화물 반도체막과 절연막과의 계면에서, 적어도 1개소 이상, 그 막의 화학량론비를 넘는 산소가 존재하는 산소 과잉 영역을 마련할 수 있다. 산소의 양은 바람직하게는 화학량론비의 1배를 넘어 4배까지(4배 미만), 보다 바람직하게는 1배를 넘어 2배까지(2배 미만)다. 화학량론비를 넘는 산소 과잉의 산화물이란, 예를 들면, InaGabZncSidAleMgfOg(a, b, c, d, e, f, g ≥0(a, b, c, d, e, f, g 는 0이상))으로 나타내어지는 산화물의 경우, 2g＞3a＋3b＋2c＋4d＋3e＋2f(g는 1.5a＋1.5b＋c＋2d＋1.5e＋f보다 크다) 이다. 또한 산소도핑 처리에 의해 첨가된 산소는, 산화물 반도체의 격자간에 존재하는 경우도 있다.
또한, 상기 산소 과잉 영역을, 적층하는 게이트 절연막, 산화물 반도체막, 및 절연막에 있어서 2개소 이상으로 마련하여도 좋다. 예를 들면 제작 공정에 있어서, 산소도핑 처리를 실시함에 의해, 게이트 절연막과 산화물 반도체막의 계면, 산화물 반도체막의 막 속(벌크 속), 및 산화물 반도체막과 절연막과의 계면에 각각 산소 과잉 영역을 마련할 수 있다.
또한 결함(산소 결손)이 없는 산화물 반도체라면, 화학량론비와 일치한 양의 산소가 포함되어 있으면 좋지만, 트랜지스터의 스레숄드 전압의 변동을 억제하는 등의 신뢰성을 확보하기 위해서는, 산화물 반도체에는, 화학량론비를 넘는 양의 산소가 포함되어 있는 것이 바람직하다. 마찬가지로 결함(산소 결손)이 없는 산화물 반도체라면, 기초막을 산소 과잉의 절연막으로 할 필요는 없지만, 트랜지스터의 스레숄드 전압의 변동을 억제하는 등의 신뢰성을 확보하기 위해서는, 산화물 반도체층에 산소 결손 상태는 생길 수 있다는 것을 고려하여, 기초막을 산소 과잉의 절연막으로 하는 것이 바람직하다.
또한, 산화물 반도체막에는 열처리에 의한 탈수화 또는 탈수소화 처리를 실시하여, 산화물 반도체막중의 수소 원자 또는 물 등의 수소 원자를 포함한 불순물을 제거하여 산화물 반도체막을 고순도화한다. 또한 산소도핑 처리에 의해 첨가되는 산소의 양은, 탈수화 또는 탈수소화 처리에 의해 고순도화된 산화물 반도체막중의 수소의 양보다 많아지도록 한다. 상기 적층하는 게이트 절연막, 산화물 반도체막, 및 절연막의 적어도 일부에 있어서 산소가 많으면, 그것이 확산하여, 다른 불안정 요소의 원인의 수소와 반응함에 의해 수소를 고정(비가동 이온화)한다. 즉, 신뢰성상의 불안정성을 줄일 수(또는 충분히 저감할 수) 있다. 또한, 산소를 과잉으로 함에 의해 산소 결손에 기인하는 스레숄드 전압(Vth)의 편차, 스레숄드 전압의 시프트(ΔVth)를 저감할 수 있다.
여기서, 상술한 「산소 플라즈마 도핑」처리에 의해, 벌크 속에 산소가 첨가되는 모습을 나타낸다. 또한 산소를 일 성분으로서 포함하는 산화물 반도체막중에 산소도핑 처리를 실시하는 경우, 일반적으로, 산소 농도의 증감을 확인하는 것은 곤란하다. 따라서, 여기에서는, 실리콘 웨이퍼를 이용하여, 산소도핑 처리의 효과를 확인하였다.
산소도핑 처리는, 유도 결합 플라즈마(ICP:Inductively Coupled Plasma) 방식을 이용하여 실시하였다. 그 조건은, ICP 전력 800 W, RF 바이어스 전력 300 W 또는 0 W, 압력 1.5 Pa, 가스 유량 75 sccm, 기판 온도 70℃이다. 도 15에, SIMS(Secondary Ion Mass Spectrometry) 분석에 의한 실리콘 웨이퍼의 깊이 방향의 산소 농도 프로파일을 나타낸다. 도 15에 있어서, 세로축은 산소 농도를 나타내고, 횡축은 실리콘 웨이퍼 표면으로부터의 깊이를 나타낸다.
도 15로부터, RF 바이어스 전력이 0 W의 경우 및 300 W의 경우중의 어느 것에 있어서도, 산소가 첨가되어 있는 것을 확인할 수 있다. 또한, RF 바이어스 전력 300 W의 경우는, RF 바이어스 전력 0 W의 경우와 비교하여, 산소가 보다 깊게 첨가되는 것을 확인할 수 있다.
다음으로, 산소도핑 처리를 실시하기 전과 산소도핑을 실시한 후의 실리콘 웨이퍼의 단면을 STEM(Scanning Transmission Electron Microscopy)로 관찰한 결과를 도 16에 나타낸다. 도 16(A)는, 산소도핑 처리를 실시하기 전의 STEM상이며, 도 16(B)는, 상술한 RF 바이어스 전력 300 W의 조건에서 산소도핑 처리를 실시한 후의 STEM상이다. 도 16(B)에 나타내는 바와 같이, 산소도핑을 실시함에 의해, 실리콘 웨이퍼에 산소 고도핑 영역이 형성되어 있는 것을 확인할 수 있다.
이상과 같이, 실리콘 웨이퍼에 대해서 산소도핑을 실시함으로써, 실리콘 웨이퍼에 산소가 첨가되는 것이 나타났다. 이 결과에 의해, 산화물 반도체막에 대해서 산소도핑을 실시하는 것에 의해서도, 산화물 반도체막에 산소를 당연히 첨가할 수 있다는 것을 이해할 수 있다.
개시하는 발명의 일 태양인 상술한 구성의 효과는, 다음과 같이 생각하면 이해가 용이하다. 다만, 이하의 설명은, 어디까지나 한 고찰에 지나지 않는다는 것을 부연하여 기재한다.
게이트 전극에 플러스의 전압을 인가하면, 산화물 반도체막의 게이트 전극측으로부터 백채널측(게이트 절연막과 반대측)에 전계가 발생하기 때문에, 산화물 반도체막중에 존재하는 플러스의 전하를 갖는 수소이온이 백채널측으로 이동하여, 산화물 반도체막과 절연막과의 계면중 산화물 반도체막측에 축적된다. 축적한 수소이온으로부터 절연막 속의 전하 포획 중심(수소 원자, 물, 혹은 오염물 등)에 플러스의 전하가 이동함으로써, 산화물 반도체막의 백채널 측에는 마이너스의 전하가 축적된다. 즉, 트랜지스터의 백채널 측에 기생 채널이 발생하여, 스레숄드 전압이 마이너스 측으로 시프트하여, 트랜지스터가 노멀리 온(normally on)의 경향을 나타낸다.
상기와 같이, 절연막 속의 수소 또는 물 등의 전하 포획 중심이 플러스의 전하를 포획하고, 절연막 속에 플러스의 전하가 이동함으로써 트랜지스터의 전기적 특성이 변동하기 때문에, 트랜지스터의 전기적 특성의 변동을 억제하기 위해서는, 절연막 속에 이러한 전하 포획 중심이 존재하지 않거나, 또는 그 함유량이 적은 것이 중요하다. 따라서, 절연막의 성막에는, 성막시에 수소 함유량이 적은 스퍼터법을 이용하는 것이 바람직하다. 스퍼터법에 의해 성막된 절연막은, 그 막 속에 전하 포획 중심이 존재하지 않거나 또는 적고, CVD법 등에 의해 성막하였을 경우와 비교하여 플러스의 전하의 이동이 일어나기 어렵다. 따라서, 트랜지스터의 스레숄드 전압의 시프트를 억제하여, 트랜지스터를 노멀리 오프(normally off)로 할 수 있다.
또한, 게이트 전극에 마이너스의 전압을 인가하면, 백채널측으로부터 게이트 전극측으로 전계가 발생하기 때문에, 산화물 반도체막중에 존재하는 수소이온이 게이트 절연막측으로 이동하여, 산화물 반도체막과 게이트 절연막과의 계면중 산화물 반도체막측에 축적된다. 또한, 이에 의해 트랜지스터의 스레숄드 전압은 마이너스측으로 시프트한다.
또한 전압을 0으로서 방치하면, 전하 포획 중심으로부터 플러스의 전하가 해방되어 트랜지스터의 스레숄드 전압이 플러스측으로 시프트하여, 초기 상태에 돌아오거나, 또는, 경우에 따라서는 초기 상태보다 플러스측으로 시프트한다. 이 현상은, 산화물 반도체막중으로 이동하기 쉬운 이온이 존재하고 있다는 것을 시사하고 있으며, 가장 작은 원자인 수소가 가장 이동하기 쉬운 이온이 된다고 고찰할 수 있다.
또한, 보텀 게이트형의 트랜지스터에 있어서는, 게이트 절연막상에 산화물 반도체막을 형성한 후, 열처리를 실시함으로써, 산화물 반도체막에 포함되는 물 또는 수소를 제거하는 것과 동시에, 게이트 절연막 속에 포함되는 물 또는 수소도 제거할 수 있다. 따라서, 게이트 절연막 속에는, 산화물 반도체막 속을 이동해 온 플러스의 전하를 포획하기 위한 전하 포획 중심이 적다. 이와 같이, 산화물 반도체막으로의 탈수화 또는 탈수소화를 위한 열처리는, 산화물 반도체막에 추가하여, 산화물 반도체막의 하층에 존재하는 게이트 절연막에 대해서도 행해지기 때문에, 보텀 게이트형의 트랜지스터에 있어서는, 게이트 절연막은 플라즈마 CVD법 등의 CVD법을 이용하여 성막되어 있어도 상관없다.
또한, 산화물 반도체막이 광을 흡수함으로써, 광 에너지에 의해 산화물 반도체막중의 금속 원소(M)와 수소 원자(H)와의 결합(M-H 결합이라고도 표기한다)이 끊어진다. 또한 파장이 400 nm 전후의 광 에너지와, 금속 원소 및 수소 원자의 결합 에너지는 대략 일치하고 있다. 산화물 반도체막중의 금속 원소와 수소 원자와의 결합이 끊어진 트랜지스터에 음의 게이트 바이어스를 가하면, 금속 원소로부터 이탈한 수소이온이 게이트 전극 측으로 끌어 들여지기 때문에 전하의 분포가 변화하며, 트랜지스터의 스레숄드 전압은 마이너스 측으로 시프트하여, 노멀리 온의 경향을 나타낸다.
또한 트랜지스터로의 광조사와 음의 게이트 바이어스의 인가에 의해 게이트 절연막계면으로 이동한 수소이온은, 전압의 인가를 정지하면 원래대로 돌아간다. 이는, 산화물 반도체막중의 이온의 이동의 대표적인 예로서 이해할 수 있다.
이러한, 전압 인가에 의한 전기적 특성의 변동(BT열화) 또는 광조사에 의한 전기적 특성의 변동(광열화)에의 대책은, 산화물 반도체막으로부터 수소 원자 또는 물 등의 수소 원자를 포함한 불순물을 철저하게 배제하여, 산화물 반도체막을 고순도화하는 것이 가장 중요하다. 전하 밀도가 1015 cm-3, 즉, 단위면적당의 전하가 1010 cm-2의 경우, 그 전하는 트랜지스터 특성에 영향을 주지 않거나 또는 영향을 준다고 하여도 매우 적다. 따라서, 전하 밀도는 1015 cm-3 이하인 것이 바람직하다. 만일, 산화물 반도체막에 포함되는 수소 가운데, 10%의 수소가 산화물 반도체막 속을 이동하는 경우, 수소의 농도는 1016 cm-3 이하인 것이 바람직하다. 게다가 디바이스 완성 후에 수소가 외부에서 침입하는 것을 막기 위해서, 스퍼터법에 따라 성막한 질화 실리콘막을 패시베이션막으로서 이용하여 트랜지스터를 덮는 것이 바람직하다.
게다가 산화물 반도체막중에 포함되는 수소에 대해서, 과잉 산소를 도핑함((수소 원자의 수)<<(산소 라디칼의 수) 또는, (산소 이온의 수)로 함)으로써, 산화물 반도체막으로부터 수소 또는 물을 배제할 수 있다. 구체적으로는, 고주파(RF)를 이용하여 산소를 플라즈마화하고, 기판 바이어스를 크게 하여, 산소 라디칼, 산소 이온을 기판상의 산화물 반도체막에 도핑 또는 첨가하여, 산화물 반도체막중에서는 잔존하는 수소보다 산소를 많이 한다. 산소의 전기 음성도는 3.0으로서 전기 음성도가 약 2.0인 산화물 반도체막중의 금속(Zn, Ga, In)보다 크기 때문에, 수소에 대해서 산소를 과잉으로 함유시킴으로써, M-H 결합으로부터 수소 원자를 빼앗아, OH기를 형성한다. 또한 이 OH기는, M와 결합하여 M-O-H기를 형성할 수 있다.
또한 산화물 반도체막의 산소의 함유량이, 화학량론비보다 과잉이 되도록 산소를 도핑하는 것이 보다 바람직하다. 예를 들면, 산화물 반도체막으로서 In-Ga-Zn-O계 산화물 반도체막을 이용하는 경우, 이상적인 단결정의 비율은 InGaZnO4이기 때문에, 산소의 도핑 등에 의해 O의 값을, 화학량론비의 1배를 넘어 2배까지(2배 미만)로 하는 것이 보다 바람직하다. 따라서, 산화물 반도체막에 있어서 산소의 함유량은 수소의 함유량보다 커진다.
광 에너지나 BT스트레스에 의해, M-H 결합으로부터 수소이온이 이탈하여 열화의 원인이 되지만, 상술한 도핑에 의해 산소를 주입하는 경우, 주입된 산소가 수소이온과 결합해 OH기가 된다. OH기는, 결합 에너지가 크기 때문에, 트랜지스터에 광조사나 BT스트레스가 가해져도 수소이온을 방출하지 않고, 또한 수소이온보다 질량도 크기 때문에, 산화물 반도체막 속을 이동하기 어렵다. 따라서, 산소의 도핑에 기인하여 형성되는 OH기는, 트랜지스터의 열화의 원인이 되지 않던지, 또는 열화의 원인을 줄일 수가 있다.
또한 산화반도체막의 막두께를 크게할수록, 트랜지스터의 스레숄드 전압의 편차가 커지는 경향이 확인되어 있다. 이는, 산화물 반도체막중의 산소 결함이 스레숄드 전압의 변동의 한 요인이며, 막두께가 커질수록 산소 결함이 증가하기 때문이라고 추측할 수 있다. 본 발명의 일 태양과 관련되는 트랜지스터에 있어서 산화물 반도체막에 산소를 도핑하는 공정은, 산화물 반도체막으로부터의 수소 또는 물의 배제 뿐만 아니라, 막 속의 산소 결함의 보충에 대해서도 유효하다. 따라서, 본 발명의 일 태양과 관련되는 트랜지스터는 스레숄드 전압의 불규칙도 제어할 수 있다.
또한, 산화물 반도체막을 사이에 두고, 산화물 반도체막과 동종의 성분으로 이루어지는 금속 산화물막을 마련하는 구성도, 전기적 특성의 변동 방지에 효과적이다. 산화물 반도체막과 동종의 성분으로 이루어지는 금속 산화물막으로서, 구체적으로는 산화물 반도체막의 구성 원소로부터 선택되는 하나 또는 복수의 금속 원소의 산화물을 포함한 막을 이용하는 것이 바람직하다. 이러한 재료는 산화물 반도체막과의 친화성이 좋고, 산화물 반도체막을 사이에 두고 그 금속 산화물막을 마련함으로써, 산화물 반도체막과의 계면 상태를 양호하게 유지할 수 있다. 즉, 상술한 재료를 이용한 금속 산화물막을, 산화물 반도체막과 접하는 절연막으로서 마련함으로써, 그 금속 산화물막과 산화물 반도체막의 계면 및 그 근방으로의 수소이온의 축적을 억제 또는 방지할 수 있다. 따라서, 산화물 반도체막을 사이에 두고, 예를 들면 산화 실리콘막 등의 산화물 반도체막과는 다른 성분으로 이루어지는 절연막을 마련하였을 경우와 비교하여, 트랜지스터의 스레숄드 전압에 영향을 주는 산화물 반도체막계면의 수소 농도를 충분히 저감할 수 있다.
또한 그 금속 산화물막으로서는, 산화 갈륨막을 이용하는 것이 바람직하다. 산화 갈륨은, 밴드갭(Eg)이 크기 때문에, 산화 갈륨막에 의해 산화물 반도체막을 사이에 두는 것으로써, 산화물 반도체막과 금속 산화물막의 계면에 있어서, 에너지 장벽이 형성되며, 그 계면에서 캐리어의 이동은 방해된다. 따라서, 캐리어는 산화물 반도체로부터 금속 산화물로 이동하는 일 없이, 산화물 반도체막 속을 이동한다. 한편, 수소이온은, 산화물 반도체와 금속 산화물과의 계면을 통과하여, 금속 산화물과 절연막의 계면 부근에 축적된다. 만일 절연막과의 계면 근방에 수소이온이 축적되었다고 해도, 금속 산화물막으로서의 산화 갈륨막에는 캐리어가 흐를 수 있는 기생 채널이 형성되지 않기 때문에, 트랜지스터의 스레숄드 전압에 대한 영향을 주지 않거나, 또는 그 영향이 지극히 적다. 또한 산화 갈륨과 In-Ga-Zn-O계의 재료를 접촉시켰을 경우의 에너지 장벽은, 전도대 측에서 약 0.8 eV가 되고, 가전자대 측에서 약 0.9 eV가 된다.
개시하는 발명의 일 태양과 관련되는 트랜지스터는, 산소도핑 처리에 의해, 산화물 반도체막에 접하는 절연막 속, 산화물 반도체막 속, 또는 이러한 계면 근방의 적어도 어느 하나에 산소의 함유량을 증대시키는 것을 기술 사상으로 하는 것이다.
산화물 반도체막으로서 인듐을 포함한 산화물 반도체 재료를 이용하는 경우, 인듐과 산소의 결합력은 비교적 약하기 때문에, 산화물 반도체막에 접하는 절연막에 실리콘 등의 보다 산소와의 결합력이 강한 재료가 포함되는 경우에, 열처리에 의해 산화물 반도체막중의 산소가 빠져버려서, 산화물 반도체막의 계면 근방에 산소 결손이 형성될 우려가 있다. 그렇지만, 개시하는 발명의 일 태양과 관련되는 트랜지스터는, 산화물 반도체막에 과잉 산소를 공급함으로써, 산소 결손의 형성을 억제할 수 있다.
여기서, 트랜지스터의 제작 공정에서 산소도핑 처리를 실시한 다음에는, 산화물 반도체막 또는 산화물 반도체막에 접하는 절연막에 함유되는, 화학량론비보다 과잉 산소의 양이 각 층에서 다른 경우가 있다. 과잉 산소의 양이 다른 상태에서는, 각 층의 산소의 화학 퍼텐셜이 다르며, 화학 퍼텐셜의 차이는 트랜지스터의 제작 공정에서의 열처리 등으로, 평형 상태에 가까워지거나, 또는 평형 상태가 된다고 생각된다. 이하에서는, 평형 상태에서의 산소의 분포에 대하여 검토한다.
어느 온도(T), 압력(P)에서의 평형 상태란, 전체 계의 깁스의 자유에너지(G)가 최소가 되는 상태이며, 이하의 식(1)으로 나타내어진다.
[수식 1]
Figure 112016060450455-pat00001
식(1)에 있어서, G(1), G(2), G(3)는, 각 층의 깁스의 자유에너지를 나타낸다. 또한, Na, Nb, Nc는 입자수를 나타내고, a, b, c는 입자의 종류를 나타낸다. 입자 a가 i층으로부터 j층에 δNa (j) 만큼 이동하였을 경우, 깁스의 자유에너지의 변화는, 이하의 식(2)과 같이 된다.
[수식 2]
Figure 112016060450455-pat00002
여기서 δG가 0, 즉 이하의 식(3)이 성립될 때, 계가 평형 상태가 된다.
[수식 3]
Figure 112016060450455-pat00003
깁스의 자유에너지의 입자수 미분은, 화학 퍼텐셜에 상당하므로, 평형 상태에 있어서, 입자의 화학 퍼텐셜이 모든 층에서 동일해진다.
즉, 구체적으로는 절연막과 비교하여 산화물 반도체막에 산소가 과잉으로 포함되어 있는 경우, 절연막에서는 산소의 화학 퍼텐셜이 상대적으로 작고, 산화물 반도체막에서는 화학 퍼텐셜이 상대적으로 큰 상태가 되어 있다.
그리고, 트랜지스터의 제작 공정에서 열처리를 실시함으로써, 계 전체(여기에서는, 산화물 반도체막과 거기에 접하는 절연막)가 충분히 고온이 되어, 원자의 층내 및 층간의 확산이 일어나게 되면, 화학 퍼텐셜이 같아지도록 산소의 이동이 일어난다. 즉, 산화물 반도체막의 산소가 절연막으로 이동함으로써, 산화물 반도체막의 화학 퍼텐셜이 작아져, 절연막의 화학 퍼텐셜이 커진다.
따라서, 산소도핑 처리에 의해 산화물 반도체막에 과잉으로 공급된 산소는, 그 후의 열처리에 의해 계 전체를 평형 상태로 함으로써, 확산되어 절연막(계면을 포함)에 공급된다. 이 때문에, 산화물 반도체막에 과잉의 산소가 충분히 존재하는 경우에는, 산화물 반도체막에 접하는 절연막(계면을 포함)도 산소 과잉으로 할 수 있다.
따라서, 절연막이나 절연막의 계면에 있어서의 산소 부족 결함을 보상하는데 충분한 양(산소 부족 결함을 보상하여도 여유가 있는 과잉의 양)의 산소를 산화물 반도체막중에 공급해 두는 것에는 큰 의의가 있다고 말할 수 있다.
열처리에 의한 탈수화 또는 탈수소화 처리 및 산소도핑 처리된 산화물 반도체막을 갖는 트랜지스터는, 바이어스-열스트레스 시험(BT시험) 전후에도 트랜지스터의 스레숄드 전압의 변화량이 저감되어 있어, 신뢰성이 높은 트랜지스터로 할 수 있다.
따라서, 안정된 전기 특성을 갖는 트랜지스터를 제작할 수 있다.
또한, 본 발명의 일 형태는, 전기 특성이 양호해 신뢰성이 좋은 트랜지스터를 갖는 반도체 장치를 제작할 수 있다.
도 1은 반도체 장치의 일 형태를 설명하는 도.
도 2는 반도체 장치의 제작 방법의 일 형태를 설명하는 도.
도 3은 반도체 장치의 일 형태를 설명하는 도.
도 4는 반도체 장치의 제작 방법의 일 형태를 설명하는 도.
도 5는 반도체 장치의 제작 방법의 일 형태를 설명하는 도.
도 6은 반도체 장치의 일 형태를 설명하는 도.
도 7은 반도체 장치의 일 형태를 설명하는 도.
도 8은 반도체 장치의 일 형태를 설명하는 도.
도 9는 반도체 장치의 일 형태를 설명하는 도.
도 10은 전자기기를 나타내는 도.
도 11은 전자기기를 나타내는 도.
도 12는 반도체 장치의 일 형태를 설명하는 도.
도 13은 반도체 장치의 일 형태를 설명하는 도.
도 14는 본 발명의 일 태양을 나타내는 플라즈마 장치의 상면도 및 단면도다.
도 15는 SIMS의 측정 결과를 나타내는 도.
도 16은 단면 STEM상을 설명하는 도.
도 17은 트랜지스터의 전기 특성 평가의 결과를 나타내는 도.
도 18은 트랜지스터의 전기 특성 평가의 결과를 나타내는 도.
이하에서는, 본 명세서에 개시하는 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 다만, 본 명세서에 개시하는 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 여러 가지로 변경 할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 또한, 본 명세서에 개시하는 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한 제 1, 제 2로서 부여되는 서수사는 편의상 이용하는 것으로서, 공정순서 또는 적층순서를 나타내는 것은 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 1 내지도 3을 이용하여 설명한다. 본 실시형태에서는, 반도체 장치의 일 예로서 산화물 반도체막을 갖는 트랜지스터를 나타낸다.
도 1에, 반도체 장치의 예로서 보텀 게이트형의 트랜지스터의 단면도 및 평면도를 나타낸다. 도 1(A)은 평면도이며, 도 1(B) 및 도 1(C)은, 도 1(A)에 있어서의 A-B 단면 및 C-D 단면과 관련되는 단면도다. 또한 도 1(A)에 있어서는, 게이트 절연막(402)을 생략하고 있다.
도 1(A), 도 1(B), 도 1(C)에 나타내는 트랜지스터(410)는, 절연 표면을 갖는 기판(400)상에, 게이트 전극층(401), 게이트 절연막(402), 산화물 반도체막(403), 소스 전극층(405a), 및 드레인 전극층(405b)을 포함한다.
산화물 반도체막(403)의 제작 공정에 있어서, 열처리에 의한 탈수화 또는 탈수소화 처리, 및 산소도핑 처리를 실시한다.
또한 산소도핑 처리란, 산소 라디칼 또는 산소 원자, 산소 이온을 산화물 반도체막의 표면 및 벌크에 첨가하는 것이다. 특히, 산소를 플라즈마화함으로써, 상기 산소 라디칼 또는 산소 원자, 산소 이온을 산화물 반도체막의 표면 및 벌크막중에 첨가하는 것을 산소 플라즈마 도핑 처리라고도 한다. 또한 산화물 반도체막이 형성되는 기판에 바이어스를 인가하면 바람직하다.
또한 트랜지스터(410)상에는, 절연물이 더 마련되어 있어도 좋다. 또한, 소스 전극층(405a)이나 드레인 전극층(405b)과 배선을 전기적으로 접속시키기 위해서, 게이트 절연막(402) 등에는 개구가 형성되어 있어도 좋다. 또한, 산화물 반도체막(403)의 상방에, 게다가 제 2 게이트 전극을 가지고 있어도 좋다. 또한 산화물 반도체막(403)은 섬 형상으로 가공되어 있는 것이 바람직하지만, 섬 형상으로 가공되어 있지 않아도 좋다.
도 2(A) 내지 도 2(D)에 트랜지스터(410)의 제작 방법의 일 예를 나타낸다.
우선, 절연 표면을 갖는 기판(400)상에 도전막을 형성한 후, 제 1 포토리소그라피 공정에 의해 게이트 전극층(401)을 형성한다. 또한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있는 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들면, 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 이용할 수 있다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있으며, 이러한 기판상에 반도체소자가 마련된 것을, 기판(400)으로서 이용하여도 괜찮다.
또한, 기판(400)으로서 가요성 기판을 이용하여도 괜찮다. 가요성 기판을 이용하는 경우, 가요성 기판상에 산화물 반도체막을 포함한 트랜지스터를 직접 제작하여도 괜찮고, 다른 제작 기판에 산화물 반도체막을 포함한 트랜지스터를 제작하고, 그 후 제작 기판으로부터 박리하여 가요성 기판에 바꿔 놓아도 괜찮다. 또한 제작 기판으로부터 박리 하여, 가요성 기판에 바꿔 놓기 위해서, 제작 기판과 산화물 반도체막을 포함한 트랜지스터와의 사이에 박리층을 마련하면 좋다.
기초막이 되는 절연막을 기판(400)과 게이트 전극층(401)의 사이에 마련하여도 좋다. 기초막은, 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능이 있으며, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 또는 산화 질화 실리콘막으로부터 선택된 하나 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다.
또한, 게이트 전극층(401)은, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 몰리브덴, 티탄, 탄탈륨, 텅스텐, 알루미늄, 동, 네오듐, 스칸듐 등의 금속재료 또는 이들을 주성분으로 하는 합금 재료를 이용하여, 단층으로 또는 적층하여 형성할 수 있다.
그 다음에, 게이트 전극층(401)상에 게이트 절연막(402)를 형성한다. 게이트 절연막(402)은, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 이러한 혼합 재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다.
또한 게이트 절연막(402)에는, 후에 형성되는 산화물 반도체막과 동종의 성분으로 이루어지는 절연 재료를 이용하면 특히 바람직하다. 이러한 재료는 산화물 반도체막과의 친화성이 좋고, 이를 게이트 절연막(402)에 이용함으로써, 산화물 반도체막과의 계면 상태를 양호하게 유지할 수 있기 때문이다. 여기서, 「산화물 반도체막과 동종의 성분」이란, 산화물 반도체막의 구성 원소로부터 선택되는 하나 또는 복수의 원소를 포함하는 것을 의미한다. 예를 들면, 산화물 반도체막이 In-Ga-Zn계의 산화물 반도체 재료에 의해 구성되는 경우, 동종의 성분으로 이루어지는 절연 재료로서는 산화 갈륨 등이 있다.
또한, 게이트 절연막(402)을 적층 구조로 하는 경우에는, 산화물 반도체막과 동종의 성분으로 이루어지는 절연 재료로 이루어지는 막(이하, 막(a))과, 막(a)의 성분 재료와는 다른 재료를 포함한 막(이하, 막(b))의 적층 구조로 하면 더욱 좋다. 막(a)과 막(b)을 산화물 반도체막측으로부터 순서대로 적층한 구조로 함으로써, 전하는 막(a)과 막(b)의 계면의 전하 포획 중심에 우선적으로 포획되기(산화물 반도체막과 막(a)의 계면과의 비교) 때문에, 산화물 반도체막의 계면에서의 전하 포획을 충분히 억제할 수 있게 되어, 반도체 장치의 신뢰성이 향상하기 때문이다.
도 3(B)에 게이트 절연막을 적층 구조로 한 트랜지스터(460)를 나타낸다. 트랜지스터(460)는 게이트 전극층(401)상에 제 1 게이트 절연막(402a), 제 2 게이트 절연막(402b)이 적층되고, 제 2 게이트 절연막(402b)상에 산화물 반도체막(403)이 형성되어 있다. 트랜지스터(460)에 있어서, 산화물 반도체막(403)과 접하는 제 2 게이트 절연막(402b)을 산화물 반도체막(403)과 동종의 성분으로 이루어지는 절연 재료로 이루어지는 막(막(a))으로 하여, 제 2 게이트 절연막(402b)의 하부에 형성되는 제 1 게이트 절연막(402a)을 제 2 게이트 절연막(402b)의 성분 재료와는 다른 재료를 포함한 막(막(b))으로 형성한다.
예를 들면, 산화물 반도체막(403)으로서 In-Ga-Zn계의 산화물 반도체막을 이용하는 경우, 제 2 게이트 절연막(402b)으로서 산화 갈륨막을 이용하고, 제 1 게이트 절연막(402a)으로서 산화 실리콘막을 이용할 수 있다. 또한, 산화물 반도체막(403)과 접하여 상방으로 형성되는 절연막(407)에도 산화물 반도체막과 동종의 성분으로 이루어지는 절연 재료로 이루어지는 막을 이용하는 것이 바람직하다. 산화물 반도체막(403)에 접하여 하방 및 상방으로 산화물 반도체막과 동종의 성분으로 이루어지는 절연 재료로 이루어지는 막을 마련함에 의해, 그 막으로 산화물 반도체막(403)을 둘러쌀 수가 있다. 산화물 반도체막(403)과 접하여 하방 및 상방으로 산화물 반도체막과 동종의 성분으로 이루어지는 절연 재료로 이루어지는 막(막(a))을 마련하고, 게다가 그 막(a)의 외측에 막(a)의 성분 재료와는 다른 재료를 포함한 막(막(b))을 마련함에 의해, 산화물 반도체막(403)의 하방 및 상방에서 전하가 막(a)과 막(b)의 계면의 전하 포획 중심에 우선적으로 포획되어 보다 효과적으로 산화물 반도체막의 계면에서의 전하 포획을 충분히 억제할 수 있게 되어, 반도체 장치의 신뢰성이 향상한다.
또한, μ파(예를 들면 주파수 2.45 GHz)를 이용한 고밀도 플라즈마 CVD는, 치밀하고 절연 내압이 높은 고품질인 절연층을 형성할 수 있으므로, 게이트 절연막(402)의 형성에 이용하면 바람직하다. 고순도화된 산화물 반도체와 고품질 게이트 절연막이 밀접함에 의해, 계면준위를 저감하여 계면특성을 양호한 것으로 할 수 있기 때문이다.
또한, 성막 후의 열처리에 의해 게이트 절연막의 막질, 산화물 반도체와의 계면특성이 개질되는 절연층이라도 좋다. 어쨌든, 게이트 절연막으로서의 막질이 양호한 것은 물론, 산화물 반도체와의 계면준위 밀도를 저감하여, 양호한 계면을 형성할 수 있는 것이면 좋다.
또한, 게이트 절연막(402), 게이트 절연막(402)상에 형성되는 산화물 반도체막에 수소, 수산기 및 수분이 가능한 한 포함되지 않도록 하기 위해서, 산화물 반도체막의 성막의 사전 처리로서 스퍼터링 장치의 예비 가열실에서 게이트 전극층(401)이 형성된 기판(400), 또는 게이트 절연막(402)까지가 형성된 기판(400)을 예비 가열하여, 기판(400)에 흡착된 수소, 수분 등의 불순물을 이탈시켜 배기하는 것이 바람직하다. 또한 예비 가열실에 마련하는 배기 수단은 크라이오 펌프가 바람직하다. 또한 이 예비 가열의 처리는 생략 할 수도 있다. 또한 이 예비 가열은, 절연막(407)의 성막 전에, 소스 전극층(405a) 및 드레인 전극층(405b)까지 형성된 기판(400)에도 마찬가지로 실시해도 괜찮다.
그 다음에, 게이트 절연막(402)상에, 막두께 2 nm 이상 200 nm 이하, 바람직하게는 5 nm 이상 30 nm 이하의 산화물 반도체막을 형성한다.
산화물 반도체막에 이용하는 산화물 반도체로서는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체나, 3원계 금속 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체나, 2원계 금속 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체나, In-Ga-O계의 재료, In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을 이용할 수 있다. 또한, 상기 산화물 반도체에 SiO2를 포함하여도 괜찮다. 여기서, 예를 들면, In-Ga-Zn-O계 산화물 반도체란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물막이라는 의미이며, 그 화학량론비는 특별히 묻지 않는다. 또한, In와 Ga와 Zn 이외의 원소를 포함하여도 괜찮다.
또한, 산화물 반도체막은, 화학식 InMO3(ZnO)m(m＞0)로 표기되는 박막을 이용할 수 있다. 여기서, M은, Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들면 M으로서 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다.
산화물 반도체막에 이용하는 산화물 반도체로서는, 인듐을 포함한 산화물 반도체, 인듐 및 갈륨을 포함한 산화물 반도체 등을 매우 적합하게 이용할 수 있다.
본 실시형태에서는, 산화물 반도체막으로서 In-Ga-Zn-O계 산화물 타겟을 이용하여 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하에서 스퍼터법에 의해 형성할 수 있다.
산화물 반도체막을 스퍼터링법으로 제작하기 위한 타겟으로서는, 예를 들면, 조성비로서 In2O3:Ga2O3:ZnO=1:1:1［mol수비］의 산화물 타겟을 이용하여 In-Ga-Zn-O막을 성막한다. 또한, 이 타겟의 재료 및 조성에 한정되지 않고, 예를 들면, In2O3:Ga2O3:ZnO=1:1:2［mol수비］의 산화물 타겟을 이용하여도 괜찮다.
또한, 산화물 타겟의 충전율은 90%이상 100%이하, 바람직하게는 95%이상 99.9%이하이다. 충전율이 높은 금속 산화물 타겟을 이용함으로써, 성막한 산화물 반도체막은 치밀한 막으로 할 수 있다.
산화물 반도체막을 성막할 때에 이용하는 스퍼터 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
감압 상태에서 유지된 성막실 내에 기판을 유지하고, 기판 온도를 100℃이상 600℃이하 바람직하게는 200℃이상 400℃이하로 한다. 기판을 가열하면서 성막함에 의해, 성막한 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하고, 상기 타겟을 이용하여 기판(400)상에 산화물 반도체막을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서브리메이션(sublimation) 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 부가한 것이라도 괜찮다. 크라이오 펌프를 이용하여 배기한 성막실은, 예를 들면, 수소 원자, 물 등 수소 원자를 포함한 화합물(보다 바람직하게는 탄소 원자를 포함한 화합물도) 등이 배기되기 때문에, 해당 성막실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.
성막 조건의 일 예로서는, 기판과 타겟의 사이와의 거리를 100 mm, 압력 0.6 Pa, 직류(DC) 전원 0.5 kW, 산소(산소 유량 비율 100%) 분위기하의 조건이 적용된다. 또한 펄스 직류 전원을 이용하면, 성막시에 발생하는 분말상 물질(파티클, 쓰레기라고도 한다)을 경감할 수 있고, 막두께 분포도 균일하게 되기 때문에 바람직하다.
그 다음에, 산화물 반도체막을 제 2 포토리소그라피 공정에 의해 섬 형상의 산화물 반도체막(441)으로 가공한다(도 2(A) 참조). 또한, 섬 형상의 산화물 반도체막(441)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
또한, 게이트 절연막(402)에 컨택트홀을 형성하는 경우, 그 공정은 산화물 반도체막의 가공시에 동시에 실시할 수 있다.
또한 여기서의 산화물 반도체막의 에칭은, 건식 에칭이라도 좋고 습식 에칭이라도 좋으며, 양쪽 모두를 이용하여도 괜찮다. 예를 들면, 산화물 반도체막의 습식 에칭에 이용하는 에칭액으로서는, 인산과 초산과 초산을 혼합한 용액 등을 이용할 수 있다. 또한, ITO07N(관동화학 제품)를 이용하여도 괜찮다.
그 다음에, 산화물 반도체막(441)에 열처리를 실시한다. 이 열처리에 의해 과잉의 수소(물이나 수산기를 포함)를 제거(탈수화 또는 탈수소화)하고, 산화물 반도체막의 구조를 정돈하여 에너지갭 중의 결함 준위를 저감할 수 있다. 열처리의 온도는, 250℃이상 750℃이하, 또는 400℃이상 기판의 왜곡점 미만으로 한다. 여기에서는, 열처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막에 대해서 질소 분위기하 450℃에서 1시간의 열처리를 실시한 후, 대기에 접하는 일 없이, 산화물 반도체막으로의 물이나 수소의 재혼입을 막아, 산화물 반도체막(403)을 얻는다(도 2(B) 참조).
또한 열처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용하여도 괜찮다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치다. GRTA 장치는, 고온의 가스를 이용하여 열처리를 실시하는 장치다. 고온의 가스에는, 아르곤 등의 희가스, 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 열처리로서 650℃~700℃의 고온으로 가열된 불활성 가스 중에 기판을 이동시켜 넣고, 몇 분간 가열한 후, 기판을 이동시켜 고온으로 가열된 불활성 가스 중으로부터 내놓는 GRTA를 실시하여도 괜찮다.
또한 열처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6 N(99.9999%) 이상 바람직하게는 7 N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
또한, 열처리로 산화물 반도체막을 가열한 후, 동일한 로에 고순도의 산소 가스, 고순도의 이질화 산소 가스, 또는 초건조 에어(CRDS(캐비티링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정하였을 경우의 수분량이 20 ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기)를 도입하여도 괜찮다. 산소 가스 또는 이질화 산소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 이질화 산소 가스의 순도를, 6 N 이상 바람직하게는 7 N 이상(즉, 산소 가스 또는 이질화 산소 가스중의 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다. 산소 가스 또는 이질화 산소 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 동시에 감소해버린 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체막을 고순도화하고 전기적으로 I형(진성)화한다.
또한, 산화물 반도체막의 열처리는, 섬 형상의 산화물 반도체막으로 가공하기 전의 산화물 반도체막에 실시할 수도 있다. 그 경우에는, 열처리 후에, 가열 장치로부터 기판을 꺼내고, 산화물 반도체막에 포토리소그라피 공정을 실시한다. 또한, 열처리는, 산화물 반도체막 성막후라면, 섬 형상의 산화물 반도체막상에 소스 전극층 및 드레인 전극층을 적층시킨 다음에 실시하여도 좋다.
다음으로, 탈수화 또는 탈수소화된 산화물 반도체막(403)에 산소도핑 처리를 실시한다. 산화물 반도체막(403)에 산소도핑 처리를 실시함으로써, 산소(421)를 산화물 반도체막(403)에 공급하여, 산화물 반도체막(403) 속, 또는 산화물 반도체막(403) 속 및 그 계면 근방에 산소를 함유시킨다(도 2(C) 참조). 이 경우, 산소의 함유량은, 산화물 반도체막(403)의 화학량론비를 넘는 정도, 바람직하게는 화학량론비의 1배를 넘어 2배까지(1배보다 크고 2배 미만)로 한다. 혹은, 산소의 함유량은, 단결정의 경우의 산소의 양을 Y로 하여, Y를 넘는 정도, 바람직하게는 Y를 넘어 2Y까지로 할 수도 있다. 혹은, 산소의 함유량은, 산소도핑 처리를 실시하지 않는 경우의 산화물 반도체막중의 산소의 양(Z)을 기준으로 하여 Z를 넘는 정도, 바람직하게는 Z를 넘어 2Z까지로 할 수도 있다. 산소의 함유량을 많이 너무 많이 하면, 수소흡장합금(수소저장합금)과 같이, 오히려 산화물 반도체막(403)이 수소를 취입해버릴 우려가 있기 때문이다. 도핑되는 산소(421)는, 산소 라디칼, 산소 원자, 및/또는 산소 이온을 포함한다. 따라서, 산화물 반도체막에 있어서 산소의 함유량은 수소의 함유량보다 커진다.
예를 들면, 단결정 구조가 InGaO3(ZnO)m(m＞0)로 표현되는 재료의 경우, 산화물 반도체막(403)의 조성은 InGaZnOx로 나타내어지기 때문에, 예를 들면, m=1(InGaZnO4)이면, x는 4를 넘어 8까지, 또한 m=2(InGaZn2O5)이면, x는 5를 넘어 10까지가 허용된다. 또한 이러한 산소 과잉 영역은, 산화물 반도체막의 일부(계면도 포함)에 존재하고 있으면 된다.
또한 산화물 반도체막에 있어서, 산소는 주된 성분 재료의 하나다. 이 때문에, 산화물 반도체막중의 산소 농도를, SIMS(Secondary Ion Mass Spectroscopy) 등의 방법을 이용하여, 정확하게 추측하는 것은 어렵다. 즉, 산화물 반도체막에 산소가 의도적으로 첨가되었는지 아닌지를 판별하는 것은 곤란하다고 말할 수 있다.
그런데, 산소에는 17O나 18O라고 하는 동위체가 존재하고, 자연계에 있어서의 이러한 존재 비율은 각각 산소 원자 전체의 0.037%, 0.204%정도인 것이 알려져 있다. 즉, 산화물 반도체막중에 있어서의 이들 동위체의 농도는, SIMS 등의 방법에 의해 추측할 수 있는 정도가 되기 때문에, 이러한 농도를 측정함으로써, 산화물 반도체막중의 산소 농도를 보다 정확하게 추측하는 것이 가능한 경우가 있다. 따라서, 이러한 농도를 측정함으로써, 산화물 반도체막에 의도적으로 산소가 첨가되었는지 아닌지를 판별하여도 좋다.
예를 들면, 18O의 농도를 기준에 이용하면, 산소가 첨가된 영역에 있어서의 산소의 동위체의 농도 D1(18O) 와, 산소가 첨가되어 있지 않은 영역에 있어서의 산소의 동위체의 농도 D2(18O)와의 사이에는, D1(18O)＞D2(18O)가 성립한다.
또한, 산화물 반도체막에 첨가되는(포함되는) 산소(421)의 적어도 일부는 산소의 미결합손을 산화물 반도체중에서 갖는 것이 바람직하다. 미결합손을 가짐에 의해, 막 속에 잔존할 수 있는 수소와 결합하여, 수소를 고정화(비가동 이온화)할 수 있기 때문이다.
도핑되는 산소(산소 라디칼, 산소 원자, 및/또는 산소 이온)는, 산소를 포함한 가스를 이용하여 플라즈마 발생 장치에 의해 공급되어도 괜찮고, 또는 오존 발생 장치에 의해 공급되어도 괜찮다. 보다 구체적으로는, 예를 들면, 반도체 장치에 대해서 에칭 처리를 행하기 위한 장치나, 레지스트 마스크에 대해서 애싱을 행하기 위한 장치 등을 이용하여 산소(421)를 발생시켜, 산화물 반도체막(403)을 처리할 수 있다.
또한, 산소도핑 처리를 실시한 산화물 반도체막(403)에 열처리(온도 150℃~470℃)를 실시하여도 괜찮다. 열처리에 의해, 산소(421)와 산화물 반도체막(403)의 사이에서 반응하여 생성된 물, 수산화물을 산화물 반도체막(403)으로부터 제거할 수 있다. 열처리는, 질소, 산소, 초건조공기(CRDS(캐비티링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정하였을 경우의 수분량이 20 ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 실시하면 좋지만, 상기 질소, 산소, 초건조공기, 또는 희가스 등의 분위기는, 물, 수소 등이 포함되지 않고 고순도화되어 있는 것이 바람직하다.
이상의 공정으로 고순도화하여, 전기적으로 I형(진성)화된 산화물 반도체막(403)을 얻는다.
또한, 산화물 반도체막으로의 산소도핑 처리는, 열처리후라면, 섬 형상의 산화물 반도체막으로의 가공전의 산화물 반도체막에 실시해도 좋고, 섬 형상의 산화물 반도체막상에 소스 전극층 및 드레인 전극층을 적층시킨 다음에 실시해도 좋다.
그 다음에, 게이트 절연막(402), 및 산화물 반도체막(403)상에, 소스 전극층 및 드레인 전극층(이와 동일한 층에서 형성되는 배선을 포함)이 되는 도전막을 형성한다. 소스 전극층, 및 드레인 전극층에 이용하는 도전막으로서는, 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W 로부터 선택된 원소를 포함한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 또는 상측의 한쪽 또는 양쪽에 Ti, Mo, W 등의 고융점 금속막 또는 그러한 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다. 또한, 소스 전극층, 및 드레인 전극층에 이용하는 도전막으로서는, 도전성의 금속 산화물로 형성하여도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석 합금(In2O3―SnO2, ITO라고 약기한다), 산화 인듐 산화 아연 합금(In2O3―ZnO) 또는 이러한 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 이용할 수 있다.
제 3 포토리소그라피 공정에 의해 도전막상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한 후, 레지스트 마스크를 제거한다.
또한, 포토리소그라피 공정에서 이용하는 포토마스크 수 및 공정 수를 삭감하기 위해, 투과한 광이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의해 형성된 레지스트 마스크를 이용하여 에칭 공정을 실시하여도 괜찮다. 다계조 마스크를 이용하여 형성한 레지스트 마스크는 복수의 막두께를 갖는 형상이 되며, 에칭을 실시함에 의해 한층 더 형상을 변형할 수 있기 때문에, 다른 패턴으로 가공하는 복수의 에칭 공정에 이용할 수 있다. 따라서, 하나의 다계조 마스크에 의해, 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있고, 대응하는 포토리소그라피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능해진다.
또한 도전막의 에칭 시에, 산화물 반도체막(403)이 에칭되어 분단되는 일이 없도록 에칭 조건을 최적화하는 것이 바람직한다. 그렇지만, 도전막만을 에칭하고, 산화물 반도체막(403)을 전혀 에칭하지 않는다는 조건을 얻는 것은 어렵고, 도전막의 에칭 시에 산화물 반도체막(441)은 일부만이 에칭되어 홈부(오목부)를 갖는 산화물 반도체막이 될 수도 있다.
본 실시형태에서는, 도전막으로서 Ti막을 이용하고 산화물 반도체막(403)에는 In-Ga-Zn-O계 산화물 반도체를 이용하였으므로, 에천트로서 암모니아과수(암모니아, 수, 과산화 수소수의 혼합액)를 이용한다.
고순도화된 산화물 반도체막(403)중에는 캐리어가 지극히 적다(제로에 가깝다).
이상의 공정으로 트랜지스터(410)가 형성된다(도 2(D) 참조). 트랜지스터(410)는, 수소, 수분, 수산기 또는 수소화물(수소화합물이라고도 한다) 등의 불순물을 산화물 반도체막으로부터 의도적으로 배제하여, 고순도화된 산화물 반도체막(403)을 포함한 트랜지스터다. 따라서, 트랜지스터(410)는, 전기적 특성 변동이 억제되어 있으며, 전기적으로 안정하다.
또한, 도 3(A)와 같이 산화물 반도체막(403), 소스 전극층(405a) 및 드레인 전극층(405b)상에 절연막(407), 절연막(409)이 형성된 트랜지스터(440)로 하여도 좋다.
절연막(407)은, 적어도 1 nm 이상의 막두께로 하고, 스퍼터법 등, 절연막(407)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성할 수 있다. 절연막(407)에 수소가 포함되면, 그 수소의 산화물 반도체막으로의 침입, 또는 수소에 의한 산화물 반도체막중의 산소의 빼내기가 생기고 산화물 반도체막의 백채널이 저저항화(N형화)해버려, 기생 채널이 형성될 우려가 있다. 따라서, 절연막(407)은 가능한 한 수소를 포함하지 않는 막이 되도록, 성막 방법에 수소를 이용하지 않는 것이 중요하다.
절연막(407)으로서는, 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 또는 산화 갈륨막 등의 무기 절연막을 이용할 수 있다.
본 실시형태에서는, 절연막(407)으로서 막두께 200 nm의 산화 갈륨막을, 스퍼터링법을 이용하여 성막한다.
또한 절연막(407)에는, 게이트 절연막(402)과 마찬가지로, 산화물 반도체막(403)과 동종의 성분으로 이루어지는 절연 재료를 이용하면 특히 바람직하다. 이러한 재료는 산화물 반도체막과의 친화성이 좋고, 이를, 절연막(407)에 이용함으로써, 산화물 반도체막과의 계면 상태를 양호하게 유지할 수 있기 때문이다. 예를 들면, 산화물 반도체막이 In-Ga-Zn계의 산화물 반도체 재료에 의해 구성되는 경우, 동종의 성분으로 이루어지는 절연 재료로서는 산화 갈륨 등이 있다.
또한, 절연막(407)을 적층 구조로 하는 경우에는, 산화물 반도체막과 동종의 성분으로 이루어지는 절연 재료로 이루어지는 막(이하, 막(a))과, 막(a)의 성분 재료와는 다른 재료를 포함한 막(이하, 막(b))과의 적층 구조로 하면 더욱 좋다. 막(a)과 막(b)를 산화물 반도체막측으로부터 순서대로 적층한 구조로 함으로써, 전하는 막(a)과 막(b)과의 계면의 전하 포획 중심에 우선적으로 포획되기(산화물 반도체막과 막(a)과의 계면과의 비교) 때문에 산화물 반도체막의 계면에서의 전하 포획을 충분히 억제할 수 있게 되어, 반도체 장치의 신뢰성이 향상하기 때문이다.
예를 들면, 절연막(407)으로서 산화물 반도체막(403)측으로부터 산화 갈륨막과 산화 실리콘막과의 적층, 또는 산화 갈륨막과 질화 실리콘막과의 적층 등을 매우 적합하게 이용할 수 있다.
산화 실리콘막으로서는, 성막시의 기판 온도는, 실온 이상 300℃로 하면 좋고, 본 실시형태에서는 100℃로 한다. 산화 실리콘막의 스퍼터법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하에서 실시할 수 있다. 또한, 타겟으로서 산화 실리콘 타겟 또는 실리콘 타겟을 이용할 수 있다. 예를 들면, 실리콘 타겟을 이용하여, 산소를 포함한 분위기하에서 스퍼터법에 의해 산화 실리콘을 형성할 수 있다.
산화물 반도체막의 성막시와 마찬가지로, 절연막(407)의 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프(크라이오 펌프 등)를 이용하는 것이 바람직하다. 크라이오 펌프를 이용하여 배기한 성막실에서 성막한 절연막(407)에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 절연막(407)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 부가한 것이라도 괜찮다.
절연막(407)을 성막할 때에 이용하는 스퍼터 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
상술한 절연막(407)의 형성 후에는, 열처리를 실시하는 것이 바람직하다. 열처리의 온도는, 250℃이상 700℃이하, 바람직하게는 450℃이상 600℃이하, 또는 기판의 왜곡점 미만으로 한다.
열처리는, 질소, 산소, 초건조공기(CRDS(캐비티링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정하였을 경우의 수분량이 20 ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 실시하면 좋지만, 상기 질소, 산소, 초건조공기, 또는 희가스 등의 분위기에는, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 열처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도는, 6 N(99.9999%) 이상(즉 불순물 농도를 1 ppm 이하)으로 하는 것이 바람직하고, 7 N(99.99999%) 이상(즉 불순물 농도를 0.1 ppm 이하)로 하면, 보다 바람직하다.
또한, 산화물 반도체막과 산소를 포함한 절연막(407)을 접한 상태에서 열처리를 실시하면, 산소를 포함한 절연막(407)보다 산소를 한층 더 산화물 반도체막에 공급할 수 있다.
절연막(407)상에 한층 더 수분이나 수소 등의 불순물이 산화물 반도체막(403)에 재혼입하지 않도록, 또한 게이트 절연막(402), 산화물 반도체막(403), 절연막(407) 및 그 계면으로부터 산소가 방출되지 않도록 차단하는 보호 절연층으로서 절연막(409)을 형성하는 것이 바람직하다. 절연막(409)으로서는, 무기 절연막을 이용하며, 질화 실리콘막, 산화 알루미늄막 등을 이용하면 좋다. 예를 들면, RF 스퍼터법을 이용하여 질화 실리콘막을 형성한다. RF 스퍼터법은, 양산성이 좋기 때문에, 절연막(409)의 성막 방법으로서 바람직하다.
절연막의 형성 후, 열처리를 실시하여도 괜찮다. 예를 들면, 대기중, 100℃이상 200℃이하, 1시간 이상 30시간 이하에서의 열처리를 실시하여도 괜찮다. 이 열처리는 일정한 가열온도를 유지하여 가열하여도 괜찮고, 실온으로부터, 100℃이상 200℃이하의 가열온도로의 온도상승과 가열온도로부터 실온까지의 강온을 여러 차례 반복하여 실시해도 괜찮다.
또한, 도 3(C), 도 3(D)에 산소도핑 처리에 의해 산소 과잉 영역을 갖는 산화물 반도체막(403)을 포함한 트랜지스터의 다른 구성을 나타낸다.
도 3(C)에 나타내는 트랜지스터(420)는, 채널 보호형(채널 스톱형이라고도 한다)으로 불리는 보텀 게이트 구조의 하나이며 역스태거형 트랜지스터라고도 한다.
트랜지스터(420)는, 절연 표면을 갖는 기판(400)상에, 게이트 전극층(401), 게이트 절연막(402), 산화물 반도체막(403), 산화물 반도체막(403)의 채널 형성 영역을 덮는 채널 보호층으로서 기능하는 절연층(427), 소스 전극층(405a), 및 드레인 전극층(405b)을 포함한다. 또한, 트랜지스터(420)을 덮으며, 절연막(409)이 형성되어 있다.
도 3(D)에 나타내는 트랜지스터(430)는 보텀 게이트형의 트랜지스터이며, 절연 표면을 갖는 기판인 기판(400)상에, 게이트 전극층(401), 게이트 절연막(402), 소스 전극층(405a), 드레인 전극층(405b), 및 산화물 반도체막(403)을 포함한다. 또한, 트랜지스터(430)를 덮으며, 산화물 반도체막(403)에 접하는 절연막(407)이 마련되어 있다. 절연막(407)상에는 절연막(409)이 더 형성되어 있다.
트랜지스터(430)에 있어서는, 게이트 절연막(402)은 기판(400) 및 게이트 전극층(401)상에 접하여 마련되며, 게이트 절연막(402)상에 소스 전극층(405a), 드레인 전극층(405b)이 접하여 마련되어 있다. 그리고, 게이트 절연막(402), 및 소스 전극층(405a), 드레인 전극층(405b)상에 산화물 반도체막(403)이 마련되어 있다.
본 실시형태를 이용하여 제작한 고순도화된 산화물 반도체막(403)을 이용한 트랜지스터(410, 420, 430, 440)는, 오프 상태에서의 전류치(오프 전류치)를 낮게 할 수 있다.
또한, 산소도핑 처리된 산화물 반도체막을 갖는 트랜지스터는, 바이어스-열스트레스 시험(BT시험) 전후에 있어서도 트랜지스터의 스레숄드 전압의 변화량이 저감되어 있어, 신뢰성이 높은 트랜지스터로 할 수 있다.
또한, 산화물 반도체막(403)을 이용한 트랜지스터(410, 420, 430, 440)는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 따라서, 표시 기능을 갖는 반도체 장치의 화소부에 상기 트랜지스터를 이용함으로써, 고화질의 화상을 제공할 수 있다. 또한, 고순도화된 산화물 반도체막을 포함한 트랜지스터에 의해, 동일 기판상에 구동회로부 또는 화소부를 제작할 수 있기 때문에, 반도체 장치의 부품 점수를 삭감할 수 있다.
이상과 같이, 안정된 전기적 특성을 갖는 산화물 반도체를 이용한 반도체 장치를 제공할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를, 도4 및 도 5를 이용하여 설명한다. 본 실시형태에서는, 반도체 장치의 일 예로서 산화물 반도체막을 갖는 트랜지스터를 나타낸다. 실시형태1과 동일 부분 또는 동일한 기능을 갖는 부분, 및 공정은, 실시형태 1과 동일하게 실시할 수 있으며, 반복의 설명은 생략한다. 또한 동일 개소의 상세한 설명은 생략한다.
도 4(A) 내지 도 4(F) 및 도 5(A) 내지 도 5(C)에 트랜지스터(450)의 제작 방법의 일 예를 나타낸다. 본 실시형태에서는, 트랜지스터(450)의 제작 공정에서 산소도핑 처리를 여러 차례 실시한다.
우선, 절연 표면을 갖는 기판(400)상에 도전막을 형성한 후, 제 1 포토리소그라피 공정에 의해 게이트 전극층(401)을 형성한다.
그 다음에, 게이트 전극층(401)상에 게이트 절연막(402)을 형성한다(도 4(A) 참조).
다음으로, 게이트 절연막(402)에 산소도핑 처리를 실시한다. 게이트 절연막(402)에 산소도핑 처리를 실시함으로써, 산소(421a)를 게이트 절연막(402)에 공급하여, 게이트 절연막(402) 속, 또는 게이트 절연막(402) 속 및 그 계면 근방에 산소를 함유시킬 수가 있다(도 4(B) 참조). 이 경우, 산소의 함유량은, 게이트 절연막(402)의 화학량론비를 넘는 정도, 바람직하게는 화학량론비의 1배를 넘어 4배까지(1배보다 크고 4배 미만), 보다 바람직하게는 1배를 넘어 2배까지(1배보다 크고 2배 미만)로 한다. 혹은, 산소의 함유량은, 단결정의 경우의 산소의 양을 Y로 하여, Y를 넘는 정도, 바람직하게는 Y를 넘어 4Y까지, 보다 바람직하게는 Y를 넘어 2Y까지로 할 수도 있다. 혹은, 산소의 함유량은, 산소도핑 처리를 실시하지 않는 경우의 게이트 절연막 속의 산소의 양(Z)을 기준으로 하여 Z를 넘는 정도, 바람직하게는 Z를 넘어 4Z까지, 보다 바람직하게는 Z를 넘어 2Z까지로 할 수도 있다. 도핑되는 산소(421a)는, 산소 라디칼, 산소 원자, 및/또는 산소 이온을 포함한다.
예를 들면, 조성이 GaOx(x＞0)로 표현되는 산화물 절연막을 이용하는 경우, 산화 갈륨의 화학량론비는 Ga:O=1:1.5이므로, x가 1.5를 넘어 6까지 포함되는 산소 과잉 영역을 갖는 산화물 절연막을 형성한다. 또한, 예를 들면, 조성이 SiOx(x＞0)로 표현되는 산화물 절연막을 이용하는 경우, 산화 실리콘의 화학량론비는 Si:O=1:2이므로, x가 2를 넘어 8까지 포함되는 산소 과잉 영역을 갖는 산화물 절연막을 형성한다. 또한 이러한 산소 과잉 영역은, 게이트 절연막의 일부(계면도 포함)에 존재하고 있으면 된다. 따라서, 게이트 절연막에 있어서 산소의 함유량은 수소의 함유량보다 커진다.
또한, 게이트 절연막에 첨가되는(포함되는) 산소(421a)의 적어도 일부는 산소의 미결합손(짝이 없는 결합손)을 산화물 반도체중에서 갖는 것이 바람직하다. 미결합손을 가짐에 의해, 막 속에 잔존할 수 있는 수소와 결합하여, 수소를 고정화(비가동 이온화)할 수 있기 때문이다.
산소도핑은, 산소를 포함한 가스를 이용하여 라디칼 발생 장치에 의해 공급되어도 괜찮고, 또는 오존 발생 장치에 의해 공급되어도 괜찮다. 보다 구체적으로는, 예를 들면, 반도체 장치에 대해서 에칭 처리를 행하기 위한 장치나, 마스크에 대해서 애싱을 행하기 위한 장치 등을 이용하여 산소(421a)를 발생시켜, 게이트 절연막(402)을 처리할 수 있다.
또한, 산소도핑 처리를 실시한 게이트 절연막(402)에 열처리(온도 150℃~470℃)를 실시하여도 괜찮다. 열처리에 의해, 산소(421a)와 게이트 절연막(402)의 사이에서 반응하여 생성된 물, 수산화물을 게이트 절연막(402)으로부터 제거할 수 있다. 열처리는, 질소, 산소, 초건조공기(CRDS(캐비티링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정하였을 경우의 수분량이 20 ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 실시하면 좋지만, 상기 질소, 산소, 초건조공기, 또는 희가스 등의 분위기는, 물, 수소 등이 포함되지 않고 고순도화되어 있는 것이 바람직하다.
또한, 게이트 절연막(402), 게이트 절연막(402)상에 형성되는 산화물 반도체막에 수소, 수산기 및 수분이 가능한 한 포함되지 않도록 하기 위해서, 산화물 반도체막의 성막의 사전 처리로서 스퍼터링 장치의 예비 가열실에서 게이트 전극층(401)이 형성된 기판(400), 또는 게이트 절연막(402)까지가 형성된 기판(400)을 예비 가열하여, 기판(400)에 흡착된 수소, 수분 등의 불순물을 이탈시켜서 배기하는 것이 바람직하다. 또한 예비 가열실에 마련하는 배기 수단은 크라이오 펌프가 바람직하다. 또한 이 예비 가열의 처리는 생략 할 수도 있다. 또한 이 예비 가열은, 절연막(407)의 성막전에, 소스 전극층(405a) 및 드레인 전극층(405b)까지 형성한 기판(400)에도 마찬가지로 실시해도 괜찮다.
그 다음에, 게이트 절연막(402)상에, 막두께 2 nm 이상 200 nm 이하, 바람직하게는 5 nm 이상 30 nm 이하의 산화물 반도체막을 형성한다.
본 실시형태에서는, 산화물 반도체막으로서 In-Ga-Zn-O계 산화물 타겟을 이용하여 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하에서 스퍼터법에 의해 형성할 수 있다.
산화물 반도체막을 스퍼터링법으로 제작하기 위한 타겟으로서는, 예를 들면, 조성비로서 In2O3:Ga2O3:ZnO=1:1:1［mol수비］의 산화물 타겟을 이용하여 In-Ga-Zn-O막을 성막할 수 있다.
산화물 반도체막을 성막할 때에 이용하는 스퍼터 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
성막 조건의 일 예로서는, 기판과 타겟의 사이와의 거리를 100 mm, 압력 0.6 Pa, 직류(DC) 전원 0.5 kW, 산소(산소 유량 비율 100%) 분위기하의 조건이 적용된다. 또한 펄스 직류 전원을 이용하면, 성막시에 발생하는 분말상 물질(파티클, 쓰레기라고도 한다)을 경감할 수 있고, 막두께 분포도 균일하게 되기 때문에 바람직하다.
그 다음에, 산화물 반도체막을 제 2 포토리소그라피 공정에 의해 섬 형상의 산화물 반도체막(441)으로 가공한다(도 4(C) 참조).
그 다음에, 산화물 반도체막(441)에 열처리를 실시한다. 이 열처리에 의해 과잉의 수소(물이나 수산기를 포함)를 제거(탈수화 또는 탈수소화)하여, 산화물 반도체막의 구조를 정돈하여 에너지갭 중의 결함 준위를 저감할 수 있다. 열처리의 온도는, 250℃이상 750℃이하, 또는 400℃이상 기판의 왜곡점 미만으로 한다. 여기에서는, 열처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막에 대해서 질소 분위기하 450℃에서 1시간의 열처리를 실시한 후, 대기에 접하는 일 없이, 산화물 반도체막으로의 물이나 수소의 재혼입을 막아, 산화물 반도체막(403)을 얻는다(도 4(D) 참조).
또한 열처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용하여도 괜찮다.
예를 들면, 열처리로서 650℃~700℃의 고온으로 가열된 불활성 가스 중에 기판을 이동시켜 넣고, 몇 분간 가열한 후, 기판을 이동시켜 고온으로 가열된 불활성 가스 중에서 꺼내는 GRTA를 실시하여도 괜찮다.
또한, 산화물 반도체막의 열처리는, 섬 형상의 산화물 반도체막으로 가공하기 전의 산화물 반도체막에 실시할 수도 있다. 그 경우에는, 열처리 후에, 가열 장치로부터 기판을 꺼내고, 산화물 반도체막에 포토리소그라피 공정을 실시한다. 또한, 열처리는, 산화물 반도체막 성막후라면, 섬 형상의 산화물 반도체막상에 소스 전극층 및 드레인 전극층을 적층시킨 다음에 실시하여도 좋다.
다음으로, 탈수화 또는 탈수소화된 산화물 반도체막(403)에 산소도핑 처리를 실시한다. 산화물 반도체막(403)에 산소도핑 처리를 실시함으로써, 산소(421b)를 산화물 반도체막(403)에 공급하여, 산화물 반도체막(403) 속, 또는 산화물 반도체막(403) 속 및 그 계면 근방에 산소를 함유시킨다(도 4(E) 참조). 이 경우, 산소의 함유량은, 산화물 반도체막(403)의 화학량론비를 넘는 정도, 바람직하게는 화학량론비의 1배를 넘어 2배까지(1배보다 크고 2배 미만)로 한다. 혹은, 산소의 함유량은, 단결정의 경우의 산소의 양을 Y로 하여, Y를 넘는 정도, 바람직하게는 Y를 넘어 2Y까지로 할 수도 있다. 혹은, 산소의 함유량은, 산소도핑 처리를 실시하지 않는 경우의 산화물 반도체막중의 산소의 양(Z)를 기준으로 하여 Z를 넘는 정도, 바람직하게는 Z를 넘어 2Z까지로 할 수도 있다. 산소의 함유량을 많이 너무 많이 하면, 수소흡장합금(수소저장합금)과 같이, 오히려 산화물 반도체막(403)이 수소를 취입해버릴 우려가 있기 때문이다. 도핑되는 산소(421b)는, 산소 라디칼, 산소 원자, 및/또는 산소 이온을 포함한다.
예를 들면, 단결정 구조가 InGaO3(ZnO)m(m＞0)로 표현되는 재료의 경우, 산화물 반도체막(403)의 조성은 InGaZnOx로 나타내어지기 때문에, 예를 들면, m=1(InGaZnO4)이면, x는 4를 넘어 8까지, 또한 m=2(InGaZn2O5)이면, x는 5를 넘어 10까지가 허용된다. 또한 이러한 산소 과잉 영역은, 산화물 반도체막의 일부(계면도 포함)에 존재하고 있으면 된다. 따라서, 산화물 반도체막에 있어서 산소의 함유량은 수소의 함유량보다 커진다.
또한, 산화물 반도체막에 첨가되는(포함되는) 산소(421b)의 적어도 일부는 산소의 미결합손을 산화물 반도체중에서 갖는 것이 바람직하다. 미결합손을 가짐에 의해, 막 속에 잔존할 수 있는 수소와 결합하여, 수소를 고정화(비가동 이온화)할 수 있기 때문이다.
도핑되는 산소(산소 라디칼, 산소 원자, 및/또는 산소 이온)는, 산소를 포함한 가스를 이용하여 라디칼 발생 장치에 의해 공급되어도 괜찮고, 또는 오존 발생 장치에 의해 공급되어도 괜찮다. 보다 구체적으로는, 예를 들면, 반도체 장치에 대해서 에칭 처리를 행하기 위한 장치나, 레지스트 마스크에 대해서 애싱을 행하기 위한 장치 등을 이용하여 산소(421b)를 발생시켜, 산화물 반도체막(403)을 처리할 수 있다.
또한 산소의 첨가를 보다 매우 적합하게 실시하기 위해서는, 기판에는 전기적인 바이어스를 부가해 두는 것이 바람직하다.
또한, 산소도핑 처리를 실시한 산화물 반도체막(403)에 열처리(온도 150℃~470℃)를 실시하여도 괜찮다. 열처리에 의해, 산소(421b)와 산화물 반도체막(403)과의 사이에서 반응하여 생성된 물, 수산화물을 산화물 반도체막(403)으로부터 제거할 수 있다. 열처리는, 질소, 산소, 초건조공기(CRDS(캐비티링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정하였을 경우의 수분량이 20 ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 실시하면 좋지만, 상기 질소, 산소, 초건조공기, 또는 희가스 등의 분위기는, 물, 수소 등이 포함되지 않고 고순도화되어 있는 것이 바람직하다.
이상의 공정으로 고순도화하여, 전기적으로 I형(진성)화된 산화물 반도체막(403)을 얻는다.
또한, 산화물 반도체막으로의 산소도핑 처리는, 열처리후라면, 섬 형상의 산화물 반도체막으로의 가공전의 산화물 반도체막에 실시해도 좋고, 섬 형상의 산화물 반도체막상에 소스 전극층 및 드레인 전극층을 적층시킨 다음에 실시해도 좋다.
그 다음에, 게이트 절연막(402), 및 산화물 반도체막(403)상에, 소스 전극층 및 드레인 전극층(이와 동일한 층에서 형성되는 배선을 포함)이 되는 도전막을 형성한다.
제 3 포토리소그라피 공정에 의해 도전막상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여 소스 전극층(405a), 드레인 전극층(405b)를 형성한 후, 레지스트 마스크를 제거한다(도 4(F) 참조).
또한 도전막의 에칭 시에, 산화물 반도체막(403)이 에칭되어 분단되는 일이 없도록 에칭 조건을 최적화하는 것이 바람직한다. 그렇지만, 도전막만을 에칭하고, 산화물 반도체막(403)을 전혀 에칭하지 않는다는 조건을 얻는 것은 어렵고, 도전막의 에칭 시에 산화물 반도체막(441)은 일부만이 에칭되어 홈부(오목부)를 갖는 산화물 반도체막이 될 수도 있다.
본 실시형태에서는, 도전막으로서 Ti막을 이용하여 산화물 반도체막(403)에는 In-Ga-Zn-O계 산화물 반도체를 이용하였으므로, 에천트로서 암모니아과수(암모니아, 수, 과산화 수소수의 혼합액)를 이용한다.
고순도화된 산화물 반도체막(403)중에는 캐리어가 지극히 적다(제로에 가깝다).
다음으로 산화물 반도체막(403), 소스 전극층(405a) 및 드레인 전극층(405b)상에 절연막(407)을 형성한다(도 5(A) 참조).
절연막(407)은, 적어도 1 nm 이상의 막두께로 하고, 스퍼터법 등, 절연막(407)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성할 수 있다.
절연막(407)으로서는, 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 또는 산화 갈륨막 등의 무기 절연막을 이용할 수 있다.
또한 절연막(407)에는, 게이트 절연막(402)과 마찬가지로, 산화물 반도체막(403)과 동종의 성분으로 이루어지는 절연 재료를 이용하면 특히 바람직하다. 이러한 재료는 산화물 반도체막과의 친화성이 좋고, 이를, 절연막(407)에 이용함으로써, 산화물 반도체막과의 계면 상태를 양호하게 유지할 수 있기 때문이다. 예를 들면, 산화물 반도체막이 In-Ga-Zn계의 산화물 반도체 재료에 의해 구성되는 경우, 동종의 성분으로 이루어지는 절연 재료로서는 산화 갈륨 등이 있다.
상술한 절연막(407)의 형성 후에는, 열처리를 실시하는 것이 바람직하다. 열처리의 온도는, 250℃이상 700℃이하, 바람직하게는 450℃이상 600℃이하, 또는 기판의 왜곡점 미만으로 한다.
열처리는, 질소, 산소, 초건조공기(CRDS(캐비티링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정하였을 경우의 수분량이 20 ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 실시하면 좋지만, 상기 질소, 산소, 초건조공기, 또는 희가스 등의 분위기에는, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 열처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도는, 6 N(99.9999%) 이상(즉 불순물 농도를 1 ppm 이하)으로 하는 것이 바람직하고, 7 N(99.99999%) 이상(즉 불순물 농도를 0.1 ppm 이하)으로 하면, 보다 바람직하다.
또한, 산화물 반도체막과 산소를 포함한 절연막(407)을 접한 상태에서 열처리를 실시하면, 산소를 포함한 절연막(407)보다 산소를 한층 더 산화물 반도체막에 공급할 수 있다.
다음으로, 절연막(407)에 산소도핑 처리를 실시한다. 절연막(407)에 산소도핑 처리를 실시함으로써, 산소(421c)를 절연막(407)에 공급하여, 산화물 반도체막(403) 속, 또는 게이트 절연막(402) 속, 및 그 계면 근방에 산소를 함유시킨다(도 5(B) 참조). 이 경우, 산소의 함유량은, 절연막(407)의 화학량론비를 넘는 정도, 바람직하게는 화학량론비의 1배를 넘어 4배까지(1배보다 크고 4배 미만), 보다 바람직하게는 1배를 넘어 2배까지(1배보다 크고 2배 미만)로 한다. 혹은, 산소의 함유량은, 단결정의 경우의 산소의 양을 Y로 하여, Y를 넘는 정도, 바람직하게는 Y를 넘어 4Y까지, 보다 바람직하게는 Y를 넘어 2Y까지로 할 수도 있다. 혹은, 산소의 함유량은, 산소도핑 처리를 실시하지 않는 경우의 절연막 속의 산소의 양(Z)를 기준으로 하여 Z를 넘는 정도, 바람직하게는 Z를 넘어 4Z까지, 보다 바람직하게는 Z를 넘어 2Z까지로 할 수도 있다. 도핑되는 산소(421c)는, 산소 라디칼, 산소 원자, 및/또는 산소 이온을 포함한다.
예를 들면, 조성이 GaOx(x＞0)로 표현되는 산화물 절연막을 이용하는 경우, 산화 갈륨의 화학량론비는 Ga:O=1:1.5이므로, x가 1.5를 넘어 6까지 포함되는 산소 과잉 영역을 갖는 절연막을 형성한다. 또한, 예를 들면, 조성이 SiOx(x＞0)로 표현되는 산화물 절연막을 이용하는 경우, 산화 실리콘의 화학량론비는 Si:O=1:2이므로, x가 2를 넘어 8까지 포함되는 산소 과잉 영역을 갖는 절연막을 형성한다. 또한 이러한 산소 과잉 영역은, 절연막의 일부(계면도 포함)에 존재하고 있으면 된다. 따라서, 절연막에 있어서 산소의 함유량은 수소의 함유량보다 커진다.
또한, 절연막(407)에 첨가되는(포함되는) 산소(421c)의 적어도 일부는 산소의 미결합손을 산화물 반도체중에서 갖는 것이 바람직하다. 미결합손을 가짐에 의해, 막 속에 잔존할 수 있는 수소와 결합하여, 수소를 고정화(비가동 이온화)할 수 있기 때문이다.
도핑되는 산소(산소 라디칼, 산소 원자, 및/또는 산소 이온)는, 산소를 포함한 가스를 이용하여 라디칼 발생 장치에 의해 공급되어도 괜찮고, 또는 오존 발생 장치에 의해 공급되어도 괜찮다. 보다 구체적으로는, 예를 들면, 반도체 장치에 대해서 에칭 처리를 행하기 위한 장치나, 레지스트 마스크에 대해서 애싱을 행하기 위한 장치 등을 이용하여 산소(421c)를 발생시켜 절연막(407)을 처리할 수 있다.
또한, 산소도핑 처리를 실시한 절연막(407)에 열처리(온도 150℃~470℃)를 실시하여도 괜찮다. 열처리에 의해, 산소(421c)와 절연막(407)과의 사이에서 반응하여 생성된 물, 수산화물을 절연막(407)으로부터 제거할 수 있다. 열처리는, 질소, 산소, 초건조공기(CRDS(캐비티링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정하였을 경우의 수분량이 20 ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 실시하면 좋지만, 상기 질소, 산소, 초건조공기, 또는 희가스 등의 분위기는, 물, 수소 등이 포함되지 않고 고순도화되어 있는 것이 바람직하다.
절연막(407)상에 수분이나 수소 등의 불순물이 산화물 반도체막(403)에 더 재혼입하지 않도록, 이들이 외부로부터 침입하는 것을 차단하는 보호 절연층으로서 절연막(409)을 형성하는 것이 바람직하다. 절연막(409)으로서는, 무기 절연막을 이용하여 질화 실리콘막, 산화 알루미늄막 등을 이용하면 좋다. 예를 들면, RF 스퍼터링법을 이용하여 질화 실리콘막을 형성한다. RF 스퍼터링법은, 양산성이 좋기 때문에, 절연막(409)의 성막 방법으로서 바람직하다.
절연막의 형성 후, 열처리를 실시하여도 괜찮다. 예를 들면, 대기중, 100℃이상 200℃이하, 1시간 이상 30시간 이하에서의 열처리를 실시하여도 괜찮다. 이 열처리는 일정한 가열온도를 유지하여 가열하여도 괜찮고, 실온으로부터, 100℃이상 200℃이하의 가열온도로의 온도상승과 가열온도로부터 실온까지의 강온을 여러 차례 반복하여 실시해도 괜찮다.
이상의 공정으로 트랜지스터(450)가 형성된다(도 5(C) 참조). 트랜지스터(450)는, 수소, 수분, 수산기 또는 수소화물(수소화합물이라고도 한다) 등의 불순물을 산화물 반도체막으로부터 의도적으로 배제하여 고순도화된 산화물 반도체막(403)을 포함한 트랜지스터다. 따라서, 트랜지스터(450)는, 전기적 특성 변동이 억제되어 있어 전기적으로 안정하다.
본 실시형태를 이용하여 제작한, 고순도화된 산화물 반도체막(403)을 이용한 트랜지스터(450)는, 오프 상태에서의 전류치(오프 전류치)를 낮게 할 수 있다.
이와 같이 산소도핑 처리는, 산화물 반도체막(403) 외에, 게이트 절연막(402), 절연막(407)에 대해서도 실시할 수 있다. 산소도핑 처리는, 게이트 절연막(402) 및 절연막(407) 양쪽 모두에 대해서 각각 실시해도 괜찮고, 어느 한쪽에 대해서만 실시해도 괜찮다.
또한, 산소도핑 처리를 실시한 후, 열처리(온도 150℃~470℃)를 실시하여도 괜찮다. 열처리는, 질소, 산소, 초건조공기(CRDS(캐비티링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정하였을 경우의 노점이 -60℃이하, 바람직하게는 -80℃이하), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 실시하면 좋지만, 상기 질소, 산소, 초건조공기, 또는 희가스 등의 분위기는, 물, 수소 등이 포함되지 않고 고순도화되어 있는 것이 바람직하다.
또한, 산소도핑 처리된 산화물 반도체막을 갖는 트랜지스터는, 바이어스-열스트레스 시험(BT시험) 전후에 있어서도 트랜지스터의 스레숄드 전압의 변화량이 저감되어 있어, 신뢰성이 높은 트랜지스터로 할 수 있다.
또한, 산화물 반도체막(403)을 이용한 트랜지스터(450)는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 따라서, 표시 기능을 갖는 반도체 장치의 화소부에 상기 트랜지스터를 이용함으로써, 고화질의 화상을 제공할 수 있다. 또한, 고순도화된 산화물 반도체막을 포함한 트랜지스터에 의해, 동일 기판상에 구동회로부 또는 화소부를 제작할 수 있기 때문에, 반도체 장치의 부품 점수를 삭감할 수 있다.
이상과 같이, 안정된 전기적 특성을 갖는 산화물 반도체를 이용한 반도체 장치를 제공할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체 장치의 다른 일 형태를 도 13을 이용하여 설명한다. 상기 실시형태와 동일 부분 또는 동일한 기능을 갖는 부분, 및 공정은, 상기 실시형태와 동일하게 실시할 수 있으며, 반복의 설명은 생략한다. 또한 동일 개소의 상세한 설명은 생략한다.
본 실시형태에서는, 트랜지스터의 소스 전극층 또는/및 드레인 전극층에 도전층(배선층이나 화소 전극층 등)을 접속하는 구성의 일 예를 나타낸다. 또한 본 실시형태는, 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터에도 적용할 수 있다.
도 13(A)에 나타내는 바와 같이, 트랜지스터(470)는, 절연 표면을 갖는 기판(400)상에, 게이트 전극층(401), 게이트 절연막(402), 산화물 반도체막(403), 소스 전극층(405a), 드레인 전극층(405b)를 포함한다.
실시형태 1에서 나타낸 것처럼, 트랜지스터(470)의 제작 공정에 있어서도, 탈수화 또는 탈수소화 처리로서 열처리를 실시한 산화물 반도체막(403)에 산소도핑 공정을 실시한다. 본 실시형태의 트랜지스터(470)은 탈수소화 처리로서 열처리를 실시한 산화물 반도체막(403)상에 소스 전극층(405a), 드레인 전극층(405b)를 형성한 후, 산소도핑 공정을 실시하는 예이다.
이 산소도핑 공정에 있어서, 산소 라디칼 또는 산소 원자, 산소 이온은 산화물 반도체막(403) 외에, 소스 전극층(405a), 드레인 전극층(405b)에도 도달하여, 조사(상면 부근에 도입)된다. 따라서, 도 13(A)에 나타내는 바와 같이 산소 라디칼 또는 산소 원자, 산소 이온이 조사된 소스 전극층(405a), 드레인 전극층(405b) 상면은 산화되고, 절연막(407)의 사이에 산화 금속 영역(404a, 404b)이 형성되는 경우가 있다. 산화 금속 영역(404a, 404b)은 막의 형상이 되는 경우도 있다.
다음으로, 트랜지스터(470)상에, 절연막(407), 및 절연막(409)를 순서대로 적층한다(도 13(B) 참조).
도 13(B)과 같은 경우, 절연막(409)상에, 소스 전극층(405a) 및 드레인 전극층(405b)에 접속하는 도전층을 형성하기 위한 개구(455a, 455b)는, 저항이 높은 산화 금속 영역(404a, 404b)도 제거하여, 저항이 낮은 소스 전극층(405a) 및 드레인 전극층(405b)이 노출될 때까지 형성하는 것이 바람직하다(도 13(C) 참조). 개구(455a, 455b)는 절연막(409), 절연막(407), 산화 금속 영역(404a, 404b)의 일부를 제거하여 형성한다. 소스 전극층(405a) 및 드레인 전극층(405b)은 일부가 제거되는 것에 의해 오목부를 갖는 형상이 된다. 소스 전극층(405a) 및 드레인 전극층(405b)에 있어서, 그 오목부의 저면에 노출되는 영역의 산소 농도는, 소스 전극층(405a) 및 드레인 전극층(405b) 상면의 산화 금속 영역(404a, 404b)의 산소 농도보다 낮다.
예를 들면, 소스 전극층(405a), 드레인 전극층(405b) 상면에 형성된 산화 금속 영역(404a, 404b)을 제거하기 위해서, 개구(455a, 455b)에 있어서, 소스 전극층(405a), 드레인 전극층(405b)은 상면으로부터 그 막두께의 2분의 1 이하(바람직하게는 3분의 1 이하)의 막두께분을 제거하면 좋다.
다음으로, 개구(455a, 455b)에 있어서 노출된 소스 전극층(405a) 및 드레인 전극층(405b)에 접하도록 도전층(456a, 456b)를 형성하는(도 13(D) 참조) 도전층(456a, 456b)은 저항이 높은 산화 금속 영역(404a, 404b)을 통하지 않고, 직접 저항이 낮은 소스 전극층(405a) 및 드레인 전극층(405b)과 접하여 설치되기 때문에, 양호한 전기적 접속(컨택트)을 실시할 수 있다.
도전층(456a, 456b) 상에 보호층으로서 트랜지스터(470)를 덮는 절연막을 형성하여도 좋다. 더욱 절연막을 덮는 것으로써, 개구(455a, 455b) 부분으로부터 수소, 수분 등의 불순물이 산화물 반도체막(403)에 침입하는 것을 방지할 수 있다.
이상과 같이, 트랜지스터의 양호한 전기적 접속 및 안정된 전기적 특성을 갖는 산화물 반도체를 이용한 반도체 장치를 제공할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시형태 4)
본 실시형태에서는, 산소도핑 처리에 이용할 수 있는 플라즈마 장치(애싱 장치라고도 부른다)의 예를 설명한다. 또한 이 장치는, 예를 들면 제5세대 이후의 대형의 유리 기판 등에 대응할 수 있는 점에서, 이온 주입 장치 등보다도 공업적으로 적합하다.
도 14(A)는, 단판형 멀티 챔버 설비의 상면도의 일 예를 나타낸다. 도 14(B)는, 산소도핑을 실시하는 플라즈마 장치(애싱 장치라고도 부른다)의 단면도의 일 예를 나타낸다.
도 14(A)에 나타내는 단판형 멀티 챔버 설비는, 도 14(B)에 나타내는 플라즈마 장치(10)를 3개 가지고, 피처리 기판을 수용하는 카셋트 포트(14)를 3개 갖는 기판 공급실(11)이나, 로드록크실(load lock chamber)(12)나, 반송실(13) 등을 가지고 있다. 기판 공급실에 공급된 기판은, 로드록크실(12)과 반송실(13)을 통하여 플라즈마 장치내의 진공 챔버(15)에 반송되어 산소도핑이 행해진다. 산소도핑이 종료한 기판은, 플라즈마 장치로부터 로드록크실과 반송실을 통하여 기판 공급실에 반송된다. 또한 기판 공급실(11) 및 반송실(13)에는, 피처리 기판을 반송하기 위한 반송 로보트가 각각 배치되어 있다.
도 14(B)를 참조하면, 플라즈마 장치(10)는, 진공 챔버(15)를 갖추고 있다. 진공 챔버(15)의 상부에는, 복수의 가스 송풍구와 플라즈마 발생원인 ICP 코일(16)(유도 결합 플라즈마 코일)이 배치되어 있다.
가스 송풍구는, 플라즈마 장치(10)의 상면으로부터 보아서 중앙 부분에 12개 배치되어 있다. 각각의 가스 송풍구는, 산소 가스를 공급하기 위한 가스 공급원과 가스 유로(17)를 통하여 접속되어 있으며, 가스 공급원은, 매스 플로우 콘트롤러 등을 갖추며, 원하는 유량(0보다 많고 1000 sccm 이하)으로 가스 유로(17)에 대해서 산소 가스를 공급할 수 있다. 가스 공급원으로부터 공급되는 산소 가스는, 가스 유로(17)로부터 12개의 가스 송풍구를 통하여 진공 챔버(15)내에 공급된다.
ICP 코일(16)은, 복수개의 띠형상의 도체를 나선상으로 배치하여 이루어진다. 각 도체의 일단은, 임피던스 조정을 위한 매칭 회로를 통하여 제 1 고주파 전원(18)(13.56 MHz)에 전기적으로 접속되고 타단은 접지 되어 있다.
진공 챔버의 하부에는, 하부 전극으로서 기능하는 기판 스테이지(19)가 배치되어 있다. 기판 스테이지(19)에 마련된 정전 지퍼 등에 의해, 기판 스테이지상에 피처리 기판(20)이 착탈 가능하게 유지된다. 기판 스테이지(19)에는, 가열 기구로서 히터, 냉각 기구로서 He가스 유로를 갖추고 있다. 기판 스테이지는, 기판 바이어스 전압 인가용의 제 2 고주파 전원(21)(3.2 MHz)에 접속되어 있다.
또한, 진공 챔버(15)에는, 배기구가 마련되며, 자동 압력 제어 밸브(22)(automatic pressure control valve, APC라고도 부른다)가 갖추어진다. APC는 터보 분자 펌프(23)에 접속되며, 게다가 터보 분자 펌프(23)를 통하여 드라이 펌프(24)에 접속된다. APC는 진공 챔버내의 압력 제어를 실시하고, 터보 분자 펌프(23) 및 드라이 펌프(24)는 진공 챔버(15)내를 감압한다.
다음으로, 도 14(B)에 나타내는 진공 챔버(15)내에 플라즈마를 발생시켜, 피처리 기판(20)에 마련되어 있는 산화물 반도체막 또는 게이트 절연막에 산소도핑을 실시하는 일 예를 나타낸다.
우선, 터보 분자 펌프(23) 및 드라이 펌프(24) 등을 작동시켜, 진공 챔버(15)내를 원하는 압력으로 유지한 후, 피처리 기판(20)을 진공 챔버(15)내의 기판 스테이지에 설치한다. 또한 기판 스테이지에 유지하는 피처리 기판(20)에는 적어도 산화물 반도체막 또는 게이트 절연막을 갖추는 것으로 한다. 본 실시형태에서는, 진공 챔버(15)내의 압력을 1.33 Pa로 유지한다. 또한 산소 가스를 가스 송풍구로부터 진공 챔버(15)내에 공급하는 유량을 250 sccm로 설정한다.
그 다음에, 제 1 고주파 전원(18)으로부터 ICP 코일(16)에 고주파 전력을 인가하여 플라즈마를 발생시킨다. 그리고, 플라즈마를 발생시킨 상태를 일정시간(30초 이상 600초 이하) 유지한다. 또한 ICP 코일(16)에 인가하는 고주파 전력은, 1 kW이상 10 kW이하로 한다. 본 실시형태에서는 6000 W로 한다. 이 때, 제 2 고주파 전원(21)으로부터 기판 스테이지에 기판 바이어스 전력을 인가하여도 괜찮다. 본 실시형태에서는 1000 W로 한다.
본 실시형태에서는, 플라즈마를 발생시킨 상태를 60초 유지한 후, 피처리 기판(20)을 진공 챔버(15)로부터 반출한다. 이렇게 하여, 피처리 기판(20)에 마련되어 있는 산화물 반도체막 또는 게이트 절연막에 산소도핑을 실시할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 5)
실시형태 1 내지 3의 어느 일 예를 나타낸 트랜지스터를 이용하여 표시 기능을 갖는 반도체 장치(표시장치라고도 한다)를 제작할 수 있다. 또한, 트랜지스터를 포함한 구동회로의 일부 또는 전체를, 화소부와 동일한 기판상에 일체로 형성하여 시스템 온 패널을 형성할 수 있다.
도 12(A)에 있어서, 제 1 기판(4001)상에 마련된 화소부(4002)를 둘러싸도록 하여 시일재(4005)가 마련되며, 제 2 기판(4006)에 의해 봉지되어 있다. 도 12(A)에 있어서는, 제 1 기판(4001)상의 시일재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도로 준비된 기판상에 단결정 반도체막 또는 다결정 반도체막으로 형성된 주사선 구동회로(4004), 신호선 구동회로(4003)가 실장되어 있다. 또한 별도로 형성된 신호선 구동회로(4003)와 주사선 구동회로(4004) 또는 화소부(4002)에게 주어지는 각종 신호 및 전위는, FPC(Flexible printed circuit)(4018a, 4018b)로부터 공급되고 있다.
도 12(B), 도 12(C)에 있어서, 제 1 기판(4001)상에 마련된 화소부(4002)와 주사선 구동회로(4004)를 둘러싸도록 하여, 시일재(4005)가 마련되어 있다. 또한 화소부(4002)와 주사선 구동회로(4004) 위에 제 2 기판(4006)이 마련되어 있다. 따라서 화소부(4002)와, 주사선 구동회로(4004)는, 제 1 기판(4001)과 시일재(4005)와 제 2 기판(4006)에 의해, 표시 소자와 함께 봉지되어 있다. 도 12(B), 도 12(C)에 있어서는, 제 1 기판(4001)상의 시일재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도로 준비된 기판상에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동회로(4003)이 실장되어 있다. 도 12(B), 도 12(C)에 있어서는, 별도로 형성된 신호선 구동회로(4003)과 주사선 구동회로(4004) 또는 화소부(4002)에게 주어지는 각종 신호 및 전위는 FPC(4018)로부터 공급되고 있다.
또한 도 12(B), 도 12(C)에 있어서는, 신호선 구동회로(4003)를 별도로 형성하여, 제 1 기판(4001)에 실장하고 있는 예를 나타내고 있지만, 이 구성에 한정되지 않는다. 주사선 구동회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동회로의 일부 또는 주사선 구동회로의 일부만을 별도로 형성하여 실장하여도 좋다.
또한 별도로 형성한 구동회로의 접속 방법은, 특별히 한정되는 것은 아니고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 혹은 TAB(Tape Automated Bonding) 방법 등을 이용할 수 있다. 도 12(A)는 COG 방법에 의해 신호선 구동회로(4003), 주사선 구동회로(4004)를 실장하는 예이며, 도 12(B)는 COG 방법에 의해 신호선 구동회로(4003)을 실장하는 예이며, 도 12(C)는 TAB 방법에 의해 신호선 구동회로(4003)을 실장하는 예이다.
또한, 표시장치는, 표시 소자가 봉지된 상태에 있는 패널과 그 패널에 콘트롤러를 포함한 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한 본 명세서중에 있어서의 표시장치란, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명 장치 포함)을 나타낸다. 또한, 커넥터, 예를 들면 FPC 혹은 TAB 테이프 혹은 TCP가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 마련된 모듈, 또는 표시 소자에 COG 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 표시장치에 포함하는 것으로 한다.
또한 제 1 기판상에 마련된 화소부 및 주사선 구동회로는, 트랜지스터를 복수 가지고 있으며, 실시형태 1 내지 3의 어느 일 예를 나타낸 트랜지스터를 적용할 수 있다.
표시장치에 마련되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 한다), 발광소자(발광 표시 소자라고도 한다)를 이용할 수 있다. 발광소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있으며, 구체적으로는 무기 EL(Electro Luminescence) 소자, 유기 EL소자 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
반도체 장치의 일 형태에 대하여, 도 6 내지도 8을 이용하여 설명한다. 도 6 내지도 8은 도 12(B)의 M-N에 있어서의 단면도에 상당한다.
도 6 내지 도 8에서 나타내는 바와 같이, 반도체 장치는 접속단자 전극(4015) 및 단자 전극(4016)을 가지고 있으며, 접속단자 전극(4015) 및 단자 전극(4016)은 FPC(4018)가 갖는 단자와 이방성 도전막(4019)를 통하여 전기적으로 접속되어 있다.
접속단자 전극(4015)는 제 1 전극층(4030)과 동일한 도전막으로 형성되며, 단자 전극(4016)은 트랜지스터(4010, 4011)의 소스 전극 및 드레인 전극과 동일한 도전막으로 형성되어 있다.
또한 제 1 기판(4001)상에 마련된 화소부(4002)와 주사선 구동회로(4004)는 트랜지스터를 복수 가지고 있으며, 도 6 내지 도 8에서는, 화소부(4002)에 포함되는 트랜지스터(4010)와 주사선 구동회로(4004)에 포함되는 트랜지스터(4011)를 예시하고 있다. 도 6에서는, 트랜지스터(4010, 4011)상에는 절연막(4020), 절연막(4024)가 마련되며, 도 7 및 도 8에서는 게다가 절연층(4021)이 마련되어 있다. 또한 절연막(4023)은 기초막으로서 기능하는 절연막이다.
본 실시형태에서는, 트랜지스터(4010), 트랜지스터(4011)로서 실시형태 1 내지 3중의 어딘가에 나타낸 트랜지스터를 적용할 수 있다. 트랜지스터(4010), 트랜지스터(4011)는 전기적 특성 변동이 억제되어 있어 전기적으로 안정하다. 따라서, 도 6 내지 도 8에서 나타내는 본 실시형태의 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 본 실시형태에서는, 절연층상에 있어서 구동회로용의 트랜지스터(4011)의 산화물 반도체막의 채널 형성 영역과 겹치는 위치에는 도전층이 마련되어 있다. 도전층을 산화물 반도체막의 채널 형성 영역과 겹치는 위치에 마련함에 의해, BT시험 전후에 있어서의 트랜지스터(4011)의 스레숄드 전압의 변화량을 더욱 저감할 수 있다. 또한, 도전층은 전위가 트랜지스터(4011)의 게이트 전극과 같아도 좋고, 차이가 나도 좋으며, 제 2 게이트 전극으로서 기능시킬 수도 있다. 또한, 도전층의 전위가 GND, 0 V, 혹은 플로팅 상태라도 괜찮다.
또한, 그 도전층은 외부의 전기장을 차폐하는, 즉 외부의 전기장이 내부(트랜지스터를 포함한 회로부)에 작용하지 않도록 하는 기능(특히 정전기에 대한 정전 차폐 기능)도 가진다. 도전층의 차폐 기능에 의해, 정전기 등의 외부의 전기장의 영향에 의해 트랜지스터의 전기적인 특성이 변동하는 것을 방지할 수 있다.
화소부(4002)에 마련된 트랜지스터(4010)는 표시 소자와 전기적으로 접속하여 표시 패널을 구성한다. 표시 소자는 표시를 실시할 수 있으면 특별히 한정되지 않고, 여러 가지 표시 소자를 이용할 수 있다.
도 6에 표시 소자로서 액정 소자를 이용한 액정표시장치의 예를 나타낸다. 도 6에 있어서, 표시 소자인 액정 소자(4013)은, 제 1 전극층(4030), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한 액정층(4008)을 끼워서 지지하도록 배향막으로서 기능하는 절연막(4032, 4033)이 마련되어 있다. 제 2 전극층(4031)은 제 2 기판(4006) 측에 마련되며, 제 1 전극층(4030)과 제 2 전극층(4031)은 액정층(4008)을 통하여 적층하는 구성으로 되어 있다.
또한 4035는 절연막을 선택적으로 에칭함에 의해 얻을 수 있는 기둥 형상의 스페이서이며, 액정층(4008)의 막두께(셀 갭)를 제어하기 위해서 마련되어 있다. 또한 스페이서의 형상은, 기둥 형상에 한정되는 것은 아니고, 예를 들면, 구 형상의 스페이서를 이용하고 있어도 좋다.
표시 소자로서 액정 소자를 이용하는 경우, 서모트로픽(thermotropic) 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 이용할 수 있다. 이러한 액정 재료는, 조건에 따라서, 콜레스테릭상(cholesteric phase), 스멕틱상(smectic phase), 큐빅상(cubic phase), 카이랄 네마틱상(chiral nematic phase), 등방상(等方相) 등을 나타낸다.
또한, 배향막을 이용하지 않는 블루상을 나타내는 액정을 이용하여도 괜찮다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 온도상승해가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서 밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해서 5 중량%이상의 카이랄제를 혼합시킨 액정 조성물을 액정층에 이용한다. 블루상을 나타내는 액정과 카이랄제를 포함한 액정 조성물은, 응답 속도가 1 msec 이하로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한 배향막을 마련하지 않아도 좋으므로 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 발생하는 정전 파괴를 방지할 수 있어 제작 공정중의 액정표시장치의 불량이나 파손을 경감할 수 있다. 따라서 액정표시장치의 생산성을 향상시키는 것이 가능해진다.
또한, 액정 재료의 고유 저항율은 1×109Ω·cm 이상이며, 바람직하게는 1×1011Ω·cm 이상이며, 더 바람직하게는 1×1012Ω·cm 이상이다. 또한 본 명세서에 있어서의 고유 저항율의 값은 20℃에서 측정한 값으로 한다.
액정표시장치에 마련되는 보유 용량의 크기는, 화소부에 배치되는 트랜지스터의 리크 전류 등을 고려하여, 소정의 기간중에 전하를 유지할 수 있도록 설정된다. 고순도의 산화물 반도체막을 갖는 트랜지스터를 이용함으로써, 각 화소에 있어서의 액정 용량에 대해서 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 갖는 보유 용량을 마련하면 충분하다.
본 실시형태에서 이용하는 고순도화된 산화물 반도체막을 이용한 트랜지스터는, 오프 상태에서의 전류치(오프 전류치)를 낮게 할 수 있다. 따라서, 화상 신호 등의 전기신호의 유지 시간을 길게 할 수 있으며, 전원 온 상태에서는 쓰기 간격도 길게 설정할 수 있다. 따라서, 리프레쉬 동작의 빈도를 줄일 수가 있기 때문에, 소비 전력을 억제하는 효과를 나타낸다.
또한, 본 실시형태에서 이용하는 고순도화된 산화물 반도체막을 이용한 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 따라서, 액정표시장치의 화소부에 상기 트랜지스터를 이용함으로써, 고화질의 화상을 제공할 수 있다. 또한, 상기 트랜지스터는, 동일 기판상에 구동회로부 또는 화소부에 구별하여 제작할 수 있기 때문에, 액정표시장치의 부품 점수를 삭감할 수 있다.
액정표시장치에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
또한, 노멀리블랙형의 액정표시장치, 예를 들면 수직 배향(VA) 모드를 채용한 투과형의 액정표시장치로 하여도 좋다. 여기서, 수직 배향 모드란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이며, 전압이 인가되어 있지 않을 때에 패널면에 대해서 액정 분자가 수직 방향을 향하는 방식이다. 수직 배향 모드로서는, 몇가지 들 수 있지만, 예를 들면, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 이용할 수 있다. 또한, 화소(픽셀)를 몇개의 영역(서브 픽셀)으로 나누어 각각 다른 방향으로 분자를 쓰러뜨리도록 연구되어 있는 멀티 도메인화 혹은 멀티 도메인 설계라고 하는 방법을 이용할 수 있다.
또한, 표시장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사방지 부재 등의 광학 부재(광학 기판) 등은 적절히 마련한다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원편광을 이용하여도 괜찮다. 또한, 광원으로서 백라이트, 사이드 라이트 등을 이용하여도 괜찮다.
또한, 백라이트로서 복수의 발광 다이오드(LED)를 이용하여, 시간분할표시 방식(필드 시퀀셜 구동 방식)을 실시하는 것도 가능하다. 필드 시퀀셜 구동 방식을 적용함으로써, 칼라 필터를 이용하는 일 없이 칼라 표시를 실시할 수 있다.
또한, 화소부에 있어서의 표시 방식은, 프로그래시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또한, 칼라 표시할 때에 화소로 제어하는 색요소로서는, RGB(R는 빨강, G는 초록, B는 파랑을 나타낸다)의 3색에 한정되지 않는다. 예를 들면, RGBW(W는 흰색을 나타낸다), 또는 RGB에, 옐로우, 시안, 마젠타 등을 1색 이상 추가한 것이 있다. 또한 색요소의 도트 마다 그 표시 영역의 크기가 차이가 나도 괜찮다. 다만, 본 발명은 칼라 표시의 표시장치에 한정되는 것은 아니고, 흑백 표시의 표시장치에 적용할 수도 있다.
또한, 표시장치에 포함되는 표시 소자로서 전계 발광을 이용하는 발광소자를 적용할 수 있다. 전계 발광을 이용하는 발광소자는, 발광재료가 유기 화합물인지, 무기 화합물인지에 따라서 구별되며, 일반적으로, 전자는 유기 EL소자, 후자는 무기 EL소자로 불리고 있다.
유기 EL소자는, 발광소자에게 전압을 인가함에 의해, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함에 의해, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 돌아올 때에 발광한다. 이러한 메카니즘으로부터, 이러한 발광소자는, 전류 여기형의 발광소자로 불린다.
무기 EL소자는, 그 소자 구성에 의해, 분산형 무기 EL소자와 박막형 무기 EL소자로에 분류된다. 분산형 무기 EL소자는, 발광재료의 입자를 바인더중에 분산시킨 발광층을 갖는 것이며, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL소자는, 발광층을 유전체층에서 끼어넣고, 게다가 그것을 전극으로 사이에 끼운 구조이며, 발광 메카니즘은 금속 이온중 껍질 전자 천이를 이용하는 국재형(localized type) 발광이다. 또한 여기에서는, 발광소자로서 유기 EL소자를 이용하여 설명한다.
발광소자는 발광을 꺼내기 위해서 적어도 한 쌍의 전극중의 한쪽이 투명하면 좋다. 그리고, 기판상에 트랜지스터 및 발광소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 꺼내는 상면 사출이나, 기판측의 면으로부터 발광을 꺼내는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 꺼내는 양면 사출 구조의 발광소자가 있으며, 어느 사출 구조의 발광소자도 적용할 수 있다.
도 7에 표시 소자로서 발광소자를 고용한 발광 장치의 예를 나타낸다. 표시 소자인 발광소자(4513)는, 화소부(4002)에 마련된 트랜지스터(4010)와 전기적으로 접속하고 있다. 또한 발광소자(4513)의 구성은, 제 1 전극층(4030), 전계 발광층(4511), 제 2 전극층(4031)의 적층 구조이지만, 나타낸 구성에 한정되지 않는다. 발광소자(4513)로부터 꺼내는 광의 방향 등에 맞추어, 발광소자(4513)의 구성은 적절히 바꿀 수가 있다.
격벽(4510)은, 유기 절연 재료, 또는 무기 절연 재료를 이용하여 형성한다. 특히 감광성의 수지 재료를 이용하여 제 1 전극층(4030)상에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4511)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이라도 좋다.
발광소자(4513)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4031) 및 격벽(4510)상에 보호막을 형성하여도 좋다. 보호막으로서는, 질화 실리콘막, 질화 산화 실리콘막, DLC막 등을 형성할 수 있다. 또한, 제 1 기판(4001), 제 2 기판(4006), 및 시일재(4005)에 의해 봉지된 공간에는 충전재(4514)가 마련되어 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(적층 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있으며, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 이용할 수 있다. 예를 들면 충전재로서 질소를 이용하면 좋다.
또한, 필요하면, 발광소자의 사출면에 편광판, 또는 원편광판(타원 편광판을 포함), 위상차판(λ/4판, λ/2판), 칼라 필터 등의 광학 필름을 적절히 마련하여도 좋다. 또한, 편광판 또는 원편광판에 반사방지막을 마련하여도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산하고, 빛반사를 저감할 수 있는 안티글래어 처리를 실시할 수 있다.
또한, 표시장치로서 전자 잉크를 구동시키는 전자 페이퍼를 제공하는 것도 가능하다. 전자 페이퍼는, 전기 영동 표시장치(전기 영동 디스플레이)라고도 불리고 있으며, 종이와 같은 읽기 쉬움, 다른 표시장치에 비해 저소비 전력, 얇고 가벼운 형상으로 하는 것이 가능하다고 하는 이점을 가지고 있다.
전기 영동 표시장치는, 여러 가지 형태가 생각될 수 있지만, 플러스의 전하를 갖는 제 1 입자와 마이너스의 전하를 갖는 제 2 입자를 포함한 마이크로 캅셀이 용매 또는 용질에 복수 분산된 것이며, 마이크로 캅셀에 전계를 인가함으로써, 마이크로 캅셀중의 입자를 서로 반대 방향으로 이동시켜 한쪽 측에 집합한 입자의 색만을 표시하는 것이다. 또한 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 있어서는 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함)로 한다.
이와 같이, 전기 영동 표시장치는, 유전상수가 높은 물질이 높은 전계 영역으로 이동하는, 이른바 유전영동적 효과를 이용한 디스플레이다.
상기 마이크로 캅셀을 용매중에 분산시킨 것이 전자 잉크로 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 옷감, 종이 등의 표면에 인쇄할 수 있다. 또한, 칼라 필터나 색소를 갖는 입자를 이용하는 것에 의해 칼라 표시도 가능하다.
또한 마이크로 캅셀중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네슨트 재료, 일렉트로크로믹 재료, 자기영동재료로부터 선택된 1종의 재료, 또는 이러한 복합재료를 이용하면 좋다.
또한, 전자 페이퍼로서 트위스트 볼 표시 방식을 이용하는 표시장치도 적용할 수 있다. 트위스트 볼 표시 방식이란, 흰색과 흑색으로 구별되어 칠해진 구형 입자를 표시 소자에 이용하는 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하여, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜서 구형 입자의 방향을 제어함에 의해 표시를 실시하는 방법이다.
도 8에, 반도체 장치의 일 형태로서 액티브 매트릭스형의 전자 페이퍼를 나타낸다. 도 8의 전자 페이퍼는, 트위스트 볼 표시 방식을 이용한 표시장치의 예이다.
트랜지스터(4010)으로 접속하는 제 1 전극층(4030)과 제 2 기판(4006)에 마련된 제 2 전극층(4031)의 사이에는 흑색 영역(4615a) 및 백색 영역(4615b)을 가지며, 주위에 액체로 채워져 있는 캐비티(4612)를 포함한 구형 입자(4613)가 마련되어 있으며, 구형 입자(4613)의 주위는 수지 등의 충전재(4614)로 충전되어 있다. 제 2 전극층(4031)이 공통 전극(대향 전극)에 상당한다. 제 2 전극층(4031)은 공통 전위선과 전기적으로 접속된다.
또한 도 6 내지 도 8에 있어서, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리 기판 외에, 가요성을 갖는 기판도 이용할 수 있으며, 예를 들면 투광성을 갖는 플라스틱 기판 등을 이용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics) 판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름으로 사이에 끼운 구조의 시트를 이용할 수도 있다.
절연막(4020)은, 산화 실리콘, 산질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 갈륨 등의 무기 절연 재료를 포함한 재료를 이용하여 형성할 수 있다. 절연막(4020)의 제작 방법에 특별히 한정은 없고, 예를 들면, 플라즈마 CVD법이나 스퍼터링법 등의 성막 방법을 이용하여 제작할 수 있다. 또한 수소나 물 등이 혼입하기 어렵다고 하는 점에서는 스퍼터링법이 매우 적합하다.
절연막(4024)은, 스퍼터법을 이용하여, 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화 질화 알루미늄막, 또는 질화 산화 알루미늄막의 단층, 또는 적층으로 형성하면 좋고, 트랜지스터의 보호막으로서 기능한다.
절연층(4021)은, 무기 절연 재료 또는 유기 절연 재료를 이용하여 형성할 수 있다. 또한 아크릴 수지, 폴리이미드, 벤조시클로부텐계 수지, 폴리아미드, 에폭시 수지 등의, 내열성을 갖는 유기 절연 재료를 이용하면, 평탄화 절연막으로서 매우 적합하다. 또한 상기 유기 절연 재료 외에, 저유전율 재료(low-k재료), 실록산계 수지, PSG(링유리), BPSG(인 붕소 유리) 등을 이용할 수 있다. 또한 이러한 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층을 형성하여도 좋다.
절연층(4021)의 형성법은, 특별히 한정되지 않고, 그 재료에 따라서, 스퍼터링법, 스핀 코트법, 딥핑법, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 옵셋 인쇄 등), 롤 코팅, 커텐 코팅, 나이프 코팅 등을 이용할 수 있다.
표시장치는 광원 또는 표시 소자로부터의 광을 투과시켜 표시를 실시한다. 따라서 광이 투과하는 화소부에 마련되는 기판, 절연막, 도전막 등의 박막은 모두 가시광선의 파장 영역의 광에 대해서 투광성으로 한다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 한다)에 있어서는, 꺼내는 광의 방향, 전극층이 설치되는 장소, 및 전극층의 패턴 구조에 따라서 투광성, 반사성을 선택하면 좋다.
제 1 전극층(4030), 제 2 전극층(4031)은, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티탄을 포함한 인듐 산화물, 산화 티탄을 포함한 인듐주석 산화물, 인듐주석 산화물(이하, ITO로 나타낸다), 인듐 아연 산화물, 산화 규소를 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 이용할 수 있다.
또한, 제 1 전극층(4030), 제 2 전극층(4031)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티탄(Ti), 백금(Pt), 알루미늄(Al), 동(Cu), 은(Ag) 등의 금속, 또는 그 합금, 혹은 그 질화물로부터 1개, 또는 복수종을 이용하여 형성할 수 있다.
또한, 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동회로 보호용의 보호 회로를 마련하는 것이 바람직하다. 보호 회로는, 비선형 소자를 이용하여 구성하는 것이 바람직하다.
이상과 같이 실시형태 1 내지 3 중의 어딘가에 나타낸 트랜지스터를 적용함으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
실시형태 1 내지 3의 어느 일 예에 나타낸 트랜지스터를 이용하여, 대상물의 정보를 읽어내는 이미지 센서 기능을 갖는 반도체 장치를 제작할 수 있다.
도 9(A)에, 이미지 센서 기능을 갖는 반도체 장치의 일 예를 나타낸다. 도 9(A)는 포토 센서의 등가 회로이며, 도 9(B)는 포토 센서의 일부를 나타내는 단면도다.
포토 다이오드(602)는, 한쪽의 전극이 포토 다이오드 리셋 신호선(658)에, 다른쪽의 전극이 트랜지스터(640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640)는 소스 또는 드레인중의 한쪽이 포토 센서 기준 신호선(672)에, 소스 또는 드레인중의 다른쪽이 트랜지스터(656)의 소스 또는 드레인중의 한쪽에 전기적으로 접속되어 있다. 트랜지스터(656)는, 게이트가 게이트 신호선(659)에, 소스 또는 드레인중의 다른쪽이 포토 센서 출력 신호선(671)에 전기적으로 접속되어 있다.
또한 본 명세서에 있어서의 회로도에 있어서, 산화물 반도체막을 이용하는 트랜지스터와 명확하게 판명할 수 있도록, 산화물 반도체막을 이용하는 트랜지스터의 기호에는 「OS」라고 기재하고 있다. 도 9(A)에 있어서, 트랜지스터(640), 트랜지스터(656)는 산화물 반도체막을 이용하는 트랜지스터다.
도 9(B)는, 포토 센서에 있어서의 포토 다이오드(602) 및 트랜지스터(640)를 나타내는 단면도이며, 절연 표면을 갖는 기판(601)(TFT 기판) 상에, 센서로서 기능하는 포토 다이오드(602) 및 트랜지스터(640)가 마련되어 있다. 포토 다이오드(602), 트랜지스터(640) 위에는 접착층(608)을 이용하여 기판(613)이 마련되어 있다.
트랜지스터(640)상에는 절연막(631), 보호 절연막(632), 제 1 층간 절연층(633), 제 2 층간 절연층(634)가 마련되어 있다. 포토 다이오드(602)는, 제 1 층간 절연층(633)상에 마련되며, 제 1 층간 절연층(633)상에 형성한 전극층(641)과 제 2 층간 절연층(634)상에 마련된 전극층(642)의 사이에, 제 1 층간 절연층(633)측으로부터 순서대로 제 1 반도체층(606a), 제 2 반도체층(606b), 및 제 3 반도체층(606c)를 적층한 구조를 가지고 있다.
본 실시형태에서는, 트랜지스터(640)로서 실시형태 1 내지 3 중의 어딘가에 나타낸 트랜지스터를 적용할 수 있다. 트랜지스터(640), 트랜지스터(656)는, 전기적 특성 변동이 억제되어 있어 전기적으로 안정하기 때문에, 도 9에서 나타내는 본 실시형태의 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수 있다.
전극층(641)은, 제 2 층간 절연층(634)에 형성된 도전층(643)과 전기적으로 접속하고, 전극층(642)은 전극층(641)을 통하여 게이트 전극(645)과 전기적으로 접속하고 있다. 게이트 전극(645)은, 트랜지스터(640)의 게이트 전극과 전기적으로 접속하고 있으며, 포토 다이오드(602)는 트랜지스터(640)와 전기적으로 접속하고 있다.
여기에서는, 제 1 반도체층(606a)로서 p형의 도전형을 갖는 반도체층과 제 2 반도체층(606b)으로서 고저항인 반도체층(I형 반도체층), 제 3 반도체층(606c)로서 n형의 도전형을 갖는 반도체층을 적층하는 pin형의 포토 다이오드를 예시하고 있다.
제 1 반도체층(606a)는 p형 반도체층이며, p형을 부여하는 불순물 원소를 포함한 비정질 실리콘막에 의해 형성할 수 있다. 제 1 반도체층(606a)의 형성에는 13족의 불순물 원소(예를 들면 붕소(B))를 포함한 반도체 재료 가스를 이용하여, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 이용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 이용하여도 괜찮다. 또한, 불순물 원소를 포함하지 않는 비정질 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 이용하여 그 비정질 실리콘막에 불순물 원소를 도입하여도 괜찮다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 실시함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 비정질 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 이용하면 좋다. 제 1 반도체층(606a)의 막두께는 10 nm 이상 50 nm 이하가 되도록 형성하는 것이 바람직하다.
제 2 반도체층(606b)은 I형 반도체층(진성 반도체층)이며, 비정질 실리콘막에 의해 형성한다. 제 2 반도체층(606b)의 형성에는, 반도체 재료 가스를 이용하여, 비정질 실리콘막을 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는, 실란(SiH4)을 이용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 이용하여도 괜찮다. 제 2 반도체층(606b)의 형성은, LPCVD법, 기상 성장법, 스퍼터링법 등에 의해 실시하여도 좋다. 제 2 반도체층(606b)의 막두께는 200 nm 이상 1000 nm 이하가 되도록 형성하는 것이 바람직하다.
제 3 반도체층(606c)은 n형 반도체층이며, n형을 부여하는 불순물 원소를 포함한 비정질 실리콘막에 의해 형성한다. 제 3 반도체층(606c)의 형성에는, 15족의 불순물 원소(예를 들면 인(P))을 포함한 반도체 재료 가스를 이용하여, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 이용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 이용하여도 괜찮다. 또한, 불순물 원소를 포함하지 않는 비정질 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 이용하여 그 비정질 실리콘막에 불순물 원소를 도입하여도 괜찮다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 실시함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 비정질 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 이용하면 좋다. 제 3 반도체층(606c)의 막두께는 20 nm 이상 200 nm 이하가 되도록 형성하는 것이 바람직하다.
또한, 제 1 반도체층(606a), 제 2 반도체층(606b), 및 제 3 반도체층(606c)은 비정질 반도체는 아니고, 다결정 반도체를 이용하여 형성하여도 좋고, 미세결정(반비정질(Semi Amorphous Semiconductor:SAS) 반도체를 이용하여 형성하여도 좋다.
미세결정 반도체는, 깁스의 자유에너지를 고려하면 비정질과 단결정의 중간적인 준안정 상태에 속하는 것이다. 즉, 자유에너지적으로 안정한 제 3 상태를 갖는 반도체이며, 단거리 질서를 가지며 격자 왜곡을 가진다. 기둥 형상 또는 침상 결정이 기판 표면에 대해서 법선 방향으로 성장하고 있다. 미세결정 반도체의 대표예인 미세결정 실리콘은, 그 라만 스펙트럼이 단결정 실리콘을 나타내는 520 cm-1보다도 저파수 측으로 시프트해 있다. 즉, 단결정 실리콘을 나타내는 520 cm-1과 비정질 실리콘을 나타내는 480 cm-1의 사이에 미세결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 댕글링 본드를 종단 하기 위해 수소 또는 할로겐을 적어도 1 원자% 또는 그 이상 포함시키고 있다. 게다가 헬륨, 아르곤, 크립톤, 네온 등의 희가스 원소를 포함시켜 격자 왜곡을 더욱 조장시킴으로써, 안정성이 증대하여 양호한 미세결정 반도체막을 얻을 수 있다.
이 미세결정 반도체막은, 주파수가 수십 MHz ~ 수백 MHz의 고주파 플라즈마 CVD법, 또는 주파수가 1 GHz 이상의 마이크로파 플라즈마 CVD 장치에 의해 형성할 수 있다. 대표적으로는, SiH4, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 수소로 희석하여 형성할 수 있다. 또한, 수소화 규소 및 수소에 추가하여 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 1종 또는 복수종의 희가스 원소로 희석하여 미세결정 반도체막을 형성할 수 있다. 이러한 때의 수소화 규소에 대해서 수소의 유량비를 5배 이상 200배 이하, 바람직하게는 50배 이상 150배 이하, 더욱 바람직하게는 100배로 한다. 또한, 실리콘을 포함한 기체중에, CH4, C2H6 등의 탄화물 기체, GeH4, GeF4 등의 게르마늄화 기체, F2 등을 혼입시켜도 괜찮다.
또한, 광전 효과로 발생한 정공의 이동도는 전자의 이동도에 비해 작기 때문에, pin형의 포토 다이오드는 p형의 반도체층측을 수광면으로 하는 것이 좋은 특성을 나타낸다. 여기에서는, pin형의 포토 다이오드가 형성되어 있는 기판(601)의 면으로부터 포토 다이오드(602)가 받는 광을 전기신호로 변환하는 예를 나타낸다. 또한, 수광면으로 한 반도체층측과는 반대의 도전형을 갖는 반도체층 측에서의 광은 외란광이 되기 때문에, 전극층은 차광성을 갖는 도전막을 이용하면 좋다. 또한, n형의 반도체층측을 수광면으로서 이용할 수도 있다.
제 1 층간 절연층(633), 제 2 층간 절연층(634)으로서는, 표면 요철을 저감하기 위해 평탄화 절연막으로서 기능하는 절연층이 바람직하다. 제 1 층간 절연층(633), 제 2 층간 절연층(634)으로서는, 예를 들면 폴리이미드, 아크릴 수지, 벤조시클로부텐 수지, 폴리아미드, 에폭시 수지 등의 유기 절연 재료를 이용할 수 있다. 또한 상기 유기 절연 재료 외에, 저유전율 재료(low-k재료), 실록산계 수지, PSG(링유리), BPSG(인 붕소 유리) 등의 단층, 또는 적층을 이용할 수 있다.
절연막(631), 보호 절연막(632), 제 1 층간 절연층(633), 제 2 층간 절연층(634)으로서는, 절연성 재료를 이용하여, 그 재료에 따라서, 스퍼터링법, 스핀 코트법, 딥핑법, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 옵셋 인쇄 등), 롤 코팅, 커텐 코팅, 나이프 코팅 등을 이용하여 형성할 수 있다.
포토 다이오드(602)에 입사 하는 광을 검출 함으로써, 피검출물의 정보를 읽어낼 수가 있다. 또한 피검출물의 정보를 읽어낼 때에 백라이트 등의 광원을 이용할 수 있다.
트랜지스터(640)로서 실시형태 1 내지 3 중의 어느 일 예를 나타낸 트랜지스터를 이용할 수 있다. 수소, 수분, 수산기 또는 수소화물(수소화합물이라고도 한다) 등의 불순물을 의도적으로 배제함에 의해 고순도화되며, 또한 산소도핑 처리에 의해 산소를 과잉으로 함유하는 산화물 반도체막을 포함한 트랜지스터는, 트랜지스터의 전기적 특성 변동이 억제되어 있어 전기적으로 안정하다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 7)
본 명세서에 개시하는 반도체 장치는, 다양한 전자기기(오락기기도 포함)에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비젼 장치(텔레비젼, 또는 텔레비젼 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에서 설명한 액정표시장치를 구비하는 전자기기의 예에 대하여 설명한다.
도 10(A)은 전자 서적(E-book라고도 한다)이며, 케이스(9630), 표시부(9631), 조작 키(9632), 태양전지(9633), 충방전 제어 회로(9634)를 가질 수가 있다. 도 10(A)에 나타낸 전자 서적은, 여러 가지 정보(정지화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 일자 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 여러 가지 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수가 있다. 또한 도 10(A)에서는 충방전 제어 회로(9634)의 일 예로서 배터리(9635), DCDC 컨버터(이하, 컨버터라고 약기)(9636)를 갖는 구성에 대하여 나타내고 있다. 상기 다른 실시형태 중의 어딘가에 나타낸 반도체 장치를 표시부(9631)에 적용함에 의해 신뢰성이 높은 전자 서적으로 할 수 있다.
도 10(A)에 나타내는 구성으로 함에 의해, 표시부(9631)로서 반투과형, 또는 반사형의 액정표시장치를 이용하는 경우, 비교적 밝은 상황하에서의 사용도 예상되어 태양전지(9633)에 의한 발전, 및 배터리(9635)에서의 충전을 효율적으로 실시할 수 있어 매우 적합하다. 또한 태양전지(9633)는, 케이스(9630)의 빈 공간(표면이나 이면)에 적절히 마련할 수 있기 때문에, 효율적인 배터리(9635)의 충전을 실시하는 구성으로 할 수 있기 때문에 매우 적합하다. 또한 배터리(9635)로서는, 리튬 이온 배터리를 이용하면 소형화를 꾀할 수 있는 등의 이점이 있다.
또한 도 10(A)에 나타내는 충방전 제어 회로(9634)의 구성, 및 동작에 대하여 도 10(B)에 블럭도를 나타내 설명한다. 도 10(B)에는, 태양전지(9633), 배터리(9635), 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3), 표시부(9631)에 대하여 나타내고 있으며, 배터리(9635), 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3)가 충방전 제어 회로(9634)에 대응하는 개소가 된다.
우선 외광에 의해 태양전지(9633)에 의해 발전이 되는 경우의 동작의 예에 대하여 설명한다. 태양전지로 발전한 전력은, 배터리(9635)를 충전하기 위한 전압이 되도록 컨버터(9636)에서 승압 또는 강압이 이루어진다. 그리고, 표시부(9631)의 동작에 태양전지(9633)로부터의 전력이 이용되려면 스위치(SW1)를 온으로 하여, 컨버터(9637)에서 표시부(9631)에 필요한 전압으로 승압 또는 강압을 하게 된다. 또한, 표시부(9631)에서의 표시를 실시하지 않는 때는, SW1를 오프로 하고, SW2를 온으로 하여 배터리(9635)의 충전을 실시하는 구성으로 하면 좋다.
그 다음에 외광에 의해 태양전지(9633)에 의해 발전이 되지 않는 경우의 동작의 예에 대하여 설명한다. 배터리(9635)에 축전된 전력은, 스위치(SW3)를 온으로 함에 의해 컨버터(9637)에 의해 승압 또는 강압이 이루어진다. 그리고, 표시부(9631)의 동작에 배터리(9635)로부터의 전력이 이용되게 된다.
또한 태양전지(9633)에 대해서는, 충전 수단의 일 예로서 나타내었지만, 다른 수단에 의한 배터리(9635)의 충전을 실시하는 구성이라도 괜찮다. 또한 다른 충전 수단을 조합하여 실시하는 구성으로 하여도 좋다.
도 11(A)은, 노트형의 퍼스널 컴퓨터이며, 본체(3001), 케이스(3002), 표시부(3003), 키보드(3004) 등으로 구성되어 있다. 상기 다른 실시형태 중의 어딘가에 나타낸 반도체 장치를 표시부(3003)에 적용함에 의해, 신뢰성이 높은 노트형의 퍼스널 컴퓨터로 할 수 있다.
도 11(B)은 휴대 정보 단말(PDA)이며, 본체(3021)에는 표시부(3023)과 외부 인터페이스(3025)와 조작 버튼(3024) 등이 마련되어 있다. 또한 조작용의 부속품으로서 스타일러스(3022)가 있다. 상기 다른 실시형태 중의 어딘가에 나타낸 반도체 장치를 표시부(3023)에 적용함에 의해, 보다 신뢰성이 높은 휴대 정보 단말(PDA)로 할 수 있다.
도 11(C)은, 전자 서적의 일 예를 나타내고 있다. 예를 들면, 전자 서적(2700)은, 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성되어 있다. 케이스(2701) 및 케이스(2703)는, 축부(2711)에 의해 일체로 되어 있으며, 그 축부(2711)를 축으로 하여 개폐 동작을 실시할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 실시하는 것이 가능해진다.
케이스(2701)에는 표시부(2705)가 설치되며, 케이스(2703)에는 표시부(2707)가 설치되어 있다. 표시부(2705) 및 표시부(2707)는, 연속 화면을 표시하는 구성으로 하여도 좋고, 다른 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 11(C)에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 11(C)에서는 표시부(2707))에 화상을 표시할 수 있다. 상기 다른 실시형태 중의 어딘가에 나타낸 반도체 장치를 표시부(2705), 표시부(2707)에 적용함에 의해, 신뢰성이 높은 전자 서적(2700)으로 할 수 있다.
또한, 도 11(C)에서는, 케이스(2701)에 조작부 등을 갖춘 예를 나타내고 있다. 예를 들면, 케이스(2701)에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 갖추고 있다. 조작 키(2723)에 의해, 페이지를 전송할 수가 있다. 또한 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 갖추는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 갖추는 구성으로 하여도 좋다. 게다가 전자 서적(2700)은, 전자 사전으로서의 기능을 갖게 한 구성으로 하여도 좋다.
또한, 전자 서적(2700)은, 무선으로 정보를 송수신 할 수 있는 구성으로 하여도 좋다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
도 11(D)은, 휴대전화이며, 케이스(2800) 및 케이스(2801)의 2개의 케이스로 구성되어 있다. 케이스(2801)에는, 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속단자(2808) 등을 갖추고 있다. 또한, 케이스(2800)에는, 휴대형 전화의 충전을 실시하는 태양전지셀(2810), 외부 메모리 슬롯(2811) 등을 갖추고 있다. 또한, 안테나는 케이스(2801) 내부에 내장되어 있다. 상기 다른 실시형태 중의 어딘가에 나타낸 반도체 장치를 표시 패널(2802)에 적용함에 의해, 신뢰성이 높은 휴대전화로 할 수 있다.
또한, 표시 패널(2802)은 터치 패널을 갖추고 있으며, 도 11(D)에는 영상 표시되어 있는 복수의 조작키(2805)를 점선으로 나타내고 있다. 또한 태양전지셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압에 승압하기 위한 승압 회로도 실장하고 있다.
표시 패널(2802)은, 사용 형태에 따라서 표시의 방향이 적절히 변화한다. 또한, 표시 패널(2802)과 동일면상에 카메라용 렌즈(2807)을 갖추고 있기 때문에, 화상 전화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한정하지 않고, 화상 전화, 녹음, 재생 등이 가능하다. 게다가 케이스(2800)와 케이스(2801)은, 슬라이드하여, 도 11(D)과 같이 전개하고 있는 상태로부터 서로 겹친 상태로 할 수 있어 휴대폰에 적합한 소형화가 가능하다.
외부 접속단자(2808)는 AC어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입하여, 보다 대량의 데이터 저장 및 이동에 대응할 수 있다.
또한, 상기 기능에 추가하여, 적외선 통신 기능, TV 수신기능 등을 갖춘 것이라도 괜찮다.
도 11(E)은 디지털 비디오 카메라이며, 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등으로 구성되어 있다. 상기 다른 실시형태 중의 어딘가에 나타낸 반도체 장치를 표시부(A)(3057), 표시부(B)(3055)에 적용함에 의해, 신뢰성이 높은 디지털 비디오 카메라로 할 수 있다.
도 11(F)은 텔레비젼 장치의 일 예를 나타내고 있다. 텔레비젼 장치(9600)는, 케이스(9601)에 표시부(9603)가 설치되어 있다. 표시부(9603)에 의해 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 케이스(9601)를 지지한 구성을 나타내고 있다. 상기 다른 실시형태 중의 어딘가에 나타낸 반도체 장치를 표시부(9603)에 적용함에 의해, 신뢰성이 높은 텔레비젼 장치(9600)로 할 수 있다.
텔레비젼 장치(9600)의 조작은, 케이스(9601)가 갖춘 조작 스위치나, 별체의 리모콘 조작기에 의해 실시할 수 있다. 또한, 리모콘 조작기에, 해당 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 마련하는 구성으로 하여도 좋다.
또한 텔레비젼 장치(9600)는, 수신기나 모뎀 등을 갖춘 구성으로 한다. 수신기에 의해 일반의 텔레비젼 방송의 수신을 실시할 수 있으며, 게다가 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함에 의해, 일방향(송신자로부터 수신자) 또는 양방향(송신자와 수신자 사이, 혹은 수신자 사이끼리 등)의 정보통신을 실시하는 것도 가능하다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시예 1]
본 실시예에서는, 발명의 일 형태인 트랜지스터를 제작하여, 그 전기 특성을 평가한 결과를 나타낸다.
이하에, 본 실시예의 트랜지스터의 제작 방법을 설명한다.
유리 기판상에 기초막으로서 플라즈마 CVD법에 의해 두께 100 nm의 질화 규소막을 형성하고, 연속하여 두께 150 nm의 산화 질화 규소막을 형성하고, 산화 질화 규소막상에 게이트 전극층으로서 스퍼터링법에 의해 두께 100 nm의 텅스텐막을 형성하였다. 여기서, 텅스텐막을 선택적으로 에칭하여 게이트 전극층을 형성하였다.
다음으로, 게이트 전극층상에 게이트 절연막으로서 플라즈마 CVD법에 의해 두께 100 nm의 산화 질화 규소막을 형성하였다.
다음으로, 게이트 절연막상에, In-Ga-Zn-O계 산화물 반도체 타겟(In2O3:Ga2O3:ZnO=1:1:1)을 이용하여, 기판과 타겟의 사이의 거리를 80 mm, 압력 0.4 Pa, 직류(DC) 전원 5 kW, 아르곤 및 산소(아르곤:산소=50 sccm:50 sccm) 분위기하, 200℃에서 스퍼터링에 의한 성막을 실시하여, 두께 40 nm의 산화물 반도체막을 형성하였다. 여기서, 산화물 반도체막을 선택적으로 에칭하여, 섬 형상의 산화물 반도체막을 형성하였다.
다음으로, 산화물 반도체막을 질소 분위기하, 650℃에서 6 분의 열처리를 실시하였다.
다음으로, 산화물 반도체막을 산소(250 sccm) 분위기하, 상부 전극 바이어스 6000 W, 하부 전극 바이어스 1000 W, 압력 1.33 Pa로 1분간, 도 14(B)로 나타낸 것 같은 ICP(Inductively Coupled Plasma) 방식의 플라즈마 장치에 의한 산소도핑 처리를 실시하였다.
다음으로, 산화물 반도체막을 대기 분위기하, 450℃에서 1시간, 열처리를 실시하였다. 그 후, 게이트 절연막인 산화 질화 규소막을 선택적으로 에칭하여, 게이트 전극층상에 개구부를 형성하였다.
다음으로, 산화물 반도체막상에 소스 전극층 및 드레인 전극층으로서 티탄막(두께 100 nm), 알루미늄막(두께 400 nm), 및 티탄막(두께 100 nm)의 적층을, 스퍼터링법에 의해 100℃에서 형성하였다. 여기서, 소스 전극층 및 드레인 전극층을 선택적으로 에칭하여, 트랜지스터의 채널장(L)이 3 μm, 채널폭(W)이 50 μm가 되도록 하였다.
다음으로, 질소 분위기하, 300℃에서 1시간, 열처리를 실시하였다.
다음으로, 산화물 반도체막에 접하도록 제 1 절연막으로서 스퍼터링법에 의해 두께 300 nm의 산화 규소막을 200℃에서 형성하였다. 여기서, 제 1 절연막인 산화 규소막을 선택적으로 에칭하여, 게이트 전극층, 소스 전극층 및 드레인 전극층상에 개구부를 형성하였다.
다음으로, 제 1 절연막인 산화 규소막상에, 제 2 절연막으로서 스핀 코트법에 의해 두께 1.5 μm의 감광성 아크릴 수지를 형성하였다. 여기서, 제 2 절연막인 감광성 아크릴 수지를 선택적으로 노광, 및 현상을 실시하여, 게이트 전극층, 소스 전극층 및 드레인 전극층상에 개구부를 형성하였다. 그 후 감광성 아크릴 수지를 경화시키기 위해, 질소 분위기하, 250℃에서 1시간, 열처리를 실시하였다.
이상의 공정에 의해, 채널장(L)의 길이를 3 μm, 채널폭(W)의 길이를 50 μm로 하는 복수의 트랜지스터를 유리 기판상에 제작하였다.
트랜지스터의 신뢰성을 조사하기 위한 방법의 하나에, 바이어스-열스트레스 시험(이하, BT시험이라고 한다)이 있다. BT시험은 가속 시험의 일종이며, 장기간의 사용에 의해 일어나는 트랜지스터의 특성 변화를 단시간에 평가할 수 있다. 특히, BT시험 전후에 있어서의 트랜지스터의 스레숄드 전압의 변화량은 신뢰성을 조사하기 위한 중요한 지표가 된다. BT시험 전후에 있어서, 스레숄드 전압의 변화량이 적을수록, 신뢰성이 높은 트랜지스터라고 말할 수 있다.
구체적으로는, 트랜지스터가 형성되어 있는 기판의 온도(기판 온도)를 일정하게 유지하고, 트랜지스터의 소스 및 드레인을 동일 전위로 하고, 게이트에 소스 및 드레인과는 다른 전위를 일정시간 인가한다. 기판 온도는, 시험 목적에 따라 적절히 설정하면 좋다. 또한, 게이트에 인가하는 전위가 소스 및 드레인의 전위보다 높은 경우를 ＋BT시험이라고 하며, 게이트에 인가하는 전위가 소스 및 드레인의 전위보다 낮은 경우를 -BT시험이라고 한다.
BT시험의 시험 강도는, 기판 온도, 게이트 절연막에 가해지는 전기장 강도, 전계 인가 시간에 따라서 결정할 수 있다. 게이트 절연막에 가해지는 전기장 강도는, 게이트와 소스 및 드레인의 전위차를 게이트 절연막의 막두께로 나누어서 결정된다. 예를 들면, 막두께가 100 nm의 게이트 절연막에 인가하는 전기장 강도를 2 MV/cm로 하고 싶은 경우는, 전위차를 20 V 로 하면 좋다.
본 실시예의 트랜지스터에 대하여 BT시험을 실시한 결과를 설명한다.
또한 전압이라는 것은 2점간에 있어서의 전위차를 -며, 전위라는 것은 일점에 있어서의 정전기장 속에 있는 단위 전하가 갖는 정전기 에너지(전기적인 위치 에너지)를 말한다. 다만, 일반적으로, 어느 일점에 있어서의 전위와 기준이 되는 전위(예를 들면 접지 전위)의 전위차를, 단지 전위 혹은 전압이라고 부르며, 전위와 전압이 동의어로서 이용되는 일이 많다. 이 때문에, 본 명세서에서는 특별히 지정하는 경우를 제외하고는, 전위를 전압이라고 바꿔 읽어도 괜찮고, 전압을 전위라고 바꿔 읽어도 괜찮은 것으로 한다.
BT시험은, 기판 온도를 150℃, 게이트 절연막에 인가하는 전기장 강도를 2 MV/cm, 인가 시간을 1시간으로 하여, ＋BT시험 및 -BT시험 각각에 대하여 실시하였다.
우선, ＋BT시험에 대하여 설명한다. BT시험 대상이 되는 트랜지스터의 초기 특성을 측정하기 위해, 기판 온도를 40℃로 하고, 소스-드레인간 전압(이하, 드레인 전압이라고 한다)을 1 V, 10 V로 하고, 소스-게이트간 전압(이하, 게이트 전압이라고 한다)을 -20 V ~ ＋20 V까지 변화시켰을 때의 소스-드레인 전류(이하, 드레인 전류라고 한다)의 변화 특성, 즉 Vg-Id 특성을 측정하였다. 여기에서는 기판 온도를 시료 표면으로의 흡습 대책으로서 40℃에서 하고 있지만, 특별히 문제가 없으면, 기판 온도를 실온(25℃)으로 하여 측정하여도 상관없다.
다음으로, 기판 온도를 150℃까지 상승시킨 후, 트랜지스터의 소스 및 드레인의 전위를 0 V로 하였다. 계속하여, 게이트 절연막에 인가되는 전기장 강도가 2 MV/cm가 되도록 게이트에 전압을 인가하였다. 여기에서는, 트랜지스터의 게이트 절연막의 두께가 100 nm였기 때문에, 게이트에 ＋20 V를 인가하고, 그대로 1시간 유지하였다. 여기에서는 인가 시간을 1시간으로 했지만, 목적에 따라 적절히 시간을 변경하여도 좋다.
다음으로, 게이트, 소스 및 드레인에 전압을 인가한 채로, 기판 온도를 40℃까지 내렸다. 이 때, 기판 온도가 완전히 내려가기 전에 전압의 인가를 정지해버리면, 여열의 영향에 의해 BT시험에서 트랜지스터에게 주어진 데미지가 회복되어 버리기 때문에, 전압은 인가한 채로 기판 온도를 내릴 필요가 있다. 기판 온도가 40℃가 된 후, 전압의 인가를 종료시켰다. 또한 엄밀하게는 강온시간도 인가 시간에 부가할 필요가 있지만, 실제로는 몇분에 40℃까지 내릴 수가 있었기 때문에, 이를 오차 범위내라고 생각하고 강온시간은 인가 시간에 부가하지 않았다.
다음으로, 초기 특성의 측정과 같은 조건에서 Vg-Id 특성을 측정하고, ＋BT시험 후의 Vg-Id 특성을 얻었다.
계속하여, -BT시험에 대하여 설명한다. -BT시험도 ＋BT시험과 같은 순서로 실시하지만, 기판 온도를 150℃까지 상승시킨 후에 게이트에 인가하는 전압을 -20 V로 하는 점이 다르다.
또한 BT시험시에는, 아직 한번도 BT시험을 실시하지 않은 트랜지스터를 이용하여 시험을 실시하는 것이 중요하다. 예를 들면, 한 번 ＋BT시험을 실시한 트랜지스터를 이용해 -BT시험을 실시하면, 먼저 실시한 ＋BT시험의 영향에 의해, -BT시험 결과를 올바르게 평가할 수 없다. 또한, 한 번 ＋BT시험을 실시한 트랜지스터를 이용하여, 재차 ＋BT시험을 실시하였을 경우 등도 마찬가지이다. 다만, 이러한 영향을 근거로 하여, 굳이 BT시험을 반복하는 경우는 예외로 한다.
도 17(A), 도 17(B), 도 18(A), 및 도 18(B)에, BT시험 전후에 있어서의 트랜지스터의 Vg-Id 특성을 나타낸다. 도 17(A), 도 17(B), 도 18(A), 및 도 18(B) 모두, 횡축은 게이트 전압(Vg)이고, 세로축은 게이트 전압에 대한 드레인 전류(Id)를 대수 눈금으로 나타내고 있다. 또한 도 18(A), 및 도 18(B)는 도 17(A), 및 도 17(B)과 동일한 측정 데이터지만, 횡축의 게이트 전압(Vg)을 확대하여 표기되어 있다.
도 18(A)은, ＋BT시험 전후에 있어서의 트랜지스터의 Vg-Id 특성을 나타내고 있다. 도면 중에 나타내는 실선 900은, ＋BT시험전의 트랜지스터의 Vg-Id 특성, 즉 초기 특성이며, 점선 901은, ＋BT시험 후의 트랜지스터의 Vg-Id 특성이다.
도 18(B)은, -BT시험 전후에 있어서의 트랜지스터의 Vg-Id 특성을 나타내고 있다. 도면 중에 나타내는 실선 902는, -BT시험전의 트랜지스터의 Vg-Id 특성, 즉 초기 특성이며, 점선 903은, -BT시험 후의 트랜지스터의 Vg-Id 특성이다.
또한 이러한 Vg-Id 특성의 측정에 대하여, 본 실시예의 트랜지스터는, 오프 영역(N형 트랜지스터의 경우는, 많게는 Vg가 0 V근방으로부터 마이너스의 영역)에서, Id가 측정기의 검출 하한치 이하가 되어 버렸다. 이 때문에, 도 17(A), 도 17(B), 도 18(A), 및 도 18(B)에서는, Id가 측정기의 검출 하한치 이하가 된 부분에 대해서는 표기하고 있지 않다.
도 18(A)로부터, ＋BT시험 후의 특성인 901은, 초기 특성인 900에 비해 스레숄드 전압이 플러스 방향으로 0.12 V 변화하고 있으며, 도 18(B)로부터, -BT시험 후의 특성인 903은, 초기 특성인 902에 비하여, 스레숄드 전압이 플러스 방향으로 0.07 V 변화하고 있다. 이상으로부터, 어느 BT시험에 있어도, 스레숄드 전압의 변화량이 수 1 V 이하로 적기 때문에, 본 실시예의 트랜지스터는, BT시험에 있어서의 신뢰성이 높은 트랜지스터인 것을 확인할 수 있었다.
본 출원은 전문이 참조로서 본 명세서에 통합되고, 2010년 4월 23일 일본 특허청에 출원된, 일련 번호가 2010-100343인 일본 특허 출원에 기초한다.

Claims (11)

  1. 반도체 장치의 제작 방법으로서,
    절연 표면 위에 산화물 반도체층을 형성하는 단계로서, 상기 산화물 반도체층은 채널 형성 영역을 포함하고, 상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 상기 산화물 반도체층 형성 단계;
    질소 함유 분위기에서 상기 산화물 반도체층에 제1 열처리를 실시하는 단계;
    상기 제1 열처리 후에 상기 산화물 반도체층 내부에 산소 이온을 공급하기 위해 상기 산화물 반도체층에 산소 도핑 처리하여, 산소의 양이 화학양론비보다 많은 영역이 상기 산화물 반도체층에 형성되게 함으로써, 상기 산화물 반도체층에 있는 산소 결손이 보상되는 단계; 및
    상기 제1 열처리 후에 산소 함유 분위기에서 상기 산화물 반도체층에 제2 열처리를 실시하는 단계를 포함하고,
    화학양론비보다 많고 화학양론비의 두 배보다 적은 비율로 산소 원자를 함유하도록 상기 산소 도핑 처리를 상기 산화물 반도체층에 실시하는, 반도체 장치의 제작 방법.
  2. 반도체 장치의 제작 방법으로서,
    절연 표면 위에 산화물 반도체층을 형성하는 단계로서, 상기 산화물 반도체층은 채널 형성 영역을 포함하는, 상기 산화물 반도체층 형성 단계;
    질소 함유 분위기에서 상기 산화물 반도체층에 제1 열처리를 실시하는 단계;
    상기 제1 열처리 후에 상기 산화물 반도체층 내부에 산소 원자를 공급하기 위해 상기 산화물 반도체층에 산소 도핑 처리하여, 산소의 양이 화학양론비보다 많은 영역이 상기 산화물 반도체층에 형성되게 함으로써, 상기 산화물 반도체층에 있는 산소 결손이 보상되는 단계; 및
    상기 제1 열처리 후에 산소 함유 분위기에서 상기 산화물 반도체층에 제2 열처리를 실시하는 단계를 포함하고,
    화학양론비보다 많고 화학양론비의 두 배보다 적은 비율로 산소 원자를 함유하도록 상기 산소 도핑 처리를 상기 산화물 반도체층에 실시하는, 반도체 장치의 제작 방법.
  3. 제1 항 또는 제2 항에 있어서, 상기 제2 열처리는 상기 산소 도핑 처리 후에 실시하는, 반도체 장치의 제작 방법.
  4. 제1 항 또는 제2 항에 있어서,
    게이트 전극층을 형성하는 단계;
    상기 게이트 전극층 위에 상기 절연 표면을 포함하는 제1 절연막을 형성하는 단계;
    상기 산화물 반도체층에 전기적으로 접속된 소스 전극층과 드레인 전극층을 형성하는 단계; 및
    상기 산화물 반도체층에 접촉하도록 상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 제2 절연막을 형성하는 단계를 더 포함하고,
    상기 산화물 반도체층은 스퍼터링법에 의하여 형성하는, 반도체 장치의 제작 방법.
  5. 삭제
  6. 제1 항 또는 제2 항에 있어서,
    상기 제1 열처리 온도가 250℃ 이상 750℃ 이하인, 반도체 장치의 제작 방법.
  7. 제4 항에 있어서,
    상기 제1 절연막과 상기 제2 절연막 중 적어도 하나는 상기 산화물 반도체층의 구성 원소를 함유하는 절연막인, 반도체 장치의 제작 방법.
  8. 제4 항에 있어서,
    상기 제1 절연막과 상기 제2 절연막 중 하나는 상기 산화물 반도체층의 구성 원소를 함유하는 절연막이고, 다른 하나는 상기 절연막의 구성 원소와 상이한 원소를 함유하는 막인, 반도체 장치의 제작 방법.
  9. 제4 항에 있어서,
    상기 제1 절연막과 상기 제2 절연막 중 적어도 하나는 산화 갈륨을 함유하는 절연막인, 반도체 장치의 제작 방법.
  10. 제4 항에 있어서,
    상기 제1 절연막과 상기 제2 절연막 중 하나는 산화 갈륨을 함유하는 절연막이고, 다른 하나는 산화 갈륨과 다른 재료를 함유하는 막인 반도체 장치의 제작 방법.
  11. 제4 항에 있어서,
    질소를 함유하는 제3 절연막이 형성되어 상기 제2 절연막을 덮는, 반도체 장치의 제작 방법.
KR1020167016729A 2010-04-23 2011-04-01 반도체 장치 및 반도체 장치의 제작 방법 KR101748404B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010100343 2010-04-23
JPJP-P-2010-100343 2010-04-23
PCT/JP2011/058859 WO2011132548A1 (en) 2010-04-23 2011-04-01 Semiconductor device and manufacturing method thereof

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020157006442A Division KR101636008B1 (ko) 2010-04-23 2011-04-01 반도체 장치 및 반도체 장치의 제작 방법

Publications (2)

Publication Number Publication Date
KR20160075870A KR20160075870A (ko) 2016-06-29
KR101748404B1 true KR101748404B1 (ko) 2017-06-16

Family

ID=44815041

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020127030126A KR20130054275A (ko) 2010-04-23 2011-04-01 반도체 장치 및 반도체 장치의 제작 방법
KR1020157006442A KR101636008B1 (ko) 2010-04-23 2011-04-01 반도체 장치 및 반도체 장치의 제작 방법
KR1020167016729A KR101748404B1 (ko) 2010-04-23 2011-04-01 반도체 장치 및 반도체 장치의 제작 방법

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020127030126A KR20130054275A (ko) 2010-04-23 2011-04-01 반도체 장치 및 반도체 장치의 제작 방법
KR1020157006442A KR101636008B1 (ko) 2010-04-23 2011-04-01 반도체 장치 및 반도체 장치의 제작 방법

Country Status (6)

Country Link
US (3) US8828811B2 (ko)
JP (2) JP5755491B2 (ko)
KR (3) KR20130054275A (ko)
CN (3) CN104465408B (ko)
TW (4) TWI596677B (ko)
WO (1) WO2011132548A1 (ko)

Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170119742A (ko) 2009-07-03 2017-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN106057907B (zh) * 2010-04-23 2019-10-22 株式会社半导体能源研究所 半导体装置的制造方法
WO2011132625A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR101540039B1 (ko) 2010-04-23 2015-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101854421B1 (ko) 2010-04-23 2018-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101806271B1 (ko) 2010-05-14 2017-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9496405B2 (en) 2010-05-20 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device including step of adding cation to oxide semiconductor layer
KR101872927B1 (ko) 2010-05-21 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102906882B (zh) 2010-05-21 2015-11-25 株式会社半导体能源研究所 半导体装置及其制造方法
CN105957802A (zh) 2010-05-21 2016-09-21 株式会社半导体能源研究所 半导体装置及其制造方法
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101801960B1 (ko) 2010-07-01 2017-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치의 구동 방법
US8835917B2 (en) 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
TWI658516B (zh) * 2011-03-11 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US9082860B2 (en) 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105931967B (zh) 2011-04-27 2019-05-03 株式会社半导体能源研究所 半导体装置的制造方法
US8709922B2 (en) 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8643008B2 (en) 2011-07-22 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102108572B1 (ko) 2011-09-26 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP5912394B2 (ja) 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
US8637864B2 (en) 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TWI466190B (zh) * 2011-11-23 2014-12-21 Preparation and Flexible Structure of Oxidized Insulating Layer for Low Temperature Polysilicon Thin Film Transistor
US8951899B2 (en) 2011-11-25 2015-02-10 Semiconductor Energy Laboratory Method for manufacturing semiconductor device
JP6059968B2 (ja) * 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
US20130137232A1 (en) 2011-11-30 2013-05-30 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
US8748240B2 (en) 2011-12-22 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102412138B1 (ko) 2012-01-25 2022-06-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US20130207111A1 (en) 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device
US20130221345A1 (en) 2012-02-28 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8999773B2 (en) 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
JP2013236068A (ja) 2012-04-12 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP6059566B2 (ja) * 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9006024B2 (en) 2012-04-25 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8860022B2 (en) * 2012-04-27 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
JP5636392B2 (ja) * 2012-05-24 2014-12-03 株式会社東芝 表示装置
JP2014082388A (ja) 2012-10-17 2014-05-08 Semiconductor Energy Lab Co Ltd 半導体装置
US9166021B2 (en) 2012-10-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6021586B2 (ja) 2012-10-17 2016-11-09 株式会社半導体エネルギー研究所 半導体装置
KR102220279B1 (ko) 2012-10-19 2021-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
JP6204145B2 (ja) 2012-10-23 2017-09-27 株式会社半導体エネルギー研究所 半導体装置
WO2014065343A1 (en) 2012-10-24 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2014073486A1 (ja) * 2012-11-08 2014-05-15 シャープ株式会社 アクティブマトリクス基板、及び表示装置
US8981359B2 (en) * 2012-12-21 2015-03-17 Lg Display Co., Ltd. Organic light emitting diode display device and method of fabricating the same
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
KR102153110B1 (ko) 2013-03-06 2020-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체막 및 반도체 장치
US9312392B2 (en) * 2013-05-16 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9099861B2 (en) * 2013-05-23 2015-08-04 Inpaq Technology Co., Ltd. Over-voltage protection device and method for preparing the same
KR102232133B1 (ko) 2013-08-22 2021-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102294507B1 (ko) * 2013-09-06 2021-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6440457B2 (ja) 2013-11-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置
TWI666770B (zh) 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
JP6444714B2 (ja) 2013-12-20 2018-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6488124B2 (ja) 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
JP6252904B2 (ja) * 2014-01-31 2017-12-27 国立研究開発法人物質・材料研究機構 酸化物半導体およびその製法
CN112233982A (zh) 2014-02-28 2021-01-15 株式会社半导体能源研究所 半导体装置的制造方法
US9564535B2 (en) 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
US10096489B2 (en) 2014-03-06 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9887291B2 (en) 2014-03-19 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, or the display module
TWI686899B (zh) * 2014-05-02 2020-03-01 日商半導體能源研究所股份有限公司 半導體裝置、觸控感測器、顯示裝置
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
KR20150146409A (ko) 2014-06-20 2015-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 입출력 장치, 및 전자 기기
JP6310816B2 (ja) * 2014-08-26 2018-04-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6676316B2 (ja) 2014-09-12 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2016066788A (ja) 2014-09-19 2016-04-28 株式会社半導体エネルギー研究所 半導体膜の評価方法および半導体装置の作製方法
US9704704B2 (en) 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
JP6647846B2 (ja) 2014-12-08 2020-02-14 株式会社半導体エネルギー研究所 半導体装置
KR102549926B1 (ko) 2015-05-04 2023-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법, 및 전자기기
US10121759B2 (en) * 2015-11-04 2018-11-06 Kulicke And Soffa Industries, Inc. On-bonder automatic overhang die optimization tool for wire bonding and related methods
TWI729030B (zh) * 2016-08-29 2021-06-01 日商半導體能源研究所股份有限公司 顯示裝置及控制程式
JP6629252B2 (ja) * 2017-02-01 2020-01-15 株式会社東芝 半導体装置の製造方法
US11051390B2 (en) * 2017-03-22 2021-06-29 Japan Atomic Energy Agency Functional membrane for ion beam transmission, beam line device and filter device each having the same, and method of adjusting filter device
US11257722B2 (en) 2017-07-31 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide containing gallium indium and zinc
CN108259039B (zh) * 2017-12-05 2021-01-26 北京无线电计量测试研究所 一种汞离子微波频标真空制备方法
KR102217043B1 (ko) * 2018-10-30 2021-02-18 연세대학교 산학협력단 산화물 박막 트랜지스터 및 그 제조 방법
CN111355308B (zh) * 2018-12-24 2023-12-29 中国科学院半导体研究所 无线供能柔性发光系统及其无线能量接收端装置制备方法
JP6807420B2 (ja) * 2019-02-21 2021-01-06 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
CN110112102B (zh) * 2019-05-10 2021-07-06 Tcl华星光电技术有限公司 一种阵列基板及其制备方法
US12068198B2 (en) 2019-05-10 2024-08-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102299641B1 (ko) * 2020-05-18 2021-09-10 충북대학교 산학협력단 파워에 따른 산화물 박막 트랜지스터의 제조방법 및 그 제조방법에 의해 제조된 산화물 박막 트랜지스터
KR102297581B1 (ko) * 2020-05-18 2021-09-06 충북대학교 산학협력단 가스 유량에 따른 산화물 박막 트랜지스터의 제조방법 및 그 제조방법에 의해 제조된 산화물 박막 트랜지스터
KR102364105B1 (ko) * 2020-05-18 2022-02-17 충북대학교 산학협력단 공정 시간에 따른 산화물 박막 트랜지스터의 제조방법 및 그 제조방법에 의해 제조된 산화물 박막 트랜지스터
TWI783583B (zh) * 2020-07-21 2022-11-11 美商應用材料股份有限公司 用於非晶矽中減少氫併入的離子佈植
CN112635574B (zh) * 2020-12-31 2023-06-09 北海惠科光电技术有限公司 一种液晶显示面板、薄膜晶体管及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008270723A (ja) * 2007-03-28 2008-11-06 Toppan Printing Co Ltd 薄膜トランジスタ
JP2010062229A (ja) * 2008-09-01 2010-03-18 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び薄膜トランジスタの作製方法

Family Cites Families (142)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3014334B2 (ja) 1996-11-29 2000-02-28 キヤノン販売株式会社 半導体装置の製造方法
JPH10313114A (ja) 1997-05-14 1998-11-24 Nec Corp 半導体装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW457553B (en) * 1999-01-08 2001-10-01 Sony Corp Process for producing thin film semiconductor device and laser irradiation apparatus
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
TW529085B (en) * 2000-09-22 2003-04-21 Alps Electric Co Ltd Method for evaluating performance of plasma treatment apparatus or performance confirming system of plasma treatment system
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) * 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6878583B2 (en) * 2003-02-05 2005-04-12 Taiwan Semiconductor Manufacturing Company Integration method to enhance p+ gate activation
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7060594B2 (en) * 2004-10-19 2006-06-13 Macronix International Co., Ltd. Memory device and method of manufacturing including deuterated oxynitride charge trapping structure
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073698A (ja) * 2005-09-06 2007-03-22 Canon Inc トランジスタ
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
JP5177954B2 (ja) * 2006-01-30 2013-04-10 キヤノン株式会社 電界効果型トランジスタ
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5128792B2 (ja) * 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5116290B2 (ja) 2006-11-21 2013-01-09 キヤノン株式会社 薄膜トランジスタの製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101270174B1 (ko) 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US7855153B2 (en) 2008-02-08 2010-12-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP2009253204A (ja) * 2008-04-10 2009-10-29 Idemitsu Kosan Co Ltd 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP5331382B2 (ja) * 2008-05-30 2013-10-30 富士フイルム株式会社 半導体素子の製造方法
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5584960B2 (ja) * 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
KR100963104B1 (ko) * 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101588576B1 (ko) * 2008-07-10 2016-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 전자 기기
JP2010056541A (ja) * 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TWI627757B (zh) * 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
TWI413260B (zh) * 2008-07-31 2013-10-21 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5608347B2 (ja) 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
TWI637444B (zh) * 2008-08-08 2018-10-01 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP5501586B2 (ja) * 2008-08-22 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10644163B2 (en) 2008-08-27 2020-05-05 Idemitsu Kosan Co., Ltd. Semiconductor film comprising an oxide containing in atoms, Sn atoms and Zn atoms
JP5523015B2 (ja) 2008-08-28 2014-06-18 キヤノン株式会社 画像形成装置
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
TWI569454B (zh) 2008-09-01 2017-02-01 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5627071B2 (ja) * 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101623224B1 (ko) * 2008-09-12 2016-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR101665734B1 (ko) * 2008-09-12 2016-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 생산 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
CN102881696A (zh) * 2008-09-19 2013-01-16 株式会社半导体能源研究所 显示装置
EP2421030B1 (en) * 2008-09-19 2020-10-21 Semiconductor Energy Laboratory Co., Ltd. Display device
US20100072435A1 (en) * 2008-09-20 2010-03-25 Konica Minolta Holdings, Inc. Production method of metal oxide precursor layer, production method of metal oxide layer, and electronic device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5515281B2 (ja) * 2008-12-03 2014-06-11 ソニー株式会社 薄膜トランジスタ、表示装置、電子機器および薄膜トランジスタの製造方法
TWI556323B (zh) * 2009-03-13 2016-11-01 半導體能源研究所股份有限公司 半導體裝置及該半導體裝置的製造方法
KR101995704B1 (ko) * 2009-11-20 2019-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101854421B1 (ko) 2010-04-23 2018-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101540039B1 (ko) 2010-04-23 2015-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011132625A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
CN106057907B (zh) 2010-04-23 2019-10-22 株式会社半导体能源研究所 半导体装置的制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008270723A (ja) * 2007-03-28 2008-11-06 Toppan Printing Co Ltd 薄膜トランジスタ
JP2010062229A (ja) * 2008-09-01 2010-03-18 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び薄膜トランジスタの作製方法

Also Published As

Publication number Publication date
US8828811B2 (en) 2014-09-09
KR20160075870A (ko) 2016-06-29
JP5755491B2 (ja) 2015-07-29
TW201742160A (zh) 2017-12-01
TW201511139A (zh) 2015-03-16
CN102859705A (zh) 2013-01-02
KR101636008B1 (ko) 2016-07-06
JP2011243972A (ja) 2011-12-01
CN105390402A (zh) 2016-03-09
JP6178363B2 (ja) 2017-08-09
CN105390402B (zh) 2018-09-07
US20140370656A1 (en) 2014-12-18
US20150243768A1 (en) 2015-08-27
JP2015164225A (ja) 2015-09-10
CN102859705B (zh) 2015-12-09
TWI543271B (zh) 2016-07-21
KR20150036817A (ko) 2015-04-07
CN104465408B (zh) 2017-09-15
TW201145404A (en) 2011-12-16
TW201630082A (zh) 2016-08-16
TWI557806B (zh) 2016-11-11
WO2011132548A1 (en) 2011-10-27
TWI596677B (zh) 2017-08-21
US9373707B2 (en) 2016-06-21
TWI708288B (zh) 2020-10-21
CN104465408A (zh) 2015-03-25
US20110260171A1 (en) 2011-10-27
KR20130054275A (ko) 2013-05-24

Similar Documents

Publication Publication Date Title
KR101748404B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
KR101877377B1 (ko) 반도체 장치의 제작 방법
KR101826831B1 (ko) 반도체 장치의 제작 방법
KR101800844B1 (ko) 반도체 장치의 제작 방법
KR101754380B1 (ko) 반도체 장치의 제작 방법
KR101806271B1 (ko) 반도체 장치의 제작 방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant