TWI661673B - 半導體裝置 - Google Patents

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Abstract

本發明的一個方式的目的之一是穩定地控制使用氧化物半導體的功能電路的臨界電壓。本發明提供一種半導體裝置，包括：可變偏置電路；具有背閘極的用於監視的氧化物半導體電晶體；電流源；差動放大器；參考電壓源；包括具有背閘極的氧化物半導體電晶體的功能電路。電流源使電流流過上述用於監視的氧化物半導體電晶體的汲極與源極之間而產生對應於該電流的閘極-源極間電壓。差動放大器比較該電壓與參考電壓源的電壓，放大其差異並輸出至可變偏置電路。可變偏置電路由差動放大器的輸出控制，並藉由對用於監視的氧化物半導體電晶體的背閘極及包含在功能電路中的氧化物半導體電晶體的背閘極供應電壓，來可以獲得穩定的臨界電壓。

Description

半導體裝置
本發明係關於一種包括具有背閘極的氧化物半導體電晶體的半導體裝置，尤其係關於一種具有自動控制施加到背閘極的電壓的功能的半導體裝置。此外，還關於一種具備上述半導體裝置的電子裝置。
SRAM(靜態隨機記憶體)和DRAM(動態隨機記憶體)已應用於各種各樣的電子裝置。例如，SRAM和DRAM廣泛地應用於快取記憶體。快取記憶體應用於中央處理器(CPU)、硬式磁碟機(HDD)、固態硬碟(SSD)等的裝置。快取記憶體是為與邏輯電路迅速進行資料交換而設置。
作為非揮發性記憶體有快閃記憶體，但是快閃記憶體的回應速度慢。作為新穎的記憶體，提出了使用氧化物半導體的記憶體。
使用氧化物半導體的電晶體的關態電流(off-state current)非常小。例如，每通道寬度1μm的關態電 流在85℃下為100yA(1yA(攸安培)為1×10-24A)以下。由此，儲存電容器及使用氧化物半導體的電晶體可以構成能夠長時間地保持資料的記憶元件(例如，參照專利文獻1)。
控制使用氧化物半導體的電晶體的臨界電壓的技術還在開發中。如果臨界電壓向負方向漂移，Vg為0V時的關態電流則增加。因此，有因臨界電壓的漂移導致資料保持時間縮短的問題。因此，從延長資料保持期間的觀點來看，也對臨界電壓控制技術有需求。
[專利文獻1]日本專利申請公開第2011-181167
使用氧化物半導體的電晶體具有極小的關態電流，因此可以利用該特性構成非揮發性記憶體。另一方面，使用氧化物半導體的電晶體難以控制臨界電壓。作為控制臨界電壓的方法，已知藉由在氧化物半導體電晶體中設置背閘極並控制其電壓以改變臨界電壓的方法。然而，在固定背閘極電壓的情況下，有電晶體特性的偏差以及因溫度特性而改變電晶體的臨界電壓的問題。
本發明的目的之一是提供一種對氧化物半導體電晶體的背閘極自動施加適當的電位的半導體裝置。本發明的其他的目的是提供一種包括對氧化物半導體電晶體的背閘極自動施加適當的電位的半導體裝置的電子裝置。
本發明目的之一是提供一種即使溫度等使用環境發生變化也可以穩定地獲得氧化物半導體電晶體的臨界電壓的半導體裝置。另外，本發明的目的之一是提供一種即使在製程中發生電晶體特性的偏差也可以穩定地獲得氧化物半導體電晶體的臨界電壓的半導體裝置。此外，本發明目的之一是提供一種可以穩定地控制關態電流的半導體裝置。
本說明書所公開的發明的一個方式至少實現上述目的中的一個。
本發明的一個方式的半導體裝置包括：可變偏置電路；具有背閘極的第一電晶體；電流源；差動放大器；參考電壓源；以及功能電路，其中，功能電路包括具有背閘極的第二電晶體，第一電晶體及第二電晶體包含氧化物半導體，電流源使電流流過第一電晶體的汲極與源極之間而產生對應於該電流的閘極-源極間電壓，差動放大器比較第一電晶體的閘極-源極間電壓與參考電壓源的電壓，而且放大並輸出其差異，並且，可變偏置電路由差動放大器的輸出電壓或者輸出電流控制，並對第一電晶體的背閘極及第二電晶體的背閘極供應電壓。
本發明的一個方式的半導體裝置的可變偏置電路也可以包括PWM(Pulse Width Modulation，脈衝寬度調變)波發生電路。
本發明的一個方式的半導體裝置的功能電路也可以為記憶體電路。
本發明的一個方式的半導體裝置的功能電路也可以為暫存器電路。
藉由採用本發明的控制工作，可以提供一種氧化物半導體電晶體的臨界電壓不容易受到溫度或電晶體特性的偏差的影響而發生變化的半導體裝置。此外，可以提供一種可以在不受到溫度或電晶體特性的偏差的影響的情況下穩定地控制氧化物半導體電晶體的關態電流的半導體裝置。
可以提供一種功耗低的記憶體裝置或者半導體裝置。可以提供一種可以進行高速工作的記憶體裝置或者半導體裝置。
13‧‧‧電晶體
15‧‧‧電晶體
70‧‧‧電子槍室
72‧‧‧光學系統
74‧‧‧樣本室
76‧‧‧光學系統
78‧‧‧照相裝置
80‧‧‧觀察室
82‧‧‧膠片室
84‧‧‧電子
88‧‧‧物質
92‧‧‧螢光板
101‧‧‧可變偏置電路
102‧‧‧電晶體
103‧‧‧電流源
104‧‧‧差動放大器
105‧‧‧參考電壓源
106‧‧‧功能電路
107‧‧‧電晶體
200‧‧‧記憶單元
201‧‧‧電晶體
202‧‧‧電晶體
203‧‧‧儲存電容器
204‧‧‧字線
205‧‧‧電容字線
206‧‧‧源極線
207‧‧‧位元線
208‧‧‧背閘極偏置線
209‧‧‧驅動電路
210‧‧‧驅動電路
301‧‧‧PWM波發生電路
302‧‧‧恆壓電路
303‧‧‧反相器
304‧‧‧位準轉移器
305‧‧‧位準轉移器
306‧‧‧開關電晶體
307‧‧‧開關電晶體
308‧‧‧電阻器
309‧‧‧電容器
400‧‧‧基板
401‧‧‧元件分離區
402‧‧‧雜質區
403‧‧‧雜質區
404‧‧‧通道形成區
405‧‧‧絕緣膜
406‧‧‧閘極電極
411‧‧‧絕緣膜
412‧‧‧導電膜
413‧‧‧導電膜
414‧‧‧導電膜
416‧‧‧導電膜
417‧‧‧導電膜
418‧‧‧導電膜
420‧‧‧絕緣膜
421‧‧‧絕緣膜
422‧‧‧絕緣膜
424‧‧‧閘極電極
430‧‧‧半導體膜
430a‧‧‧氧化物半導體膜
430b‧‧‧氧化物半導體膜
430c‧‧‧氧化物半導體膜
431‧‧‧閘極絕緣膜
432‧‧‧導電膜
433‧‧‧導電膜
434‧‧‧閘極電極
501‧‧‧三角波發生電路
502‧‧‧比較器
503‧‧‧反相緩衝器
504‧‧‧反相緩衝器
601‧‧‧反相器
602‧‧‧開關
603‧‧‧NAND
604‧‧‧時脈反相器
605‧‧‧開關
606‧‧‧反相器
607‧‧‧時脈NAND
608‧‧‧多工器
609‧‧‧反相器
610‧‧‧氧化物半導體電晶體
611‧‧‧電晶體
612‧‧‧電晶體
613‧‧‧電晶體
614‧‧‧電容器
615‧‧‧電容器
616‧‧‧佈線
700‧‧‧電子構件
701‧‧‧引線
702‧‧‧印刷電路板
703‧‧‧電路部
704‧‧‧電路基板
901‧‧‧外殼
902‧‧‧外殼
903a‧‧‧顯示部
903b‧‧‧顯示部
904‧‧‧選擇按鈕
905‧‧‧鍵盤
910‧‧‧電子書閱讀器
911‧‧‧外殼
912‧‧‧外殼
913‧‧‧顯示部
914‧‧‧顯示部
915‧‧‧軸部
916‧‧‧電源開關
917‧‧‧操作鍵
918‧‧‧揚聲器
920‧‧‧電視機
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧支架
924‧‧‧遙控器
930‧‧‧主體
931‧‧‧顯示部
932‧‧‧揚聲器
933‧‧‧麥克風
934‧‧‧操作按鈕
941‧‧‧主體
942‧‧‧顯示部
943‧‧‧操作開關
在圖式中：圖1為本發明的半導體裝置的方塊圖；圖2為示出氧化物半導體電晶體的Id-Vg特性的圖；圖3為本發明的半導體裝置的方塊圖；圖4為PWM波發生電路的方塊圖；圖5為示出PWM波發生電路的工作的圖；圖6為示出應用本發明的記憶體電路的圖；圖7為示出應用本發明的暫存器電路的圖；圖8A和圖8B為氧化物半導體的剖面TEM影像，圖8C為局部的傅立葉變換影像； 圖9A和圖9B為氧化物半導體膜的奈米束電子繞射圖案，圖9C和圖9D為示出穿透式電子繞射測定裝置的一個例子的圖；圖10A為示出利用穿透式電子繞射測定的結構分析的一個例子的圖，圖10B和圖10C為平面TEM影像；圖11為說明本發明的一個方式的剖面圖；圖12為說明本發明的一個方式的剖面圖；圖13A為示出電子構件的製程的流程圖，圖13B為電子構件的透視示意圖；圖14A至圖14E為使用電子構件的電子裝置。
下面，參照圖式對本發明的一個方式進行詳細說明。注意，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是，其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的實施方式的記載內容中。
電晶體是半導體元件的一種，可以進行電流或電壓的放大、用來控制導通或非導通的切換工作等。本說明書中的電晶體包括IGFET(Insulated Gate Field Effect Transistor：絕緣閘場效電晶體)和薄膜電晶體(TFT：Thin Film Transistor)。
另外，為了容易理解，圖式等所示的各構成 要素的位置、大小、範圍等有時不表示實際上的位置、大小、範圍等。因此，所公開的發明不一定侷限於圖式等所公開的位置、大小、範圍等。
另外，本說明書等中使用的“第一”、“第二”、“第三”等序數詞是用來避免構成要素的混淆而附加的，而不是為了在數目方面上進行限定。
實施方式1
圖1示出本發明的一個方式的半導體裝置的方塊圖。本發明的一個方式的半導體裝置包括可變偏置電路101、臨界電壓監視電晶體102、電流源103、差動放大器104、參考電壓源105、使用氧化物半導體的功能電路106、氧化物半導體電晶體107。在此，功能電路106包括其背閘極被控制的氧化物半導體電晶體107，功能電路106一般是記憶體、算術電路、放大電路等，但是不侷限於此。
以下依次說明各構成要素。可變偏置電路101是由被輸入的電壓控制並生成施加到背閘極的電壓(背閘極電壓Vbg)的電壓控制型電壓源。臨界電壓監視電晶體102是具有與在功能電路中使用的具有背閘極的氧化物半導體電晶體相同結構的氧化物半導體電晶體，兩者不僅結構相同，而且較佳為閘極長度及閘極寬度也都相同。電流源103是定電流源，較佳為不容易受到溫度及電源電壓的影響。參考電壓源105是恆電壓源，較佳為不容易受到溫 度及電源電壓的影響。差動放大器104放大並輸出非反相輸入電壓與反相輸入電壓之差。可以採用由差動放大器104輸出電流至可變偏置電路101的結構。
以下說明本發明的工作。假設氧化物半導體電晶體為n型。注意，如果是p型電晶體，極性則相反，因此下面的電晶體的工作也相反。在n型電晶體中，如果對背閘極施加正電壓，電晶體的臨界電壓向負方向漂移；如果對背閘極施加負電壓，電晶體的臨界電壓則向正方向漂移。當將氧化物半導體用於記憶體時，較佳為充分使臨界電壓向正方向漂移。在臨界電壓為負值的情況下，即使在Vg為0V時，電流也流入汲極，因此在用於構成記憶體時難以實現保持資料的功能。圖2示出氧化物半導體電晶體的Id-Vg特性。其中臨界電壓根據背閘極控制電壓Vbg而變動。
當參考電壓源105的電壓為Vref時，在氧化物半導體電晶體102的閘極電壓Vg比Vref低的情況下，差動放大器104提高輸出電壓。可變偏置電路101被供應該電壓而使背閘極控制電壓Vbg負方向變動。在Vbg向負方向變動時，氧化物半導體電晶體102的臨界電壓提高，而提高氧化物半導體電晶體102的Vg。另一方面，在氧化物半導體電晶體102的閘極電壓Vg比Vref高的情況下，差動放大器104降低輸出電壓。可變偏置電路101被供應該電壓而使背閘極控制電壓Vbg正方向變動。在Vbg向正方向變動時，氧化物半導體電晶體102的臨界電 壓降低，而降低氧化物半導體電晶體102的Vg。如此，該電路進行負反饋工作。
如上所述，在氧化物半導體電晶體102與氧化物半導體電晶體107具有相同結構的情況下，它們的電特性也相似。藉由控制氧化物半導體電晶體102的特性，還可以控制被供應相同的背閘極控制電壓Vbg的氧化物半導體電晶體107的特性。如此，可以控制功能電路106所包含的氧化物半導體電晶體的臨界電壓，還可以控制其關態電流。
實施方式2
圖3為示出可變偏置電路101的更具體的結構的方塊圖。圖3所示的可變偏置電路包括PWM波發生電路301、恆壓電路302、反相器303、位準轉移器304、位準轉移器305、開關電晶體306、開關電晶體307、電阻器308、電容器309。PWM波發生電路301是可以根據被輸入的電壓控制工作比的信號發生電路。
PWM波發生電路301由差動放大器104的輸出電壓控制，差動放大器104的輸出電壓越高，PWM波發生電路301輸出高位準的期間越短；差動放大器104的輸出電壓越低，PWM波發生電路301輸出低位準的期間越短。PWM波發生電路301的輸出藉由位準轉移器305連接到開關電晶體307的閘極，另外，PWM波發生電路301的輸出藉由反相器303及位準轉移器304連接到開關 電晶體306的閘極。開關電晶體306的汲極和源極中的一個連接到恆壓電路302。開關電晶體306的汲極和源極中的另一個連接到電阻器308的一個端子及開關電晶體307的汲極和源極中的一個。
開關電晶體307的汲極和源極中的另一個連接到低電位電源VSS1。電阻器308的另一個端子連接到電晶體102的背閘極、電晶體107的背閘極以及電容器309。連接點A與恆壓電路302及VSS1交替連接，電阻器308及電容器309構成低通濾波器，因此大致相等於直流電壓輸入電晶體102及電晶體107的背閘極。恆壓電路302的電壓與VSS1之間的電壓根據開關電晶體306及開關電晶體307的工作比率施加到背閘極。
在氧化物半導體電晶體中，臨界電壓趨於向負方向漂移，因此在很多情況下對背閘極施加負電壓來控制臨界電壓。因此，在VSS1為GND的情況下，恆壓電路302在很多情況下供應負電壓。從絕緣分離的觀點來看，有時難以使用塊狀矽電晶體生成負電壓。此時，較佳為使用氧化物半導體電晶體構成恆壓電路302、開關電晶體306以及開關電晶體307。
圖4是PWM波發生電路301的方塊圖。PWM波發生電路301包括三角波發生電路501、比較器502、反相緩衝器503以及反相緩衝器504。也可以不設置反相緩衝器。
圖5示出PWM波發生電路301、開關電晶體 306以及開關電晶體307的工作。三角波發生電路501將三角波輸入比較器502的非反相輸入。差動放大器104的輸出被輸入到比較器502的反相輸入。
在三角波的電壓比差動放大器104的輸出電壓大的期間，PWM波發生電路301輸出高位準。在三角波的電壓比差動放大器104的輸出電壓小的期間，PWM波發生電路301輸出低位準。當PWM波發生電路301輸出高位準時，開關電晶體307導通而使A點連接到VSS1。而當PWM波發生電路301輸出低位準時，開關電晶體306導通而使A點連接到恆壓電路302的輸出。如此，在A點處交替產生兩個電位，對背閘極輸入經由電阻器308及電容器309構成的低通濾波器的被平滑的電壓。如此，可以一直對背閘極施加將氧化物半導體電晶體102的臨界電壓調節至特定電壓的電壓，由此可以獲得不容易受到溫度的影響的穩定的臨界電壓。
實施方式3
圖6示出將氧化物半導體電晶體用於記憶體電路的例子。記憶單元200由寫入電晶體201、讀出電晶體202、儲存電容器203構成。在此，說明寫入電晶體201為氧化物半導體電晶體，讀出電晶體202為p型Si電晶體的情況。讀出電晶體202也可以使用n型Si電晶體或者氧化物半導體電晶體。另外，本實施方式所示的記憶體電路對應於上述實施方式所示的功能電路106，寫入電晶體201 對應於上述實施方式所示的氧化物半導體電晶體107。
寫入電晶體201的閘極連接到字線204，寫入電晶體201的源極和汲極中的一個連接到讀出電晶體202的閘極及儲存電容器203的一個電極。儲存電容器203的另一個電極連接到電容字線205。讀出電晶體202的源極連接到源極線206。讀出電晶體202的汲極及寫入電晶體201的源極和汲極中的另一個連接到位元線207。寫入電晶體201的背閘極連接到背閘極偏置線208。字線204、電容字線205、源極線206由驅動電路209控制，位元線207由驅動電路210控制。
以下說明本實施方式的記憶體電路的工作。本實施方式的寫入工作以以下方式進行。首先，說明將高位準儲存在記憶單元200中的情況。從驅動電路210對位元線207供應高位準信號。接著，使字線204為高位準，並使電容字線205為低位準。當字線204成為高位準時，寫入電晶體201導通，位元線207的資料儲存在節點N中。此時，將源極線206設定為低位準，以不使讀出電晶體202工作。使不進行寫入的行的字線204為低位準，使電容字線205為高位準。
接著，說明將低位準儲存在記憶單元200中的情況。從驅動電路210對位元線207供應低位準信號。接著，使字線204為高位準，並使電容字線205為低位準。當字線204為高位準時，寫入電晶體201導通，位元線207的資料被儲存在節點N中。此時，使源極線206為 低位準，以不使讀出電晶體202工作。使不進行寫入的行的字線204為低位準，並使電容字線205為高位準。由此可以將所希望的資料寫入節點N。
接著，說明從記憶單元200讀出資料的情況。首先，將位元線207預充電到中間電位。接著，使電容字線205為低位準，並使源極線206為高位準。如果在節點N中儲存有高位準則讀出電晶體202不導通，因此位元線207的電位不從預充電位改變。如果在節點N中儲存有低位準則讀出電晶體202導通，電流從源極線206流入位元線207，位元線207的電位從預充電位上升。藉由檢測該上升值，可以得知節點N的電位是否是低位準。藉由上述工作，可以讀出儲存在記憶單元200中的資料。
另外，藉由使不進行讀出的行的電容字線205為高位準，並使源極線206為低位準，可以使不進行讀出的行的讀出電晶體202關閉，由此實現選擇性的讀出。
在該記憶體電路中，儲存性能依賴於能夠在節點N中保持電荷多長時間。非揮發性記憶體被要求保持資料十年，保持特性是重要的因素。
電荷洩漏的途徑有如下四個。第一個是電流經由寫入電晶體201的閘極絕緣膜流入字線204。第二個是電流經由儲存電容器203流入電容字線205。第三個是電流經由寫入電晶體201的閘極絕緣膜流入位元線207或者源極線206。第四個是作為寫入電晶體201的汲極電流流入位元線207。
其中，可以藉由加厚絕緣膜來應對第一個至第三個路徑的電荷洩漏。關於第四個路徑的電荷洩漏，因為需要充分確保寫入電晶體201處於關閉狀態，即需要將Vg為0V時的汲極-源極電流減至極小，因此，需要控制寫入電晶體201的臨界電壓。本發明能夠有效地應對該問題，藉由利用可變偏置電路101可以將能充分確保寫入電晶體201處於關閉狀態的電位供應到背閘極偏置線208。
圖7示出非揮發性暫存器電路的實施例子。暫存器電路一般用來在邏輯電路中暫時儲存資料，但是藉由使用氧化物半導體電晶體，即使關閉電源也可以儲存資料。圖7所示的非揮發性暫存器電路包括反相器601、開關602、NAND603、時脈反相器604、開關605、反相器606、時脈NAND607、多工器608、反相器609、氧化物半導體電晶體610、P型電晶體611、N型電晶體612、N型電晶體613、電容器614、電容器615。上述非揮發性暫存器電路採用在一般的暫存器電路的基礎結構上還具有多工器608、反相器609、氧化物半導體電晶體610、P型電晶體611、N型電晶體612、N型電晶體613、電容器614、電容器615的結構。
以下說明上述非揮發性暫存器電路的工作。當寫入信號W及讀出信號Re都是低位準時，多工器608將NAND603的輸出輸出至時脈反相器604的輸入及開關605的輸入。另外，氧化物半導體電晶體610處於關閉狀態。因此，非揮發性部分不參與工作。
在寫入時，使寫入信號W成為高位準，將多工器608的輸出寫入到電容器614中。在使寫入信號W成為低位準之後，即使關閉電源，電容器614仍保持資料。
再次開啟電源並使讀出信號Re成為高位準時，從電容器614讀出的資料輸入暫存器電路。以下說明該工作的詳細內容。在電容器614儲存有高位準時，電晶體613導通，其汲極的電位成為低位準。由電晶體611及電晶體612構成的反相器工作，高位準信號經由反相器609輸入到多工器608。在讀出信號Re為高位準時，多工器608將反相器609的輸出供應到時脈反相器604的輸入及開關605的輸入，由此使高位準信號返回到暫存器電路。
在電容器614儲存有低位準時，電晶體613及電晶體612處於關閉狀態。在開啟電源時，電晶體611短暫地導通而將電容器615的電位設定為高位準。低位準經由反相器609輸入多工器608。於是，多工器608輸出低位準，而使低位準信號返回到暫存器電路。藉由上述步驟，非揮發性暫存器電路進行工作。在此，在構成反相器、NAND等的CMOS電路中，可以將Si電晶體用作P型電晶體並將氧化物半導體電晶體用作N型電晶體。氧化物半導體電晶體具有不容易發生短通道效應的特徵，即使減小閘極長度L也不容易發生移動率的下降或臨界電壓的變動。因此，藉由作為CMOS電路的N型電晶體部分使 用氧化物半導體電晶體，與僅由Si電晶體構成CMOS電路的情況相比，可以提高進行微型化時的頻率特性等。此時，可以層疊P型電晶體與N型電晶體，因此還可以減小面積。並且，因為不需要對N型電晶體進行摻雜製程等，所以可以縮短製程。
如上述實施例所示，為了長時間地保持資料，需要在Vg為0V時充分確保氧化物半導體電晶體610處於關閉狀態，因此需要將該電晶體的臨界電壓設定為高的值。在圖7所示的非揮發性暫存器電路中，藉由使用可變偏置電路101經由佈線616對氧化物半導體電晶體610的背閘極施加電壓，可以穩定地設定氧化物半導體電晶體的臨界電壓，即使溫度等環境發生變化也不引起關態電流的増加，因此可以確保足夠的保持時間。
如上所述，在本發明中，在氧化物半導體電晶體102與107具有相同結構的情況下，它們的電特性也相似。藉由控制氧化物半導體電晶體102的特性，還可以控制被供應相同的背閘極控制電壓Vbg的氧化物半導體電晶體107的特性。如此，可以控制功能電路106所包含的氧化物半導體電晶體的臨界電壓，還可以控制其關態電流。
本實施方式可以與其他實施方式適當地組合來使用。
實施方式4
在本實施方式中，說明可用於上述實施方式所說明的關態電流小的寫入電晶體(以下，有時稱為第一電晶體)的半導體層的氧化物半導體層。用於寫入的第一電晶體以外的電晶體，例如，讀出電晶體(以下，有時稱為第二電晶體)、用於圖1、圖3、圖6及圖7所示的各種電路中的電晶體等也可以使用在下面說明的氧化物半導體層作為通道層。
用於第一電晶體的半導體層中的通道形成區的氧化物半導體較佳為至少包含銦(In)或鋅(Zn)。尤其較佳為包含In及Zn。此外，除了上述元素以外，較佳為還包含使氧堅固地結合的穩定劑(stabilizer)。作為穩定劑，包含鎵(Ga)、錫(Sn)、鋯(Zr)、鉿(Hf)和鋁(Al)中的至少一種即可。
另外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的一種或多種。
例如，作為用於第一電晶體的半導體層的氧化物半導體，例如可以使用氧化銦、氧化錫、氧化鋅、In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物、In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、 Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-Zr-Zn類氧化物、In-Ti-Zn類氧化物、In-Sc-Zn類氧化物、In-Y-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物等。
例如，可以使用其原子個數比為In：Ga：Zn=1：1：1、In：Ga：Zn=3：1：2或In：Ga：Zn=2：1：3的In-Ga-Zn類氧化物或具有與其類似的組成的氧化物。
當構成半導體層的氧化物半導體膜含有多量的氫時，該氫與氧化物半導體鍵合而使該氫的一部分成為施體，因此產生作為載子的電子。其結果是，導致電晶體的臨界電壓向負方向漂移。因此，較佳為藉由在形成氧化物半導體膜之後進行脫水化處理(脫氫化處理)，從氧化物半導體膜中去除氫或水分以使其儘量不包含雜質來實現高度純化。
另外，有時在對氧化物半導體膜進行脫水化處理(脫氫化處理)時，氧也同時減少。因此，較佳的是為了填補因對氧化物半導體膜進行脫水化處理(脫氫化處 理)而增加的氧缺陷而進行將氧添加到氧化物半導體膜的處理。在本說明書等中，有時將對氧化物半導體膜供應氧的處理稱為加氧化處理，或者，有時將使氧化物半導體膜的氧含量超過化學計量組成的處理稱為過氧化處理。
如上所述，藉由進行脫水化處理(脫氫化處理)從氧化物半導體膜中去除氫或水分，並進行加氧化處理以填補氧缺陷，可以實現i型(本質)化的氧化物半導體膜或無限趨近於i型而實質上呈i型(本質)的氧化物半導體膜。注意，“實質上本質”是指：在氧化物半導體膜中，來自於施體的載子極少(近於零)，載子密度為1×1017/cm3以下，1×1016/cm3以下，1×1015/cm3以下，1×1014/cm3以下，1×1013/cm3以下。
如此，具備i型或實質上呈i型的氧化物半導體膜的電晶體可以實現極為優良的關態電流特性。例如，可以將使用氧化物半導體膜的電晶體處於關閉狀態時的汲極電流在室溫(25℃左右)下設定為1×10-18A以下，較佳為1×10-21A以下，更佳為1×10-24A以下，或者，可以將汲極電流在85℃的溫度下設定為1×10-15A以下，較佳為1×10-18A以下，更佳為1×10-21A以下。注意，“電晶體處於關閉狀態”是指：在採用n通道電晶體的情況下，閘極電壓充分小於臨界電壓的狀態。明確而言，在閘極電壓比臨界電壓小1V以上、2V以上或3V以上時，電晶體成為關閉狀態。
氧化物半導體膜可以由如下氧化物半導體中 的一種以上構成：單晶結構的氧化物半導體(以下，稱為單晶氧化物半導體)、多晶結構的氧化物半導體(以下，稱為多晶氧化物半導體)、微晶結構的氧化物半導體(以下，稱為微晶氧化物半導體)及非晶結構的氧化物半導體(以下，稱為非晶氧化物半導體)。氧化物半導體膜也可以由CAAC-OS膜構成。氧化物半導體膜也可以由非晶氧化物半導體及具有晶粒的氧化物半導體構成。作為典型例子，下面對CAAC-OS及微晶氧化物半導體進行說明。
首先，對CAAC-OS膜進行說明。
CAAC-OS膜是包含呈c軸配向的多個結晶部的氧化物半導體膜之一。
在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映著形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知 在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
圖8A是CAAC-OS膜的剖面TEM影像。另外，圖8B是將圖8A放大了的剖面TEM影像，為便於理解而強調表示原子排列。
圖8C是圖8A中的A-O-A’之間的由圓圈包圍的區域(直徑大致為4nm)的局部的傅立葉變換影像。在圖8C所示的各區域中可以確認到c軸配向性。此外，A-O之間的c軸方向和O-A’之間的c軸方向不同，由此可知A-O之間的晶粒與O-A’之間的晶粒不同。另外，A-O之間的c軸的角度逐漸地連續變化，諸如14.3°、16.6°、26.4°。同樣地，O-A’之間的c軸的角度也逐漸地連續變化，諸如-18.3°、-17.6°、-15.9°。
另外，在CAAC-OS膜的電子繞射圖案中，觀察到表示配向性的斑點(亮點)。例如，在使用例如為1nm以上且30nm以下的電子束獲得的CAAC-OS膜的頂面的電子繞射圖案(也稱為奈米束電子繞射圖案)中，觀察到斑點(參照圖9A)。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
注意，CAAC-OS膜所包含的結晶部幾乎都具有可以被容納在一個邊長短於100nm的立方體內的尺寸。因此，有時CAAC-OS膜所包含的結晶部的尺寸為可以被容納在一個邊長短於10nm、短於5nm或短於3nm的 立方體內的尺寸。但是，有時包含在CAAC-OS膜中的多個結晶部連接而形成一個大結晶區。例如，在平面TEM影像中有時會觀察到2500nm2以上、5μm2以上或1000μm2以上的結晶區。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時會出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時會出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行Φ掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向性的CAAC-OS膜中，雖然a軸及b軸的方向在不同的結晶部不同，但是c軸朝向平行於被形成面或頂面的法線向量的 方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，在CAAC-OS膜中，c軸配向結晶部的分佈不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面附近的結晶生長而形成時，有時頂面附近的c軸配向結晶部的比例高於被形成面附近的c軸配向結晶部的比例。另外，在添加有雜質的CAAC-OS膜中，添加有雜質的區域變質而有時CAAC-OS膜中的c軸配向結晶部所占的比例根據區域不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向性的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分以外的元素。尤其是，與氧的鍵合力比構成 氧化物半導體膜的金屬元素強的矽等元素因為會從氧化物半導體膜中奪取氧而打亂氧化物半導體膜的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以如果其被包含在氧化物半導體膜內，也會打亂氧化物半導體膜的原子排列，導致結晶性下降。注意，包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。
此外，CAAC-OS膜是缺陷態密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺陷有時成為載子陷阱或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺陷的個數少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性(也稱為常開(normally-on)特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為高可靠性電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體膜的電晶體的電特性有時不穩定。
此外，在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
接下來，說明微晶氧化物半導體膜。
在微晶氧化物半導體膜的TEM影像中有時觀察不到明確的結晶部。微晶氧化物半導體膜中含有的結晶部的尺寸大多為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶(nc：nanocrystal)的氧化物半導體膜稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)膜。另外，例如在nc-OS膜的TEM影像中，有時觀察不到明確的晶界。
nc-OS膜在微小區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中其原子排列具有週期性。另外，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體膜沒有差別。例如，在藉由out-of-plane法利用使用其束徑比結晶部大的X射線的XRD裝置對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在對nc-OS膜進行使用其束徑比結晶部大(例如，50nm以上)的電子射線的電子繞射(選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於結晶部或者比結晶部小的電子射線的奈米束電子繞射時，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣 的(環狀的)亮度高的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點(參照圖9B)。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶氧化物半導體膜低。但是，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
當氧化物半導體膜具有多個結構時，有時可以藉由利用奈米束電子繞射來進行結構分析。
圖9C示出一種穿透式電子繞射測定裝置，該穿透式電子繞射測定裝置包括：電子槍室70；電子槍室70下的光學系統72；光學系統72下的樣本室74；樣本室74下的光學系統76；光學系統76下的觀察室80；設置於觀察室80的照相裝置78；以及觀察室80下的膠片室82。照相裝置78以朝向觀察室80的內部的方式設置。另外，該穿透式電子繞射測定裝置也可以不包括膠片室82。
此外，圖9D示出圖9C所示的穿透式電子繞射測定裝置內部的結構。在穿透式電子繞射測定裝置內部中，從設置在電子槍室70中的電子槍發射的電子經由光 學系統72照射到配置在樣本室74中的物質88。穿過物質88的電子經由光學系統76入射到設置在觀察室80內部的螢光板92。在螢光板92上出現對應於所入射的電子的強度的圖案，因此可以測定穿透式電子繞射圖案。
因為照相裝置78朝向螢光板92地設置，所以可以拍攝出現在螢光板92上的圖案。經過照相裝置78的透鏡的中央及螢光板92的中央的直線與螢光板92的頂面所形成的角度例如為15°以上且80°以下，30°以上且75°以下或45°以上且70°以下。該角度越小，由照相裝置78拍攝的穿透式電子繞射圖案的變形越大。但是，如果預先知道該角度，則能夠校正所得到的穿透式電子繞射圖案的變形。另外，有時也可以將照相裝置78設置於膠片室82。例如，也可以以與電子84的入射方向相對的方式將照相裝置78設置於膠片室82。在此情況下，可以從螢光板92的背面拍攝變形少的穿透式電子繞射圖案。
樣本室74設置有用來固定作為樣本的物質88的支架。支架使穿過物質88的電子透過。例如，支架也可以具有在X軸、Y軸、Z軸等的方向上移動物質88的功能。支架例如可具有在1nm以上且10nm以下、5nm以上且50nm以下、10nm以上且100nm以下、50nm以上且500nm以下、100nm以上且1μm以下等的範圍中移動的精度。該範圍可以根據物質88的結構而設定最適合的範圍。
接著，說明使用上述穿透式電子繞射測定裝 置測定物質的穿透式電子繞射圖案的方法。
例如，如圖9D所示，藉由改變作為奈米束的電子84的照射到物質的位置(進行掃描)，可以確認到物質的結構逐漸變化。此時，如果物質88是CAAC-OS膜，則可以觀察到圖9A所示的繞射圖案。如果物質88是nc-OS膜，則可以觀察到圖9B所示的繞射圖案。
即使物質88是CAAC-OS膜，也有時部分地觀察到與nc-OS膜等同樣的繞射圖案。因此，有時可以由在一定區域中觀察到CAAC-OS膜的繞射圖案的區域所占的比例(也稱為CAAC化率)表示CAAC-OS膜的優劣。例如，優良的CAAC-OS膜的CAAC化率為50%以上，較佳為80%以上，更佳為90%以上，進一步較佳為95%以上。另外，將觀察到與CAAC-OS膜不同的繞射圖案的區域的比例表示為非CAAC化率。
作為一個例子，對具有剛完成成膜之後(表示為as-sputtered)的CAAC-OS膜的樣本的頂面以及具有在包含氧的氛圍中以450℃進行加熱處理之後的CAAC-OS膜的樣本的頂面進行掃描，來得到穿透式電子繞射圖案。在此，以5nm/秒鐘的速度進行掃描60秒鐘來觀察繞射圖案，並且，每0.5秒鐘將觀察到的繞射圖案轉換為靜態影像，由此算出CAAC化率。注意，作為電子線使用束徑為1nm的奈米束。另外，對六個樣本進行同樣的測量。而且，藉由利用六個樣本中的平均值算出CAAC化率。
圖10A示出各樣本的CAAC化率。剛完成成 膜之後的CAAC-OS膜的CAAC化率為75.7%(非CAAC化率為24.3%)。此外，進行450℃的加熱處理之後的CAAC-OS膜的CAAC化率為85.3%(非CAAC化率為14.7%)。由此可知，與剛完成成膜之後相比，450℃的加熱處理之後的CAAC化率更高。也就是說，可知高溫(例如400℃以上)下的加熱處理降低非CAAC化率(提高CAAC化率)。此外，可知在進行低於500℃的加熱處理時也可以得到具有高CAAC化率的CAAC-OS膜。
在此，與CAAC-OS膜不同的繞射圖案的大部分是與nc-OS膜同樣的繞射圖案。此外，在測量區域中觀察不到非晶氧化物半導體膜。由此可知，藉由加熱處理，具有與nc-OS膜同樣的結構的區域受到相鄰的區域的結構的影響而重新排列，因此該區域被CAAC化。
圖10B和圖10C是剛完成成膜之後及450℃的加熱處理之後的CAAC-OS膜的平面TEM影像。藉由對圖10B和圖10C進行比較，可知450℃的加熱處理之後的CAAC-OS膜的膜質更均勻。也就是說，可知藉由高溫的加熱處理可以提高CAAC-OS膜的膜質。
藉由採用這種測量方法，有時可以對具有多種結構的氧化物半導體膜進行結構分析。
本實施方式可以與其他實施方式適當地組合來使用。
實施方式5
在本實施方式中，參照圖式對用於所公開的發明的一個方式的半導體裝置的電晶體的剖面結構的一個例子進行說明。
圖11示出根據本發明的一個方式的電路部的剖面結構的一部分的一個例子。圖11示出上述實施方式3的圖6所示的用於寫入的第一電晶體201及用於讀出的第二電晶體202的剖面結構的一個例子。虛線A1-A2之間的剖面示出第一電晶體201及第二電晶體202的通道長度方向上的結構，虛線A3-A4之間的剖面示出第一電晶體201及第二電晶體202的通道寬度方向上的結構。但是，在本發明的一個方式中，第一電晶體201的通道長度方向與第二電晶體202的通道長度方向可以不一致。
注意，通道長度方向是指在用作源極區及汲極區的一對雜質區之間載子以最短距離移動的方向，通道寬度方向是指垂直於通道長度方向的方向。
另外，在圖11中示出在氧化物半導體膜中具有通道形成區的第一電晶體201形成於在單晶矽基板中具有通道形成區的第二電晶體202上的例子。藉由採用圖11所示的結構，可以層疊第一電晶體201和第二電晶體202。或者，可以使第一電晶體201的通道形成區與第二電晶體202的通道形成區重疊。因此，具有該結構的半導體裝置可以減小佈局面積。
第二電晶體202可以在非晶、微晶、多晶或單晶的矽或鍺等的半導體膜或半導體基板中具有通道形成 區。另外，第二電晶體202可以在氧化物半導體膜或氧化物半導體基板中具有通道形成區。當所有的電晶體在氧化物半導體膜或氧化物半導體基板中具有通道形成區時，可以不將第一電晶體201層疊於第二電晶體202上而在同一個層中形成第一電晶體201和第二電晶體202。
當使用矽薄膜形成第二電晶體202時，作為該薄膜可以使用：利用電漿CVD(Chemical Vapor Deposition)法等氣相沉積法或濺射法製造的非晶矽；利用雷射退火等處理使非晶矽晶化而形成的多晶矽；藉由對單晶矽晶圓注入氫離子等來使表層部剝離而得到的單晶矽；等等。
形成有第二電晶體202的基板400例如可以使用矽基板、鍺基板、矽鍺基板等。在圖11中示出將單晶矽基板用於基板400的例子。
另外，第二電晶體202利用元件隔離法被電隔離。作為元件隔離法，可以採用淺溝隔離法(STI法：Shallow Trench Isolation)等。在圖11中示出利用淺溝隔離法使第二電晶體202電隔離的例子。具體地，在圖11中，藉由蝕刻等在基板400中形成溝槽，將含有氧化矽等的絕緣物填埋於該溝槽中，然後利用蝕刻等部分去除該絕緣物來形成元件隔離區401，由此使第二電晶體202實現元件隔離。
在位於溝槽以外的區域的基板400的凸部中設置有第二電晶體202的雜質區402、雜質區403以及夾 在雜質區402與雜質區403之間的通道形成區404。第二電晶體202還包括覆蓋通道形成區404的絕緣膜405以及隔著絕緣膜405與通道形成區404重疊的閘極電極406。
在第二電晶體202中，藉由使通道形成區404中的凸部的側部及上部隔著絕緣膜405與閘極電極406重疊，可以使載子流過包括通道形成區404的側部及上部的較廣的範圍。由此，可以縮小第二電晶體202在基板上所占的面積，並可以增加第二電晶體202中的載子的移動量。其結果，可以在增加第二電晶體202的通態電流(on-state current)的同時提高場效移動率。當由W表示通道形成區404中的凸部的通道寬度方向上的長度(通道寬度)並且由T表示通道形成區404中的凸部的膜厚度時，當相當於膜厚度T與通道寬度W的比例的縱橫比較高時，載子流過的範圍變得更廣，因此可以增加第二電晶體202的通態電流並提高場效移動率。
當作為第二電晶體202使用塊狀半導體基板時，縱橫比較佳為0.5以上，更佳為1以上。
第二電晶體202上設置有絕緣膜411。絕緣膜411中形成有開口部。並且，上述開口部中形成有與雜質區402電連接的導電膜412、與雜質區403電連接的導電膜413以及與閘極電極406電連接的導電膜414。
導電膜412與形成於絕緣膜411上的導電膜416電連接，導電膜413與形成於絕緣膜411上的導電膜417電連接，導電膜414與形成於絕緣膜411上的導電膜 418電連接。
導電膜416至導電膜418上設置有絕緣膜420。絕緣膜420上設置有具有防止氧、氫、水的擴散的阻擋效果的絕緣膜421。絕緣膜421的密度越高越緻密或者懸空鍵越少化學性質上越穩定，越具有更高的阻擋效果。作為具有防止氧、氫、水的擴散的阻擋效果的絕緣膜421，例如可以採用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等。另外，作為具有防止氫、水的擴散的阻擋效果的絕緣膜421，例如還可以採用氮化矽、氮氧化矽等。
絕緣膜421上設置有絕緣膜422，絕緣膜422上設置有第一電晶體201。
第一電晶體201在絕緣膜422上包括：含有氧化物半導體的半導體膜430；與半導體膜430電連接的用作源極電極或汲極電極的導電膜432及導電膜433；覆蓋半導體膜430的閘極絕緣膜431；以及隔著閘極絕緣膜431與半導體膜430重疊的閘極電極434。另外，絕緣膜420至絕緣膜422中設置有開口部，導電膜433在上述開口部中與導電膜418連接。
第一電晶體201在與閘極電極434相反一側具有隔著絕緣膜422與半導體膜430重疊的閘極電極424。閘極電極424例如被用作上述實施方式所示的電晶體107的背閘極。
當第一電晶體201具有一對閘極電極時，可 以對一個閘極電極供應用來控制導通/非導通的信號，並對另一個閘極電極從外部施加電位。在該情況下，可以對一對閘極電極施加相同位準的電位，也可以只對另一個閘極電極施加接地電位等固定電位。可以藉由控制對另一個閘極電極施加的電位位準來控制電晶體的臨界電壓。
另外，在圖11中，第一電晶體201具有單閘極結構，即一個通道形成區對應於一個閘極電極434的結構。但是，第一電晶體201也可以具有多閘極結構，即具有彼此電連接的多個閘極電極且在一個活性層中具有多個通道形成區的結構。
另外，圖11示出第一電晶體201所具有的半導體膜430包括依次層疊於絕緣膜422上的氧化物半導體膜430a至氧化物半導體膜430c的例子。注意，在本發明的一個方式中，第一電晶體201所具有的半導體膜430也可以由單層的金屬氧化物膜構成。
絕緣膜422較佳為具有藉由加熱將氧的一部分供應到氧化物半導體膜430a至氧化物半導體膜430c的功能。或者，較佳為絕緣膜422中的缺陷少，典型的是，藉由ESR測量所得到的起因於矽的懸空鍵的g=2.001的自旋密度較佳為1×1018spins/cm3以下。
由於絕緣膜422具有藉由加熱將上述氧的一部分供應到氧化物半導體膜430a至氧化物半導體膜430c的功能，因此絕緣膜422較佳為氧化物，例如可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氧化鎵、 氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭等。絕緣膜422可以利用電漿CVD法或濺射法等形成。
注意，在本說明書中，“氧氮化物”是指在其組成中氧含量多於氮含量的材料，而“氮氧化物”是指在其組成中氮含量多於氧含量的材料。
圖11所示的第一電晶體201具有如下結構：在形成有通道區的氧化物半導體膜430b的端部中不與導電膜432及導電膜433重疊的端部(換言之，導電膜432及導電膜433所不在的區域的端部)與閘極電極434重疊。當在用來形成氧化物半導體膜430b的端部的蝕刻中該端部暴露於電漿時，由蝕刻氣體產生的氯自由基、氟自由基等容易與構成氧化物半導體的金屬元素鍵合。因此，在氧化物半導體膜的端部中，與該金屬元素鍵合的氧處於容易脫離的狀態，所以容易形成氧缺陷，而容易n型化。然而，在圖11所示的第一電晶體201中，由於氧化物半導體膜430b的不與導電膜432及導電膜433重疊的端部與閘極電極434重疊，因此藉由控制閘極電極434的電位可以控制施加於該端部的電場。因此，可以由供應到閘極電極434的電位控制藉由氧化物半導體膜430b的端部流動在導電膜432與導電膜433之間的電流。將這種第一電晶體201的結構稱為Surrounded Channel(S-Channel：圍繞通道)結構。
明確而言，若採用S-Channel結構，當將使第 一電晶體201處於關閉狀態的電位供應到閘極電極434時，可以使藉由該端部流動在導電膜432與導電膜433之間的關態電流較小。因此，在第一電晶體201中，為了得到大通態電流而縮短通道長度，其結果是，即使氧化物半導體膜430b的端部的導電膜432與導電膜433之間的長度變短，也可以降低第一電晶體201的關態電流。因此，在第一電晶體201中，藉由縮短通道長度，在處於導通狀態時可以得到較大的通態電流，在處於關閉狀態時降低關態電流。
明確而言，若採用S-Channel結構，當將使第一電晶體201處於導通狀態的電位供應到閘極電極434時，可以使藉由該端部流動在導電膜432與導電膜433之間的電流較大。該電流有助於第一電晶體201的場效移動率和通態電流的增大。並且，藉由使氧化物半導體膜430b的端部與閘極電極434重疊，載子不僅在氧化物半導體膜430b的近於閘極絕緣膜431的介面附近流動，還在氧化物半導體膜430b中的較廣的範圍內流動，所以第一電晶體201中的載子的移動量增加。其結果是，第一電晶體201的通態電流增大且場效移動率增高，典型的是，場效移動率為10cm2/V．s以上，進一步為20cm2/V．s以上。注意，在此的場效移動率是電晶體的飽和區域中的電流驅動力的指標，即外觀上的場效移動率，而不是作為氧化物半導體膜的物性值的移動率的近似值。
以上參照圖11進行了說明，但是本發明的一 個方式不侷限於此。例如，如圖12所示，也可以採用氧化物半導體膜430c以其一部分接觸於導電膜432及導電膜433的頂面的方式設置的結構。
本實施方式可以與其他實施方式適當地組合來使用。
實施方式6
雖然上述實施方式所公開的導電膜或半導體膜可以利用濺射法形成，但是也可以利用熱CVD法等其他方法形成。作為熱CVD法的例子，可以舉出MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法。
由於熱CVD法是不使用電漿的成膜方法，因此具有不產生電漿損傷所引起的缺陷的優點。
可以以如下步驟進行利用熱CVD法的成膜：將處理室內的壓力設定為大氣壓或減壓，將原料氣體及氧化劑同時供應到處理室內，使其在基板附近或在基板上發生反應而沉積成膜。
另外，可以以如下步驟進行利用ALD法的成膜：將處理室內的壓力設定為大氣壓或減壓，將用於反應的原料氣體依次引入處理室，並且按該順序反復地引入氣體。例如，藉由切換各開關閥(也稱為高速閥)來將兩種以上的原料氣體依次供應到處理室內。為了防止多種原料 氣體混合，例如，在引入第一原料氣體的同時或之後引入惰性氣體(氬或氮等)等，然後引入第二原料氣體。注意，當同時引入第一原料氣體及惰性氣體時，惰性氣體用作載子氣體，另外，可以在引入第二原料氣體的同時引入惰性氣體。另外，也可以不引入惰性氣體而藉由真空抽氣將第一原料氣體排出，然後引入第二源氣體。第一原料氣體附著到基板表面形成第一單原子層，之後引入的第二原料氣體與該第一單原子層起反應，由此第二單原子層層疊在第一單原子層上而形成薄膜。藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據按順序反復引入氣體的次數來進行調節，因此，ALD法可以準確地調節厚度而適用於形成微型FET。
利用MOCVD法或ALD法等熱CVD法可以形成以上所示的實施方式所公開的導電膜或半導體膜，例如，當形成InGaZnOX(X>0)膜時，使用三甲基銦、三甲基鎵及二甲基鋅。另外，三甲基銦的化學式為(CH3)3In。另外，三甲基鎵的化學式為(CH3)3Ga。另外，二甲基鋅的化學式為(CH3)2Zn。另外，不侷限於上述組合，也可以使用三乙基鎵(化學式為(C2H5)3Ga)代替三甲基鎵，並使用二乙基鋅(化學式為(C2H5)2Zn)代替二甲基鋅。
例如，在使用利用ALD的成膜裝置形成鎢膜時，依次反復引入WF6氣體和B2H6氣體形成初始鎢膜， 然後同時引入WF6氣體和H2氣體形成鎢膜。注意，也可以使用SiH4氣體代替B2H6氣體。
例如，在使用利用ALD的成膜裝置形成氧化物半導體膜如InGaZnOX(X>0)膜時，依次反復引入In(CH3)3氣體和O3氣體形成InO2層，然後同時引入Ga(CH3)3氣體和O3氣體形成GaO層，之後同時引入Zn(CH3)2氣體和O3氣體形成ZnO層。注意，這些層的順序不侷限於上述例子。此外，也可以混合這些氣體來形成混合化合物層如InGaO2層、InZnO2層、GaInO層、ZnInO層、GaZnO層等。注意，雖然也可以使用利用Ar等惰性氣體進行起泡而得到的H2O氣體代替O3氣體，但是較佳為使用不包含H的O3氣體。另外，也可以使用In(C2H5)3氣體代替In(CH3)3氣體。此外，也可以使用Ga(C2H5)3氣體代替Ga(CH3)3氣體。另外，也可以使用Zn(CH3)2氣體。
本實施方式可以與其他實施方式適當地組合來使用。
實施方式7
在本實施方式中，參照圖13A至圖14E說明將上述實施方式所說明的半導體裝置應用於電子構件的例子及具備該電子構件的電子裝置的例子。
在圖13A中，說明將上述實施方式所說明的半導體裝置應用於電子構件的例子。注意，電子構件也被 稱為半導體封裝或IC用封裝。該電子構件根據端子取出方向或端子的形狀具有不同規格和名稱。在本實施方式中，說明其一個例子。
藉由在組裝製程(後製程)中組合多個能夠裝卸在印刷電路板上的構件，完成由上述實施方式5的圖11所示的電晶體構成的半導體裝置。
後製程可以經過進行圖13A所示的製程完成。明確而言，在由前製程得到的元件基板完成(步驟S1)之後，研磨基板的背面(步驟S2)。藉由在此步驟使基板薄膜化，可以減少在前製程中產生的基板的翹曲等，而實現構件的小型化。
進行研磨基板的背面且將基板分成多個晶片的切割(dicing)製程。並且，進行將被切割的各晶片安裝於引線框架上並實現接合的晶粒黏著(die bonding)製程(步驟S3)。該晶粒黏著製程中的晶片與引線框架的黏接可以根據產品適當地選擇合適的方法，如利用樹脂的黏接或利用膠帶的黏接等。另外，在晶粒黏著製程中，也可以將各晶片安裝於插入物(interposer)上而實現接合。
接著，進行將引線框架的引線與晶片上的電極藉由金屬細線(wire)電連接的打線接合(wire bonding)(步驟S4)。作為金屬細線可以使用銀線或金線。此外，打線接合可以使用球焊(ball bonding)或楔結合(wedge bonding)。
對打線接合後的晶片實施由環氧樹脂等密封的模塑(molding)製程(步驟S5)。藉由進行模塑製程，使電子構件的內部被樹脂填充，可以減輕機械外力所導致的對安裝於電子構件內部的電路部及金屬細線的損傷，還可以降低因水分或灰塵而導致的特性劣化。
接著，對引線框架的引線進行電鍍處理。並且對引線進行切斷及成型加工(步驟S6)。藉由該電鍍處理可以防止引線生銹，而在之後將引線安裝於印刷電路板時，可以更加確實地進行銲錫。
接著，對封裝表面實施印字處理(marking)(步驟S7)。並且藉由最終的檢驗步驟(步驟S8)完成電子構件(步驟S9)。
上面說明的電子構件可以包括上述實施方式所說明的半導體裝置。因此，可以實現小型化及低成本化的電子構件。
圖13B示出完成的電子構件的透視示意圖。在圖13B中，作為電子構件的一個例子，示出QFP(Quad Flat Package：四面扁平封裝)的透視示意圖。圖13B所示的電子構件700包括引線701及電路部703。圖13B所示的電子構件700例如安裝於印刷電路板702。藉由組合多個這樣的電子構件700並使其在印刷電路板702上彼此電連接，可以將其安裝在電子裝置內。完成的電路基板704設置於電子裝置等的內部。
接著，說明將上述電子構件用於如下電子裝 置的情況：電腦、可攜式資訊終端(包括行動電話、可攜式遊戲機以及音頻再生裝置等)、電子紙、電視機(也稱為電視或電視接收機)以及數位攝影機等。
圖14A示出可攜式資訊終端，其包括外殼901、外殼902、第一顯示部903a和第二顯示部903b等。在外殼901和外殼902中的至少一部分中設置有包括之前的實施方式所示的半導體裝置的電子構件。因此，可以實現功耗低且能夠進行高速工作的可攜式資訊終端。
另外，第一顯示部903a為具有觸摸輸入功能的面板，例如如圖14A的左圖所示，可以由第一顯示部903a顯示的選擇按鈕904選擇是進行“觸摸輸入”還是進行“鍵盤輸入”。由於可以以各種各樣的尺寸顯示選擇按鈕，所以各個年齡層的人都能容易使用。在此，例如在選擇“鍵盤輸入”的情況下，如圖14A的右圖所示，在第一顯示部903a中顯示鍵盤905。由此，與習知的資訊終端同樣可以利用鍵盤迅速地進行文字輸入等。
另外，圖14A所示的可攜式資訊終端如圖14A的右圖所示，可以將第一顯示部903a和第二顯示部903b中的一個卸下。藉由作為第二顯示部903b採用具有觸摸輸入功能的面板，可以減輕攜帶時的重量，並可以用一隻手拿著外殼902而用另一隻手進行操作，所以很方便。
圖14A所示的可攜式資訊終端可具有：顯示各種資訊(例如靜態影像、動態影像和文字影像等)的功 能；在顯示部上顯示日曆、日期、時間等的功能；操作或編輯顯示在顯示部上的資訊的功能；利用各種軟體(程式)控制處理的功能等。另外，也可以在外殼的背面或側面設置外部連接端子(耳機端子、USB端子等)、儲存介質插入部等。
圖14A所示的可攜式資訊終端可以採用以無線方式發送且接收資訊的結構。還可以採用以無線方式從電子書籍伺服器購買且下載所希望的書籍資料等的結構。
再者，也可以使圖14A所示的外殼902具有天線、麥克風功能或無線通訊功能，來將其用作行動電話。
圖14B示出安裝有電子紙的電子書閱讀器910，該電子書閱讀器由兩個外殼，即外殼911及外殼912構成。在外殼911及外殼912中分別設置有顯示部913及顯示部914。外殼911及外殼912由軸部915彼此連接，並且可以以該軸部915為軸而進行開閉動作。此外，外殼911包括電源開關916、操作鍵917以及揚聲器918等。在外殼911和外殼912中的至少一個中設置有包括之前的實施方式所示的半導體裝置的電子構件。因此，可以實現功耗低且能夠進行高速工作的電子書閱讀器。
圖14C示出電視機，其包括外殼921、顯示部922和支架923等。可以藉由外殼921所具有的開關和遙控器924來進行電視機920的操作。在外殼921和遙控器924中安裝有包括之前的實施方式所示的半導體裝置的 電子構件。因此，可以實現功耗低且能夠進行高速工作的電視機。
圖14D示出智慧手機，其主體930設置有顯示部931、揚聲器932、麥克風933和操作按鈕934等。包括之前的實施方式所示的半導體裝置的電子構件設置在主體930中。因此，可以實現功耗低且能夠進行高速工作的智慧手機。
圖14E示出數位相機，其包括主體941、顯示部942和操作開關943等。包括之前的實施方式所示的半導體裝置的電子構件設置在主體941中。因此，可以實現功耗低且能夠進行高速工作的數位相機。
如上所述，在本實施方式所示的電子裝置中都安裝有包括之前的實施方式的半導體裝置的電子構件。因此，可以實現功耗低且能夠進行高速工作的電子裝置。

Claims (6)

  1. 一種半導體裝置，包括：可變偏置電路；具有背閘極的第一電晶體；電流源；差動放大器；參考電壓源；以及功能電路，其中，該功能電路包括具有背閘極的第二電晶體，該第一電晶體及該第二電晶體都包含氧化物半導體，該電流源能夠在該第一電晶體的源極與汲極之間供應電流而生成對應於該電流的閘極-源極間電壓，該差動放大器能夠比較該第一電晶體的閘極-源極間電壓與該參考電壓源的電壓，能夠放大差異，而且能夠輸出所得電壓，該可變偏置電路包含PWM波發生電路，並且，該可變偏置電路能夠由該差動放大器的該所得電壓和輸出電流中的任一個控制，並能夠對該第一電晶體的背閘極及該第二電晶體的背閘極供應電壓。
  2. 一種半導體裝置，包括：可變偏置電路；具有背閘極的第一電晶體；電流源；差動放大器；參考電壓源；以及功能電路，其中，該功能電路包括具有背閘極的第二電晶體，該第一電晶體及該第二電晶體都包含氧化物半導體，該電流源能夠在該第一電晶體的源極與汲極之間供應電流而生成對應於該電流的閘極-源極間電壓，該差動放大器能夠比較該第一電晶體的閘極-源極間電壓與該參考電壓源的電壓，能夠放大差異，而且能夠輸出所得電壓，該可變偏置電路能夠由該差動放大器的該所得電壓和輸出電流中的任一個控制，並能夠對該第一電晶體的背閘極及該第二電晶體的背閘極供應電壓，並且，該可變偏置電路包括PWM波發生電路、反相器、第一位準轉移器、第二位準轉移器、第三電晶體、第四電晶體以及低通濾波器。
  3. 根據申請專利範圍第2項之半導體裝置，其中該PWM波發生電路包括三角波發生電路及比較器。
  4. 根據申請專利範圍第3項之半導體裝置，其中該PWM波發生電路還包括第一反相緩衝器及第二反相緩衝器。
  5. 根據申請專利範圍第1或2項之半導體裝置，其中該功能電路為記憶體電路。
  6. 根據申請專利範圍第1或2項之半導體裝置，其中該功能電路為暫存器電路。
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