JPS623486A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPS623486A JPS623486A JP60140951A JP14095185A JPS623486A JP S623486 A JPS623486 A JP S623486A JP 60140951 A JP60140951 A JP 60140951A JP 14095185 A JP14095185 A JP 14095185A JP S623486 A JPS623486 A JP S623486A
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- JP
- Japan
- Prior art keywords
- memory cell
- field effect
- effect transistor
- semiconductor memory
- capacitor
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリセルに関する。
半導体メモリは、パターンの微細化により大容量化が進
んできている。この中でもダイナミックメモリセルとし
ては、高集積化が可能な１トランジスタ・１キヤパシタ
（以後ＩＴセルと称す。）が主流となり現在では２５６
にビットのダイナミックＲＡＭの量産が立上がり試作レ
ベルでも１メガビツトが開発されている。
んできている。この中でもダイナミックメモリセルとし
ては、高集積化が可能な１トランジスタ・１キヤパシタ
（以後ＩＴセルと称す。）が主流となり現在では２５６
にビットのダイナミックＲＡＭの量産が立上がり試作レ
ベルでも１メガビツトが開発されている。
ＩＴセルは、第３図に示すように、情報記憶用容量でら
るＣ８とこの容量に記憶された情報を選択的にビット線
Ｂへ接続するスイッチ用の電界効果トランジスタＴｉｔ
で構成され、各メモリセルの情報の読出し、書込み動作
は、ワード線Ｗによって制御される。電界効果トランジ
スタＴｒ！と容量Ｃｓとの間の節点を記憶ノードＮとし
て、以下に従来のＩＴ七ルの動作について説明する。
るＣ８とこの容量に記憶された情報を選択的にビット線
Ｂへ接続するスイッチ用の電界効果トランジスタＴｉｔ
で構成され、各メモリセルの情報の読出し、書込み動作
は、ワード線Ｗによって制御される。電界効果トランジ
スタＴｒ！と容量Ｃｓとの間の節点を記憶ノードＮとし
て、以下に従来のＩＴ七ルの動作について説明する。
第３図のメモリセルへの情報の書込み動作は、例えば情
報ビット″１＃の場合は、ビット線Ｂを予め高電位、例
えば電源電圧ＶＤＤに充電しておき、ワード線Ｗを低電
位から高電位に設定して電界効果トランジスタで１１を
完全に導通状態にして容量Ｃ８を充電する。また情報ビ
ット１０”の場合は、ビット線Ｂを接地電位Ｏｖに設定
しておき、前記と同様に電界効果トランジスタを導通状
態にする。
報ビット″１＃の場合は、ビット線Ｂを予め高電位、例
えば電源電圧ＶＤＤに充電しておき、ワード線Ｗを低電
位から高電位に設定して電界効果トランジスタで１１を
完全に導通状態にして容量Ｃ８を充電する。また情報ビ
ット１０”の場合は、ビット線Ｂを接地電位Ｏｖに設定
しておき、前記と同様に電界効果トランジスタを導通状
態にする。
この場合、ビット線Ｂは接地電位であるので容量Ｃ８へ
の充電は行なわれず、もし情報ビット′″１＃が記憶さ
れていたらビット線Ｂを通して放電が行なわれ、情報ビ
ット１０”が書込まれる。
の充電は行なわれず、もし情報ビット′″１＃が記憶さ
れていたらビット線Ｂを通して放電が行なわれ、情報ビ
ット１０”が書込まれる。
メモリセルからの情報の読出し動作は、まず、ビット線
Ｂを高電位、例えば電源電圧ＶＤＤに充電しておき、ワ
ード線Ｗを低電位から高電位に設定して電界効果トラン
ジスタＴｒｔを導通状態にする。
Ｂを高電位、例えば電源電圧ＶＤＤに充電しておき、ワ
ード線Ｗを低電位から高電位に設定して電界効果トラン
ジスタＴｒｔを導通状態にする。
例えば、情報ビット′″１”読出しの場合は、ビット線
Ｂと記憶ノードＮとの電位が等しいため両者の間で電荷
の分配は行なわｎず、ビットａＢの電位は、ｖＤＤのま
ま変化しない。また情報ビット）“読出しの場合には、
高電位ＶＤＤに設定されていたビット線Ｂと接地電位で
ある記憶ノードＮとの間に電位差が生じるため、両者の
間で電荷の再分配が行なわれ、その時ビット線の電位は
、ビット線の中間電位になるようにり７アレンスレベＡ
／ＶＲを設定して、情報ビット＠１”又は１０＃の判定
を行なり。
Ｂと記憶ノードＮとの電位が等しいため両者の間で電荷
の分配は行なわｎず、ビットａＢの電位は、ｖＤＤのま
ま変化しない。また情報ビット）“読出しの場合には、
高電位ＶＤＤに設定されていたビット線Ｂと接地電位で
ある記憶ノードＮとの間に電位差が生じるため、両者の
間で電荷の再分配が行なわれ、その時ビット線の電位は
、ビット線の中間電位になるようにり７アレンスレベＡ
／ＶＲを設定して、情報ビット＠１”又は１０＃の判定
を行なり。
前述した従来のＩＴセルにおいては、容ｔＣ８はビット
線Ｂの寄生容量ＣＢに比較して非常に小値となり、リフ
ァレンスレベルＶｎとの電位差は、数百ｒｎＶ以下の微
小電位差である。そのため、容量Ｃ８は余口小さくでき
ず、又耐α線対策といつた信頼性の問題からも容ＩＩＣ
ｓは、５０ｆＦ以上の確保が必要になり、メガビックク
ラスになるとＩＴセルも限界に近づいてきている。かか
る問題を解決するために、現在では溝容量を使って小さ
い面積で大きい容量を確保する方法が考えらｎているが
、プロセスが複雑になるなどの欠点を有している。
線Ｂの寄生容量ＣＢに比較して非常に小値となり、リフ
ァレンスレベルＶｎとの電位差は、数百ｒｎＶ以下の微
小電位差である。そのため、容量Ｃ８は余口小さくでき
ず、又耐α線対策といつた信頼性の問題からも容ＩＩＣ
ｓは、５０ｆＦ以上の確保が必要になり、メガビックク
ラスになるとＩＴセルも限界に近づいてきている。かか
る問題を解決するために、現在では溝容量を使って小さ
い面積で大きい容量を確保する方法が考えらｎているが
、プロセスが複雑になるなどの欠点を有している。
本発明の目的は、上記欠点を除去し、信号増幅機能を付
加することにより従来の１トランジスタ型の半導体メモ
リセルよりも大きい続出し信号を得ることのできる半導
体メモリセルを提供することにある。
加することにより従来の１トランジスタ型の半導体メモ
リセルよりも大きい続出し信号を得ることのできる半導
体メモリセルを提供することにある。
本発明のメモリセルは、ゲート電極が第１のワード線に
接続さまた第１の電界効果トランジスタとキャパシタ対
極が第２のワード線に接続されたセルキャパシタとで構
成さする半導体メモリセルにおいて、ドレイン電極を電
源電圧、ソース電極をビット線、ゲート電極を記憶ノー
ドに接続した第２の電界効果トランジスタを設けること
によ抄構成される。
接続さまた第１の電界効果トランジスタとキャパシタ対
極が第２のワード線に接続されたセルキャパシタとで構
成さする半導体メモリセルにおいて、ドレイン電極を電
源電圧、ソース電極をビット線、ゲート電極を記憶ノー
ドに接続した第２の電界効果トランジスタを設けること
によ抄構成される。
前記の第２の電界効果トランジスタは、そのしきい値電
圧を低レベル読出し時に非導通状態、高レベル読出し時
に導通状態となるように設定さｎたものが好ましい。
圧を低レベル読出し時に非導通状態、高レベル読出し時
に導通状態となるように設定さｎたものが好ましい。
次に、本発明の実施例について図面を参照して説明する
。
。
＃！１図は、本発明の一実施例の回路図である。
この実施例は、ゲート電極が第１のワード線Ｗｌに接続
さまた第１の電界効果トランジスタＴγ！とキャパシタ
対極が第２のワード線に接続さ几たセルキャパシタＣｓ
とで構成される半導体メモリセルにおいて、ドレイン
電極を電源電圧ｖＤＤ１ ソース電極をビット線、ゲー
ト電極を記憶ノードＮに接続した第２の電界効果トラン
ジスタＴγ！を設けることにより構成される。
さまた第１の電界効果トランジスタＴγ！とキャパシタ
対極が第２のワード線に接続さ几たセルキャパシタＣｓ
とで構成される半導体メモリセルにおいて、ドレイン
電極を電源電圧ｖＤＤ１ ソース電極をビット線、ゲー
ト電極を記憶ノードＮに接続した第２の電界効果トラン
ジスタＴγ！を設けることにより構成される。
次に、この実施例の動作について説明する。
第２図は第１図に示す実施例の各部における信号の動作
波形図である。
波形図である。
情報の読出し動作は、まずビット線Ｂを中開成位Ｖａ（
例えばａ、ＯＶ）に設定する。次に、第２のワード線Ｗ
、を低電位から高電位ＶｖＪ、に設定して、メモリセル
を選択する。その時、第１のワード’１８ Ｗ ｔは低
電位に保ったままで、すなわち第１の゛醒界効果トラン
ジスタＴｒ、は非導通状態に保っておく。その結果、記
憶ノードＮの電位ｖ８は、容量Ｃ８とのカップリングに
よ抄Δｖ８ だけ上昇する。その値は、ノードＮの全寄
生容量０１Ｍとの容量比により決定され、 （但し、ΔＶｗ、は第２のワード線Ｗ！の電位変化量） トナル。例、ｔば、Ｃｓ＝Ｃ５／４．ΔＶｗ、＝ｓ、ｏ
Ｖ＆ｎば、記憶ノードＮの電位はΔＶｗ、の８０ｑ６す
なわち、ΔＶｓ＝４ＱＶだけ電位が上昇する。屯し、メ
モリセルが情報ビット″０＃を記憶していれば、記憶ノ
ードＮの電位ＶｓＬはＯｖから４０Ｖに変化する。そこ
で第２の電界効果トランジスタＴｒ、のしきいち電圧ｖ
Ｔｔを、例えばｖｒｔ ＝ Ｌ ＯＶに設定すｎば第２
り電界効果トランジスタＴｒｌは非導通状態のままでビ
ット線の電位は、ＶＢ（＝４０Ｖ）のまま変化しない。
例えばａ、ＯＶ）に設定する。次に、第２のワード線Ｗ
、を低電位から高電位ＶｖＪ、に設定して、メモリセル
を選択する。その時、第１のワード’１８ Ｗ ｔは低
電位に保ったままで、すなわち第１の゛醒界効果トラン
ジスタＴｒ、は非導通状態に保っておく。その結果、記
憶ノードＮの電位ｖ８は、容量Ｃ８とのカップリングに
よ抄Δｖ８ だけ上昇する。その値は、ノードＮの全寄
生容量０１Ｍとの容量比により決定され、 （但し、ΔＶｗ、は第２のワード線Ｗ！の電位変化量） トナル。例、ｔば、Ｃｓ＝Ｃ５／４．ΔＶｗ、＝ｓ、ｏ
Ｖ＆ｎば、記憶ノードＮの電位はΔＶｗ、の８０ｑ６す
なわち、ΔＶｓ＝４ＱＶだけ電位が上昇する。屯し、メ
モリセルが情報ビット″０＃を記憶していれば、記憶ノ
ードＮの電位ＶｓＬはＯｖから４０Ｖに変化する。そこ
で第２の電界効果トランジスタＴｒ、のしきいち電圧ｖ
Ｔｔを、例えばｖｒｔ ＝ Ｌ ＯＶに設定すｎば第２
り電界効果トランジスタＴｒｌは非導通状態のままでビ
ット線の電位は、ＶＢ（＝４０Ｖ）のまま変化しない。
しかし、メモリセルが情報ビット＠ｌ”を記憶していれ
ば、記憶ノードＮの電位は、ＶｓｕからＶ８Ｈ＋４（Ｖ
）Ｋ変化する（但し高レベル書込み電位をＶ８Ｈとする
）。例えば、ｖ８Ｈ＝３、Ｏｖとすると読出し時にＶＩ
ＩＨは７．０に変化し、第２の電界効果トランジスタＴ
ｒｔは導通状態になり、ビット線Ｂの電位ＶＢは、記憶
ノードＮの電位７．Ｏｖから第２の電界効果トランジス
タＴｒ。
ば、記憶ノードＮの電位は、ＶｓｕからＶ８Ｈ＋４（Ｖ
）Ｋ変化する（但し高レベル書込み電位をＶ８Ｈとする
）。例えば、ｖ８Ｈ＝３、Ｏｖとすると読出し時にＶＩ
ＩＨは７．０に変化し、第２の電界効果トランジスタＴ
ｒｔは導通状態になり、ビット線Ｂの電位ＶＢは、記憶
ノードＮの電位７．Ｏｖから第２の電界効果トランジス
タＴｒ。
のしきい値電圧Ｖ〒、＝ＺＯＶを差し引いた電位すなわ
ち、３．Ｏｖから５．Ｏｖまで上昇し、メモリセルから
の信号が増幅される。。
ち、３．Ｏｖから５．Ｏｖまで上昇し、メモリセルから
の信号が増幅される。。
また、情報の書込み動作は、読出し用のワード線Ｗ２の
低電位に固定し、書込み用のワード線Ｗ１によりメモリ
セルを選択し、その動作原理は、従来のＩＴセルと同様
である。
低電位に固定し、書込み用のワード線Ｗ１によりメモリ
セルを選択し、その動作原理は、従来のＩＴセルと同様
である。
以上説明したように、本発明は、１つの電界効果トラン
ジスタと１つのキャパシタを用いて構成される半導体メ
モリセルに第２の電界効果トランジスタを付加してメモ
リセル内部に信号増幅機能をもたせたので、従来の１ト
ランジスタ型メモリセルに比べて読出し信号の大きい半
導体メモリセルを得ることができる。
ジスタと１つのキャパシタを用いて構成される半導体メ
モリセルに第２の電界効果トランジスタを付加してメモ
リセル内部に信号増幅機能をもたせたので、従来の１ト
ランジスタ型メモリセルに比べて読出し信号の大きい半
導体メモリセルを得ることができる。
第１図は本発明の一実施例の回路図、第２図はＢ・・・
・・・ビットａ、Ｃｓ・・・・・・セルキャパシタ、Ｎ
・・・・・・記憶ノードＮ Ｔｒｌ ＊Ｔｒ＊・・・・
・・電界効果トランジスタ、ＶＤＤ−−−−−−１１源
Ｉ！圧、Ｗ、Ｗｌ 、Ｗ！、旧、。 ワード線。 第１図 攬２図
・・・ビットａ、Ｃｓ・・・・・・セルキャパシタ、Ｎ
・・・・・・記憶ノードＮ Ｔｒｌ ＊Ｔｒ＊・・・・
・・電界効果トランジスタ、ＶＤＤ−−−−−−１１源
Ｉ！圧、Ｗ、Ｗｌ 、Ｗ！、旧、。 ワード線。 第１図 攬２図
Claims (2)
- （１）ゲート電極が第１のワード線に接続された第１の
電界効果トランジスタとキャパシタ対極が第２のワード
線に接続されたセルキャパシタとで構成される半導体メ
モリセルにおいて、ドレイン電極を電源電圧、ソース電
極をビット線、ゲート電極を記憶ノードに接続した第２
の電界効果トランジスタを設けたことを特徴とした半導
体メセリセル。 - （２）第２の電界効果トランジスタのしきい値電圧を低
レベル読出し時に非導通状態、高レベル読出し時に導通
状態となるように設定した特許請求範囲第（１）項記載
の半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60140951A JPS623486A (ja) | 1985-06-27 | 1985-06-27 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60140951A JPS623486A (ja) | 1985-06-27 | 1985-06-27 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS623486A true JPS623486A (ja) | 1987-01-09 |
Family
ID=15280604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60140951A Pending JPS623486A (ja) | 1985-06-27 | 1985-06-27 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623486A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012256399A (ja) * | 2010-08-06 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の駆動方法 |
-
1985
- 1985-06-27 JP JP60140951A patent/JPS623486A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012256399A (ja) * | 2010-08-06 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の駆動方法 |
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