JP2003031774A - 強誘電体型不揮発性半導体メモリ及びその製造方法 - Google Patents
強誘電体型不揮発性半導体メモリ及びその製造方法Info
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- JP2003031774A JP2003031774A JP2001218623A JP2001218623A JP2003031774A JP 2003031774 A JP2003031774 A JP 2003031774A JP 2001218623 A JP2001218623 A JP 2001218623A JP 2001218623 A JP2001218623 A JP 2001218623A JP 2003031774 A JP2003031774 A JP 2003031774A
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Abstract
(57)【要約】
【課題】高い温度安定性を有する強誘電体材料から構成
された強誘電体型不揮発性半導体メモリを提供する。 【解決手段】強誘電体型不揮発性半導体メモリは、ビッ
ト線ＢＬと、選択用トランジスタＴＲと、Ｍ個（但し、
Ｍ≧２）のメモリセルＭＣMから構成されたメモリユニ
ットＭＵと、Ｍ本のプレート線ＰＬMから成り、各メモ
リセルは、第１の電極２１と強誘電体層２２と第２の電
極２３とから成り、メモリユニットにおいて、メモリセ
ルの第１の電極２１は共通であり、選択用トランジスタ
ＴＲを介してビット線ＢＬに接続され、第ｍ番目のメモ
リセルの第２の電極２３は、第ｍ番目のプレート線に接
続されており、各メモリセルを構成する強誘電体層は、
Ｂｉ 3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結
晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ＜０．１，Ｘ−
ｄ＞０，０≦Ｚ≦１）から構成されている。
された強誘電体型不揮発性半導体メモリを提供する。 【解決手段】強誘電体型不揮発性半導体メモリは、ビッ
ト線ＢＬと、選択用トランジスタＴＲと、Ｍ個（但し、
Ｍ≧２）のメモリセルＭＣMから構成されたメモリユニ
ットＭＵと、Ｍ本のプレート線ＰＬMから成り、各メモ
リセルは、第１の電極２１と強誘電体層２２と第２の電
極２３とから成り、メモリユニットにおいて、メモリセ
ルの第１の電極２１は共通であり、選択用トランジスタ
ＴＲを介してビット線ＢＬに接続され、第ｍ番目のメモ
リセルの第２の電極２３は、第ｍ番目のプレート線に接
続されており、各メモリセルを構成する強誘電体層は、
Ｂｉ 3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結
晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ＜０．１，Ｘ−
ｄ＞０，０≦Ｚ≦１）から構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体型不揮発
性半導体メモリ（所謂ＦＥＲＡＭ）、及び、その製造方
法に関する。
性半導体メモリ（所謂ＦＥＲＡＭ）、及び、その製造方
法に関する。
【０００２】
【従来の技術】近年、大容量の強誘電体型不揮発性半導
体メモリに関する研究が盛んに行われている。強誘電体
型不揮発性半導体メモリ（以下、不揮発性メモリと略称
する場合がある）は、高速アクセスが可能で、しかも、
不揮発性であり、また、小型で低消費電力であり、更に
は、衝撃にも強く、例えば、ファイルのストレージやレ
ジューム機能を有する各種電子機器、例えば、携帯用コ
ンピュータや携帯電話、ゲーム機の主記憶装置としての
利用、あるいは、音声や映像を記録するための記録メデ
ィアとしての利用が期待されている。
体メモリに関する研究が盛んに行われている。強誘電体
型不揮発性半導体メモリ（以下、不揮発性メモリと略称
する場合がある）は、高速アクセスが可能で、しかも、
不揮発性であり、また、小型で低消費電力であり、更に
は、衝撃にも強く、例えば、ファイルのストレージやレ
ジューム機能を有する各種電子機器、例えば、携帯用コ
ンピュータや携帯電話、ゲーム機の主記憶装置としての
利用、あるいは、音声や映像を記録するための記録メデ
ィアとしての利用が期待されている。
【０００３】この不揮発性メモリは、強誘電体薄膜の高
速分極反転とその残留分極を利用し、強誘電体層を有す
るキャパシタ部の蓄積電荷量の変化を検出する方式の、
高速書き換えが可能な不揮発性メモリであり、基本的に
は、メモリセル（キャパシタ部）と選択用トランジスタ
（スイッチング用トランジスタ）とから構成されてい
る。メモリセル（キャパシタ部）は、例えば、下部電
極、上部電極、及び、これらの電極間に挟まれた強誘電
体層から構成されている。この不揮発性メモリにおける
データの書き込みや読み出しは、図１４に示す強誘電体
のＰ−Ｅヒステリシスループを応用して行われる。即
ち、強誘電体層に外部電界を加えた後、外部電界を除い
たとき、強誘電体層は自発分極を示す。そして、強誘電
体層の残留分極は、プラス方向の外部電界が印加された
とき＋Ｐr、マイナス方向の外部電界が印加されたとき
−Ｐrとなる。ここで、残留分極が＋Ｐrの状態（図１４
の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐr
の状態（図１４の「Ａ」参照）の場合を「１」とする。
速分極反転とその残留分極を利用し、強誘電体層を有す
るキャパシタ部の蓄積電荷量の変化を検出する方式の、
高速書き換えが可能な不揮発性メモリであり、基本的に
は、メモリセル（キャパシタ部）と選択用トランジスタ
（スイッチング用トランジスタ）とから構成されてい
る。メモリセル（キャパシタ部）は、例えば、下部電
極、上部電極、及び、これらの電極間に挟まれた強誘電
体層から構成されている。この不揮発性メモリにおける
データの書き込みや読み出しは、図１４に示す強誘電体
のＰ−Ｅヒステリシスループを応用して行われる。即
ち、強誘電体層に外部電界を加えた後、外部電界を除い
たとき、強誘電体層は自発分極を示す。そして、強誘電
体層の残留分極は、プラス方向の外部電界が印加された
とき＋Ｐr、マイナス方向の外部電界が印加されたとき
−Ｐrとなる。ここで、残留分極が＋Ｐrの状態（図１４
の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐr
の状態（図１４の「Ａ」参照）の場合を「１」とする。
【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体層に例えばプラス方向の外部電界を印加
する。これによって、強誘電体層の分極は図１４の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態
に変化する。一方、データが「１」であれば、強誘電体
層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の
状態に変化する。データが「０」の場合には、強誘電体
層の分極反転は生じない。一方、データが「１」の場合
には、強誘電体層に分極反転が生じる。その結果、メモ
リセル（キャパシタ部）の蓄積電荷量に差が生じる。選
択された不揮発性メモリの選択用トランジスタをオンに
することで、この蓄積電荷を信号電流として検出する。
データの読み出し後、外部電界を０にすると、データが
「０」のときでも「１」のときでも、強誘電体層の分極
状態は図１４の「Ｄ」の状態となってしまう。即ち、読
み出し時、データ「１」は、一旦、破壊されてしまう。
それ故、データが「１」の場合、マイナス方向の外部電
界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状
態とし、データ「１」を再度書き込む。
めに、強誘電体層に例えばプラス方向の外部電界を印加
する。これによって、強誘電体層の分極は図１４の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態
に変化する。一方、データが「１」であれば、強誘電体
層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の
状態に変化する。データが「０」の場合には、強誘電体
層の分極反転は生じない。一方、データが「１」の場合
には、強誘電体層に分極反転が生じる。その結果、メモ
リセル（キャパシタ部）の蓄積電荷量に差が生じる。選
択された不揮発性メモリの選択用トランジスタをオンに
することで、この蓄積電荷を信号電流として検出する。
データの読み出し後、外部電界を０にすると、データが
「０」のときでも「１」のときでも、強誘電体層の分極
状態は図１４の「Ｄ」の状態となってしまう。即ち、読
み出し時、データ「１」は、一旦、破壊されてしまう。
それ故、データが「１」の場合、マイナス方向の外部電
界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状
態とし、データ「１」を再度書き込む。
【０００５】現在主流となっている不揮発性メモリの構
造及びその動作は、米国特許第４８７３６６４号におい
て、Ｓ．Ｓｈｅｆｆｉｌｅｄらが提案したものである。
この不揮発性メモリは、図１５に回路図を示すように、
２つの不揮発性メモリセルから構成されている。尚、図
１５において、１つの不揮発性メモリを点線で囲った。
各不揮発性メモリは、例えば、選択用トランジスタＴＲ
11，ＴＲ12、メモリセル（キャパシタ部）ＦＣ11，ＦＣ
12から構成されている。
造及びその動作は、米国特許第４８７３６６４号におい
て、Ｓ．Ｓｈｅｆｆｉｌｅｄらが提案したものである。
この不揮発性メモリは、図１５に回路図を示すように、
２つの不揮発性メモリセルから構成されている。尚、図
１５において、１つの不揮発性メモリを点線で囲った。
各不揮発性メモリは、例えば、選択用トランジスタＴＲ
11，ＴＲ12、メモリセル（キャパシタ部）ＦＣ11，ＦＣ
12から構成されている。
【０００６】尚、２桁の添字、例えば添字「１１」は、
本来、添字「１，１」と表示すべき添字であるが、表示
の簡素化のため、２桁の添字で表示する。また、添字
「Ｍ」を、例えば複数のメモリセルやプレート線を総括
的に表示する場合に使用し、添字「ｍ」を、例えば複数
のメモリセルやプレート線を個々に表示する場合に使用
し、添字「ｎ」を、例えば選択用トランジスタやメモリ
ユニットを個々に表示する場合に使用する。
本来、添字「１，１」と表示すべき添字であるが、表示
の簡素化のため、２桁の添字で表示する。また、添字
「Ｍ」を、例えば複数のメモリセルやプレート線を総括
的に表示する場合に使用し、添字「ｍ」を、例えば複数
のメモリセルやプレート線を個々に表示する場合に使用
し、添字「ｎ」を、例えば選択用トランジスタやメモリ
ユニットを個々に表示する場合に使用する。
【０００７】そして、それぞれのメモリセルに相補的な
データを書き込むことにより、１ビットを記憶する。図
１５において、符号「ＷＬ」はワード線を示し、符号
「ＢＬ」はビット線を示し、符号「ＰＬ」はプレート線
を意味する。１つの不揮発性メモリに着目すると、ワー
ド線ＷＬ1は、ワード線デコーダ／ドライバＷＤに接続
されている。また、ビット線ＢＬ1，ＢＬ2は、センスア
ンプＳＡに接続されている。更には、プレート線ＰＬ1
は、プレート線デコーダ／ドライバＰＤに接続されてい
る。
データを書き込むことにより、１ビットを記憶する。図
１５において、符号「ＷＬ」はワード線を示し、符号
「ＢＬ」はビット線を示し、符号「ＰＬ」はプレート線
を意味する。１つの不揮発性メモリに着目すると、ワー
ド線ＷＬ1は、ワード線デコーダ／ドライバＷＤに接続
されている。また、ビット線ＢＬ1，ＢＬ2は、センスア
ンプＳＡに接続されている。更には、プレート線ＰＬ1
は、プレート線デコーダ／ドライバＰＤに接続されてい
る。
【０００８】このような構造を有する不揮発性メモリに
おいて、記憶されたデータを読み出す場合、ワード線Ｗ
Ｌ1を選択し、更には、プレート線ＰＬ1を駆動すると、
相補的なデータが、対となったメモリセル（キャパシタ
部）ＦＣ11，ＦＣ12から選択用トランジスタＴＲ11，Ｔ
Ｒ12を介して対となったビット線ＢＬ1，ＢＬ2に電圧
（ビット線電位）として現れる。かかる対となったビッ
ト線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスア
ンプＳＡで検出する。
おいて、記憶されたデータを読み出す場合、ワード線Ｗ
Ｌ1を選択し、更には、プレート線ＰＬ1を駆動すると、
相補的なデータが、対となったメモリセル（キャパシタ
部）ＦＣ11，ＦＣ12から選択用トランジスタＴＲ11，Ｔ
Ｒ12を介して対となったビット線ＢＬ1，ＢＬ2に電圧
（ビット線電位）として現れる。かかる対となったビッ
ト線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスア
ンプＳＡで検出する。
【０００９】１つの不揮発性メモリは、ワード線Ｗ
Ｌ1、及び、対となったビット線ＢＬ1，ＢＬ2によって
囲まれた領域を占めている。従って、仮に、ワード線及
びビット線が最短ピッチで配置されるとすると、１つの
不揮発性メモリの最小面積は、加工最小寸法をＦとした
とき、８Ｆ2である。従って、このような構造を有する
不揮発性メモリの最小面積は８Ｆ2である。
Ｌ1、及び、対となったビット線ＢＬ1，ＢＬ2によって
囲まれた領域を占めている。従って、仮に、ワード線及
びビット線が最短ピッチで配置されるとすると、１つの
不揮発性メモリの最小面積は、加工最小寸法をＦとした
とき、８Ｆ2である。従って、このような構造を有する
不揮発性メモリの最小面積は８Ｆ2である。
【００１０】このような構造の不揮発性メモリを大容量
化しようとした場合、その実現は加工寸法の微細化に依
存するしかない。また、１つの不揮発性メモリを構成す
るために２つの選択用トランジスタ及び２つのメモリセ
ル（キャパシタ部）が必要とされる。更には、ワード線
と同じピッチでプレート線を配設する必要がある。それ
故、不揮発性メモリを最小ピッチで配置することは殆ど
不可能であり、現実には、１つの不揮発性メモリの占め
る面積は、８Ｆ2よりも大幅に増加してしまう。
化しようとした場合、その実現は加工寸法の微細化に依
存するしかない。また、１つの不揮発性メモリを構成す
るために２つの選択用トランジスタ及び２つのメモリセ
ル（キャパシタ部）が必要とされる。更には、ワード線
と同じピッチでプレート線を配設する必要がある。それ
故、不揮発性メモリを最小ピッチで配置することは殆ど
不可能であり、現実には、１つの不揮発性メモリの占め
る面積は、８Ｆ2よりも大幅に増加してしまう。
【００１１】しかも、不揮発性メモリと同等のピッチ
で、ワード線デコーダ／ドライバＷＤ及びプレート線デ
コーダ／ドライバＰＤを配設する必要がある。言い換え
れば、１つのロー・アドレスを選択するために２つのデ
コーダ／ドライバが必要とされる。従って、周辺回路の
レイアウトが困難となり、しかも、周辺回路の占有面積
も大きなものとなる。
で、ワード線デコーダ／ドライバＷＤ及びプレート線デ
コーダ／ドライバＰＤを配設する必要がある。言い換え
れば、１つのロー・アドレスを選択するために２つのデ
コーダ／ドライバが必要とされる。従って、周辺回路の
レイアウトが困難となり、しかも、周辺回路の占有面積
も大きなものとなる。
【００１２】不揮発性メモリの面積を縮小する手段の１
つが、特開平９−１２１０３２号公報から公知である。
図２に等価回路を示すように、この特許公開公報に開示
された不揮発性メモリは、１つの選択用トランジスタＴ
Ｒ1の一端に並列にそれぞれの一端が接続された複数の
メモリセルＭＣ1M（例えば、Ｍ＝４）から構成され、か
かるメモリセルと対となったメモリセルも、１つの選択
用トランジスタＴＲ2の一端に並列にそれぞれの一端が
接続された複数のメモリセルＭＣ2Mから構成されてい
る。選択用トランジスタＴＲ1，ＴＲ2の他端は、それぞ
れ、ビット線ＢＬ 1，ＢＬ2に接続されている。対となっ
たビット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続さ
れている。また、メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，
２・・・Ｍ）の他端はプレート線ＰＬmに接続されてお
り、プレート線ＰＬmはプレート線デコーダ／ドライバ
ＰＤに接続されている。更には、ワード線ＷＬは、ワー
ド線デコーダ／ドライバＷＤに接続されている。
つが、特開平９−１２１０３２号公報から公知である。
図２に等価回路を示すように、この特許公開公報に開示
された不揮発性メモリは、１つの選択用トランジスタＴ
Ｒ1の一端に並列にそれぞれの一端が接続された複数の
メモリセルＭＣ1M（例えば、Ｍ＝４）から構成され、か
かるメモリセルと対となったメモリセルも、１つの選択
用トランジスタＴＲ2の一端に並列にそれぞれの一端が
接続された複数のメモリセルＭＣ2Mから構成されてい
る。選択用トランジスタＴＲ1，ＴＲ2の他端は、それぞ
れ、ビット線ＢＬ 1，ＢＬ2に接続されている。対となっ
たビット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続さ
れている。また、メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，
２・・・Ｍ）の他端はプレート線ＰＬmに接続されてお
り、プレート線ＰＬmはプレート線デコーダ／ドライバ
ＰＤに接続されている。更には、ワード線ＷＬは、ワー
ド線デコーダ／ドライバＷＤに接続されている。
【００１３】そして、対となったメモリセルＭＣ1m，Ｍ
Ｃ2m（ｍ＝１，２・・・Ｍ）に相補的なデータが記憶さ
れる。例えば、メモリセルＭＣ1m，ＭＣ2m（ここで、ｍ
は１，２，３，４のいずれか）に記憶されたデータを読
み出す場合、ワード線ＷＬを選択し、プレート線ＰＬk
（ｍ≠ｋ）には（１／２）Ｖccの電圧を印加した状態
で、プレート線ＰＬmを駆動する。ここで、Ｖccは、例
えば、電源電圧である。これによって、相補的なデータ
が、対となったメモリセルＭＣ1m，ＭＣ2mから選択用ト
ランジスタＴＲ1，ＴＲ2を介して対となったビット線Ｂ
Ｌ1，ＢＬ2に電圧（ビット線電位）として現れる。そし
て、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビ
ット線電位）を、センスアンプＳＡで検出する。
Ｃ2m（ｍ＝１，２・・・Ｍ）に相補的なデータが記憶さ
れる。例えば、メモリセルＭＣ1m，ＭＣ2m（ここで、ｍ
は１，２，３，４のいずれか）に記憶されたデータを読
み出す場合、ワード線ＷＬを選択し、プレート線ＰＬk
（ｍ≠ｋ）には（１／２）Ｖccの電圧を印加した状態
で、プレート線ＰＬmを駆動する。ここで、Ｖccは、例
えば、電源電圧である。これによって、相補的なデータ
が、対となったメモリセルＭＣ1m，ＭＣ2mから選択用ト
ランジスタＴＲ1，ＴＲ2を介して対となったビット線Ｂ
Ｌ1，ＢＬ2に電圧（ビット線電位）として現れる。そし
て、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビ
ット線電位）を、センスアンプＳＡで検出する。
【００１４】対となった不揮発性メモリにおける一対の
選択用トランジスタＴＲ1及びＴＲ2は、ワード線ＷＬ、
及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれ
た領域を占めている。従って、仮に、ワード線及びビッ
ト線が最短ピッチで配置されるとすると、対となった不
揮発性メモリにおける一対の選択用トランジスタＴＲ 1
及びＴＲ2の最小面積は、８Ｆ2である。しかしながら、
一対の選択用トランジスタＴＲ1，ＴＲ2を、Ｍ組の対と
なったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・
Ｍ）で共有するが故に、１ビット当たりの選択用トラン
ジスタＴＲ1，ＴＲ2の数が少なくて済み、また、ワード
線ＷＬの配置も緩やかなので、不揮発性メモリの縮小化
を図り易い。しかも、周辺回路についても、１本のワー
ド線デコーダ／ドライバＷＤとＭ本のプレート線デコー
ダ／ドライバＰＤでＭビットを選択することができる。
従って、このような構成を採用することで、セル面積が
８Ｆ2に近いレイアウトを実現可能であり、ＤＲＡＭ並
のチップサイズを実現することができる。
選択用トランジスタＴＲ1及びＴＲ2は、ワード線ＷＬ、
及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれ
た領域を占めている。従って、仮に、ワード線及びビッ
ト線が最短ピッチで配置されるとすると、対となった不
揮発性メモリにおける一対の選択用トランジスタＴＲ 1
及びＴＲ2の最小面積は、８Ｆ2である。しかしながら、
一対の選択用トランジスタＴＲ1，ＴＲ2を、Ｍ組の対と
なったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・
Ｍ）で共有するが故に、１ビット当たりの選択用トラン
ジスタＴＲ1，ＴＲ2の数が少なくて済み、また、ワード
線ＷＬの配置も緩やかなので、不揮発性メモリの縮小化
を図り易い。しかも、周辺回路についても、１本のワー
ド線デコーダ／ドライバＷＤとＭ本のプレート線デコー
ダ／ドライバＰＤでＭビットを選択することができる。
従って、このような構成を採用することで、セル面積が
８Ｆ2に近いレイアウトを実現可能であり、ＤＲＡＭ並
のチップサイズを実現することができる。
【００１５】特開平９−１２１０３２号公報に開示され
た不揮発性メモリにおいては、例えば、対となったメモ
リセルＭＣ11，ＭＣ21において、メモリセルＭＣ11にデ
ータ「１」を書き込む場合、プレート線ＰＬ1をグラン
ドレベル（０ボルト）とし、ビット線ＢＬ1をＶccとす
ることによって、強誘電体層を分極させるが、このと
き、メモリセルＭＣ21にデータ「０」を保持しておくた
めに、ビット線ＢＬ2をグランドレベル（０ボルト）と
する必要がある。
た不揮発性メモリにおいては、例えば、対となったメモ
リセルＭＣ11，ＭＣ21において、メモリセルＭＣ11にデ
ータ「１」を書き込む場合、プレート線ＰＬ1をグラン
ドレベル（０ボルト）とし、ビット線ＢＬ1をＶccとす
ることによって、強誘電体層を分極させるが、このと
き、メモリセルＭＣ21にデータ「０」を保持しておくた
めに、ビット線ＢＬ2をグランドレベル（０ボルト）と
する必要がある。
【００１６】一方、非選択のプレート線ＰＬk（ｋ＝
２，３，４）に接続されたメモリセルＭＣ1k，ＭＣ
2k（ｋ＝２，３，４）に記憶されたデータの破壊を防止
するために、非選択のプレート線ＰＬk（ｋ＝２，３，
４）を、例えば、ビット線ＢＬ1，ＢＬ2の中間の電圧で
ある（１／２）Ｖccに固定し、非選択のメモリセルＭＣ
1k，ＭＣ2kを構成する強誘電体層に加わる電界を緩和す
る。即ち、非選択のメモリセルＭＣ1k，ＭＣ2kには、
（１／２）Ｖccのディスターブが加わる。ここで、ディ
スターブとは、非選択のメモリセルを構成する強誘電体
層に対して、分極が反転する方向に、即ち、保存されて
いたデータが劣化若しくは破壊される方向に、電界が加
わる現象を指す。
２，３，４）に接続されたメモリセルＭＣ1k，ＭＣ
2k（ｋ＝２，３，４）に記憶されたデータの破壊を防止
するために、非選択のプレート線ＰＬk（ｋ＝２，３，
４）を、例えば、ビット線ＢＬ1，ＢＬ2の中間の電圧で
ある（１／２）Ｖccに固定し、非選択のメモリセルＭＣ
1k，ＭＣ2kを構成する強誘電体層に加わる電界を緩和す
る。即ち、非選択のメモリセルＭＣ1k，ＭＣ2kには、
（１／２）Ｖccのディスターブが加わる。ここで、ディ
スターブとは、非選択のメモリセルを構成する強誘電体
層に対して、分極が反転する方向に、即ち、保存されて
いたデータが劣化若しくは破壊される方向に、電界が加
わる現象を指す。
【００１７】ところで、強誘電体層を構成する強誘電体
材料は、本質的な物性として、反転電圧が負の温度特性
を有する。そして、ビスマス（Ｂｉ）を含む層状構造を
有する強誘電体材料の自発分極Ｐr、抗電界Ｅcの温度依
存性は、ランダウの現象論に従うことが知られている。
即ち、以下の式（１）及び式（２）の関係が成り立つ。
ここで、ａ、ｂは定数であり、Ｔは不揮発性メモリの動
作温度であり、Ｔcは強誘電体−常誘電体相転移温度
（以下、相転移温度と呼ぶ）である。
材料は、本質的な物性として、反転電圧が負の温度特性
を有する。そして、ビスマス（Ｂｉ）を含む層状構造を
有する強誘電体材料の自発分極Ｐr、抗電界Ｅcの温度依
存性は、ランダウの現象論に従うことが知られている。
即ち、以下の式（１）及び式（２）の関係が成り立つ。
ここで、ａ、ｂは定数であり、Ｔは不揮発性メモリの動
作温度であり、Ｔcは強誘電体−常誘電体相転移温度
（以下、相転移温度と呼ぶ）である。
【００１８】［数１］
Ｐr 2 ＝ａ（Ｔ−Ｔc） （１）
Ｅc 2/3＝ｂ（Ｔ−Ｔc） （２）
【００１９】不揮発性メモリの動作信頼性の向上を図る
ためには、強誘電体材料の特性の温度安定性の確保が不
可欠である。即ち、不揮発性メモリを高温まで安定して
動作させるためには、抗電界Ｅcの温度依存性が限りな
くゼロに近いことが望ましい。抗電界Ｅcの温度依存性
が大きい場合、非選択のメモリセルにディスターブが加
わったとき、非選択のメモリセルに記憶されていたデー
タが破壊される虞がある。
ためには、強誘電体材料の特性の温度安定性の確保が不
可欠である。即ち、不揮発性メモリを高温まで安定して
動作させるためには、抗電界Ｅcの温度依存性が限りな
くゼロに近いことが望ましい。抗電界Ｅcの温度依存性
が大きい場合、非選択のメモリセルにディスターブが加
わったとき、非選択のメモリセルに記憶されていたデー
タが破壊される虞がある。
【００２０】通常のメモリ素子の設計基準に照らし、例
えば、８０゜Ｃでの抗電界Ｅcの値が、２０゜Ｃでの抗
電界Ｅcの値の９０％となるような強誘電体材料の相転
移温度Ｔcの値は８００゜Ｃである。即ち、 Ｐr（８０゜Ｃ）／Ｐr（２５゜Ｃ） ＝［（８０−８００）／（２５−８００）］1/2 ≒０．９６ であり、 Ｅc（８０゜Ｃ）／Ｅc（２５゜Ｃ） ＝［（８０−８００）／（２５−８００）］3/2 ≒０．９０ となる。
えば、８０゜Ｃでの抗電界Ｅcの値が、２０゜Ｃでの抗
電界Ｅcの値の９０％となるような強誘電体材料の相転
移温度Ｔcの値は８００゜Ｃである。即ち、 Ｐr（８０゜Ｃ）／Ｐr（２５゜Ｃ） ＝［（８０−８００）／（２５−８００）］1/2 ≒０．９６ であり、 Ｅc（８０゜Ｃ）／Ｅc（２５゜Ｃ） ＝［（８０−８００）／（２５−８００）］3/2 ≒０．９０ となる。
【００２１】
【発明が解決しようとする課題】層状構造を有する強誘
電体材料であって、相転移温度Ｔcの値が８００゜Ｃ以
上のものとして、Ｂｉ3ＴｉＮｂＯ9（ＢＴＮと呼ぶ。Ｔ
cは１２１３Ｋである）や、Ｂｉ3ＴｉＴａＯ9（ＢＴＴ
と呼ぶ。Ｔcは１１４３Ｋである）が知られている。
電体材料であって、相転移温度Ｔcの値が８００゜Ｃ以
上のものとして、Ｂｉ3ＴｉＮｂＯ9（ＢＴＮと呼ぶ。Ｔ
cは１２１３Ｋである）や、Ｂｉ3ＴｉＴａＯ9（ＢＴＴ
と呼ぶ。Ｔcは１１４３Ｋである）が知られている。
【００２２】しかしながら、これらの材料は、ｃ軸方向
には自発分極が構造的に発生しない。実際に、ＢＴＮ薄
膜やＢＴＴ薄膜を、前駆体物質から熱処理によって結晶
を析出させるといった過程を経て下部電極上に形成する
と、前駆体物質中のＢｉの割合が高いが故に、下部電極
の殆どの部分にｃ軸に配向したＢＴＮ結晶やＢＴＴ結晶
が析出する。その結果、ＢＴＮ薄膜やＢＴＴ薄膜が有す
る強誘電特性を具現化することができず、このことが、
ＢＴＮ薄膜やＢＴＴ薄膜を用いた不揮発性メモリの実現
の上で大きな障害となっている。
には自発分極が構造的に発生しない。実際に、ＢＴＮ薄
膜やＢＴＴ薄膜を、前駆体物質から熱処理によって結晶
を析出させるといった過程を経て下部電極上に形成する
と、前駆体物質中のＢｉの割合が高いが故に、下部電極
の殆どの部分にｃ軸に配向したＢＴＮ結晶やＢＴＴ結晶
が析出する。その結果、ＢＴＮ薄膜やＢＴＴ薄膜が有す
る強誘電特性を具現化することができず、このことが、
ＢＴＮ薄膜やＢＴＴ薄膜を用いた不揮発性メモリの実現
の上で大きな障害となっている。
【００２３】従って、本発明の目的は、高い温度安定性
を有する強誘電体材料から構成された強誘電体型不揮発
性半導体メモリ、及び、その製造方法を提供することに
ある。
を有する強誘電体材料から構成された強誘電体型不揮発
性半導体メモリ、及び、その製造方法を提供することに
ある。
【００２４】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る強誘電体型不揮発性半導
体メモリは、（Ａ）ビット線と、（Ｂ）選択用トランジ
スタと、（Ｃ）メモリセルと、（Ｄ）プレート線、から
成り、メモリセルは、第１の電極と強誘電体層と第２の
電極とから成り、第１の電極は、選択用トランジスタを
介してビット線に接続され、第２の電極は、プレート線
に接続されており、メモリセルを構成する強誘電体層
は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ 1-Z）1+XＯ
9結晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ＜０．１，
Ｘ−ｄ＞０，０≦Ｚ≦１）から構成されていることを特
徴とする。
めの本発明の第１の態様に係る強誘電体型不揮発性半導
体メモリは、（Ａ）ビット線と、（Ｂ）選択用トランジ
スタと、（Ｃ）メモリセルと、（Ｄ）プレート線、から
成り、メモリセルは、第１の電極と強誘電体層と第２の
電極とから成り、第１の電極は、選択用トランジスタを
介してビット線に接続され、第２の電極は、プレート線
に接続されており、メモリセルを構成する強誘電体層
は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ 1-Z）1+XＯ
9結晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ＜０．１，
Ｘ−ｄ＞０，０≦Ｚ≦１）から構成されていることを特
徴とする。
【００２５】上記の目的を達成するための本発明の第２
の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
たメモリユニットと、（Ｄ）Ｍ本のプレート線、から成
り、各メモリセルは、第１の電極と強誘電体層と第２の
電極とから成り、メモリユニットにおいて、メモリセル
の第１の電極は共通であり、該共通の第１の電極は、選
択用トランジスタを介してビット線に接続され、メモリ
ユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・
Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート
線に接続されており、各メモリセルを構成する強誘電体
層は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+X
Ｏ9結晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ＜０．
１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成されていること
を特徴とする。
の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
たメモリユニットと、（Ｄ）Ｍ本のプレート線、から成
り、各メモリセルは、第１の電極と強誘電体層と第２の
電極とから成り、メモリユニットにおいて、メモリセル
の第１の電極は共通であり、該共通の第１の電極は、選
択用トランジスタを介してビット線に接続され、メモリ
ユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・
Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート
線に接続されており、各メモリセルを構成する強誘電体
層は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+X
Ｏ9結晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ＜０．
１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成されていること
を特徴とする。
【００２６】本発明の第１の態様若しくは第２の態様に
係る強誘電体型不揮発性半導体メモリにあっては、Ｚ＝
１（即ち、Ｂｉ3-X+dＣａX-dＴｉ1-XＮｂ1+XＯ9）であ
る構成とすることができ、あるいは又、Ｚ＝０（即ち、
Ｂｉ3-X+dＣａX-dＴｉ1-XＴａ1+XＯ9）であり、且つ、
０＜Ｘ＜０．２５を満足する構成とすることができる。
係る強誘電体型不揮発性半導体メモリにあっては、Ｚ＝
１（即ち、Ｂｉ3-X+dＣａX-dＴｉ1-XＮｂ1+XＯ9）であ
る構成とすることができ、あるいは又、Ｚ＝０（即ち、
Ｂｉ3-X+dＣａX-dＴｉ1-XＴａ1+XＯ9）であり、且つ、
０＜Ｘ＜０．２５を満足する構成とすることができる。
【００２７】上記の目的を達成するための本発明の第３
の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、（Ｂ）選択用トランジスタと、
（Ｃ）メモリセルと、（Ｄ）Ｍ本のプレート線、から成
り、メモリセルは、第１の電極と強誘電体層と第２の電
極とから成り、第１の電極は、選択用トランジスタを介
してビット線に接続され、第２の電極は、プレート線に
接続されており、メモリセルを構成する強誘電体層は、
Ｂｉ3-X+dＳｒX-dＴｉ1-X（ＮｂZ，Ｔａ 1-Z）1+XＯ9結
晶粒（但し、０＜Ｘ＜０．３，０≦ｄ＜０．１，Ｘ−ｄ
＞０，０≦Ｚ≦１）から構成されていることを特徴とす
る。
の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、（Ｂ）選択用トランジスタと、
（Ｃ）メモリセルと、（Ｄ）Ｍ本のプレート線、から成
り、メモリセルは、第１の電極と強誘電体層と第２の電
極とから成り、第１の電極は、選択用トランジスタを介
してビット線に接続され、第２の電極は、プレート線に
接続されており、メモリセルを構成する強誘電体層は、
Ｂｉ3-X+dＳｒX-dＴｉ1-X（ＮｂZ，Ｔａ 1-Z）1+XＯ9結
晶粒（但し、０＜Ｘ＜０．３，０≦ｄ＜０．１，Ｘ−ｄ
＞０，０≦Ｚ≦１）から構成されていることを特徴とす
る。
【００２８】上記の目的を達成するための本発明の第４
の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
たメモリユニットと、（Ｄ）Ｍ本のプレート線、から成
り、各メモリセルは、第１の電極と強誘電体層と第２の
電極とから成り、メモリユニットにおいて、メモリセル
の第１の電極は共通であり、該共通の第１の電極は、選
択用トランジスタを介してビット線に接続され、メモリ
ユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・
Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート
線に接続されており、各メモリセルを構成する強誘電体
層は、Ｂｉ3-X+dＳｒX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+X
Ｏ9結晶粒（但し、０＜Ｘ＜０．３，０≦ｄ＜０．１，
Ｘ−ｄ＞０，０≦Ｚ≦１）から構成されていることを特
徴とする。
の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
たメモリユニットと、（Ｄ）Ｍ本のプレート線、から成
り、各メモリセルは、第１の電極と強誘電体層と第２の
電極とから成り、メモリユニットにおいて、メモリセル
の第１の電極は共通であり、該共通の第１の電極は、選
択用トランジスタを介してビット線に接続され、メモリ
ユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・
Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート
線に接続されており、各メモリセルを構成する強誘電体
層は、Ｂｉ3-X+dＳｒX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+X
Ｏ9結晶粒（但し、０＜Ｘ＜０．３，０≦ｄ＜０．１，
Ｘ−ｄ＞０，０≦Ｚ≦１）から構成されていることを特
徴とする。
【００２９】本発明の第３の態様若しくは第４の態様に
係る強誘電体型不揮発性半導体メモリにあっては、Ｚ＝
１（即ち、Ｂｉ3-X+dＳｒX-dＴｉ1-XＮｂ1+XＯ9）であ
る構成とすることができ、あるいは又、Ｚ＝０（即ち、
Ｂｉ3-X+dＳｒX-dＴｉ1-XＴａ1+XＯ9）であり、且つ、
０＜Ｘ＜０．１５を満足する構成とすることができる。
係る強誘電体型不揮発性半導体メモリにあっては、Ｚ＝
１（即ち、Ｂｉ3-X+dＳｒX-dＴｉ1-XＮｂ1+XＯ9）であ
る構成とすることができ、あるいは又、Ｚ＝０（即ち、
Ｂｉ3-X+dＳｒX-dＴｉ1-XＴａ1+XＯ9）であり、且つ、
０＜Ｘ＜０．１５を満足する構成とすることができる。
【００３０】上記の目的を達成するための本発明の第１
の態様に係る強誘電体型不揮発性半導体メモリの製造方
法は、（Ａ）ビット線と、（Ｂ）選択用トランジスタ
と、（Ｃ）メモリセルと、（Ｄ）プレート線、から成
り、メモリセルは、第１の電極と強誘電体層と第２の電
極とから成り、第１の電極は、選択用トランジスタを介
してビット線に接続され、第２の電極は、プレート線に
接続されており、メモリセルを構成する強誘電体層は、
Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ 1-Z）1+XＯ9結
晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ＜０．１，Ｘ−
ｄ＞０，０≦Ｚ≦１）から構成された強誘電体型不揮発
性半導体メモリの製造方法であって、（ａ）少なくとも
Ｂｉ−Ｃａ−（Ｎｂ，Ｔａ）−Ｏを組成として有する種
結晶層を形成する工程と、（ｂ）該種結晶層上に、Ｂｉ
−Ｔｉ−（Ｎｂ，Ｔａ）−Ｏを組成として有する前駆体
層を形成する工程と、（ｃ）該種結晶層及び該前駆体層
に熱処理を施し、強誘電体層を得る工程、を具備するこ
とを特徴とする。
の態様に係る強誘電体型不揮発性半導体メモリの製造方
法は、（Ａ）ビット線と、（Ｂ）選択用トランジスタ
と、（Ｃ）メモリセルと、（Ｄ）プレート線、から成
り、メモリセルは、第１の電極と強誘電体層と第２の電
極とから成り、第１の電極は、選択用トランジスタを介
してビット線に接続され、第２の電極は、プレート線に
接続されており、メモリセルを構成する強誘電体層は、
Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ 1-Z）1+XＯ9結
晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ＜０．１，Ｘ−
ｄ＞０，０≦Ｚ≦１）から構成された強誘電体型不揮発
性半導体メモリの製造方法であって、（ａ）少なくとも
Ｂｉ−Ｃａ−（Ｎｂ，Ｔａ）−Ｏを組成として有する種
結晶層を形成する工程と、（ｂ）該種結晶層上に、Ｂｉ
−Ｔｉ−（Ｎｂ，Ｔａ）−Ｏを組成として有する前駆体
層を形成する工程と、（ｃ）該種結晶層及び該前駆体層
に熱処理を施し、強誘電体層を得る工程、を具備するこ
とを特徴とする。
【００３１】上記の目的を達成するための本発明の第２
の態様に係る強誘電体型不揮発性半導体メモリの製造方
法は、（Ａ）ビット線と、（Ｂ）選択用トランジスタ
と、（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成
されたメモリユニットと、（Ｄ）Ｍ本のプレート線、か
ら成り、各メモリセルは、第１の電極と強誘電体層と第
２の電極とから成り、メモリユニットにおいて、メモリ
セルの第１の電極は共通であり、該共通の第１の電極
は、選択用トランジスタを介してビット線に接続され、
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
・・・Ｍ）のメモリセルの第２の電極は、第ｍ番目のプ
レート線に接続されており、各メモリセルを構成する強
誘電体層は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ
1-Z）1+XＯ9結晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ
＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成された強
誘電体型不揮発性半導体メモリの製造方法であって、
（ａ）少なくともＢｉ−Ｃａ−（Ｎｂ，Ｔａ）−Ｏを組
成として有する種結晶層を形成する工程と、（ｂ）該種
結晶層上に、Ｂｉ−Ｔｉ−（Ｎｂ，Ｔａ）−Ｏを組成と
して有する前駆体層を形成する工程と、（ｃ）該種結晶
層及び該前駆体層に熱処理を施し、強誘電体層を得る工
程、を具備することを特徴とする。
の態様に係る強誘電体型不揮発性半導体メモリの製造方
法は、（Ａ）ビット線と、（Ｂ）選択用トランジスタ
と、（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成
されたメモリユニットと、（Ｄ）Ｍ本のプレート線、か
ら成り、各メモリセルは、第１の電極と強誘電体層と第
２の電極とから成り、メモリユニットにおいて、メモリ
セルの第１の電極は共通であり、該共通の第１の電極
は、選択用トランジスタを介してビット線に接続され、
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
・・・Ｍ）のメモリセルの第２の電極は、第ｍ番目のプ
レート線に接続されており、各メモリセルを構成する強
誘電体層は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ
1-Z）1+XＯ9結晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ
＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成された強
誘電体型不揮発性半導体メモリの製造方法であって、
（ａ）少なくともＢｉ−Ｃａ−（Ｎｂ，Ｔａ）−Ｏを組
成として有する種結晶層を形成する工程と、（ｂ）該種
結晶層上に、Ｂｉ−Ｔｉ−（Ｎｂ，Ｔａ）−Ｏを組成と
して有する前駆体層を形成する工程と、（ｃ）該種結晶
層及び該前駆体層に熱処理を施し、強誘電体層を得る工
程、を具備することを特徴とする。
【００３２】尚、本発明の第１の態様若しくは第２の態
様に係る強誘電体型不揮発性半導体メモリの製造方法に
おいて、０＜Ｚ＜１の場合、種結晶層の組成は、化学量
論的組成の場合、Ｂｉ2Ｃａ（ＮｂZ，Ｔａ1-Z）2Ｏ9で
あり、Ｂｉ過剰Ｃａ欠損の組成の場合、Ｂｉ2+YＣａ1-Y
（ＮｂZ，Ｔａ1-Z）2Ｏ9であり、Ｂｉ過剰Ｃａ欠損Ｔｉ
添加の組成の場合、Ｂｉ2+YＣａ1-YＴｉu（ＮｂZ，Ｔａ
1-Z）2-uＯ9である。
様に係る強誘電体型不揮発性半導体メモリの製造方法に
おいて、０＜Ｚ＜１の場合、種結晶層の組成は、化学量
論的組成の場合、Ｂｉ2Ｃａ（ＮｂZ，Ｔａ1-Z）2Ｏ9で
あり、Ｂｉ過剰Ｃａ欠損の組成の場合、Ｂｉ2+YＣａ1-Y
（ＮｂZ，Ｔａ1-Z）2Ｏ9であり、Ｂｉ過剰Ｃａ欠損Ｔｉ
添加の組成の場合、Ｂｉ2+YＣａ1-YＴｉu（ＮｂZ，Ｔａ
1-Z）2-uＯ9である。
【００３３】本発明の第１の態様若しくは第２の態様に
係る強誘電体型不揮発性半導体メモリの製造方法にあっ
ては、Ｚ＝１（即ち、Ｂｉ3-X+dＣａX-dＴｉ1-XＮｂ1+X
Ｏ9）であり、前記工程（ａ）においては、少なくとも
Ｂｉ−Ｃａ−Ｎｂ−Ｏを組成として有する種結晶層を形
成し、前記工程（ｂ）においては、Ｂｉ−Ｔｉ−Ｎｂ−
Ｏを組成として有する前駆体層を形成する構成とするこ
とができる。尚、この場合、種結晶層の組成は、化学量
論的組成の場合、Ｂｉ2ＣａＮｂ2Ｏ9であり、Ｂｉ過剰
Ｃａ欠損の組成の場合、Ｂｉ2+YＣａ1-YＮｂ2Ｏ9であ
り、Ｂｉ過剰Ｃａ欠損Ｔｉ添加の組成の場合、Ｂｉ2+Y
Ｃａ1-YＴｉuＮｂ2-uＯ9である。更には、前駆体層の組
成は、Ｂｉ3ＴｉＮｂＯ9である。あるいは又、Ｚ＝０
（即ち、Ｂｉ 3-X+dＣａX-dＴｉ1-XＴａ1+XＯ9）であ
り、０＜Ｘ＜０．２５を満足し、前記工程（ａ）におい
ては、少なくともＢｉ−Ｃａ−Ｔａ−Ｏを組成として有
する種結晶層を形成し、前記工程（ｂ）においては、Ｂ
ｉ−Ｔｉ−Ｔａ−Ｏを組成として有する前駆体層を形成
する構成とすることができる。尚、この場合、種結晶層
の組成は、化学量論的組成の場合、Ｂｉ2ＣａＴａ2Ｏ9
であり、Ｂｉ過剰Ｃａ欠損の組成の場合、Ｂｉ2+YＣａ
1-YＴａ2Ｏ9であり、Ｂｉ過剰Ｃａ欠損Ｔｉ添加の組成
の場合、Ｂｉ2+YＣａ1-YＴｉYＴａ2-YＯ9である。更に
は、前駆体層の組成は、Ｂｉ3ＴｉＴａＯ9である。
係る強誘電体型不揮発性半導体メモリの製造方法にあっ
ては、Ｚ＝１（即ち、Ｂｉ3-X+dＣａX-dＴｉ1-XＮｂ1+X
Ｏ9）であり、前記工程（ａ）においては、少なくとも
Ｂｉ−Ｃａ−Ｎｂ−Ｏを組成として有する種結晶層を形
成し、前記工程（ｂ）においては、Ｂｉ−Ｔｉ−Ｎｂ−
Ｏを組成として有する前駆体層を形成する構成とするこ
とができる。尚、この場合、種結晶層の組成は、化学量
論的組成の場合、Ｂｉ2ＣａＮｂ2Ｏ9であり、Ｂｉ過剰
Ｃａ欠損の組成の場合、Ｂｉ2+YＣａ1-YＮｂ2Ｏ9であ
り、Ｂｉ過剰Ｃａ欠損Ｔｉ添加の組成の場合、Ｂｉ2+Y
Ｃａ1-YＴｉuＮｂ2-uＯ9である。更には、前駆体層の組
成は、Ｂｉ3ＴｉＮｂＯ9である。あるいは又、Ｚ＝０
（即ち、Ｂｉ 3-X+dＣａX-dＴｉ1-XＴａ1+XＯ9）であ
り、０＜Ｘ＜０．２５を満足し、前記工程（ａ）におい
ては、少なくともＢｉ−Ｃａ−Ｔａ−Ｏを組成として有
する種結晶層を形成し、前記工程（ｂ）においては、Ｂ
ｉ−Ｔｉ−Ｔａ−Ｏを組成として有する前駆体層を形成
する構成とすることができる。尚、この場合、種結晶層
の組成は、化学量論的組成の場合、Ｂｉ2ＣａＴａ2Ｏ9
であり、Ｂｉ過剰Ｃａ欠損の組成の場合、Ｂｉ2+YＣａ
1-YＴａ2Ｏ9であり、Ｂｉ過剰Ｃａ欠損Ｔｉ添加の組成
の場合、Ｂｉ2+YＣａ1-YＴｉYＴａ2-YＯ9である。更に
は、前駆体層の組成は、Ｂｉ3ＴｉＴａＯ9である。
【００３４】上記の目的を達成するための本発明の第３
の態様に係る強誘電体型不揮発性半導体メモリの製造方
法は、（Ａ）ビット線と、（Ｂ）選択用トランジスタ
と、（Ｃ）メモリセルと、（Ｄ）プレート線、から成
り、メモリセルは、第１の電極と強誘電体層と第２の電
極とから成り、第１の電極は、選択用トランジスタを介
してビット線に接続され、第２の電極は、プレート線に
接続されており、メモリセルを構成する強誘電体層は、
Ｂｉ3-X+dＳｒX-dＴｉ1-X（Ｎｂ，Ｔａ）1+XＯ9結晶粒
（但し、０＜Ｘ＜０．３，０≦ｄ＜０．１，Ｘ−ｄ＞
０，０≦Ｚ≦１）から構成された強誘電体型不揮発性半
導体メモリの製造方法であって、（ａ）少なくともＢｉ
−Ｓｒ−（Ｎｂ，Ｔａ）−Ｏを組成として有する種結晶
層を形成する工程と、（ｂ）該種結晶層上に、Ｂｉ−Ｔ
ｉ−（Ｎｂ，Ｔａ）−Ｏを組成として有する前駆体層を
形成する工程と、（ｃ）該種結晶層及び該前駆体層に熱
処理を施し、強誘電体層を得る工程、を具備することを
特徴とする。
の態様に係る強誘電体型不揮発性半導体メモリの製造方
法は、（Ａ）ビット線と、（Ｂ）選択用トランジスタ
と、（Ｃ）メモリセルと、（Ｄ）プレート線、から成
り、メモリセルは、第１の電極と強誘電体層と第２の電
極とから成り、第１の電極は、選択用トランジスタを介
してビット線に接続され、第２の電極は、プレート線に
接続されており、メモリセルを構成する強誘電体層は、
Ｂｉ3-X+dＳｒX-dＴｉ1-X（Ｎｂ，Ｔａ）1+XＯ9結晶粒
（但し、０＜Ｘ＜０．３，０≦ｄ＜０．１，Ｘ−ｄ＞
０，０≦Ｚ≦１）から構成された強誘電体型不揮発性半
導体メモリの製造方法であって、（ａ）少なくともＢｉ
−Ｓｒ−（Ｎｂ，Ｔａ）−Ｏを組成として有する種結晶
層を形成する工程と、（ｂ）該種結晶層上に、Ｂｉ−Ｔ
ｉ−（Ｎｂ，Ｔａ）−Ｏを組成として有する前駆体層を
形成する工程と、（ｃ）該種結晶層及び該前駆体層に熱
処理を施し、強誘電体層を得る工程、を具備することを
特徴とする。
【００３５】上記の目的を達成するための本発明の第４
の態様に係る強誘電体型不揮発性半導体メモリの製造方
法は、（Ａ）ビット線と、（Ｂ）選択用トランジスタ
と、（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成
されたメモリユニットと、（Ｄ）Ｍ本のプレート線、か
ら成り、各メモリセルは、第１の電極と強誘電体層と第
２の電極とから成り、メモリユニットにおいて、メモリ
セルの第１の電極は共通であり、該共通の第１の電極
は、選択用トランジスタを介してビット線に接続され、
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
・・・Ｍ）のメモリセルの第２の電極は、第ｍ番目のプ
レート線に接続されており、各メモリセルを構成する強
誘電体層は、Ｂｉ3-X+dＳｒX-dＴｉ1-X（Ｎｂ，Ｔａ）
1+XＯ9結晶粒（但し、０＜Ｘ＜０．３，０≦ｄ＜０．
１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成された強誘電体
型不揮発性半導体メモリの製造方法であって、（ａ）少
なくともＢｉ−Ｓｒ−（Ｎｂ，Ｔａ）−Ｏを組成として
有する種結晶層を形成する工程と、（ｂ）該種結晶層上
に、Ｂｉ−Ｔｉ−（Ｎｂ，Ｔａ）−Ｏを組成として有す
る前駆体層を形成する工程と、（ｃ）該種結晶層及び該
前駆体層に熱処理を施し、強誘電体層を得る工程、を具
備することを特徴とする。
の態様に係る強誘電体型不揮発性半導体メモリの製造方
法は、（Ａ）ビット線と、（Ｂ）選択用トランジスタ
と、（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成
されたメモリユニットと、（Ｄ）Ｍ本のプレート線、か
ら成り、各メモリセルは、第１の電極と強誘電体層と第
２の電極とから成り、メモリユニットにおいて、メモリ
セルの第１の電極は共通であり、該共通の第１の電極
は、選択用トランジスタを介してビット線に接続され、
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
・・・Ｍ）のメモリセルの第２の電極は、第ｍ番目のプ
レート線に接続されており、各メモリセルを構成する強
誘電体層は、Ｂｉ3-X+dＳｒX-dＴｉ1-X（Ｎｂ，Ｔａ）
1+XＯ9結晶粒（但し、０＜Ｘ＜０．３，０≦ｄ＜０．
１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成された強誘電体
型不揮発性半導体メモリの製造方法であって、（ａ）少
なくともＢｉ−Ｓｒ−（Ｎｂ，Ｔａ）−Ｏを組成として
有する種結晶層を形成する工程と、（ｂ）該種結晶層上
に、Ｂｉ−Ｔｉ−（Ｎｂ，Ｔａ）−Ｏを組成として有す
る前駆体層を形成する工程と、（ｃ）該種結晶層及び該
前駆体層に熱処理を施し、強誘電体層を得る工程、を具
備することを特徴とする。
【００３６】尚、本発明の第３の態様若しくは第４の態
様に係る強誘電体型不揮発性半導体メモリの製造方法に
おいて、０＜Ｚ＜１の場合、種結晶層の組成は、化学量
論的組成の場合、Ｂｉ2Ｓｒ（ＮｂZ，Ｔａ1-Z）2Ｏ9で
あり、Ｂｉ過剰Ｓｒ欠損の組成の場合、Ｂｉ2+YＳｒ1-Y
（ＮｂZ，Ｔａ1-Z）2Ｏ9であり、Ｂｉ過剰Ｓｒ欠損Ｔｉ
添加の組成の場合、Ｂｉ2+YＳｒ1-YＴｉY（ＮｂZ，Ｔａ
1-Z）2-YＯ9である。
様に係る強誘電体型不揮発性半導体メモリの製造方法に
おいて、０＜Ｚ＜１の場合、種結晶層の組成は、化学量
論的組成の場合、Ｂｉ2Ｓｒ（ＮｂZ，Ｔａ1-Z）2Ｏ9で
あり、Ｂｉ過剰Ｓｒ欠損の組成の場合、Ｂｉ2+YＳｒ1-Y
（ＮｂZ，Ｔａ1-Z）2Ｏ9であり、Ｂｉ過剰Ｓｒ欠損Ｔｉ
添加の組成の場合、Ｂｉ2+YＳｒ1-YＴｉY（ＮｂZ，Ｔａ
1-Z）2-YＯ9である。
【００３７】本発明の第３の態様若しくは第４の態様に
係る強誘電体型不揮発性半導体メモリの製造方法にあっ
ては、Ｚ＝１（即ち、Ｂｉ3-X+dＳｒX-dＴｉ1-XＮｂ1+X
Ｏ9）であり、前記工程（ａ）においては、少なくとも
Ｂｉ−Ｓｒ−Ｎｂ−Ｏを組成として有する種結晶層を形
成し、前記工程（ｂ）においては、Ｂｉ−Ｔｉ−Ｎｂ−
Ｏを組成として有する前駆体層を形成する構成とするこ
とができる。尚、この場合、種結晶層の組成は、化学量
論的組成の場合、Ｂｉ2ＳｒＮｂ2Ｏ9であり、Ｂｉ過剰
Ｓｒ欠損の組成の場合、Ｂｉ2+YＳｒ1-YＮｂ2Ｏ9であ
り、Ｂｉ過剰Ｓｒ欠損Ｔｉ添加の組成の場合、Ｂｉ2+Y
Ｓｒ1-YＴｉYＮｂ2-YＯ9である。更には、前駆体層の組
成は、Ｂｉ3ＴｉＮｂＯ9である。あるいは又、Ｚ＝０
（即ち、Ｂｉ 3-X+dＳｒX-dＴｉ1-XＴａ1+XＯ9）であ
り、０＜Ｘ＜０．１５を満足し、前記工程（ａ）におい
ては、少なくともＢｉ−Ｓｒ−Ｔａ−Ｏを組成として有
する種結晶層を形成し、前記工程（ｂ）においては、Ｂ
ｉ−Ｔｉ−Ｔａ−Ｏを組成として有する前駆体層を形成
する構成とすることができる。尚、この場合、種結晶層
の組成は、化学量論的組成の場合、Ｂｉ2ＳｒＴａ2Ｏ9
であり、Ｂｉ過剰Ｓｒ欠損の組成の場合、Ｂｉ2+YＳｒ
1-YＴａ2Ｏ9であり、Ｂｉ過剰Ｓｒ欠損Ｔｉ添加の組成
の場合、Ｂｉ2+YＳｒ1-YＴｉuＴａ2-uＯ9である。更に
は、前駆体層の組成は、Ｂｉ3ＴｉＴａＯ9である。
係る強誘電体型不揮発性半導体メモリの製造方法にあっ
ては、Ｚ＝１（即ち、Ｂｉ3-X+dＳｒX-dＴｉ1-XＮｂ1+X
Ｏ9）であり、前記工程（ａ）においては、少なくとも
Ｂｉ−Ｓｒ−Ｎｂ−Ｏを組成として有する種結晶層を形
成し、前記工程（ｂ）においては、Ｂｉ−Ｔｉ−Ｎｂ−
Ｏを組成として有する前駆体層を形成する構成とするこ
とができる。尚、この場合、種結晶層の組成は、化学量
論的組成の場合、Ｂｉ2ＳｒＮｂ2Ｏ9であり、Ｂｉ過剰
Ｓｒ欠損の組成の場合、Ｂｉ2+YＳｒ1-YＮｂ2Ｏ9であ
り、Ｂｉ過剰Ｓｒ欠損Ｔｉ添加の組成の場合、Ｂｉ2+Y
Ｓｒ1-YＴｉYＮｂ2-YＯ9である。更には、前駆体層の組
成は、Ｂｉ3ＴｉＮｂＯ9である。あるいは又、Ｚ＝０
（即ち、Ｂｉ 3-X+dＳｒX-dＴｉ1-XＴａ1+XＯ9）であ
り、０＜Ｘ＜０．１５を満足し、前記工程（ａ）におい
ては、少なくともＢｉ−Ｓｒ−Ｔａ−Ｏを組成として有
する種結晶層を形成し、前記工程（ｂ）においては、Ｂ
ｉ−Ｔｉ−Ｔａ−Ｏを組成として有する前駆体層を形成
する構成とすることができる。尚、この場合、種結晶層
の組成は、化学量論的組成の場合、Ｂｉ2ＳｒＴａ2Ｏ9
であり、Ｂｉ過剰Ｓｒ欠損の組成の場合、Ｂｉ2+YＳｒ
1-YＴａ2Ｏ9であり、Ｂｉ過剰Ｓｒ欠損Ｔｉ添加の組成
の場合、Ｂｉ2+YＳｒ1-YＴｉuＴａ2-uＯ9である。更に
は、前駆体層の組成は、Ｂｉ3ＴｉＴａＯ9である。
【００３８】本発明の第１の態様〜第４の態様に係る強
誘電体型不揮発性半導体メモリあるいはその製造方法
（以下、これらを総称して、単に、本発明と呼ぶ場合が
ある）においては、これらに規定された結晶粒の他に、
強誘電体型不揮発性半導体メモリの特性上、問題とはな
らない程度の他の組成（例えば、Ｂｉの酸化物、Ｔａや
Ｎｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物等）が含
まれていてもよく、例えば、これらに規定された結晶粒
を主たる結晶粒として９５％以上含んでいることが好ま
しい。
誘電体型不揮発性半導体メモリあるいはその製造方法
（以下、これらを総称して、単に、本発明と呼ぶ場合が
ある）においては、これらに規定された結晶粒の他に、
強誘電体型不揮発性半導体メモリの特性上、問題とはな
らない程度の他の組成（例えば、Ｂｉの酸化物、Ｔａや
Ｎｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物等）が含
まれていてもよく、例えば、これらに規定された結晶粒
を主たる結晶粒として９５％以上含んでいることが好ま
しい。
【００３９】本発明における強誘電体層の組成（平均元
素組成）は、最終的な強誘電体層の膜厚、種結晶層の組
成、膜厚、前駆体層の組成、膜厚によって制御すること
ができる。
素組成）は、最終的な強誘電体層の膜厚、種結晶層の組
成、膜厚、前駆体層の組成、膜厚によって制御すること
ができる。
【００４０】即ち、本発明において、「Ｘ」の値は、種
結晶層の膜厚と前駆体層の膜厚から予め予想できる値で
ある。厳密には、質量比からモル比を求めて計算するこ
とで求めることができるが、実際には、例えば、蛍光Ｘ
線分析によって強誘電体層の組成を分析すればよい。ま
た、「ｄ」の値は、ＢｉとＣａあるいはＢｉとＳｒの置
換量を示す値である。「ｄ」の値は、近似的には、種結
晶層の組成、種結晶層の膜厚と前駆体層の膜厚の比に基
づき予想することができる。即ち、前駆体層の膜厚／種
結晶層の膜厚の値を（１−Ｘ）／Ｘとすれば、ｄ＝Ｘ・
Ｙとなる。
結晶層の膜厚と前駆体層の膜厚から予め予想できる値で
ある。厳密には、質量比からモル比を求めて計算するこ
とで求めることができるが、実際には、例えば、蛍光Ｘ
線分析によって強誘電体層の組成を分析すればよい。ま
た、「ｄ」の値は、ＢｉとＣａあるいはＢｉとＳｒの置
換量を示す値である。「ｄ」の値は、近似的には、種結
晶層の組成、種結晶層の膜厚と前駆体層の膜厚の比に基
づき予想することができる。即ち、前駆体層の膜厚／種
結晶層の膜厚の値を（１−Ｘ）／Ｘとすれば、ｄ＝Ｘ・
Ｙとなる。
【００４１】本発明においては、強誘電体層の下に第１
の電極を形成し、強誘電体層の上に第２の電極を形成す
る構成（即ち、第１の電極は、種結晶層形成のための下
地層に相当し、且つ、下部電極に相当し、第２の電極は
上部電極に相当する）とすることもできるし、強誘電体
層の上に第１の電極を形成し、強誘電体層の下に第２の
電極を形成する構成（即ち、第１の電極は上部電極に相
当し、第２の電極は、種結晶層形成のための下地層に相
当し、且つ、下部電極に相当する）とすることもでき
る。プレート線は、第２の電極から延在している構成と
することもできるし、第２の電極とは別途に形成され、
第２の電極と接続された構成とすることもできる。後者
の場合、プレート線を構成する配線材料として、例えば
アルミニウムやアルミニウム系合金を例示することがで
きる。
の電極を形成し、強誘電体層の上に第２の電極を形成す
る構成（即ち、第１の電極は、種結晶層形成のための下
地層に相当し、且つ、下部電極に相当し、第２の電極は
上部電極に相当する）とすることもできるし、強誘電体
層の上に第１の電極を形成し、強誘電体層の下に第２の
電極を形成する構成（即ち、第１の電極は上部電極に相
当し、第２の電極は、種結晶層形成のための下地層に相
当し、且つ、下部電極に相当する）とすることもでき
る。プレート線は、第２の電極から延在している構成と
することもできるし、第２の電極とは別途に形成され、
第２の電極と接続された構成とすることもできる。後者
の場合、プレート線を構成する配線材料として、例えば
アルミニウムやアルミニウム系合金を例示することがで
きる。
【００４２】第１の電極が共通である構造として、例え
ば、第１の電極が下部電極に相当する場合、具体的に
は、ストライプ状の第１の電極を形成し、かかるストラ
イプ状の第１の電極の全面を覆うように強誘電体層を形
成する構成を挙げることができる。尚、このような構造
においては、第１の電極と強誘電体層と第２の電極の重
複領域がメモリセルに相当する。第１の電極が共通であ
る構造として、その他、第１の電極の所定の領域に、そ
れぞれの強誘電体層が形成され、強誘電体層上に第２の
電極が形成された構造、あるいは又、配線層の所定の表
面領域に、それぞれの第１の電極が形成され、かかるそ
れぞれの第１の電極上に強誘電体層が形成され、強誘電
体層上に第２の電極が形成された構造を挙げることがで
きるが、これらの構成に限定するものではない。
ば、第１の電極が下部電極に相当する場合、具体的に
は、ストライプ状の第１の電極を形成し、かかるストラ
イプ状の第１の電極の全面を覆うように強誘電体層を形
成する構成を挙げることができる。尚、このような構造
においては、第１の電極と強誘電体層と第２の電極の重
複領域がメモリセルに相当する。第１の電極が共通であ
る構造として、その他、第１の電極の所定の領域に、そ
れぞれの強誘電体層が形成され、強誘電体層上に第２の
電極が形成された構造、あるいは又、配線層の所定の表
面領域に、それぞれの第１の電極が形成され、かかるそ
れぞれの第１の電極上に強誘電体層が形成され、強誘電
体層上に第２の電極が形成された構造を挙げることがで
きるが、これらの構成に限定するものではない。
【００４３】強誘電体層を得るためには、強誘電体薄膜
（熱処理を施された種結晶層及び前駆体層）を形成した
後の工程において、強誘電体薄膜をパターニングすれば
よい。場合によっては、強誘電体薄膜のパターニングは
不要である。強誘電体薄膜の形成は、例えば、ゾル−ゲ
ル法、ＭＯＣＶＤ法、パルスレーザアブレーション法、
スパッタ法といった強誘電体薄膜を構成する材料に適宜
適した方法にて行うことができる。また、強誘電体薄膜
のパターニングは、例えば異方性イオンエッチング（Ｒ
ＩＥ）法にて行うことができる。
（熱処理を施された種結晶層及び前駆体層）を形成した
後の工程において、強誘電体薄膜をパターニングすれば
よい。場合によっては、強誘電体薄膜のパターニングは
不要である。強誘電体薄膜の形成は、例えば、ゾル−ゲ
ル法、ＭＯＣＶＤ法、パルスレーザアブレーション法、
スパッタ法といった強誘電体薄膜を構成する材料に適宜
適した方法にて行うことができる。また、強誘電体薄膜
のパターニングは、例えば異方性イオンエッチング（Ｒ
ＩＥ）法にて行うことができる。
【００４４】本発明において、第１の電極及び第２の電
極を構成する材料として、例えば、Ｉｒ、ＩｒＯ2-x、
ＩｒＯ2-x／Ｉｒ、Ｉｒ／ＩｒＯ2-x、ＳｒＩｒＯ3、Ｒ
ｕ、ＲｕＯ2-x、ＳｒＲｕＯ3、Ｐｔ、Ｐｔ／Ｉｒ
Ｏ2-x、Ｐｔ／ＲｕＯ2-x、Ｐｄ、Ｐｔ／Ｔｉの積層構
造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構
造、Ｌａ 0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳ
ＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げることができ
る。ここで、ｘの値は、０≦ｘ＜２である。尚、積層構
造においては、「／」の前に記載された材料が上層を構
成し、「／」の後ろに記載された材料が下層を構成す
る。第１の電極と第２の電極は、同じ材料から構成され
ていてもよいし、同種の材料から構成されていてもよい
し、異種の材料から構成されていてもよい。第１の電極
あるいは第２の電極を形成するためには、第１の電極材
料層あるいは第２の電極材料層を形成した後の工程にお
いて、第１の電極材料層あるいは第２の電極材料層をパ
ターニングすればよい。第１の電極材料層あるいは第２
の電極材料層の形成は、例えばスパッタ法、反応性スパ
ッタ法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパ
ルスレーザアブレーション法といった第１の電極材料層
や第２の電極材料層を構成する材料に適宜適した方法に
て行うことができる。また、第１の電極材料層や第２の
電極材料層のパターニングは、例えばイオンミーリング
法やＲＩＥ法にて行うことができる。
極を構成する材料として、例えば、Ｉｒ、ＩｒＯ2-x、
ＩｒＯ2-x／Ｉｒ、Ｉｒ／ＩｒＯ2-x、ＳｒＩｒＯ3、Ｒ
ｕ、ＲｕＯ2-x、ＳｒＲｕＯ3、Ｐｔ、Ｐｔ／Ｉｒ
Ｏ2-x、Ｐｔ／ＲｕＯ2-x、Ｐｄ、Ｐｔ／Ｔｉの積層構
造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構
造、Ｌａ 0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳ
ＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げることができ
る。ここで、ｘの値は、０≦ｘ＜２である。尚、積層構
造においては、「／」の前に記載された材料が上層を構
成し、「／」の後ろに記載された材料が下層を構成す
る。第１の電極と第２の電極は、同じ材料から構成され
ていてもよいし、同種の材料から構成されていてもよい
し、異種の材料から構成されていてもよい。第１の電極
あるいは第２の電極を形成するためには、第１の電極材
料層あるいは第２の電極材料層を形成した後の工程にお
いて、第１の電極材料層あるいは第２の電極材料層をパ
ターニングすればよい。第１の電極材料層あるいは第２
の電極材料層の形成は、例えばスパッタ法、反応性スパ
ッタ法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパ
ルスレーザアブレーション法といった第１の電極材料層
や第２の電極材料層を構成する材料に適宜適した方法に
て行うことができる。また、第１の電極材料層や第２の
電極材料層のパターニングは、例えばイオンミーリング
法やＲＩＥ法にて行うことができる。
【００４５】本発明においては、半導体基板あるいは半
導体層に形成された選択用トランジスタの例えば上方に
絶縁層を介してメモリセルあるいはメモリユニットが形
成されている。ここで、絶縁層を構成する材料として、
酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、
ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧ
あるいはＬＴＯを例示することができる。
導体層に形成された選択用トランジスタの例えば上方に
絶縁層を介してメモリセルあるいはメモリユニットが形
成されている。ここで、絶縁層を構成する材料として、
酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、
ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧ
あるいはＬＴＯを例示することができる。
【００４６】選択用トランジスタ（スイッチング用トラ
ンジスタ）や後述する各種のトランジスタは、例えば、
周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成するこ
とができる。ビット線を構成する材料として、不純物が
ドーピングされたポリシリコンや高融点金属材料を挙げ
ることができる。第１の電極と選択用トランジスタとの
電気的な接続は、第１の電極と選択用トランジスタとの
間に形成された絶縁層に設けられた接続孔（コンタクト
ホール）を介して、あるいは又、かかる絶縁層に設けら
れた接続孔（コンタクトホール）及び絶縁層上に形成さ
れた配線層を介して行うことができる。
ンジスタ）や後述する各種のトランジスタは、例えば、
周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成するこ
とができる。ビット線を構成する材料として、不純物が
ドーピングされたポリシリコンや高融点金属材料を挙げ
ることができる。第１の電極と選択用トランジスタとの
電気的な接続は、第１の電極と選択用トランジスタとの
間に形成された絶縁層に設けられた接続孔（コンタクト
ホール）を介して、あるいは又、かかる絶縁層に設けら
れた接続孔（コンタクトホール）及び絶縁層上に形成さ
れた配線層を介して行うことができる。
【００４７】前駆体層の結晶化によって強誘電体層を形
成する場合、形成された強誘電体層の特性は、例えば下
地層に相当する第１の電極と前駆体層との間に形成され
る種結晶層の性質に強く影響される。本発明の強誘電体
型不揮発性半導体メモリの製造方法にあっては、所定の
種結晶層を形成するが、この種結晶層のＢｉ含有率を低
下させているが故に、強誘電体結晶の微細な粒（結晶
核）を、無配向に、あるいは、ｃ軸からずれた配向
［（１１５）配向や（１０３）配向等］に分散した状態
で種結晶層中に析出させることができる。従って、所定
の前駆体層を種結晶層上に形成した後、これらの種結晶
層及び前駆体層に熱処理を施し、強誘電体層を得たと
き、強誘電体層を構成する結晶はｃ軸からずれた配向状
態となり、あるいは又、ランダムに配向された状態とな
り、強誘電特性を具現化することができる。
成する場合、形成された強誘電体層の特性は、例えば下
地層に相当する第１の電極と前駆体層との間に形成され
る種結晶層の性質に強く影響される。本発明の強誘電体
型不揮発性半導体メモリの製造方法にあっては、所定の
種結晶層を形成するが、この種結晶層のＢｉ含有率を低
下させているが故に、強誘電体結晶の微細な粒（結晶
核）を、無配向に、あるいは、ｃ軸からずれた配向
［（１１５）配向や（１０３）配向等］に分散した状態
で種結晶層中に析出させることができる。従って、所定
の前駆体層を種結晶層上に形成した後、これらの種結晶
層及び前駆体層に熱処理を施し、強誘電体層を得たと
き、強誘電体層を構成する結晶はｃ軸からずれた配向状
態となり、あるいは又、ランダムに配向された状態とな
り、強誘電特性を具現化することができる。
【００４８】しかも、本発明の強誘電体型不揮発性半導
体メモリにあっては、強誘電体層の組成を規定すること
によって、相転移温度Ｔcの値を８００゜Ｃ以上とする
ことができる結果、高い温度安定性を得ることができ
る。尚、Ｂｉ3ＴｉＮｂＯ9、Ｂｉ3ＴｉＴａＯ9、Ｂｉ2
ＣａＮｂ2Ｏ9、Ｂｉ2ＣａＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ
2Ｏ9、Ｂｉ2ＳｒＴａ2Ｏ9のそれぞれの相転移温度Ｔcの
値（出典は、N. Jona and G.Shirane, "Ferroelectric
Crystals", Pergamon, London (1962), pp241）、並び
に、Ｂｉ3-XＣａXＴｉ1-XＮｂ1+XＯ9、Ｂｉ3-XＳｒXＴ
ｉ1-XＮｂ1+XＯ9、Ｂｉ 3-XＣａXＴｉ1-XＴａ1+XＯ9及び
Ｂｉ3-XＳｒXＴｉ1-XＴａ1+XＯ9の相転移温度Ｔ cの値を
直線で近似した値のグラフを、図１３に示す。
体メモリにあっては、強誘電体層の組成を規定すること
によって、相転移温度Ｔcの値を８００゜Ｃ以上とする
ことができる結果、高い温度安定性を得ることができ
る。尚、Ｂｉ3ＴｉＮｂＯ9、Ｂｉ3ＴｉＴａＯ9、Ｂｉ2
ＣａＮｂ2Ｏ9、Ｂｉ2ＣａＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ
2Ｏ9、Ｂｉ2ＳｒＴａ2Ｏ9のそれぞれの相転移温度Ｔcの
値（出典は、N. Jona and G.Shirane, "Ferroelectric
Crystals", Pergamon, London (1962), pp241）、並び
に、Ｂｉ3-XＣａXＴｉ1-XＮｂ1+XＯ9、Ｂｉ3-XＳｒXＴ
ｉ1-XＮｂ1+XＯ9、Ｂｉ 3-XＣａXＴｉ1-XＴａ1+XＯ9及び
Ｂｉ3-XＳｒXＴｉ1-XＴａ1+XＯ9の相転移温度Ｔ cの値を
直線で近似した値のグラフを、図１３に示す。
【００４９】
【実施例】以下、図面を参照して、好ましい実施例に基
づき本発明を説明する。
づき本発明を説明する。
【００５０】（実施例１）実施例１は、本発明の第１の
態様及び第２の態様に係る強誘電体型不揮発性半導体メ
モリ（以下、不揮発性メモリと略称する）、及び、その
製造方法に関する。この不揮発性メモリの模式的な一部
断面図を図１に示し、回路図を図２に示す。尚、図２の
回路図においては、２つの不揮発性メモリＭn（ｎ＝
１，２）を示すが、これらの不揮発性メモリは同じ回
路、同じ構造を有しており、図１の紙面垂直方向に並ん
で設けられている。以下の説明においては、不揮発性メ
モリＭ1についての説明を行う。尚、図１においては、
選択用トランジスタＴＲ1及びメモリセルＭＣ1mと、ビ
ット線ＢＬ1の延在する方向に隣接する選択用トランジ
スタＴＲ’1及びメモリセルＭＣ’1mの一部分を併せて
図示した。ビット線ＢＬ1の延在する方向に隣接するメ
モリセルＭＣ1m，ＭＣ’1m・・・におけるビット線ＢＬ
1は共通化されている。ここで、実施例１の不揮発性メ
モリは、強誘電体層の構成を除き、実質的に、特開平９
−１２１０３２号公報に開示された不揮発性メモリの回
路と同じ構成を有する。
態様及び第２の態様に係る強誘電体型不揮発性半導体メ
モリ（以下、不揮発性メモリと略称する）、及び、その
製造方法に関する。この不揮発性メモリの模式的な一部
断面図を図１に示し、回路図を図２に示す。尚、図２の
回路図においては、２つの不揮発性メモリＭn（ｎ＝
１，２）を示すが、これらの不揮発性メモリは同じ回
路、同じ構造を有しており、図１の紙面垂直方向に並ん
で設けられている。以下の説明においては、不揮発性メ
モリＭ1についての説明を行う。尚、図１においては、
選択用トランジスタＴＲ1及びメモリセルＭＣ1mと、ビ
ット線ＢＬ1の延在する方向に隣接する選択用トランジ
スタＴＲ’1及びメモリセルＭＣ’1mの一部分を併せて
図示した。ビット線ＢＬ1の延在する方向に隣接するメ
モリセルＭＣ1m，ＭＣ’1m・・・におけるビット線ＢＬ
1は共通化されている。ここで、実施例１の不揮発性メ
モリは、強誘電体層の構成を除き、実質的に、特開平９
−１２１０３２号公報に開示された不揮発性メモリの回
路と同じ構成を有する。
【００５１】この不揮発性メモリは、ビット線ＢＬと、
選択用トランジスタＴＲと、メモリセルＭＣと、プレー
ト線ＰＬから成り、メモリセルＭＣは、第１の電極２１
と強誘電体層２２と第２の電極２３とから成り、第１の
電極２１は選択用トランジスタＴＲを介してビット線Ｂ
Ｌに接続され、第２の電極２３はプレート線ＰＬに接続
されている。
選択用トランジスタＴＲと、メモリセルＭＣと、プレー
ト線ＰＬから成り、メモリセルＭＣは、第１の電極２１
と強誘電体層２２と第２の電極２３とから成り、第１の
電極２１は選択用トランジスタＴＲを介してビット線Ｂ
Ｌに接続され、第２の電極２３はプレート線ＰＬに接続
されている。
【００５２】あるいは又、（Ａ）ビット線ＢＬn（ｎ＝
１，２）と、（Ｂ）選択用トランジスタＴＲnと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルＭＣnMから構
成されたメモリユニットＭＵnと、（Ｄ）Ｍ本のプレー
ト線ＰＬM、から成り、各メモリセルＭＣnm（ｍ＝１，
２・・・Ｍ）は、第１の電極２１と強誘電体層２２と第
２の電極２３とから成り、メモリユニットＭＵnにおい
て、メモリセルＭＣnmの第１の電極２１は共通であり、
該共通の第１の電極２１（共通ノードＣＮnと呼ぶ）
は、選択用トランジスタＴＲnを介してビット線ＢＬnに
接続され、メモリユニットＭＵnにおいて、第ｍ番目
（但し、ｍ＝１，２・・・Ｍ）のメモリセルＭＣnmの第
２の電極２３は、第ｍ番目のプレート線ＰＬmに接続さ
れている。
１，２）と、（Ｂ）選択用トランジスタＴＲnと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルＭＣnMから構
成されたメモリユニットＭＵnと、（Ｄ）Ｍ本のプレー
ト線ＰＬM、から成り、各メモリセルＭＣnm（ｍ＝１，
２・・・Ｍ）は、第１の電極２１と強誘電体層２２と第
２の電極２３とから成り、メモリユニットＭＵnにおい
て、メモリセルＭＣnmの第１の電極２１は共通であり、
該共通の第１の電極２１（共通ノードＣＮnと呼ぶ）
は、選択用トランジスタＴＲnを介してビット線ＢＬnに
接続され、メモリユニットＭＵnにおいて、第ｍ番目
（但し、ｍ＝１，２・・・Ｍ）のメモリセルＭＣnmの第
２の電極２３は、第ｍ番目のプレート線ＰＬmに接続さ
れている。
【００５３】そして、ビット線ＢＬnは、センスアンプ
ＳＡに接続されている。また、プレート線ＰＬmはプレ
ート線デコーダ／ドライバＰＤに接続されている。更に
は、ワード線ＷＬは、ワード線デコーダ／ドライバＷＤ
に接続されている。ワード線ＷＬは、図１の紙面垂直方
向に延びている。また、不揮発性メモリＭ1を構成する
メモリセルＭＣ1mの第２の電極２３は、図１の紙面垂直
方向に隣接する不揮発性メモリＭ2を構成するメモリセ
ルＭＣ2mの第２の電極と共通であり、プレート線ＰＬm
を兼ねている。更には、ワード線ＷＬは、不揮発性メモ
リＭ1を構成する選択用トランジスタＴＲ1と、図１の紙
面垂直方向に隣接する不揮発性メモリＭ2を構成する選
択用トランジスタＴＲ2とで共通である。
ＳＡに接続されている。また、プレート線ＰＬmはプレ
ート線デコーダ／ドライバＰＤに接続されている。更に
は、ワード線ＷＬは、ワード線デコーダ／ドライバＷＤ
に接続されている。ワード線ＷＬは、図１の紙面垂直方
向に延びている。また、不揮発性メモリＭ1を構成する
メモリセルＭＣ1mの第２の電極２３は、図１の紙面垂直
方向に隣接する不揮発性メモリＭ2を構成するメモリセ
ルＭＣ2mの第２の電極と共通であり、プレート線ＰＬm
を兼ねている。更には、ワード線ＷＬは、不揮発性メモ
リＭ1を構成する選択用トランジスタＴＲ1と、図１の紙
面垂直方向に隣接する不揮発性メモリＭ2を構成する選
択用トランジスタＴＲ2とで共通である。
【００５４】メモリセルＭＣnm（あるいはＭＣ）を構成
する強誘電体層２２は、Ｂｉ3-X+dＣａX-dＴｉ1-X（Ｎ
ｂZ，Ｔａ1-Z）1+XＯ9結晶粒（但し、０＜Ｘ＜０．４
５，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構
成されている。具体的には、実施例１において、Ｘの値
は０．１２であり、ｄの値は０であり、Ｚの値は１であ
る。即ち、Ｂｉ3-XＣａXＴｉ1-XＮｂ1+XＯ9（但し、Ｘ
＝０．１２）である。
する強誘電体層２２は、Ｂｉ3-X+dＣａX-dＴｉ1-X（Ｎ
ｂZ，Ｔａ1-Z）1+XＯ9結晶粒（但し、０＜Ｘ＜０．４
５，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構
成されている。具体的には、実施例１において、Ｘの値
は０．１２であり、ｄの値は０であり、Ｚの値は１であ
る。即ち、Ｂｉ3-XＣａXＴｉ1-XＮｂ1+XＯ9（但し、Ｘ
＝０．１２）である。
【００５５】対となったメモリセルＭＣ1m，ＭＣ2m（ｍ
＝１，２・・・Ｍ）に相補的なデータが記憶される。例
えば、メモリセルＭＣ1m，ＭＣ2m（ここで、ｍは１，
２，３，４のいずれか）に記憶されたデータを読み出す
場合、ワード線ＷＬを選択し、プレート線ＰＬk（ｍ≠
ｋ）には（１／２）Ｖccの電圧を印加した状態で、プレ
ート線ＰＬmを駆動する。ここで、Ｖccは、例えば、電
源電圧である。これによって、相補的なデータが、対と
なったメモリセルＭＣ1m，ＭＣ2mから選択用トランジス
タＴＲ1，ＴＲ2を介して対となったビット線ＢＬ1，Ｂ
Ｌ2に電圧（ビット線電位）として現れる。そして、か
かる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線
電位）を、センスアンプＳＡで検出する。尚、かかる対
となったビット線ＢＬ1，ＢＬ2の一方に参照電圧を印加
することによって、メモリセルＭＣ1m，ＭＣ2mのそれぞ
れからデータを読み出すこともできる。このような構成
を採用する場合の回路図は、図５を参照のこと。即ち、
各メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２，３，４）の
それぞれに１ビットがデータとして記憶され、あるいは
又、対となったメモリセルＭＣ1m，ＭＣ2mに相補的なデ
ータが１ビットとして記憶される。実際の不揮発性メモ
リにおいては、この８ビットあるいは４ビットを記憶す
るメモリユニットの集合がアクセス単位ユニットとして
アレイ状に配設されている。尚、Ｍの値は４に限定され
ない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭ
の値として、例えば、２のべき数（２，４，８，１６・
・・）を挙げることができる。
＝１，２・・・Ｍ）に相補的なデータが記憶される。例
えば、メモリセルＭＣ1m，ＭＣ2m（ここで、ｍは１，
２，３，４のいずれか）に記憶されたデータを読み出す
場合、ワード線ＷＬを選択し、プレート線ＰＬk（ｍ≠
ｋ）には（１／２）Ｖccの電圧を印加した状態で、プレ
ート線ＰＬmを駆動する。ここで、Ｖccは、例えば、電
源電圧である。これによって、相補的なデータが、対と
なったメモリセルＭＣ1m，ＭＣ2mから選択用トランジス
タＴＲ1，ＴＲ2を介して対となったビット線ＢＬ1，Ｂ
Ｌ2に電圧（ビット線電位）として現れる。そして、か
かる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線
電位）を、センスアンプＳＡで検出する。尚、かかる対
となったビット線ＢＬ1，ＢＬ2の一方に参照電圧を印加
することによって、メモリセルＭＣ1m，ＭＣ2mのそれぞ
れからデータを読み出すこともできる。このような構成
を採用する場合の回路図は、図５を参照のこと。即ち、
各メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２，３，４）の
それぞれに１ビットがデータとして記憶され、あるいは
又、対となったメモリセルＭＣ1m，ＭＣ2mに相補的なデ
ータが１ビットとして記憶される。実際の不揮発性メモ
リにおいては、この８ビットあるいは４ビットを記憶す
るメモリユニットの集合がアクセス単位ユニットとして
アレイ状に配設されている。尚、Ｍの値は４に限定され
ない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭ
の値として、例えば、２のべき数（２，４，８，１６・
・・）を挙げることができる。
【００５６】以下、実施例１の不揮発性メモリの製造方
法を説明する。
法を説明する。
【００５７】尚、以下の各種の実施例においては、有機
金属分解塗布材料を用いるが、ビスマス（Ｂｉ）のソー
スとして、ＢｉＯ1.5に換算したときのモル濃度が０．
５モル／リッターの材料（この材料を、Ｂｉ原料と呼
ぶ）を使用し、カルシウム（Ｃａ）のソースとして、Ｃ
ａＯ1.5に換算したときのモル濃度が０．５モル／リッ
ターの材料（この材料を、Ｃａ原料と呼ぶ）を使用し、
ストロンチウム（Ｓｒ）のソースとして、ＳｒＯ1.5に
換算したときのモル濃度が０．５モル／リッターの材料
（この材料を、Ｓｒ原料と呼ぶ）を使用し、チタン（Ｔ
ｉ）のソースとして、ＴｉＯ2に換算したときのモル濃
度が０．５モル／リッターの材料（この材料を、Ｔｉ原
料と呼ぶ）を使用し、ニオブ（Ｎｂ）のソースとして、
ＮｂＯ2.5に換算したときのモル濃度が０．５モル／リ
ッターの材料（この材料を、Ｎｂ原料と呼ぶ）を使用
し、タンタル（Ｔａ）のソースとして、ＴａＯ2.5に換
算したときのモル濃度が０．５モル／リッターの材料
（この材料を、Ｔａ原料と呼ぶ）を使用した。
金属分解塗布材料を用いるが、ビスマス（Ｂｉ）のソー
スとして、ＢｉＯ1.5に換算したときのモル濃度が０．
５モル／リッターの材料（この材料を、Ｂｉ原料と呼
ぶ）を使用し、カルシウム（Ｃａ）のソースとして、Ｃ
ａＯ1.5に換算したときのモル濃度が０．５モル／リッ
ターの材料（この材料を、Ｃａ原料と呼ぶ）を使用し、
ストロンチウム（Ｓｒ）のソースとして、ＳｒＯ1.5に
換算したときのモル濃度が０．５モル／リッターの材料
（この材料を、Ｓｒ原料と呼ぶ）を使用し、チタン（Ｔ
ｉ）のソースとして、ＴｉＯ2に換算したときのモル濃
度が０．５モル／リッターの材料（この材料を、Ｔｉ原
料と呼ぶ）を使用し、ニオブ（Ｎｂ）のソースとして、
ＮｂＯ2.5に換算したときのモル濃度が０．５モル／リ
ッターの材料（この材料を、Ｎｂ原料と呼ぶ）を使用
し、タンタル（Ｔａ）のソースとして、ＴａＯ2.5に換
算したときのモル濃度が０．５モル／リッターの材料
（この材料を、Ｔａ原料と呼ぶ）を使用した。
【００５８】［工程−１００］先ず、不揮発性メモリに
おける選択用トランジスタとして機能するＭＯＳ型トラ
ンジスタを半導体基板１０に形成する。そのために、例
えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の
方法に基づき形成する。尚、素子分離領域は、トレンチ
構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ
構造の組合せとしてもよい。その後、半導体基板１０の
表面を例えばパイロジェニック法により酸化し、ゲート
絶縁膜１２を形成する。次いで、不純物がドーピングさ
れたポリシリコン層をＣＶＤ法にて全面に形成した後、
ポリシリコン層をパターニングし、ゲート電極１３を形
成する。このゲート電極１３はワード線を兼ねている。
尚、ゲート電極１３をポリシリコン層から構成する代わ
りに、ポリサイドや金属シリサイドから構成することも
できる。次に、半導体基板１０にイオン注入を行い、Ｌ
ＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉ
Ｏ2層を形成した後、このＳｉＯ2層をエッチバックする
ことによって、ゲート電極１３の側面にゲートサイドウ
オール（図示せず）を形成する。次いで、半導体基板１
０にイオン注入を施した後、イオン注入された不純物の
活性化アニール処理を行うことによって、ソース／ドレ
イン領域１４を形成する。
おける選択用トランジスタとして機能するＭＯＳ型トラ
ンジスタを半導体基板１０に形成する。そのために、例
えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の
方法に基づき形成する。尚、素子分離領域は、トレンチ
構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ
構造の組合せとしてもよい。その後、半導体基板１０の
表面を例えばパイロジェニック法により酸化し、ゲート
絶縁膜１２を形成する。次いで、不純物がドーピングさ
れたポリシリコン層をＣＶＤ法にて全面に形成した後、
ポリシリコン層をパターニングし、ゲート電極１３を形
成する。このゲート電極１３はワード線を兼ねている。
尚、ゲート電極１３をポリシリコン層から構成する代わ
りに、ポリサイドや金属シリサイドから構成することも
できる。次に、半導体基板１０にイオン注入を行い、Ｌ
ＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉ
Ｏ2層を形成した後、このＳｉＯ2層をエッチバックする
ことによって、ゲート電極１３の側面にゲートサイドウ
オール（図示せず）を形成する。次いで、半導体基板１
０にイオン注入を施した後、イオン注入された不純物の
活性化アニール処理を行うことによって、ソース／ドレ
イン領域１４を形成する。
【００５９】［工程−１１０］次いで、ＳｉＯ2から成
る下層絶縁層をＣＶＤ法にて形成した後、一方のソース
／ドレイン領域１４の上方の下層絶縁層に開口部をＲＩ
Ｅ法にて形成する。そして、かかる開口部内を含む下層
絶縁層上に不純物がドーピングされたポリシリコン層を
ＣＶＤ法にて形成する。これによって、コンタクトプラ
グ１５が形成される。次に、下層絶縁層上のポリシリコ
ン層をパターニングすることによって、ビット線ＢＬを
形成する。その後、ＢＰＳＧから成る上層絶縁層をＣＶ
Ｄ法にて全面に形成する。尚、ＢＰＳＧから成る上層絶
縁層の形成後、窒素ガス雰囲気中で例えば９００゜Ｃ×
２０分間、上層絶縁層をリフローさせることが好まし
い。更には、必要に応じて、例えば化学的機械的研磨法
（ＣＭＰ法）にて上層絶縁層の頂面を化学的及び機械的
に研磨し、上層絶縁層を平坦化することが望ましい。
尚、下層絶縁層と上層絶縁層を纏めて、絶縁層１６と呼
ぶ。
る下層絶縁層をＣＶＤ法にて形成した後、一方のソース
／ドレイン領域１４の上方の下層絶縁層に開口部をＲＩ
Ｅ法にて形成する。そして、かかる開口部内を含む下層
絶縁層上に不純物がドーピングされたポリシリコン層を
ＣＶＤ法にて形成する。これによって、コンタクトプラ
グ１５が形成される。次に、下層絶縁層上のポリシリコ
ン層をパターニングすることによって、ビット線ＢＬを
形成する。その後、ＢＰＳＧから成る上層絶縁層をＣＶ
Ｄ法にて全面に形成する。尚、ＢＰＳＧから成る上層絶
縁層の形成後、窒素ガス雰囲気中で例えば９００゜Ｃ×
２０分間、上層絶縁層をリフローさせることが好まし
い。更には、必要に応じて、例えば化学的機械的研磨法
（ＣＭＰ法）にて上層絶縁層の頂面を化学的及び機械的
に研磨し、上層絶縁層を平坦化することが望ましい。
尚、下層絶縁層と上層絶縁層を纏めて、絶縁層１６と呼
ぶ。
【００６０】［工程−１２０］次に、他方のソース／ド
レイン領域１４の上方の絶縁層１６に開口部１７をＲＩ
Ｅ法にて形成した後、かかる開口部１７内を、不純物を
ドーピングしたポリシリコンで埋め込み、接続孔（コン
タクトプラグ）１８を完成させる。ビット線ＢＬは、下
層絶縁層上を、図の左右方向に接続孔１８と接触しない
ように延びている。
レイン領域１４の上方の絶縁層１６に開口部１７をＲＩ
Ｅ法にて形成した後、かかる開口部１７内を、不純物を
ドーピングしたポリシリコンで埋め込み、接続孔（コン
タクトプラグ）１８を完成させる。ビット線ＢＬは、下
層絶縁層上を、図の左右方向に接続孔１８と接触しない
ように延びている。
【００６１】尚、接続孔１８は、絶縁層１６に形成され
た開口部１７内に、例えば、タングステン、Ｔｉ、Ｐ
ｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳ
ｉ2等の高融点金属や金属シリサイドから成る金属配線
材料を埋め込むことによって形成することもできる。接
続孔１８の頂面は絶縁層１６の表面と略同じ平面に存在
していてもよいし、接続孔１８の頂部が絶縁層１６の表
面に延在していてもよい。タングステンにて開口部１７
を埋め込み、接続孔１８を形成する条件を、以下の表１
に例示する。尚、タングステンにて開口部１７を埋め込
む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロン
スパッタ法にて開口部１７内を含む絶縁層１６の上に形
成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を
形成する理由は、オーミックな低コンタクト抵抗を得る
こと、ブランケットタングステンＣＶＤ法における半導
体基板１０の損傷発生の防止、タングステンの密着性向
上のためである。
た開口部１７内に、例えば、タングステン、Ｔｉ、Ｐ
ｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳ
ｉ2等の高融点金属や金属シリサイドから成る金属配線
材料を埋め込むことによって形成することもできる。接
続孔１８の頂面は絶縁層１６の表面と略同じ平面に存在
していてもよいし、接続孔１８の頂部が絶縁層１６の表
面に延在していてもよい。タングステンにて開口部１７
を埋め込み、接続孔１８を形成する条件を、以下の表１
に例示する。尚、タングステンにて開口部１７を埋め込
む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロン
スパッタ法にて開口部１７内を含む絶縁層１６の上に形
成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を
形成する理由は、オーミックな低コンタクト抵抗を得る
こと、ブランケットタングステンＣＶＤ法における半導
体基板１０の損傷発生の防止、タングステンの密着性向
上のためである。
【００６２】［表１］
Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件
プロセスガス：Ａｒ＝３５sccm
圧力 ：０．５２Ｐａ
ＲＦパワー ：２ｋＷ
基板の加熱 ：無し
ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件
プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm
圧力 ：１．０Ｐａ
ＲＦパワー ：６ｋＷ
基板の加熱 ：無し
タングステンのＣＶＤ形成条件
使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７ｋＰａ 形成温度：４５０゜Ｃ タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
sccm 圧力 ：１０．７ｋＰａ 形成温度：４５０゜Ｃ タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
【００６３】［工程−１３０］次に、絶縁層１６上に、
窒化チタン（ＴｉＮ）から成る密着層２０を形成するこ
とが望ましい。そして、密着層２０上にＩｒＯ2／Ｉｒ
から成る第１の電極（下部電極）２１を構成する第１の
電極材料層を、例えばスパッタ法にて形成し、第１の電
極材料層及び密着層２０をフォトリソグラフィ技術及び
ドライエッチング技術に基づきパターニングすることに
よって、ストライプ状の第１の電極２１を得ることがで
きる。第１の電極２１は、下からＩｒ、ＩｒＯ2の積層
構造を有する。その後、全面に、ＣＶＤ法にてＳｉＯ2
膜あるいはＳｉＯ2／ＴｉＯ2膜（図示せず）を形成し、
ＣＭＰ法にてこの膜を平坦化して、第１の電極２１の間
がこの膜によって埋め込まれた状態（所謂ダマシン構
造）を得ることができる。ＣＭＰ法においては、アルミ
ナを含むスラリーを研磨剤として用いればよい。
窒化チタン（ＴｉＮ）から成る密着層２０を形成するこ
とが望ましい。そして、密着層２０上にＩｒＯ2／Ｉｒ
から成る第１の電極（下部電極）２１を構成する第１の
電極材料層を、例えばスパッタ法にて形成し、第１の電
極材料層及び密着層２０をフォトリソグラフィ技術及び
ドライエッチング技術に基づきパターニングすることに
よって、ストライプ状の第１の電極２１を得ることがで
きる。第１の電極２１は、下からＩｒ、ＩｒＯ2の積層
構造を有する。その後、全面に、ＣＶＤ法にてＳｉＯ2
膜あるいはＳｉＯ2／ＴｉＯ2膜（図示せず）を形成し、
ＣＭＰ法にてこの膜を平坦化して、第１の電極２１の間
がこの膜によって埋め込まれた状態（所謂ダマシン構
造）を得ることができる。ＣＭＰ法においては、アルミ
ナを含むスラリーを研磨剤として用いればよい。
【００６４】尚、絶縁層１６上に例えばＳｉＮ膜を形成
し、次いで、第１の電極を形成すべき部分のＳｉＮ膜を
選択的に除去した後、ＳｉＮ膜及び露出した絶縁層１６
上に密着層、第１の電極材料層を形成し、その後、ＣＭ
Ｐ法にてＳｉＮ膜上の第１の電極材料層及び密着層を除
去することによって、所謂ダマシン構造を有する第１の
電極を形成することもできる。
し、次いで、第１の電極を形成すべき部分のＳｉＮ膜を
選択的に除去した後、ＳｉＮ膜及び露出した絶縁層１６
上に密着層、第１の電極材料層を形成し、その後、ＣＭ
Ｐ法にてＳｉＮ膜上の第１の電極材料層及び密着層を除
去することによって、所謂ダマシン構造を有する第１の
電極を形成することもできる。
【００６５】［工程−１４０］次に、Ｂｉ−Ｃａ−Ｎｂ
−Ｏを組成として有する種結晶層を、下地層に相当する
第１の電極２１上に形成する。具体的には、Ｂｉ原料／
Ｃａ原料／Ｎｂ原料／溶媒（トルエン）を表５に示す割
合で混合した溶液を調製しておき、以下の表２に例示す
るスピン・オン法にて、全面に種結晶層を形成する。
−Ｏを組成として有する種結晶層を、下地層に相当する
第１の電極２１上に形成する。具体的には、Ｂｉ原料／
Ｃａ原料／Ｎｂ原料／溶媒（トルエン）を表５に示す割
合で混合した溶液を調製しておき、以下の表２に例示す
るスピン・オン法にて、全面に種結晶層を形成する。
【００６６】［表２］
スピン・オン：５００ｒｐｍで１０秒、次いで、２００
０ｒｐｍで２０秒 乾燥 ：１２０゜Ｃ、３０分 仮焼成 ：酸素ガス雰囲気中、３００゜Ｃ、３０分
０ｒｐｍで２０秒 乾燥 ：１２０゜Ｃ、３０分 仮焼成 ：酸素ガス雰囲気中、３００゜Ｃ、３０分
【００６７】その後、酸素気流中でのＲＴＡ（Rapid Th
ermal Annealing）処理を施し、微小な結晶粒から成る
種結晶層（厚さ：約４０ｎｍ）を形成する。結晶粒は、
主に、層状構造を有するＢｉ2ＣａＮｂ2Ｏ9から成る。
ＲＴＡ処理における昇温速度を充分に早くすれば（例え
ば１００゜Ｃ／秒以上）、結晶粒は特定の配向を示さな
い。ＲＴＡ処理の条件を以下の表３に例示する。
ermal Annealing）処理を施し、微小な結晶粒から成る
種結晶層（厚さ：約４０ｎｍ）を形成する。結晶粒は、
主に、層状構造を有するＢｉ2ＣａＮｂ2Ｏ9から成る。
ＲＴＡ処理における昇温速度を充分に早くすれば（例え
ば１００゜Ｃ／秒以上）、結晶粒は特定の配向を示さな
い。ＲＴＡ処理の条件を以下の表３に例示する。
【００６８】［表３］
予備加熱温度：２２５゜Ｃ
昇温速度 ：１４０゜Ｃ／秒
保持温度 ：７００゜Ｃ
保持時間 ：３０秒
酸素流量 ：３リッター／分
【００６９】［工程−１５０］次いで、種結晶層上に、
Ｂｉ−Ｔｉ−Ｎｂ−Ｏを組成として有する前駆体層（具
体的には、Ｂｉ3ＴｉＮｂＯ9）を形成する。具体的に
は、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／溶媒（トルエン）
を表７に示す割合で混合した溶液を調製しておき、以下
の表４に例示するスピン・オン法を３回繰り返し、全面
に合計厚さ約１５０ｎｍの前駆体層を形成する。ＲＴＯ
処理における昇温速度を充分に早くし、温度を６５０゜
Ｃ以上とすれば、結晶粒は特定の配向を示さない。
Ｂｉ−Ｔｉ−Ｎｂ−Ｏを組成として有する前駆体層（具
体的には、Ｂｉ3ＴｉＮｂＯ9）を形成する。具体的に
は、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／溶媒（トルエン）
を表７に示す割合で混合した溶液を調製しておき、以下
の表４に例示するスピン・オン法を３回繰り返し、全面
に合計厚さ約１５０ｎｍの前駆体層を形成する。ＲＴＯ
処理における昇温速度を充分に早くし、温度を６５０゜
Ｃ以上とすれば、結晶粒は特定の配向を示さない。
【００７０】［表４］
スピン・オン：５００ｒｐｍで１０秒、次いで、２００
０ｒｐｍで２０秒 乾燥 ：１２０゜Ｃ、３０分 仮焼成 ：酸素ガス雰囲気中、４００゜Ｃ、３０分 ＲＴＯ処理 ：酸素ガス雰囲気中、６５０〜７００゜
Ｃ、３０秒
０ｒｐｍで２０秒 乾燥 ：１２０゜Ｃ、３０分 仮焼成 ：酸素ガス雰囲気中、４００゜Ｃ、３０分 ＲＴＯ処理 ：酸素ガス雰囲気中、６５０〜７００゜
Ｃ、３０秒
【００７１】［工程−１６０］その後、種結晶層及び前
駆体層に、酸素気流中で６５０〜７００゜Ｃ、１時間の
熱処理を施し、結晶化、均質化を促し、結晶グレインの
成長を促進して、強誘電体層２２を得る。尚、場合によ
っては、［工程−１５０］におけるＲＴＯ処理にて、強
誘電体層２２を得ることもできる。
駆体層に、酸素気流中で６５０〜７００゜Ｃ、１時間の
熱処理を施し、結晶化、均質化を促し、結晶グレインの
成長を促進して、強誘電体層２２を得る。尚、場合によ
っては、［工程−１５０］におけるＲＴＯ処理にて、強
誘電体層２２を得ることもできる。
【００７２】［工程−１７０］次に、不要な強誘電体層
２２の部分をＲＩＥ法にて除去し、第２の電極２３を形
成する。第２の電極２３は、例えば、Ｉｒ、あるいは、
下からＩｒＯ2、Ｉｒの積層構造を有する。第２の電極
２３は、例えば、ＲＦスパッタ法及びＲＩＥ法にて形成
することができる。尚、エッチングによって、強誘電体
層２２にダメージが加わる場合には、ダメージ回復に必
要とされる温度にて、ダメージ回復アニール処理を行え
ばよい。その後、絶縁膜２６Ａの形成を行う。
２２の部分をＲＩＥ法にて除去し、第２の電極２３を形
成する。第２の電極２３は、例えば、Ｉｒ、あるいは、
下からＩｒＯ2、Ｉｒの積層構造を有する。第２の電極
２３は、例えば、ＲＦスパッタ法及びＲＩＥ法にて形成
することができる。尚、エッチングによって、強誘電体
層２２にダメージが加わる場合には、ダメージ回復に必
要とされる温度にて、ダメージ回復アニール処理を行え
ばよい。その後、絶縁膜２６Ａの形成を行う。
【００７３】尚、各第２の電極２３はプレート線を兼ね
ていなくともよい。この場合には、絶縁膜２６Ａの形成
完了後、第２の電極２３を接続孔によって接続し、併せ
て、絶縁膜２６Ａ上に、かかる接続孔と接続したプレー
ト線を形成すればよい。
ていなくともよい。この場合には、絶縁膜２６Ａの形成
完了後、第２の電極２３を接続孔によって接続し、併せ
て、絶縁膜２６Ａ上に、かかる接続孔と接続したプレー
ト線を形成すればよい。
【００７４】（実施例２）実施例２は実施例１の変形で
ある。実施例１においては、種結晶層の組成を、化学量
論的組成、即ち、Ｂｉ2ＣａＮｂ2Ｏ9とした。一方、実
施例２においては、種結晶層の組成を、Ｂｉ過剰Ｃａ欠
損の組成、即ち、Ｂｉ2+YＣａ1-YＮｂ2Ｏ9（但し、Ｙ＝
０．２）とした。尚、これによって得られる強誘電体層
の組成は、Ｂｉ3-X+dＣａX-dＴｉ1-XＮｂ1+XＯ9（但
し、Ｘ＝０．２１、ｄ＝０．０４２）である。
ある。実施例１においては、種結晶層の組成を、化学量
論的組成、即ち、Ｂｉ2ＣａＮｂ2Ｏ9とした。一方、実
施例２においては、種結晶層の組成を、Ｂｉ過剰Ｃａ欠
損の組成、即ち、Ｂｉ2+YＣａ1-YＮｂ2Ｏ9（但し、Ｙ＝
０．２）とした。尚、これによって得られる強誘電体層
の組成は、Ｂｉ3-X+dＣａX-dＴｉ1-XＮｂ1+XＯ9（但
し、Ｘ＝０．２１、ｄ＝０．０４２）である。
【００７５】実施例２の不揮発性メモリにあっては、実
施例１の［工程−１４０］における種結晶層の形成にお
いて、Ｂｉ−Ｃａ−Ｎｂ−Ｏを組成として有する種結晶
層を、下地層に相当する第１の電極２１上に形成する。
具体的には、Ｂｉ原料／Ｃａ原料／Ｎｂ原料／溶媒（ト
ルエン）を表５に示す割合で混合した溶液を調製してお
き、表２に例示したスピン・オン法にて、全面に種結晶
層（厚さ：約４０ｎｍ）を形成する点、［工程−１５
０］において、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／溶媒
（トルエン）を表７に示す割合で混合した溶液を調製し
ておき、表４に例示したスピン・オン法を３回繰り返
し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する
点を除き、実施例１の方法と同様の製造方法にて製造す
ることができるので、詳細な説明は省略する。
施例１の［工程−１４０］における種結晶層の形成にお
いて、Ｂｉ−Ｃａ−Ｎｂ−Ｏを組成として有する種結晶
層を、下地層に相当する第１の電極２１上に形成する。
具体的には、Ｂｉ原料／Ｃａ原料／Ｎｂ原料／溶媒（ト
ルエン）を表５に示す割合で混合した溶液を調製してお
き、表２に例示したスピン・オン法にて、全面に種結晶
層（厚さ：約４０ｎｍ）を形成する点、［工程−１５
０］において、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／溶媒
（トルエン）を表７に示す割合で混合した溶液を調製し
ておき、表４に例示したスピン・オン法を３回繰り返
し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する
点を除き、実施例１の方法と同様の製造方法にて製造す
ることができるので、詳細な説明は省略する。
【００７６】（実施例３）実施例３も実施例１の変形で
ある。実施例３においては、種結晶層の組成を、Ｂｉ過
剰Ｃａ欠損Ｔｉ添加の組成、即ちＢｉ2+YＣａ1-YＴｉY
Ｎｂ2-YＯ9（但し、Ｙ＝０．２）とした。尚、これによ
って得られる強誘電体層の組成は、Ｂｉ3- X+dＣａX-dＴ
ｉ1-XＮｂ1+XＯ9（但し、Ｘ＝０．２４、ｄ＝０）であ
る。尚、種結晶層の組成をＢｉ過剰Ｃａ欠損Ｔｉ添加の
組成とすることによって、種結晶層の厚さの選択幅を広
げることが可能となり、しかも、種結晶層の形成時、一
層配向性の無い結晶粒の分布を得ることができる。但
し、「Ｙ」の値が高すぎると、ｃ軸配向の結晶粒の割合
が増すことになり、注意が必要である。「Ｙ」の値の上
限は、０．４程度とすることが望ましい。
ある。実施例３においては、種結晶層の組成を、Ｂｉ過
剰Ｃａ欠損Ｔｉ添加の組成、即ちＢｉ2+YＣａ1-YＴｉY
Ｎｂ2-YＯ9（但し、Ｙ＝０．２）とした。尚、これによ
って得られる強誘電体層の組成は、Ｂｉ3- X+dＣａX-dＴ
ｉ1-XＮｂ1+XＯ9（但し、Ｘ＝０．２４、ｄ＝０）であ
る。尚、種結晶層の組成をＢｉ過剰Ｃａ欠損Ｔｉ添加の
組成とすることによって、種結晶層の厚さの選択幅を広
げることが可能となり、しかも、種結晶層の形成時、一
層配向性の無い結晶粒の分布を得ることができる。但
し、「Ｙ」の値が高すぎると、ｃ軸配向の結晶粒の割合
が増すことになり、注意が必要である。「Ｙ」の値の上
限は、０．４程度とすることが望ましい。
【００７７】実施例３の不揮発性メモリにあっては、実
施例１の［工程−１４０］における種結晶層の形成にお
いて、Ｂｉ−Ｃａ−Ｔｉ−Ｎｂ−Ｏを組成として有する
種結晶層を、下地層に相当する第１の電極２１上に形成
する。具体的には、Ｂｉ原料／Ｃａ原料／Ｔｉ原料／Ｎ
ｂ原料／溶媒（トルエン）を表５に示す割合で混合した
溶液を調製しておき、表２に例示したスピン・オン法に
て、全面に種結晶層（厚さ：約６０ｎｍ）を形成する
点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／
Ｎｂ原料／溶媒（トルエン）を表７に示す割合で混合し
た溶液を調製しておき、表４に例示したスピン・オン法
を２回繰り返し、全面に合計厚さ約１４０ｎｍの前駆体
層を形成する点を除き、実施例１の方法と同様の製造方
法にて製造することができるので、詳細な説明は省略す
る。
施例１の［工程−１４０］における種結晶層の形成にお
いて、Ｂｉ−Ｃａ−Ｔｉ−Ｎｂ−Ｏを組成として有する
種結晶層を、下地層に相当する第１の電極２１上に形成
する。具体的には、Ｂｉ原料／Ｃａ原料／Ｔｉ原料／Ｎ
ｂ原料／溶媒（トルエン）を表５に示す割合で混合した
溶液を調製しておき、表２に例示したスピン・オン法に
て、全面に種結晶層（厚さ：約６０ｎｍ）を形成する
点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／
Ｎｂ原料／溶媒（トルエン）を表７に示す割合で混合し
た溶液を調製しておき、表４に例示したスピン・オン法
を２回繰り返し、全面に合計厚さ約１４０ｎｍの前駆体
層を形成する点を除き、実施例１の方法と同様の製造方
法にて製造することができるので、詳細な説明は省略す
る。
【００７８】（実施例４）実施例４も実施例１の変形で
ある。実施例４においては、種結晶層の組成を、化学量
論的組成であるＢｉ2ＣａＴａ2Ｏ9とした。更には、前
駆体層の組成は、Ｂｉ3ＴｉＴａＯ9である。尚、これに
よって得られる強誘電体層の組成は、Ｂｉ 3-X+dＣａX-d
Ｔｉ1-XＴａ1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０）で
ある。
ある。実施例４においては、種結晶層の組成を、化学量
論的組成であるＢｉ2ＣａＴａ2Ｏ9とした。更には、前
駆体層の組成は、Ｂｉ3ＴｉＴａＯ9である。尚、これに
よって得られる強誘電体層の組成は、Ｂｉ 3-X+dＣａX-d
Ｔｉ1-XＴａ1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０）で
ある。
【００７９】実施例４の不揮発性メモリにあっては、実
施例１の［工程−１４０］における種結晶層の形成にお
いて、Ｂｉ−Ｃａ−Ｔａ−Ｏを組成として有する種結晶
層を、下地層に相当する第１の電極２１上に形成する。
具体的には、Ｂｉ原料／Ｃａ原料／Ｔａ原料／溶媒（ト
ルエン）を表５に示す割合で混合した溶液を調製してお
き、表２に例示したスピン・オン法にて、全面に種結晶
層（厚さ：約４０ｎｍ）を形成する点、［工程−１５
０］において、Ｂｉ原料／Ｔｉ原料／Ｔａ原料／溶媒
（トルエン）を表７に示す割合で混合した溶液を調製し
ておき、表４に例示したスピン・オン法を３回繰り返
し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する
点を除き、実施例１の方法と同様の製造方法にて製造す
ることができるので、詳細な説明は省略する。
施例１の［工程−１４０］における種結晶層の形成にお
いて、Ｂｉ−Ｃａ−Ｔａ−Ｏを組成として有する種結晶
層を、下地層に相当する第１の電極２１上に形成する。
具体的には、Ｂｉ原料／Ｃａ原料／Ｔａ原料／溶媒（ト
ルエン）を表５に示す割合で混合した溶液を調製してお
き、表２に例示したスピン・オン法にて、全面に種結晶
層（厚さ：約４０ｎｍ）を形成する点、［工程−１５
０］において、Ｂｉ原料／Ｔｉ原料／Ｔａ原料／溶媒
（トルエン）を表７に示す割合で混合した溶液を調製し
ておき、表４に例示したスピン・オン法を３回繰り返
し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する
点を除き、実施例１の方法と同様の製造方法にて製造す
ることができるので、詳細な説明は省略する。
【００８０】（実施例５）実施例５は実施例４の変形で
ある。実施例４においては、種結晶層の組成を、化学量
論的組成、即ち、Ｂｉ2ＣａＴａ2Ｏ9とした。一方、実
施例５においては、種結晶層の組成を、Ｂｉ過剰Ｃａ欠
損の組成、即ち、Ｂｉ2+YＣａ1-YＴａ2Ｏ9（但し、Ｙ＝
０．２）とした。尚、これによって得られる強誘電体層
の組成は、Ｂｉ3-X+dＣａX-dＴｉ1-XＴａ1+XＯ9（但
し、Ｘ＝０．２１、ｄ＝０．０４２）である。
ある。実施例４においては、種結晶層の組成を、化学量
論的組成、即ち、Ｂｉ2ＣａＴａ2Ｏ9とした。一方、実
施例５においては、種結晶層の組成を、Ｂｉ過剰Ｃａ欠
損の組成、即ち、Ｂｉ2+YＣａ1-YＴａ2Ｏ9（但し、Ｙ＝
０．２）とした。尚、これによって得られる強誘電体層
の組成は、Ｂｉ3-X+dＣａX-dＴｉ1-XＴａ1+XＯ9（但
し、Ｘ＝０．２１、ｄ＝０．０４２）である。
【００８１】実施例５の不揮発性メモリにあっては、実
施例１の［工程−１４０］における種結晶層の形成にお
いて、Ｂｉ−Ｃａ−Ｔａ−Ｏを組成として有する種結晶
層を、下地層に相当する第１の電極２１上に形成する。
具体的には、Ｂｉ原料／Ｃａ原料／Ｔａ原料／溶媒（ト
ルエン）を表５に示す割合で混合した溶液を調製してお
き、表２に例示したスピン・オン法にて、全面に種結晶
層（厚さ：約４０ｎｍ）を形成する点、［工程−１５
０］において、Ｂｉ原料／Ｔｉ原料／Ｔａ原料／溶媒
（トルエン）を表７に示す割合で混合した溶液を調製し
ておき、表４に例示したスピン・オン法を３回繰り返
し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する
点を除き、実施例１の方法と同様の製造方法にて製造す
ることができるので、詳細な説明は省略する。
施例１の［工程−１４０］における種結晶層の形成にお
いて、Ｂｉ−Ｃａ−Ｔａ−Ｏを組成として有する種結晶
層を、下地層に相当する第１の電極２１上に形成する。
具体的には、Ｂｉ原料／Ｃａ原料／Ｔａ原料／溶媒（ト
ルエン）を表５に示す割合で混合した溶液を調製してお
き、表２に例示したスピン・オン法にて、全面に種結晶
層（厚さ：約４０ｎｍ）を形成する点、［工程−１５
０］において、Ｂｉ原料／Ｔｉ原料／Ｔａ原料／溶媒
（トルエン）を表７に示す割合で混合した溶液を調製し
ておき、表４に例示したスピン・オン法を３回繰り返
し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する
点を除き、実施例１の方法と同様の製造方法にて製造す
ることができるので、詳細な説明は省略する。
【００８２】（実施例６）実施例６も実施例３の変形で
ある。実施例６においては、種結晶層の組成を、Ｂｉ過
剰Ｃａ欠損Ｔｉ添加の組成、即ちＢｉ2+YＣａ1-YＴｉY
Ｔａ2-YＯ9（但し、Ｙ＝０．２）とした。尚、これによ
って得られる強誘電体層の組成は、Ｂｉ3- X+dＣａX-dＴ
ｉ1-XＴａ1+XＯ9（但し、Ｘ＝０．２４、ｄ＝０）であ
る。尚、種結晶層の組成をＢｉ過剰Ｃａ欠損Ｔｉ添加の
組成とすることによって、種結晶層の厚さの選択幅を広
げることが可能となり、しかも、種結晶層の形成時、一
層配向性の無い結晶粒の分布を得ることができる。但
し、「Ｙ」の値が高すぎると、ｃ軸配向の結晶粒の割合
が増すことになり、注意が必要である。「Ｙ」の値の上
限は、０．４程度とすることが望ましい。
ある。実施例６においては、種結晶層の組成を、Ｂｉ過
剰Ｃａ欠損Ｔｉ添加の組成、即ちＢｉ2+YＣａ1-YＴｉY
Ｔａ2-YＯ9（但し、Ｙ＝０．２）とした。尚、これによ
って得られる強誘電体層の組成は、Ｂｉ3- X+dＣａX-dＴ
ｉ1-XＴａ1+XＯ9（但し、Ｘ＝０．２４、ｄ＝０）であ
る。尚、種結晶層の組成をＢｉ過剰Ｃａ欠損Ｔｉ添加の
組成とすることによって、種結晶層の厚さの選択幅を広
げることが可能となり、しかも、種結晶層の形成時、一
層配向性の無い結晶粒の分布を得ることができる。但
し、「Ｙ」の値が高すぎると、ｃ軸配向の結晶粒の割合
が増すことになり、注意が必要である。「Ｙ」の値の上
限は、０．４程度とすることが望ましい。
【００８３】実施例６の不揮発性メモリにあっては、実
施例１の［工程−１４０］における種結晶層の形成にお
いて、Ｂｉ−Ｃａ−Ｔｉ−Ｔａ−Ｏを組成として有する
種結晶層を、下地層に相当する第１の電極２１上に形成
する。具体的には、Ｂｉ原料／Ｃａ原料／Ｔｉ原料／Ｔ
ａ原料／溶媒（トルエン）を表５に示す割合で混合した
溶液を調製しておき、表２に例示したスピン・オン法に
て、全面に種結晶層（厚さ：約６０ｎｍ）を形成する
点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／
Ｔａ原料／溶媒（トルエン）を表７に示す割合で混合し
た溶液を調製しておき、表４に例示したスピン・オン法
を２回繰り返し、全面に合計厚さ約１４０ｎｍの前駆体
層を形成する点を除き、実施例１の方法と同様の製造方
法にて製造することができるので、詳細な説明は省略す
る。
施例１の［工程−１４０］における種結晶層の形成にお
いて、Ｂｉ−Ｃａ−Ｔｉ−Ｔａ−Ｏを組成として有する
種結晶層を、下地層に相当する第１の電極２１上に形成
する。具体的には、Ｂｉ原料／Ｃａ原料／Ｔｉ原料／Ｔ
ａ原料／溶媒（トルエン）を表５に示す割合で混合した
溶液を調製しておき、表２に例示したスピン・オン法に
て、全面に種結晶層（厚さ：約６０ｎｍ）を形成する
点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／
Ｔａ原料／溶媒（トルエン）を表７に示す割合で混合し
た溶液を調製しておき、表４に例示したスピン・オン法
を２回繰り返し、全面に合計厚さ約１４０ｎｍの前駆体
層を形成する点を除き、実施例１の方法と同様の製造方
法にて製造することができるので、詳細な説明は省略す
る。
【００８４】（実施例７）実施例７も実施例１の変形で
ある。実施例７においては、種結晶層の組成を、化学量
論的組成であるＢｉ2Ｃａ（ＮｂZ，Ｔａ1-Z）2Ｏ9（但
し、Ｚ＝０．２５）とした。更には、前駆体層の組成
は、Ｂｉ3Ｔｉ（ＮｂZ，Ｔａ1-Z）Ｏ9である。尚、これ
によって得られる強誘電体層の組成は、Ｂｉ3-X+dＣａ
X-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9（但し、Ｘ＝０．
２１、ｄ＝０、Ｚ＝０．２５）である。
ある。実施例７においては、種結晶層の組成を、化学量
論的組成であるＢｉ2Ｃａ（ＮｂZ，Ｔａ1-Z）2Ｏ9（但
し、Ｚ＝０．２５）とした。更には、前駆体層の組成
は、Ｂｉ3Ｔｉ（ＮｂZ，Ｔａ1-Z）Ｏ9である。尚、これ
によって得られる強誘電体層の組成は、Ｂｉ3-X+dＣａ
X-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9（但し、Ｘ＝０．
２１、ｄ＝０、Ｚ＝０．２５）である。
【００８５】実施例７の不揮発性メモリにあっては、実
施例１の［工程−１４０］における種結晶層の形成にお
いて、Ｂｉ−Ｃａ−Ｎｂ−Ｔａ−Ｏを組成として有する
種結晶層を、下地層に相当する第１の電極２１上に形成
する。具体的には、Ｂｉ原料／Ｃａ原料／Ｎｂ原料／Ｔ
ａ原料／溶媒（トルエン）を表５に示す割合で混合した
溶液を調製しておき、表２に例示したスピン・オン法に
て、全面に種結晶層（厚さ：約４０ｎｍ）を形成する
点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／
Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表７に示す割
合で混合した溶液を調製しておき、表４に例示したスピ
ン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎ
ｍの前駆体層を形成する点を除き、実施例１の方法と同
様の製造方法にて製造することができるので、詳細な説
明は省略する。
施例１の［工程−１４０］における種結晶層の形成にお
いて、Ｂｉ−Ｃａ−Ｎｂ−Ｔａ−Ｏを組成として有する
種結晶層を、下地層に相当する第１の電極２１上に形成
する。具体的には、Ｂｉ原料／Ｃａ原料／Ｎｂ原料／Ｔ
ａ原料／溶媒（トルエン）を表５に示す割合で混合した
溶液を調製しておき、表２に例示したスピン・オン法に
て、全面に種結晶層（厚さ：約４０ｎｍ）を形成する
点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／
Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表７に示す割
合で混合した溶液を調製しておき、表４に例示したスピ
ン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎ
ｍの前駆体層を形成する点を除き、実施例１の方法と同
様の製造方法にて製造することができるので、詳細な説
明は省略する。
【００８６】（実施例８）実施例８は実施例７の変形で
ある。実施例７においては、種結晶層の組成を、化学量
論的組成、即ち、Ｂｉ2Ｃａ（ＮｂZ，Ｔａ1-Z）2Ｏ9と
した。一方、実施例８においては、種結晶層の組成を、
Ｂｉ過剰Ｃａ欠損の組成、即ち、Ｂｉ2+YＣａ1-Y（Ｎｂ
Z，Ｔａ1-Z）2Ｏ9（但し、Ｙ＝０．２、Ｚ＝０．２５）
とした。尚、これによって得られる強誘電体層の組成
は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ
9（但し、Ｘ＝０．２１、ｄ＝０．０４２、Ｚ＝０．２
５）である。
ある。実施例７においては、種結晶層の組成を、化学量
論的組成、即ち、Ｂｉ2Ｃａ（ＮｂZ，Ｔａ1-Z）2Ｏ9と
した。一方、実施例８においては、種結晶層の組成を、
Ｂｉ過剰Ｃａ欠損の組成、即ち、Ｂｉ2+YＣａ1-Y（Ｎｂ
Z，Ｔａ1-Z）2Ｏ9（但し、Ｙ＝０．２、Ｚ＝０．２５）
とした。尚、これによって得られる強誘電体層の組成
は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ
9（但し、Ｘ＝０．２１、ｄ＝０．０４２、Ｚ＝０．２
５）である。
【００８７】実施例８の不揮発性メモリにあっては、実
施例１の［工程−１４０］における種結晶層の形成にお
いて、Ｂｉ−Ｃａ−Ｎｂ−Ｔａ−Ｏを組成として有する
種結晶層を、下地層に相当する第１の電極２１上に形成
する。具体的には、Ｂｉ原料／Ｃａ原料／Ｎｂ原料／Ｔ
ａ原料／溶媒（トルエン）を表５に示す割合で混合した
溶液を調製しておき、表２に例示したスピン・オン法に
て、全面に種結晶層（厚さ：約４０ｎｍ）を形成する
点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／
Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表７に示す割
合で混合した溶液を調製しておき、表４に例示したスピ
ン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎ
ｍの前駆体層を形成する点を除き、実施例１の方法と同
様の製造方法にて製造することができるので、詳細な説
明は省略する。
施例１の［工程−１４０］における種結晶層の形成にお
いて、Ｂｉ−Ｃａ−Ｎｂ−Ｔａ−Ｏを組成として有する
種結晶層を、下地層に相当する第１の電極２１上に形成
する。具体的には、Ｂｉ原料／Ｃａ原料／Ｎｂ原料／Ｔ
ａ原料／溶媒（トルエン）を表５に示す割合で混合した
溶液を調製しておき、表２に例示したスピン・オン法に
て、全面に種結晶層（厚さ：約４０ｎｍ）を形成する
点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／
Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表７に示す割
合で混合した溶液を調製しておき、表４に例示したスピ
ン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎ
ｍの前駆体層を形成する点を除き、実施例１の方法と同
様の製造方法にて製造することができるので、詳細な説
明は省略する。
【００８８】（実施例９）実施例９も実施例７の変形で
ある。実施例９においては、種結晶層の組成を、Ｂｉ過
剰Ｃａ欠損Ｔｉ添加の組成、即ちＢｉ2+YＣａ1-YＴｉY
（ＮｂZ，Ｔａ1-Z）2-YＯ9（但し、Ｙ＝０．２、Ｚ＝
０．２５）とした。尚、これによって得られる強誘電体
層の組成は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ
1-Z）1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０．０６、Ｚ
＝０．２５）である。尚、種結晶層の組成をＢｉ過剰Ｃ
ａ欠損Ｔｉ添加の組成とすることによって、種結晶層の
厚さの選択幅を広げることが可能となり、しかも、種結
晶層の形成時、一層配向性の無い結晶粒の分布を得るこ
とができる。但し、「Ｙ」の値が高すぎると、ｃ軸配向
の結晶粒の割合が増すことになり、注意が必要である。
「Ｙ」の値の上限は、０．４程度とすることが望まし
い。
ある。実施例９においては、種結晶層の組成を、Ｂｉ過
剰Ｃａ欠損Ｔｉ添加の組成、即ちＢｉ2+YＣａ1-YＴｉY
（ＮｂZ，Ｔａ1-Z）2-YＯ9（但し、Ｙ＝０．２、Ｚ＝
０．２５）とした。尚、これによって得られる強誘電体
層の組成は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ
1-Z）1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０．０６、Ｚ
＝０．２５）である。尚、種結晶層の組成をＢｉ過剰Ｃ
ａ欠損Ｔｉ添加の組成とすることによって、種結晶層の
厚さの選択幅を広げることが可能となり、しかも、種結
晶層の形成時、一層配向性の無い結晶粒の分布を得るこ
とができる。但し、「Ｙ」の値が高すぎると、ｃ軸配向
の結晶粒の割合が増すことになり、注意が必要である。
「Ｙ」の値の上限は、０．４程度とすることが望まし
い。
【００８９】実施例９の不揮発性メモリにあっては、実
施例１の［工程−１４０］における種結晶層の形成にお
いて、Ｂｉ−Ｃａ−Ｔｉ−Ｎｂ−Ｔａ−Ｏを組成として
有する種結晶層を、下地層に相当する第１の電極２１上
に形成する。具体的には、Ｂｉ原料／Ｃａ原料／Ｔｉ原
料／Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表５に示
す割合で混合した溶液を調製しておき、表２に例示した
スピン・オン法にて、全面に種結晶層（厚さ：約６０ｎ
ｍ）を形成する点、［工程−１５０］において、Ｂｉ原
料／Ｔｉ原料／Ｎｂ原料／Ｔａ原料／溶媒（トルエン）
を表７に示す割合で混合した溶液を調製しておき、表４
に例示したスピン・オン法を２回繰り返し、全面に合計
厚さ約１４０ｎｍの前駆体層を形成する点を除き、実施
例１の方法と同様の製造方法にて製造することができる
ので、詳細な説明は省略する。
施例１の［工程−１４０］における種結晶層の形成にお
いて、Ｂｉ−Ｃａ−Ｔｉ−Ｎｂ−Ｔａ−Ｏを組成として
有する種結晶層を、下地層に相当する第１の電極２１上
に形成する。具体的には、Ｂｉ原料／Ｃａ原料／Ｔｉ原
料／Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表５に示
す割合で混合した溶液を調製しておき、表２に例示した
スピン・オン法にて、全面に種結晶層（厚さ：約６０ｎ
ｍ）を形成する点、［工程−１５０］において、Ｂｉ原
料／Ｔｉ原料／Ｎｂ原料／Ｔａ原料／溶媒（トルエン）
を表７に示す割合で混合した溶液を調製しておき、表４
に例示したスピン・オン法を２回繰り返し、全面に合計
厚さ約１４０ｎｍの前駆体層を形成する点を除き、実施
例１の方法と同様の製造方法にて製造することができる
ので、詳細な説明は省略する。
【００９０】（実施例１０）実施例１０は、本発明の第
３の態様及び第４の態様に係る不揮発性メモリ、及び、
その製造方法に関する。尚、実施例１０の不揮発性メモ
リの構成は、強誘電体層の組成が異なる点を除き、実施
例１の不揮発性メモリの構成と同様とすることができる
し、その製造方法も、種結晶層及び前駆体層の組成が異
なる点を除き、実施例１の不揮発性メモリの製造方法と
同様とすることができるので、詳細な説明は省略する。
３の態様及び第４の態様に係る不揮発性メモリ、及び、
その製造方法に関する。尚、実施例１０の不揮発性メモ
リの構成は、強誘電体層の組成が異なる点を除き、実施
例１の不揮発性メモリの構成と同様とすることができる
し、その製造方法も、種結晶層及び前駆体層の組成が異
なる点を除き、実施例１の不揮発性メモリの製造方法と
同様とすることができるので、詳細な説明は省略する。
【００９１】実施例１０においては、種結晶層の組成
を、化学量論的組成であるＢｉ2ＳｒＮｂ2Ｏ9とした。
更には、前駆体層の組成は、Ｂｉ3ＴｉＮｂＯ9である。
尚、これによって得られる強誘電体層の組成は、Ｂｉ
3-X+dＳｒX-dＴｉ1-XＮｂ1+XＯ9（但し、Ｘ＝０．２
１、ｄ＝０）である。
を、化学量論的組成であるＢｉ2ＳｒＮｂ2Ｏ9とした。
更には、前駆体層の組成は、Ｂｉ3ＴｉＮｂＯ9である。
尚、これによって得られる強誘電体層の組成は、Ｂｉ
3-X+dＳｒX-dＴｉ1-XＮｂ1+XＯ9（但し、Ｘ＝０．２
１、ｄ＝０）である。
【００９２】実施例１０の不揮発性メモリにあっては、
実施例１の［工程−１４０］における種結晶層の形成に
おいて、Ｂｉ−Ｓｒ−Ｎｂ−Ｏを組成として有する種結
晶層を、下地層に相当する第１の電極２１上に形成す
る。具体的には、Ｂｉ原料／Ｓｒ原料／Ｎｂ原料／溶媒
（トルエン）を表６に示す割合で混合した溶液を調製し
ておき、表２に例示したスピン・オン法にて、全面に種
結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１
５０］において、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／溶媒
（トルエン）を表８に示す割合で混合した溶液を調製し
ておき、表４に例示したスピン・オン法を３回繰り返
し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する
点を除き、実施例１の方法と同様の製造方法にて製造す
ることができるので、詳細な説明は省略する。
実施例１の［工程−１４０］における種結晶層の形成に
おいて、Ｂｉ−Ｓｒ−Ｎｂ−Ｏを組成として有する種結
晶層を、下地層に相当する第１の電極２１上に形成す
る。具体的には、Ｂｉ原料／Ｓｒ原料／Ｎｂ原料／溶媒
（トルエン）を表６に示す割合で混合した溶液を調製し
ておき、表２に例示したスピン・オン法にて、全面に種
結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１
５０］において、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／溶媒
（トルエン）を表８に示す割合で混合した溶液を調製し
ておき、表４に例示したスピン・オン法を３回繰り返
し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する
点を除き、実施例１の方法と同様の製造方法にて製造す
ることができるので、詳細な説明は省略する。
【００９３】（実施例１１）実施例１１は実施例１０の
変形である。実施例１０においては、種結晶層の組成
を、化学量論的組成、即ち、Ｂｉ2ＳｒＮｂ2Ｏ9とし
た。一方、実施例１１においては、種結晶層の組成を、
Ｂｉ過剰Ｓｒ欠損の組成、即ち、Ｂｉ2+YＳｒ1-YＮｂ2
Ｏ9（但し、Ｙ＝０．２）とした。尚、これによって得
られる強誘電体層の組成は、Ｂｉ3-X+dＳｒX-dＴｉ1-X
Ｎｂ1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０．０４２）で
ある。
変形である。実施例１０においては、種結晶層の組成
を、化学量論的組成、即ち、Ｂｉ2ＳｒＮｂ2Ｏ9とし
た。一方、実施例１１においては、種結晶層の組成を、
Ｂｉ過剰Ｓｒ欠損の組成、即ち、Ｂｉ2+YＳｒ1-YＮｂ2
Ｏ9（但し、Ｙ＝０．２）とした。尚、これによって得
られる強誘電体層の組成は、Ｂｉ3-X+dＳｒX-dＴｉ1-X
Ｎｂ1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０．０４２）で
ある。
【００９４】実施例１１の不揮発性メモリにあっては、
実施例１の［工程−１４０］における種結晶層の形成に
おいて、Ｂｉ−Ｓｒ−Ｎｂ−Ｏを組成として有する種結
晶層を、下地層に相当する第１の電極２１上に形成す
る。具体的には、Ｂｉ原料／Ｓｒ原料／Ｎｂ原料／溶媒
（トルエン）を表６に示す割合で混合した溶液を調製し
ておき、表２に例示したスピン・オン法にて、全面に種
結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１
５０］において、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／溶媒
（トルエン）を表８に示す割合で混合した溶液を調製し
ておき、表４に例示したスピン・オン法を３回繰り返
し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する
点を除き、実施例１の方法と同様の製造方法にて製造す
ることができるので、詳細な説明は省略する。
実施例１の［工程−１４０］における種結晶層の形成に
おいて、Ｂｉ−Ｓｒ−Ｎｂ−Ｏを組成として有する種結
晶層を、下地層に相当する第１の電極２１上に形成す
る。具体的には、Ｂｉ原料／Ｓｒ原料／Ｎｂ原料／溶媒
（トルエン）を表６に示す割合で混合した溶液を調製し
ておき、表２に例示したスピン・オン法にて、全面に種
結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１
５０］において、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／溶媒
（トルエン）を表８に示す割合で混合した溶液を調製し
ておき、表４に例示したスピン・オン法を３回繰り返
し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する
点を除き、実施例１の方法と同様の製造方法にて製造す
ることができるので、詳細な説明は省略する。
【００９５】（実施例１２）実施例１２も実施例１０の
変形である。実施例１２においては、種結晶層の組成
を、Ｂｉ過剰Ｓｒ欠損Ｔｉ添加の組成、即ちＢｉ2+YＳ
ｒ1-YＴｉYＮｂ2-YＯ9（但し、Ｙ＝０．２）とした。
尚、これによって得られる強誘電体層の組成は、Ｂｉ
3-X+dＳｒX-dＴｉ1-XＮｂ1+XＯ9（但し、Ｘ＝０．２
１、ｄ＝０．０４２）である。尚、種結晶層の組成をＢ
ｉ過剰Ｓｒ欠損Ｔｉ添加の組成とすることによって、種
結晶層の厚さの選択幅を広げることが可能となり、しか
も、種結晶層の形成時、一層配向性の無い結晶粒の分布
を得ることができる。但し、「Ｙ」の値が高すぎると、
ｃ軸配向の結晶粒の割合が増すことになり、注意が必要
である。「Ｙ」の値の上限は、０．４程度とすることが
望ましい。
変形である。実施例１２においては、種結晶層の組成
を、Ｂｉ過剰Ｓｒ欠損Ｔｉ添加の組成、即ちＢｉ2+YＳ
ｒ1-YＴｉYＮｂ2-YＯ9（但し、Ｙ＝０．２）とした。
尚、これによって得られる強誘電体層の組成は、Ｂｉ
3-X+dＳｒX-dＴｉ1-XＮｂ1+XＯ9（但し、Ｘ＝０．２
１、ｄ＝０．０４２）である。尚、種結晶層の組成をＢ
ｉ過剰Ｓｒ欠損Ｔｉ添加の組成とすることによって、種
結晶層の厚さの選択幅を広げることが可能となり、しか
も、種結晶層の形成時、一層配向性の無い結晶粒の分布
を得ることができる。但し、「Ｙ」の値が高すぎると、
ｃ軸配向の結晶粒の割合が増すことになり、注意が必要
である。「Ｙ」の値の上限は、０．４程度とすることが
望ましい。
【００９６】実施例１２の不揮発性メモリにあっては、
実施例１の［工程−１４０］における種結晶層の形成に
おいて、Ｂｉ−Ｓｒ−Ｔｉ−Ｎｂ−Ｏを組成として有す
る種結晶層を、下地層に相当する第１の電極２１上に形
成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｔｉ原料／
Ｎｂ原料／溶媒（トルエン）を表６に示す割合で混合し
た溶液を調製しておき、表２に例示したスピン・オン法
にて、全面に種結晶層（厚さ：約４０ｎｍ）を形成する
点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／
Ｎｂ原料／溶媒（トルエン）を表８に示す割合で混合し
た溶液を調製しておき、表４に例示したスピン・オン法
を３回繰り返し、全面に合計厚さ約１５０ｎｍの前駆体
層を形成する点を除き、実施例１の方法と同様の製造方
法にて製造することができるので、詳細な説明は省略す
る。
実施例１の［工程−１４０］における種結晶層の形成に
おいて、Ｂｉ−Ｓｒ−Ｔｉ−Ｎｂ−Ｏを組成として有す
る種結晶層を、下地層に相当する第１の電極２１上に形
成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｔｉ原料／
Ｎｂ原料／溶媒（トルエン）を表６に示す割合で混合し
た溶液を調製しておき、表２に例示したスピン・オン法
にて、全面に種結晶層（厚さ：約４０ｎｍ）を形成する
点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／
Ｎｂ原料／溶媒（トルエン）を表８に示す割合で混合し
た溶液を調製しておき、表４に例示したスピン・オン法
を３回繰り返し、全面に合計厚さ約１５０ｎｍの前駆体
層を形成する点を除き、実施例１の方法と同様の製造方
法にて製造することができるので、詳細な説明は省略す
る。
【００９７】（実施例１３）実施例１３も実施例１０の
変形である。実施例１３においては、種結晶層の組成
を、化学量論的組成であるＢｉ2ＳｒＴａ2Ｏ9とした。
更には、前駆体層の組成は、Ｂｉ3ＴｉＴａＯ9である。
尚、これによって得られる強誘電体層の組成は、Ｂｉ
3-X+dＳｒX-dＴｉ1-XＴａ1+XＯ9（但し、Ｘ＝０．２
１、ｄ＝０）である。
変形である。実施例１３においては、種結晶層の組成
を、化学量論的組成であるＢｉ2ＳｒＴａ2Ｏ9とした。
更には、前駆体層の組成は、Ｂｉ3ＴｉＴａＯ9である。
尚、これによって得られる強誘電体層の組成は、Ｂｉ
3-X+dＳｒX-dＴｉ1-XＴａ1+XＯ9（但し、Ｘ＝０．２
１、ｄ＝０）である。
【００９８】実施例１３の不揮発性メモリにあっては、
実施例１の［工程−１４０］における種結晶層の形成に
おいて、Ｂｉ−Ｓｒ−Ｔａ−Ｏを組成として有する種結
晶層を、下地層に相当する第１の電極２１上に形成す
る。具体的には、Ｂｉ原料／Ｓｒ原料／Ｔａ原料／溶媒
（トルエン）を表６に示す割合で混合した溶液を調製し
ておき、表２に例示したスピン・オン法にて、全面に種
結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１
５０］において、Ｂｉ原料／Ｔｉ原料／Ｔａ原料／溶媒
（トルエン）を表８に示す割合で混合した溶液を調製し
ておき、表４に例示したスピン・オン法を２回繰り返
し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する
点を除き、実施例１の方法と同様の製造方法にて製造す
ることができるので、詳細な説明は省略する。
実施例１の［工程−１４０］における種結晶層の形成に
おいて、Ｂｉ−Ｓｒ−Ｔａ−Ｏを組成として有する種結
晶層を、下地層に相当する第１の電極２１上に形成す
る。具体的には、Ｂｉ原料／Ｓｒ原料／Ｔａ原料／溶媒
（トルエン）を表６に示す割合で混合した溶液を調製し
ておき、表２に例示したスピン・オン法にて、全面に種
結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１
５０］において、Ｂｉ原料／Ｔｉ原料／Ｔａ原料／溶媒
（トルエン）を表８に示す割合で混合した溶液を調製し
ておき、表４に例示したスピン・オン法を２回繰り返
し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する
点を除き、実施例１の方法と同様の製造方法にて製造す
ることができるので、詳細な説明は省略する。
【００９９】（実施例１４）実施例１４は実施例１３の
変形である。実施例１３においては、種結晶層の組成
を、化学量論的組成、即ち、Ｂｉ2ＳｒＴａ2Ｏ9とし
た。一方、実施例１４においては、種結晶層の組成を、
Ｂｉ過剰Ｓｒ欠損の組成、即ち、Ｂｉ2+YＳｒ1-YＴａ2
Ｏ9（但し、Ｙ＝０．２）とした。尚、これによって得
られる強誘電体層の組成は、Ｂｉ3-X+dＳｒX-dＴｉ1-X
Ｔａ1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０．０４２）で
ある。
変形である。実施例１３においては、種結晶層の組成
を、化学量論的組成、即ち、Ｂｉ2ＳｒＴａ2Ｏ9とし
た。一方、実施例１４においては、種結晶層の組成を、
Ｂｉ過剰Ｓｒ欠損の組成、即ち、Ｂｉ2+YＳｒ1-YＴａ2
Ｏ9（但し、Ｙ＝０．２）とした。尚、これによって得
られる強誘電体層の組成は、Ｂｉ3-X+dＳｒX-dＴｉ1-X
Ｔａ1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０．０４２）で
ある。
【０１００】実施例１４の不揮発性メモリにあっては、
実施例１の［工程−１４０］における種結晶層の形成に
おいて、Ｂｉ−Ｓｒ−Ｔａ−Ｏを組成として有する種結
晶層を、下地層に相当する第１の電極２１上に形成す
る。具体的には、Ｂｉ原料／Ｓｒ原料／Ｔａ原料／溶媒
（トルエン）を表６に示す割合で混合した溶液を調製し
ておき、表２に例示したスピン・オン法にて、全面に種
結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１
５０］において、Ｂｉ原料／Ｔｉ原料／Ｔａ原料／溶媒
（トルエン）を表８に示す割合で混合した溶液を調製し
ておき、表４に例示したスピン・オン法を３回繰り返
し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する
点を除き、実施例１の方法と同様の製造方法にて製造す
ることができるので、詳細な説明は省略する。
実施例１の［工程−１４０］における種結晶層の形成に
おいて、Ｂｉ−Ｓｒ−Ｔａ−Ｏを組成として有する種結
晶層を、下地層に相当する第１の電極２１上に形成す
る。具体的には、Ｂｉ原料／Ｓｒ原料／Ｔａ原料／溶媒
（トルエン）を表６に示す割合で混合した溶液を調製し
ておき、表２に例示したスピン・オン法にて、全面に種
結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１
５０］において、Ｂｉ原料／Ｔｉ原料／Ｔａ原料／溶媒
（トルエン）を表８に示す割合で混合した溶液を調製し
ておき、表４に例示したスピン・オン法を３回繰り返
し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する
点を除き、実施例１の方法と同様の製造方法にて製造す
ることができるので、詳細な説明は省略する。
【０１０１】（実施例１５）実施例１５も実施例１３の
変形である。実施例１５においては、種結晶層の組成
を、Ｂｉ過剰Ｓｒ欠損Ｔｉ添加の組成、即ちＢｉ2+YＳ
ｒ1-YＴｉYＴａ2-YＯ9（但し、Ｙ＝０．２）とした。
尚、これによって得られる強誘電体層の組成は、Ｂｉ
3-X+dＳｒX-dＴｉ1-XＴａ1+XＯ9（但し、Ｘ＝０．２
４、ｄ＝０）である。尚、種結晶層の組成をＢｉ過剰Ｓ
ｒ欠損Ｔｉ添加の組成とすることによって、種結晶層の
厚さの選択幅を広げることが可能となり、しかも、種結
晶層の形成時、一層配向性の無い結晶粒の分布を得るこ
とができる。但し、「Ｙ」の値が高すぎると、ｃ軸配向
の結晶粒の割合が増すことになり、注意が必要である。
「Ｙ」の値の上限は、０．４程度とすることが望まし
い。
変形である。実施例１５においては、種結晶層の組成
を、Ｂｉ過剰Ｓｒ欠損Ｔｉ添加の組成、即ちＢｉ2+YＳ
ｒ1-YＴｉYＴａ2-YＯ9（但し、Ｙ＝０．２）とした。
尚、これによって得られる強誘電体層の組成は、Ｂｉ
3-X+dＳｒX-dＴｉ1-XＴａ1+XＯ9（但し、Ｘ＝０．２
４、ｄ＝０）である。尚、種結晶層の組成をＢｉ過剰Ｓ
ｒ欠損Ｔｉ添加の組成とすることによって、種結晶層の
厚さの選択幅を広げることが可能となり、しかも、種結
晶層の形成時、一層配向性の無い結晶粒の分布を得るこ
とができる。但し、「Ｙ」の値が高すぎると、ｃ軸配向
の結晶粒の割合が増すことになり、注意が必要である。
「Ｙ」の値の上限は、０．４程度とすることが望まし
い。
【０１０２】実施例１５の不揮発性メモリにあっては、
実施例１の［工程−１４０］における種結晶層の形成に
おいて、Ｂｉ−Ｓｒ−Ｔｉ−Ｔａ−Ｏを組成として有す
る種結晶層を、下地層に相当する第１の電極２１上に形
成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｔｉ原料／
Ｔａ原料／溶媒（トルエン）を表６に示す割合で混合し
た溶液を調製しておき、表２に例示したスピン・オン法
にて、全面に種結晶層（厚さ：約６０ｎｍ）を形成する
点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／
Ｔａ原料／溶媒（トルエン）を表８に示す割合で混合し
た溶液を調製しておき、表４に例示したスピン・オン法
を２回繰り返し、全面に合計厚さ約１４０ｎｍの前駆体
層を形成する点を除き、実施例１の方法と同様の製造方
法にて製造することができるので、詳細な説明は省略す
る。
実施例１の［工程−１４０］における種結晶層の形成に
おいて、Ｂｉ−Ｓｒ−Ｔｉ−Ｔａ−Ｏを組成として有す
る種結晶層を、下地層に相当する第１の電極２１上に形
成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｔｉ原料／
Ｔａ原料／溶媒（トルエン）を表６に示す割合で混合し
た溶液を調製しておき、表２に例示したスピン・オン法
にて、全面に種結晶層（厚さ：約６０ｎｍ）を形成する
点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／
Ｔａ原料／溶媒（トルエン）を表８に示す割合で混合し
た溶液を調製しておき、表４に例示したスピン・オン法
を２回繰り返し、全面に合計厚さ約１４０ｎｍの前駆体
層を形成する点を除き、実施例１の方法と同様の製造方
法にて製造することができるので、詳細な説明は省略す
る。
【０１０３】（実施例１６）実施例１６も実施例１０の
変形である。実施例１６においては、種結晶層の組成
を、化学量論的組成であるＢｉ2Ｓｒ（ＮｂZ，Ｔ
ａ1-Z）2Ｏ9（但し、Ｚ＝０．２５）とした。更には、
前駆体層の組成は、Ｂｉ3Ｔｉ（ＮｂZ，Ｔａ1-Z）Ｏ9で
ある。尚、これによって得られる強誘電体層の組成は、
Ｂｉ3-X+dＳｒX-dＴｉ 1-X（ＮｂZ，Ｔａ1-Z）1+XＯ
9（但し、Ｘ＝０．２１、ｄ＝０、Ｚ＝０．２５）であ
る。
変形である。実施例１６においては、種結晶層の組成
を、化学量論的組成であるＢｉ2Ｓｒ（ＮｂZ，Ｔ
ａ1-Z）2Ｏ9（但し、Ｚ＝０．２５）とした。更には、
前駆体層の組成は、Ｂｉ3Ｔｉ（ＮｂZ，Ｔａ1-Z）Ｏ9で
ある。尚、これによって得られる強誘電体層の組成は、
Ｂｉ3-X+dＳｒX-dＴｉ 1-X（ＮｂZ，Ｔａ1-Z）1+XＯ
9（但し、Ｘ＝０．２１、ｄ＝０、Ｚ＝０．２５）であ
る。
【０１０４】実施例１６の不揮発性メモリにあっては、
実施例１の［工程−１４０］における種結晶層の形成に
おいて、Ｂｉ−Ｓｒ−Ｎｂ−Ｔａ−Ｏを組成として有す
る種結晶層を、下地層に相当する第１の電極２１上に形
成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｎｂ原料／
Ｔａ原料／溶媒（トルエン）を表６に示す割合で混合し
た溶液を調製しておき、表２に例示したスピン・オン法
にて、全面に種結晶層（厚さ：約４０ｎｍ）を形成する
点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／
Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表８に示す割
合で混合した溶液を調製しておき、表４に例示したスピ
ン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎ
ｍの前駆体層を形成する点を除き、実施例１の方法と同
様の製造方法にて製造することができるので、詳細な説
明は省略する。
実施例１の［工程−１４０］における種結晶層の形成に
おいて、Ｂｉ−Ｓｒ−Ｎｂ−Ｔａ−Ｏを組成として有す
る種結晶層を、下地層に相当する第１の電極２１上に形
成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｎｂ原料／
Ｔａ原料／溶媒（トルエン）を表６に示す割合で混合し
た溶液を調製しておき、表２に例示したスピン・オン法
にて、全面に種結晶層（厚さ：約４０ｎｍ）を形成する
点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／
Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表８に示す割
合で混合した溶液を調製しておき、表４に例示したスピ
ン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎ
ｍの前駆体層を形成する点を除き、実施例１の方法と同
様の製造方法にて製造することができるので、詳細な説
明は省略する。
【０１０５】（実施例１７）実施例１７は実施例１６の
変形である。実施例１６においては、種結晶層の組成
を、化学量論的組成、即ち、Ｂｉ2Ｓｒ（ＮｂZ，Ｔａ
1-Z）2Ｏ9（但し、Ｚ＝０．２５）とした。一方、実施
例１７においては、種結晶層の組成を、Ｂｉ過剰Ｓｒ欠
損の組成、即ち、Ｂｉ2+YＳｒ1-Y（ＮｂZ，Ｔａ1-Z）2
Ｏ9（但し、Ｙ＝０．２）とした。尚、これによって得
られる強誘電体層の組成は、Ｂｉ3-X+dＳｒX -dＴｉ1-X
（ＮｂZ，Ｔａ1-Z）1+XＯ9（但し、Ｘ＝０．２１、ｄ＝
０．０４２、Ｚ＝０．２５）である。
変形である。実施例１６においては、種結晶層の組成
を、化学量論的組成、即ち、Ｂｉ2Ｓｒ（ＮｂZ，Ｔａ
1-Z）2Ｏ9（但し、Ｚ＝０．２５）とした。一方、実施
例１７においては、種結晶層の組成を、Ｂｉ過剰Ｓｒ欠
損の組成、即ち、Ｂｉ2+YＳｒ1-Y（ＮｂZ，Ｔａ1-Z）2
Ｏ9（但し、Ｙ＝０．２）とした。尚、これによって得
られる強誘電体層の組成は、Ｂｉ3-X+dＳｒX -dＴｉ1-X
（ＮｂZ，Ｔａ1-Z）1+XＯ9（但し、Ｘ＝０．２１、ｄ＝
０．０４２、Ｚ＝０．２５）である。
【０１０６】実施例１７の不揮発性メモリにあっては、
実施例１の［工程−１４０］における種結晶層の形成に
おいて、Ｂｉ−Ｓｒ−Ｎｂ−Ｔａ−Ｏを組成として有す
る種結晶層を、下地層に相当する第１の電極２１上に形
成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｎｂ原料／
Ｔａ原料／溶媒（トルエン）を表６に示す割合で混合し
た溶液を調製しておき、表２に例示したスピン・オン法
にて、全面に種結晶層（厚さ：約４０ｎｍ）を形成する
点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／
Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表８に示す割
合で混合した溶液を調製しておき、表４に例示したスピ
ン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎ
ｍの前駆体層を形成する点を除き、実施例１の方法と同
様の製造方法にて製造することができるので、詳細な説
明は省略する。
実施例１の［工程−１４０］における種結晶層の形成に
おいて、Ｂｉ−Ｓｒ−Ｎｂ−Ｔａ−Ｏを組成として有す
る種結晶層を、下地層に相当する第１の電極２１上に形
成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｎｂ原料／
Ｔａ原料／溶媒（トルエン）を表６に示す割合で混合し
た溶液を調製しておき、表２に例示したスピン・オン法
にて、全面に種結晶層（厚さ：約４０ｎｍ）を形成する
点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／
Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表８に示す割
合で混合した溶液を調製しておき、表４に例示したスピ
ン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎ
ｍの前駆体層を形成する点を除き、実施例１の方法と同
様の製造方法にて製造することができるので、詳細な説
明は省略する。
【０１０７】（実施例１８）実施例１８も実施例１６の
変形である。実施例１８においては、種結晶層の組成
を、Ｂｉ過剰Ｓｒ欠損Ｔｉ添加の組成、即ちＢｉ2+YＳ
ｒ1-YＴｉY（ＮｂZ，Ｔａ1-Z）2-YＯ9（但し、Ｙ＝０．
２、Ｚ＝０．２５）とした。尚、これによって得られる
強誘電体層の組成は、Ｂｉ3-X+dＳｒX-dＴｉ1-X（Ｎ
ｂZ，Ｔａ1-Z）1+XＯ9（但し、Ｘ＝０．２４、ｄ＝０、
Ｚ＝０．２５）である。尚、種結晶層の組成をＢｉ過剰
Ｓｒ欠損Ｔｉ添加の組成とすることによって、種結晶層
の厚さの選択幅を広げることが可能となり、しかも、種
結晶層の形成時、一層配向性の無い結晶粒の分布を得る
ことができる。但し、「Ｙ」の値が高すぎると、ｃ軸配
向の結晶粒の割合が増すことになり、注意が必要であ
る。「Ｙ」の値の上限は、０．４程度とすることが望ま
しい。
変形である。実施例１８においては、種結晶層の組成
を、Ｂｉ過剰Ｓｒ欠損Ｔｉ添加の組成、即ちＢｉ2+YＳ
ｒ1-YＴｉY（ＮｂZ，Ｔａ1-Z）2-YＯ9（但し、Ｙ＝０．
２、Ｚ＝０．２５）とした。尚、これによって得られる
強誘電体層の組成は、Ｂｉ3-X+dＳｒX-dＴｉ1-X（Ｎ
ｂZ，Ｔａ1-Z）1+XＯ9（但し、Ｘ＝０．２４、ｄ＝０、
Ｚ＝０．２５）である。尚、種結晶層の組成をＢｉ過剰
Ｓｒ欠損Ｔｉ添加の組成とすることによって、種結晶層
の厚さの選択幅を広げることが可能となり、しかも、種
結晶層の形成時、一層配向性の無い結晶粒の分布を得る
ことができる。但し、「Ｙ」の値が高すぎると、ｃ軸配
向の結晶粒の割合が増すことになり、注意が必要であ
る。「Ｙ」の値の上限は、０．４程度とすることが望ま
しい。
【０１０８】実施例１８の不揮発性メモリにあっては、
実施例１の［工程−１４０］における種結晶層の形成に
おいて、Ｂｉ−Ｓｒ−Ｔｉ−Ｎｂ−Ｔａ−Ｏを組成とし
て有する種結晶層を、下地層に相当する第１の電極２１
上に形成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｔｉ
原料／Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表６に
示す割合で混合した溶液を調製しておき、表２に例示し
たスピン・オン法にて、全面に種結晶層（厚さ：約６０
ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ
原料／Ｔｉ原料／Ｎｂ原料／Ｔａ原料／溶媒（トルエ
ン）を表８に示す割合で混合した溶液を調製しておき、
表４に例示したスピン・オン法を２回繰り返し、全面に
合計厚さ約１４０ｎｍの前駆体層を形成する点を除き、
実施例１の方法と同様の製造方法にて製造することがで
きるので、詳細な説明は省略する。
実施例１の［工程−１４０］における種結晶層の形成に
おいて、Ｂｉ−Ｓｒ−Ｔｉ−Ｎｂ−Ｔａ−Ｏを組成とし
て有する種結晶層を、下地層に相当する第１の電極２１
上に形成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｔｉ
原料／Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表６に
示す割合で混合した溶液を調製しておき、表２に例示し
たスピン・オン法にて、全面に種結晶層（厚さ：約６０
ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ
原料／Ｔｉ原料／Ｎｂ原料／Ｔａ原料／溶媒（トルエ
ン）を表８に示す割合で混合した溶液を調製しておき、
表４に例示したスピン・オン法を２回繰り返し、全面に
合計厚さ約１４０ｎｍの前駆体層を形成する点を除き、
実施例１の方法と同様の製造方法にて製造することがで
きるので、詳細な説明は省略する。
【０１０９】［表５］
【０１１０】［表６］
【０１１１】［表７］
【０１１２】［表８］
【０１１３】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらに限定されるものではない。
実施例にて説明した不揮発性メモリの構造は例示であ
り、適宜、変更することができる。
明したが、本発明はこれらに限定されるものではない。
実施例にて説明した不揮発性メモリの構造は例示であ
り、適宜、変更することができる。
【０１１４】強誘電体層を構成する結晶粒の組成におけ
る酸素原子の数は、厳密に「９」でなくともよく、９±
０．２程度のばらつきがあっても問題ない。
る酸素原子の数は、厳密に「９」でなくともよく、９±
０．２程度のばらつきがあっても問題ない。
【０１１５】例えば、メモリユニットＭＵ1を構成する
メモリセルＭＣ1Mを２以上の複数のグループに分け、各
グループを層間絶縁層を介して積層してもよい。これに
よって、半導体記憶装置の一層の高集積化を図ることが
できる。このような構造の例（２層構造の例）を図３に
示す。不揮発性メモリＭ1を構成するメモリユニットＭ
Ｕ1の内のメモリセルＭＣ11、ＭＣ12、ＭＣ13、ＭＣ14
は絶縁層１６の上に形成され、これらのメモリセルの上
に層間絶縁層２６が形成され、層間絶縁層２６の上にメ
モリセルＭＣ15、ＭＣ16、ＭＣ17、ＭＣ18が形成されて
いる。メモリセルＭＣ15、ＭＣ16、ＭＣ17、ＭＣ18は絶
縁膜３６Ａによって覆われている。メモリセルＭＣ11、
ＭＣ12、ＭＣ13、ＭＣ14は、第１の電極２１と強誘電体
層２２と第２の電極２３とから構成されている。第１の
電極２１と絶縁層１６との間には密着層２０が形成され
ている。選択用トランジスタＴＲ1の他方のソース／ド
レイン領域１４は、絶縁層１６に形成された開口部１７
中に設けられた接続孔（コンタクトプラグ）１８を介し
て共通ノードである第１の電極２１に接続されている。
一方、メモリセルＭＣ15、ＭＣ16、ＭＣ17、ＭＣ18は、
第１の電極３１と強誘電体層３２と第２の電極３３とか
ら構成されている。第１の電極３１と層間絶縁層２６と
の間には密着層３０が形成されている。また、選択用ト
ランジスタＴＲ1の他方のソース／ドレイン領域１４
は、接続孔１８、層間絶縁層２６に形成された開口部２
７中に設けられた接続孔（コンタクトプラグ）２８を介
して共通ノードである第１の電極３１に接続されてい
る。
メモリセルＭＣ1Mを２以上の複数のグループに分け、各
グループを層間絶縁層を介して積層してもよい。これに
よって、半導体記憶装置の一層の高集積化を図ることが
できる。このような構造の例（２層構造の例）を図３に
示す。不揮発性メモリＭ1を構成するメモリユニットＭ
Ｕ1の内のメモリセルＭＣ11、ＭＣ12、ＭＣ13、ＭＣ14
は絶縁層１６の上に形成され、これらのメモリセルの上
に層間絶縁層２６が形成され、層間絶縁層２６の上にメ
モリセルＭＣ15、ＭＣ16、ＭＣ17、ＭＣ18が形成されて
いる。メモリセルＭＣ15、ＭＣ16、ＭＣ17、ＭＣ18は絶
縁膜３６Ａによって覆われている。メモリセルＭＣ11、
ＭＣ12、ＭＣ13、ＭＣ14は、第１の電極２１と強誘電体
層２２と第２の電極２３とから構成されている。第１の
電極２１と絶縁層１６との間には密着層２０が形成され
ている。選択用トランジスタＴＲ1の他方のソース／ド
レイン領域１４は、絶縁層１６に形成された開口部１７
中に設けられた接続孔（コンタクトプラグ）１８を介し
て共通ノードである第１の電極２１に接続されている。
一方、メモリセルＭＣ15、ＭＣ16、ＭＣ17、ＭＣ18は、
第１の電極３１と強誘電体層３２と第２の電極３３とか
ら構成されている。第１の電極３１と層間絶縁層２６と
の間には密着層３０が形成されている。また、選択用ト
ランジスタＴＲ1の他方のソース／ドレイン領域１４
は、接続孔１８、層間絶縁層２６に形成された開口部２
７中に設けられた接続孔（コンタクトプラグ）２８を介
して共通ノードである第１の電極３１に接続されてい
る。
【０１１６】あるいは又、不揮発性メモリＭ1を構成す
るメモリユニットＭＵ1と不揮発性メモリＭ2を構成する
メモリユニットＭＵ2とを、層間絶縁層を介して積層し
てもよい。２つの不揮発性メモリが積層された構造の模
式的な一部断面図を図４に示す。尚、参照番号２５は接
続用パッドである。図４においては、密着層の図示を省
略した。
るメモリユニットＭＵ1と不揮発性メモリＭ2を構成する
メモリユニットＭＵ2とを、層間絶縁層を介して積層し
てもよい。２つの不揮発性メモリが積層された構造の模
式的な一部断面図を図４に示す。尚、参照番号２５は接
続用パッドである。図４においては、密着層の図示を省
略した。
【０１１７】また、選択用トランジスタＴＲ1をワード
線ＷＬ1によって制御し、選択用トランジスタＴＲ2をワ
ード線ＷＬ2によって制御する構造としてもよく、この
ような構造の回路図を図５に示す。このような構成を採
用し、対となったビット線ＢＬ 1，ＢＬ2の一方に参照電
圧を印加することによって、メモリセルＭＣ1m，ＭＣ2m
のそれぞれからデータを読み出すことができる。即ち、
各メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２，３，４）の
それぞれに１ビットがデータとして記憶される。
線ＷＬ1によって制御し、選択用トランジスタＴＲ2をワ
ード線ＷＬ2によって制御する構造としてもよく、この
ような構造の回路図を図５に示す。このような構成を採
用し、対となったビット線ＢＬ 1，ＢＬ2の一方に参照電
圧を印加することによって、メモリセルＭＣ1m，ＭＣ2m
のそれぞれからデータを読み出すことができる。即ち、
各メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２，３，４）の
それぞれに１ビットがデータとして記憶される。
【０１１８】更には、図６に示す構造のように変形する
こともできる。図６に示す構造の２つの不揮発性メモリ
においては、第２の電極２３が共通化されている。即
ち、不揮発性メモリＭ1を構成するメモリユニットＭＵ1
の各メモリセルＭＣ1mは、第１の電極２１Ａと強誘電体
層２２Ａと第２の電極２３とから成り、不揮発性メモリ
Ｍ2を構成するメモリユニットＭＵ2の各メモリセルＭＣ
2mは、第１の電極２１Ｂと強誘電体層２２Ｂと第２の電
極２３とから成る。そして、不揮発性メモリＭnにおい
て、メモリセルの第１の電極２１Ａ，２１Ｂは共通であ
る。この共通の第１の電極２１Ａ，２１Ｂを、便宜上、
共通ノードＣＮ1，ＣＮ2と呼ぶ。
こともできる。図６に示す構造の２つの不揮発性メモリ
においては、第２の電極２３が共通化されている。即
ち、不揮発性メモリＭ1を構成するメモリユニットＭＵ1
の各メモリセルＭＣ1mは、第１の電極２１Ａと強誘電体
層２２Ａと第２の電極２３とから成り、不揮発性メモリ
Ｍ2を構成するメモリユニットＭＵ2の各メモリセルＭＣ
2mは、第１の電極２１Ｂと強誘電体層２２Ｂと第２の電
極２３とから成る。そして、不揮発性メモリＭnにおい
て、メモリセルの第１の電極２１Ａ，２１Ｂは共通であ
る。この共通の第１の電極２１Ａ，２１Ｂを、便宜上、
共通ノードＣＮ1，ＣＮ2と呼ぶ。
【０１１９】ここで、不揮発性メモリＭ1における共通
の第１の電極２１Ａ（第１の共通ノードＣＮ1）は、選
択用トランジスタＴＲ1を介してビット線ＢＬ1に接続さ
れている。また、不揮発性メモリＭ2における共通の第
１の電極２１Ｂ（第２の共通ノードＣＮ2）は、選択用
トランジスタ（図示せず）を介してビット線ＢＬ2（図
示せず）に接続されている。更には、不揮発性メモリＭ
1を構成するメモリセルＭＣ1mと、不揮発性メモリＭ2を
構成するメモリセルＭＣ2mは、第２の電極２３を共有し
ており、この共有された第ｍ番目の第２の電極２３はプ
レート線ＰＬmに接続されている。
の第１の電極２１Ａ（第１の共通ノードＣＮ1）は、選
択用トランジスタＴＲ1を介してビット線ＢＬ1に接続さ
れている。また、不揮発性メモリＭ2における共通の第
１の電極２１Ｂ（第２の共通ノードＣＮ2）は、選択用
トランジスタ（図示せず）を介してビット線ＢＬ2（図
示せず）に接続されている。更には、不揮発性メモリＭ
1を構成するメモリセルＭＣ1mと、不揮発性メモリＭ2を
構成するメモリセルＭＣ2mは、第２の電極２３を共有し
ており、この共有された第ｍ番目の第２の電極２３はプ
レート線ＰＬmに接続されている。
【０１２０】また、不揮発性メモリを、所謂ゲインセル
型とすることもできる。このような不揮発性メモリの回
路図を図７に示し、不揮発性メモリを構成する各種のト
ランジスタの模式的なレイアウトを図８に示し、不揮発
性メモリの模式的な一部断面図を図９及び図１０に示
す。尚、図８において、各種のトランジスタの領域を点
線で囲み、活性領域及び配線を実線で示し、ゲート電極
あるいはワード線を一点鎖線で示した。また、図９に示
す不揮発性メモリの模式的な一部断面図は、図８の線Ａ
−Ａに沿った模式的な一部断面図であり、図１０に示す
不揮発性メモリの模式的な一部断面図は、図８の線Ｂ−
Ｂに沿った模式的な一部断面図である。
型とすることもできる。このような不揮発性メモリの回
路図を図７に示し、不揮発性メモリを構成する各種のト
ランジスタの模式的なレイアウトを図８に示し、不揮発
性メモリの模式的な一部断面図を図９及び図１０に示
す。尚、図８において、各種のトランジスタの領域を点
線で囲み、活性領域及び配線を実線で示し、ゲート電極
あるいはワード線を一点鎖線で示した。また、図９に示
す不揮発性メモリの模式的な一部断面図は、図８の線Ａ
−Ａに沿った模式的な一部断面図であり、図１０に示す
不揮発性メモリの模式的な一部断面図は、図８の線Ｂ−
Ｂに沿った模式的な一部断面図である。
【０１２１】この不揮発性メモリは、ビット線ＢＬと、
書込用トランジスタ（本発明の第２の態様あるいは第４
の態様に係る不揮発性メモリにおける選択用トランジス
タである）ＴＲWと、Ｍ個（但し、Ｍ≧２であり、例え
ば、Ｍ＝８）のメモリセルＭＣMから構成されたメモリ
ユニットＭＵと、Ｍ本のプレート線ＰＬMから成るメモ
リユニットＭＵから構成されている。そして、各メモリ
セルＭＣMは、第１の電極２１と強誘電体層２２と第２
の電極２３とから成り、メモリユニットＭＵを構成する
メモリセルＭＣMの第１の電極２１は、メモリユニット
ＭＵにおいて共通であり、この共通の第１の電極（共通
ノードＣＮ）は、書込用トランジスタＴＲ Wを介してビ
ット線ＢＬに接続され、各メモリセルＭＣmを構成する
第２の電極２３はプレート線ＰＬmに接続されている。
メモリセルＭＣMは絶縁膜２６Ａによって被覆されてい
る。尚、不揮発性メモリのメモリユニットＭＵを構成す
るメモリセルの数（Ｍ）は８個に限定されず、一般に
は、Ｍ≧２を満足すればよく、２のべき数（Ｍ＝２，
４，８，１６・・・）とすることが好ましい。
書込用トランジスタ（本発明の第２の態様あるいは第４
の態様に係る不揮発性メモリにおける選択用トランジス
タである）ＴＲWと、Ｍ個（但し、Ｍ≧２であり、例え
ば、Ｍ＝８）のメモリセルＭＣMから構成されたメモリ
ユニットＭＵと、Ｍ本のプレート線ＰＬMから成るメモ
リユニットＭＵから構成されている。そして、各メモリ
セルＭＣMは、第１の電極２１と強誘電体層２２と第２
の電極２３とから成り、メモリユニットＭＵを構成する
メモリセルＭＣMの第１の電極２１は、メモリユニット
ＭＵにおいて共通であり、この共通の第１の電極（共通
ノードＣＮ）は、書込用トランジスタＴＲ Wを介してビ
ット線ＢＬに接続され、各メモリセルＭＣmを構成する
第２の電極２３はプレート線ＰＬmに接続されている。
メモリセルＭＣMは絶縁膜２６Ａによって被覆されてい
る。尚、不揮発性メモリのメモリユニットＭＵを構成す
るメモリセルの数（Ｍ）は８個に限定されず、一般に
は、Ｍ≧２を満足すればよく、２のべき数（Ｍ＝２，
４，８，１６・・・）とすることが好ましい。
【０１２２】更には、共通の第１の電極の電位変化を検
出し、該検出結果をビット線に電流又は電圧として伝達
する信号検出回路を備えている。言い換えれば、検出用
トランジスタＴＲS、及び、読出用トランジスタＴＲRを
備えている。信号検出回路は、検出用トランジスタＴＲ
S及び読出用トランジスタＴＲRから構成されている。そ
して、検出用トランジスタＴＲSの一端は所定の電位Ｖ
ccを有する配線（例えば、不純物層から構成された電源
線）に接続され、他端は読出用トランジスタＴＲRを介
してビット線ＢＬに接続され、各メモリセルＭＣmに記
憶されたデータの読み出し時、読出用トランジスタＴＲ
Rが導通状態とされ、各メモリセルＭＣmに記憶されたデ
ータに基づき共通の第１の電極（共通ノードＣＮ）に生
じた電位により、検出用トランジスタＴＲSの動作が制
御される。
出し、該検出結果をビット線に電流又は電圧として伝達
する信号検出回路を備えている。言い換えれば、検出用
トランジスタＴＲS、及び、読出用トランジスタＴＲRを
備えている。信号検出回路は、検出用トランジスタＴＲ
S及び読出用トランジスタＴＲRから構成されている。そ
して、検出用トランジスタＴＲSの一端は所定の電位Ｖ
ccを有する配線（例えば、不純物層から構成された電源
線）に接続され、他端は読出用トランジスタＴＲRを介
してビット線ＢＬに接続され、各メモリセルＭＣmに記
憶されたデータの読み出し時、読出用トランジスタＴＲ
Rが導通状態とされ、各メモリセルＭＣmに記憶されたデ
ータに基づき共通の第１の電極（共通ノードＣＮ）に生
じた電位により、検出用トランジスタＴＲSの動作が制
御される。
【０１２３】具体的には、各種のトランジスタはＭＯＳ
型ＦＥＴから構成されており、書込用トランジスタ（選
択用トランジスタ）ＴＲWの一方のソース／ドレイン領
域は絶縁層１６に形成されたコンタクトホール１５を介
してビット線ＢＬに接続され、他方のソース／ドレイン
領域は、絶縁層１６に形成された開口部１７中に設けら
れた接続孔１８を介して共通の第１の電極（共通ノード
ＣＮ）に接続されている。また、検出用トランジスタＴ
ＲSの一方のソース／ドレイン領域は、所定の電位Ｖcc
を有する配線に接続され、他方のソース／ドレイン領域
は、読出用トランジスタＴＲRの一方のソース／ドレイ
ン領域に接続されている。より具体的には、検出用トラ
ンジスタＴＲSの他方のソース／ドレイン領域と読出用
トランジスタＴＲRの一方のソース／ドレイン領域と
は、１つのソース／ドレイン領域を占めている。更に
は、読出用トランジスタＴＲRの他方のソース／ドレイ
ン領域はコンタクトホール１５を介してビット線ＢＬに
接続され、更に、共通の第１の電極（共通ノードＣＮ、
あるいは、書込用トランジスタＴＲWの他方のソース／
ドレイン領域）は、開口部１７Ａ中に設けられた接続孔
１８Ａ、ワード線ＷＬSを介して検出用トランジスタＴ
ＲSのゲート電極に接続されている。また、書込用トラ
ンジスタＴＲWのゲート電極に接続されたワード線ＷＬW
及び読出用トランジスタＴＲRのゲート電極に接続され
たワード線ＷＬRは、ワード線デコーダ／ドライバＷＤ
に接続されている。一方、各プレート線ＰＬmは、プレ
ート線デコーダ／ドライバＰＤに接続されている。更に
は、ビット線ＢＬはセンスアンプＳＡに接続されてい
る。
型ＦＥＴから構成されており、書込用トランジスタ（選
択用トランジスタ）ＴＲWの一方のソース／ドレイン領
域は絶縁層１６に形成されたコンタクトホール１５を介
してビット線ＢＬに接続され、他方のソース／ドレイン
領域は、絶縁層１６に形成された開口部１７中に設けら
れた接続孔１８を介して共通の第１の電極（共通ノード
ＣＮ）に接続されている。また、検出用トランジスタＴ
ＲSの一方のソース／ドレイン領域は、所定の電位Ｖcc
を有する配線に接続され、他方のソース／ドレイン領域
は、読出用トランジスタＴＲRの一方のソース／ドレイ
ン領域に接続されている。より具体的には、検出用トラ
ンジスタＴＲSの他方のソース／ドレイン領域と読出用
トランジスタＴＲRの一方のソース／ドレイン領域と
は、１つのソース／ドレイン領域を占めている。更に
は、読出用トランジスタＴＲRの他方のソース／ドレイ
ン領域はコンタクトホール１５を介してビット線ＢＬに
接続され、更に、共通の第１の電極（共通ノードＣＮ、
あるいは、書込用トランジスタＴＲWの他方のソース／
ドレイン領域）は、開口部１７Ａ中に設けられた接続孔
１８Ａ、ワード線ＷＬSを介して検出用トランジスタＴ
ＲSのゲート電極に接続されている。また、書込用トラ
ンジスタＴＲWのゲート電極に接続されたワード線ＷＬW
及び読出用トランジスタＴＲRのゲート電極に接続され
たワード線ＷＬRは、ワード線デコーダ／ドライバＷＤ
に接続されている。一方、各プレート線ＰＬmは、プレ
ート線デコーダ／ドライバＰＤに接続されている。更に
は、ビット線ＢＬはセンスアンプＳＡに接続されてい
る。
【０１２４】この不揮発性メモリからのデータを読み出
し時、選択プレート線ＰＬ1にＶccを印加する。このと
き、選択メモリセルＭＣ1にデータ「１」が記憶されて
いれば、強誘電体層に分極反転が生じ、蓄積電荷量が増
加し、共通ノードＣＮの電位が上昇する。一方、選択メ
モリセルＭＣ1にデータ「０」が記憶されていれば、強
誘電体層に分極反転が生ぜず、共通ノードＣＮの電位は
殆ど上昇しない。即ち、共通ノードＣＮは、非選択メモ
リセルの強誘電体層を介して複数の非選択プレート線Ｐ
Ｌkにカップリングされているので、共通ノードＣＮの
電位は０ボルトに比較的近いレベルに保たれる。このよ
うにして、選択メモリセルＭＣ1に記憶されたデータに
依存して共通ノードＣＮの電位に変化が生じる。従っ
て、選択メモリセルの強誘電体層には、分極反転に十分
な電界を与えることができる。そしてビット線ＢＬを浮
遊状態とし、読出用トランジスタＴＲRをオン状態とす
る。一方、選択メモリセルＭＣ1に記憶されたデータに
基づき共通の第１の電極（共通ノードＣＮ）に生じた電
位により、検出用トランジスタＴＲSの動作が制御され
る。具体的には、選択メモリセルＭＣ1に記憶されたデ
ータに基づき共通の第１の電極（共通ノードＣＮ）に高
い電位が生じれば、検出用トランジスタＴＲSは導通状
態となり、検出用トランジスタＴＲSの一方のソース／
ドレイン領域は所定の電位Ｖccを有する配線に接続され
ているので、かかる配線から、検出用トランジスタＴＲ
S及び読出用トランジスタＴＲRを介してビット線ＢＬに
電流が流れ、ビット線ＢＬの電位が上昇する。即ち、信
号検出回路によって共通の第１の電極（共通ノードＣ
Ｎ）の電位変化が検出され、この検出結果がビット線Ｂ
Ｌに電圧（電位）として伝達される。ここで、検出用ト
ランジスタＴＲSの閾値をＶt h、検出用トランジスタＴ
ＲSのゲート電極の電位（即ち、共通ノードＣＮの電
位）をＶgとすれば、ビット線ＢＬの電位は概ね（Ｖg−
Ｖth）となる。尚、検出用トランジスタＴＲSをディプ
レッション型のＮＭＯＳＦＥＴとすれば、閾値Ｖthは負
の値をとる。これにより、ビット線ＢＬの負荷の大小に
拘わらず、安定したセンス信号量を確保できる。尚、検
出用トランジスタＴＲSをＰＭＯＳＦＥＴから構成する
こともできる。
し時、選択プレート線ＰＬ1にＶccを印加する。このと
き、選択メモリセルＭＣ1にデータ「１」が記憶されて
いれば、強誘電体層に分極反転が生じ、蓄積電荷量が増
加し、共通ノードＣＮの電位が上昇する。一方、選択メ
モリセルＭＣ1にデータ「０」が記憶されていれば、強
誘電体層に分極反転が生ぜず、共通ノードＣＮの電位は
殆ど上昇しない。即ち、共通ノードＣＮは、非選択メモ
リセルの強誘電体層を介して複数の非選択プレート線Ｐ
Ｌkにカップリングされているので、共通ノードＣＮの
電位は０ボルトに比較的近いレベルに保たれる。このよ
うにして、選択メモリセルＭＣ1に記憶されたデータに
依存して共通ノードＣＮの電位に変化が生じる。従っ
て、選択メモリセルの強誘電体層には、分極反転に十分
な電界を与えることができる。そしてビット線ＢＬを浮
遊状態とし、読出用トランジスタＴＲRをオン状態とす
る。一方、選択メモリセルＭＣ1に記憶されたデータに
基づき共通の第１の電極（共通ノードＣＮ）に生じた電
位により、検出用トランジスタＴＲSの動作が制御され
る。具体的には、選択メモリセルＭＣ1に記憶されたデ
ータに基づき共通の第１の電極（共通ノードＣＮ）に高
い電位が生じれば、検出用トランジスタＴＲSは導通状
態となり、検出用トランジスタＴＲSの一方のソース／
ドレイン領域は所定の電位Ｖccを有する配線に接続され
ているので、かかる配線から、検出用トランジスタＴＲ
S及び読出用トランジスタＴＲRを介してビット線ＢＬに
電流が流れ、ビット線ＢＬの電位が上昇する。即ち、信
号検出回路によって共通の第１の電極（共通ノードＣ
Ｎ）の電位変化が検出され、この検出結果がビット線Ｂ
Ｌに電圧（電位）として伝達される。ここで、検出用ト
ランジスタＴＲSの閾値をＶt h、検出用トランジスタＴ
ＲSのゲート電極の電位（即ち、共通ノードＣＮの電
位）をＶgとすれば、ビット線ＢＬの電位は概ね（Ｖg−
Ｖth）となる。尚、検出用トランジスタＴＲSをディプ
レッション型のＮＭＯＳＦＥＴとすれば、閾値Ｖthは負
の値をとる。これにより、ビット線ＢＬの負荷の大小に
拘わらず、安定したセンス信号量を確保できる。尚、検
出用トランジスタＴＲSをＰＭＯＳＦＥＴから構成する
こともできる。
【０１２５】尚、検出用トランジスタの一端が接続され
た配線の所定の電位はＶccに限定されず、例えば、接地
されていてもよい。即ち、検出用トランジスタの一端が
接続された配線の所定の電位を０ボルトとしてもよい。
但し、この場合には、選択メモリセルにおけるデータの
読み出し時に電位（Ｖcc）がビット線に現れた場合、再
書き込み時には、ビット線の電位を０ボルトとし、選択
メモリセルにおけるデータの読み出し時に０ボルトがビ
ット線に現れた場合、再書き込み時には、ビット線の電
位をＶccとする必要がある。そのためには、図１１に例
示するような、トランジスタＴＲIV-1，ＴＲIV-2，ＴＲ
IV-3，ＴＲIV-4から構成された一種のスイッチ回路（反
転回路）をビット線間に配設し、データの読み出し時に
は、トランジスタＴＲIV-2，ＴＲIV-4をオン状態とし，
データの再書き込み時には、トランジスタＴＲIV-1，Ｔ
ＲIV-3をオン状態とすればよい。
た配線の所定の電位はＶccに限定されず、例えば、接地
されていてもよい。即ち、検出用トランジスタの一端が
接続された配線の所定の電位を０ボルトとしてもよい。
但し、この場合には、選択メモリセルにおけるデータの
読み出し時に電位（Ｖcc）がビット線に現れた場合、再
書き込み時には、ビット線の電位を０ボルトとし、選択
メモリセルにおけるデータの読み出し時に０ボルトがビ
ット線に現れた場合、再書き込み時には、ビット線の電
位をＶccとする必要がある。そのためには、図１１に例
示するような、トランジスタＴＲIV-1，ＴＲIV-2，ＴＲ
IV-3，ＴＲIV-4から構成された一種のスイッチ回路（反
転回路）をビット線間に配設し、データの読み出し時に
は、トランジスタＴＲIV-2，ＴＲIV-4をオン状態とし，
データの再書き込み時には、トランジスタＴＲIV-1，Ｔ
ＲIV-3をオン状態とすればよい。
【０１２６】更には、図１５に回路図を示した米国特許
第４８７３６６４号に開示された不揮発性メモリの模式
的な一部断面図を図１２に示すが、かかる不揮発性メモ
リにも本発明を適用することができる。このような構造
の不揮発性メモリは、本発明の第１の態様若しくは第３
の態様に係る不揮発性メモリに該当し、実質的に、実施
例１にて説明した方法で製造することができる。図１２
中、参照番号２４はプレート線である。尚、不揮発性メ
モリの構造は、スタック型に限定されるものではなく、
プレーナ型とすることもできる。
第４８７３６６４号に開示された不揮発性メモリの模式
的な一部断面図を図１２に示すが、かかる不揮発性メモ
リにも本発明を適用することができる。このような構造
の不揮発性メモリは、本発明の第１の態様若しくは第３
の態様に係る不揮発性メモリに該当し、実質的に、実施
例１にて説明した方法で製造することができる。図１２
中、参照番号２４はプレート線である。尚、不揮発性メ
モリの構造は、スタック型に限定されるものではなく、
プレーナ型とすることもできる。
【０１２７】また、実施例においては、種結晶層及び前
駆体層をゾル−ゲル法にて形成したが、種結晶層及び前
駆体層の形成はゾル−ゲル法に限定されない。例えば、
種結晶層の形成をＭＯＣＶＤ法にて行うこともできる。
Ｂｉ2ＳｒＴａ2Ｏ9から成る種結晶層の形成条件を以下
の表９に例示する。尚、表９中、「ｔｈｄ」は、テトラ
メチルヘプタンジオネートの略である。また、表９に示
したソース原料はテトラヒドロフラン（ＴＨＦ）を主成
分とする溶媒中に溶解されている。
駆体層をゾル−ゲル法にて形成したが、種結晶層及び前
駆体層の形成はゾル−ゲル法に限定されない。例えば、
種結晶層の形成をＭＯＣＶＤ法にて行うこともできる。
Ｂｉ2ＳｒＴａ2Ｏ9から成る種結晶層の形成条件を以下
の表９に例示する。尚、表９中、「ｔｈｄ」は、テトラ
メチルヘプタンジオネートの略である。また、表９に示
したソース原料はテトラヒドロフラン（ＴＨＦ）を主成
分とする溶媒中に溶解されている。
【０１２８】
［表９］
ＭＯＣＶＤ法による形成
ソース材料 ：Ｓｒ（ｔｈｄ）2−tetraglyme
Ｂｉ（Ｃ6Ｈ5）3
Ｔａ（Ｏ−ｉＣ3Ｈ7）4（ｔｈｄ）
形成温度 ：４００〜７００゜Ｃ
プロセスガス：Ａｒ／Ｏ2＝１０００／１０００sccm
形成速度 ：５〜２０ｎｍ／分
【０１２９】あるいは又、Ｂｉ2ＳｒＴａ2Ｏ9から成る
種結晶層をパルスレーザアブレーション法、あるいはＲ
Ｆスパッタ法にて全面に形成することもできる。これら
の場合の形成条件を以下に例示する。
種結晶層をパルスレーザアブレーション法、あるいはＲ
Ｆスパッタ法にて全面に形成することもできる。これら
の場合の形成条件を以下に例示する。
【０１３０】［表１０］
パルスレーザアブレーション法による形成
ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 形成温度 ：４００〜７５０゜Ｃ 酸素濃度 ：３Ｐａ
パルス幅２５ｎ秒、５Ｈｚ） 形成温度 ：４００〜７５０゜Ｃ 酸素濃度 ：３Ｐａ
【０１３１】［表１１］
ＲＦスパッタ法による形成
ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9セラミックターゲット
ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2
雰囲気圧力：０．２〜１．３Ｐａ
形成温度 ：室温〜６００゜Ｃ
プロセスガス：Ａｒ／Ｏ2の流量比＝２／１〜９／１
【０１３２】本発明の不揮発性メモリのキャパシタ構造
を、強誘電体層を用いた不揮発性メモリ（所謂ＦＥＲＡ
Ｍ）のみならず、ＤＲＡＭに適用することもできる。こ
の場合には、強誘電体層の常誘電的な電界応答（強誘電
双極子の反転を伴わない応答）のみを利用する。
を、強誘電体層を用いた不揮発性メモリ（所謂ＦＥＲＡ
Ｍ）のみならず、ＤＲＡＭに適用することもできる。こ
の場合には、強誘電体層の常誘電的な電界応答（強誘電
双極子の反転を伴わない応答）のみを利用する。
【０１３３】
【発明の効果】本発明においては、相転移温度Ｔcが充
分に高い強誘電体材料から強誘電体層が構成されている
が故に、抗電界Ｅcや反転分極電荷量の温度依存性を通
常のメモリ素子設計裕度の範囲内の収めることが可能と
なり、安定した、信頼性の高い不揮発性メモリを得るこ
とができるし、不揮発性メモリの回路設計に余裕を持た
せることができる。
分に高い強誘電体材料から強誘電体層が構成されている
が故に、抗電界Ｅcや反転分極電荷量の温度依存性を通
常のメモリ素子設計裕度の範囲内の収めることが可能と
なり、安定した、信頼性の高い不揮発性メモリを得るこ
とができるし、不揮発性メモリの回路設計に余裕を持た
せることができる。
【０１３４】また、例えば下地層に相当する第１の電極
と前駆体層との間に形成される種結晶層のＢｉ含有率を
低下させているが故に、強誘電体結晶の微細な粒（結晶
核）を、ランダムに配向した状態で、あるいは、ｃ軸か
らずれた配向［（１１５）配向や（１０３）配向等］に
分散した状態で、種結晶層中に析出させることができ
る。その結果、強誘電体層を構成する結晶はｃ軸からず
れた配向状態となり、強誘電特性を確実に具現化するこ
とができる。このことは、強誘電体材料の本来有する優
れた特性と相まって、安定した、信頼性の高い動作をす
る不揮発性メモリを、歩留良く生産することに寄与す
る。
と前駆体層との間に形成される種結晶層のＢｉ含有率を
低下させているが故に、強誘電体結晶の微細な粒（結晶
核）を、ランダムに配向した状態で、あるいは、ｃ軸か
らずれた配向［（１１５）配向や（１０３）配向等］に
分散した状態で、種結晶層中に析出させることができ
る。その結果、強誘電体層を構成する結晶はｃ軸からず
れた配向状態となり、強誘電特性を確実に具現化するこ
とができる。このことは、強誘電体材料の本来有する優
れた特性と相まって、安定した、信頼性の高い動作をす
る不揮発性メモリを、歩留良く生産することに寄与す
る。
【０１３５】本発明における強誘電体層を構成する強誘
電体材料における分極反転疲労特性は、チタン（Ｔｉ）
を含まないＢｉ系層状強誘電体材料と比較して、若干劣
ると考えられ、データ書き換え耐性も１０11回程度と予
想されるが、実用上、問題とはならない値である。
電体材料における分極反転疲労特性は、チタン（Ｔｉ）
を含まないＢｉ系層状強誘電体材料と比較して、若干劣
ると考えられ、データ書き換え耐性も１０11回程度と予
想されるが、実用上、問題とはならない値である。
【図１】実施例１の強誘電体型不揮発性半導体メモリの
模式的な一部断面図である。
模式的な一部断面図である。
【図２】実施例１の強誘電体型不揮発性半導体メモリの
回路図である。
回路図である。
【図３】実施例１の強誘電体型不揮発性半導体メモリの
変形例の模式的な一部断面図である。
変形例の模式的な一部断面図である。
【図４】実施例１の強誘電体型不揮発性半導体メモリの
別の変形例の模式的な一部断面図である。
別の変形例の模式的な一部断面図である。
【図５】実施例１の強誘電体型不揮発性半導体メモリの
更に別の変形例の回路図である。
更に別の変形例の回路図である。
【図６】実施例１の強誘電体型不揮発性半導体メモリの
更に別の変形例の模式的な一部断面図である。
更に別の変形例の模式的な一部断面図である。
【図７】ゲインセル型の強誘電体型不揮発性半導体メモ
リの回路図である。
リの回路図である。
【図８】図７に示したの強誘電体型不揮発性半導体メモ
リにおけるレイアウト図である。
リにおけるレイアウト図である。
【図９】図７に示した強誘電体型不揮発性半導体メモリ
の模式的な一部断面図である。
の模式的な一部断面図である。
【図１０】図７に示した強誘電体型不揮発性半導体メモ
リの、図９とは異なる断面で見たときの模式的な一部断
面図である。
リの、図９とは異なる断面で見たときの模式的な一部断
面図である。
【図１１】検出用トランジスタの一端が接続された配線
の所定の電位を０ボルトとした場合の、ビット線間に配
設された一種のスイッチ回路を示す回路図である。
の所定の電位を０ボルトとした場合の、ビット線間に配
設された一種のスイッチ回路を示す回路図である。
【図１２】図１５に示した強誘電体型不揮発性半導体メ
モリの模式的な一部断面図である。
モリの模式的な一部断面図である。
【図１３】各種の強誘電体材料相転移温度Ｔcの値を示
すグラフである。
すグラフである。
【図１４】強誘電体のＰ−Ｅヒステリシスループ図であ
る。
る。
【図１５】米国特許第４８７３６６４号に開示された強
誘電体型不揮発性半導体メモリの回路図である。
誘電体型不揮発性半導体メモリの回路図である。
Ｍ・・・不揮発性メモリ、ＭＵ・・・メモリユニット、
ＴＲ・・・選択用トランジスタ、ＭＵ・・・メモリユニ
ット、ＭＣ・・・メモリセル、ＢＬ・・・ビット線、Ｗ
Ｌ・・・ワード線、ＰＬ・・・プレート線、ＷＤ・・・
ワード線デコーダ／ドライバ、ＰＤ・・・プレート線デ
コーダ／ドライバ、ＳＡ・・・センスアンプ、ＴＲS・
・・検出用トランジスタ、ＴＲR・・・読出用トランジ
スタ、ＴＲW・・・書込用トランジスタ（選択用トラン
ジスタ）、１０・・・半導体基板、１１・・・素子分離
領域、１２・・・ゲート絶縁膜、１３・・・ゲート電
極、１４・・・ソース／ドレイン領域、１５・・・コン
タクトプラグ、１６・・・絶縁層、１７，１７Ａ，２７
・・・開口部、１８，１８Ａ，２８・・・接続孔（コン
タクトプラグ）、２０，３０・・・密着層、２１，２１
Ａ，２１Ｂ，３１・・・第１の電極、２２，２２Ａ，２
２Ｂ，３２・・・強誘電体層、２３，３３・・・第２の
電極、２４・・・プレート線、２５・・・接続用パッ
ド、２６・・・層間絶縁層、２６Ａ，３６Ａ・・・絶縁
膜
ＴＲ・・・選択用トランジスタ、ＭＵ・・・メモリユニ
ット、ＭＣ・・・メモリセル、ＢＬ・・・ビット線、Ｗ
Ｌ・・・ワード線、ＰＬ・・・プレート線、ＷＤ・・・
ワード線デコーダ／ドライバ、ＰＤ・・・プレート線デ
コーダ／ドライバ、ＳＡ・・・センスアンプ、ＴＲS・
・・検出用トランジスタ、ＴＲR・・・読出用トランジ
スタ、ＴＲW・・・書込用トランジスタ（選択用トラン
ジスタ）、１０・・・半導体基板、１１・・・素子分離
領域、１２・・・ゲート絶縁膜、１３・・・ゲート電
極、１４・・・ソース／ドレイン領域、１５・・・コン
タクトプラグ、１６・・・絶縁層、１７，１７Ａ，２７
・・・開口部、１８，１８Ａ，２８・・・接続孔（コン
タクトプラグ）、２０，３０・・・密着層、２１，２１
Ａ，２１Ｂ，３１・・・第１の電極、２２，２２Ａ，２
２Ｂ，３２・・・強誘電体層、２３，３３・・・第２の
電極、２４・・・プレート線、２５・・・接続用パッ
ド、２６・・・層間絶縁層、２６Ａ，３６Ａ・・・絶縁
膜
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フロントページの続き
Ｆターム(参考） 5F058 BA11 BC03 BF06 BF12 BF29
BF46
5F083 FR01 FR02 FR10 GA09 GA21
JA17 JA36 JA37 JA38 JA39
JA40 JA43 JA53 MA06 MA17
MA19 NA01 NA08 PR34 PR39
Claims (16)
- 【請求項１】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）メモリセルと、 （Ｄ）プレート線、から成り、メモリセルは、第１の電
極と強誘電体層と第２の電極とから成り、 第１の電極は、選択用トランジスタを介してビット線に
接続され、 第２の電極は、プレート線に接続されており、 メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＣａX-d
Ｔｉ1-X（ＮｂZ，Ｔａ 1-Z）1+XＯ9結晶粒（但し、０＜
Ｘ＜０．４５，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦
１）から構成されていることを特徴とする強誘電体型不
揮発性半導体メモリ。 - 【請求項２】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
たメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、各メモリセルは、
第１の電極と強誘電体層と第２の電極とから成り、 メモリユニットにおいて、メモリセルの第１の電極は共
通であり、該共通の第１の電極は、選択用トランジスタ
を介してビット線に接続され、 メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
・・・Ｍ）のメモリセルの第２の電極は、第ｍ番目のプ
レート線に接続されており、 各メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＣａ
X-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒（但し、０
＜Ｘ＜０．４５，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ
≦１）から構成されていることを特徴とする強誘電体型
不揮発性半導体メモリ。 - 【請求項３】Ｚ＝１であることを特徴とする請求項１又
は請求項２に記載の強誘電体型不揮発性半導体メモリ。 - 【請求項４】Ｚ＝０であり、０＜Ｘ＜０．２５を満足す
ることを特徴とする請求項１又は請求項２に記載の強誘
電体型不揮発性半導体メモリ。 - 【請求項５】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）メモリセルと、 （Ｄ）Ｍ本のプレート線、から成り、 メモリセルは、第１の電極と強誘電体層と第２の電極と
から成り、 第１の電極は、選択用トランジスタを介してビット線に
接続され、 第２の電極は、プレート線に接続されており、 メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＳｒX-d
Ｔｉ1-X（ＮｂZ，Ｔａ 1-Z）1+XＯ9結晶粒（但し、０＜
Ｘ＜０．３，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦
１）から構成されていることを特徴とする強誘電体型不
揮発性半導体メモリ。 - 【請求項６】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
たメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
とから成り、 メモリユニットにおいて、メモリセルの第１の電極は共
通であり、該共通の第１の電極は、選択用トランジスタ
を介してビット線に接続され、 メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
・・・Ｍ）のメモリセルの第２の電極は、第ｍ番目のプ
レート線に接続されており、 各メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＳｒ
X-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒（但し、０
＜Ｘ＜０．３，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦
１）から構成されていることを特徴とする強誘電体型不
揮発性半導体メモリ。 - 【請求項７】Ｚ＝１であることを特徴とする請求項５又
は請求項６に記載の強誘電体型不揮発性半導体メモリ。 - 【請求項８】Ｚ＝０であり、０＜Ｘ＜０．１５を満足す
ることを特徴とする請求項５又は請求項６に記載の強誘
電体型不揮発性半導体メモリ。 - 【請求項９】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）メモリセルと、 （Ｄ）プレート線、から成り、 メモリセルは、第１の電極と強誘電体層と第２の電極と
から成り、 第１の電極は、選択用トランジスタを介してビット線に
接続され、 第２の電極は、プレート線に接続されており、 メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＣａX-d
Ｔｉ1-X（ＮｂZ，Ｔａ 1-Z）1+XＯ9結晶粒（但し、０＜
Ｘ＜０．４５，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦
１）から構成された強誘電体型不揮発性半導体メモリの
製造方法であって、 （ａ）少なくともＢｉ−Ｃａ−（Ｎｂ，Ｔａ）−Ｏを組
成として有する種結晶層を形成する工程と、 （ｂ）該種結晶層上に、Ｂｉ−Ｔｉ−（Ｎｂ，Ｔａ）−
Ｏを組成として有する前駆体層を形成する工程と、 （ｃ）該種結晶層及び該前駆体層に熱処理を施し、強誘
電体層を得る工程、を具備することを特徴とする強誘電
体型不揮発性半導体メモリの製造方法。 - 【請求項１０】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
たメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
とから成り、 メモリユニットにおいて、メモリセルの第１の電極は共
通であり、該共通の第１の電極は、選択用トランジスタ
を介してビット線に接続され、 メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
・・・Ｍ）のメモリセルの第２の電極は、第ｍ番目のプ
レート線に接続されており、 各メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＣａ
X-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒（但し、０
＜Ｘ＜０．４５，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ
≦１）から構成された強誘電体型不揮発性半導体メモリ
の製造方法であって、 （ａ）少なくともＢｉ−Ｃａ−（Ｎｂ，Ｔａ）−Ｏを組
成として有する種結晶層を形成する工程と、 （ｂ）該種結晶層上に、Ｂｉ−Ｔｉ−（Ｎｂ，Ｔａ）−
Ｏを組成として有する前駆体層を形成する工程と、 （ｃ）該種結晶層及び該前駆体層に熱処理を施し、強誘
電体層を得る工程、を具備することを特徴とする強誘電
体型不揮発性半導体メモリの製造方法。 - 【請求項１１】Ｚ＝１であり、 前記工程（ａ）においては、少なくともＢｉ−Ｃａ−Ｎ
ｂ−Ｏを組成として有する種結晶層を形成し、 前記工程（ｂ）においては、Ｂｉ−Ｔｉ−Ｎｂ−Ｏを組
成として有する前駆体層を形成することを特徴とする請
求項９又は請求項１０に記載の強誘電体型不揮発性半導
体メモリの製造方法。 - 【請求項１２】Ｚ＝０であり、０＜Ｘ＜０．２５を満足
し、 前記工程（ａ）においては、少なくともＢｉ−Ｃａ−Ｔ
ａ−Ｏを組成として有する種結晶層を形成し、 前記工程（ｂ）においては、Ｂｉ−Ｔｉ−Ｔａ−Ｏを組
成として有する前駆体層を形成することを特徴とする請
求項９又は請求項１０に記載の強誘電体型不揮発性半導
体メモリの製造方法。 - 【請求項１３】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）メモリセルと、 （Ｄ）プレート線、から成り、 メモリセルは、第１の電極と強誘電体層と第２の電極と
から成り、 第１の電極は、選択用トランジスタを介してビット線に
接続され、 第２の電極は、プレート線に接続されており、 メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＳｒX-d
Ｔｉ1-X（Ｎｂ，Ｔａ）1+XＯ9結晶粒（但し、０＜Ｘ＜
０．３，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）か
ら構成された強誘電体型不揮発性半導体メモリの製造方
法であって、 （ａ）少なくともＢｉ−Ｓｒ−（Ｎｂ，Ｔａ）−Ｏを組
成として有する種結晶層を形成する工程と、 （ｂ）該種結晶層上に、Ｂｉ−Ｔｉ−（Ｎｂ，Ｔａ）−
Ｏを組成として有する前駆体層を形成する工程と、 （ｃ）該種結晶層及び該前駆体層に熱処理を施し、強誘
電体層を得る工程、を具備することを特徴とする強誘電
体型不揮発性半導体メモリの製造方法。 - 【請求項１４】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
たメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
とから成り、 メモリユニットにおいて、メモリセルの第１の電極は共
通であり、該共通の第１の電極は、選択用トランジスタ
を介してビット線に接続され、 メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
・・・Ｍ）のメモリセルの第２の電極は、第ｍ番目のプ
レート線に接続されており、 各メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＳｒ
X-dＴｉ1-X（Ｎｂ，Ｔａ）1+XＯ9結晶粒（但し、０＜Ｘ
＜０．３，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）
から構成された強誘電体型不揮発性半導体メモリの製造
方法であって、 （ａ）少なくともＢｉ−Ｓｒ−（Ｎｂ，Ｔａ）−Ｏを組
成として有する種結晶層を形成する工程と、 （ｂ）該種結晶層上に、Ｂｉ−Ｔｉ−（Ｎｂ，Ｔａ）−
Ｏを組成として有する前駆体層を形成する工程と、 （ｃ）該種結晶層及び該前駆体層に熱処理を施し、強誘
電体層を得る工程、を具備することを特徴とする強誘電
体型不揮発性半導体メモリの製造方法。 - 【請求項１５】Ｚ＝１であり、 前記工程（ａ）においては、少なくともＢｉ−Ｓｒ−Ｎ
ｂ−Ｏを組成として有する種結晶層を形成し、 前記工程（ｂ）においては、Ｂｉ−Ｔｉ−Ｎｂ−Ｏを組
成として有する前駆体層を形成することを特徴とする請
求項１３又は請求項１４に記載の強誘電体型不揮発性半
導体メモリの製造方法。 - 【請求項１６】Ｚ＝０であり、０＜Ｘ＜０．１５を満足
し、 前記工程（ａ）においては、少なくともＢｉ−Ｓｒ−Ｔ
ａ−Ｏを組成として有する種結晶層を形成し、 前記工程（ｂ）においては、Ｂｉ−Ｔｉ−Ｔａ−Ｏを組
成として有する前駆体層を形成することを特徴とする請
求項１３又は請求項１４に記載の強誘電体型不揮発性半
導体メモリの製造方法。
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|---|---|---|---|---|
| JPH07115141A (ja) * | 1993-10-14 | 1995-05-02 | Hitachi Ltd | 半導体記憶装置 |
| JPH08111411A (ja) * | 1994-09-02 | 1996-04-30 | Sharp Corp | 強誘電体薄膜の製造方法 |
| JPH10273395A (ja) * | 1997-03-27 | 1998-10-13 | Sony Corp | 層状結晶構造酸化物およびそれを用いたメモリ素子 |
| JPH11195765A (ja) * | 1998-01-07 | 1999-07-21 | Oki Electric Ind Co Ltd | 強誘電体薄膜およびその製造方法 |
-
2001
- 2001-07-18 JP JP2001218623A patent/JP4604414B2/ja not_active Expired - Fee Related
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| JPH11195765A (ja) * | 1998-01-07 | 1999-07-21 | Oki Electric Ind Co Ltd | 強誘電体薄膜およびその製造方法 |
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