JP2004179620A - 強誘電性抵抗器不揮発性メモリ - Google Patents

強誘電性抵抗器不揮発性メモリ Download PDF

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Abstract

【課題】 保持時間が長く、非常に少ない電力を用いて高速で動作することができる強誘電性メモリ抵抗器を提供する。
【解決手段】 強誘電性薄膜抵抗器を製造する方法は、基板を準備する工程と、底部電極を堆積する工程と、強誘電性材料の層を堆積する工程と、上部電極を堆積する工程と、抵抗器を完成させる工程と含む。強誘電性抵抗器は、プログラミング電圧を用いてプログラミングされ、強誘電性抵抗器は、定電圧検出および定電流検出からなる検出方法の群から選択される検出方法によって、非破壊的に読み出される。
【選択図】 図６

Description

本発明は、強誘電性不揮発性メモリデバイス、具体的には、強誘電性抵抗器を用いるメモリデバイスに関する。本願は、２０００年４月１１日に付与された、「Ｍｅｔｈｏｄ ｏｆ Ｍａｋｉｎｇ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ Ｃｅｌｌ ｆｏｒ ＶＬＳＩ ＲＡＭ Ａｒｒａｙ」という名称の米国特許第６，０４８，７３８号に関連する。
１トランジスタ１強誘電性キャパシタ（１Ｔ１Ｃ）型メモリセルおよび単一トランジスタ強誘電体を用いるデバイスが、メモリ格納デバイスとして用いられる。１Ｔ１Ｃ型メモリは、不揮発性メモリであるが、破壊的に読み出される。すなわち、格納されたデータが読み出し動作中に失われ、セルのリフレッシュが必要になる。単一トランジスタメモリにおける読み出し動作は、非破壊的である。しかし、待機状態中、強誘電性キャパシタに比較的大きい電界がかけられるので、メモリ保持時間が大幅に低減する。
非特許文献１は、ＰＺＴ／Ｐｔ／ＴｉＮ／Ｔｉ構造のドライエッチングを用いる強誘電性メモリセルの製造を開示する。
Ｓ．Ｏｎｉｓｈｉらによる、「Ａ ｈａｌｆ−ｍｉｃｒｏｎ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ Ｓｔｒｕｃｔｕｒｅ」（ＩＥＤＭ、ｐａｐｅｒ ３４．４、８４３頁、１９９４年）
本発明の目的は、保持時間が長く、非常に少ない電力を用いて高速で動作することができる強誘電性メモリ抵抗器を提供することである。
本発明の強誘電性抵抗器を製造する方法は、基板を準備する工程と、底部電極を形成する工程と、強誘電性材料層を形成する工程と、上部電極を形成する工程と、上記強誘電性抵抗器を完成させる工程とを包含し、上記強誘電性抵抗器は、プログラミング電圧を用いてプログラミングされ、定電圧検出および定電流検出からなる検出方法の群から選択される検出方法によって、上記強誘電性抵抗器は非破壊的に読み出され、そのことにより上記目的が達成される。
上記強誘電性材料層を形成する工程は、ＰＧＯ強誘電性材料層を形成する工程を含み、上記定電圧検出による上記強誘電性抵抗器の読み出しは、０．２Ｖ未満の電圧で行われてもよい。
上記強誘電性材料層を形成する工程は、ＰＧＯ強誘電性材料層を形成する工程を含み、上記定電流検出による上記強誘電性抵抗器の読み出しは、約０ボルトから１＋ボルトの間の電圧で行われてもよい。
上記強誘電性材料層を形成する工程は、所定の抗電圧の強誘電性材料層を形成する工程を含み、上記強誘電性抵抗器は、上記強誘電性材料の上記抗電圧以下の読み出し電圧で読み出されてもよい。
上記プログラミングは、約０ボルトから＋１ボルトの間の範囲内の正の分極電圧を用いて行われてもよい。
上記プログラミングは、約０ボルトから−１ボルトの間の範囲内の負の分極電圧を用いて行われてもよい。
上記強誘電性材料層を形成する工程は、ＰＧＯおよびＰＺＴからなる強誘電性材料の群から選択される強誘電性材料層を形成する工程を含んでもよい。
上記強誘電性抵抗器は強誘電性薄膜抵抗器であってもよい。
本発明の強誘電性抵抗器を製造する方法は、基板を準備する工程と、底部電極を形成する工程と、所定の抗電圧の強誘電性材料層を形成する工程と、上部電極を形成する工程と、上記強誘電性抵抗器を完成させる工程とを包含し、上記強誘電性抵抗器は、プログラミング電圧を用いてプログラミングされ、定電圧検出および定電流検出からなる検出方法の群から選択される検出方法によって、上記強誘電性抵抗器は非破壊的に読み出され、上記強誘電性抵抗器は、上記強誘電性材料の上記抗電圧以下の読み出し電圧で読み出され、そのことにより上記目的が達成される。
上記強誘電性材料層を形成する工程は、ＰＧＯ強誘電性材料層を形成する工程を含み、上記定電圧検出による上記強誘電性抵抗器の読み出しは、０．２Ｖ未満の電圧で行われてもよい。
上記強誘電性材料層を形成する工程は、ＰＧＯ強誘電性材料層を形成する工程を含み、上記定電流検出による上記強誘電性抵抗器の読み出しは、約０ボルトから１＋ボルトの間の電圧で行われてもよい。
上記プログラミングは、約０ボルトから＋１ボルトの間の範囲内の正の分極電圧を用いて行われてもよい。
上記プログラミングは、約０ボルトから−１ボルトの間の範囲内の負の分極電圧を用いて行われてもよい。
上記強誘電性材料層を形成する工程は、ＰＧＯおよびＰＺＴからなる強誘電性材料の群から選択される強誘電性材料層を形成する工程を含んでもよい。
上記強誘電性抵抗器は強誘電性薄膜抵抗器であってもよい。
本発明の強誘電性抵抗器を製造する方法は、基板を準備する工程と、底部電極を形成する工程と、ＰＧＯおよびＰＺＴからなる強誘電性材料の群から選択される強誘電性材料層を形成する工程と、上部電極を形成する工程と、上記強誘電性抵抗器を完成させる工程とを包含し、上記強誘電性抵抗器は、プログラミング電圧を用いてプログラミングされ、定電圧検出および定電流検出からなる検出方法の群から選択される検出方法によって、上記強誘電性抵抗器は非破壊的に読み出され、そのことにより上記目的が達成される。
上記強誘電性材料層を形成する工程は、ＰＧＯ強誘電性材料層を形成する工程を含み、上記定電圧検出による上記強誘電性抵抗器の読み出しは、０．２Ｖ未満の電圧で行われてもよい。
上記強誘電性材料層を形成する工程は、ＰＧＯ強誘電性材料層を形成する工程を含み、定電流検出による上記強誘電性抵抗器の読み出しは、約０ボルトから１＋ボルトの間の電圧で行われてもよい。
上記強誘電性材料層を形成する工程は、所定の抗電圧の強誘電性材料層を形成する工程を含み、上記強誘電性抵抗器は、上記強誘電性材料の上記抗電圧以下の読み出し電圧で読み出されてもよい。
上記プログラミングは、約０ボルトから＋１ボルトの間の範囲内の正の分極電圧を用いて行われてもよい。
上記プログラミングは、約０ボルトから−１ボルトの間の範囲内の負の分極電圧を用いて行われてもよい。
上記強誘電性抵抗器は強誘電性薄膜抵抗器であってもよい。
強誘電性薄膜抵抗器を製造する方法は、基板を準備する工程と、底部電極を堆積する工程と、強誘電性材料の層を堆積する工程と、上部電極を堆積する工程と、該抵抗器を完成させる工程と含み、該強誘電性抵抗器は、プログラミング電圧を用いてプログラミングされ、該強誘電性抵抗器は、定電圧検出および定電流検出からなる検出方法の群から選択される検出方法によって、非破壊的に読み出される。
本発明のこの要旨および目的は、本発明の本質を素早く理解することを可能にするために提供される。本発明は、図面とともに、以下の本発明の好適な実施形態の詳細な説明を参照することによって、より良く理解され得る。
本発明によれば、保持時間が長く、非常に少ない電力を用いて高速で動作することができる強誘電性メモリ抵抗器を提供することができる。
図１は、強誘電性抵抗器１０および電荷分布を示す。強誘電性抵抗器１０は、基板１５と、基板１５上に形成された底部電極１４と、底部電極１４上に形成された強誘電性（ＦＥ）材料層１６と、強誘電性材料層１６上に形成された上部電極１２とを備える。強誘電性抵抗器１０は例えば強誘電性薄膜抵抗器である。強誘電性抵抗器１０は強誘電性キャパシタと同様の構造を有し得る。
ここで、図１を参照して、強誘電性抵抗器１０（強誘電性キャパシタ）が分極化された後、強誘電性（ＦＥ）材料層１６の両側に位置する、上部電極１２および底部電極１４に位置する双極子がある。双極子の対は、電圧Ｖ１（底部電極）およびＶ２（上部電極）に関連付けられている。強誘電性キャパシタ１０の分極が変化するにつれて、双極子の極性も変化する。従って、２（Ｖ１＋Ｖ２）の誘発された内部電圧の分極における正味の変化は、キャパシタ１０が＋ＶＰおよび−ＶＰを用いてプログラミングされる場合に起きる。この電圧シフトは、まとめて参照符号２０で図２に示すように、所与のバイアス電圧における、抵抗器電流の大幅な変化を引き起こす。図２は、Ｐｂ５Ｇｅ３Ｏ１１（ＰＧＯ）ＦＥ材料を用いて製造されたＦＥ抵抗器のＩ−Ｖ特性を表す。
強誘電性メモリ抵抗器のプログラミングは、強誘電性メモリキャパシタのプログラミングと同じである。図２の曲線Ｂおよび曲線Ｄは、それぞれ、ＦＥ抵抗器が負の分極電圧および正の分極電圧を用いてプログラミングされた後のＦＥ抵抗器のＩ−Ｖ特性を表す。同様に、負の電圧メモリについて、曲線Ａおよび曲線Ｃは、それぞれ、Ａ ＦＥ抵抗器が負の分極電圧および正の分極電圧を用いてプログラミングされた後のＡ ＦＥ抵抗器のＩ−Ｖ特性である。曲線Ａおよび曲線Ｃ（または、ＡからＢまでの曲線）は、負の電圧読み出し操作における、２つのメモリ状態である。曲線Ｂおよび曲線Ｄ（または、ＢからＡまでの曲線）は、正の電圧読み出し操作における、２つのメモリ状態である。
ＦＥ抵抗器メモリ内容は、図２に示すように、検出方法、例えば、定電圧検出方法２２および定電流検出方法２４を用いて読み出され得る。しかし、読み出し妨害を避けるため、低い電圧および低い電流のみが、読み出し動作中に印加され得る。定電圧検出について、高い状態と低い状態との間の検出電流の差は、図２に示す通りである。電流差は、読み出し電圧が、曲線Ｂのメモリ状態および曲線Ａのメモリ状態について約０．１Ｖである場合、最大である。最大の電流範囲は、曲線Ｂメモリ状態および曲線Ａメモリ状態について、０．２Ｖよりわずかに低い電圧において見受けられる。定電流検出について、信号電圧は、約０．３Ｖであり、メモリウィンドウは、約０Ｖから１Ｖ＋の間である。これらのメモリウィンドウは、適切なデバイス設計によって拡大され得る。定電圧読み出し動作の間、読み出し電圧は、強誘電性薄膜の抗電圧より高くない。従って、減極はない。
定電流読み出し動作について、低電圧状態は、−ＶＰプログラミングされた、高電流の曲線Ｂ上に位置する。電圧は、強誘電性薄膜の抗電圧よりも低い。高電圧状態は、＋ＶＰプログラミングされた、低電流状態の曲線Ｄに位置する。抵抗器は、完全に分極され、さらなる分極化は可能でない。従って、定電圧読み出し動作または定電流読み出し動作のいずれも、メモリ内容を妨げず、抵抗器のメモリ内容の読み出しは、非破壊的な動作である。待機状態の間、メモリ抵抗器の両方の電極が、グラウンド電位である。いくらかのリーク電流が抵抗器を流れるが、抵抗器のメモリ内容は、リーク電流によって変更されず、長い保持時間が予想される。図３は、図２のＰＧＯデバイスのヒステリシスループを表す。
図４および図５は、それぞれ、図２および図３のＰＧＯデバイスの特性に対応する、代表的なＰｂ（Ｚｒ、Ｔｉ）Ｏ（ＰＺＴ）デバイスから得られる測定結果を表す。図４は、ＰＺＴメモリ抵抗器のＩ−Ｖ特性を表す図である。図５は、図４のＰＺＴメモリ抵抗器のヒステリシスループを表す図である。メモリ抵抗器は、任意の公知の強誘電性薄膜材料を用いて製造され得る。しかし、ＰＺＴ強誘電性薄膜が、はっきりした抗電圧を示さないので、ＰＺＴ ＦＥ抵抗器のメモリ保持時間は、ＰＧＯ ＦＥ抵抗器の保持時間と同じ程度の長さになり得ない。
次に、図１および図６を参照して、本発明の強誘電性抵抗器１０を製造する方法を説明する。図６は、強誘電性抵抗器１０を製造する方法を示すフローチャート３０である。
まず、下処理した基板１５を準備する（ステップ１）。次に、基板１５上に底部電極１４を形成する（ステップ２）。底部電極１４を形成した後、底部電極１４上に強誘電性（ＦＥ）材料層１６を形成する（ステップ３）。次に、強誘電性材料層１６上に上部電極１２を形成して（ステップ４）、強誘電性抵抗器１０が完成する（ステップ５）。
ステップ３において、形成される強誘電性材料層は、ＰＧＯおよびＰＺＴからなる強誘電性材料の群から選択される強誘電性材料層であり、強誘電性材料層は所定の抗電圧を有する。
強誘電性抵抗器１０は、プログラミング電圧を用いてプログラミングされる。プログラミングは、約０ボルトから＋１ボルトの間の範囲内の正の分極電圧を用いて行われるか、または、約０ボルトから−１ボルトの間の範囲内の負の分極電圧を用いて行われる。
上述したように、定電圧検出および定電流検出からなる検出方法の群から選択される検出方法によって、強誘電性抵抗器１０は非破壊的に読み出される。強誘電性材料層１６がＰＧＯ強誘電性材料層である場合は、定電圧検出による強誘電性抵抗器１０に格納された情報の読み出しは、０．２Ｖ未満の電圧で行われる。強誘電性材料層１６がＰＧＯ強誘電性材料層である場合は、定電流検出による強誘電性抵抗器１０に格納された情報の読み出しは、約０ボルトから１＋ボルトの間の電圧で行われる。また、強誘電性抵抗器１０は、強誘電性材料層１６が有する抗電圧以下の読み出し電圧で読み出される。
上述したように、強誘電性抵抗器不揮発性メモリが開示されてきた。添付の特許請求の範囲に記載の本発明の範囲内で、さらなる変形および改変が行われ得ることが理解される。
本発明によれば、保持時間が長く、非常に少ない電力を用いて高速で動作することができる強誘電性メモリ抵抗器を提供することができる。
本発明は、強誘電性不揮発性メモリデバイス、例えば強誘電性抵抗器を用いるメモリデバイスにおいて有用である。
図１は、分極強誘電性抵抗器の電荷分布を表す図である。 図２は、ＰＧＯ抵抗器のＩ−Ｖ特性を表す図である。 図３は、図２のデバイスのヒステリシスループを表す図である。 図４は、ＰＺＴメモリ抵抗器のＩ−Ｖ特性を表す図である。 図５は、図４のＰＺＴメモリ抵抗器のヒステリシスループを表す図である。 図６は、強誘電性抵抗器を製造する方法を示すフローチャートである。
符号の説明
１０ 強誘電性抵抗器
１５ 基板
１４ 底部電極
１６ 強誘電性材料層
１２ 上部電極

Claims (22)

  1. 強誘電性抵抗器を製造する方法であって、
    基板を準備する工程と、
    底部電極を形成する工程と、
    強誘電性材料層を形成する工程と、
    上部電極を形成する工程と、
    該強誘電性抵抗器を完成させる工程と
    を包含し、
    該強誘電性抵抗器は、プログラミング電圧を用いてプログラミングされ、定電圧検出および定電流検出からなる検出方法の群から選択される検出方法によって、該強誘電性抵抗器は非破壊的に読み出される、方法。
  2. 前記強誘電性材料層を形成する工程は、ＰＧＯ強誘電性材料層を形成する工程を含み、
    前記定電圧検出による前記強誘電性抵抗器の読み出しは、０．２Ｖ未満の電圧で行われる、請求項１に記載の方法。
  3. 前記強誘電性材料層を形成する工程は、ＰＧＯ強誘電性材料層を形成する工程を含み、
    前記定電流検出による前記強誘電性抵抗器の読み出しは、約０ボルトから１＋ボルトの間の電圧で行われる、請求項１に記載の方法。
  4. 前記強誘電性材料層を形成する工程は、所定の抗電圧の強誘電性材料層を形成する工程を含み、
    前記強誘電性抵抗器は、該強誘電性材料の該抗電圧以下の読み出し電圧で読み出される、請求項１に記載の方法。
  5. 前記プログラミングは、約０ボルトから＋１ボルトの間の範囲内の正の分極電圧を用いて行われる、請求項１に記載の方法。
  6. 前記プログラミングは、約０ボルトから−１ボルトの間の範囲内の負の分極電圧を用いて行われる、請求項１に記載の方法。
  7. 前記強誘電性材料層を形成する工程は、ＰＧＯおよびＰＺＴからなる強誘電性材料の群から選択される強誘電性材料層を形成する工程を含む、請求項１に記載の方法。
  8. 前記強誘電性抵抗器は強誘電性薄膜抵抗器である、請求項１に記載の方法。
  9. 強誘電性抵抗器を製造する方法であって、
    基板を準備する工程と、
    底部電極を形成する工程と、
    所定の抗電圧の強誘電性材料層を形成する工程と、
    上部電極を形成する工程と、
    該強誘電性抵抗器を完成させる工程と
    を包含し、
    該強誘電性抵抗器は、プログラミング電圧を用いてプログラミングされ、定電圧検出および定電流検出からなる検出方法の群から選択される検出方法によって、該強誘電性抵抗器は非破壊的に読み出され、該強誘電性抵抗器は、該強誘電性材料の該抗電圧以下の読み出し電圧で読み出される、方法。
  10. 前記強誘電性材料層を形成する工程は、ＰＧＯ強誘電性材料層を形成する工程を含み、
    前記定電圧検出による前記強誘電性抵抗器の読み出しは、０．２Ｖ未満の電圧で行われる、請求項９に記載の方法。
  11. 前記強誘電性材料層を形成する工程は、ＰＧＯ強誘電性材料層を形成する工程を含み、
    前記定電流検出による前記強誘電性抵抗器の読み出しは、約０ボルトから１＋ボルトの間の電圧で行われる、請求項９に記載の方法。
  12. 前記プログラミングは、約０ボルトから＋１ボルトの間の範囲内の正の分極電圧を用いて行われる、請求項９に記載の方法。
  13. 前記プログラミングは、約０ボルトから−１ボルトの間の範囲内の負の分極電圧を用いて行われる、請求項９に記載の方法。
  14. 前記強誘電性材料層を形成する工程は、ＰＧＯおよびＰＺＴからなる強誘電性材料の群から選択される強誘電性材料層を形成する工程を含む、請求項９に記載の方法。
  15. 前記強誘電性抵抗器は強誘電性薄膜抵抗器である、請求項９に記載の方法。
  16. 強誘電性抵抗器を製造する方法であって、
    基板を準備する工程と、
    底部電極を形成する工程と、
    ＰＧＯおよびＰＺＴからなる強誘電性材料の群から選択される強誘電性材料層を形成する工程と、
    上部電極を形成する工程と、
    該強誘電性抵抗器を完成させる工程と
    を包含し、
    該強誘電性抵抗器は、プログラミング電圧を用いてプログラミングされ、定電圧検出および定電流検出からなる検出方法の群から選択される検出方法によって、該強誘電性抵抗器は非破壊的に読み出される、方法。
  17. 前記強誘電性材料層を形成する工程は、ＰＧＯ強誘電性材料層を形成する工程を含み、
    前記定電圧検出による前記強誘電性抵抗器の読み出しは、０．２Ｖ未満の電圧で行われる、請求項１６に記載の方法。
  18. 前記強誘電性材料層を形成する工程は、ＰＧＯ強誘電性材料層を形成する工程を含み、
    定電流検出による前記強誘電性抵抗器の読み出しは、約０ボルトから１＋ボルトの間の電圧で行われる、請求項１６に記載の方法。
  19. 前記強誘電性材料層を形成する工程は、所定の抗電圧の強誘電性材料層を形成する工程を含み、
    前記強誘電性抵抗器は、該強誘電性材料の該抗電圧以下の読み出し電圧で読み出される、請求項１６に記載の方法。
  20. 前記プログラミングは、約０ボルトから＋１ボルトの間の範囲内の正の分極電圧を用いて行われる、請求項１６に記載の方法。
  21. 前記プログラミングは、約０ボルトから−１ボルトの間の範囲内の負の分極電圧を用いて行われる、請求項１６に記載の方法。
  22. 前記強誘電性抵抗器は強誘電性薄膜抵抗器である、請求項１６に記載の方法。
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