WO1999026252A1 - Memoire a semi-conducteurs et methode permettant d'acceder a cette memoire - Google Patents

Memoire a semi-conducteurs et methode permettant d'acceder a cette memoire Download PDF

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WO1999026252A1
WO1999026252A1 PCT/JP1998/005084 JP9805084W WO9926252A1 WO 1999026252 A1 WO1999026252 A1 WO 1999026252A1 JP 9805084 W JP9805084 W JP 9805084W WO 9926252 A1 WO9926252 A1 WO 9926252A1
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ferroelectric
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PCT/JP1998/005084
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Takashi Nakamura
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Rohm Co., Ltd.
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    • G11C7/1096—Write circuits, e.g. I/O line write drivers

Definitions

  • the present invention relates to a nonvolatile semiconductor memory using a ferroelectric capacity, and more particularly to a semiconductor memory having a ferroelectric memory FET having at least a ferroelectric layer between a gate electrode and a semiconductor layer, and a semiconductor memory having the same. Regarding access method. Background art
  • a ferroelectric memory FET includes a ferroelectric layer 54 on a substrate 51 between a drain region 52 and a source region 53 formed on a semiconductor substrate 51. It has an FET structure in which a gate electrode 55 is provided. Then, by applying a high voltage between the gate electrode 55 and the semiconductor substrate 51, a polarization charge is generated in the ferroelectric layer 54, and "1" and "0" are changed according to the direction of the polarization. By writing and applying a low voltage to the gate electrode, "1" or “0” can be read, and data is not lost even when the power is turned off. It is known that it can be used as a memory.
  • Vcc is read from the word line WL1 to VI (voltage lower than Vcc at the time of reading), 0 to the word line WL2, 0 to the bit line BL1, and 0 to the data line DL.
  • VSA data detection voltage
  • writing and reading can be performed by selecting only the selected cell. For example, at the time of writing, a voltage of 1 Z 3 ⁇ Vcc is applied to the unselected cell. By applying this 1Z3 ⁇ Vcc voltage, the polarization of the ferroelectric capacitor (the polarization corresponding to the memory “1” or “0”) is disturbed, and repeated many times, the cell in which writing is not performed There is a concern that the stored contents may change. Therefore, ferroelectric memo An access method that does not disturb data in unselected memory has not been established for small semiconductor memories that use recells.As described above, semiconductor memories in which cells are formed in a matrix using ferroelectric memory FETs However, there is a problem that has not yet been put to practical use. Disclosure of the invention
  • an object of the present invention is to provide a semiconductor memory writing method and a reading method in which data can be written and / or read only to a desired memory cell without destroying data.
  • the present invention also has a structure capable of restoring the data and using the memory as a memory with high reliability even in the event of a disturbance (deterioration) when a low voltage is applied during such non-selection.
  • An object of the present invention is to provide a semiconductor memory using a ferroelectric memory FET.
  • Still another object of the present invention is to provide a semiconductor memory in which ferroelectric memory FETs are arranged in a matrix so that stored contents are not disturbed even by an access method that applies a voltage equal to three times the power supply voltage.
  • An object of the present invention is to provide a method for accessing a semiconductor memory.
  • an object of the present invention is to provide a semiconductor memory or the like using a ferroelectric memory in which stored contents are not disturbed.
  • a semiconductor memory including a memory cell including a ferroelectric memory FET having a ferroelectric layer between a gate electrode and a semiconductor layer when writing data to the memory cell, The method is characterized in that the voltage for writing is applied after the application of a voltage in the opposite direction to the voltage for writing the data overnight. Further, in a semiconductor memory read method according to the present invention, in a semiconductor memory including a memory cell formed of a ferroelectric memory FET having a ferroelectric layer on the gate electrode side, when reading data from the memory cell, The method is characterized in that the voltage for reading is applied after applying the voltage in the direction opposite to the voltage for reading the data.
  • a ferroelectric memory FET having a ferroelectric layer between the gate electrode and the semiconductor layer means a gate electrode (metal M) —ferroelectric (F) —semiconductor (S) structure (MFS structure), MFS A structure having at least one layer other than the ferroelectric F between the metal M and the semiconductor S of the structure.
  • Gate electrode (M)-Ferroelectric (F)-Floating gate (M)-Insulating film ( I) Refers to a memory element with a FET structure in which at least a ferroelectric layer is provided between the gate electrode and the semiconductor layer, such as a semiconductor (S) structure (MFMIS structure).
  • the voltage application to each memory cell at the time of writing described above can be performed, for example, by using the trisection method in which the power supply voltage is divided into three equal parts and applied to each line. To the power supply voltage of 13.
  • a plurality of cells composed of the ferroelectric memory FETs are arranged in a matrix and the gates of the cells arranged in a row or column direction are connected.
  • Form a line connect the sources of each cell in the row or column direction to form a source line, connect the drains of each cell in the column or row direction to form a data line, and form a data line.
  • Writing or reading can be performed by connecting the semiconductor layers of the cells arranged in the direction to form a bit line and applying a voltage between the read line and the bit line.
  • a semiconductor memory using a ferroelectric layer according to the present invention also includes a memory cell including a ferroelectric memory FET having a ferroelectric layer between a gate electrode and a semiconductor layer, and a method of transferring data of the memory cell. And a buffer circuit for transferring data of the memory cell to the buffer cell and rewriting the transferred data to the memory cell again.
  • the memory cell data can be refreshed periodically using buffer cells, so that data can be refreshed for a long time without losing data. Can be held over the data.
  • a plurality of the memory cells are provided in a matrix, and the buffer cells include a cell column capable of transferring data of at least one line of memory cells in a row or a column of the memory cells, and the buffer circuit includes A circuit that can transfer and rewrite data for at least one line at a time, and can transfer and rewrite data line by line. Can be.
  • the buffer cell is made of a ferroelectric memory FET having a ferroelectric layer between the gate electrode and the semiconductor layer, a dummy memory cell can be manufactured simultaneously in the same process as the memory cell. .
  • a first selection element connected between a gate electrode of the buffer cell and a data line of the memory cell to control transfer of the memory cell; and the buffer connected to a gate side of the buffer cell.
  • the buffer circuit is formed from a second selection element that controls reading of data from a cell, and a transformer that converts a voltage of the read data of the buffer cell and connects to a bit line connecting a substrate of the memory cell. Thus, the data can be refreshed overnight by controlling the selection element.
  • a method for accessing a semiconductor memory having a ferroelectric layer comprises: a memory cell including a ferroelectric memory FET having a ferroelectric layer between a gate electrode and a semiconductor layer; In a semiconductor memory having a transferable buffer cell, by temporarily transferring the data of the memory cell to the buffer cell, and rewriting the transferred data to the memory cell again, It is characterized by refreshing data in memory cells.
  • the data of the memory cell is refreshed at regular intervals according to a previously grasped disturb characteristic of the data of the ferroelectric layer used for the memory cell, or the data is written to and read from the memory cell. It is preferable to perform it every time the number of times reaches a certain number. In this case, the number of accesses can be counted by writing and Z or reading by a counter, and when the number of accesses reaches a predetermined number, refreshing can be performed.
  • FIG. 1A is a connection diagram of one embodiment of the semiconductor memory of the present invention.
  • FIG. 1 (b) is a sequence diagram of the operation of the semiconductor memory of FIG. 1 (a).
  • FIG. 2 is an explanatory plan view showing a structural example of the memory cell portion in FIG.
  • 3 (a) to 3 (d) are cross-sectional explanatory views of FIG.
  • FIG. 4 is an explanatory plan view showing another example of the structure of the memory cell portion in FIG.
  • FIGS. 5A to 5D are cross-sectional explanatory views of FIG.
  • 6 (a) to 6 (d) are diagrams showing examples of applied waveforms when examining the disturb characteristics.
  • FIG. 7 is a diagram of disturb characteristics with respect to the number of applied pulses.
  • FIG. 8 is a diagram showing a change in electric charge for each positive and negative times when a bidirectional pulse is applied.
  • FIG. 9 is a diagram showing a change in current with respect to an application time when a voltage is applied to the ferroelectric capacitor.
  • FIG. 10 is a diagram of disturb characteristics with respect to the pulse width of the applied pulse.
  • Figure 11 is a diagram of the disturb characteristics with respect to the magnitude (amplitude) of the applied pulse.
  • FIG. 12 is an equivalent circuit diagram of another embodiment of the semiconductor memory of the present invention.
  • FIGS. 13 (a) and 13 (b) are diagrams for explaining a method of arranging ferroelectric memory FETs in a matrix and accessing them by the trisection method.
  • FIG. 14 is a structural explanatory view of an example of the ferroelectric memory FET. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 The writing method and the reading method of the semiconductor memory using the ferroelectric layer of the present invention are shown in FIG. 1 together with a circuit diagram of four memory cells Q 1 to Q 4 which are a part of the embodiment.
  • a voltage for writing or reading is applied after applying a voltage in a direction opposite to a voltage for writing or reading the data.
  • the inventor has made intensive studies and, for example, when performing writing by the trisection method of the power supply voltage, the data of the unselected cell is disturbed by the disturb voltage of 1 Z3 ⁇ Vcc applied to the unselected cell.
  • memory cells Q1 to Q4 composed of four ferroelectric memory FETs are arranged in a matrix, and the gate electrodes of the cells arranged in the horizontal direction are connected to form word lines WL1 and WL1.
  • WL 2 is provided, and the sources of the cells arranged in the horizontal direction are connected to each other, and the source lines SL 1 and SL 2 are provided, respectively.
  • the drains of the cells arranged in the vertical direction are connected to the data lines DL 1, DL 2
  • the matrix (semiconductor layer) of the vertical cells is connected, and bit lines BL 1 and BL 2 are provided to form a matrix.
  • Vcc is applied to the word line WL1 and 0 is applied to the bit line BL1, and 1/3 ⁇ Vc voltage is applied to the word line WL2 which is a non-selected cell.
  • Vcc is applied to the cut line BL2
  • 1/3 ⁇ Vc voltage is applied to the word line WL2 which is a non-selected cell.
  • V1 is the voltage required to turn on the FET of the cell written to "1" or "0".
  • the threshold voltage of the FET can be changed and adjusted by adjusting the amount of impurity implantation, which is determined by the difference between the threshold voltage of the FET and the impurity concentration of the Si substrate, etc.)
  • the bit line BL 1 and the word line WL Set 2 to 0 apply one VSA (data detection voltage) to the data line DL1
  • VI data detection voltage
  • the data in the selected cell Q1 is read.
  • Figure 1 (b) shows this sequence of writing and reading.
  • a blank space means open or 0V.
  • the structure for arranging the aforementioned memory cells can be, for example, the structure shown in FIGS. That is, Fig. 2 is a plan view of an example, and Fig. 3 is a cross-sectional view of the A-A line, the B-B line, the C-C line, and the D-D line.
  • the ferroelectric memory FET memory cell It is the figure which showed the Q1-Q4 part.
  • each cell row is separated by deep trench isolation 10 in which a deep trench is dug in a semiconductor substrate and an insulator is buried in the trench to separate it.
  • a p-type or n-type semiconductor substrate 1 is provided with a p-type well 1a, and an n-type drain region 2 and a source region 3 are formed in the well 1a, respectively.
  • a gate electrode 5 (WL1, WL2) made of, for example, polysilicon is provided thereon via a ferroelectric layer 4 made of, for example, a PZT system.
  • 6 is a LOCOS oxide film
  • 7, 8 and 9 are interlayer insulating films, respectively
  • 10 is a deep trench isolation for separating the column 1a into each column.
  • the portion shown is one memory cell, and the word lines WL1 and WL2 are provided by connecting the gate electrodes of the cells arranged in the horizontal direction in FIG.
  • Source lines SL 1 and SL 2 are provided by connecting the source region 3, and the first metal layer 11 electrically connected to the drain region 2 of each cell arranged in the vertical direction is connected to the data line DL 1 , DL 2 are provided, so that the memory cells are provided in a matrix as shown in the equivalent circuit diagram in FIG.
  • the bit lines BL 1 and BL 2 are provided so as to be connected to the well 1 a.
  • FIGS. 4 to 5 are views similar to FIGS. 2 and 3 of another structural example of the semiconductor memory of the present invention.
  • a p-type well 16 is formed on a semiconductor substrate 1, an n-type drain region 2 and a source region 3 are formed in the well 16, and a device isolation is provided between each well 16. For example, they are separated by a LOCOS oxide film 15. Then, the well 16 is a bit line.
  • the other structure is the same as the structure shown in FIGS. 2 and 3, and the same reference numerals are given and the description is omitted.
  • an MFS structure memory cell in which a ferroelectric layer is directly provided on a semiconductor layer and a metal serving as a gate electrode is provided on the ferroelectric layer is used. or anything MF iS structure other insulating film such as S i 0 2 and S i 3 N 4 is interposed between the semiconductor layer, such as MFM iS structure metal layer is provided in addition floating gate Ichito therebetween.
  • any structure may be used as long as the ferroelectric layer constitutes a ferroelectric memory FET provided between the gate electrode of the FET and the semiconductor layer.
  • the power supply voltage Vcc is applied in the negative direction as shown in Fig. 6 (a).
  • a 1Z3 Vcc pulse in the same direction only in the positive direction (the opposite direction to the polarization) as shown in Fig. 6 (b) is applied a predetermined number of times (n times).
  • the switching charge was measured by applying the double pulse shown in Fig. 6 (c).
  • a bidirectional pulse of 1 Z3Vcc alternately changing in the positive and negative directions as shown in Fig. 6 (d) is applied instead of the same direction pulse shown in Fig. 6 (b).
  • the pulse width of the disturb pulse was 200 ns, and the power supply voltage Vcc was 5 V and 3.3 V (the applied voltage was 1/3 of this).
  • Vcc the power supply voltage
  • FIG. 7 is a graph in which the absolute value of the measured switching charge amount with respect to the number n of times of applying a pulse of lZ3′Vcc (or ⁇ 1Z3 ⁇ Vcc) is plotted.
  • A1 applies a 3.3V bidirectional pulse
  • A2 applies a 3.3V bidirectional pulse
  • B1 applies a 5V bidirectional pulse at 5V
  • B2 applies a bidirectional pulse at 5V. This is the result of doing so.
  • Figure 8 shows how the switching charge changes with each positive and negative pulse applied when the bidirectional pulse is applied, with the power supply voltage Vcc set to 5 V. Have been.
  • Vcc set to 5 V.
  • the switching charge decreases from 30 to about 15 when a disturb pulse in the direction opposite to the polarization direction is applied.
  • the application of the alternating pulse reduces the accumulated charge to a certain value, but no further reduction occurs. If the reduced value is a charge amount sufficient to determine the cell data, data loss due to disturbance can be prevented.
  • Fig. 9 shows the change in the switching charge by the change in the current density (A / cm 2 ) with respect to the application time when 1Z3 ⁇ Vcc is applied in the capacity.
  • the above-mentioned switching charge is a charge indicating the difference between the current value of D or E and the current value of F.
  • Figure 11 shows the switching charge measured after applying a voltage in the opposite direction (disturb voltage) to a capacitor polarized in the positive and negative directions at 5 V, respectively. Is measured by changing the value of. A is measured with a pulse in the opposite direction to the write polarization direction, and B is measured with a pulse in the same direction. The pulse width is set to 500 ns. The difference between the switching charge amounts of the two capacitors is the charge amount for data detection. As a result, the disturb voltage is about At around 1.5 V, the switching charge of the two capacitors is reversed, indicating that the data cannot be detected anymore.
  • a voltage in the opposite direction disisturb voltage
  • Vcc In order to maintain the amount of charge that can be sufficiently detected even when a pulse of 3 Vcc is applied, Vcc should be about twice the voltage at which the two lines intersect. Is most suitable. However, since these characteristics change depending on the saturation characteristics and film thickness of the ferroelectric, it is better to select a film thickness and material suitable for V cc rather than to determine a V cc suitable for the film. It is possible. In this study, the power supply voltage Vcc of 3.3 V and the write pulse width of 1 ns or less are considered to be most suitable.
  • the data written in the non-selected cells may be erased, which is also large in pulse width and pulse size.
  • the data since the positive and negative voltages are always applied alternately, the data is reduced only by the first disturb voltage, and the subsequent reduction does not proceed.
  • V cc the power supply voltage
  • the writing (reading) speed, the ferroelectric material and its film thickness to such an extent that the first reduction of data due to the disturb voltage does not cause any inconvenience in reading, it is possible to read anything. without any problem of always data is maintained without being deleted even upon application of 1 0 8 times disturb pulse.
  • the voltage in the opposite direction is applied before applying the write or read voltage for both write and read, but depending on the type of semiconductor memory, the ratio between write and read may vary. In some cases, the bias may be extremely biased.
  • a selection element is connected to the side that is frequently performed (write or read), and the selected cell is switched between the selected cell and the non-selected cell by the selected element. Instead, by using the method of the present invention, rewriting can be performed while reducing the number of selected elements and the chip area, and access can be made without lowering the reading speed.
  • a semiconductor memory using a ferroelectric layer of the present invention has a ferroelectric layer between a gate electrode and a semiconductor layer, as shown in FIG.
  • Memory cells Q1 to Q4 that are provided in a matrix, for example, and a buffer that can transfer the data of the memory cells Q1 to Q4.
  • the inventor of the present invention has conducted intensive studies to determine the effect of the disturb voltage of 1 Z 3 Vcc applied to the non-selected cells on the de-selection of non-selected cells, and the charge amount of the ferroelectric capacitor.
  • the voltage is generated at a fixed rate depending on the magnitude and time of the voltage, and that the data can be used as a memory without destroying the data by periodically rewriting (refreshing) the data.
  • the present invention is characterized in that a buffer cell 20 and a buffer circuit 30 capable of controlling the transfer and rewriting thereof are provided so that the data can be refreshed periodically. There is.
  • the nofer cell 20 has the same structure as the ferroelectric memory FET of the memory cell, and a ferroelectric layer is interposed between the gate of the FET and the semiconductor layer. Structured ones can be used. However, other structures may be used as long as a certain amount of data can be stored. It is preferable that at least one buffer cell 20 is provided in parallel with a row or a column of the memory cells provided in a matrix form, since at least one line of the matrix can be refreshed.
  • the buffer circuit 30 constitutes a control circuit for transferring data from the memory cell to the buffer cell 20 and writing the transferred data to the memory cell again.
  • the first selection element 31 composed of an FET is connected between the data line DL of the memory cell and the gate of the buffer cell 20, and is arranged in a horizontal direction (1 line). Connected to adjacent buffer cells formed in RL 5 is pulled out by connecting the gate of 31. Then, the drain (source) of the second selection element 32 composed of an FET is connected to the gate of the buffer cell 20, and the source (drain) of the second selection element similarly arranged in the horizontal direction is connected to RL 3.
  • the gate is connected and pulled out as RL4, the source of buffer cell 20 is connected and RL1 and the substrate of buffer cell 20 are connected and the drain of RL2 facel 20 is connected to the transformer 3 It is configured by being connected to the bit line BL of the memory cell via 3.
  • the structure for arranging these memory cells can be, for example, the same as the structure shown in FIGS. Also, as in the case described above, a structure as shown in FIGS.
  • these memory cells have an MFS structure in which a ferroelectric layer is provided directly on a semiconductor layer and a metal serving as a gate electrode is provided on the ferroelectric layer.
  • MFMIS structure or anything S I_ ⁇ 2 and S i 3 N MFIS structure other insulating film is interposed, such as 4, the Metall layer further floating gate during provided between the dielectric layer and the semiconductor layer.
  • any structure may be used as long as the ferroelectric layer constitutes a ferroelectric memory FET provided between the gate electrode of the FET and the semiconductor layer.
  • Verification of the effect of 1 Z3Vcc applied to unselected cells which provides a basis for storing data without destruction by providing buffer cells and buffer circuits to refresh data are the same as those described above (FIGS. 6, 7, 10, and 11), and thus description thereof is omitted.
  • the data written in the non-selected cells may be erased, and this may be affected by the pulse width and pulse size. It depends heavily on the power supply voltage Vcc, the writing (reading) speed, the ferroelectric material and the film thickness, and it was found that the reduction in the amount of charge due to the disturb pulse can be reduced. Based on this knowledge, as described above, the data is always maintained without being erased by refreshing every fixed number of times (for example, about 1000 times), and the matrix is maintained while using the ferroelectric memory FET. Of random access memory Can be.
  • VI is the voltage required to turn on the FET of the memory cell to which "1" is written by connecting to WL1, and is determined by the difference between the threshold voltage of the FET and the impurity concentration of the Si substrate, etc. By adjusting the injection amount, the threshold voltage of the FET changes and can be adjusted.
  • Vcc is applied to SL1
  • the potential of only D L of the cell in which the memory FET is turned on becomes Vcc
  • Vcc is applied to the gate of the buffer cell 20, and data "1" is written.
  • the data stored in the buffer cell 20 is rewritten into the memory cell.
  • the memory cells are initialized. By applying Vcc to WL1 and grounding BL1 and BL2, "1" is written to the memory cell connected to WL1.
  • the data in the buffer cell is transferred to the memory cell.
  • Vcc is applied to RL 4 and RL 5 is grounded to turn off the first selection element 31 and turn on the second selection element 33.
  • a voltage Vrw smaller than Vcc is applied to RL1, a voltage of 0 or Vrw is applied to the transformer 33.
  • the transformer 33 converts 0 to Vcc and Vrw to 1/3 Vcc.
  • WL1 and WL2 are set in the same way as when writing data "0" in Fig. 10, the original data is written to the memory cells.
  • Figure 12 (b) shows the sequence of this data transfer and rewriting.
  • Another method of data refresh timing is that if a timer executes a rewrite sequence at regular intervals with a period of less than te, data will not be lost. In other words, if the frequency of writing and reading is almost constant with respect to the usage time of the semiconductor memory, the usage time of the semiconductor memory can be counted by the timer to determine when data is erased. You can refresh before that time.
  • Which of these methods is adopted is determined by the usage environment of the semiconductor memory, or by the ratio of the frequency of writing and reading.
  • a semiconductor in which ferroelectric memory FETs are arranged in a matrix In a memory, data is not lost even when a disturb voltage is applied to an unselected cell at the time of writing and / or reading. For this reason, two selection elements for writing and reading were required to prevent complete disturbance, but the number of selection elements can be eliminated or reduced, and the IFET / 1 cell with a smaller cell area can be used. A non-volatile semiconductor memory using a small ferroelectric memory FET can be obtained.
  • writing and reading can be performed without destruction of data even without a selection element by merely refreshing the data at a fixed rate according to the frequency of use.
  • ferroelectric memory FETs can be arranged in a matrix and a 1-FETZ 1-cell semiconductor memory can be put to practical use, and a non-volatile semiconductor memory that can maintain data even when the power is turned off. It can be realized with a small chip.
  • the timing of the refresh can be predicted depending on the properties (thickness, dielectric properties, etc.) of the ferroelectric used, and the usage conditions (power supply voltage, pulse width, etc.). By providing a counter or timer, etc. However, the timing of the refresh can be reliably grasped, and the data can be maintained without being destroyed.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Description

明細書 半導体メモリおよび半導体メモリのアクセス方法 関連出願の参照
日本国特許出願平成 9年第 3 1 3 3 5 9号 （平成 9年 1 1月 1 4日出願） およ び日本国特許出願平成 9年第 3 1 3 3 6 0号 （平成 9年 1 1月 1 4日出願） の明 細書、 請求の範囲、 図面および要約を含む全開示内容は、 これら全開示内容を参 照することによって本出願に合体される。 技術分野
本発明は強誘電体キャパシ夕を用いた不揮発性の半導体メモリに関し、 特に、 ゲート電極と半導体層との間に少なくとも強誘電体層を有する強誘電体メモリ F E Tを備えた半導体メモリおよび半導体メモリのアクセス方法に関する。 背景技術
強誘電体メモリ F E Tは、 たとえば図 1 4に示されるように、 半導体基板 5 1 に形成されたドレイン領域 5 2とソース領域 5 3との間の基板 5 1上に強誘電体 層 5 4とゲート電極 5 5が設けられた F E T構造になっている。 そして、 ゲート 電極 5 5と半導体基板 5 1との間に高い電圧を印加することにより、 強誘電体層 5 4に分極電荷が生じ、 その分極の方向に応じて " 1 " と " 0 " の書込みをし、 ゲート電極に低い電圧を印加することにより、 " 1 " か " 0 " かを読み出すこと ができ、 電源のオフなどによってもデータを消滅させることがなく、 非破壊読出 しの不揮発性メモリとして利用できることが知られている。 しかし、 このメモリ セルをマトリックス状に設けてメモリを構成する回路構成が実用段階に至ってい ない。 すなわち、 各セルごとに書込み用および読出し用の選択素子をそれぞれ 1 個づっ設けて、 選択素子を用いてマトリックス状の各セルにアクセスする方法が 知られているが、 書込み、 読出しそれぞれに選択素子を用いると、 セル面積が大 きくなり、 集積度が非常に低下するという問題がある。 一方、 たとえば書込み時に所望の選択セル以外のセルに電圧が印加されてデー タを書き替えてしまわないようにするため、 電源電圧 Vccを 3等分して各ライン に電圧を印加するアクセス方法が、 たとえば強誘電体キャパシ夕をマトリックス 状に並べたメモリにおいて考えられている。 この 3等分電圧印加方法を強誘電体 メモリ FETをマトリックス状に並べたメモリに適用すると、 つぎのようなァク セス方法が考えられる。
すなわち、 図 1 3 (a) に簡略化して示されるように、 マトリックス状の複数 個の強誘電体メモリ F ETからなるセルを配線し、 選択セル Pに "1 " の書込み を行う場合、 選択セル Pのあるワード線 WL 1に Vcc、 選択セル Pのないワード 線 WL 2に 1 3 · Vcc、 選択セル Pのあるビッ ト線 B L 1に 0、 選択セル Pの ないビッ ト線 B L 2に 2 Z 3 · Vccをそれぞれ印加することにより書込みを行う。 また、 "0" を選択セル Pに書き込むときは、 ワード線 WL 1に 0、 ワード線 W 2に2//3 ' ¥(； ビッ ト線 B L 1に Vcc、 ビット線 B L 2に 1ノ 3 · Vccを、 選択セル Pを読み出すときはワード線 WL 1に VI (Vccより低い電圧で、 読出 し時の電圧） 、 ワード線 WL 2に 0、 ビット線 B L 1に 0、 デ一夕線 DL 1に V SA (データ検出用電圧） をそれぞれ印加する。 この " 1 " および "0" の書込み および読出し時のシーケンスを図 1 3 (b) に示す。 なお、 図 1 3 (b) におい て、 空欄部分はオープンまたは 0 Vであることを意味する。 その結果、 書込み時 には、 選択セル Pに Vccまたは— Vccの高い電圧がゲート電極と半導体基板との 間に印加されて " 1" または "0" の書込みが行われる。 この時、 非選択セルに かかる電圧は 1 3 · Vccまたは一 1ノ 3 · Vccとなり、 書込みは行われない。 また、 読出し時には、 選択セル Pにはゲート電極と半導体基板間に VI が印加さ れるが、 非選択セルは 0かオープンで、 殆ど電圧は印加されず、 読出しは行われ ない。
前述のように、 書込みおよび読出しは選択セルのみを選択して行えるが、 たと えば書込み時に非選択セルにも 1 Z 3 · Vccの電圧が印加される。 この 1Z3 · Vcc電圧の印加により、 強誘電体キャパシ夕の分極 （記憶 " 1 " か "0" に対応 する分極） がディスターブされて、 何回も繰り返されることにより、 書込みが行 われないセルの記憶内容が変化することが懸念される。 そのため、 強誘電体メモ リセルを利用した小形の半導体メモリで、 非選択メモリのデータをディスターブ しないアクセス方法が確立しておらず、 前述のように、 強誘電体メモリ F E Tを 使用してマトリックス状にセルを形成した半導体メモリがまだ実用化していない という問題がある。 発明の開示
本発明は、 このような問題を解決して、 強誘電体メモリ F E Tをマトリックス 状に並べて半導体メモリを構成する場合に、 各セルに選択素子を設けなくても非 選択セルへ印加されるディスターブ電圧によりデータが破壊されないで、 所望の メモリセルのみにデータの書込みおよび または読出しをすることができる半導 体メモリの書込み方法および読出し方法を提供することを目的とする。
本発明は、 また、 このような非選択時に低い電圧が印加される場合のデ一夕の ディスターブ （劣化） に対しても、 そのデータを修復しメモリとして信頼性よく 使用することができる構造の強誘電体メモリ F E Tを用いた半導体メモリを提供 することを目的とする。
本発明のさらに他の目的は、 強誘電体メモリ F E Tをマトリックス状に並べて 半導体メモリを構成する場合に、 電源電圧の 3等分の電圧を印加するアクセス方 法によっても記憶内容がディスターブされないような半導体メモリのアクセス方 法を提供することにある。
すなわち、 本発明は、 記憶内容がディスターブされないような強誘電体メモリ を用いた半導体メモリ等を提供することを目的とする。
本発明による半導体メモリの書込み方法は、 強誘電体層をゲート電極と半導体 層との間に有する強誘電体メモリ F E Tからなるメモリセルを含む半導体メモリ において、 前記メモリセルにデータを書き込む際に、 該デ一夕の書込みの電圧と 逆方向の電圧を印加した後に前記書込み用の電圧を印加することを特徴とする。 また、 本発明の半導体メモリの読出し方法は、 強誘電体層をゲート電極側に有 する強誘電体メモリ F E Tからなるメモリセルを含む半導体メモリにおいて、 前 記メモリセルのデ一夕を読み出す際に、 該データの読出しの電圧と逆方向の電圧 を印加した後に前記読出し用の電圧を印加することを特徴とする。 ここに強誘電体層をゲート電極と半導体層との間に有する強誘電体メモリ F E Tとは、 ゲート電極 （メタル M ) —強誘電体 （F ) —半導体 （S ) 構造 （M F S 構造） 、 M F S構造のメタル Mと半導体 Sとの間に強誘電体 F以外の層を少なく とも 1層有する構造、 ゲート電極 （M ) —強誘電体 （F ) —フローティングゲ一 ト （M ) -絶縁膜 （ I ) —半導体 （S ) 構造 （M F M I S構造） など、 ゲ一ト電 極と半導体層との間に少なくとも強誘電体層が設けられた F E T構造のメモリ素 子を意味する。
このような方法にすることにより、 たとえば電源電圧を 3等分して各ラインに 電圧を印加するアクセス方法において、 非選択セルに 1 / 3 · V ccのディスター ブ電圧が印加されても、 常にディスターブ電圧と逆方向の電圧が前後して印加さ れるため、 ディスターブ電圧による電荷の減少は回復してデ一夕が消滅すること がない。
前述の書込み時の各メモリセルへの電圧の印加は、 たとえば電源電圧を 3等分 して各ラインに印加する 3等分法を使用することができ、 選択セルに電源電圧を、 非選択セルに電源電圧の土 1 3 · の電圧を印加することができる。
前述のメモリセルをマトリックス状に配列してメモリを構成するには、 前記強 誘電体メモリ F E Tからなるセルをマトリックス状に複数個配列し、 行または列 方向に並ぶ各セルのゲートを連結してヮード線を形成し、 行または列方向に並ぶ 各セルのソースを連結してソース線を形成し、 列または行方向に並ぶ各セルのド レインを連結してデータ線を形成し、 列または行方向に並ぶ各セルの半導体層を 連結してビッ ト線を形成し、 前記ヮード線とビッ ト線との間に電圧を印加するこ とにより書込みまたは読出しをすることができる。
本発明による強誘電体層を用いた半導体メモリは、 また、 強誘電体層をゲート 電極と半導体層との間に有する強誘電体メモリ F E Tからなるメモリセルと、 該 メモリセルのデータを転写し得るバッファセルと、 前記メモリセルのデータを前 記バッファセルに転写し、 かつ、 該転写されたデ一夕を再度前記メモリセルに再 書込みをするバッファ回路とからなつている。
この構造にすることにより、 バッファセルを利用して定期的にメモリセルのデ —夕をリフレッシュすることができるため、 データを消滅させることなく長時間 に亘つてデータを保持することができる。
前記メモリセルがマトリックス状に複数個設けられ、 前記バッファセルが前記 メモリセルの行または列の少なくとも 1ラインのメモリセルのデータを転写し得 るセル列からなり、 前記バッファ回路が前記メモリセルの少なくとも 1ラインの データを一括して転写し、 かつ、 再書込みをし得る回路であることが、 1ライン ごとにデータの転写および再書込みをすることができるため、 短時間でデータを リフレツシュすることができる。
前記バッファセルが、 強誘電体層をゲート電極と半導体層との間に有する強誘 電体メモリ F E Tからなつておれば、 メモリセルと同じ工程で同時にダミーの記 憶セルを作製することができる。
前記バッファセルのゲ一ト電極と前記メモリセルのデータラインとの間に接続 され前記メモリセルの転写を制御する第 1の選択素子と、 前記バッファセルのゲ ート側に接続される前記バッファセルのデータの読出しを制御する第 2の選択素 子と、 前記バッファセルの読出しデータの電圧を変換して前記メモリセルの基板 を連結するビットラインに接続する変圧器とから前記バッファ回路が形成される ことにより、 選択素子の制御によりデ一夕のリフレッシュを随時行うことができ る。
本発明の強誘電体層を有する半導体メモリのアクセス方法は、 強誘電体層をゲ 一ト電極と半導体層との間に有する強誘電体メモリ F E Tからなるメモリセルと、 該メモリセルのデータを転写し得るバッファセルとを有する半導体メモリにおい て、 前記メモリセルのデ一夕を一旦前記バッファセルに転写し、 かつ、 転写され た前記データを再度前記メモリセルに再書込みをすることにより、 前記メモリセ ルのデータをリフレッシュすることを特徴とする。
前記メモリセルのデータのリフレツシュは、 該メモリセルに用いられる強誘電 体層のデータの予め把握されたディスターブ特性に応じて一定の時間ごとに行つ たり、 該メモリセルへの書込みおよびまたは読出しの回数が一定回数に達したご とに行うことが好ましい。 この場合、 前記アクセスの回数を書込みおよび Zまた は読出しの回数をカウンタによりカウントして、 所定の回数に達したときにリフ レツシュすることができる。 本発明の特徴は、 上記のように広く示すことができるが、 その構成や内容は、 目的および特徴とともに、 図面を考慮に入れた上で、 以下の開示によりさらに明 らかになるであろう。 図面の簡単な説明
図 1 (a) は、 本発明の半導体メモリの一実施形態の結線図である。
図 1 (b) は、 図 1 (a) の半導体メモリの動作のシーケンス図である。 図 2は、 図 1のメモリセル部分の構造例を示す平面説明図である。
図 3 (a) 〜 （d) は、 図 2の断面説明図である。
図 4は、 図 1のメモリセル部分の他の構造例を示す平面説明図である。
図 5 (a) 〜 （d) は、 図 4の断面説明図である。
図 6 (a) 〜 （d) は、 ディスターブ特性を調べる際の印加する波形の例を示 す図である。
図 7は、 印加するパルスの回数に対するディスターブ特性の図である。
図 8は、 双方向パルスを印加したときの正負 1回ごとの電荷の変化を示す図で ある。
図 9は、 強誘電体キャパシ夕に電圧を印加したときの印加時間に対する電流の 変化を示す図である。
図 1 0は、 印加するパルスのパルス幅に対するディスターブ特性の図である。 図 1 1は、 印加するパルスの大きさ （振幅） に対するディスターブ特性の図で ある。
図 1 2は、 本発明の半導体メモリの他の実施形態の等価回路図である。
図 1 3 (a) 〜 （b) は、 強誘電体メモリ FETをマトリックス状に配設して 3等分法によりアクセスする方法の説明図である。
図 14は、 強誘電体メモリ F ETの一例の構造説明図である。 発明を実施するための最良の形態
つぎに、 図面を参照しながら本発明の一実施形態である強誘電体層を用いた半 導体メモリの書込み方法および読出し方法について説明をする。 本発明の強誘電体層を用いた半導体メモリの書込み方法および読出し方法は、 図 1にその一実施形態の一部である 4個のメモリセル Q 1〜Q 4部の回路説明図 と共に、 シーケンスが示されるように、 強誘電体層をゲート電極と半導体層との 間に有する強誘電体メモリ FETからなるメモリセル Q 1〜Q4が、 たとえばマ トリックス状に複数個設けられる半導体メモリにおいて、 メモリセルを選択して データを書き込む際、 または読み出す際に、 そのデータの書込みまたは読出しの 電圧と逆方向の電圧を印加した後に、 書込み用または読出し用の電圧を印加する ことを特徴としている。 すなわち、 本発明者が鋭意検討を重ねて、 たとえば電源 電圧の 3等分法による書込みをする場合に、 非選択セルに印加される 1 Z3 · V ccのディスターブ電圧による非選択セルのデータへの影響を、 強誘電体キャパシ 夕の電荷量の変化により調べた結果、 後述するように、 低い電圧が印加される場 合でも、 強誘電体キャパシ夕の電荷量がディスターブされるが、 そのディスター ブの現象は逆方向のディスターブパルスが印加されることにより元の電荷量に修 復することを見出した。 その知見に基づき、 書込みおよびノまたは読出しを行う 際に、 まず逆方向の電圧を印加してから書込みまたは読出しの電圧を印加するこ とにより、 ディスターブ電圧によるデータの劣化の防止をすることに本発明の特 徵がある。
つぎに、 図 1を参照しながら具体例によりさらに詳細に説明をする。 図 1 (a) には、 4個の強誘電体メモリ F E Tからなるメモリセル Q 1〜Q 4がマトリック ス状に配列され、 横方向に並ぶセルのゲート電極が連結されてワード線 WL 1、 WL 2がそれぞれ設けられ、 横方向に並ぶセルのソースが連結されてソース線 S L l、 S L 2がそれぞれ設けられ、 縦方向に並ぶセルのドレインが連結されてデ —夕線 DL 1、 DL 2が、 縦方向のセルの基板 （半導体層） が連結されてビット 線 B L 1、 B L 2がそれぞれ設けられてマ卜リックスが形成されている。
このマトリックスの選択セル Q 1に "1" を書き込む場合、 まず選択セル Q 1 のワード線 WL 1に 0、 ビッ ト線 B L 1に Vccを印加し、 非選択セルとなるヮー ド線 WL 2に 2 Z 3 · Vcc、 ビッ トライン B L 2に 1 / 3 · Vccを印加して " 0"
( " 1 " の逆の電圧を印加） を書き込む。 ついで、 ワード線 WL 1に Vcc、 ビッ ト線 BL 1に 0を印加し、 非選択セルとなるワード線 WL 2に 1 / 3 · Vc ビ ッ ト線 BL 2に 2 3 · Vccをそれぞれ印加することにより、 メモリセル Q 1に " 1 " を書き込む。 逆にメモリセル Q 1に "0" を書き込むときは、 まず " 1 " を書き込むのと同様に、 選択セル Q 1のワード線 WL 1に Vcc、 ビッ ト線 BL 1 に 0を印加して、 非選択セルとなるワード線 WL 2に 1 Z 3 · Vcc、 ビッ ト線 B L 2に 2 Z 3 · Vccを印加する。 ついで、 ワード線 WL 1に 0、 ビット線 BL 1 に Vccを印加して " 1" を書き込み、 非選択セルとなるワード線 WL 2に 2 Z 3 • Vcc, ビット線 B L 2に 1ノ 3 ' Vccをそれぞれ印加する。
また、 選択セル Q 1の読出しをするときは、 まずワード線 WL 1に— VI (V 1 は、 " 1" または "0" に書き込まれたセルの FETをオンにするために必要 な電圧で、 FETのスレツショルド電圧の差と S i基板の不純物濃度などにより 決まる値で、 不純物注入量を調整することにより FETのスレツショルド電圧が 変化し調整することができる） 、 ビット線 B L 1とワード線 WL 2を 0にし、 デ —夕線 DL 1に一 VSA (データ検出用電圧） を印加してから、 ワード線 WL 1に VI 、 ビッ ト線 B L 1とワード線 WL 2に 0を、 データ線 D L 1に VSAを印加す ることにより、 選択セル Q 1のデータを読み出す。 この一連の書込みおよび読出 しのシーケンスを図 1 (b) に示す。 なお、 図 1 (b) において、 空欄のところ はオープンまたは 0 Vであることを意味する。
前述のメモリセルを配列する構造は、 たとえば図 2〜 3に示される構造にする ことができる。 すなわち、 図 2はその一例の平面図で、 図 3はその A— A線、 B 一 B線、 C一 C線、 および D— D線の断面説明図で、 強誘電体メモリ FET (メ モリセル Q 1〜Q4) 部分を示した図である。 この例は、 各セル列の分離を半導 体基板に深い溝を掘ってその中に絶縁物を埋め込んで分離するディープトレンチ アイソレーション 1 0により行う例である。
この構造は、 たとえば P形または n形の半導体基板 1に p形ゥエル 1 aが設け られ、 n形のドレイン領域 2、 ソース領域 3がゥエル 1 a内にそれぞれ形成され て、 その間のゥエル 1 a上にたとえば P ZT系からなる強誘電体層 4を介して、 たとえばポリシリコンからなるゲート電極 5 (WL 1、 WL 2 ) が設けられてい る。 6は LOCOS酸化膜、 7、 8、 9はそれぞれ層間絶縁膜で、 1 0がゥエル 1 aを各列に分離するディープトレンチアイソレーションである。 図 2の Q 2で 示される部分が 1つのメモリセルで、 図 2で横方向に並ぶ各セルのゲ一卜電極を それぞれ連結してワード線 WL 1、 WL 2が設けられ、 同様に横方向に並ぶ各セ ルのソース領域 3を連結してソース線 S L 1、 S L 2が設けられ、 縦方向に並ぶ 各セルのドレイン領域 2に電気的に接続された第 1メタル層 1 1を連結してデー 夕線 DL 1、 D L 2がそれぞれ設けられることにより、 図 1に等価回路図で示さ れるようなマトリックス状にメモリセルが設けられている。 なお、 ビット線 BL 1、 B L 2はゥエル 1 aに接続して設けられている。
図 4〜 5は本発明の半導体メモリを構成する別の構造例の図 2〜 3と同様の図 である。 この例は、 たとえば半導体基板 1に p形のゥエル 1 6を形成し、 そのゥ エル 1 6内に n形のドレイン領域 2、 ソース領域 3が形成され、 各ゥエル 1 6の 間は素子分離用のたとえば LOCOS酸化膜 1 5により分離されている。 そして、 そのゥエル 16がビッ ト線になっている。 その他の構造は、 図 2〜3に示される 構造と同じであり、 同じ符号を付してその説明を省略する。
これらの構造では、 いずれも半導体層上に直接強誘電体層が設けられ、 その上 にゲ一ト電極とするメタルが設けられた MF S構造のメモリセルであつたが、 強 誘電体層と半導体層との間に S i 02 や S i 3 N4 などの他の絶縁膜が介在した MF I S構造のものや、 その間にさらにフローティングゲ一トのメタル層が設け られた MFM I S構造などでもよく、 要は強誘電体層が F ETのゲ一ト電極と半 導体層との間に設けられる強誘電体メモリ F E Tを構成するものであればどの構 造でもよい。
つぎに、 前述の書込みまたは読出しの前に逆方向の電圧を印加してから通常の 書込みまたは読出しをすることにより、 デ一夕を破壊することなく保存をするこ とができる根拠となる、 非選択セルに印加される 1ノ 3 · Vccの影響の検証につ いて説明をする。 この検証は、 3 00 nmの厚さの P Z Tキャパシタを用い、 強 誘電体キャパシ夕に 1 3 · Vccの電圧を印加してそのスィツチング電荷量 （一 定方向に電圧を印加したときに分極方向が反転する場合に発生する電荷量と分極 方向が反転しない場合に発生する電荷量との差をいう） の変化を調べることによ り行った。
まず、 図 6 (a) に示されるような負方向に電源電圧 Vccを印加することによ り、 膜を負方向に分極した後に、 図 6 (b) に示されるような正方向 （分極と反 対方向） のみの同方向の 1Z3 · Vccパルスを所定回数 （n回） 印加し、 その後 に図 6 (c) に示されるダブルパルスを印加して、 スイッチング電荷量の測定を 行った。 また、 前述の図 6 (b) に示される同方向のパルスに代えて図 6 (d) に示されるような正負方向に交互に変化する土 1 Z3 · Vccの双方向パルスを印 加したときの電荷量の測定も行った。 なお、 ディスターブパルスのパルス幅はす ベて 200 n sで行い、 電源電圧 Vccは 5 Vと 3. 3 V (印加する電圧はこの 1 /3になる） で行った。 また、 双方向パルスの場合も、 正方向および負方向それ ぞれで 1回のパルスの印加として 1サイクルで 2回のパルス印加としている。 図 7は、 lZ3 ' Vcc (または ± 1 Z 3 · Vcc) のパルスを印加した回数 nに 対する測定したスイッチング電荷量の絶対値をプロッ 卜したグラフである。 図 7 において、 A 1は 3. 3 Vで同方向パルス、 A 2は 3. 3 Vで双方向パルス、 B 1 は 5 Vで同方向パルス、 B 2は 5 Vで双方向パルスをそれぞれ印加した場合の結 果である。 図 7から明らかなように、 電源電圧 Vccが 5 Vの場合も 3. 3 Vの場 合も同様の結果が得られ、 同方向パルス印加の場合は徐々にスィツチング電荷量 は減少し、 1 03 〜 1 04 回程度のパルス印加でスイッチング電荷量は 1ノ 3以 下となっている。 これは、 言い換えると、 1つのメモリセルに同方向のディス夕 一ブパルスがかかるようなアクセスを繰り返すと、 そのセルのデータが消されて しまう虞れがあることを示している。
一方、 正負方向に交互にパルスを印加したもの （A2、 B 2 ) は、 108 回以 上のパルス印加でもスィッチング電荷量は殆ど変化していないことが分る。 この 正負方向に交互にパルスを印加することにより、 非常に多くのパルス印加に対し てもデータが変化しないという結果に基づき本発明がなされている。
この双方向パルスを印加した場合の正負それぞれ 1回ごとのパルスの印加に対 してスィツチング電荷量がどのように変化するかを、 電源電圧 Vccを 5 Vにして 調べた結果が図 8に示されている。 図 8から明らかなように、 Vcc^S5V (印加 電圧は 1. 67 V) の場合、 分極方向と逆方向のディスターブパルスを加えると スイッチング電荷量は 30から 1 5ぐらいまで減少する。 しかし、 分極方向と同 方向のパルスを加えることにより、 ほぼ元の値まで回復していることが分る。 す なわち、 交互パルス （双方向パルス） が印加されることにより、 ある一定の値ま で蓄積電荷量は減少するが、 それ以上の減少は起こらない。 その減少した値がセ ルのデータを判別するのに十分な電荷量であればディスターブによりデータが失 われることを防止することができる。
また、 このスイッチング電荷量の変化をキャパシ夕に 1 Z 3 · Vccを印加した ときの印加時間に対する電流密度 （A/cm2 ) の変化で示すと図 9のようにな る。 図 9で、 Dは分極方向を反転させて書込みを行う場合およびその後のデイス 夕一ブパルスが偶数回 （n = 2 k) 、 すなわち双方向パルスが分極方向と同じ方 向のパルスが印加されたときの電流値、 Eは奇数回 （n= 2 k+ l) 、 すなわち 分極方向と異なる方向のディスターブパルスが印加された後の電流値、 Fは分極 方向と同じ方向に電圧を印加して書込みをする場合の電流値を示している。 前述 のスィツチング電荷量は、 この Dまたは Eの電流値と Fの電流値との差を示す電 荷量である。
つぎに、 1回のディスターブパルスによるスィツチング電荷量の減少を低く抑 えるため、 パルス幅の依存性と電源電圧 Vccの依存性を調べて最適値を検討した。 その結果を図 1 0〜 1 1に示す。 図 1 0は、 電源電圧が 3. 3 Vの場合 （A) と、 5 Vの場合 （B) において、 1回のディスターブパルス （分極方向と反対方向） を印加することによりどれだけ蓄積電荷量が減少するかを、 パルス幅を変化させ て測定したものである。 その結果、 パルス幅を長くすることにより、 減少が大き くなつていることが分る。 Vcc= 3. 3 V、 パルス幅 1 0 7秒以下ではディスタ ーブ （電荷量の減少） が非常に小さくなつていることが分る。 実際の素子では、 パルス幅は 1 0— 7秒以下になると予想されるため、 単パルスによる大きなデイス 夕一ブの心配はないといえる。
また、 図 1 1に、 5 Vで正方向と負方向に分極させたキャパシ夕にそれぞれ分 極方向と逆方向の電圧 （ディスターブ電圧） を印加した後にスイッチング電荷量 を測定したもので、 ディスターブ電圧の値を変化させて測定している。 書込みの 分極方向と逆方向パルスによる測定が Aで同方向パルスによる測定が Bである。 なお、 パルス幅は 500 n sで行っている。 2つのキャパシ夕のスイッチング電 荷量の差がデータ検出のための電荷量となる。 その結果、 ディスターブ電圧が約 1 . 5 V付近で 2つのキャパシ夕のスィツチング電荷量が逆転していてデ一夕が 検出できなくなつていることを示している。 1ノ 3 · V c cのディス夕一ブパルス が印加されても充分に検出できるための電荷量を保持するためには、 2つの線の 交差する電圧の約 2倍程度の電圧を V ccとするのが最も適している。 だだし、 こ の特性は、 強誘電体の飽和特性や膜厚などによって変化するため、 膜に適した V c cを定めるというよりは、 V c cに適した膜厚、 材料を選択するとよいと考えられ る。 今回の検討膜では、 電源電圧 V ccが 3 . 3 V、 書込みパルス幅が 1 ◦ 0 n s 以下が最も適していると考えられる。
このように、 一定方向のディスターブ電圧の印加がある回数以上繰り返される と、 非選択セルに書き込まれたデータが消去される虞れがあり、 しかもこれはパ ルス幅やパルスの大きさにも大きく依存している。 しかし、 本発明によれば常に 正方向と負方向の電圧が交互に印加されるため、 データの減少は 1回目のデイス ターブ電圧による減少のみで、 その後の減少は進行しない。 その結果、 1回目の ディスターブ電圧によるデータの減少が読出しに不都合のない程度に、 電源電圧 V ccや書込み （読出し） 速度、 強誘電体材料やその膜厚を最適化することにより、 読出しに何等の支障なく、 1 0 8 回のディスターブパルスの印加に対しても常に データが消去されずに維持される。 その結果、 強誘電体メモリ F E Tを利用しな がらマトリックス状に配列されたランダムアクセスメモリを構成することができ る。
前述の例では、 書込みおよび読出しの両方についてその書込みまたは読出しの 電圧を印加する前に、 逆方向の電圧を印加する例であつたが、 半導体メモリの種 類によっては、 書込みと読出しの比率が極端に偏る場合もあり、 頻繁に行われる 側 （書込みまたは読出し） には選択素子を接続してその選択素子により選択セル と非選択セルとをスィツチングし、 頻度の少ない側には選択素子を用いないで本 発明の方法を用いることにより、 選択素子の数を減らしてチップ面積を小さくし ながら書換え、 読出しのスピードを低下させることなくアクセスすることができ る。
つぎに、 図面を参照しながら本発明の他の実施形態である強誘電体層を用いた 半導体メモリおよびそのアクセス方法について説明をする。 本発明の強誘電体層を用いた半導体メモリは、 図 1 2にその一実施形態の一部 の等価回路図が示されるように、 強誘電体層をゲート電極と半導体層との間に有 する強誘電体メモリ F E Tからなり、 たとえばマトリックス状に設けられる複数 個 （図 1 2では 4個） のメモリセル Q 1〜Q 4と、 そのメモリセル Q 1〜Q 4の データを転写し得るバッファセル 2 0と、 メモリセル Q 1〜Q 4のデ一夕をバッ ファセル 2 0に転写し、 かつ、 転写されたデ一夕を再度前記メモリセル Q 1〜Q 4に再書込みをするバッファ回路 3 0とからなっている。 すなわち、 本発明者が 鋭意検討を重ねて、 非選択セルに印加される 1 Z 3 · V c cのディスターブ電圧に よる非選択セルのデ一夕への影響を、 強誘電体キャパシ夕の電荷量の変化により 調べた結果、 後述するように、 低い電圧が印加される場合でも、 メモリセルの書 込みおよび読出しにより記憶されたデータがディスターブされるが、 そのディス 夕ーブの現象は印加される電圧の大きさおよび時間により一定の割合で生じ、 定 期的にデータを再書込み （リフレッシュ） することにより、 デ一夕を破壊するこ となくメモリとして使用することができることを見出した。 その知見に基づき、 定期的にそのデータをリフレッシュすることができるようにバッファセル 2 0お よびその転写と再書き込みを制御することができるバッファ回路 3 0が設けられ ていることに本発明の特徴がある。
ノ'ッファセル 2 0は、 図 1 2に示される例では、 メモリセルの強誘電体メモリ F E Tと同じ構造のもので、 F E Tのゲートと半導体層との間に強誘電体層が介 在された構造のものを使用することができる。 しかし、 一定のデ一夕を記憶する ことができれば、 他の構造のものでもよい。 このバッファセル 2 0は、 マトリツ クス状に設けられたメモリセルの行または列と平行に少なくとも 1ライン設けら れることが、 マトリックスの少なくとも 1ラインごとにリフレツシュすることが できるため好ましい。
バッファ回路 3 0は、 メモリセルからバッファセル 2 0へのデータの転写およ び転写されたデータを再度メモリセルに書き込むための制御回路を構成している。 図 1 2に示される例では、 メモリセルのデータ線 D Lとバッファセル 2 0のゲ一 卜との間に F E Tからなる第 1の選択素子 3 1が接続され、 横方向に並ぶ （ 1ラ ィンに形成された隣接するバッファセルにそれぞれ接続される） 第 1の選択素子 3 1のゲートを連結して R L 5が引き出されている。 そして、 バッファセル 2 0 のゲートに F E Tからなる第 2の選択素子 3 2のドレイン （ソース） が接続され、 同じく横方向に並ぶ第 2の選択素子のソース （ドレイン） が連結されて R L 3と して、 同様にゲートが連結されて R L 4として引き出され、 バッファセル 2 0の ソースが連結されて R L 1、 バッファセル 2 0の基板が連結されて R L 2 ファセル 2 0のドレインが変圧器 3 3を介してメモリセルのビッ ト線 B Lに接続 されることにより構成されている。
これらのメモリセルを配列する構造は、 たとえば前述の図 2〜 3に示される構 造と同様の構造にすることができる。 また、 前述の場合と同様に、 図 4〜 5のよ うな構造にすることもできる。
前述の場合と同様に、 これらのメモリセルの構造は、 半導体層上に直接強誘電 体層が設けられ、 その上にゲ一ト電極とするメタルが設けられた M F S構造とす るほか、 強誘電体層と半導体層との間に S i〇2 や S i 3 N 4 などの他の絶縁膜 が介在した M F I S構造のものや、 その間にさらにフローティングゲートのメタ ル層が設けられた M F M I S構造などでもよく、 要は強誘電体層が F E Tのゲー 卜電極と半導体層との間に設けられる強誘電体メモリ F E Tを構成するものであ ればどの構造でもよい。
バッファセルおよびバッファ回路を設けてデータをリフレツシュすることによ り、 データを破壊することなく保存をすることができる根拠となる、 非選択セル に印加される 1 Z 3 · V ccの影響の検証については、 前述の場合 （図 6、 図 7、 図 1 0、 図 1 1 ) と同様であるので、 記載を省略する。
前述のように、 一定方向のディスターブ電圧の印加がある回数以上繰り返され ると、 非選択セルに書き込まれたデータが消去される虞れがあり、 しかもこれは パルス幅やパルスの大きさにも大きく依存しており、 電源電圧 V ccや書込み （読 出し） 速度、 強誘電体材料や膜厚を最適化することによりディスターブパルスに よる電荷量の減少を低減することができることを見出した。 この知見に基づき、 前述のように、 一定回数 （たとえば 1 0 0 0回程度） の書換えごとにリフレツシ ュすることにより常にデータが消去されずに維持され、 強誘電体メモリ F E Tを 利用しながらマトリックス状に配列されたランダムアクセスメモリを構成するこ とができる。
つぎに、 図 1 2に示される本発明の半導体メモリの一実施形態の回路図を参照 しながら、 そのデータをリフレッシュするアクセス方法について説明をする。 ま ず、 ノ ッファ回路 30内のバッファセル 20に "0" を書き込んでィニシャライ ズをする。 シーケンスとしては、 RL 4に Vccを加え、 第 2の選択素子 32をォ ンし、 RL 3を接地して、 RL 2に Vccを印加する。 この作業によりバッファ回 路内の強誘電体メモリ F ET (バッファセル 20) は全てデ一夕 "0" が書き込 まれる。 つぎに、 メモリセルのデータをバッファセル 20に転写する。 シ一ケン スとしては、 RL 5に Vccを印加して RL 4を接地することにより第 1の選択素 子 3 1をオンにして、 バッファセル 20のゲートにつながるラインを選択する。 転写を行うメモリセル列のヮード線 WL 1に VI を印加してビッ ト線 B Lを接地 する。 VI は WL 1につながって " 1 " が書き込まれているメモリセルの F ET をオンするために必要な電圧で、 FETのスレツショルド電圧の差と S i基板の 不純物濃度などにより決まる値で、 不純物注入量を調整することにより FETの スレツショルド電圧が変化し調整することができる。 S L 1に Vccを印加すると メモリ F E Tがオンになったセルの D Lのみ電位が Vccとなり、 バッファセル 2 0のゲートに Vccが印加され、 データ " 1" が書き込まれる。
つぎに、 バッファセル 20にストァされたデータをメモリセルに再書込みする。 まず、 メモリセルの初期化を行う。 WL 1に Vccを印加して B L 1、 BL 2を接 地することにより WL 1につながっているメモリセルに " 1" を書き込む。 つぎ にバッファセルのデータをメモリセルに転写する。 シーケンスとしては、 RL 4 に Vccを印加し、 RL 5を接地することにより第 1の選択素子 3 1をオフ、 第 2 の選択素子 33をオンにする。 RL 1に Vccより小さな電圧 Vrwを印加すると変 圧器 3 3に 0または Vrwの電圧が印加される。 変圧器 33の部分で 0を Vccに、 Vrwを 1 / 3 · Vccにそれぞれ変換する。 WL 1、 WL 2は図 1 0でのデータ "0" の書込みのときと同様に設定すると、 メモリセルに元のデータが書き込ま れる。 このデータの転写および再書込みの一連のシーケンスを図 12 (b) に示 す。
この再書込みシーケンスの間隔の設定は 2通り考えられる。 データが書き込ま れたセルにその反対方向に 1 Z 3 · V ccのディスターブ電圧を印加したときにデ 一夕が消滅してしまう （検出不可能となる） 時間を t e とする。 1回の書込みの 際にかかるディスターブパルスの幅を t w とすると、 n = t e / t w 回の書込み で、 データが消滅する虞れが出てくる。 ゆえに、 デ一夕を消滅させないためには、 カウンタにより書込み回数をカウントし、 n回の書込みが行われる前に再書込み シーケンスを実行する。 この場合、 読出し時にも僅かづつのデ一夕の消滅が生じ るため、 読出し回数も書込みの回数に換算して （印加電圧が書込み時より低いた め、 その電圧に比例してディスターブが減少する） 同様にカウントすることが好 ましい。
データのリフレッシュのタイミングのもう一つの方法は、 タイマーにより t e 以下の周期で一定時間ごとに再書込みシーケンスを実行すれば、 データの消滅は 生じない。 すなわち、 書込みおよび読出しの頻度が半導体メモリの使用時間に対 してほぼ一定であれば、 半導体メモリの使用時間を夕イマ一によりカウントする ことにより、 データが消去される時期を把握することができ、 その時期の前にリ フレツシュすることができる。
これらの方法のどちらを採用するかは、 その半導体メモリの使用環境により決 定され、 または書込みと読出しの頻度の割合などにより決定される。 また、 書込 みおよび読出しの一方のみの頻度が非常に多い使い方の場合には、 その頻度の多 い方の選択素子を 1個設けて、 全然ディスターブ電圧が印加されないようにする こともできる。 そうすれば、 殆どリフレッシュをしないでデ一夕を保存すること ができる。
この再書込み用バッファ回路は 1つの行または列に 1つ設ければよいため、 チ ップ面積が増大することはない。 そのため、 殆どチップ面積を大きくする必要が なく、 小形のセルでデータを長期間に亘つて保持することができる。 しかも、 常 にリフレツシュする必要はなく、 使用頻度に応じてリフレツシュをすればよいた め、 リフレッシュの時間処理速度が遅れるということも殆どない。 さらに、 使用 しないで電源をオフにしているときは、 強誘電体層のデータはそのまま保存され るため、 使用しないときにはデータのリフレツシュの必要が全然ない。
本発明によれば、 強誘電体メモリ F E Tがマトリックス状に配列された半導体 メモリにおいて、 書込み時および/または読出し時に非選択セルへのディスター ブ電圧によってもデータが消滅することがない。 そのため、 完全なディスターブ を防止するためには書込みおよび読出しのための 2つの選択素子が必要であった ものが、 選択素子をなくしたり、 減らすことができ、 セル面積を小さくした I F E T / 1セルの小形の強誘電体メモリ F E Tを用いた不揮発性の半導体メモリが 得られる。
本発明によれば、 使用頻度に応じた一定の割合でデータをリフレツシュするだ けで、 選択素子がなくてもデータを破壊することなく書込みおよび読出しをする ことができる。 その結果、 強誘電体メモリ F E Tをマトリックス状に並べて 1 F E T Z 1セルの半導体メモリを実用化することができ、 電源がオフになってもデ 一夕を保持することができる不揮発性の半導体メモリを小形のチップで実現する ことができる。
また、 リフレッシュのタイミングは、 使用される強誘電体の性質 （厚さや誘電 特性など） 、 および使用条件 （電源電圧、 パルス幅など） により、 予期すること ができ、 カウンタまたはタイマーなどを設けることにより、 そのリフレッシュの タイミングを確実に把握することができ、 データを破壊することなく維持するこ とができる。
上記においては、 本発明を好ましい実施形態として説明したが、 各用語は、 限 定のために用いたのではなく、 説明のために用いたものであって、 本発明の範囲 および精神を逸脱することなく、 添付のクレームの範囲において、 変更すること ができるものである。

Claims

請求の範囲
1 . 強誘電体層をゲート電極と半導体層との間に有する強誘電体メモリ F E Tからなるメモリセルを含む半導体メモリにおいて、 前記メモリセルにデ一夕を 書き込む際に、 該デ一夕の書込みの電圧と逆方向の電圧を印加した後に前記書込 み用の電圧を印加することを特徴とする半導体メモリの書込み方法。
2 . 前記メモリセルへの書込み時の電圧の印加を電源電圧を 3等分して各ラ インに印加する 3等分法を使用し、 選択セルに電源電圧を、 非選択セルに電源電 圧の土 1 / 3の電圧を印加する請求項 1記載の書込み方法。
3 . 前記強誘電体メモリ F E Tからなるセルをマトリックス状に複数個配列 し、 行または列方向に並ぶ各セルのゲートを連結してワード線を形成し、 行また は列方向に並ぶ各セルのソースを連結してソース線を形成し、 列または行方向に 並ぶ各セルのドレインを連結してデータ線を形成し、 列または行方向に並ぶ各セ ルの半導体層を連結してビッ ト線を形成することにより前記半導体メモリを構成 し、 前記ヮード線とビット線との間に電圧を印加することにより書込みをする請 求項 1または 2記載の半導体メモリの書込み方法。
4 . 強誘電体層をゲート電極と半導体層との間に有する強誘電体メモリ F E Tからなるメモリセルを含む半導体メモリにおいて、 前記メモリセルのデータを 読み出す際に、 該デ一夕の読出しの電圧と逆方向の電圧を印加した後に前記読出 し用の電圧を印加することを特徴とする半導体メモリの読出し方法。
5 . 強誘電体層をゲート電極と半導体層との間に有する強誘電体メモリ F E Tからなるメモリセルと、 該メモリセルのデータを転写し得るバッファセルと、 前記メモリセルのデータを前記バッファセルに転写し、 かつ、 該転写されたデ一 夕を再度前記メモリセルに再書込みをするバッファ回路とからなる強誘電体層を 用いた半導体メモリ。
6 . 前記メモリセルがマトリックス状に複数個設けられ、 前記バッファセル が前記メモリセルの行または列の少なくとも 1ラインのメモリセルのデ一夕を転 写し得るセル列からなり、 前記バッファ回路が前記メモリセルの少なくとも 1ラ インのデータを一括して転写し、 かつ、 再書込みをし得る回路である請求項 5記 載の半導体メモリ。
7 . 前記バッファセルが、 強誘電体層をゲート電極と半導体層との間に有す る強誘電体メモリ F E Tからなる請求項 5または 6記載の半導体メモリ。
8 . 前記バッファセルのゲー卜電極と前記メモリセルのデータラインとの間 に接続され前記メモリセルの転写を制御する第 1の選択素子と、 前記バッファセ ルのゲ一ト側に接続される前記バッファセルのデ一夕の読出しを制御する第 2の 選択素子と、 前記バッファセルの読出しデ一夕の電圧を変換して前記メモリセル の基板を連結するビッ トラインに接続する変圧器とから前記バッファ回路が形成 されてなる請求項 7記載の半導体メモリ。
9 . 強誘電体層をゲ一卜電極と半導体層との間に有する強誘電体メモリ F E Tからなるメモリセルと、 該メモリセルのデ一夕を転写し得るバッファセルとを 有する半導体メモリにおいて、 前記メモリセルのデ一夕を一旦前記バッファセル に転写し、 かつ、 転写された前記データを再度前記メモリセルに再書込みをする ことにより、 前記メモリセルのデータをリフレッシュする強誘電体層を有する半 導体メモリのアクセス方法。
1 0 . 前記メモリセルのデータのリフレッシュを、 該メモリセルに用いられ る強誘電体層のデ一夕の予め把握されたディスターブ特性に応じて一定のァクセ ス時間ごとに行う請求項 9記載のァクセス方法。
1 1 . 前記メモリセルのデータのリフレッシュを、 該メモリセルへの書込み および Zまたは読出しの回数が一定回数になるごとに行う請求項 9記載のァクセ ス方法。
1 2 . 前記書込みおよび/または読出しの回数をカウンタによりカウントす る請求項 1 1記載のアクセス方法。
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