TW422985B - Boosting circuit with boosted voltage limited - Google Patents

Description

422985 五、發明說明（】） 之領域. 的提係關於升麼電路’用以產生高於供給電源電壓 &JL技術之描j 眸，：非？發性半導體記憶裝置中’當進行讀取動作 车—一高於供給電源電壓之驅動電壓加於相對應之 ΐΐί Ζ一方面’在降低供給電源電麗上，亦有強烈 2 傳統的非揮發性半導體記憶裝置經常使用 DR. : /予兀線，壓增加高於供給電源電壓。同時，在 3曰=彡f將一咼於供給電源之電壓加於字元線驅動電 ^ ^ ^ 如此可使字7線驅動電晶體之輸出電壓或 ::線電壓等同於供給電源電壓之位$。為達此一目的， 而採用經升壓電路放大之控制訊號。 f表於日本專利公開公報（Jp_A_Heisei 導體記憶装置便是此裝置的-個範例。此非 ?發生丰導體5己憶裝置的特徵如下。即是，提供—顆電 :从=其端連接至由讀取動作所選取之字元線。在讀取 =作中’欲驅動所選取之字元線，可將電容另一端之電壓 準提升至高位準’而使電容一端之電壓高於供給電 源電壓。之後，將此高於供給電源之電壓加諸所選取之字 70線作為該字元線之驅動電壓。冑而言之，藉由升壓 路，將該字元線以-個經提升後且高於供給電源之電壓加 以驅動。 在此參考資料中，亦發表了其他的非揮發性半導體

麵 第5頁 422985 五、發明說明（2) 記憶裝置。即是，在某一非揮發性半導體記憶裝置令，對 應於晶片致能訊號的升壓電路與另—升壓電路兩者同時運 作，如此可使予元線驅動電壓保持不超過某一允許的位 準。此非揮發性半導體記憶體亦可工作於低的供給電源電 壓。如圖1所示，在另一非揮發性半導體記憶裝置令，升 歷電路的輸出電壓受限於幾級串聯的二極體，並且可預防 字元線驅動電壓增加超過某一不期望的位準。 在圖 壓電路， 電路。此 在本例中 器16與電 將增加超 當藉由内 體11，將 之電壓增 體20與21 電壓或字 在曰 表有關非 給電源電 而將此高 時，升壓 1所示傳統的範例中’反相器1 6與電容丨7組成升 並且NMOS電晶體1 〇與供給電源線8組成電壓切換 外’限壓電路區塊22由兩顆二極體2〇與21組成。 ’將端點18充電至供給電源電壓Vcc ^藉由反相 夺1 7之升壓原理，當輸aATI)訊號，該端點電壓 過供給電源電壓Vcc ^這與圖7所示之電路類似。 部列位址訊號選取了字元線6後，經由⑽〇s電晶 端點18之電壓加諸字元線6上。結 加至高於某-允許之電愿位準時，由串田聯子= 所組成的限壓電路22將開始運作以預防端點18之 π線6之電壓超過該允許之電壓位準。 本專利公開公報（JP-A-Heisei 1〇一5〇〇88)中亦發 揮發性半導體記憶裝置於寫入或擦栻動作時將供 壓提升i某一更高之電壓的技術。回應許可訊號 電壓輪出，並且當此高電壓超過某一參考電壓 電路的某些元件將停止運作。

此外，在Johnny C. Chen et al所發表的"僅2.7伏特

第6頁 422985 五、發明說明（3) 之NOR 閘快閃記憶體"（1996 Symposium on VLSI Circuits Digest of Tchnical Papers，ρρ· 1 72-1 73 ) — 文中’描 述了一種技術，該技術提供複數個升壓電路用以將所有之 輸出連接在一起，並且當產生了欲使用之供給電源電壓 後’將依據供給電源電壓之位準選擇欲連接之升壓電路。 然而，因為僅僅使用到升壓電路，故上述之傳統非揮 發性半導體記憶裝.置並不實際。將無法使字元線驅動電壓 的過度增加之現象受到限制。也就是說，當字元線電壓過 高時’由記憶單元讀出之電流將增加。當該電壓過低時， 該電流將減少。在這兩種情況下，將對儲存於記憶體中之 資料進行錯誤地偵測。當該半導體記憶裝置之供給電源電 壓在3伏特至5伏特的範圍内，這個問題可以予以忽略。然 而’近來要求半導體記憶裝置必須工作於一個由丨，8伏特 至5伏特更廣的範圍下。於更廣的供給電源電壓範圍，為 了達成自記憶單元讀取資料之目的，將提升之電壓保持 某一電壓範圍是很重要的。 壓位準選擇欲連接之升 之改變，因而造成對資 同時，依據希望的供給電源電 壓電路的技術並無法制止提升電愿 料錯誤地偵測。 對應级瓶机现:供給電源電壓提升的技術不能因 速的讀取動作。這：因為當内部位址訊號切換 妒二 號亦同時切換。同時，儘管升屋電路：訊 源兩倍之電壓，但提升至想要的雷艰命^ & 大於供给電 經過一段時間後，此舉將導致功率耗損。幾十個時脈。

422985 技術中 的電荷 準，因 電荷儲 升壓之 升之電 的動作 之電壓 ，該非 ’升壓 部份經 而使提 存於升 動作重 壓將下 至緊接 很難達 揮發性 電路之輸 由二極體 升之電壓 壓驅動電 新設定且 降且低於 著的升壓 到所要的 半導體記 五、發明說明（4) 此外，在此 於一極體’超過 端放電至接地位 麼。結果，部份 掉。因此，當將 成低位準時，提 假如自重新設定 時間太短，提升 度將減緩。所以 速的讀取動作》 發明之概述 出（提升電壓）受限 自升壓電路之輸出 不超過參考之電 容且大部份將損耗 反相器之輸出設定 初始電壓。於是， 動作的這段預充電 電壓值且升壓之速 憶裝置蟲.支進u 本發明的一目的為提供一升壓電路，該電路用以快速 地產生提升之電壓且僅有少許偏差。 本發明的另一目的為提供一升壓電路，該電路之重新 設定與欲充電時間可大幅縮短。 本發明的又另一目的為提供一半導體記憶裝置，藉由 上述之升壓電路，該裝置可在高速下操作且擁有很高可靠 度。 依本發明的一實施樣態，一升壓電路將包含複數個升 壓電路單元 '一個電壓檢測電路與一個升壓控制電路。該 複數個升壓電路單元之輸出連接在一起且各自擁有電壓提 升之功此《該複數個升壓電路單元將產生一高於供給電源 之電壓以回應驅動訊號。該電壓檢測電路檢測提升之電塵 是否高於預定之電壓’當檢測的結果為提升之電壓高於預

422985 玉、發明說明（5) 定之電壓時，將產生一電壓控制訊號。為了回應電壓控制 訊號，升壓控制電路將限制該複數個升壓電路單元中的 定之升壓電路單元的電壓提升功能。在這個情況下，除 定之升壓電路單元外的其餘複數個升壓電路單元將繼 行電壓提升之功能。 該複數個升壓電路單元可能含有第一個與第二個升 電，單70，並且第二個升壓電路單元可能為預定之升壓 路早凡。在這個情況下，吾人期望第一個與第二個升壓 路單兀將包含有用作提升電壓功能之第一顆盘第二顆電电 !元=:個升壓電路單元的電容大於第：個升壓電路 壓電：ί ^電路單元亦可能含有第-個至第三個升 廢電路早疋’1且預定之升壓電路單元可能為第三個： 之電容擁有相同之電容：/I固至第二個升壓電路單元 該升壓控制電路將停止預定之升壓電路單元的 升功旎以限制住電壓提升之功能。 壓提 :將升壓電路併入半’導體記憶裝置並 位址之切#，並且可會產生驅動訊號以回應 元線上。 了將棱升之電麼加諸於該位址對應的字 含： 依本發明的另一實 施樣態’將電壓加以提升的方法包 藉由複數個輸出端相诖Η Λ ^ 嘴相連且各自擁有電壓提升功能之升

ΙΒ

42298 5 五、發明說明（6) --- 壓電路單元’產生一高於供給電源電壓之提升電壓以回應 '驅動訊號； ‘、 檢測提升之電塵是否高於預定之電壓，當檢測的妹 為提升之電壓高於預定之電壓時’將產生一電壓控制訊 號；以及 ° 限制該複數個升壓電路單元中的預定之升壓電路單元 的電壓提升功能以回應電壓控制訊號。 $ 依本發明的另一實施樣態，升壓電路包含： 複數個升壓電路單元，每個單元包含一顆電容’並且 其輸出端均相連在一起，其中之電容用以產生高於供給電 源電壓之提升電壓，以達成電壓提升之功能並回應驅動訊 號’該訊號用以驅使對負載電容充電； ^ 一電壓檢測電路，其用以檢測提升之電壓是否高於預 疋之電壓s檢測的結果為提升之電壓高於預定之電壓 時，將產生一電壓控制訊號；以及 一升壓控制電路，為了回應電壓控制訊號，該電路將 P艮制該複，個升壓電路單元中的Μ之升愿電路單元的電 f提升功能，19而使預定升壓電路單元的電容以外加之負 ^ ^ 且由棱升之電壓進行充電。 圖式之簡阜説aq 办μ圖^為^顯7""出一個傳統非揮發性半導體裝置之主要部 份的一電路圖； 圖2為顯示依墟太敗πη 面q盔批 據本發明之實施例的升壓電路圖； 围Z之升壓電路的細部之圖式； 五、發明說明（7) 圖4為顯示升壓電路單元與圖3中升壓電路之負載電容 的關係之圖式， 圖5為圖4之等效電路圖； 圖6A至6G為顯示圖2與圖3所示依本發明的第一個實施 例之升壓電路各個部份之波形圖； 圖7為顯示將本發明實施例之升壓電路應用於非揮發 性半導體記憶裝置上之方塊圖。 符號說明 1，2〜升壓電路單元 3〜提升電壓檢測電路 4〜升壓控制電路 5〜記憶單；έ電晶體 6〜字元線 7~位元線 8〜供給電源線 9〜供給電源 1 0〜充電電晶體 10, 1 1, 12, 13〜NMOS 電晶體 14〜NAND閘 1 5〜反相器 1 6〜反相器 17〜電容 1 8〜端點

第11頁 4^2985 五、發明說明（8) 20, 21〜二極體 22~限壓電路區塊 AB~位址暫存器 AT〜ATD電路 ATDBST〜升壓驅動訊號 BL~位元線 BLIMT〜升壓停止訊號 BOOST1, BOOST2〜升壓訊號 BS〜升壓電路 C，C1，C2-升壓驅動電容 CD·"行解碼器

Cou卜負載電容 GND〜接地電壓 11，I 2，I 3，I 4〜反相器 MA〜記憶單元陣列 MO記憶單元 NA-NAND 閘 R D ~列解瑪器 REF〜參考電壓 SW〜電壓切換電路 T卜NM0S電晶體 T2〜PM0S電晶體 VB00ST〜提升電壓

Vcc~供給電源電壓

第12頁 422985 五 '發明說明（9) VU〜電壓幫浦電路 VWORD~字元線電壓 WD~字元線驅動器 WL~字元線 較佳實施例之說明 茲參照附圖，詳細說明本發明之升壓電路如下。 圖2顯示依本發明的實施例所完成之升壓電路方& 圖。依本發明的實施例所完成之升壓電路包含—個 制電路4、複數個升壓電路單元1與2以及一個提升電壓檢^ 測電路3。將該複數個升壓電路單元1與2之輪出連接在— 起。當位址訊號切換時’或當時脈或CPU提供之控制訊號 切換至預定狀態時’該複數個升壓電路單元1與2可進行'電 壓提升之功能以增加字元線之電壓，使該電壓高於供給電 源電壓。該提升電壓檢測電路3用以檢測升壓電路單元%之 輸出是否高於預定電壓。當升壓電路單元丨與2之輸出高於 預定位準時’升壓控制電路4可限制升壓 ^、 提升功能。 早凡之電壓 將-個依據本發明實施例之半導體記憶裝置顯示於圖 7中。該非揮發性半導體記憶裝置包含_記憶單元陣列、 暫存器AB、一列解碼器R〇、一行解碼器〇、-字元 線驅動謂'一 ATD電路AT、一升壓電路Bs 子： 電路VU與一電壓切換電路㈣。 1 位址t 器0會維持位址訊號。列解碼器RD接收來自 存器AB之列位址用以選取記憶單元陣列MA的某一條

第13頁 籌A229 8 b 五、發明說明（10)

字元線WL。根據列解 望的電壓輸出至所選 位址暫存器AB之行位 位元線BL。在讀取的 AB中位址訊號之改變 憶單元陣列MA進行寫 VU將產生一高電壓。 出與電壓幫浦電路VU 動器WD上。 取的念輸出，字元線驅動器仰將希 址C。行解碼器⑶接收來自 動作k取記憶單元陣列ΜΑ的某一條 ,ATD電路AT檢測位址暫存器 生升壓驅動訊號ATDBS]^當對記 ^ ®作或擦栻動作時，電壓幫浦電路 ‘切換電路SW將自升壓電路Bs之輸 之輸出兩者中選取其一加諸字元線驅 記憶單元陣列MA可以為一EPR〇M記憶單元陣列，在該 陣歹】中，複數個快閃記憶單元安置於一矩陣中且每個快閃 記憶f元均緊鄰地位於字元線叽與位元線BL所形成之方格 中每一個3己憶單元mc可由列解碼器㈣與行解碼器CI)所選 取6當進行寫入之動作時，電荷將注入記憶單元亂之浮動 閉極中。當進行擦拭之動作時，該電荷將予以放電。 對所需之記憶單元MC進行的讀取動作中，升壓電路BS 產生子元線電壓，該電壓高於電壓切換電路SW之供 給電源電壓’並且將其加在對應之字元線几上。將字元線 電壓VWORD加於所有記憶單元MC的閘極上，該記憶單元Mc 連接至相對應的字元線WL上。因此，"〇”（在寫入動作中） 或"1 ”（在擦栻動作中）之資料可由所選取之記憶單元MC的 位元線BL讀出。必須注意的是，需將字元線電壓VW0RD設 定至適當之位準，如此方能有十足把握地藉由讀出放大器 (未圖示）分辨出” 〇"與” 1 ”之資料。在對記憶單元MC之寫入

第14頁 ^22985 五、發明說明（π) 動作或擦拭動作中’電壓幫浦電路νυ將發揮它的功能。 圖2顯示依本發明的實施例所完成之升壓 該升壓電路本質上對應於圓7之升壓電路BS。該升壓 電路包含兩個升塵電路單元】與2、一個提升電壓檢測電路 &以及一個升壓控制電路4。當接收到來自圖7之ATD電路AT '升壓驅動訊號ATDBST，該升壓控制電路4產生兩個升壓 訊號B00ST1與B00ST2並將之加於升壓電路單元丨與2上。升 壓電路單7〇1與2共同產生一高於供給電源電壓之提升電壓 VBOOST。當提升電壓VBOOST增加至預定位準時，提升電壓 檢測電路3開始運作並將升壓停止訊號BUMT加於升壓控制 電路4上。為回應升壓停止訊號乩^丁，升壓控制電路4將 停止升壓訊號B00ST2。因此，升壓電路單元2便停止其升 壓功能。之後，升壓電路單元丨將繼續運作以維持提升之 電壓VBOOST。結果，在讀取的動作中，便可控制提升電壓 VBOOST以預防字元線電壓WL超過預定之位準。當升壓驅動 訊號ATDBST停止時，升壓電路單元}亦停止其升壓動作並 且提升之電壓將恢復至供給電源電壓之大小。 η圖3為圖2之升壓電路的細部圖。如圖3所示，升壓電 路單元1與2擁有升壓驅動電容(^與。和反相器11與12，此 反相器分別用以驅動對應之升壓驅動電容π與以。升壓電 路單tgI與2的兩個輸出端結合在一起以輸出提升之電壓 VBOOST，並且連接至充電電晶體1〇。提升電壓檢測電路3 包含一顆比較器，該比較器用以比較提升之電壓νβ〇〇5τ與 參考之電壓REF。當提升之電壓VB〇〇ST超過參考之電壓

Mm 第15頁 422985 五、發明說明（12) REF ’便產生升壓停止訊號BLIMT。升壓控制電路4包含兩 級反相器13與14和一個NAND閘NA 此兩級架構之反相器13 與14將升壓驅動訊號ATDBST由圖7之ATD電路AT傳送至升壓 電路單元1。將升壓停止訊號BLIMT與第一級反相器13之輸 出接至NAND閘NA，該閘之輸出接至升壓電路單元2。 如圖7所示’將提升電麼VBOOST連接至充電電晶趙 10、字元線驅動器WD與字元線WL上。字元線與複數個記 憶早元MC相連。當將負載電容以Cout表示時，圖3之升壓 電路單元1與2和負載電容C out之連接情形便如圖4所示。 假設C1+C2 = C，升壓電路可表示成圖5之等效電路。在升壓 功能開始之前’經由充電電晶體1 0，將提升之電壓VB00ST 充電至供給電源電壓Vcc。當升壓驅動電容c之輸入由〇升 成電壓V時’藉由電容分割效應（capacitance division)，提升之電壓VB00ST可由下面的等式（1)表示： Ο)

VBOOST = Vcc Η--V C + Cout 由上面等式（1)可清楚瞭解，因為在大容量的記憶單 元陣列MA下，負載電容Cout將變大，故必須增加升壓驅動 電容值方能使提升電壓VBOOST足以高於供給電源電壓 Vcc。若電容元件由複晶矽材料製成，當元件面積增加時 電容值亦隨之增加，升壓驅動電容之時脈傳遞速度將降低 而使得升壓動作之速度降低。為了消除上述問題，可將升

第16頁 42 298 5 五、發明說明（13) 壓驅動電谷C分成複數個元件，每個元件並聯，如此可將 寄生電阻盡可能地減少。 在本發明中’藉由改變升壓驅動電容C以控制提升電 壓V.BOOST，使其不超過預定位準。為達此一目的，如圖3 所示’以兩個電容C1與C2完成升壓驅動電容c，並且為了 回應升壓停止訊號BLIMT，升壓電路單元2亦會停止動作。 在本發明中’決定提升之電壓VB〇〇ST後，便將圖1所示之 兩顆二極體2 0與21組成之限壓電路的電流路徑移除。因 此，儲存於升壓驅動電容(^與㈡和負載電容c〇ut之電荷便 不會流失。接著’將升壓動作重新設定後，絕不會有提升 之電壓VBOOST低於供給電源電壓Vcc之情形，所以假如離 下次升壓動作之預充電時間很短時，提升之電壓將會減 少。重新設定升壓動作意指將升壓動作停止並將升壓驅動 訊號ATDBST設定為不動作狀態。 兩升壓驅動電容C1與C2之關係以C1>C2較佳，並且期 望升壓驅動電容值C1對升壓驅動電容值C2之比為2: 1。可 將相同之效應應用於一修改過的例子中’在該例中將升壓 驅動電容分成三個元件並將升壓停止訊號BLiMT加於此三 疋件之上。 圖2所示之實施例的運作將參考圖6人至6(;的波形圖加 以說明。 為了簡化說明，假設每個訊號的高位準均等於供給電 源電壓Vcc且低位準均等於接地電壓GND。當本實施例之非 揮發性半導體記憶裝置處於列位址並未決定的初始狀態

第17頁 ^22985 五、發明說明（14) 時’字元線驅動器WD的NMOS電晶體T1將導通且PMOS電晶體 T2將關閉。因此，字元線WL將賦予接地電壓之〇伏特。同 時’藉由上述之充電電晶體10將提升電壓VBOOST充電至供 給電源電壓Vcc。 在此狀態下’當在位址暫存器AB中之非揮發性半導體 記憶裝置的内部位址資料之列位址如圖6A所示般改變時， 在列解碼器RD中’與之對應的nm〇S電晶體T1關閉且與之對 應的PMOS電晶體T2導通。結果，從充電電晶體丨〇將字元線 電壓VWORD加於字元線WL上。在此狀況下，字元線電壓為

Vcc ° 需注意的是’本實施例採用兩升壓電路單元1與2。然 而，本發明並不侷限於此。升壓電路單元之數目可為三個 或更多。例如，可以提供擁有相同升壓驅動電容之三個升 壓電路單元，並且可將三升壓電路單元之一的升壓功能加 以停止以回應升壓停止訊號〖Μτ。 ^在關⑽電晶體T1與1^〇5電晶體T2反相之後，經過一小 丰又之延遲時間，ATD電路AT使升壓驅動訊號開始動 作’如，6B所示。此動作乃依據下述之理由。即是，經由 下述之程序，將提升電壓vb〇〇st增加至高於供給電源電壓 CC^之 ’以回應開始動作的升壓驅動訊號ATDBST。若 ::I t 2所需之寬裕時間用以將NM0S電晶體T1由導通狀 #能> # 1狀態將存在一段電晶體Τ1與Τ2同時處於導 τι ，二f空間，以至於經由PM0S電晶體Τ2與NM0S電晶體 ’ 電流將由電壓切換電路SW流至接地處。因此， 4^2985 五、發明說明（15) 給定一小段延遲時間以預防用以產生提升電壓VBOOST之電 荷之損耗。 升壓驅動訊號ATDBST為負脈衝。因此，經過兩反相器 13與14之升壓訊號B00ST1亦為負脈衝，如圖6C所示。同 時，如圖6F所示’既然起初便將升壓停止訊號blimt設成 供給電源電壓Vcc，升壓訊號B00ST2則為負脈衝並且為 NAND閘NA之輸出訊號，該NAND閘之輸入為升壓停止訊號 BLIMT與反相器13之輸出，如圖6D所示。

基於升壓驅動電容C1與C2之功能，提升之電壓VBOOST 將增加至下述之電壓，如圖6E所示，且此電壓可由前述之 等式決定之。

Fcc(l + ^2+C〇ur} (2) 當提升之電壓VBOOST超過參考電壓REF時，電壓檢測 電路3將使升壓停止訊號BLIMT開始動作並產生負脈衝，如 圖6F所示"因此，NAND閘NA將升壓訊號B00ST2回歸供給電 源電壓Vcc ’並且反相器12停止對升壓驅動電容C2之充電 動作。於是，僅升壓電路單元i對提升電壓VB〇〇ST之產生 有所貢獻。因此，提升電壓VBOOST之上升曲線便报平滑β 在此情形下，電容C2之功能猶如負載電容Cout之外加負載 電容。因此’提升電壓VBOOST之上升曲線便更為平滑。 以此方式’可在不耗損提升電壓VB〇〇ST之電荷情形

第19頁 傾8855 五 '發明說明（16) 下，預防將字元線電壓VWORD提升至不希望的電壓。 因為，當ATD電路AT使升壓驅動訊號ATDBST不動作 = 升之電壓VBOOST將降低至供給電源電壓之位準Vcc的緣 故。因此，不同於電荷會耗損之傳統範例，絕不會有提 電壓VBOOST減少至低於供給電源電壓Vcc的情形。 一本發明有一種排列方式，該方式將複數個升壓電路單 疋之輸出連接在一起以產生提升之電壓。同時，當提升之 電壓超過預定之電壓時，將控制一部分之升壓電路單元並 Pf制其功能。因此，可獲得較少變動之提升電壓。正當將 提升電壓保持於較少變動之狀態時，同時亦因為本發明架 構t不形成電流路徑的情形，故使得用以產生提升電壓之 電何並無耗損。所以，一旦升壓的動作重新設定，提升之 ，，隨時準備回歸其初始之電壓i。由於這些因素，重新 Γ Ϊ之動作ί預充電之動作所需之時間便可縮短。因此， 可完成具備高速操作與高可靠度之半導體記憶裝置。

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Claims (1)

1. "4^2985 六'申請專利範圍 1· 一種升壓電路包含： =個升壓電路單元，用以產生高於供給 k升電壓以回應驅動訊號，這些電路單元之輸出均相2 一起且各自具備電壓提升之功能； ▲ 一個電壓檢測電路’此電路用以檢測該提升電壓 :於：Ϊ之電壓’且當檢測到該提升電壓高於預定電壓 時’會產生一電壓控制訊號； …：升壓控制電路’此電路用以限制該複數個 早儿中的預定之升壓電路單元的電壓 路 電壓控制訊號。 早70的電塵棱升功能’以回應該 2.如申請專利範圍第1項之升壓雷 之井懕φ牧路’其中除該預定 之升壓電路皁疋外的其餘複數個升壓 該電壓提升之功能， 电路皁凡將繼續進仃 ^ μ t Λ^1 ^ ^ ^ ^ ^ ^ 开澄霉路早疋可為第一個與第二個 二個升壓電路單元Α 壓電路皁兀，且該第 4 ^ 為該預疋之升壓電路單元。 如申凊專利範圍第3項夕4殷泰 與第二個升壓電路單元包路’其中該第-個 於該第-個升•電路單元個升壓電路單元之電容大 ό·如申請專利範圍第1馆Α 升壓電路單元可為卜^之升壓電路，其中該複數個 定之升壓電路單元第二個升壓電路單元，且該預 6如·：Λ 三個升壓電路單元。 *如申明專利範圍第q ts , 第5項之升壓電路，其中該第一個 ‘4229 8 5 六、申請專利範圍 ~ ' 至第二個升壓電路單元擁有相同電容值之電容。 7‘如申請專利範圍第1項至第6項中任一項之升壓電 路，其中該升壓控制電路可停止該預定升壓電路單元之電 壓提升功能以限制該電壓提升之功能。 8.如申請專利範圍第1項至第6項中任一項之升壓電 路’。其中把該升壓電路併入半導體記憶裝置且該裝置之記 憶單元陣列擁有字元線，並且 產生該驅動訊號以回應位址之切換，並且 將該提升之電壓加諸與該位址對應的字元線上。 —9. 一種將電壓予以提升的方法，包含如下步驟： 藉f複數個輸出端相連且各自擁有電壓提升功能之升壓電 路單元’產生一高於供給電源電壓之提升電壓以回應一驅 動訊號； 檢測該提升之電壓是否高於預定之電壓，當檢測的結 果為該提升之電壓高於預定之電壓時，將產生一電壓控制 訊號；以及 限制該複數個升壓電路單元中的預定之升壓電路單元 的電壓提升功能以回應該電壓控制訊號。 10. 如申請專利範圍第9項之方法，其中該限制步驟 為’除了該預定之升壓電路單元外，該複數個升壓電路單 元的其餘部份繼續進行電壓提升之功能。 11. 如申請專利範圍第9項之方法，其中，該複數個 升壓電路單元包含第一個與第二個升壓電路單元，且該第 二個升壓電路單元為該預定之升壓電路單元，並且

   第22頁 8 5 4229 ~、申請專利範圍 第二顇電容該第二個升壓電路單元包含第-顆與 屋電路單元之電容大壓提升之功能，且該第一個升 12.如申請ία」、第一個升壓電路單元之電容。 屋電路單元為第一個至；第9二之/法，其中該複數個升 升壓電路單元為談I::升壓電路單★，且該預定之 早兀為該第二個升壓電路單元 疋〈 其令該第一個至第三 ^ 之電容。 電路早70擁有相同電容值 法，1其3中奢專利範圍第9項至第12項中任-項之* 提升功Γ限制步驟為停止”定升壓電路單元之該方電壓 14.如申請專利範圍第9項至第12項中任 半導體壓電包含於一半導體記憶裝置，且， 體汜隐裝置之記憶早元陣列具有字元線，並 且該 該方法進一步包含： 產生該驅動訊號，以回應位址之切換；並且 將該提升之電壓加諸與該位址對應的字元線上 H 一升壓電路包含： ° 複數個升壓電路早元’每個單元包含一顆電办 其輸出端均相連在一起，其中該電容用以產生高於並且 療電壓之提升電壓’以達成電壓提升之功能並回應^给電 鱿’該訊號用以驅使對負載電容充電； ’ ’動訊 一電壓檢測電路’其用以檢測該提升電壓是否^ 定之電壓’當檢測的結果為該提升之電壓高於預定局於預 义之電壓 ΙΗΜΙ 11^ 第23頁

   時’將產生一電壓控制訊號；以及 蔣眼二：ΐ控制電路1以回應該電壓控制訊號，該電路 =制該複數個彳Μ電路單Α中㈣冑之升壓電路單元的 電壓提升功能，因而使該預定升壓電路單元的電容以外加 之負載電容方式運作且由提升之電壓對其進行充電β —16.如申請專利範圍第15項之升壓電路，其中除該預 疋之升壓電路單元外的其餘複數個升壓電路單元將繼續進 行該電壓提升之功能。 17·如申請專利範圍第15項之升壓電路，其中該複數 個升壓電路單元為第一個與第二個升壓電路單元，且該第 二個升壓電路單元為該預定之升壓電路單元。 18·如申請專利範圍第17項之升壓電路，其中該第一 個與第二個升壓電路單元包含第一顆與第二顆電容，用以 產生該電塵提升之功能，並且該第一個升壓電路單元之電 容大於該第二個升壓電路單元之電容。 19. 如申請專利範圍第15項之升壓電路，其中該複數 個升壓電路單元為第一個至第三個升壓電路單元，且該預 定之升壓電路單元為該第三個升壓電路單元。 20. 如申請專利範圍第19項之升壓電路，其中該第一 個至第三個升壓電路單元包含具有相同電容值之電容。 21·如申請專利範圍第15項至第20項中任一項之升壓 電路’其中該升壓控制電路停止該預定升壓電路單元之電 壓提升功能以限制該電壓提升之功能。 22.如申請專利範圍第15項呈第20項中任一項之升壓

   第24頁 鼷42298 5 六、申請專利範圍 電路，其中該升壓電路係包含於一半導體記憶裝置，且該 半導體記憶裝置之記憶單元陣列具有字元線，並且 產生該驅動訊號以回應位址之切換，並且 將該提升之電壓加諸與該位址對應的字元線上。