TW475316B - Boost circuit - Google Patents

Description

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本發明係關於一種升壓電路，尤 電路以減少電源電流而所設計之升壓 复農益直立描述 其是針對啟動該升壓 電路。 一個習用之升壓 的時序圖示於圖16。 電路技術的範例架構示於圖丨5並且它 另^方面’ CTL設成高位準便可進行升壓之動作.。由 # 崩入之時脈訊號經由N.AND 1 5 1輸出後將會反相。該電 何餐浦電路158A至158H，在接受反相時脈訊號的同時，便 開始升壓之動作。 :彳電路中’ #由將CTL設成低位準，之動作將 〜。無淪來自CLK之輸入位準為何值，既然接受 述輸入之NAND15i其輸出端點P1便為高位準，升燁之 便不會在電荷幫浦電路158人至1581{中進行。 土 …有體裳置接受外部電波以啟動内部電源。非接 觸性ic卡便疋一例，且預期其需求量將會增加。在該裝置 中，產生了一個問題，即是當開始進行升塵之動作時，由 於電源電流之增加，將使電源電壓減少。 關於這點，圖19為一圖示，顯示該電路之模擬結果。 在該，中參考數字251代表一升壓電壓（VPP)之波形而參 考數字252代表電源電流（IDD)之波形。該電路之升壓電壓 為17.0^且其峰值電流為842uA。 ， 接著’於日本專利公開公報平-2682 94號中所揭露之 電路圖示於圖17且其時序圖示於圖18。

第5頁 475316 五、發明說明（2) -- 在該電路中’時脈訊號自CLK端輸入並且電荷幫浦電路 204A至204H接收該時脈訊號後便開始升壓之動作。本電路 與，7所:5路的不同點為在前一級的電荷幫浦電路2〇4A 所，昇之電麼作為位準變換器2〇1β之電源而2〇18為下一級 電f幫浦電路2〇4Β之構成元件。同樣地，在電荷幫浦電路 中分別由前級電路予以升壓之電壓將分別作為位 201C至201H之電源。 °° 押然而/在該升壓電路中，位準變換器被用作為時脈驅 ，态。結果，在開始升壓之動作時，因為為每個位準變換 器之輸出等於或小於ov，故提供於電荷幫浦電路之間的切 換裝置需包含一顆N通道增強型M〇s電晶體其以大於。 因此，在升壓動作中，傳遞至下一級的電壓可以下面之表 示式表示之：

VDD

Vt (1) 且與前面之習用技術相較所傳遞之電壓減少了h之值。 因為傳遞電壓時所造成的電壓損失發生於每電 何幫浦電路204A至204H中，於暑插士 電壓。 於疋便需要許多時間以提昇該 關於k點’圖2 0為一圖$，顯示該電路擁有四級電荷 I，電路時之模擬結果。在該圖中， 一 升壓電壓（vpp)之波形，而參考數字262代表^源電% (IDD)之波形。該電路之升壓雷 '表電，原電/瓜 於或大於則。， μ為5.3V且其峰值電流等 475316 五、發明說明（3) ____ 電路時之模擬結果。在該圖中，夂 ' 電壓（VPP)之波形，而參考數字= f字271代表一升壓 波形。 Z代表電源電流（IDD)之 根據前面所述，本發明之提出左 技術相關之問胃，因此本發明； = 與f述之習用 路該電路义設計為當啟動該升；；：以：丁^升壓電 耗。 | ι电塔日寸可減少電流之消 2達成前述之目的，本發明採用下面之技術竿構。 本發明的第一個實施樣態提供一個升壓電路，包含· V.輪入，幫ί電路級，每個電荷幫浦電路及均具有-個 於：之浐m ϊ輸入、以及一個ν。輸出’每個電路級均 級二ί 一電壓高於Vi輸入端，電路級中的第2 =中的每一級之、輸入均與Ϊ:之二卜級 目、妾在電路初始時，每個時脈訊號由非動作狀熊織 Ϊ : ί :態時’相較於施加在每前一級之時脈訊號而言， 母個捋脈訊號之變換均延遲一個時脈週期·。 -此外，本發明的第二個實施樣態提供一種升壓電路， 包含第一個複數級電荷幫浦電路並於第一個位準下接收 一個時脈訊號與一個輪入，該第一個複數級電荷幫浦電路 產生第一個高於輸入電壓之電壓位準的輸出電壓、一個 準變換器可接收第一個輸出電壓，該位準變換器具有一個

五 發明說明（4) 位準變.換器時脈輸入與— - 器於該變換之時脈輸丨，、之時脈輸出，該位準變換 定之高於該位準= 第二個時脈訊號且其具有預 準、以及第二個複數：電入端之時脈輸入的電壓位 壓與第二個時脈訊产，^幫浦電路接收該第一個輸出電 第二個高於該第1:輸個；數級電荷幫浦電路產生 該複數級電荷幫、、#達％ &之電壓位準的輸出電壓。當 路中的每= ί二個複數級電荷幫浦電 的時脈訊號。 、輪入鳊以接收預定之較高電壓 =本發明，該電荷幫浦 路的同時開始升壓之動作。 」题兄％啟動升壓電 因此’獲得一種效果·•當 士 源電流之消耗。 ]。升奚之動作％可減少電 詳細說明 〔實施例1〕

用以:制:二施f之升壓電路，包含：一個控制訊號CTL 植之is雷升日之操作；—個時脈訊飢κ 通道未佈 出端連接5二其源極連接至電源VDD; 一個反相器6其輸 科幫、、#番§浦通道未佈植之M〇S電晶體5的.閘極；以及電 何幫浦電路4 A至4 Η ;以及時脈產峰雷敗7田1、，i 相對應之時脈訊號。 產生電路7用以連續地供應 曰何幫浦電路4人至411分別包含1"1通道未佈植之m〇s電 日日豆3H、電容器2A至2H以及反相器1As1H。該N通道

第8頁 475316 五、發明說明（5) MOS電晶體3A至3H串聯於N通道MOS電晶體5與輸出端VQut之 間。電容器2A至2H的一端分別連接至N通道MOS電晶體3A至 3 Η的閘極。該反相器！ a至1 η於輸入端接收各自的時脈訊號 並提供與該時脈反相之時脈訊號至電容器2Α至2Η的另一 端。 该時脈產生電路7，如圖2所示，包含一顆接收控制訊 號CTL與時脈訊號Clk為輸入之NAND9，以及延遲元件8人至 8 Η 〇 根據本架構，該電荷幫浦電路4Α至41{可避免於啟動升 壓電路的同時開始升壓之動作。 於疋，得到一個結果即當開始升壓之動作時可 源電流之消耗。 ^ 、，f著，假設外界輸入之時脈訊號CLK的頻率為倾!^， =^個”裝置，8H之延遲值’比方說，為15倍於 Ja至 訊號CU的週期。如此，或者是’若時脈 路可u能以相位差為180度(度度量），則升壓電 安i Sir 5倍外界輸人之時脈訊默LK的週期 下動柞巧或者是’只要該升壓電路能於這樣之情形 將於=描1照圖3所示之時序圖’本實施例之操作方式 有時ΓΠ”:號設成低位準以停止升壓之動作。结果，所 作。、電路7之輪出將變成高位準以停止該升壓之動 475316 五、發明說明（6) ^ 一方面，當開始升壓之動作時，該控制訊號將予以 設成高位準。於是，該時脈訊號CLK變成有 接著，依循預定之時間差，時脈訊號A至；將依~序連續 地自時脈產生電路7之輸出端輸出。對輸出訊號a而言，時 脈訊號以相差1.80度於時脈訊號CLK之方式輸出，而對輸出 訊號B而言，時脈訊號以同相位於時脈訊號CLK並且與時脈 訊號CLK時間差了375nsec之方式輸出。 同樣地，時脈訊號C以相差180度於時脈訊號CLK之方 式輸出並且與時脈訊號CLK時間差了 750nsec之方式輪出； 以同相位於時脈訊號CLK並且與時脈訊號CLK時 間差了1125nSec之方式輸出；時脈訊 脈訊號cu之方式輸出並且與時脈訊飢"^差8了0度於叶 1 500nsec之方式輸出；時脈訊以同立^ 並且與時脈訊號CU時^了 1 875nsec之方式 讯唬G以相差180度於時脈訊號CLK之方脱 訊顧時間差了 2250_。之方式輸 ：二： ：：? ： " ：CU " ^ ^ ^ - el" ： ί :ίΪ:時 現在Π J：時^ 了 3〇()()nSeC之方式輸出。 出將維持在;：Ϊ升=操::時脈產生電路之輸 4A至4H的輸入訊號亦 ^母=輸入至電荷幫浦電路 另-方面，當進r:: 不進行升壓之動作。 位準由低位;變^古位J :作日夺，在控制訊號CTL之輸人 成间位準後，時脈訊號A將延遲375nsec自 第10頁 475316 五、發明說明（7) 曰守脈產生電路7輸入至電荷幫浦電路4A，卧此電荷幫浦電 ，4A便開始升壓之動作。接著，在電荷幫浦電路4A開始升 壓之動作後，因為時脈訊號B經過3 75nsec之延遲時間後輸 入電荷^浦電路4B ’電荷幫浦電路4B開始升壓之動作。同 樣地’在各自Θ級之電荷幫浦電路開始升壓之動作後，電 荷幫浦電路4C至4H每隔375nsec之時間延遲便各自開始升 壓之動作。 因此_，當啟動升壓電路時，由下式： 電源電流=AQ / Λν χ c / At …（2) 很明顯地理想上AQ變成為習用技術之3/4因而可減少電源 電流。 圖22是一圖示顯示該電路的模擬結果。在該圖中，來 考數字281代表升壓電壓（VPP)之波形而參考數字282代表 電源電流（IDD)之波形。本電路之升壓電壓為17· 〇v而峰值 電流為553uA。 〔實施例2〕 第二個實施例的特色為減少了組成元件之數目。 如圖4所示，根據本發明之第二實施例的升壓電路包 含一個第一個升壓電路52、第二個升壓電路53以及一個位 準變換器54用以從第-個時脈訊號M1中獲取第二個時脈訊 號M3。 該第一個升壓電路52，如圖5所示，包含一個時脈端 點CLK用以接收第一個時脈訊號M1、一個輪出端點ν〇υτ,、 一個反相器55用以接收第一個時脈訊號耵、一個反相器

第11頁 475316 五、發明說明（8) … 用以接收反相器5 5之輸出、一個N通道Μ 〇 S電晶體5 7於閘極 處接收反相器5 6之輸出、以及電荷幫浦電路6 1 a與6 1 Β。 該電荷幫浦電路61A與6 1B分別具備N通道MOS電晶體 60A與60B、電谷59A與59B、以及反相器58A與58B 通道 仏08電晶體60八與6(^串聯於1^通道1103電晶體57與輸出端點 V0UT，之間。每一電容59A與59β的一個端點各別連接至N通 道MOS電晶體60A與60B之閘極。反相器58A接收時脈訊號端 CLK之時脈訊號並提供輸出訊號至電容59B的另一個端點。 第一個升壓電路5 3，如圖6所示，擁有一個時脈訊號 端點CLX用以接收位準變換器54所輸出之第二個時脈訊 號、一個輸出端VOUT、一個反相器62用以接收第二個時脈 訊號、一個反相器63用以接收反相器62之輸出、一個N通 道MOS電晶體64於閘極處接收反相器6 3之輸出、以及電荷 幫浦電路68A至68D。 該電荷幫浦電路68A至68D分別具備N通道MOS電晶體 67A至67D、電容66A至66D、以及反相器65A至65D。N通^t MOS電晶體67A至671)串聯於N通道MOS電晶體64與輸出端點 V0UT之間。反相器62至64與65A至6 5D之電源端接收第一個 升壓電路52之輸出訊號。 位準變換器54，如圖7所示，包含·· p通道M〇s電晶體 69A與69B其源極連接至電源端VP1 ; 一顆N通道M〇s電晶體 70A其茂極連接至p通道M0S電晶體69a且其源極連接皇地； 以及一顆N通道M0S電晶體70B其洩極連接至p通道从〇8電晶 體6 9B且其源極連接至地，其中p通道M〇s電晶體69a之閘極 475316 五、發明說明（9) ^妾^通道属電晶體69B之⑽；p通道_電晶體69β之 =這os電晶體70A之閑極；經由反相器71將時脈訊號 反才目後所得之訊號CLK輸入至N通道M〇s電晶體之問極； cL自一p 號⑽同相位且經過位準變換後的訊號 CLX自P通道M0S電晶體69B之洩極產生。 在第二個實施例之升塵電路中’總共具有八級 -技術被分成兩個升壓電路。也就是說，前 路二6二 路52其架構為具有兩級之電荷幫浦電 路61A與61B，以及後一級的第二個 有四級之電荷幫浦電_至_。此外電具 所獲得之升壓電壓用作為後-級的第二個升 壓電路53的電源。 1 M0S電依曰此:6:V:「個用以控制本電路第二個升壓電路之 = f 2與63之電源，以及用以進行於電 :為第I S電荷累積/轉換的反相器65A至_之電源 均為弟一個升壓電路52之輸出電壓vpp。 接下來，參照圖8所示之時序 個實施例電路之說明。 ㈣下面、、、口予第— 升壓之位準由低位準變成高位準以便開始 時脈訊號發揮作用時，第-個升壓電路便 vpp未升壓至電p懕而/Λ 升壓電路52之升M電壓 前，因為你Λ 準變換器54進入操作狀態以 為厂準良換器54未將輸入時脈訊號CLX輸入至升屙

第13頁 475316 五、發明說明（10) 電路53 ’ .第二個升壓電壓53便無法進行升壓之動作。 因此，在開始升壓動作之時，僅有第一個 ί行升壓之動作。所以，因為電荷幫浦電路的級^ 為習用技術級數，即八級，的1/4，由表示式⑴可 明顯地，理論上電源電流可變成習用技術之1/4。 又 VPP 的級數） 因此 VPP ： 此外，習用技術之升壓電壓可以下面表示式表示之： (電源電壓VDD) X (升壓電路中電荷幫浦電路 …（3) 在習用技術之電路中，可得到下面表示式： VDD X 8級二 8VDD …（4) 而在第二個實施例中，可得到下面表示式·· 數）VPP =(升壓電路52之升壓電壓）χ (升壓電路53之級 =2VDD X 4 = 8VDD …（3) 因此，很清楚地，因為藉由僅附加位準變換器而使電荷 浦電路級數減少二個，故可獲得與習用技術之電路相 升壓電壓。 °的 此外，在第一級的升壓電路中電荷幫浦電路的級數 四級，若與習用技術一樣使用八級之電荷幫浦電路，理二 上’可獲得2倍於習用技術之升壓電壓。 ’ 圖23為一圖示顯示本電路之模擬結果，其中第一個 壓電路52與第二個升壓電路53之架構均為四級。在該圖升 中’參考數字311代表升壓電壓（VPP)之波形並且參^字 3 1 2代表電源電流（丨DD)之波形。本電路之升壓電壓為 予

第14頁 475316 五、發明說明（11) 20.3V且其峰值電流為432uA。 此外’圖23為一圖示顯示本電路之模擬結果，其 :個升壓電路52之架構為二級且第二個升壓電路53: 為四級。在該圖中，參考數字321代表升壓電壓（vp㈠之 形並且參考數字322代表電源電流（IDD)之波形。本電路之 升壓電壓為19.0V且其峰值電流為224uA。. 之 〔實施例3〕 如圖9至1 4所不，第三個實施例之升壓電路的架構 =第-個實施例之㈣電路與第：個實施例之制電路為合 士亦即是，使用與第一個實施例相同之方式，在每個 績之延遲時間的間隔上’藉由時脈產生電糊，將時脈訊 號A2至C2施加於第一個升壓電路gi上。 此外’使用與第一個實施例相同之方式，在每個連續 ，延遲時間的間隔上，將時脈訊號D3至03施加於第二個升 壓電路93上，並且亦使用與第二個實施例相同之，姐 由位準變換器92將這些時脈訊號連續地施加在第二個升$ 電路9 3上。 圖25為-圖示顯示本電路之模擬結果。在該圖中，來 考數字331代表升壓電壓（vpp)之波形並且參考數字332代 ^電源電流（IDD)之波形。本電路之升 峰值電流為218uA。 ， 因此在&述第至第三實施例的升壓電路中，第三 實施例之升壓電路提供最多的電源電流減少量。 一 475316 五、發明說明（12) ~ 因為根據本發明之升壓電路以上述之方式構成，當升 壓電路啟動時可減少電流。 本發明並不侷限於上述實施例，並且在不違反本發明 之精神與範疇下可將其做任意之修改。

第16頁 475316 圖式簡單說明 - 圖1是一個電路圖，顯示本發明第一個實施例之升壓 電路架構。 圖2是一個方塊圖，顯示第一個實施例之時脈產生電 路架構。 圖3是一個時序圖，說明第一個實施例之操作。 圖4是一個方塊圖，顯示本發明第二個實施例之升壓 電路架構。 圖5是一個電路圖，顯示第二個實施例之第一個升壓 電路架構。 圖6是一個電路圖，顯示第二個實施例之第二個升壓 電路架構。 圖7是一個電路圖，顯示第二個實施例之位準變換器 架構。 圖8是一個時序圖，說明第二個實施例之操作。 圖9是一個方塊圖，顯示本發明第三個實施例架構。 圖1 0是一個電路圖，顯示第三個實施例之第一個升壓 電路架構。 圖11是一個電路圖，顯示第三個實施例之第二個升壓 電路架構。 圖1 2是一個電路圖，顯示第三個實施例之位準變換器 架構。 圖1 3是一個方塊圖，顯示第三個實施例之時脈k生電 路架構。 圖1 4是一個時序圖，說明第三個實施例之操作。

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圖1 5疋一個電路圖，顯示習用技術範例之升壓電路架 圖1 6疋一個時序圖，說明圖1 5 之習用技術範例之 升壓電路的操作。 φ^ 1 7疋一個電路圖，顯示另一個習用技術範例之升壓 電路架構。 々 圖1 8疋一個時序圖，說明圖1 7所示之另一個習用技術 乾例之升屋電路的操作。 圖1 9疋一圖示，顯示出圖1 5所示習用技術範例之升壓 電路的模擬結果。 圖20是一圖示，顯示出圖丨7所示另一個習用技術範例 之升壓電路的模擬結果。 圖以是一圖示，顯示出由圖1 7所示另一個習用技術範 歹之升壓電路改變後的升壓電路的模擬結果。 圖22是一圖示，顯示出圖i所示第一個實施例之升壓 電路的模擬結果。 圖23是一圖示，顯示出圖4所示第二個實施例之 電路的模擬結果。 β圖24是一圖示，顯示出由圖4所示第二個實施例之升 壓電路架構改變得來的升壓電路的模擬結果。 圖25是一圖示，顯示出圖9所示第三個實施例之 電路的模擬結果。 ‘· β圖26是一圖示，顯示在個別的升壓電路中峰值電流、 升壓時間與升壓後之電壓的模擬結果。 机 475316 圖式簡單說明 〜 符號之說明 CLK，CLX，Ml，M2，M3，A2 至C2，D3 至H3〜時脈訊號 CTL〜控制訊號 P卜輸出端點

61A， 61B， 158A 至158H， 204A 至204H， 4A 至4H， 68A 至68D〜電荷幫浦電路 251， 261， 271， 281， 311， 321， 331， VPP， 52， 53，91， 93〜升壓電壓 252， 262， 272， 282， 312， 3 22， 332·， IDD〜電源電 流 54， 201A至201H， 92〜位準變換器 〜輸入 v。， v0ut， VOUT〜輸出 VDD〜電源 1A 至1H， 6， 56， 55， 58A， 58B， 62， 63， 65A 至65D， 71〜反相器 ’ 3A至3H，5〜N通道未佈植之m〇S電晶體

57’ 60A, 60B，64，67A 至 67D，70A，70B 〜N 通道 MOS 電晶體 6 9A，6 9B〜P通道MOS電晶體 7，9 0〜時脈產生電路 * 2A 至2H’ 59A， 59B， 66A 至66D〜電容器 8A至8H〜延遲元件

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Claims (1)

1. $、申請專利範圍 一種升壓電路，包含： 複數個電荷幫浦電路級，各該電 個\輸入、一個時脈輸入、以乃一加J f浦電路均具有 均在V。輸出端提供一高於輸入端V之出，各該電路級 之\輸入端連接至電源電壓，除了第'壓，第一個電路級 路級中的每一個均將其\輸入端連接:=外對於複數個電 輪出端； 至緊鄰的前一級之V。 其中，在電路初始時，各續日吝 ^動作之狀態時，相較於施加在每前机—號έ由非±動作狀態變 言，各該時脈訊號之變換至少邊 、、及之時脈訊號而 2·如申杜糞剎铲阁斤, 遲一個時脈週期： 申明專利靶圍弟1項之升壓電路，並中兮、* 幫浦電路級至少包含三個該電路級。，、中该複數個電荷 念如申請專利範圍第丨項之升壓電 含一個電容器與一 _s電晶、：，== =厂脈訊號’該電容器的另一 ：以 =體的第， 至V。輪出1輸入，該M〇S電晶體的第二個端點連接 4生tV，之升1 f路，μ含—個時脈產 間該時脈產生電路包含延遲元件以提供時脈 5· ~種升壓電路，包含·· 第—個複數級電荷幫浦電路，於第一個位準下接收第 I麵 第21頁 六、申請專利範圍 產生：:二？與一個輸入，該第一個複數級電荷幫浦電路 —弟一個咼於輸入電壓之電壓位準的輸出電壓， 換器且固右位一準初k換器/可接收第一個輸出電壓，該位準變 出，^你1作位準變換器時脈輸入舆一個變換之時脈輸 :號=有該；r時脈輸出端產生第二個時脈 輸入的電壓u於該位準變換器時脈輸入端之時脈 第二個複數級電荷I满雷 與第二個時脈訊號，今：】路叙接收該第-個輸出電麼 二個高於該第—個輸出亥級電荷幫浦電路產生第 其中當兮福ΓΓΐ 電壓位準的輪出電塵， 電荷幫浦電路中的每一絲见|達到％恶時，第二個複數級 之較高電壓的時脈訊號一個時脈輸入端以接收預定 6.如巾請專利範圍第;項之 士 級”幫浦電路包含複數個第—d中該第-個複數 類電荷幫浦電路級中的每一個1何幫浦電路級，第一 一個第一類時脈輸入、以及一 ：2有一個第一類Vi輸入、 類電路級均在第-類V。輸出端提輪出，各該第-之電壓，第一個第一類電路級之^ π於第一類輸入端1 源電壓了第-類電路級中的f — 類、輸入端連接至電 類電路級中的每一個均將其第一—級外對於複數個第一 前一個第一類電路級之第二 輪人端連接至緊鄰的 :玄第二個複數級電荷。：丄黑，以及， 幫浦電路級，第二類電荷電路包含複數個第二類電荷 電路'級中的每一個均具有一 '申請專利範圍 個第二類'輸入、一個第 - 出，各該第二類電路級均：：輪t、以及—個第二類 、'弟一類輸入端Vi之電壓， 弟一類V。輪出端提供一高 二輪入端連接至電源電壓:第二類電路級之第二類 對於複數個第二類電路級中 > —類電路級中的第一級 入端連接至緊鄰的前—個第_ 2 —個均將其第二類1輸 端。 類電路級之第二類V。輸出 7時如申請專利範圍第6項 4，各該第一類時脈訊號】路，其中在電路初始 時，相較於施加在每前一 > 乍狀態變成動作之狀態 第一類時脈訊號之變換至、小一類時脈訊號而言，各該 第二類時脈訊號由非動作、作個時脈週期，並且各該 施加在每前一級之第二類七受成動作之狀態時，相較於 訊號之變換至少延遲—個日;=而言，各該第二類時脈 8. ▲如申請專利範圍第6項之1斤雷玖 荷幫浦電路級均包含一個 士 ：路’其中各該第-類電 容器的1接收時脈訊號電電晶體，該電 晶體的第一個端點 f日日體的弟一個端點，該MOS電 第二個端點連接至第一類c輸入，刪電晶體的 荷幫浦電路專二乾包圍含弟一6 : 壓電路，其中各該第二類電 容器的—端接收時脈訊於2 f 一顆M〇S電晶體，"該電 調晶體之閉極與該M〇;電:亥】：：的二端連接至該 罨日日體的弟一個端點，該MOS電 第23頁 475316 六、申請專利範圍 ' 晶體的.第一個端點連接至第二類Vi輸入，該MOS電晶體的 第二個端點連接至第二類V。輸出。 第24頁