JP2011078160A - 昇圧回路および半導体メモリ - Google Patents

Abstract

【課題】 高電圧の生成効率を向上し、消費電力を削減する。
【解決手段】 昇圧回路は、第１ノードおよび第２ノードの間に第３ノードを介して直列に接続された第１および第２キャパシタと、第４ノードおよび第５ノードの間に第６ノードを介して直列に接続された第３および第４キャパシタと、第４ノードが第１レベルに設定されているときに、第３ノードを電源線に接続する第１スイッチと、第１ノードが第１レベルに設定されているときに、第６ノードを電源線に接続する第２スイッチと、第６ノードの電荷を第２ノードに転送する第３スイッチと、第３ノードの電荷を第５ノードに転送する第４スイッチと、第２ノードを電圧線に接続する第５スイッチと、第５ノードを電圧線に接続する第６スイッチとを有する。
【選択図】 図１

Description

本発明は、昇圧回路および昇圧回路を有する半導体メモリに関する。

キャパシタの充放電とキャパシタのカップリング作用を利用して高電圧を生成する昇圧回路が知られている。回路面積を削減するために、例えば昇圧回路のキャパシタは、不揮発性のメモリセルのフローティングゲートおよび拡散層間の絶縁膜と、制御ゲートおよびフローティングゲート間の絶縁膜を利用して形成されるものがある（例えば、特許文献１参照）。

特開平６−２８３６６７号公報

昇圧回路において、キャパシタに蓄積された電荷を接地線等に放電する場合、電荷の一部は高電圧の生成に寄与しない。この結果、昇圧回路による高電圧の生成効率が低下し、消費電力が増加する。

本発明の目的は、直列に接続された一対のキャパシタを有する昇圧回路において、高電圧の生成効率を向上し、消費電力を削減することである。

本発明の一形態では、昇圧回路は、第１ノードおよび第２ノードの間に第３ノードを介して直列に接続された第１および第２キャパシタと、第４ノードおよび第５ノードの間に第６ノードを介して直列に接続された第３および第４キャパシタと、第４ノードが第１レベルに設定されているときに、第３ノードを電源線に接続する第１スイッチと、第１ノードが第１レベルに設定されているときに、第６ノードを電源線に接続する第２スイッチと、第６ノードの電荷を第２ノードに転送する第３スイッチと、第３ノードの電荷を第５ノードに転送する第４スイッチと、第２ノードを電圧線に接続する第５スイッチと、第５ノードを電圧線に接続する第６スイッチとを備えている。

第３ノードの電荷を、放電することなく第４キャパシタに接続された第５ノードに転送し、第６ノードの電荷を、放電することなく第２キャパシタに接続された第２ノードに転送することで、高電圧の生成効率を向上でき、消費電力を削減できる。

一実施形態における昇圧回路の例を示している。 図１に示した昇圧回路の動作の例を示している。 図１に示した昇圧回路を有する半導体メモリの例を示している。 図３に示したメモリセルアレイおよびメモリセルの例を示している。 図３に示した昇圧部の例を示している。 図１に示したキャパシタ対のレイアウトの例を示している。 図６のＡ−Ａ’線に沿う断面の例を示している。 図６のＢ−Ｂ’線に沿う断面の例を示している。

以下、実施形態を図面を用いて説明する。末尾に”Ｘ”の付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における昇圧回路ＢＳＴの例を示している。昇圧回路ＢＳＴは、ノードφ１およびノードＮＤＣの間にノードＮＤＡを介して直列に接続されたキャパシタＣ１、Ｃ２（キャパシタ対ＣＰ１）と、ノードφ２およびノードＮＤＤの間にノードＮＤＢを介して直列に接続されたキャパシタＣ３、Ｃ４（キャパシタ対ＣＰ２）と、スイッチＮＭ１−２、ＰＭ１−４とを有している。特に限定されないが、スイッチＮＭ１−２は、ｎＭＯＳトランジスタであり、スイッチＰＭ１−４は、ｐＭＯＳトランジスタである。

トランジスタＮＭ１は、ゲートをノードＮＤＢに接続し、ソースをノードＮＤＡに接続し、ドレインを電圧線ＶＣＣに接続し、基板を電圧線ＶＳＳに接続している。例えば、電圧線ＶＣＣは電源線であり、電圧線ＶＳＳは接地線である。特に限定されないが、電源電圧ＶＣＣは５Ｖである。トランジスタＮＭ２は、ゲートをノードＮＤＡに接続し、ソースをノードＮＤＢに接続し、ドレインを電圧線ＶＣＣに接続し、基板を電圧線ＶＳＳに接続している。

トランジスタＰＭ１は、ゲートをノードφ４に接続し、ソースをノードＮＤＣに接続し、ドレインをノードＮＤＢに接続し、基板を高電圧線ＶＨＩＧＨに接続している。トランジスタＰＭ２は、ゲートをノードφ３に接続し、ソースをノードＮＤＤに接続し、ドレインをノードＮＤＡに接続し、基板を高電圧線ＶＨＩＧＨに接続している。トランジスタＰＭ３は、ゲートをノードφ３に接続し、ソースおよび基板を高電圧線ＶＨＩＧＨに接続し、ドレインをノードＮＤＣに接続している。トランジスタＰＭ４は、ゲートをノードφ４に接続し、ソースおよび基板を高電圧線ＶＨＩＧＨに接続し、ドレインをノードＮＤＤに接続している。例えば、昇圧回路ＢＳＴは、５Ｖの電源電圧ＶＣＣから９．５Ｖの高電圧ＶＨＩＧＨを生成する。

ノードφ１−４は、ノードＶＨＩＧＨに高電圧を生成するためのクロックを受ける。例えば、ノードφ１−４に供給するクロックは、昇圧制御回路ＢＳＴＣＮＴにより生成される。なお、昇圧制御回路ＢＳＴＣＮＴは、昇圧回路ＢＳＴ内に形成されてもよい。

ノードφ１、φ２は、交互に高レベルに設定される。ノードφ１の高レベルに応答してノードＮＤＡの電圧が上昇し、スイッチＮＭ２がオンする。ノードφ２の高レベルに応答してノードＮＤＢの電圧が上昇し、スイッチＮＭ１がオンする。ノードφ１が高レベルに設定されている間に、ノードφ３は、スイッチＰＭ３、ＰＭ２をオンするために低レベルに設定される。ノードφ２が高レベルに設定されている間に、ノードφ４は、スイッチＰＭ４、ＰＭ１をオンするために低レベルに設定される。昇圧回路ＢＳＴの動作の詳細は、図２に示す。

図２は、図１に示した昇圧回路の動作の例を示している。例えば、クロックφ１−４は、図１に示した昇圧制御回路ＢＳＴＣＮＴにより生成される。クロックφ１、φ２は、交互に高レベルに設定され、高レベル期間は互いに重複しない。クロックφ３は、クロックφ１の高レベル期間に所定の期間低レベルに設定される。クロックφ４は、クロックφ２の高レベル期間に所定の期間低レベルに設定される。特に限定されないが、クロックφ１−２の振幅は、５Ｖ／０Ｖであり、クロックφ３−４の振幅は、９．５Ｖ／０Ｖである。

まず、最初のサイクルＣＹＣ１において、クロックφ２が高レベルに変化すると、キャパシタＣ３によるカップリング作用によりノードＮＤＢの電圧が上昇する（図２（ａ））。ノードＮＤＢの電圧は、クロックφ２が高レベルに変化する前に、スイッチＮＭ２を介して５Ｖ（ＶＣＣ）に設定されている。このため、ノードＮＤＢの電圧は、クロックφ２の振幅にほぼ等しい５Ｖだけ上昇し、１０Ｖになる。ノードＮＤＢの電圧変化に追従して、キャパシタＣ４によるカップリング作用によりノードＮＤＤの電圧が上昇する（図２（ｂ））。ノードＮＤＤの電圧は、クロックφ２が高レベルに変化する前に、スイッチＰＭ２を介して７．５Ｖに設定されている。ノードＮＤＤの電圧は、クロックφ２の振幅にほぼ等しい５Ｖだけ上昇し、１２．５Ｖになる。

ノードＮＤＢの電圧は、クロックφ２の電圧に追従して変化する。このため、キャパシタＣ３に印加される電圧は、クロックφ２の電圧変化の前後において５Ｖに維持される。同様に、ノードＮＤＤの電圧は、ノードＮＤＢの電圧に追従して変化する。このため、キャパシタＣ４に印加される電圧は、クロックφ２の電圧変化の前後において２．５Ｖに維持される（図２（ｃ））。

一方、ノードＮＤＢの電圧の上昇により、スイッチＮＭ１がオンし、ノードＮＤＡが電源線ＶＣＣに接続される。これにより、ノードＮＤＡは、電源電圧ＶＣＣ（５Ｖ）までプリチャージされる（図２（ｄ））。ノードＮＤＡの電圧変化に追従して、キャパシタＣ１によるカップリング作用によりノードＮＤＣの電圧が上昇する（図２（ｅ））。ノードＮＤＡの電圧の上昇により、キャパシタＣ１に印加される電圧は、徐々に高くなる。ノードＮＤＡ、ＮＤＣの電圧の上昇は、カップリング作用によるため、キャパシタＣ２に印加される電圧は変化しない（図２（ｆ））。

次に、クロックφ２が高レベルの期間にクロックφ４が、所定の期間だけ高レベルから低レベルに変化する（図２（ｇ））。クロックφ４の低レベルにより、スイッチＰＭ４、ＰＭ１がオンする。ノードＮＤＤにチャージされている電荷は、スイッチＰＭ４を介してノードＶＨＩＧＨに転送される。これにより、ノードＶＨＩＧＨの電圧は９．５Ｖまで上昇し、ノードＮＤＤの電圧は９．５Ｖまで下降する。また、スイッチＰＭ１のオンにより、ノードＮＤＢ、ＮＤＣ間でチャージシェアが起こり、ノードＮＤＢに蓄積されている電荷がノードＮＤＣに転送される。すなわち、キャパシタＣ３−Ｃ４間の中間ノードＮＤＢに蓄積された電荷は、接地線ＶＳＳ等に放電されることなく、次にカップリング動作するキャパシタ対ＣＰ１に接続されたノードＮＤＣに転送される。チャージシェアにより、例えば、ノードＮＤＢの電圧は８Ｖまで下降し、ノードＮＤＣの電圧は７．５Ｖまで上昇する（図２（ｈ、ｉ））。

ノードＮＤＢの電圧の低下により、キャパシタＣ３に印加される電圧は、３Ｖまで低下する。また、ノードＮＤＤの電圧の下降量は、ノードＮＤＢの電圧の下降量より大きい。このため、キャパシタＣ４に印加される電圧は、１．５Ｖまで低下する（図２（ｊ））。また、ノードＮＤＣの電圧の上昇量は、ノードＮＤＡの電圧の上昇量より大きい。このため、キャパシタＣ２に印加される電圧は、２．５Ｖまで上昇する（図２（ｋ））。しかし、ノードＮＤＡが電源電圧ＶＣＣまでプリチャージされるため、キャパシタＣ２に印加される電圧を最小限にできる。したがって、耐圧の小さいキャパシタＣ２を使用して昇圧回路ＢＳＴを形成できる。換言すれば、キャパシタＣ２の耐圧を、キャパシタＣ１の耐圧より小さくできる。あるいは、キャパシタＣ２の信頼性を向上できる。

次に、クロックφ２が低レベルに戻ると、キャパシタＣ３によるカップリング作用によりノードＮＤＢの電圧が下降する（図２（ｌ））。ノードＮＤＢの電圧は、クロックφ２の振幅にほぼ等しい５Ｖ下降し、３Ｖになる。ノードＮＤＢの電圧変化に追従して、キャパシタＣ４によるカップリング作用によりノードＮＤＤの電圧が下降する（図２（ｍ））。ノードＮＤＤの電圧は、クロックφ２の振幅にほぼ等しい５Ｖ下降し、４．５Ｖになる。

以上のサイクルＣＹＣ１の動作により、ノードＮＤＤに蓄積された電荷による高電圧ＶＨＩＧＨ（９．５Ｖ）の生成と、ノードＮＤＡ、ＮＤＣへの電荷の蓄積が行われる。ノードＮＤＡ、ＮＤＣへの電荷の蓄積は、次のサイクルＣＹＣ２で高電圧ＶＨＩＧＨを生成するための準備である。また、クロックφ４が低レベルの期間に、ノードＮＤＢに蓄積された電荷は、接地線ＶＳＳ等に捨てることなくノードＮＤＣに転送される。これにより、電源線ＶＣＣから供給される電荷を、高電圧ＶＨＩＧＨを生成するために無駄なく使用できる。この結果、高電圧ＶＨＩＧＨの生成効率を向上でき、昇圧回路ＢＳＴの消費電力を最小限にできる。

次のサイクルＣＹＣ２において、クロックφ１が高レベルに変化すると、キャパシタＣ１によるカップリング作用によりノードＮＤＡの電圧が上昇する（図２（ｎ））。ノードＮＤＡの電圧は、サイクルＣＹＣ１で電源電圧ＶＣＣにプリチャージされている。このため、ノードＮＤＡの電圧は、クロックφ１の振幅にほぼ等しい５Ｖだけ上昇し、１０Ｖになる。ノードＮＤＡの電圧変化に追従して、キャパシタＣ２によるカップリング作用によりノードＮＤＣの電圧が上昇する（図２（ｏ））。ノードＮＤＣの電圧は、クロックφ１の振幅にほぼ等しい５Ｖだけ上昇し、１２．５Ｖになる。

ノードＮＤＡ電圧は、クロックφ１の電圧に追従して変化する。このため、キャパシタＣ１に印加される電圧は、クロックφ１の電圧変化の前後において５Ｖに維持される。同様に、ノードＮＤＣの電圧は、ノードＮＤＡの電圧に追従して変化する。このため、キャパシタＣ２に印加される電圧は、クロックφ１の電圧変化の前後において２．５Ｖに維持される（図２（ｐ））。

一方、ノードＮＤＡの電圧の上昇により、スイッチＮＭ２がオンし、ノードＮＤＢは、５Ｖまでプリチャージされる（図２（ｑ））。ノードＮＤＢの電圧変化に追従して、キャパシタＣ３によるカップリング作用によりノードＮＤＤの電圧が上昇する（図２（ｒ））。ノードＮＤＤＢの電圧の上昇により、キャパシタＣ３に印加される電圧は、徐々に高くなる。ノードＮＤＢ、ＮＤＤの電圧の上昇は、カップリング作用によるため、キャパシタＣ４に印加される電圧は変化しない（図２（ｓ））。

次に、クロックφ１が高レベルの期間にクロックφ３が、所定の期間だけ高レベルから低レベルに変化する（図２（ｔ））。クロックφ３の低レベルにより、スイッチＰＭ３、ＰＭ２がオンする。ノードＮＤＣにチャージされている電荷は、スイッチＰＭ３を介してノードＶＨＩＧＨに転送される。これにより、ノードＶＨＩＧＨの電圧は９．５Ｖまで上昇し、ノードＮＤＣの電圧は９．５Ｖまで下降する。また、スイッチＰＭ２のオンにより、ノードＮＤＡ、ＮＤＤ間でチャージシェアが起こり、ノードＮＤＡに蓄積されている電荷がノードＮＤＤに転送される。これにより、例えば、ノードＮＤＡの電圧は８Ｖまで下降し、ノードＮＤＤの電圧は７．５Ｖまで上昇する（図２（ｕ、ｖ））。

ノードＮＤＡの電圧の低下により、キャパシタＣ１に印加される電圧は、３Ｖまで低下する。また、ノードＮＤＣの電圧の下降量は、ノードＮＤＡの電圧の下降量より大きい。このため、キャパシタＣ２に印加される電圧は、１．５Ｖまで低下する（図２（ｗ））。また、ノードＮＤＤの電圧の上昇量は、ノードＮＤＢの電圧の上昇量より大きい。このため、キャパシタＣ４に印加される電圧は、２．５Ｖまで上昇する（図２（ｘ））。しかし、ノードＮＤＢが電源電圧ＶＣＣまでプリチャージされるため、キャパシタＣ４に印加される電圧を最小限にできる。したがって、耐圧の小さいキャパシタＣ４を使用して昇圧回路ＢＳＴを形成できる。換言すれば、キャパシタＣ４の耐圧を、キャパシタＣ３の耐圧より小さくできる。あるいは、キャパシタＣ４の信頼性を向上できる。

次に、クロックφ１が低レベルに戻ると、キャパシタＣ１によるカップリング作用によりノードＮＤＡの電圧が下降する（図２（ｙ））。ノードＮＤＡの電圧は、クロックφ１の振幅にほぼ等しい５Ｖだけ下降し、３Ｖになる。ノードＮＤＡの電圧変化に追従して、キャパシタＣ２によるカップリング作用によりノードＮＤＣの電圧が下降する（図２（ｚ））。ノードＮＤＣの電圧は、クロックφ１の振幅にほぼ等しい５Ｖだけ下降し、４．５Ｖになる。

以上のサイクルＣＹＣ２の動作により、ノードＮＤＣに蓄積された電荷による高電圧ＶＨＩＧＨ（９．５Ｖ）の生成と、ノードＮＤＢ、ＮＤＤへの電荷の蓄積が行われる。ノードＮＤＢ、ＮＤＤへの電荷の蓄積は、次のサイクルＣＹＣ３で高電圧ＶＨＩＧＨを生成するための準備である。また、クロックφ３が低レベルの期間に、ノードＮＤＡに蓄積された電荷は、接地線ＶＳＳ等に捨てることなくノードＮＤＤに転送される。これにより、電源線ＶＣＣから供給される電荷を、高電圧ＶＨＩＧＨを生成するために無駄なく使用できる。この結果、高電圧ＶＨＩＧＨの生成効率を向上でき、昇圧回路ＢＳＴの消費電力を最小限にできる。

この後、サイクルＣＹＣ１−２と同様に、サイクルＣＹＣ２−３およびそれ以降のサイクルが実施され、高電圧ＶＨＩＧＨが生成され続ける。このように、この実施形態では、一対のキャパシタ対ＣＰ（ＣＰ１−２）を交互にカップリング動作させて高電圧ＶＨＩＧＨを生成するとともに、従来捨てられていた電荷を次にカップリング動作するキャパシタ対ＣＰに転送する。

なお、この例では、各キャパシタＣ１、Ｃ３に印加される最大電圧は５Ｖであり、各キャパシタＣ２、Ｃ４に印加される最大電圧は２．５Ｖである。このため、キャパシタＣ１、Ｃ３の耐圧は５Ｖを超えていればよい。キャパシタＣ２、Ｃ４の耐圧は２．５Ｖを超えていればよい。

図３は、図１に示した昇圧回路ＢＳＴを有する半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、フラッシュメモリ等の不揮発性半導体メモリである。半導体メモリＭＥＭは、動作制御部１０、昇圧部１２、アドレスラッチ１４、Ｙデコーダ１６、Ｘデコーダ１８、Ｙゲート部２０、メモリセルアレイ２２、データラッチ２４およびデータ入出力バッファ２６を有している。

動作制御部１０は、外部端子を介してクロック信号ＦＣＬＫ、ライトイネーブル信号ＷＥＸ、チップイネーブル信号ＣＥＸを受ける。ライトイネーブル信号ＷＥＸおよびチップイネーブル信号ＣＥＸは、メモリセルアレイ２２をアクセスするためのコマンド信号である。特に限定されないが、コマンド信号として、プログラム動作（書き込み動作）を実行するためのプログラムコマンド（書き込みコマンド）、読み出し動作を実行するための読み出しコマンド、および消去動作を実行するための消去コマンドがある。動作制御部１０は、コマンド信号に応答して、昇圧部１２、アドレスラッチ１４、Ｙデコーダ１６、Ｘデコーダ１８、データラッチ２４およびデータ入出力バッファ２６の動作を制御する制御信号（タイミング信号）を生成する。

例えば、動作制御部１０は、プログラムコマンドを受けたときに、昇圧部１４を動作させるためのプログラム信号ＰＧＭを出力する。また、動作制御部１０は、プログラムコマンドを受けたときに、プログラムベリファイ動作での期待値であるデータ信号ＤＩＮ（書き込みデータ）およびプログラムベリファイ動作のベリファイ結果であるベリファイデータ信号ＤＯＶを受ける。ベリファイデータ信号ＤＯＶは、消去ベリファイ動作時もＹゲート部２０から動作制御部１０に出力される。なお、動作制御部１０は、クロック信号ＦＣＬＫを受けることなく動作してもよい。すなわち、半導体メモリＭＥＭは、クロック非同期タイプでもよい。

昇圧部１２は、図１に示した昇圧回路ＢＳＴを有しており、プログラム信号ＰＧＭの活性化中に動作して高電圧ＶＨＩＧＨを生成する。例えば、高電圧ＶＨＩＧＨは、プログラム動作時に制御ゲート線ＣＧ（図４）の高レベルとして使用される。昇圧部１２の例は、図５に示す。

アドレスラッチ１４は、外部端子を介して供給されるアドレス信号ＦＡを、動作制御部１０からの制御信号に同期してラッチし、ラッチした信号をカラムアドレスＣＡおよびロウアドレスＲＡとして出力する。例えば、カラムアドレスＣＡは、アドレス信号ＦＡの下位ビットであり、ロウアドレスＲＡは、アドレス信号ＦＡの上位ビットである。

Ｙデコーダ１６は、動作制御部１０からの制御信号に同期してカラムアドレスＣＡをデコードし、カラムデコード信号ＣＤを生成する。Ｘデコーダ１８は、動作制御部１０からの制御信号に同期してロウアドレスＲＡをデコードし、図４に示す制御ゲート線ＣＧ、選択ゲート線ＳＧおよびソース線ＳＬを選択するためのロウコード信号ＲＤを生成する。

Ｙゲート部２０は、カラムデコード信号ＣＤに対応するＹゲートをオンする。Ｙゲートのオンにより、図４に示すメモリセルアレイ２２において、アクセスされるメモリセルＭＣに対応するビット線ＢＬがデータラッチ２４に接続される。メモリセルアレイ２２は、マトリックス状に配置された不揮発性のメモリセルＭＣ（図４）を有している。

データラッチ２４は、メモリセルＭＣに論理０を書き込むプログラム動作時に、動作制御部１０からの制御信号に同期してデータ入力信号ＤＩＮをラッチし、ラッチした信号をデータ線ＤＴを介してＹゲート部２０に出力する。データラッチ２４は、読み出し動作時に、Ｙゲート部２０およびデータ線ＤＴを介してメモリセルアレイ２２から出力される読み出しデータを、動作制御部１０からの制御信号に同期してラッチし、ラッチした信号をデータ入出力バッファ２６に出力する。

データ入出力バッファ２６は、プログラム動作時に、データ端子Ｉ／Ｏに供給されるデータ信号をデータ入力信号ＤＩＮとして出力する。データ入出力バッファ２６は、読み出し動作時に、データラッチ２４から出力される読み出しデータＤＯＲをデータ端子Ｉ／Ｏに出力する。なお、この実施形態では、消去動作はセクタ単位で実施されるため、データ入出力バッファ２６は、消去動作時にデータ信号Ｉ／Ｏを受けない。

図４は、図３に示したメモリセルアレイ２２およびメモリセルＭＣの例を示している。メモリセルアレイ２２は、マトリックス状に配置される複数の不揮発性のメモリセルＭＣを有している。選択ゲート線ＳＧ、制御ゲート線ＣＧおよびソース線ＳＬは、図の横方向に並ぶメモリセルＭＣの列に共通に接続されている。メモリセルＭＣの選択は、選択ゲート線ＳＧを高レベルに設定することで行われる。

各メモリセルＭＣは、ソース線ＳＬとビット線ＢＬとの間に直列に配置されたメモリトランジスタＭＴおよび選択トランジスタＳＴを有している。メモリトランジスタＭＴは、電子を蓄積するフローティングゲートＦＧと、制御ゲート線ＣＧに接続された制御ゲートＣＧとを有する。なお、メモリセルＭＣは、メモリトランジスタＭＴのみで形成されてもよい。さらに、メモリトランジスタＭＴは、電子が所定の場所に蓄積されるトラップゲートを用いて形成されてもよい。

図４の左下に示すように、メモリトランジスタＭＴは、ｎＭＯＳトランジスタの構造を有しており、ｐ型ウエル領域ＰＷ（半導体基板）上に形成された一対のｎ型のソースドレイン領域ＮＳＤを有している。そして、ｐ型ウエル領域ＰＷと、ｐ型ウエル領域ＰＷ上に積層されたフローティングゲートＦＧとの間に設けられる窒化膜等の絶縁膜を容量膜として用いてキャパシタＣａが形成される。フローティングゲートＦＧと、フローティングゲートＦＧ上に積層された制御ゲートＣＧとの間に設けられる酸化膜等の絶縁膜を容量膜として用いてキャパシタＣｂが形成される。

例えば、キャパシタＣａの耐圧は６Ｖに設計され、キャパシタＣｂの耐圧は４Ｖに設計されている。一般に、耐圧は、キャパシタを形成する絶縁膜の組成および厚さで決まる。図６から図８で説明するように、昇圧回路ＢＳＴのキャパシタＣ１、Ｃ３は、キャパシタＣａと同じ製造プロセスを用いて形成され、昇圧回路ＢＳＴのキャパシタＣ２、Ｃ４は、キャパシタＣｂと同じ製造プロセスを用いて形成される。図２に示したように、キャパシタＣ１、Ｃ３に印加される最大電圧は５Ｖである。キャパシタＣ２、Ｃ４に印加される最大電圧は２．５Ｖである。このため、メモリトランジスタＭＴの製造プロセスを利用して、昇圧回路ＢＳＴのキャパシタＣ１−Ｃ４を製造できる。印加される電圧がそれぞれ異なるキャパシタＣ１、Ｃ２（またはＣ３、Ｃ４）を含む昇圧回路ＢＳＴを、不揮発性のメモリセルのメモリトランジスタＭＴのキャパシタ対を利用して容易に形成できる。

なお、耐圧が満足する場合、キャパシタＣ１、Ｃ３をキャパシタＣｂと同じ製造プロセスを用いて形成し、キャパシタＣ２、Ｃ４をキャパシタＣａと同じ製造プロセスを用いて形成してもよい。

メモリトランジスタＭＴは、制御ゲートＣＧに印加される制御ゲート電圧ＣＧに応じてフローティングゲートＦＧに蓄積される電荷量を変えることで、閾値電圧が変化する。そして、メモリトランジスタＭＴは、閾値電圧に応じてデータの論理を記憶する。選択トランジスタＳＴは、ゲートが選択ゲート線ＳＧに接続されたｎＭＯＳトランジスタである。メモリトランジスタＭＴは、選択トランジスタＳＴのオンによりビット線ＢＬに接続される。

図５、図３に示した昇圧部１２の例を示している。昇圧部１２は、発振器ＯＳＣ、タイミング制御回路ＴＣＮＴ、レベルコンバータＬＶＣＮ１−２、バッファＢＵＦ１−２および図１に示した昇圧回路ＢＳＴを有している。例えば、発振器ＯＳＣ、タイミング制御回路ＴＣＮＴ、レベルコンバータＬＶＣＮ１−２およびバッファＢＵＦ１−２は、図１に示した昇圧制御回路ＢＳＴＣＮＴ内に形成される。

発振器ＯＳＣは、図３に示した動作制御回路１０からプログラム信号ＰＧＭを受けている間に発振動作し、タイミング制御回路ＴＣＮＴに発振信号ＯＳＣ１を出力する。プログラム信号ＰＧＭは、プログラムコマンドに応答してプログラム動作を実行するときに生成される。例えば、発振信号ＯＳＣ１の周期は、図２に示した各サイクルＣＹＣ１−５に等しい。

タイミング制御回路ＴＣＮＴは、遅延回路および論理回路を有しており、発振信号ＯＳＣ１に同期して発振信号φ０１、φ０２、φ０３、φ０４を生成する。発振信号φ０１、φ０２、φ０３、φ０４の生成タイミングは、図２に示したφ１、φ２、φ３、φ４と同じである。

レベルコンバータＬＶＣＮ１−２は、互いに同じ回路である。レベルコンバータＬＶＣＮ１は、発振信号φ０３の高レベルを電源電圧ＶＣＣから高電圧ＶＨＩＧＨに変換する。同様に、レベルコンバータＬＶＣＮ２は、発振信号φ０４の高レベルを電源電圧ＶＣＣから高電圧ＶＨＩＧＨに変換する。

バッファＢＵＦ１は、電源電圧ＶＣＣおよび接地電圧ＶＳＳを受けて動作する。バッファＢＵＦ１は、各発振信号φ０１、φ０２に対応して、直列に接続された偶数個のインバータを有している。バッファＢＵＦ１は、発振信号φ０１に同期して発振信号φ１を出力し、発振信号φ０２に同期して発振信号φ２を出力する。発振信号φ１−２の振幅は、電源電圧ＶＣＣに等しい５Ｖである。

バッファＢＵＦ２は、高電圧ＶＨＩＧＨおよび接地電圧ＶＳＳを受けて動作する。バッファＢＵＦ２は、各発振信号φ０３、φ０４に対応して、直列に接続された偶数個のインバータを有している。バッファＢＵＦ２は、発振信号φ０３に同期して発振信号φ３を出力し、発振信号φ０４に同期して発振信号φ４を出力する。発振信号ＯＳＣ３−４の振幅は、高電圧ＶＨＩＧＨに等しい９．５Ｖである。

なお、昇圧回路ＢＳＴが動作を開始するとき、高電圧ＶＨＩＧＨの値は、９．５Ｖより低い。このとき、レベルコンバータＬＶＣＮ１−２およびバッファＢＵＦ２に供給される高電圧ＶＨＩＧＨは、昇圧回路ＢＳＴの動作とともに上昇する。

図６は、図１に示したキャパシタ対ＣＰ１、ＣＰ２のレイアウトの例を示している。例えば、キャパシタ対ＣＰ１−２は、図４に示したメモリセルＭＣに形成されるキャパシタＣａ、Ｃｂの製造プロセスを使用して形成される。すなわち、図１に示したキャパシタＣ１、Ｃ３は、フローティングゲートＦＧ用のポリシリコン膜とｐ型ウエル領域ＰＷの間の絶縁膜を容量膜として用いて形成される。図１に示したキャパシタＣ２、Ｃ４は、制御ゲートＣＧ用のポリシリコン層ＰＯＬＹ１と、フローティングゲートＦＧ用のポリシリコン層ＰＯＬＹ２の間の絶縁膜を容量膜として用いて形成される。

図６の網掛け部分は、制御ゲートＣＧが形成される層と同じポリシリコン層ＰＯＬＹ１による電極を示している。図６の斜線部分は、フローティングゲートＦＧが形成される層と同じポリシリコン層ＰＯＬＹ２による電極を示している。但し、ポリシリコン層ＰＯＬＹ２による電極は、ポリシリコン層ＰＯＬＹ１による電極の下にも形成される。このため、ポリシリコン層ＰＯＬＹ２による電極は、網掛け部分と斜線部分に形成される。換言すれば、ポリシリコン層ＰＯＬＹ１による電極は、上部の配線とポリシリコン層ＰＯＬＹ２による電極とのコンタクトを取るために、斜線で示した穴が開いている。

図６にＸ印を付けた四角は、コンタクトＣＯＮＴを示している。網掛け部分の上のコンタクトＣＯＮＴは、上部の配線とポリシリコン層ＰＯＬＹ１とを接続する。斜線部分の上のコンタクトＣＯＮＴは、上部の配線とポリシリコン層ＰＯＬＹ２とを接続する。その他のコンタクトＣＯＮＴは、上部の配線と拡散層（図４に示したソースドレイン領域ＮＳＤ）とを接続する。細い実線で示した矩形は、拡散層領域ＤＬを示している。破線で示した矩形は、レイアウトの繰り返し単位を示している。各キャパシタ対ＣＰ１−２は、図６のレイアウトを必要な数だけ繰り返し配置して形成される。配置数が多いほど、容量値は大きくなる。

図７は、図６のＡ−Ａ’線に沿う断面の例を示している。図７において、斜線部分は導電体を示し、網掛け部分は絶縁体を示す。ポリシリコン層ＰＯＬＹ１に接続されるコンタクトＣＯＮＴは、図１に示したノードＮＤＣまたはＮＤＤに接続される。ポリシリコン層ＰＯＬＹ２に接続されるコンタクトＣＯＮＴは、図１に示したノードＮＤＡまたはＮＤＢに接続される。例えば、コンタクトＣＯＮＴは、プラグコンタクトである。

ポリシリコン層ＰＯＬＹ２（ＦＧ）とｐ型ウエル領域ＰＷの間の絶縁膜ＩＮＳ１によりキャパシタ対ＣＰ１のキャパシタＣ１またはキャパシタ対ＣＰ２のキャパシタＣ３が形成される。ポリシリコン層ＰＯＬＹ１（ＣＧ）とポリシリコン層ＰＯＬＹ２（ＦＧ）の間の絶縁膜ＩＮＳ２によりキャパシタ対ＣＰ１のキャパシタＣ２またはキャパシタ対ＣＰ２のキャパシタＣ４が形成される。ｐ型ウエル領域ＰＷは、図６に示した拡散層領域ＤＬの内側に形成される。ｐ型ウエル領域ＰＷの外側には、素子分離領域ＳＴＩが形成される。

図８は、図６のＢ−Ｂ’線に沿う断面の例を示している。図８において、斜線部分は導電体を示し、網掛け部分は絶縁体を示す。ソースドレイン領域ＮＳＤに接続されたコンタクトＣＯＮＴは、図１に示したノードφ１またはφ２に接続される。そして、半導体メモリＭＥＭの製造工程において、図１に示した昇圧回路ＢＳＴのキャパシタＣ１−Ｃ４が、メモリトランジスタＭＴの制御ゲートＣＧおよびフローティングゲートＦＧとともに形成される。

以上、この実施形態では、一方のキャパシタ対（例えば、ＣＰ１）の中間ノード（例えば、ＮＤＡ）に蓄積された電荷は、接地線ＶＳＳ等に放電されることなく、次にカップリング動作する他方のキャパシタ対（例えば、ＣＰ２）に接続されたノードＮＤＤに転送される。これにより、電源線ＶＣＣから供給される電荷を、高電圧ＶＨＩＧＨを生成するために無駄なく使用できる。この結果、高電圧ＶＨＩＧＨの生成効率を向上でき、昇圧回路ＢＳＴの消費電力を削減できる。

印加される電圧がそれぞれ異なるキャパシタＣ１、Ｃ２（またはＣ３、Ｃ４）を含む昇圧回路ＢＳＴを、不揮発性のメモリセルのメモリトランジスタＭＴのキャパシタ対を利用して容易に形成できる。換言すれば、耐圧が互いに異なる不揮発性のメモリセルの一対のキャパシタを用いて、印加される電圧がそれぞれ異なるキャパシタＣ１、Ｃ２（またはＣ３、Ｃ４）を含む昇圧回路ＢＳＴを容易に形成できる。

なお、上述した実施形態では、不揮発性のメモリセルＭＣを有する半導体メモリＭＥＭに、メモリセルＭＣの制御ゲートＣＧに印加する高電圧を生成する昇圧回路ＢＳＴを形成する例について述べた。しかし、ＤＲＡＭやＳＲＡＭ等の他の半導体メモリに、メモリセルの転送トランジスタのゲート（制御ゲート）に印加する高電圧を生成する昇圧回路ＢＳＴを形成してもよい。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０‥動作制御部；１２‥昇圧部；１４‥アドレスラッチ；１６‥Ｙデコーダ；１８‥Ｘデコーダ；２０‥Ｙゲート部；２２‥メモリセルアレイ；２４‥データラッチ；２６‥データ入出力バッファ；ＢＬ‥ビット線；ＢＳＴ‥昇圧回路；ＢＳＴＣＮＴ‥昇圧制御回路；ＢＵＦ１−２‥バッファ；Ｃ１−４‥キャパシタ；ＣＧ‥制御ゲート線；ＣＯＮＴ‥コンタクト；ＣＰ１−２‥キャパシタ対；ＤＬ‥拡散層領域；ＦＧ‥フローティングゲート；ＬＶＣＮ１−２‥レベルコンバータ；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＭＴ‥メモリトランジスタ；ＮＭ１−２‥スイッチ；ＮＳＤ‥ソースドレイン領域；ＯＳＣ‥発振器；ＰＭ１−４‥スイッチ；ＰＯＬＹ１−２‥ポリシリコン層；ＰＷ‥ｐ型ウエル領域；ＳＧ‥選択ゲート線；ＳＬ‥ソース線；ＳＴ‥選択トランジスタ；ＳＴＩ‥素子分離領域；ＴＣＮＴ‥タイミング制御回路；ＶＨＩＧＨ‥高電圧線

Claims (8)

1. 第１ノードおよび第２ノードの間に第３ノードを介して直列に接続された第１および第２キャパシタと、
   第４ノードおよび第５ノードの間に第６ノードを介して直列に接続された第３および第４キャパシタと、
   前記第４ノードが第１レベルに設定されているときに、前記第３ノードを電源線に接続する第１スイッチと、
   前記第１ノードが前記第１レベルに設定されているときに、前記第６ノードを前記電源線に接続する第２スイッチと、
   前記第６ノードの電荷を前記第２ノードに転送する第３スイッチと、
   前記第３ノードの電荷を前記第５ノードに転送する第４スイッチと、
   前記第２ノードを電圧線に接続する第５スイッチと、
   前記第５ノードを前記電圧線に接続する第６スイッチと、
   を備えていることを特徴とする昇圧回路。
2. 前記第１ノードと前記第４ノードを交互に前記第１レベルに設定するとともに、前記第１ノードを前記第１レベルに設定中に前記第４スイッチおよび前記第５スイッチをオンし、前記第４ノードを前記第１レベルに設定中に前記第３スイッチおよび前記第６スイッチをオンする昇圧制御回路を備えていることを特徴とする請求項１記載の昇圧回路。
3. 前記第１スイッチは、ゲートが前記第６ノードに接続され、ソースが前記第３ノードに接続され、ドレインが前記電源線に接続された第１トランジスタを含み、
   前記第２スイッチは、ゲートが前記第３ノードに接続され、ソースが前記第６ノードに接続され、ドレインが前記電源線に接続された第２トランジスタを含むこと
   を特徴とする請求項１または請求項２記載の昇圧回路。
4. 前記第３スイッチは、ゲートが第７ノードに接続され、ソースが前記第２ノードに接続され、ドレインが前記第６ノードに接続された第３トランジスタを含み、
   前記第４スイッチは、ゲートが第８ノードに接続され、ソースが前記第５ノードに接続され、ドレインが前記第３ノードに接続された第４トランジスタを含み、
   前記第３スイッチをオン／オフするために前記第３トランジスタのゲートに印加される前記第７ノードの電圧の振幅は、前記第１ノードに印加される電圧の振幅より大きく、
   前記第４スイッチをオン／オフするために前記第４トランジスタのゲートに印加される前記第８ノードの電圧の振幅は、前記第４ノードに印加される電圧の振幅より大きいこと
   を特徴とする請求項１ないし請求項３のいずれか１項記載の昇圧回路。
5. 前記第５スイッチは、ゲートが第８ノードに接続され、ソースが前記電圧線に接続され、ドレインが前記第２ノードに接続された第５トランジスタを含み、
   前記第６スイッチは、ゲートが第７ノードに接続され、ソースが前記電圧線に接続され、ドレインが前記第５ノードに接続された第６トランジスタを含み、
   前記第５スイッチをオン／オフするために前記第５トランジスタのゲートに印加される前記第８ノードの電圧の振幅は、前記第１ノードに印加される電圧の振幅より大きく、
   前記第６スイッチをオン／オフするために前記第６トランジスタのゲートに印加される前記第７ノードの電圧の振幅は、前記第２ノードに印加される電圧の振幅より大きいこと
   を特徴とする請求項１ないし請求項４のいずれか１項記載の昇圧回路。
6. 請求項１ないし請求項５のいずれか１項記載の昇圧回路と、
   前記第１ノードと前記第４ノードを交互に前記第１レベルに設定するとともに、前記第１ノードを前記第１レベルに設定中に前記第４スイッチおよび前記第５スイッチをオンし、前記第４ノードを前記第１レベルに設定中に前記第３スイッチおよび前記第６スイッチをオンする昇圧制御回路と、
   制御ゲートを有するメモリセルと
   を備え、
   前記制御ゲートに供給される電圧は、前記昇圧回路が前記電圧線に生成する電圧を用いて生成されること
   を特徴とする半導体メモリ。
7. 前記メモリセルは、半導体基板上に第１絶縁膜を介して積層されたフローティングゲートと、前記フローティングゲート上に第２絶縁膜を介して積層された制御ゲートとを有する不揮発性のメモリセルであり、
   前記第１および第３キャパシタの各々は、前記第１絶縁膜を容量膜として用いて形成され、
   前記第２および第４キャパシタの各々は、前記第２絶縁膜を容量膜として用いて形成されること
   を特徴とする請求項６記載の半導体メモリ。
8. 前記第１および第３キャパシタの耐圧は、前記第２および第４キャパシタの耐圧より高いこと
   を特徴とする請求項６または請求項７記載の半導体メモリ。

Images