JPH1139855A - 半導体記憶装置の電源回路 - Google Patents

半導体記憶装置の電源回路

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JPH1139855A
JPH1139855A JP19169497A JP19169497A JPH1139855A JP H1139855 A JPH1139855 A JP H1139855A JP 19169497 A JP19169497 A JP 19169497A JP 19169497 A JP19169497 A JP 19169497A JP H1139855 A JPH1139855 A JP H1139855A
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Abstract

(57)【要約】 【課題】 昇圧回路の容量部の面積をより小さくし、か
つ比較的高い書込電位または消去電位の生成にも耐えら
れる押し上げ容量を有する半導体記憶装置の電源回路を
得る。 【解決手段】 入出力端子(Vcc、Vout)間に直
列接続されたダイオード等価回路(T10、T11、T
12)と、これらの接続点に各々接続された容量(C1
1、C12)で第1の容量ブロックが構成される。同様
に、ダイオード等価回路(T20、T21、T22)
と、容量(C21、C22)とで第2の容量ブロックが
構成される。第1の容量ブロックに順方向電荷転送動作
するようにパルス信号(PHI、BPHI)が入力され
る。トランジスタ(TN1、TN2)が昇圧電位に応じ
て、容量接続切り替え信号(SH、SL)により接続を
開閉し、2つの容量ブロックの接続形態を切り替える。
接続形態の選択により2種類の出力電位が得られる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置の
電源回路に関し、特に、電気的書込消去可能な不揮発性
半導体記憶装置の書き込み消去用および読み出し用の高
圧電源を構成する半導体記憶装置の電源回路に関する。
【0002】
【従来の技術】従来、半導体記憶装置の電源回路は一般
に、電気的書込消去可能な不揮発性半導体記憶装置の高
圧電源を構成する。本半導体記憶装置の電源回路におい
て、書込または消去用電圧および読出用メモリセルゲー
ト電圧を供給する手段として、単一電源から必要な任意
の高電圧を昇圧回路を用いて生成している。特に電気的
に書込及び一括消去可能な不揮発性の半導体記憶装置
(以下、フラッシュメモリと略す)では、書込時に高電
圧を用いるので、多段数の押し上げ回路(またはポンピ
ング回路)で構成された昇圧回路を使用する。また読出
時に、メモリセルゲート電圧を、電源電圧よりもある程
度高い特定の電圧にまで急速に立ち上げる必要がある。
このため、ポンピング回路の容量として書込用ポンピン
グ回路の容量よりも大きい容量を使って構成する。
【0003】このようにフラッシュメモリの昇圧回路に
要求される能力は動作モードによって変わり、このため
に各々別々の昇圧回路を搭載していたのではチップサイ
ズを大きくする原因となる。したがって書込・消去用チ
ャージポンプおよび読出用昇圧回路を共用化し、なるべ
く押し上げ容量がチップに占める割合を小さくするよう
設計されている。
【0004】従来のフラッシュメモリにおける昇圧回路
の構成および動作について以下に説明する。従来例1を
示す図8は、フラッシュメモリにおける昇圧回路の構成
例を示している。本従来例1の回路は、昇圧入力電圧ノ
ードVccと昇圧出力電圧ノードVoutとの間に直列
に接続され、それぞれドレイン・ゲート間を接続した複
数個のN型エンハンスメントトランジスタT10、T1
1、T12と、同様に昇圧入力電圧ノードVccと昇圧
出力電圧ノードVoutとの間に直列に接続され、それ
ぞれドレイン・ゲート間を接続した複数個のN型エンハ
ンスメントトランジスタT20、T21、T22と、ト
ランジスタT11のドレイン・ゲートが接続されている
ノードと端子PHIとの間に接続された押し上げ容量C
11と、トランジスタT12のドレイン・ゲートが接続
されているノードと端子BPHIとの間に接続された押
し上げ容量C12と、トランジスタT21のドレイン・
ゲートが接続されているノードと端子PHIとの間に接
続された押し上げ容量C21と、トランジスタT22の
ドレイン・ゲートが接続されているノードと端子BPH
Iとの間に接続された押し上げ容量C22と、一端をノ
ードN1に他端をノードN2にゲート端子に信号SHを
接続したN型エンハンスメントトランジスタTN2と、
一端を昇圧入力電圧ノードVccに他端をノードN2に
ゲート端子に信号SLを接続したN型エンハンスメント
トランジスタTN1とから構成されている。
【0005】図9は、図8中に示した信号SLおよび信
号SHの生成回路を示したものであり、信号THVを入
力するレベルシフタを示したものである。本回路は、信
号SLをゲート入力にソースをVoutにドレインを信
号SHに接続したP型エンハンスメントトランジスタT
P2と、信号SHをゲート入力にソースをVoutにド
レインを信号SLに接続したP型エンハンスメントトラ
ンジスタTP1と、信号THVをゲート入力にソースを
GNDにドレインを信号SLに接続したN型エンハンス
メントトランジスタTN1と、信号THVを入力しその
反転信号を出力するインバータIV1と、インバータI
V1からの信号をゲート入力にソースをGNDにドレイ
ンを信号SHに接続したN型エンハンスメントトランジ
スタTN2とから構成されている。
【0006】次に、図8および図9の各動作モードでの
昇圧回路の動作について説明する。本説明において、入
力波形が同一である本発明の図7に示したタイムチャー
トを流用する。
【0007】まず動作モードとして読出モードおよび書
込モードがあり、モードの切り替え手段として信号TH
Vを用いる。信号THVがLOWの場合、動作モードは
読出モードであり、図9のレベルシフタ回路の出力であ
る信号SLはVoutレベルに、信号SHはGNDレベ
ルになる。また昇圧回路には昇圧回路を活性化させるた
め、クロック信号PHIとその逆信号であるBPHI信
号が入力される。この時トランジスタTN2はゲート入
力信号SHがLOWのためノードN1とノードN2を電
気的に分離し、トランジスタTN1はゲート入力信号S
LがVoutレベルのためトランジスタTN1からノー
ドN2への電荷供給が行われ、容量C11およびC12
で構成されているポンピング回路部と容量C21および
C22で構成されるポンピング回路部は等価にVout
に電荷を供給する。この場合昇圧回路の押し上げ容量は
押し上げ回路一台の場合の2倍の容量となり、読出時に
必要な急速昇圧を実現している。
【0008】次に、信号THVがLOWの場合、動作モ
ードは書込モードであり図9のレベルシフタ回路の出力
である信号SHはVoutレベルに、信号SLはGND
レベルになる。この時トランジスタTN2はゲート入力
信号SHがVoutレベルのため、ノードN1とノード
N2を電気的に接続し、トランジスタTN1はゲート入
力信号SLがLOWレベルのためトランジスタTN1か
らのノードN2への電荷供給はなくなる。すなわち容量
C11およびC12で構成されているポンピング回路部
と容量C21およびC22で構成されるポンピング回路
部は昇圧入力電圧ノードVccから昇圧出力電圧ノード
Voutまで直列に接続され書込時に必要な高電圧を発
生する。
【0009】このようにフラッシュメモリにおける昇圧
回路が書込用に高電圧を必要とするため、押し上げ容量
部に使用される容量には耐圧を高くすべく厚い酸化膜の
デバイスが用いられる。また、少しでもチップ面積を小
さくするために、高電圧が印加されない部分の酸化膜厚
を薄くし誘電率を上げ、押し上げ容量の面積が小さくて
も同等の容量値が得られるようにしている。例えば、図
8で示すC11およびC12で構成される押し上げ部の
容量の酸化膜を、フラッシュメモリで使用されるトンネ
ルゲート酸化膜を利用し、容量部面積の縮小化を達成し
ている。
【0010】上記の昇圧回路の具体例として従来例2の
特開平5−28786号公報がある。本従来例2の添付
図2に回路構成が示され、明細書の段落[0024]に
おいて容量素子を薄いまたは厚いゲート酸化膜での構成
について説明がされている。
【0011】また他の従来例3として特開平6−283
667号公報がある。本従来例3の添付図1に回路構成
が示され、明細書の段落[0032]において容量素子
を複数種類の膜圧で構成することが記載されている。
【0012】
【発明が解決しようとする課題】しかしながら、上記の
各従来例は下記の問題を伴う。第1の問題は、昇圧回路
で書込または消去モードにおける比較的高い書込電位ま
たは消去電位を生成するので、押し上げ容量には耐圧の
ある厚い酸化膜を使用している点にある。このため容量
部の面積は大きくなってしまう。
【0013】第2の問題は、上記の第一の問題を解決す
るため、高い電圧が発生しない端子に接続された容量部
分の酸化膜厚には薄い酸化膜(例えばトンネル酸化膜)
を使用する。このようにすることで、ある程度容量部の
面積を小さくすることはできる。しかし、すべて薄い酸
化膜を利用した場合に比べ、未だ容量部の面積は大き
い。
【0014】第3の問題は、従来の昇圧回路にて少しで
も押し上げ容量の面積を小さくするために、上記の容量
をすべて薄い酸化膜(例えばトンネル酸化膜)で作ろう
とした場合、高電圧発生部で容量の酸化膜の耐圧がもた
ずに破壊する可能性が高くなる。それは、読出モードに
おける読出用昇圧電位を生成している場合は昇圧電位が
比較的低いので問題ないが、書込または消去モードでは
比較的高い書込電位または消去電位を生成する必要が生
じるからである。
【0015】本発明は、昇圧回路における押し上げ容量
をすべて薄い酸化膜(例えばトンネル酸化膜)を適用し
て容量部の面積をより小さくするとともに、書込または
消去モードにおける比較的高い書込電位または消去電位
の生成にも耐えられる押し上げ容量を有する、半導体記
憶装置の電源回路を提供することを目的とする。
【0016】
【課題を解決するための手段】かかる目的を達成するた
め、本発明の半導体記憶装置の電源回路は、N個(Nは
2以上の自然数)の昇圧電位を発生する昇圧回路を有す
る半導体記憶装置の電源回路であり、昇圧用電源入力端
子と昇圧電位出力端子との間に直列接続された少なくと
も2個のダイオードまたはダイオード等価回路と、この
ダイオードまたはダイオード等価回路の接続点に各々接
続された少なくとも2個の容量で構成される少なくとも
2個の容量ブロックと、この容量ブロックに順方向電荷
転送動作するように信号が入力される第一のパルス信号
入力端子および第二のパルス信号入力端子と、昇圧電位
に応じて少なくとも2個の容量ブロック間を第一の接続
方式または第二の接続方式に切り替えるための容量接続
切り替え信号が入力される容量接続切り替え信号入力端
子と、容量接続切り替え信号により少なくとも2個の容
量ブロック間を第一の接続方式または第二の接続方式に
切り替える容量接続切り替え手段とを備え、求める出力
電位に応じて少なくとも2個の容量ブロック間の接続方
式を切り替え、異なる出力電位の選択制御を可能とした
ことを特徴としている。
【0017】また、上記第一の接続方式を並列接続と
し、第二の接続方式を直列接続とするとよい。
【0018】さらに、上記容量接続切り替え手段とし
て、ドレインまたはソースの一方を第一の端子にまた他
方を第二の端子にゲートを第一の選択信号に接続された
第一のN型エンハンスメントトランジスタと、ドレイン
またはソースの一方を第二の端子に他方を第三の端子に
ゲートを第二の選択信号に接続された第二のN型エンハ
ンスメントトランジスタと、ドレインまたはソースの一
方を第三の端子にまた他方を第四の端子にゲートを第一
の選択信号に接続された第三のN型エンハンスメントト
ランジスタと、第一の端子と第三の端子間に接続された
第一の容量と、第二の端子と第四の端子間に接続された
第二の容量とから成り、第一の選択信号を活性化するこ
とにより第一の接続方式とし、第二の選択信号を活性化
することにより第二の接続方式とするとよい。
【0019】なお、第一の容量および第二の容量は、メ
モリセルトランジスタのフローティングゲートおよびコ
ントロールゲート間に構成し、または、メモリセルトラ
ンジスタのフローティングゲートおよびN−WELL領
域間に構成するとよい。
【0020】また、上記の容量接続切り替え手段とし
て、ドレインまたはソースを第一の端子に他端を第二の
端子にゲートを第二の選択信号に接続された第一のN型
エンハンスメントトランジスタと、ドレインまたはソー
スを第二の端子に他端を第四の端子にゲートを第一の選
択信号に接続された第二のN型エンハンスメントトラン
ジスタと、ドレインまたはソースを第一の端子に他端を
第三の端子にゲートを第一の選択信号に接続された第三
のN型エンハンスメントトランジスタと、第二の端子と
第三の端子間に接続された第一の容量と、第三の端子と
第四の端子間に接続された第二の容量とから成り、第一
の選択信号を活性化することにより第一の接続方式とな
り、第二の選択信号を活性化することにより第二の接続
方式となることとするとよい。
【0021】さらに、上記第一の容量および第二の容量
として半導体記憶装置の電源回路のメモリセルトランジ
スタで構成されているフローティングゲートおよびコン
トロールゲート間およびフローティングゲートおよびN
−WELL領域間のいずれかで構成するとよい。
【0022】他の発明の半導体記憶装置の電源回路は、
N個(Nは2以上の自然数)の昇圧電位を発生する昇圧
回路を有する半導体記憶装置の電源回路において、昇圧
用電源入力端子(Vcc)と昇圧電位出力端子(Vou
t)との間に直列接続された少なくとも2個のダイオー
ドまたはダイオード等価回路(T10、T11、T1
2)と、このダイオードまたはダイオード等価回路の接
続点に各々接続された容量(C11、C12)とから成
る第一の昇圧回路ブロックと、昇圧用電源入力端子(V
cc)と昇圧電位出力端子(Vout)との間に直列接
続された少なくとも2個のダイオードまたはダイオード
等価回路(T20、T21、T22)と、このダイオー
ドまたはダイオード等価回路の接続点に各々接続された
容量(C21、C22)とから成る第二の昇圧回路ブロ
ックと、昇圧用電源入力端子(Vcc)とダイオードま
たはダイオード等価回路(T20、T21、T22)の
第1位のダイオード(T20)の接続端子との間の接続
を開閉する第一のスイッチ(TN1)と、第一の昇圧回
路ブロックの第2位のダイオード(T11)の接続端子
と第二の昇圧回路ブロックの第1位のダイオード(T2
0)の接続端子との間の接続を開閉する第二のスイッチ
(TN2)と、容量および容量ブロックに順方向の電荷
転送動作をさせるための信号を入力する第一のパルス信
号端子(PHI)および第二のパルス信号端子(BPH
I)とを有し、N個の昇圧電位が高電圧の時は第二のス
イッチ(TN2)を開け第一のスイッチ(TN1)を閉
じることにより第一の昇圧回路ブロックと第二の昇圧回
路ブロックを直列接続し、またN個の昇圧電位が低電圧
の時は第一のスイッチ(TN1)を開け第二のスイッチ
(TN2)を閉じることにより第一の昇圧回路ブロック
と第二の昇圧回路ブロックを並列接続とすることを特徴
としている。
【0023】また、上記第二の昇圧回路ブロックの容量
(C21、C22)は、2つの容量(C1、C2)、3
つの切り替え手段(Tr1、Tr2、Tr3)を有して
構成され、N個の昇圧電位に応じて容量(C1、C2)
の直列接続または並列接続の接続形態を変更可能とし、
3つの切り替え手段は、ドレインまたはソースを第一の
端子(N1)に他端を第二の端子(N2)にゲートを第
一の選択信号(S1)にそれぞれ接続された第一のN型
エンハンスメントトランジスタ(Tr1)と、ドレイン
またはソースを第二の端子(N2)に他端を第三の端子
(N3)にゲートを第二の選択信号(S2)に接続され
た第二のN型エンハンスメントトランジスタ(Tr2)
と、ドレインまたはソースを第三の端子(N3)に他端
を第四の端子(N4)にゲートを第一の選択信号(S
1)に接続された第三のN型エンハンスメントトランジ
スタ(Tr3)とにより構成され、第一の容量(C1)
がこの第一の端子(N1)と第三の端子(N3)間に接
続され、第二の容量(C2)がこの第二の端子(N2)
と第四の端子(N4)間に接続され、第一の選択信号
(S1)を活性化することにより並列接続となり、第二
の選択信号(S2)を活性化することにより直列接続と
なることとするとよい。
【0024】さらに、第一の容量(C1)および第二の
容量(C2)は、この半導体記憶装置の電源回路を構成
するメモリセルトランジスタの、フローティングゲート
およびコントロールゲート間で形成し、または、メモリ
セルトランジスタのフローティングゲートおよびN−W
ELL領域間で形成するとよい。
【0025】なお、上記の容量の接続形態の切り替え手
段は、ドレインまたはソースを第一の端子(N1)に他
端を第二の端子(N2)にゲートを第二の選択信号(S
2)に接続された第一のN型エンハンスメントトランジ
スタ(Tr1)と、ドレインまたはソースを第二の端子
(N2)に他端を第四の端子(N4)にゲートを第一の
選択信号(S1)に接続された第二のN型エンハンスメ
ントトランジスタ(Tr2)と、ドレインまたはソース
を第一の端子(N1)に他端を第三の端子(N3)にゲ
ートを第一の選択信号(S1)に接続された第三のN型
エンハンスメントトランジスタ(Tr3)と、第二の端
子(N2)と第三の端子(N3)間に接続された第一の
容量(C1)と、第三の端子(N3)と第四の端子(N
4)間に接続された第二の容量(C2)とから成り、第
一の選択信号(S1)を活性化することにより並列接続
となり、第二の選択信号(S2)を活性化することによ
り直列接続となることとするとよい。
【0026】また、第一の容量(C1)および第二の容
量(C2)は、この半導体記憶装置の電源回路を構成す
る、メモリセルトランジスタのフローティングゲートお
よびコントロールゲート間およびフローティングゲート
およびN−WELL領域間の、いずれかで形成するとよ
い。
【0027】さらに、上記他の発明の半導体記憶装置
は、不揮発性の半導体記憶装置とするとよい。
【0028】
【発明の実施の形態】次に添付図面を参照して本発明に
よる半導体記憶装置の電源回路の実施の形態を詳細に説
明する。図1〜図7を参照すると本発明の半導体記憶装
置の電源回路の一実施形態が示されている。
【0029】[昇圧回路の構成例]次に本発明の実施形
態について図面を参照して説明する。図1は、本発明の
実施形態に適用される昇圧回路の構成例を示す図であ
る。
【0030】本回路は、昇圧入力電圧ノードVccと昇
圧出力電圧ノードVoutとの間に直列に接続されそれ
ぞれドレイン・ゲート間を接続した複数個のN型エンハ
ンスメントトランジスタ(以降、単にトランジスタとも
いう)T10、T11、T12と、同様に昇圧入力電圧
ノードVccと昇圧出力電圧ノードVoutとの間に直
列に接続されそれぞれドレイン・ゲート間を接続した複
数個のN型エンハンスメントトランジスタT20、T2
1、T22と、トランジスタT11のドレイン・ゲート
が接続されているノードと端子PHIとの間に接続され
た押し上げ容量C11と、トランジスタT12のドレイ
ン・ゲートが接続されているノードと端子BPHIとの
間に接続された押し上げ容量C12と、トランジスタT
21のドレイン・ゲートが接続されているノードと端子
PHIとの間に接続され容量接続方法を変更するための
信号S1および信号S2を入力している押し上げ容量C
21と、トランジスタT22のドレイン・ゲートが接続
されているノードと端子BPHIとの間に接続され容量
接続方法を変更するための信号S1および信号S2を入
力している押し上げ容量C22と、一端をノードN10
に他端をノードN20にゲート端子に信号SHを接続し
たN型エンハンスメントトランジスタTN2と、一端を
昇圧入力電圧ノードVccに他端をノードN20にゲー
ト端子に信号SLを接続したN型エンハンスメントトラ
ンジスタTN1とから構成されている。
【0031】上記の各押し上げ容量C11、C12、C
21、C22は、比較的薄い酸化膜(例えばトンネルゲ
ート酸化膜)で構成されている。なお、記号PHIまた
はBPHIは、昇圧回路を活性化させる発振信号または
この発振信号の入力端子に付随する。
【0032】図2は、図1中に示した信号SLおよび信
号SHの生成回路の構成例を示したものであり、信号T
HVを入力するレベルシフタを示したものである。
【0033】図2の信号SLおよび信号SHの生成回路
は、信号SLをゲート入力にソースをVoutにドレイ
ンを信号SHに接続したP型エンハンスメントトランジ
スタTP2と、信号SHをゲート入力にソースをVou
tにドレインを信号SLに接続したP型エンハンスメン
トトランジスタTP1と、信号THVをゲート入力にソ
ースをGNDにドレインを信号SLに接続したN型エン
ハンスメントトランジスタTN3と、信号THVを入力
しその反転信号を出力するインバータIVN1と、イン
バータIVN1からの信号をゲート入力にソースをGN
Dにドレインを信号SHに接続したN型エンハンスメン
トトランジスタTN4とから構成されている。
【0034】図3は、図1中の容量C21およびC22
の構成を示した概念図であり、図3(a)および図3
(b)は、スイッチSW1、SW2、SW3の各接続状
態が相違する状態を示した図である。図3(a){およ
び図3(b)}は、ノードN1とノードN2間に接続さ
れたスイッチSW1と、ノードN2とノードN3間に接
続されたスイッチSW2と、ノードN3とノードN4間
に接続されたスイッチSW3と、ノードN1とノードN
3間に接続された容量C1と、ノードN2とノードN4
間に接続された容量C2とからなっている。
【0035】[動作の説明]次に図1〜図3および図7
のタイムチャートを用いて昇圧回路の動作の説明をす
る。動作モードとして読出モードおよび書込モードがあ
り、これら2つのモードの切り替えに信号THVを用い
る。なお、図7において、記号PHIおよびBPHIは
発振信号(端子)、記号Voutは昇圧電圧出力(端
子)、記号SLおよびSHは動作モード選択信号(端
子)、記号THVは動作モード切り替え信号(端子)で
ある。
【0036】動作モード切り替え信号THVがLOWの
場合、動作モードは読出モードであり、図2のレベルシ
フタ回路の出力である信号SLはVoutレベルに、信
号SHはGNDレベルになる。また昇圧回路にはこの昇
圧回路を活性化させるためのクロック信号PHIとその
逆信号であるBPHI信号が入力される。この時トラン
ジスタTN2はゲート入力信号SHがLOWのためノー
ドN1とノードN2を電気的に分離し、トランジスタT
N1はゲート入力信号SLがVoutレベルのためトラ
ンジスタTN1からノードN2への電荷供給が行われ、
容量C11およびC12で構成されているポンピング回
路部と容量C21およびC22で構成されるポンピング
回路部は等価にVoutに電荷を供給する。
【0037】この時容量C21および容量C22は図3
(a)に示すように接続されており、スイッチSW1は
図1の信号S1によって閉じられ、スイッチSW2は図
1の信号S2によって開けられる。これによりC21お
よびC22の押し上げ容量C0は、容量(C1+C2)
となる。この場合昇圧回路の押し上げ容量は押し上げ回
路一台の場合の2倍の容量となり、読出時に必要な急速
昇圧を実現している。
【0038】次に、信号THVがLOWの場合、動作モ
ードは書込モードであり図2のレベルシフタ回路の出力
である信号SHはVoutレベルに、信号SLはGND
レベルになる。この時トランジスタTN2はゲート入力
信号SHがVoutレベルのため、ノードN1とノード
N2を電気的に接続し、トランジスタTN1はゲート入
力信号SLがLOWレベルのためトランジスタTN1か
らのノードN2への電荷供給はなくなる。すなわち容量
C11およびC12で構成されているポンピング回路部
と容量C21およびC22で構成されるポンピング回路
部は昇圧入力電圧ノードVccから昇圧出力電圧ノード
Voutまで直列に接続され書込時に必要な高電圧を発
生する。この時容量C21および容量C22は図3
(b)に示すように接続されており、スイッチSW1は
図1の信号S1によって開けられ、スイッチSW2は図
1の信号S2によって閉じられる。これによりC21お
よびC22の押し上げ容量は図3(b)の容量C1と容
量C2を直列につないだ状態となり、実際の容量はC1
・C2/(C1+C2)となる。この時各容量C1およ
びC2にかかる電圧はVC1/VC2=C2/C1とな
る。C1=C2の場合、各容量C1、C2にかかる電圧
は、ノードN1、N4間にかかる電圧の半分となる。す
なわち、各容量の酸化膜に印加される電圧は緩和され、
薄い酸化膜で形成されている押し上げ容量でも使用可能
となる。
【0039】このように本実施形態の昇圧回路におい
て、読出時には薄い酸化膜を使った容量を並列に接続し
押し上げ容量を大きくすることにより、昇圧スピードを
早くすることを実現している。一方、書込および消去時
には薄い酸化膜を使った容量を直列に接続することによ
り個々の容量に印加される電圧を下げ、見かけの酸化膜
耐圧を上げることにより、高電圧を発生する昇圧回路に
も適用できる。なお、上記の実施形態では、押し上げ容
量を2個用いて説明しているが、3個以上の容量を用い
て構成してもよい。
【0040】次に押し上げ容量C21、C22の実態回
路について説明する。なお、図4の昇圧回路は、図1、
図2で説明した理論構成の実態的な回路構成例を示すも
のであり、図1の押し上げ容量C21、C22を具体化
した回路図である。
【0041】図4において、ドレインまたはソースをノ
ードN1に他端をノードN2にゲートを信号S1に接続
されたN型エンハンスメントトランジスタTr1と、ド
レインまたはソースをノードN2に他端をノードN3に
ゲートを信号S2に接続されたN型エンハンスメントト
ランジスタTr2と、ドレインまたはソースをノードN
3に他端をノードN4にゲートを信号S1に接続された
N型エンハンスメントトランジスタTr3と、ノードN
1とノードN3間に接続された容量C1と、ノードN2
とノードN4間に接続された容量C2とから成り各押し
上げ容量C1、C2は、比較的薄い酸化膜(例えばトン
ネルゲート酸化膜)で構成されている。
【0042】[第1の実施形態の動作]次に図1、図
2、図4を用いて半導体記憶装置の電源回路の動作の説
明をする。
【0043】信号THVがLOWの場合、動作モードは
読出モードであり、図2のレベルシフタ回路の出力であ
る信号SLはVoutレベルに、信号SHはGNDレベ
ルになる。また昇圧回路には昇圧回路を活性化させるた
めクロック信号PHIとその逆信号であるBPHI信号
が入力される。この時トランジスタTN2はゲート入力
信号SHがLOWのためノードN1とノードN2を電気
的に分離し、トランジスタTN1はゲート入力信号SL
がVoutレベルのためトランジスタTN1からノード
N2への電荷供給が行われ、容量C11およびC12で
構成されているポンピング回路部と容量C21およびC
22で構成されるポンピング回路部は等価にVoutに
電荷を供給する。
【0044】この時容量C21および容量C22は図4
に示すように接続されており、Tr1およびTr3は図
1の信号S1によって開けられ、Tr2は図1の信号S
2によって閉じられる。信号S1として図2の信号SL
(Vout)を印加しトランジスタによるしきい値電圧
分の電圧降下を防いでいる。信号S2として図2の信号
SH(LOW)を印加している。これによりC21およ
びC22の押し上げ容量C0は(C1+C2)となり昇
圧回路の押し上げ容量は押し上げ回路一台の場合の2倍
の容量となり、読出時に必要な急速昇圧を実現してい
る。
【0045】次に、信号THVがLOWの場合、動作モ
ードは書込モードであり図2のレベルシフタ回路の出力
である信号SHはVoutレベルに、信号SLはGND
レベルになる。この時トランジスタTN2はゲート入力
信号SHがVoutレベルのため、ノードN1とノード
N2を電気的に接続し、トランジスタTN1はゲート入
力信号SLがLOWレベルのためトランジスタTN1か
らのノードN2への電荷供給はなくなる。すなわち容量
C11およびC12で構成されているポンピング回路部
と容量C21およびC22で構成されるポンピング回路
部は、昇圧入力電圧ノードVccから昇圧出力電圧ノー
ドVoutまで直列に接続され書込時に必要な高電圧を
発生する。この時容量C21および容量C22は図4に
示すように接続されており、Tr1およびTr3は図1
の信号S1によって閉じられ、Tr2は図1の信号S2
によって開けられる。
【0046】信号S2として図2の信号SH(Vou
t)を印加しトランジスタによるしきい値電圧分の電圧
降下を防いでいる。信号S1として図2の信号SL(L
OW)を印加している。これによりC21およびC22
の押し上げ容量は図4の容量C1と容量C2を直列につ
ないだ状態となり、実際の容量はC1・C2/(C1+
C2)となる。この時各容量C1およびC2にかかる電
圧は、VC1/VC2=C2/C1となる。C1=C2
の場合、各容量C1、C2にかかる電圧は、ノードN
1、N4間にかかる電圧の半分となる。すなわち、各容
量の酸化膜に印加される電圧は緩和され、薄い酸化膜で
形成されている押し上げ容量でも使用可能となる。
【0047】このように本実施形態の昇圧回路におい
て、読出時には薄い酸化膜を使った容量を並列に接続し
押し上げ容量を大きくすることにより、昇圧スピードを
早くすることを実現している。一方、書込および消去時
には薄い酸化膜を使った容量を直列に接続することによ
り、個々の容量にかかる電圧を下げ、見かけの酸化膜耐
圧を上げることにより、高電圧を発生する昇圧回路にも
適用できる。
【0048】[第2の実施形態]次に第2の実施形態に
ついて図面を参照して説明する。図5および図6は、図
1の押し上げ容量C21、C22を具体化した図4と異
なる他の構成例を示す回路図である。図5は、ドレイン
またはソースをノードN1に他端をノードN2にゲート
を信号S2に接続されたN型エンハンスメントトランジ
スタTr1と、ドレインまたはソースをノードN2に他
端をノードN4にゲートを信号S1に接続されたN型エ
ンハンスメントトランジスタTr2と、ドレインまたは
ソースをノードN1に他端をノードN3にゲートを信号
S1に接続されたN型エンハンスメントトランジスタT
r3と、ノードN2とノードN3間に接続された容量C
1と、ノードN3とノードN4間に接続された容量C2
とから成り、各押し上げ容量C1、C2は、比較的薄い
酸化膜(例えばトンネルゲート酸化膜)で構成されてい
る。
【0049】図5の回路でかつ容量部の面積を小さくす
る構成方法の具体例として、図6を示す。図5に示す回
路部は、図6のデバイス構造および回路構成により実現
される。各ノード名および容量およびトランジスタの接
続の説明は、図5と同一なので省略する。本具体例にお
けるデバイスはフラッシュメモリに使用されるメモリセ
ルの構造と同じであり、容量C1はコントロールゲート
CGとフローティングゲートFG間で作られる容量であ
り、容量C2はフローティングゲートFGとN−WEL
Lとの間で作られる容量である。
【0050】[第2の実施形態の動作]次に第2の実施
形態の動作について説明する。押し上げ容量部以外の昇
圧回路は図1と同一であり、動作も同一である。まず、
読出モードの場合、容量を大きくする必要がある。そこ
で容量C1および容量C2を並列に接続し動作させるた
め、トランジスタTr2およびトランジスタTr3のゲ
ート端子S1に図2中の出力信号SL(Voutレベ
ル)を入力しノードN4とノードN2およびノードN1
とノードN3を接続する。この時トランジスタTr1の
ゲート端子には図2中の出力信号SH(LOWレベル)
が入力されており、ノードN1およびノードN2間は接
続されない。これにより容量C1および容量C2は、ノ
ードN1およびノードN4の間にて並列に接続され、そ
の結果の容量値として(C1+C2)の大きな容量が得
られる。
【0051】次に書込・消去モードの場合、ノードN1
に高い電圧が印加されるため容量C1および容量C2を
直列に接続し、ノードN1とノードN4間の耐圧を高く
する必要がある。そこでトランジスタTr1のゲート端
子には図2中の出力信号SH(Voutレベル)を入力
し、ノードN1およびノードN2間を接続する。この時
トランジスタTr2およびトランジスタTr3のゲート
端子S1には図2中の出力信号SL(LOWレベル)が
入力され、ノードN4とノードN2間およびノードN1
とノードN3間は接続されない。これにより容量C1お
よび容量C2はノードN1およびノードN4の間にて直
列に接続され、耐圧は(容量C1の耐圧+容量C2の耐
圧)が得られる。
【0052】このように本デバイスを用い複数の容量を
並列にすることにより小さい面積で大きな容量が得ら
れ、また容量を直列にすることによち容量部を高耐圧に
することができる。
【0053】上記実施形態の半導体記憶装置の電源回路
によれば、昇圧回路のポンピング手段として昇圧回路が
高電圧を出力する場合(書込・消去時)にはポンピング
容量の酸化膜厚を電気的に見かけ上厚くし酸化膜耐圧を
上げ、昇圧回路が比較的低い昇圧電圧を出力する場合
(読出時)にはポンピング容量の酸化膜厚を電気的に見
かけ上薄くしポンピング容量を増やす。より具体的に
は、ポンピング容量として図4に示すような容量C1と
容量C2を用い、昇圧回路が高電圧を出力する場合は直
列に接続し、比較的低い昇圧電圧を出力する場合は並列
に接続するようにトランジスタTr1とTr2とTr3
を制御する。
【0054】上記制御の結果、昇圧回路が高電圧を出力
する場合(書込・消去時)はポンピング容量の酸化膜耐
圧を上げるように変更し、昇圧回路が比較的低い昇圧電
圧を出力する場合(読出時)はポンピング容量の容量値
を増やすように変更するので、酸化膜が薄く面積の小さ
いポンピング容量を使って欲する昇圧回路の性能を達成
できる。
【0055】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
【0056】
【発明の効果】以上の説明より明かなように、本発明の
半導体記憶装置の電源回路は、少なくとも2個のダイオ
ードまたはダイオード等価回路とこれらの接続点に各々
接続された少なくとも2個の容量で少なくとも2個の容
量ブロックが構成される。この容量ブロック間は、昇圧
電位に応じて第一の接続方式または第二の接続方式に切
り替えることができる。よって、求める出力電位に応じ
て少なくとも2種類の異なる出力電位の選択制御が可能
となる。この接続切り替え方式により、多様な出力電位
を効率的に発生させることができる。したがって、相対
的により小さい面積で昇圧回路を構成することが実現可
能となる。
【0057】また、他の発明の半導体記憶装置の電源回
路は、昇圧用電源入力端子と昇圧電位出力端子との間
に、少なくとも2個のダイオードまたはダイオード等価
回路が直列接続される。このダイオードまたはダイオー
ド等価回路の接続点に容量が各々接続され第一の昇圧回
路ブロックを形成する。同様に、昇圧用電源入力端子と
昇圧電位出力端子との間に少なくとも2個のダイオード
またはダイオード等価回路と容量とにより第二の昇圧回
路ブロックが形成される。また、昇圧用電源入力端子と
第1位のダイオードの接続端子との間の接続を第一のス
イッチが開閉し、第一の昇圧回路ブロックの第2位のダ
イオードの接続端子と第二の昇圧回路ブロックの第1位
のダイオードの接続端子との間の接続を第二のスイッチ
が開閉し、容量および容量ブロックに順方向の電荷転送
動作をさせ、N個の昇圧電位が高電圧の時は第二のスイ
ッチを開け第一のスイッチを閉じることにより第一の昇
圧回路ブロックと第二の昇圧回路ブロックを直列接続す
る。またN個の昇圧電位が低電圧の時は第一のスイッチ
を開け第二のスイッチを閉じることにより第一の昇圧回
路ブロックと第二の昇圧回路ブロックを並列接続とす
る。
【0058】本構成によれば、書込・消去時等の高電圧
を出力する場合にはポンピング容量の酸化膜耐圧を上げ
るように変更し、読出時等の昇圧回路が比較的低い昇圧
電圧を出力する場合にはポンピング容量の容量値を増や
すように変更することが可能となる。よって、動作状態
より効率的な回路構成を選択し、酸化膜が薄く面積の小
さいポンピング容量を使って欲する昇圧回路の耐電圧性
能を得ることができる。
【図面の簡単な説明】
【図1】本発明の半導体記憶装置の電源回路の実施形態
に適用される昇圧回路の構成例を示す回路図である。
【図2】図1中に示した信号SLおよび信号SHの生成
回路の構成例を示している。
【図3】図1中の容量C21およびC22の構成を示し
た概念図であり、図3(a)および図3(b)は、スイ
ッチSW1、SW2、SW3の各接続状態が相違する状
態を示している。
【図4】図1、図2で説明した理論構成の昇圧回路の実
態的な第1の回路構成例を示している。
【図5】図1、図2で説明した理論構成の昇圧回路の実
態的な第2の回路構成例を示している。
【図6】図5の構造的な構成を説明するための概念図で
ある。
【図7】昇圧回路の動作例を示すタイムチャートであ
る。
【図8】従来の半導体記憶装置の電源回路の昇圧回路の
全体的な構成例を示している。
【図9】従来の半導体記憶装置の電源回路の昇圧回路の
部分的な構成例を示している。
【符号の説明】
C1、C2 押し上げ容量 C11、C12 押し上げ容量 C21、C22 押し上げ容量群 CG コントロールゲート FG フローティングゲート INV1 インバータ N1 電荷伝達側容量端子 N2、N3 中間容量端子 N4 発振信号入力側容量端子 PHI、BPHI 発振信号(端子) S1、S2 容量切り替え信号(端子) SL、SH 動作モード選択信号(端子) SW1、SW2、SW3 容量接続切り替えスイッチ T10、T11、T12 N型エンハンスメントトラン
ジスタ THV 動作モード切り替え信号 TN1、TN2 N型エンハンスメントトランジスタ TN3、TN4 N型エンハンスメントトランジスタ TP1、TP2 P型エンハンスメントトランジスタ Tr1、Tr2、Tr3 N型エンハンスメントトラン
ジスタ Vout 昇圧電圧出力端子(端子)

Claims (15)

    【特許請求の範囲】
  1. 【請求項1】 N個(Nは2以上の自然数)の昇圧電位
    を発生する昇圧回路を有する半導体記憶装置の電源回路
    において、 昇圧用電源入力端子と昇圧電位出力端子との間に直列接
    続された少なくとも2個のダイオードまたはダイオード
    等価回路と、該ダイオードまたはダイオード等価回路の
    接続点に各々接続された少なくとも2個の容量で構成さ
    れる少なくとも2個の容量ブロックと、 該容量ブロックに順方向電荷転送動作するように信号が
    入力される第一のパルス信号入力端子および第二のパル
    ス信号入力端子と、 昇圧電位に応じて前記少なくとも2個の容量ブロック間
    を第一の接続方式または第二の接続方式に切り替えるた
    めの容量接続切り替え信号が入力される容量接続切り替
    え信号入力端子と、 前記容量接続切り替え信号により前記少なくとも2個の
    容量ブロック間を前記第一の接続方式または前記第二の
    接続方式に切り替える容量接続切り替え手段とを備え、 求める出力電位に応じて前記少なくとも2個の容量ブロ
    ック間の接続方式を切り替え、異なる出力電位の選択制
    御を可能としたことを特徴とする半導体記憶装置の電源
    回路。
  2. 【請求項2】 前記第一の接続方式は並列接続であり、
    前記第二の接続方式は直列接続であることを特徴とする
    請求項1記載の半導体記憶装置の電源回路。
  3. 【請求項3】 前記容量接続切り替え手段として、ドレ
    インまたはソースの一方を第一の端子にまた他方を第二
    の端子にゲートを第一の選択信号に接続された第一のN
    型エンハンスメントトランジスタと、ドレインまたはソ
    ースの一方を第二の端子に他方を第三の端子にゲートを
    第二の選択信号に接続された第二のN型エンハンスメン
    トトランジスタと、ドレインまたはソースの一方を第三
    の端子にまた他方を第四の端子にゲートを第一の選択信
    号に接続された第三のN型エンハンスメントトランジス
    タと、第一の端子と第三の端子間に接続された第一の容
    量と、第二の端子と第四の端子間に接続された第二の容
    量とから成り、前記第一の選択信号を活性化することに
    より前記第一の接続方式とし、前記第二の選択信号を活
    性化することにより前記第二の接続方式とすることを特
    徴とする請求項2記載の半導体記憶装置の電源回路。
  4. 【請求項4】 前記第一の容量および前記第二の容量
    は、メモリセルトランジスタのフローティングゲートお
    よびコントロールゲート間に構成されていることを特徴
    とする請求項3記載の半導体記憶装置の電源回路。
  5. 【請求項5】 前記第一の容量および前記第二の容量
    は、メモリセルトランジスタのフローティングゲートお
    よびN−WELL領域間に構成されていることを特徴と
    する請求項3記載の半導体記憶装置の電源回路。
  6. 【請求項6】 前記容量接続切り替え手段として、ドレ
    インまたはソースを第一の端子に他端を第二の端子にゲ
    ートを第二の選択信号に接続された第一のN型エンハン
    スメントトランジスタと、ドレインまたはソースを第二
    の端子に他端を第四の端子にゲートを第一の選択信号に
    接続された第二のN型エンハンスメントトランジスタ
    と、ドレインまたはソースを第一の端子に他端を第三の
    端子にゲートを第一の選択信号に接続された第三のN型
    エンハンスメントトランジスタと、第二の端子と第三の
    端子間に接続された第一の容量と、第三の端子と第四の
    端子間に接続された第二の容量とから成り、前記第一の
    選択信号を活性化することにより前記第一の接続方式と
    なり、前記第二の選択信号を活性化することにより前記
    第二の接続方式となることを特徴とする請求項2記載の
    半導体記憶装置の電源回路。
  7. 【請求項7】 前記第一の容量および前記第二の容量と
    して半導体記憶装置の電源回路のメモリセルトランジス
    タで構成されているフローティングゲートおよびコント
    ロールゲート間およびフローティングゲートおよびN−
    WELL領域間のいずれかで構成されていることを特徴
    とする請求項6記載の半導体記憶装置の電源回路。
  8. 【請求項8】 N個(Nは2以上の自然数)の昇圧電位
    を発生する昇圧回路を有する半導体記憶装置の電源回路
    において、 昇圧用電源入力端子(Vcc)と昇圧電位出力端子(V
    out)との間に直列接続された少なくとも2個のダイ
    オードまたはダイオード等価回路(T10、T11、T
    12)と、該ダイオードまたはダイオード等価回路の接
    続点に各々接続された容量(C11、C12)とから成
    る第一の昇圧回路ブロックと、 昇圧用電源入力端子(Vcc)と昇圧電位出力端子(V
    out)との間に直列接続された少なくとも2個のダイ
    オードまたはダイオード等価回路(T20、T21、T
    22)と、該ダイオードまたはダイオード等価回路の接
    続点に各々接続された容量(C21、C22)とから成
    る第二の昇圧回路ブロックと、 前記昇圧用電源入力端子(Vcc)と前記ダイオードま
    たはダイオード等価回路(T20、T21、T22)の
    第1位のダイオード(T20)の接続端子との間の接続
    を開閉する第一のスイッチ(TN1)と、 前記第一の昇圧回路ブロックの第2位のダイオード(T
    11)の接続端子と前記第二の昇圧回路ブロックの前記
    第1位のダイオード(T20)の接続端子との間の接続
    を開閉する第二のスイッチ(TN2)と、 前記容量および前記容量ブロックに順方向の電荷転送動
    作をさせるための信号を入力する第一のパルス信号端子
    (PHI)および第二のパルス信号端子(BPHI)と
    を有し、 前記N個の昇圧電位が高電圧の時は前記第二のスイッチ
    (TN2)を開け前記第一のスイッチ(TN1)を閉じ
    ることにより前記第一の昇圧回路ブロックと前記第二の
    昇圧回路ブロックを直列接続し、また前記N個の昇圧電
    位が低電圧の時は前記第一のスイッチ(TN1)を開け
    前記第二のスイッチ(TN2)を閉じることにより前記
    第一の昇圧回路ブロックと第二の昇圧回路ブロックを並
    列接続とすることを特徴とする半導体記憶装置の電源回
    路。
  9. 【請求項9】 前記第二の昇圧回路ブロックの容量(C
    21、C22)は、2つの容量(C1、C2)、3つの
    切り替え手段(Tr1、Tr2、Tr3)を有して構成
    され、前記N個の昇圧電位に応じて前記容量(C1、C
    2)の直列接続または並列接続の接続形態を変更可能と
    したことを特徴とする請求項8記載の半導体記憶装置の
    電源回路。
  10. 【請求項10】 前記3つの切り替え手段は、ドレイン
    またはソースを第一の端子(N1)に他端を第二の端子
    (N2)にゲートを第一の選択信号(S1)にそれぞれ
    接続された第一のN型エンハンスメントトランジスタ
    (Tr1)と、ドレインまたはソースを第二の端子(N
    2)に他端を第三の端子(N3)にゲートを第二の選択
    信号(S2)に接続された第二のN型エンハンスメント
    トランジスタ(Tr2)と、ドレインまたはソースを第
    三の端子(N3)に他端を第四の端子(N4)にゲート
    を第一の選択信号(S1)に接続された第三のN型エン
    ハンスメントトランジスタ(Tr3)とにより構成さ
    れ、前記第一の容量(C1)が該第一の端子(N1)と
    第三の端子(N3)間に接続され、前記第二の容量(C
    2)が該第二の端子(N2)と第四の端子(N4)間に
    接続され、前記第一の選択信号(S1)を活性化するこ
    とにより前記並列接続となり、前記第二の選択信号(S
    2)を活性化することにより前記直列接続となることを
    特徴とする請求項9記載の半導体記憶装置の電源回路。
  11. 【請求項11】 前記第一の容量(C1)および前記第
    二の容量(C2)は、該半導体記憶装置の電源回路を構
    成するメモリセルトランジスタのフローティングゲート
    およびコントロールゲート間で形成されていることを特
    徴とする請求項10記載の半導体記憶装置の電源回路。
  12. 【請求項12】 前記第一の容量(C1)および前記第
    二の容量(C2)は、該半導体記憶装置の電源回路を構
    成するメモリセルトランジスタのフローティングゲート
    およびN−WELL領域間で形成されていることを特徴
    とする請求項10記載の半導体記憶装置の電源回路。
  13. 【請求項13】 前記容量の接続形態の切り替え手段
    は、ドレインまたはソースを第一の端子(N1)に他端
    を第二の端子(N2)にゲートを第二の選択信号(S
    2)に接続された第一のN型エンハンスメントトランジ
    スタ(Tr1)と、ドレインまたはソースを第二の端子
    (N2)に他端を第四の端子(N4)にゲートを第一の
    選択信号(S1)に接続された第二のN型エンハンスメ
    ントトランジスタ(Tr2)と、ドレインまたはソース
    を第一の端子(N1)に他端を第三の端子(N3)にゲ
    ートを第一の選択信号(S1)に接続された第三のN型
    エンハンスメントトランジスタ(Tr3)と、第二の端
    子(N2)と第三の端子(N3)間に接続された第一の
    容量(C1)と、第三の端子(N3)と第四の端子(N
    4)間に接続された第二の容量(C2)とから成り、前
    記第一の選択信号(S1)を活性化することにより前記
    並列接続となり、前記第二の選択信号(S2)を活性化
    することにより前記直列接続となることを特徴とする請
    求項9記載の半導体記憶装置の電源回路。
  14. 【請求項14】 前記第一の容量(C1)および前記第
    二の容量(C2)は、該半導体記憶装置の電源回路を構
    成するメモリセルトランジスタのフローティングゲート
    およびコントロールゲート間およびフローティングゲー
    トおよびN−WELL領域間のいずれかで形成されてい
    ることを特徴とする請求項13記載の半導体記憶装置の
    電源回路。
  15. 【請求項15】 前記半導体記憶装置は、不揮発性の半
    導体記憶装置であることを特徴とする請求項8から14
    の何れか1項に記載の半導体記憶装置の電源回路。
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