JPH1139855A - 半導体記憶装置の電源回路 - Google Patents
半導体記憶装置の電源回路Info
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- JPH1139855A JPH1139855A JP19169497A JP19169497A JPH1139855A JP H1139855 A JPH1139855 A JP H1139855A JP 19169497 A JP19169497 A JP 19169497A JP 19169497 A JP19169497 A JP 19169497A JP H1139855 A JPH1139855 A JP H1139855A
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Abstract
(57)【要約】
【課題】 昇圧回路の容量部の面積をより小さくし、か
つ比較的高い書込電位または消去電位の生成にも耐えら
れる押し上げ容量を有する半導体記憶装置の電源回路を
得る。 【解決手段】 入出力端子（Ｖｃｃ、Ｖｏｕｔ）間に直
列接続されたダイオード等価回路（Ｔ１０、Ｔ１１、Ｔ
１２）と、これらの接続点に各々接続された容量（Ｃ１
１、Ｃ１２）で第１の容量ブロックが構成される。同様
に、ダイオード等価回路（Ｔ２０、Ｔ２１、Ｔ２２）
と、容量（Ｃ２１、Ｃ２２）とで第２の容量ブロックが
構成される。第１の容量ブロックに順方向電荷転送動作
するようにパルス信号（ＰＨＩ、ＢＰＨＩ）が入力され
る。トランジスタ（ＴＮ１、ＴＮ２）が昇圧電位に応じ
て、容量接続切り替え信号（ＳＨ、ＳＬ）により接続を
開閉し、２つの容量ブロックの接続形態を切り替える。
接続形態の選択により２種類の出力電位が得られる。
つ比較的高い書込電位または消去電位の生成にも耐えら
れる押し上げ容量を有する半導体記憶装置の電源回路を
得る。 【解決手段】 入出力端子（Ｖｃｃ、Ｖｏｕｔ）間に直
列接続されたダイオード等価回路（Ｔ１０、Ｔ１１、Ｔ
１２）と、これらの接続点に各々接続された容量（Ｃ１
１、Ｃ１２）で第１の容量ブロックが構成される。同様
に、ダイオード等価回路（Ｔ２０、Ｔ２１、Ｔ２２）
と、容量（Ｃ２１、Ｃ２２）とで第２の容量ブロックが
構成される。第１の容量ブロックに順方向電荷転送動作
するようにパルス信号（ＰＨＩ、ＢＰＨＩ）が入力され
る。トランジスタ（ＴＮ１、ＴＮ２）が昇圧電位に応じ
て、容量接続切り替え信号（ＳＨ、ＳＬ）により接続を
開閉し、２つの容量ブロックの接続形態を切り替える。
接続形態の選択により２種類の出力電位が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
電源回路に関し、特に、電気的書込消去可能な不揮発性
半導体記憶装置の書き込み消去用および読み出し用の高
圧電源を構成する半導体記憶装置の電源回路に関する。
電源回路に関し、特に、電気的書込消去可能な不揮発性
半導体記憶装置の書き込み消去用および読み出し用の高
圧電源を構成する半導体記憶装置の電源回路に関する。
【０００２】
【従来の技術】従来、半導体記憶装置の電源回路は一般
に、電気的書込消去可能な不揮発性半導体記憶装置の高
圧電源を構成する。本半導体記憶装置の電源回路におい
て、書込または消去用電圧および読出用メモリセルゲー
ト電圧を供給する手段として、単一電源から必要な任意
の高電圧を昇圧回路を用いて生成している。特に電気的
に書込及び一括消去可能な不揮発性の半導体記憶装置
（以下、フラッシュメモリと略す）では、書込時に高電
圧を用いるので、多段数の押し上げ回路（またはポンピ
ング回路）で構成された昇圧回路を使用する。また読出
時に、メモリセルゲート電圧を、電源電圧よりもある程
度高い特定の電圧にまで急速に立ち上げる必要がある。
このため、ポンピング回路の容量として書込用ポンピン
グ回路の容量よりも大きい容量を使って構成する。
に、電気的書込消去可能な不揮発性半導体記憶装置の高
圧電源を構成する。本半導体記憶装置の電源回路におい
て、書込または消去用電圧および読出用メモリセルゲー
ト電圧を供給する手段として、単一電源から必要な任意
の高電圧を昇圧回路を用いて生成している。特に電気的
に書込及び一括消去可能な不揮発性の半導体記憶装置
（以下、フラッシュメモリと略す）では、書込時に高電
圧を用いるので、多段数の押し上げ回路（またはポンピ
ング回路）で構成された昇圧回路を使用する。また読出
時に、メモリセルゲート電圧を、電源電圧よりもある程
度高い特定の電圧にまで急速に立ち上げる必要がある。
このため、ポンピング回路の容量として書込用ポンピン
グ回路の容量よりも大きい容量を使って構成する。
【０００３】このようにフラッシュメモリの昇圧回路に
要求される能力は動作モードによって変わり、このため
に各々別々の昇圧回路を搭載していたのではチップサイ
ズを大きくする原因となる。したがって書込・消去用チ
ャージポンプおよび読出用昇圧回路を共用化し、なるべ
く押し上げ容量がチップに占める割合を小さくするよう
設計されている。
要求される能力は動作モードによって変わり、このため
に各々別々の昇圧回路を搭載していたのではチップサイ
ズを大きくする原因となる。したがって書込・消去用チ
ャージポンプおよび読出用昇圧回路を共用化し、なるべ
く押し上げ容量がチップに占める割合を小さくするよう
設計されている。
【０００４】従来のフラッシュメモリにおける昇圧回路
の構成および動作について以下に説明する。従来例１を
示す図８は、フラッシュメモリにおける昇圧回路の構成
例を示している。本従来例１の回路は、昇圧入力電圧ノ
ードＶｃｃと昇圧出力電圧ノードＶｏｕｔとの間に直列
に接続され、それぞれドレイン・ゲート間を接続した複
数個のＮ型エンハンスメントトランジスタＴ１０、Ｔ１
１、Ｔ１２と、同様に昇圧入力電圧ノードＶｃｃと昇圧
出力電圧ノードＶｏｕｔとの間に直列に接続され、それ
ぞれドレイン・ゲート間を接続した複数個のＮ型エンハ
ンスメントトランジスタＴ２０、Ｔ２１、Ｔ２２と、ト
ランジスタＴ１１のドレイン・ゲートが接続されている
ノードと端子ＰＨＩとの間に接続された押し上げ容量Ｃ
１１と、トランジスタＴ１２のドレイン・ゲートが接続
されているノードと端子ＢＰＨＩとの間に接続された押
し上げ容量Ｃ１２と、トランジスタＴ２１のドレイン・
ゲートが接続されているノードと端子ＰＨＩとの間に接
続された押し上げ容量Ｃ２１と、トランジスタＴ２２の
ドレイン・ゲートが接続されているノードと端子ＢＰＨ
Ｉとの間に接続された押し上げ容量Ｃ２２と、一端をノ
ードＮ１に他端をノードＮ２にゲート端子に信号ＳＨを
接続したＮ型エンハンスメントトランジスタＴＮ２と、
一端を昇圧入力電圧ノードＶｃｃに他端をノードＮ２に
ゲート端子に信号ＳＬを接続したＮ型エンハンスメント
トランジスタＴＮ１とから構成されている。
の構成および動作について以下に説明する。従来例１を
示す図８は、フラッシュメモリにおける昇圧回路の構成
例を示している。本従来例１の回路は、昇圧入力電圧ノ
ードＶｃｃと昇圧出力電圧ノードＶｏｕｔとの間に直列
に接続され、それぞれドレイン・ゲート間を接続した複
数個のＮ型エンハンスメントトランジスタＴ１０、Ｔ１
１、Ｔ１２と、同様に昇圧入力電圧ノードＶｃｃと昇圧
出力電圧ノードＶｏｕｔとの間に直列に接続され、それ
ぞれドレイン・ゲート間を接続した複数個のＮ型エンハ
ンスメントトランジスタＴ２０、Ｔ２１、Ｔ２２と、ト
ランジスタＴ１１のドレイン・ゲートが接続されている
ノードと端子ＰＨＩとの間に接続された押し上げ容量Ｃ
１１と、トランジスタＴ１２のドレイン・ゲートが接続
されているノードと端子ＢＰＨＩとの間に接続された押
し上げ容量Ｃ１２と、トランジスタＴ２１のドレイン・
ゲートが接続されているノードと端子ＰＨＩとの間に接
続された押し上げ容量Ｃ２１と、トランジスタＴ２２の
ドレイン・ゲートが接続されているノードと端子ＢＰＨ
Ｉとの間に接続された押し上げ容量Ｃ２２と、一端をノ
ードＮ１に他端をノードＮ２にゲート端子に信号ＳＨを
接続したＮ型エンハンスメントトランジスタＴＮ２と、
一端を昇圧入力電圧ノードＶｃｃに他端をノードＮ２に
ゲート端子に信号ＳＬを接続したＮ型エンハンスメント
トランジスタＴＮ１とから構成されている。
【０００５】図９は、図８中に示した信号ＳＬおよび信
号ＳＨの生成回路を示したものであり、信号ＴＨＶを入
力するレベルシフタを示したものである。本回路は、信
号ＳＬをゲート入力にソースをＶｏｕｔにドレインを信
号ＳＨに接続したＰ型エンハンスメントトランジスタＴ
Ｐ２と、信号ＳＨをゲート入力にソースをＶｏｕｔにド
レインを信号ＳＬに接続したＰ型エンハンスメントトラ
ンジスタＴＰ１と、信号ＴＨＶをゲート入力にソースを
ＧＮＤにドレインを信号ＳＬに接続したＮ型エンハンス
メントトランジスタＴＮ１と、信号ＴＨＶを入力しその
反転信号を出力するインバータＩＶ１と、インバータＩ
Ｖ１からの信号をゲート入力にソースをＧＮＤにドレイ
ンを信号ＳＨに接続したＮ型エンハンスメントトランジ
スタＴＮ２とから構成されている。
号ＳＨの生成回路を示したものであり、信号ＴＨＶを入
力するレベルシフタを示したものである。本回路は、信
号ＳＬをゲート入力にソースをＶｏｕｔにドレインを信
号ＳＨに接続したＰ型エンハンスメントトランジスタＴ
Ｐ２と、信号ＳＨをゲート入力にソースをＶｏｕｔにド
レインを信号ＳＬに接続したＰ型エンハンスメントトラ
ンジスタＴＰ１と、信号ＴＨＶをゲート入力にソースを
ＧＮＤにドレインを信号ＳＬに接続したＮ型エンハンス
メントトランジスタＴＮ１と、信号ＴＨＶを入力しその
反転信号を出力するインバータＩＶ１と、インバータＩ
Ｖ１からの信号をゲート入力にソースをＧＮＤにドレイ
ンを信号ＳＨに接続したＮ型エンハンスメントトランジ
スタＴＮ２とから構成されている。
【０００６】次に、図８および図９の各動作モードでの
昇圧回路の動作について説明する。本説明において、入
力波形が同一である本発明の図７に示したタイムチャー
トを流用する。
昇圧回路の動作について説明する。本説明において、入
力波形が同一である本発明の図７に示したタイムチャー
トを流用する。
【０００７】まず動作モードとして読出モードおよび書
込モードがあり、モードの切り替え手段として信号ＴＨ
Ｖを用いる。信号ＴＨＶがＬＯＷの場合、動作モードは
読出モードであり、図９のレベルシフタ回路の出力であ
る信号ＳＬはＶｏｕｔレベルに、信号ＳＨはＧＮＤレベ
ルになる。また昇圧回路には昇圧回路を活性化させるた
め、クロック信号ＰＨＩとその逆信号であるＢＰＨＩ信
号が入力される。この時トランジスタＴＮ２はゲート入
力信号ＳＨがＬＯＷのためノードＮ１とノードＮ２を電
気的に分離し、トランジスタＴＮ１はゲート入力信号Ｓ
ＬがＶｏｕｔレベルのためトランジスタＴＮ１からノー
ドＮ２への電荷供給が行われ、容量Ｃ１１およびＣ１２
で構成されているポンピング回路部と容量Ｃ２１および
Ｃ２２で構成されるポンピング回路部は等価にＶｏｕｔ
に電荷を供給する。この場合昇圧回路の押し上げ容量は
押し上げ回路一台の場合の２倍の容量となり、読出時に
必要な急速昇圧を実現している。
込モードがあり、モードの切り替え手段として信号ＴＨ
Ｖを用いる。信号ＴＨＶがＬＯＷの場合、動作モードは
読出モードであり、図９のレベルシフタ回路の出力であ
る信号ＳＬはＶｏｕｔレベルに、信号ＳＨはＧＮＤレベ
ルになる。また昇圧回路には昇圧回路を活性化させるた
め、クロック信号ＰＨＩとその逆信号であるＢＰＨＩ信
号が入力される。この時トランジスタＴＮ２はゲート入
力信号ＳＨがＬＯＷのためノードＮ１とノードＮ２を電
気的に分離し、トランジスタＴＮ１はゲート入力信号Ｓ
ＬがＶｏｕｔレベルのためトランジスタＴＮ１からノー
ドＮ２への電荷供給が行われ、容量Ｃ１１およびＣ１２
で構成されているポンピング回路部と容量Ｃ２１および
Ｃ２２で構成されるポンピング回路部は等価にＶｏｕｔ
に電荷を供給する。この場合昇圧回路の押し上げ容量は
押し上げ回路一台の場合の２倍の容量となり、読出時に
必要な急速昇圧を実現している。
【０００８】次に、信号ＴＨＶがＬＯＷの場合、動作モ
ードは書込モードであり図９のレベルシフタ回路の出力
である信号ＳＨはＶｏｕｔレベルに、信号ＳＬはＧＮＤ
レベルになる。この時トランジスタＴＮ２はゲート入力
信号ＳＨがＶｏｕｔレベルのため、ノードＮ１とノード
Ｎ２を電気的に接続し、トランジスタＴＮ１はゲート入
力信号ＳＬがＬＯＷレベルのためトランジスタＴＮ１か
らのノードＮ２への電荷供給はなくなる。すなわち容量
Ｃ１１およびＣ１２で構成されているポンピング回路部
と容量Ｃ２１およびＣ２２で構成されるポンピング回路
部は昇圧入力電圧ノードＶｃｃから昇圧出力電圧ノード
Ｖｏｕｔまで直列に接続され書込時に必要な高電圧を発
生する。
ードは書込モードであり図９のレベルシフタ回路の出力
である信号ＳＨはＶｏｕｔレベルに、信号ＳＬはＧＮＤ
レベルになる。この時トランジスタＴＮ２はゲート入力
信号ＳＨがＶｏｕｔレベルのため、ノードＮ１とノード
Ｎ２を電気的に接続し、トランジスタＴＮ１はゲート入
力信号ＳＬがＬＯＷレベルのためトランジスタＴＮ１か
らのノードＮ２への電荷供給はなくなる。すなわち容量
Ｃ１１およびＣ１２で構成されているポンピング回路部
と容量Ｃ２１およびＣ２２で構成されるポンピング回路
部は昇圧入力電圧ノードＶｃｃから昇圧出力電圧ノード
Ｖｏｕｔまで直列に接続され書込時に必要な高電圧を発
生する。
【０００９】このようにフラッシュメモリにおける昇圧
回路が書込用に高電圧を必要とするため、押し上げ容量
部に使用される容量には耐圧を高くすべく厚い酸化膜の
デバイスが用いられる。また、少しでもチップ面積を小
さくするために、高電圧が印加されない部分の酸化膜厚
を薄くし誘電率を上げ、押し上げ容量の面積が小さくて
も同等の容量値が得られるようにしている。例えば、図
８で示すＣ１１およびＣ１２で構成される押し上げ部の
容量の酸化膜を、フラッシュメモリで使用されるトンネ
ルゲート酸化膜を利用し、容量部面積の縮小化を達成し
ている。
回路が書込用に高電圧を必要とするため、押し上げ容量
部に使用される容量には耐圧を高くすべく厚い酸化膜の
デバイスが用いられる。また、少しでもチップ面積を小
さくするために、高電圧が印加されない部分の酸化膜厚
を薄くし誘電率を上げ、押し上げ容量の面積が小さくて
も同等の容量値が得られるようにしている。例えば、図
８で示すＣ１１およびＣ１２で構成される押し上げ部の
容量の酸化膜を、フラッシュメモリで使用されるトンネ
ルゲート酸化膜を利用し、容量部面積の縮小化を達成し
ている。
【００１０】上記の昇圧回路の具体例として従来例２の
特開平５−２８７８６号公報がある。本従来例２の添付
図２に回路構成が示され、明細書の段落［００２４］に
おいて容量素子を薄いまたは厚いゲート酸化膜での構成
について説明がされている。
特開平５−２８７８６号公報がある。本従来例２の添付
図２に回路構成が示され、明細書の段落［００２４］に
おいて容量素子を薄いまたは厚いゲート酸化膜での構成
について説明がされている。
【００１１】また他の従来例３として特開平６−２８３
６６７号公報がある。本従来例３の添付図１に回路構成
が示され、明細書の段落［００３２］において容量素子
を複数種類の膜圧で構成することが記載されている。
６６７号公報がある。本従来例３の添付図１に回路構成
が示され、明細書の段落［００３２］において容量素子
を複数種類の膜圧で構成することが記載されている。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
各従来例は下記の問題を伴う。第１の問題は、昇圧回路
で書込または消去モードにおける比較的高い書込電位ま
たは消去電位を生成するので、押し上げ容量には耐圧の
ある厚い酸化膜を使用している点にある。このため容量
部の面積は大きくなってしまう。
各従来例は下記の問題を伴う。第１の問題は、昇圧回路
で書込または消去モードにおける比較的高い書込電位ま
たは消去電位を生成するので、押し上げ容量には耐圧の
ある厚い酸化膜を使用している点にある。このため容量
部の面積は大きくなってしまう。
【００１３】第２の問題は、上記の第一の問題を解決す
るため、高い電圧が発生しない端子に接続された容量部
分の酸化膜厚には薄い酸化膜（例えばトンネル酸化膜）
を使用する。このようにすることで、ある程度容量部の
面積を小さくすることはできる。しかし、すべて薄い酸
化膜を利用した場合に比べ、未だ容量部の面積は大き
い。
るため、高い電圧が発生しない端子に接続された容量部
分の酸化膜厚には薄い酸化膜（例えばトンネル酸化膜）
を使用する。このようにすることで、ある程度容量部の
面積を小さくすることはできる。しかし、すべて薄い酸
化膜を利用した場合に比べ、未だ容量部の面積は大き
い。
【００１４】第３の問題は、従来の昇圧回路にて少しで
も押し上げ容量の面積を小さくするために、上記の容量
をすべて薄い酸化膜（例えばトンネル酸化膜）で作ろう
とした場合、高電圧発生部で容量の酸化膜の耐圧がもた
ずに破壊する可能性が高くなる。それは、読出モードに
おける読出用昇圧電位を生成している場合は昇圧電位が
比較的低いので問題ないが、書込または消去モードでは
比較的高い書込電位または消去電位を生成する必要が生
じるからである。
も押し上げ容量の面積を小さくするために、上記の容量
をすべて薄い酸化膜（例えばトンネル酸化膜）で作ろう
とした場合、高電圧発生部で容量の酸化膜の耐圧がもた
ずに破壊する可能性が高くなる。それは、読出モードに
おける読出用昇圧電位を生成している場合は昇圧電位が
比較的低いので問題ないが、書込または消去モードでは
比較的高い書込電位または消去電位を生成する必要が生
じるからである。
【００１５】本発明は、昇圧回路における押し上げ容量
をすべて薄い酸化膜（例えばトンネル酸化膜）を適用し
て容量部の面積をより小さくするとともに、書込または
消去モードにおける比較的高い書込電位または消去電位
の生成にも耐えられる押し上げ容量を有する、半導体記
憶装置の電源回路を提供することを目的とする。
をすべて薄い酸化膜（例えばトンネル酸化膜）を適用し
て容量部の面積をより小さくするとともに、書込または
消去モードにおける比較的高い書込電位または消去電位
の生成にも耐えられる押し上げ容量を有する、半導体記
憶装置の電源回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】かかる目的を達成するた
め、本発明の半導体記憶装置の電源回路は、Ｎ個（Ｎは
２以上の自然数）の昇圧電位を発生する昇圧回路を有す
る半導体記憶装置の電源回路であり、昇圧用電源入力端
子と昇圧電位出力端子との間に直列接続された少なくと
も２個のダイオードまたはダイオード等価回路と、この
ダイオードまたはダイオード等価回路の接続点に各々接
続された少なくとも２個の容量で構成される少なくとも
２個の容量ブロックと、この容量ブロックに順方向電荷
転送動作するように信号が入力される第一のパルス信号
入力端子および第二のパルス信号入力端子と、昇圧電位
に応じて少なくとも２個の容量ブロック間を第一の接続
方式または第二の接続方式に切り替えるための容量接続
切り替え信号が入力される容量接続切り替え信号入力端
子と、容量接続切り替え信号により少なくとも２個の容
量ブロック間を第一の接続方式または第二の接続方式に
切り替える容量接続切り替え手段とを備え、求める出力
電位に応じて少なくとも２個の容量ブロック間の接続方
式を切り替え、異なる出力電位の選択制御を可能とした
ことを特徴としている。
め、本発明の半導体記憶装置の電源回路は、Ｎ個（Ｎは
２以上の自然数）の昇圧電位を発生する昇圧回路を有す
る半導体記憶装置の電源回路であり、昇圧用電源入力端
子と昇圧電位出力端子との間に直列接続された少なくと
も２個のダイオードまたはダイオード等価回路と、この
ダイオードまたはダイオード等価回路の接続点に各々接
続された少なくとも２個の容量で構成される少なくとも
２個の容量ブロックと、この容量ブロックに順方向電荷
転送動作するように信号が入力される第一のパルス信号
入力端子および第二のパルス信号入力端子と、昇圧電位
に応じて少なくとも２個の容量ブロック間を第一の接続
方式または第二の接続方式に切り替えるための容量接続
切り替え信号が入力される容量接続切り替え信号入力端
子と、容量接続切り替え信号により少なくとも２個の容
量ブロック間を第一の接続方式または第二の接続方式に
切り替える容量接続切り替え手段とを備え、求める出力
電位に応じて少なくとも２個の容量ブロック間の接続方
式を切り替え、異なる出力電位の選択制御を可能とした
ことを特徴としている。
【００１７】また、上記第一の接続方式を並列接続と
し、第二の接続方式を直列接続とするとよい。
し、第二の接続方式を直列接続とするとよい。
【００１８】さらに、上記容量接続切り替え手段とし
て、ドレインまたはソースの一方を第一の端子にまた他
方を第二の端子にゲートを第一の選択信号に接続された
第一のＮ型エンハンスメントトランジスタと、ドレイン
またはソースの一方を第二の端子に他方を第三の端子に
ゲートを第二の選択信号に接続された第二のＮ型エンハ
ンスメントトランジスタと、ドレインまたはソースの一
方を第三の端子にまた他方を第四の端子にゲートを第一
の選択信号に接続された第三のＮ型エンハンスメントト
ランジスタと、第一の端子と第三の端子間に接続された
第一の容量と、第二の端子と第四の端子間に接続された
第二の容量とから成り、第一の選択信号を活性化するこ
とにより第一の接続方式とし、第二の選択信号を活性化
することにより第二の接続方式とするとよい。
て、ドレインまたはソースの一方を第一の端子にまた他
方を第二の端子にゲートを第一の選択信号に接続された
第一のＮ型エンハンスメントトランジスタと、ドレイン
またはソースの一方を第二の端子に他方を第三の端子に
ゲートを第二の選択信号に接続された第二のＮ型エンハ
ンスメントトランジスタと、ドレインまたはソースの一
方を第三の端子にまた他方を第四の端子にゲートを第一
の選択信号に接続された第三のＮ型エンハンスメントト
ランジスタと、第一の端子と第三の端子間に接続された
第一の容量と、第二の端子と第四の端子間に接続された
第二の容量とから成り、第一の選択信号を活性化するこ
とにより第一の接続方式とし、第二の選択信号を活性化
することにより第二の接続方式とするとよい。
【００１９】なお、第一の容量および第二の容量は、メ
モリセルトランジスタのフローティングゲートおよびコ
ントロールゲート間に構成し、または、メモリセルトラ
ンジスタのフローティングゲートおよびＮ−ＷＥＬＬ領
域間に構成するとよい。
モリセルトランジスタのフローティングゲートおよびコ
ントロールゲート間に構成し、または、メモリセルトラ
ンジスタのフローティングゲートおよびＮ−ＷＥＬＬ領
域間に構成するとよい。
【００２０】また、上記の容量接続切り替え手段とし
て、ドレインまたはソースを第一の端子に他端を第二の
端子にゲートを第二の選択信号に接続された第一のＮ型
エンハンスメントトランジスタと、ドレインまたはソー
スを第二の端子に他端を第四の端子にゲートを第一の選
択信号に接続された第二のＮ型エンハンスメントトラン
ジスタと、ドレインまたはソースを第一の端子に他端を
第三の端子にゲートを第一の選択信号に接続された第三
のＮ型エンハンスメントトランジスタと、第二の端子と
第三の端子間に接続された第一の容量と、第三の端子と
第四の端子間に接続された第二の容量とから成り、第一
の選択信号を活性化することにより第一の接続方式とな
り、第二の選択信号を活性化することにより第二の接続
方式となることとするとよい。
て、ドレインまたはソースを第一の端子に他端を第二の
端子にゲートを第二の選択信号に接続された第一のＮ型
エンハンスメントトランジスタと、ドレインまたはソー
スを第二の端子に他端を第四の端子にゲートを第一の選
択信号に接続された第二のＮ型エンハンスメントトラン
ジスタと、ドレインまたはソースを第一の端子に他端を
第三の端子にゲートを第一の選択信号に接続された第三
のＮ型エンハンスメントトランジスタと、第二の端子と
第三の端子間に接続された第一の容量と、第三の端子と
第四の端子間に接続された第二の容量とから成り、第一
の選択信号を活性化することにより第一の接続方式とな
り、第二の選択信号を活性化することにより第二の接続
方式となることとするとよい。
【００２１】さらに、上記第一の容量および第二の容量
として半導体記憶装置の電源回路のメモリセルトランジ
スタで構成されているフローティングゲートおよびコン
トロールゲート間およびフローティングゲートおよびＮ
−ＷＥＬＬ領域間のいずれかで構成するとよい。
として半導体記憶装置の電源回路のメモリセルトランジ
スタで構成されているフローティングゲートおよびコン
トロールゲート間およびフローティングゲートおよびＮ
−ＷＥＬＬ領域間のいずれかで構成するとよい。
【００２２】他の発明の半導体記憶装置の電源回路は、
Ｎ個（Ｎは２以上の自然数）の昇圧電位を発生する昇圧
回路を有する半導体記憶装置の電源回路において、昇圧
用電源入力端子（Ｖｃｃ）と昇圧電位出力端子（Ｖｏｕ
ｔ）との間に直列接続された少なくとも２個のダイオー
ドまたはダイオード等価回路（Ｔ１０、Ｔ１１、Ｔ１
２）と、このダイオードまたはダイオード等価回路の接
続点に各々接続された容量（Ｃ１１、Ｃ１２）とから成
る第一の昇圧回路ブロックと、昇圧用電源入力端子（Ｖ
ｃｃ）と昇圧電位出力端子（Ｖｏｕｔ）との間に直列接
続された少なくとも２個のダイオードまたはダイオード
等価回路（Ｔ２０、Ｔ２１、Ｔ２２）と、このダイオー
ドまたはダイオード等価回路の接続点に各々接続された
容量（Ｃ２１、Ｃ２２）とから成る第二の昇圧回路ブロ
ックと、昇圧用電源入力端子（Ｖｃｃ）とダイオードま
たはダイオード等価回路（Ｔ２０、Ｔ２１、Ｔ２２）の
第１位のダイオード（Ｔ２０）の接続端子との間の接続
を開閉する第一のスイッチ（ＴＮ１）と、第一の昇圧回
路ブロックの第２位のダイオード（Ｔ１１）の接続端子
と第二の昇圧回路ブロックの第１位のダイオード（Ｔ２
０）の接続端子との間の接続を開閉する第二のスイッチ
（ＴＮ２）と、容量および容量ブロックに順方向の電荷
転送動作をさせるための信号を入力する第一のパルス信
号端子（ＰＨＩ）および第二のパルス信号端子（ＢＰＨ
Ｉ）とを有し、Ｎ個の昇圧電位が高電圧の時は第二のス
イッチ（ＴＮ２）を開け第一のスイッチ（ＴＮ１）を閉
じることにより第一の昇圧回路ブロックと第二の昇圧回
路ブロックを直列接続し、またＮ個の昇圧電位が低電圧
の時は第一のスイッチ（ＴＮ１）を開け第二のスイッチ
（ＴＮ２）を閉じることにより第一の昇圧回路ブロック
と第二の昇圧回路ブロックを並列接続とすることを特徴
としている。
Ｎ個（Ｎは２以上の自然数）の昇圧電位を発生する昇圧
回路を有する半導体記憶装置の電源回路において、昇圧
用電源入力端子（Ｖｃｃ）と昇圧電位出力端子（Ｖｏｕ
ｔ）との間に直列接続された少なくとも２個のダイオー
ドまたはダイオード等価回路（Ｔ１０、Ｔ１１、Ｔ１
２）と、このダイオードまたはダイオード等価回路の接
続点に各々接続された容量（Ｃ１１、Ｃ１２）とから成
る第一の昇圧回路ブロックと、昇圧用電源入力端子（Ｖ
ｃｃ）と昇圧電位出力端子（Ｖｏｕｔ）との間に直列接
続された少なくとも２個のダイオードまたはダイオード
等価回路（Ｔ２０、Ｔ２１、Ｔ２２）と、このダイオー
ドまたはダイオード等価回路の接続点に各々接続された
容量（Ｃ２１、Ｃ２２）とから成る第二の昇圧回路ブロ
ックと、昇圧用電源入力端子（Ｖｃｃ）とダイオードま
たはダイオード等価回路（Ｔ２０、Ｔ２１、Ｔ２２）の
第１位のダイオード（Ｔ２０）の接続端子との間の接続
を開閉する第一のスイッチ（ＴＮ１）と、第一の昇圧回
路ブロックの第２位のダイオード（Ｔ１１）の接続端子
と第二の昇圧回路ブロックの第１位のダイオード（Ｔ２
０）の接続端子との間の接続を開閉する第二のスイッチ
（ＴＮ２）と、容量および容量ブロックに順方向の電荷
転送動作をさせるための信号を入力する第一のパルス信
号端子（ＰＨＩ）および第二のパルス信号端子（ＢＰＨ
Ｉ）とを有し、Ｎ個の昇圧電位が高電圧の時は第二のス
イッチ（ＴＮ２）を開け第一のスイッチ（ＴＮ１）を閉
じることにより第一の昇圧回路ブロックと第二の昇圧回
路ブロックを直列接続し、またＮ個の昇圧電位が低電圧
の時は第一のスイッチ（ＴＮ１）を開け第二のスイッチ
（ＴＮ２）を閉じることにより第一の昇圧回路ブロック
と第二の昇圧回路ブロックを並列接続とすることを特徴
としている。
【００２３】また、上記第二の昇圧回路ブロックの容量
（Ｃ２１、Ｃ２２）は、２つの容量（Ｃ１、Ｃ２）、３
つの切り替え手段（Ｔｒ１、Ｔｒ２、Ｔｒ３）を有して
構成され、Ｎ個の昇圧電位に応じて容量（Ｃ１、Ｃ２）
の直列接続または並列接続の接続形態を変更可能とし、
３つの切り替え手段は、ドレインまたはソースを第一の
端子（Ｎ１）に他端を第二の端子（Ｎ２）にゲートを第
一の選択信号（Ｓ１）にそれぞれ接続された第一のＮ型
エンハンスメントトランジスタ（Ｔｒ１）と、ドレイン
またはソースを第二の端子（Ｎ２）に他端を第三の端子
（Ｎ３）にゲートを第二の選択信号（Ｓ２）に接続され
た第二のＮ型エンハンスメントトランジスタ（Ｔｒ２）
と、ドレインまたはソースを第三の端子（Ｎ３）に他端
を第四の端子（Ｎ４）にゲートを第一の選択信号（Ｓ
１）に接続された第三のＮ型エンハンスメントトランジ
スタ（Ｔｒ３）とにより構成され、第一の容量（Ｃ１）
がこの第一の端子（Ｎ１）と第三の端子（Ｎ３）間に接
続され、第二の容量（Ｃ２）がこの第二の端子（Ｎ２）
と第四の端子（Ｎ４）間に接続され、第一の選択信号
（Ｓ１）を活性化することにより並列接続となり、第二
の選択信号（Ｓ２）を活性化することにより直列接続と
なることとするとよい。
（Ｃ２１、Ｃ２２）は、２つの容量（Ｃ１、Ｃ２）、３
つの切り替え手段（Ｔｒ１、Ｔｒ２、Ｔｒ３）を有して
構成され、Ｎ個の昇圧電位に応じて容量（Ｃ１、Ｃ２）
の直列接続または並列接続の接続形態を変更可能とし、
３つの切り替え手段は、ドレインまたはソースを第一の
端子（Ｎ１）に他端を第二の端子（Ｎ２）にゲートを第
一の選択信号（Ｓ１）にそれぞれ接続された第一のＮ型
エンハンスメントトランジスタ（Ｔｒ１）と、ドレイン
またはソースを第二の端子（Ｎ２）に他端を第三の端子
（Ｎ３）にゲートを第二の選択信号（Ｓ２）に接続され
た第二のＮ型エンハンスメントトランジスタ（Ｔｒ２）
と、ドレインまたはソースを第三の端子（Ｎ３）に他端
を第四の端子（Ｎ４）にゲートを第一の選択信号（Ｓ
１）に接続された第三のＮ型エンハンスメントトランジ
スタ（Ｔｒ３）とにより構成され、第一の容量（Ｃ１）
がこの第一の端子（Ｎ１）と第三の端子（Ｎ３）間に接
続され、第二の容量（Ｃ２）がこの第二の端子（Ｎ２）
と第四の端子（Ｎ４）間に接続され、第一の選択信号
（Ｓ１）を活性化することにより並列接続となり、第二
の選択信号（Ｓ２）を活性化することにより直列接続と
なることとするとよい。
【００２４】さらに、第一の容量（Ｃ１）および第二の
容量（Ｃ２）は、この半導体記憶装置の電源回路を構成
するメモリセルトランジスタの、フローティングゲート
およびコントロールゲート間で形成し、または、メモリ
セルトランジスタのフローティングゲートおよびＮ−Ｗ
ＥＬＬ領域間で形成するとよい。
容量（Ｃ２）は、この半導体記憶装置の電源回路を構成
するメモリセルトランジスタの、フローティングゲート
およびコントロールゲート間で形成し、または、メモリ
セルトランジスタのフローティングゲートおよびＮ−Ｗ
ＥＬＬ領域間で形成するとよい。
【００２５】なお、上記の容量の接続形態の切り替え手
段は、ドレインまたはソースを第一の端子（Ｎ１）に他
端を第二の端子（Ｎ２）にゲートを第二の選択信号（Ｓ
２）に接続された第一のＮ型エンハンスメントトランジ
スタ（Ｔｒ１）と、ドレインまたはソースを第二の端子
（Ｎ２）に他端を第四の端子（Ｎ４）にゲートを第一の
選択信号（Ｓ１）に接続された第二のＮ型エンハンスメ
ントトランジスタ（Ｔｒ２）と、ドレインまたはソース
を第一の端子（Ｎ１）に他端を第三の端子（Ｎ３）にゲ
ートを第一の選択信号（Ｓ１）に接続された第三のＮ型
エンハンスメントトランジスタ（Ｔｒ３）と、第二の端
子（Ｎ２）と第三の端子（Ｎ３）間に接続された第一の
容量（Ｃ１）と、第三の端子（Ｎ３）と第四の端子（Ｎ
４）間に接続された第二の容量（Ｃ２）とから成り、第
一の選択信号（Ｓ１）を活性化することにより並列接続
となり、第二の選択信号（Ｓ２）を活性化することによ
り直列接続となることとするとよい。
段は、ドレインまたはソースを第一の端子（Ｎ１）に他
端を第二の端子（Ｎ２）にゲートを第二の選択信号（Ｓ
２）に接続された第一のＮ型エンハンスメントトランジ
スタ（Ｔｒ１）と、ドレインまたはソースを第二の端子
（Ｎ２）に他端を第四の端子（Ｎ４）にゲートを第一の
選択信号（Ｓ１）に接続された第二のＮ型エンハンスメ
ントトランジスタ（Ｔｒ２）と、ドレインまたはソース
を第一の端子（Ｎ１）に他端を第三の端子（Ｎ３）にゲ
ートを第一の選択信号（Ｓ１）に接続された第三のＮ型
エンハンスメントトランジスタ（Ｔｒ３）と、第二の端
子（Ｎ２）と第三の端子（Ｎ３）間に接続された第一の
容量（Ｃ１）と、第三の端子（Ｎ３）と第四の端子（Ｎ
４）間に接続された第二の容量（Ｃ２）とから成り、第
一の選択信号（Ｓ１）を活性化することにより並列接続
となり、第二の選択信号（Ｓ２）を活性化することによ
り直列接続となることとするとよい。
【００２６】また、第一の容量（Ｃ１）および第二の容
量（Ｃ２）は、この半導体記憶装置の電源回路を構成す
る、メモリセルトランジスタのフローティングゲートお
よびコントロールゲート間およびフローティングゲート
およびＮ−ＷＥＬＬ領域間の、いずれかで形成するとよ
い。
量（Ｃ２）は、この半導体記憶装置の電源回路を構成す
る、メモリセルトランジスタのフローティングゲートお
よびコントロールゲート間およびフローティングゲート
およびＮ−ＷＥＬＬ領域間の、いずれかで形成するとよ
い。
【００２７】さらに、上記他の発明の半導体記憶装置
は、不揮発性の半導体記憶装置とするとよい。
は、不揮発性の半導体記憶装置とするとよい。
【００２８】
【発明の実施の形態】次に添付図面を参照して本発明に
よる半導体記憶装置の電源回路の実施の形態を詳細に説
明する。図１〜図７を参照すると本発明の半導体記憶装
置の電源回路の一実施形態が示されている。
よる半導体記憶装置の電源回路の実施の形態を詳細に説
明する。図１〜図７を参照すると本発明の半導体記憶装
置の電源回路の一実施形態が示されている。
【００２９】［昇圧回路の構成例］次に本発明の実施形
態について図面を参照して説明する。図１は、本発明の
実施形態に適用される昇圧回路の構成例を示す図であ
る。
態について図面を参照して説明する。図１は、本発明の
実施形態に適用される昇圧回路の構成例を示す図であ
る。
【００３０】本回路は、昇圧入力電圧ノードＶｃｃと昇
圧出力電圧ノードＶｏｕｔとの間に直列に接続されそれ
ぞれドレイン・ゲート間を接続した複数個のＮ型エンハ
ンスメントトランジスタ（以降、単にトランジスタとも
いう）Ｔ１０、Ｔ１１、Ｔ１２と、同様に昇圧入力電圧
ノードＶｃｃと昇圧出力電圧ノードＶｏｕｔとの間に直
列に接続されそれぞれドレイン・ゲート間を接続した複
数個のＮ型エンハンスメントトランジスタＴ２０、Ｔ２
１、Ｔ２２と、トランジスタＴ１１のドレイン・ゲート
が接続されているノードと端子ＰＨＩとの間に接続され
た押し上げ容量Ｃ１１と、トランジスタＴ１２のドレイ
ン・ゲートが接続されているノードと端子ＢＰＨＩとの
間に接続された押し上げ容量Ｃ１２と、トランジスタＴ
２１のドレイン・ゲートが接続されているノードと端子
ＰＨＩとの間に接続され容量接続方法を変更するための
信号Ｓ１および信号Ｓ２を入力している押し上げ容量Ｃ
２１と、トランジスタＴ２２のドレイン・ゲートが接続
されているノードと端子ＢＰＨＩとの間に接続され容量
接続方法を変更するための信号Ｓ１および信号Ｓ２を入
力している押し上げ容量Ｃ２２と、一端をノードＮ１０
に他端をノードＮ２０にゲート端子に信号ＳＨを接続し
たＮ型エンハンスメントトランジスタＴＮ２と、一端を
昇圧入力電圧ノードＶｃｃに他端をノードＮ２０にゲー
ト端子に信号ＳＬを接続したＮ型エンハンスメントトラ
ンジスタＴＮ１とから構成されている。
圧出力電圧ノードＶｏｕｔとの間に直列に接続されそれ
ぞれドレイン・ゲート間を接続した複数個のＮ型エンハ
ンスメントトランジスタ（以降、単にトランジスタとも
いう）Ｔ１０、Ｔ１１、Ｔ１２と、同様に昇圧入力電圧
ノードＶｃｃと昇圧出力電圧ノードＶｏｕｔとの間に直
列に接続されそれぞれドレイン・ゲート間を接続した複
数個のＮ型エンハンスメントトランジスタＴ２０、Ｔ２
１、Ｔ２２と、トランジスタＴ１１のドレイン・ゲート
が接続されているノードと端子ＰＨＩとの間に接続され
た押し上げ容量Ｃ１１と、トランジスタＴ１２のドレイ
ン・ゲートが接続されているノードと端子ＢＰＨＩとの
間に接続された押し上げ容量Ｃ１２と、トランジスタＴ
２１のドレイン・ゲートが接続されているノードと端子
ＰＨＩとの間に接続され容量接続方法を変更するための
信号Ｓ１および信号Ｓ２を入力している押し上げ容量Ｃ
２１と、トランジスタＴ２２のドレイン・ゲートが接続
されているノードと端子ＢＰＨＩとの間に接続され容量
接続方法を変更するための信号Ｓ１および信号Ｓ２を入
力している押し上げ容量Ｃ２２と、一端をノードＮ１０
に他端をノードＮ２０にゲート端子に信号ＳＨを接続し
たＮ型エンハンスメントトランジスタＴＮ２と、一端を
昇圧入力電圧ノードＶｃｃに他端をノードＮ２０にゲー
ト端子に信号ＳＬを接続したＮ型エンハンスメントトラ
ンジスタＴＮ１とから構成されている。
【００３１】上記の各押し上げ容量Ｃ１１、Ｃ１２、Ｃ
２１、Ｃ２２は、比較的薄い酸化膜（例えばトンネルゲ
ート酸化膜）で構成されている。なお、記号ＰＨＩまた
はＢＰＨＩは、昇圧回路を活性化させる発振信号または
この発振信号の入力端子に付随する。
２１、Ｃ２２は、比較的薄い酸化膜（例えばトンネルゲ
ート酸化膜）で構成されている。なお、記号ＰＨＩまた
はＢＰＨＩは、昇圧回路を活性化させる発振信号または
この発振信号の入力端子に付随する。
【００３２】図２は、図１中に示した信号ＳＬおよび信
号ＳＨの生成回路の構成例を示したものであり、信号Ｔ
ＨＶを入力するレベルシフタを示したものである。
号ＳＨの生成回路の構成例を示したものであり、信号Ｔ
ＨＶを入力するレベルシフタを示したものである。
【００３３】図２の信号ＳＬおよび信号ＳＨの生成回路
は、信号ＳＬをゲート入力にソースをＶｏｕｔにドレイ
ンを信号ＳＨに接続したＰ型エンハンスメントトランジ
スタＴＰ２と、信号ＳＨをゲート入力にソースをＶｏｕ
ｔにドレインを信号ＳＬに接続したＰ型エンハンスメン
トトランジスタＴＰ１と、信号ＴＨＶをゲート入力にソ
ースをＧＮＤにドレインを信号ＳＬに接続したＮ型エン
ハンスメントトランジスタＴＮ３と、信号ＴＨＶを入力
しその反転信号を出力するインバータＩＶＮ１と、イン
バータＩＶＮ１からの信号をゲート入力にソースをＧＮ
Ｄにドレインを信号ＳＨに接続したＮ型エンハンスメン
トトランジスタＴＮ４とから構成されている。
は、信号ＳＬをゲート入力にソースをＶｏｕｔにドレイ
ンを信号ＳＨに接続したＰ型エンハンスメントトランジ
スタＴＰ２と、信号ＳＨをゲート入力にソースをＶｏｕ
ｔにドレインを信号ＳＬに接続したＰ型エンハンスメン
トトランジスタＴＰ１と、信号ＴＨＶをゲート入力にソ
ースをＧＮＤにドレインを信号ＳＬに接続したＮ型エン
ハンスメントトランジスタＴＮ３と、信号ＴＨＶを入力
しその反転信号を出力するインバータＩＶＮ１と、イン
バータＩＶＮ１からの信号をゲート入力にソースをＧＮ
Ｄにドレインを信号ＳＨに接続したＮ型エンハンスメン
トトランジスタＴＮ４とから構成されている。
【００３４】図３は、図１中の容量Ｃ２１およびＣ２２
の構成を示した概念図であり、図３（ａ）および図３
（ｂ）は、スイッチＳＷ１、ＳＷ２、ＳＷ３の各接続状
態が相違する状態を示した図である。図３（ａ）｛およ
び図３（ｂ）｝は、ノードＮ１とノードＮ２間に接続さ
れたスイッチＳＷ１と、ノードＮ２とノードＮ３間に接
続されたスイッチＳＷ２と、ノードＮ３とノードＮ４間
に接続されたスイッチＳＷ３と、ノードＮ１とノードＮ
３間に接続された容量Ｃ１と、ノードＮ２とノードＮ４
間に接続された容量Ｃ２とからなっている。
の構成を示した概念図であり、図３（ａ）および図３
（ｂ）は、スイッチＳＷ１、ＳＷ２、ＳＷ３の各接続状
態が相違する状態を示した図である。図３（ａ）｛およ
び図３（ｂ）｝は、ノードＮ１とノードＮ２間に接続さ
れたスイッチＳＷ１と、ノードＮ２とノードＮ３間に接
続されたスイッチＳＷ２と、ノードＮ３とノードＮ４間
に接続されたスイッチＳＷ３と、ノードＮ１とノードＮ
３間に接続された容量Ｃ１と、ノードＮ２とノードＮ４
間に接続された容量Ｃ２とからなっている。
【００３５】［動作の説明］次に図１〜図３および図７
のタイムチャートを用いて昇圧回路の動作の説明をす
る。動作モードとして読出モードおよび書込モードがあ
り、これら２つのモードの切り替えに信号ＴＨＶを用い
る。なお、図７において、記号ＰＨＩおよびＢＰＨＩは
発振信号（端子）、記号Ｖｏｕｔは昇圧電圧出力（端
子）、記号ＳＬおよびＳＨは動作モード選択信号（端
子）、記号ＴＨＶは動作モード切り替え信号（端子）で
ある。
のタイムチャートを用いて昇圧回路の動作の説明をす
る。動作モードとして読出モードおよび書込モードがあ
り、これら２つのモードの切り替えに信号ＴＨＶを用い
る。なお、図７において、記号ＰＨＩおよびＢＰＨＩは
発振信号（端子）、記号Ｖｏｕｔは昇圧電圧出力（端
子）、記号ＳＬおよびＳＨは動作モード選択信号（端
子）、記号ＴＨＶは動作モード切り替え信号（端子）で
ある。
【００３６】動作モード切り替え信号ＴＨＶがＬＯＷの
場合、動作モードは読出モードであり、図２のレベルシ
フタ回路の出力である信号ＳＬはＶｏｕｔレベルに、信
号ＳＨはＧＮＤレベルになる。また昇圧回路にはこの昇
圧回路を活性化させるためのクロック信号ＰＨＩとその
逆信号であるＢＰＨＩ信号が入力される。この時トラン
ジスタＴＮ２はゲート入力信号ＳＨがＬＯＷのためノー
ドＮ１とノードＮ２を電気的に分離し、トランジスタＴ
Ｎ１はゲート入力信号ＳＬがＶｏｕｔレベルのためトラ
ンジスタＴＮ１からノードＮ２への電荷供給が行われ、
容量Ｃ１１およびＣ１２で構成されているポンピング回
路部と容量Ｃ２１およびＣ２２で構成されるポンピング
回路部は等価にＶｏｕｔに電荷を供給する。
場合、動作モードは読出モードであり、図２のレベルシ
フタ回路の出力である信号ＳＬはＶｏｕｔレベルに、信
号ＳＨはＧＮＤレベルになる。また昇圧回路にはこの昇
圧回路を活性化させるためのクロック信号ＰＨＩとその
逆信号であるＢＰＨＩ信号が入力される。この時トラン
ジスタＴＮ２はゲート入力信号ＳＨがＬＯＷのためノー
ドＮ１とノードＮ２を電気的に分離し、トランジスタＴ
Ｎ１はゲート入力信号ＳＬがＶｏｕｔレベルのためトラ
ンジスタＴＮ１からノードＮ２への電荷供給が行われ、
容量Ｃ１１およびＣ１２で構成されているポンピング回
路部と容量Ｃ２１およびＣ２２で構成されるポンピング
回路部は等価にＶｏｕｔに電荷を供給する。
【００３７】この時容量Ｃ２１および容量Ｃ２２は図３
（ａ）に示すように接続されており、スイッチＳＷ１は
図１の信号Ｓ１によって閉じられ、スイッチＳＷ２は図
１の信号Ｓ２によって開けられる。これによりＣ２１お
よびＣ２２の押し上げ容量Ｃ０は、容量（Ｃ１＋Ｃ２）
となる。この場合昇圧回路の押し上げ容量は押し上げ回
路一台の場合の２倍の容量となり、読出時に必要な急速
昇圧を実現している。
（ａ）に示すように接続されており、スイッチＳＷ１は
図１の信号Ｓ１によって閉じられ、スイッチＳＷ２は図
１の信号Ｓ２によって開けられる。これによりＣ２１お
よびＣ２２の押し上げ容量Ｃ０は、容量（Ｃ１＋Ｃ２）
となる。この場合昇圧回路の押し上げ容量は押し上げ回
路一台の場合の２倍の容量となり、読出時に必要な急速
昇圧を実現している。
【００３８】次に、信号ＴＨＶがＬＯＷの場合、動作モ
ードは書込モードであり図２のレベルシフタ回路の出力
である信号ＳＨはＶｏｕｔレベルに、信号ＳＬはＧＮＤ
レベルになる。この時トランジスタＴＮ２はゲート入力
信号ＳＨがＶｏｕｔレベルのため、ノードＮ１とノード
Ｎ２を電気的に接続し、トランジスタＴＮ１はゲート入
力信号ＳＬがＬＯＷレベルのためトランジスタＴＮ１か
らのノードＮ２への電荷供給はなくなる。すなわち容量
Ｃ１１およびＣ１２で構成されているポンピング回路部
と容量Ｃ２１およびＣ２２で構成されるポンピング回路
部は昇圧入力電圧ノードＶｃｃから昇圧出力電圧ノード
Ｖｏｕｔまで直列に接続され書込時に必要な高電圧を発
生する。この時容量Ｃ２１および容量Ｃ２２は図３
（ｂ）に示すように接続されており、スイッチＳＷ１は
図１の信号Ｓ１によって開けられ、スイッチＳＷ２は図
１の信号Ｓ２によって閉じられる。これによりＣ２１お
よびＣ２２の押し上げ容量は図３（ｂ）の容量Ｃ１と容
量Ｃ２を直列につないだ状態となり、実際の容量はＣ１
・Ｃ２／（Ｃ１＋Ｃ２）となる。この時各容量Ｃ１およ
びＣ２にかかる電圧はＶＣ１／ＶＣ２＝Ｃ２／Ｃ１とな
る。Ｃ１＝Ｃ２の場合、各容量Ｃ１、Ｃ２にかかる電圧
は、ノードＮ１、Ｎ４間にかかる電圧の半分となる。す
なわち、各容量の酸化膜に印加される電圧は緩和され、
薄い酸化膜で形成されている押し上げ容量でも使用可能
となる。
ードは書込モードであり図２のレベルシフタ回路の出力
である信号ＳＨはＶｏｕｔレベルに、信号ＳＬはＧＮＤ
レベルになる。この時トランジスタＴＮ２はゲート入力
信号ＳＨがＶｏｕｔレベルのため、ノードＮ１とノード
Ｎ２を電気的に接続し、トランジスタＴＮ１はゲート入
力信号ＳＬがＬＯＷレベルのためトランジスタＴＮ１か
らのノードＮ２への電荷供給はなくなる。すなわち容量
Ｃ１１およびＣ１２で構成されているポンピング回路部
と容量Ｃ２１およびＣ２２で構成されるポンピング回路
部は昇圧入力電圧ノードＶｃｃから昇圧出力電圧ノード
Ｖｏｕｔまで直列に接続され書込時に必要な高電圧を発
生する。この時容量Ｃ２１および容量Ｃ２２は図３
（ｂ）に示すように接続されており、スイッチＳＷ１は
図１の信号Ｓ１によって開けられ、スイッチＳＷ２は図
１の信号Ｓ２によって閉じられる。これによりＣ２１お
よびＣ２２の押し上げ容量は図３（ｂ）の容量Ｃ１と容
量Ｃ２を直列につないだ状態となり、実際の容量はＣ１
・Ｃ２／（Ｃ１＋Ｃ２）となる。この時各容量Ｃ１およ
びＣ２にかかる電圧はＶＣ１／ＶＣ２＝Ｃ２／Ｃ１とな
る。Ｃ１＝Ｃ２の場合、各容量Ｃ１、Ｃ２にかかる電圧
は、ノードＮ１、Ｎ４間にかかる電圧の半分となる。す
なわち、各容量の酸化膜に印加される電圧は緩和され、
薄い酸化膜で形成されている押し上げ容量でも使用可能
となる。
【００３９】このように本実施形態の昇圧回路におい
て、読出時には薄い酸化膜を使った容量を並列に接続し
押し上げ容量を大きくすることにより、昇圧スピードを
早くすることを実現している。一方、書込および消去時
には薄い酸化膜を使った容量を直列に接続することによ
り個々の容量に印加される電圧を下げ、見かけの酸化膜
耐圧を上げることにより、高電圧を発生する昇圧回路に
も適用できる。なお、上記の実施形態では、押し上げ容
量を２個用いて説明しているが、３個以上の容量を用い
て構成してもよい。
て、読出時には薄い酸化膜を使った容量を並列に接続し
押し上げ容量を大きくすることにより、昇圧スピードを
早くすることを実現している。一方、書込および消去時
には薄い酸化膜を使った容量を直列に接続することによ
り個々の容量に印加される電圧を下げ、見かけの酸化膜
耐圧を上げることにより、高電圧を発生する昇圧回路に
も適用できる。なお、上記の実施形態では、押し上げ容
量を２個用いて説明しているが、３個以上の容量を用い
て構成してもよい。
【００４０】次に押し上げ容量Ｃ２１、Ｃ２２の実態回
路について説明する。なお、図４の昇圧回路は、図１、
図２で説明した理論構成の実態的な回路構成例を示すも
のであり、図１の押し上げ容量Ｃ２１、Ｃ２２を具体化
した回路図である。
路について説明する。なお、図４の昇圧回路は、図１、
図２で説明した理論構成の実態的な回路構成例を示すも
のであり、図１の押し上げ容量Ｃ２１、Ｃ２２を具体化
した回路図である。
【００４１】図４において、ドレインまたはソースをノ
ードＮ１に他端をノードＮ２にゲートを信号Ｓ１に接続
されたＮ型エンハンスメントトランジスタＴｒ１と、ド
レインまたはソースをノードＮ２に他端をノードＮ３に
ゲートを信号Ｓ２に接続されたＮ型エンハンスメントト
ランジスタＴｒ２と、ドレインまたはソースをノードＮ
３に他端をノードＮ４にゲートを信号Ｓ１に接続された
Ｎ型エンハンスメントトランジスタＴｒ３と、ノードＮ
１とノードＮ３間に接続された容量Ｃ１と、ノードＮ２
とノードＮ４間に接続された容量Ｃ２とから成り各押し
上げ容量Ｃ１、Ｃ２は、比較的薄い酸化膜（例えばトン
ネルゲート酸化膜）で構成されている。
ードＮ１に他端をノードＮ２にゲートを信号Ｓ１に接続
されたＮ型エンハンスメントトランジスタＴｒ１と、ド
レインまたはソースをノードＮ２に他端をノードＮ３に
ゲートを信号Ｓ２に接続されたＮ型エンハンスメントト
ランジスタＴｒ２と、ドレインまたはソースをノードＮ
３に他端をノードＮ４にゲートを信号Ｓ１に接続された
Ｎ型エンハンスメントトランジスタＴｒ３と、ノードＮ
１とノードＮ３間に接続された容量Ｃ１と、ノードＮ２
とノードＮ４間に接続された容量Ｃ２とから成り各押し
上げ容量Ｃ１、Ｃ２は、比較的薄い酸化膜（例えばトン
ネルゲート酸化膜）で構成されている。
【００４２】［第１の実施形態の動作］次に図１、図
２、図４を用いて半導体記憶装置の電源回路の動作の説
明をする。
２、図４を用いて半導体記憶装置の電源回路の動作の説
明をする。
【００４３】信号ＴＨＶがＬＯＷの場合、動作モードは
読出モードであり、図２のレベルシフタ回路の出力であ
る信号ＳＬはＶｏｕｔレベルに、信号ＳＨはＧＮＤレベ
ルになる。また昇圧回路には昇圧回路を活性化させるた
めクロック信号ＰＨＩとその逆信号であるＢＰＨＩ信号
が入力される。この時トランジスタＴＮ２はゲート入力
信号ＳＨがＬＯＷのためノードＮ１とノードＮ２を電気
的に分離し、トランジスタＴＮ１はゲート入力信号ＳＬ
がＶｏｕｔレベルのためトランジスタＴＮ１からノード
Ｎ２への電荷供給が行われ、容量Ｃ１１およびＣ１２で
構成されているポンピング回路部と容量Ｃ２１およびＣ
２２で構成されるポンピング回路部は等価にＶｏｕｔに
電荷を供給する。
読出モードであり、図２のレベルシフタ回路の出力であ
る信号ＳＬはＶｏｕｔレベルに、信号ＳＨはＧＮＤレベ
ルになる。また昇圧回路には昇圧回路を活性化させるた
めクロック信号ＰＨＩとその逆信号であるＢＰＨＩ信号
が入力される。この時トランジスタＴＮ２はゲート入力
信号ＳＨがＬＯＷのためノードＮ１とノードＮ２を電気
的に分離し、トランジスタＴＮ１はゲート入力信号ＳＬ
がＶｏｕｔレベルのためトランジスタＴＮ１からノード
Ｎ２への電荷供給が行われ、容量Ｃ１１およびＣ１２で
構成されているポンピング回路部と容量Ｃ２１およびＣ
２２で構成されるポンピング回路部は等価にＶｏｕｔに
電荷を供給する。
【００４４】この時容量Ｃ２１および容量Ｃ２２は図４
に示すように接続されており、Ｔｒ１およびＴｒ３は図
１の信号Ｓ１によって開けられ、Ｔｒ２は図１の信号Ｓ
２によって閉じられる。信号Ｓ１として図２の信号ＳＬ
（Ｖｏｕｔ）を印加しトランジスタによるしきい値電圧
分の電圧降下を防いでいる。信号Ｓ２として図２の信号
ＳＨ（ＬＯＷ）を印加している。これによりＣ２１およ
びＣ２２の押し上げ容量Ｃ０は（Ｃ１＋Ｃ２）となり昇
圧回路の押し上げ容量は押し上げ回路一台の場合の２倍
の容量となり、読出時に必要な急速昇圧を実現してい
る。
に示すように接続されており、Ｔｒ１およびＴｒ３は図
１の信号Ｓ１によって開けられ、Ｔｒ２は図１の信号Ｓ
２によって閉じられる。信号Ｓ１として図２の信号ＳＬ
（Ｖｏｕｔ）を印加しトランジスタによるしきい値電圧
分の電圧降下を防いでいる。信号Ｓ２として図２の信号
ＳＨ（ＬＯＷ）を印加している。これによりＣ２１およ
びＣ２２の押し上げ容量Ｃ０は（Ｃ１＋Ｃ２）となり昇
圧回路の押し上げ容量は押し上げ回路一台の場合の２倍
の容量となり、読出時に必要な急速昇圧を実現してい
る。
【００４５】次に、信号ＴＨＶがＬＯＷの場合、動作モ
ードは書込モードであり図２のレベルシフタ回路の出力
である信号ＳＨはＶｏｕｔレベルに、信号ＳＬはＧＮＤ
レベルになる。この時トランジスタＴＮ２はゲート入力
信号ＳＨがＶｏｕｔレベルのため、ノードＮ１とノード
Ｎ２を電気的に接続し、トランジスタＴＮ１はゲート入
力信号ＳＬがＬＯＷレベルのためトランジスタＴＮ１か
らのノードＮ２への電荷供給はなくなる。すなわち容量
Ｃ１１およびＣ１２で構成されているポンピング回路部
と容量Ｃ２１およびＣ２２で構成されるポンピング回路
部は、昇圧入力電圧ノードＶｃｃから昇圧出力電圧ノー
ドＶｏｕｔまで直列に接続され書込時に必要な高電圧を
発生する。この時容量Ｃ２１および容量Ｃ２２は図４に
示すように接続されており、Ｔｒ１およびＴｒ３は図１
の信号Ｓ１によって閉じられ、Ｔｒ２は図１の信号Ｓ２
によって開けられる。
ードは書込モードであり図２のレベルシフタ回路の出力
である信号ＳＨはＶｏｕｔレベルに、信号ＳＬはＧＮＤ
レベルになる。この時トランジスタＴＮ２はゲート入力
信号ＳＨがＶｏｕｔレベルのため、ノードＮ１とノード
Ｎ２を電気的に接続し、トランジスタＴＮ１はゲート入
力信号ＳＬがＬＯＷレベルのためトランジスタＴＮ１か
らのノードＮ２への電荷供給はなくなる。すなわち容量
Ｃ１１およびＣ１２で構成されているポンピング回路部
と容量Ｃ２１およびＣ２２で構成されるポンピング回路
部は、昇圧入力電圧ノードＶｃｃから昇圧出力電圧ノー
ドＶｏｕｔまで直列に接続され書込時に必要な高電圧を
発生する。この時容量Ｃ２１および容量Ｃ２２は図４に
示すように接続されており、Ｔｒ１およびＴｒ３は図１
の信号Ｓ１によって閉じられ、Ｔｒ２は図１の信号Ｓ２
によって開けられる。
【００４６】信号Ｓ２として図２の信号ＳＨ（Ｖｏｕ
ｔ）を印加しトランジスタによるしきい値電圧分の電圧
降下を防いでいる。信号Ｓ１として図２の信号ＳＬ（Ｌ
ＯＷ）を印加している。これによりＣ２１およびＣ２２
の押し上げ容量は図４の容量Ｃ１と容量Ｃ２を直列につ
ないだ状態となり、実際の容量はＣ１・Ｃ２／（Ｃ１＋
Ｃ２）となる。この時各容量Ｃ１およびＣ２にかかる電
圧は、ＶＣ１／ＶＣ２＝Ｃ２／Ｃ１となる。Ｃ１＝Ｃ２
の場合、各容量Ｃ１、Ｃ２にかかる電圧は、ノードＮ
１、Ｎ４間にかかる電圧の半分となる。すなわち、各容
量の酸化膜に印加される電圧は緩和され、薄い酸化膜で
形成されている押し上げ容量でも使用可能となる。
ｔ）を印加しトランジスタによるしきい値電圧分の電圧
降下を防いでいる。信号Ｓ１として図２の信号ＳＬ（Ｌ
ＯＷ）を印加している。これによりＣ２１およびＣ２２
の押し上げ容量は図４の容量Ｃ１と容量Ｃ２を直列につ
ないだ状態となり、実際の容量はＣ１・Ｃ２／（Ｃ１＋
Ｃ２）となる。この時各容量Ｃ１およびＣ２にかかる電
圧は、ＶＣ１／ＶＣ２＝Ｃ２／Ｃ１となる。Ｃ１＝Ｃ２
の場合、各容量Ｃ１、Ｃ２にかかる電圧は、ノードＮ
１、Ｎ４間にかかる電圧の半分となる。すなわち、各容
量の酸化膜に印加される電圧は緩和され、薄い酸化膜で
形成されている押し上げ容量でも使用可能となる。
【００４７】このように本実施形態の昇圧回路におい
て、読出時には薄い酸化膜を使った容量を並列に接続し
押し上げ容量を大きくすることにより、昇圧スピードを
早くすることを実現している。一方、書込および消去時
には薄い酸化膜を使った容量を直列に接続することによ
り、個々の容量にかかる電圧を下げ、見かけの酸化膜耐
圧を上げることにより、高電圧を発生する昇圧回路にも
適用できる。
て、読出時には薄い酸化膜を使った容量を並列に接続し
押し上げ容量を大きくすることにより、昇圧スピードを
早くすることを実現している。一方、書込および消去時
には薄い酸化膜を使った容量を直列に接続することによ
り、個々の容量にかかる電圧を下げ、見かけの酸化膜耐
圧を上げることにより、高電圧を発生する昇圧回路にも
適用できる。
【００４８】［第２の実施形態］次に第２の実施形態に
ついて図面を参照して説明する。図５および図６は、図
１の押し上げ容量Ｃ２１、Ｃ２２を具体化した図４と異
なる他の構成例を示す回路図である。図５は、ドレイン
またはソースをノードＮ１に他端をノードＮ２にゲート
を信号Ｓ２に接続されたＮ型エンハンスメントトランジ
スタＴｒ１と、ドレインまたはソースをノードＮ２に他
端をノードＮ４にゲートを信号Ｓ１に接続されたＮ型エ
ンハンスメントトランジスタＴｒ２と、ドレインまたは
ソースをノードＮ１に他端をノードＮ３にゲートを信号
Ｓ１に接続されたＮ型エンハンスメントトランジスタＴ
ｒ３と、ノードＮ２とノードＮ３間に接続された容量Ｃ
１と、ノードＮ３とノードＮ４間に接続された容量Ｃ２
とから成り、各押し上げ容量Ｃ１、Ｃ２は、比較的薄い
酸化膜（例えばトンネルゲート酸化膜）で構成されてい
る。
ついて図面を参照して説明する。図５および図６は、図
１の押し上げ容量Ｃ２１、Ｃ２２を具体化した図４と異
なる他の構成例を示す回路図である。図５は、ドレイン
またはソースをノードＮ１に他端をノードＮ２にゲート
を信号Ｓ２に接続されたＮ型エンハンスメントトランジ
スタＴｒ１と、ドレインまたはソースをノードＮ２に他
端をノードＮ４にゲートを信号Ｓ１に接続されたＮ型エ
ンハンスメントトランジスタＴｒ２と、ドレインまたは
ソースをノードＮ１に他端をノードＮ３にゲートを信号
Ｓ１に接続されたＮ型エンハンスメントトランジスタＴ
ｒ３と、ノードＮ２とノードＮ３間に接続された容量Ｃ
１と、ノードＮ３とノードＮ４間に接続された容量Ｃ２
とから成り、各押し上げ容量Ｃ１、Ｃ２は、比較的薄い
酸化膜（例えばトンネルゲート酸化膜）で構成されてい
る。
【００４９】図５の回路でかつ容量部の面積を小さくす
る構成方法の具体例として、図６を示す。図５に示す回
路部は、図６のデバイス構造および回路構成により実現
される。各ノード名および容量およびトランジスタの接
続の説明は、図５と同一なので省略する。本具体例にお
けるデバイスはフラッシュメモリに使用されるメモリセ
ルの構造と同じであり、容量Ｃ１はコントロールゲート
ＣＧとフローティングゲートＦＧ間で作られる容量であ
り、容量Ｃ２はフローティングゲートＦＧとＮ−ＷＥＬ
Ｌとの間で作られる容量である。
る構成方法の具体例として、図６を示す。図５に示す回
路部は、図６のデバイス構造および回路構成により実現
される。各ノード名および容量およびトランジスタの接
続の説明は、図５と同一なので省略する。本具体例にお
けるデバイスはフラッシュメモリに使用されるメモリセ
ルの構造と同じであり、容量Ｃ１はコントロールゲート
ＣＧとフローティングゲートＦＧ間で作られる容量であ
り、容量Ｃ２はフローティングゲートＦＧとＮ−ＷＥＬ
Ｌとの間で作られる容量である。
【００５０】［第２の実施形態の動作］次に第２の実施
形態の動作について説明する。押し上げ容量部以外の昇
圧回路は図１と同一であり、動作も同一である。まず、
読出モードの場合、容量を大きくする必要がある。そこ
で容量Ｃ１および容量Ｃ２を並列に接続し動作させるた
め、トランジスタＴｒ２およびトランジスタＴｒ３のゲ
ート端子Ｓ１に図２中の出力信号ＳＬ（Ｖｏｕｔレベ
ル）を入力しノードＮ４とノードＮ２およびノードＮ１
とノードＮ３を接続する。この時トランジスタＴｒ１の
ゲート端子には図２中の出力信号ＳＨ（ＬＯＷレベル）
が入力されており、ノードＮ１およびノードＮ２間は接
続されない。これにより容量Ｃ１および容量Ｃ２は、ノ
ードＮ１およびノードＮ４の間にて並列に接続され、そ
の結果の容量値として（Ｃ１＋Ｃ２）の大きな容量が得
られる。
形態の動作について説明する。押し上げ容量部以外の昇
圧回路は図１と同一であり、動作も同一である。まず、
読出モードの場合、容量を大きくする必要がある。そこ
で容量Ｃ１および容量Ｃ２を並列に接続し動作させるた
め、トランジスタＴｒ２およびトランジスタＴｒ３のゲ
ート端子Ｓ１に図２中の出力信号ＳＬ（Ｖｏｕｔレベ
ル）を入力しノードＮ４とノードＮ２およびノードＮ１
とノードＮ３を接続する。この時トランジスタＴｒ１の
ゲート端子には図２中の出力信号ＳＨ（ＬＯＷレベル）
が入力されており、ノードＮ１およびノードＮ２間は接
続されない。これにより容量Ｃ１および容量Ｃ２は、ノ
ードＮ１およびノードＮ４の間にて並列に接続され、そ
の結果の容量値として（Ｃ１＋Ｃ２）の大きな容量が得
られる。
【００５１】次に書込・消去モードの場合、ノードＮ１
に高い電圧が印加されるため容量Ｃ１および容量Ｃ２を
直列に接続し、ノードＮ１とノードＮ４間の耐圧を高く
する必要がある。そこでトランジスタＴｒ１のゲート端
子には図２中の出力信号ＳＨ（Ｖｏｕｔレベル）を入力
し、ノードＮ１およびノードＮ２間を接続する。この時
トランジスタＴｒ２およびトランジスタＴｒ３のゲート
端子Ｓ１には図２中の出力信号ＳＬ（ＬＯＷレベル）が
入力され、ノードＮ４とノードＮ２間およびノードＮ１
とノードＮ３間は接続されない。これにより容量Ｃ１お
よび容量Ｃ２はノードＮ１およびノードＮ４の間にて直
列に接続され、耐圧は（容量Ｃ１の耐圧＋容量Ｃ２の耐
圧）が得られる。
に高い電圧が印加されるため容量Ｃ１および容量Ｃ２を
直列に接続し、ノードＮ１とノードＮ４間の耐圧を高く
する必要がある。そこでトランジスタＴｒ１のゲート端
子には図２中の出力信号ＳＨ（Ｖｏｕｔレベル）を入力
し、ノードＮ１およびノードＮ２間を接続する。この時
トランジスタＴｒ２およびトランジスタＴｒ３のゲート
端子Ｓ１には図２中の出力信号ＳＬ（ＬＯＷレベル）が
入力され、ノードＮ４とノードＮ２間およびノードＮ１
とノードＮ３間は接続されない。これにより容量Ｃ１お
よび容量Ｃ２はノードＮ１およびノードＮ４の間にて直
列に接続され、耐圧は（容量Ｃ１の耐圧＋容量Ｃ２の耐
圧）が得られる。
【００５２】このように本デバイスを用い複数の容量を
並列にすることにより小さい面積で大きな容量が得ら
れ、また容量を直列にすることによち容量部を高耐圧に
することができる。
並列にすることにより小さい面積で大きな容量が得ら
れ、また容量を直列にすることによち容量部を高耐圧に
することができる。
【００５３】上記実施形態の半導体記憶装置の電源回路
によれば、昇圧回路のポンピング手段として昇圧回路が
高電圧を出力する場合（書込・消去時）にはポンピング
容量の酸化膜厚を電気的に見かけ上厚くし酸化膜耐圧を
上げ、昇圧回路が比較的低い昇圧電圧を出力する場合
（読出時）にはポンピング容量の酸化膜厚を電気的に見
かけ上薄くしポンピング容量を増やす。より具体的に
は、ポンピング容量として図４に示すような容量Ｃ１と
容量Ｃ２を用い、昇圧回路が高電圧を出力する場合は直
列に接続し、比較的低い昇圧電圧を出力する場合は並列
に接続するようにトランジスタＴｒ１とＴｒ２とＴｒ３
を制御する。
によれば、昇圧回路のポンピング手段として昇圧回路が
高電圧を出力する場合（書込・消去時）にはポンピング
容量の酸化膜厚を電気的に見かけ上厚くし酸化膜耐圧を
上げ、昇圧回路が比較的低い昇圧電圧を出力する場合
（読出時）にはポンピング容量の酸化膜厚を電気的に見
かけ上薄くしポンピング容量を増やす。より具体的に
は、ポンピング容量として図４に示すような容量Ｃ１と
容量Ｃ２を用い、昇圧回路が高電圧を出力する場合は直
列に接続し、比較的低い昇圧電圧を出力する場合は並列
に接続するようにトランジスタＴｒ１とＴｒ２とＴｒ３
を制御する。
【００５４】上記制御の結果、昇圧回路が高電圧を出力
する場合（書込・消去時）はポンピング容量の酸化膜耐
圧を上げるように変更し、昇圧回路が比較的低い昇圧電
圧を出力する場合（読出時）はポンピング容量の容量値
を増やすように変更するので、酸化膜が薄く面積の小さ
いポンピング容量を使って欲する昇圧回路の性能を達成
できる。
する場合（書込・消去時）はポンピング容量の酸化膜耐
圧を上げるように変更し、昇圧回路が比較的低い昇圧電
圧を出力する場合（読出時）はポンピング容量の容量値
を増やすように変更するので、酸化膜が薄く面積の小さ
いポンピング容量を使って欲する昇圧回路の性能を達成
できる。
【００５５】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
【００５６】
【発明の効果】以上の説明より明かなように、本発明の
半導体記憶装置の電源回路は、少なくとも２個のダイオ
ードまたはダイオード等価回路とこれらの接続点に各々
接続された少なくとも２個の容量で少なくとも２個の容
量ブロックが構成される。この容量ブロック間は、昇圧
電位に応じて第一の接続方式または第二の接続方式に切
り替えることができる。よって、求める出力電位に応じ
て少なくとも２種類の異なる出力電位の選択制御が可能
となる。この接続切り替え方式により、多様な出力電位
を効率的に発生させることができる。したがって、相対
的により小さい面積で昇圧回路を構成することが実現可
能となる。
半導体記憶装置の電源回路は、少なくとも２個のダイオ
ードまたはダイオード等価回路とこれらの接続点に各々
接続された少なくとも２個の容量で少なくとも２個の容
量ブロックが構成される。この容量ブロック間は、昇圧
電位に応じて第一の接続方式または第二の接続方式に切
り替えることができる。よって、求める出力電位に応じ
て少なくとも２種類の異なる出力電位の選択制御が可能
となる。この接続切り替え方式により、多様な出力電位
を効率的に発生させることができる。したがって、相対
的により小さい面積で昇圧回路を構成することが実現可
能となる。
【００５７】また、他の発明の半導体記憶装置の電源回
路は、昇圧用電源入力端子と昇圧電位出力端子との間
に、少なくとも２個のダイオードまたはダイオード等価
回路が直列接続される。このダイオードまたはダイオー
ド等価回路の接続点に容量が各々接続され第一の昇圧回
路ブロックを形成する。同様に、昇圧用電源入力端子と
昇圧電位出力端子との間に少なくとも２個のダイオード
またはダイオード等価回路と容量とにより第二の昇圧回
路ブロックが形成される。また、昇圧用電源入力端子と
第１位のダイオードの接続端子との間の接続を第一のス
イッチが開閉し、第一の昇圧回路ブロックの第２位のダ
イオードの接続端子と第二の昇圧回路ブロックの第１位
のダイオードの接続端子との間の接続を第二のスイッチ
が開閉し、容量および容量ブロックに順方向の電荷転送
動作をさせ、Ｎ個の昇圧電位が高電圧の時は第二のスイ
ッチを開け第一のスイッチを閉じることにより第一の昇
圧回路ブロックと第二の昇圧回路ブロックを直列接続す
る。またＮ個の昇圧電位が低電圧の時は第一のスイッチ
を開け第二のスイッチを閉じることにより第一の昇圧回
路ブロックと第二の昇圧回路ブロックを並列接続とす
る。
路は、昇圧用電源入力端子と昇圧電位出力端子との間
に、少なくとも２個のダイオードまたはダイオード等価
回路が直列接続される。このダイオードまたはダイオー
ド等価回路の接続点に容量が各々接続され第一の昇圧回
路ブロックを形成する。同様に、昇圧用電源入力端子と
昇圧電位出力端子との間に少なくとも２個のダイオード
またはダイオード等価回路と容量とにより第二の昇圧回
路ブロックが形成される。また、昇圧用電源入力端子と
第１位のダイオードの接続端子との間の接続を第一のス
イッチが開閉し、第一の昇圧回路ブロックの第２位のダ
イオードの接続端子と第二の昇圧回路ブロックの第１位
のダイオードの接続端子との間の接続を第二のスイッチ
が開閉し、容量および容量ブロックに順方向の電荷転送
動作をさせ、Ｎ個の昇圧電位が高電圧の時は第二のスイ
ッチを開け第一のスイッチを閉じることにより第一の昇
圧回路ブロックと第二の昇圧回路ブロックを直列接続す
る。またＮ個の昇圧電位が低電圧の時は第一のスイッチ
を開け第二のスイッチを閉じることにより第一の昇圧回
路ブロックと第二の昇圧回路ブロックを並列接続とす
る。
【００５８】本構成によれば、書込・消去時等の高電圧
を出力する場合にはポンピング容量の酸化膜耐圧を上げ
るように変更し、読出時等の昇圧回路が比較的低い昇圧
電圧を出力する場合にはポンピング容量の容量値を増や
すように変更することが可能となる。よって、動作状態
より効率的な回路構成を選択し、酸化膜が薄く面積の小
さいポンピング容量を使って欲する昇圧回路の耐電圧性
能を得ることができる。
を出力する場合にはポンピング容量の酸化膜耐圧を上げ
るように変更し、読出時等の昇圧回路が比較的低い昇圧
電圧を出力する場合にはポンピング容量の容量値を増や
すように変更することが可能となる。よって、動作状態
より効率的な回路構成を選択し、酸化膜が薄く面積の小
さいポンピング容量を使って欲する昇圧回路の耐電圧性
能を得ることができる。
【図１】本発明の半導体記憶装置の電源回路の実施形態
に適用される昇圧回路の構成例を示す回路図である。
に適用される昇圧回路の構成例を示す回路図である。
【図２】図１中に示した信号ＳＬおよび信号ＳＨの生成
回路の構成例を示している。
回路の構成例を示している。
【図３】図１中の容量Ｃ２１およびＣ２２の構成を示し
た概念図であり、図３（ａ）および図３（ｂ）は、スイ
ッチＳＷ１、ＳＷ２、ＳＷ３の各接続状態が相違する状
態を示している。
た概念図であり、図３（ａ）および図３（ｂ）は、スイ
ッチＳＷ１、ＳＷ２、ＳＷ３の各接続状態が相違する状
態を示している。
【図４】図１、図２で説明した理論構成の昇圧回路の実
態的な第１の回路構成例を示している。
態的な第１の回路構成例を示している。
【図５】図１、図２で説明した理論構成の昇圧回路の実
態的な第２の回路構成例を示している。
態的な第２の回路構成例を示している。
【図６】図５の構造的な構成を説明するための概念図で
ある。
ある。
【図７】昇圧回路の動作例を示すタイムチャートであ
る。
る。
【図８】従来の半導体記憶装置の電源回路の昇圧回路の
全体的な構成例を示している。
全体的な構成例を示している。
【図９】従来の半導体記憶装置の電源回路の昇圧回路の
部分的な構成例を示している。
部分的な構成例を示している。
Ｃ１、Ｃ２ 押し上げ容量 Ｃ１１、Ｃ１２ 押し上げ容量 Ｃ２１、Ｃ２２ 押し上げ容量群 ＣＧ コントロールゲート ＦＧ フローティングゲート ＩＮＶ１ インバータ Ｎ１ 電荷伝達側容量端子 Ｎ２、Ｎ３ 中間容量端子 Ｎ４ 発振信号入力側容量端子 ＰＨＩ、ＢＰＨＩ 発振信号（端子） Ｓ１、Ｓ２ 容量切り替え信号（端子） ＳＬ、ＳＨ 動作モード選択信号（端子） ＳＷ１、ＳＷ２、ＳＷ３ 容量接続切り替えスイッチ Ｔ１０、Ｔ１１、Ｔ１２ Ｎ型エンハンスメントトラン
ジスタ ＴＨＶ 動作モード切り替え信号 ＴＮ１、ＴＮ２ Ｎ型エンハンスメントトランジスタ ＴＮ３、ＴＮ４ Ｎ型エンハンスメントトランジスタ ＴＰ１、ＴＰ２ Ｐ型エンハンスメントトランジスタ Ｔｒ１、Ｔｒ２、Ｔｒ３ Ｎ型エンハンスメントトラン
ジスタ Ｖｏｕｔ 昇圧電圧出力端子（端子）
ジスタ ＴＨＶ 動作モード切り替え信号 ＴＮ１、ＴＮ２ Ｎ型エンハンスメントトランジスタ ＴＮ３、ＴＮ４ Ｎ型エンハンスメントトランジスタ ＴＰ１、ＴＰ２ Ｐ型エンハンスメントトランジスタ Ｔｒ１、Ｔｒ２、Ｔｒ３ Ｎ型エンハンスメントトラン
ジスタ Ｖｏｕｔ 昇圧電圧出力端子（端子）
Claims (15)
- 【請求項１】 Ｎ個（Ｎは２以上の自然数）の昇圧電位
を発生する昇圧回路を有する半導体記憶装置の電源回路
において、 昇圧用電源入力端子と昇圧電位出力端子との間に直列接
続された少なくとも２個のダイオードまたはダイオード
等価回路と、該ダイオードまたはダイオード等価回路の
接続点に各々接続された少なくとも２個の容量で構成さ
れる少なくとも２個の容量ブロックと、 該容量ブロックに順方向電荷転送動作するように信号が
入力される第一のパルス信号入力端子および第二のパル
ス信号入力端子と、 昇圧電位に応じて前記少なくとも２個の容量ブロック間
を第一の接続方式または第二の接続方式に切り替えるた
めの容量接続切り替え信号が入力される容量接続切り替
え信号入力端子と、 前記容量接続切り替え信号により前記少なくとも２個の
容量ブロック間を前記第一の接続方式または前記第二の
接続方式に切り替える容量接続切り替え手段とを備え、 求める出力電位に応じて前記少なくとも２個の容量ブロ
ック間の接続方式を切り替え、異なる出力電位の選択制
御を可能としたことを特徴とする半導体記憶装置の電源
回路。 - 【請求項２】 前記第一の接続方式は並列接続であり、
前記第二の接続方式は直列接続であることを特徴とする
請求項１記載の半導体記憶装置の電源回路。 - 【請求項３】 前記容量接続切り替え手段として、ドレ
インまたはソースの一方を第一の端子にまた他方を第二
の端子にゲートを第一の選択信号に接続された第一のＮ
型エンハンスメントトランジスタと、ドレインまたはソ
ースの一方を第二の端子に他方を第三の端子にゲートを
第二の選択信号に接続された第二のＮ型エンハンスメン
トトランジスタと、ドレインまたはソースの一方を第三
の端子にまた他方を第四の端子にゲートを第一の選択信
号に接続された第三のＮ型エンハンスメントトランジス
タと、第一の端子と第三の端子間に接続された第一の容
量と、第二の端子と第四の端子間に接続された第二の容
量とから成り、前記第一の選択信号を活性化することに
より前記第一の接続方式とし、前記第二の選択信号を活
性化することにより前記第二の接続方式とすることを特
徴とする請求項２記載の半導体記憶装置の電源回路。 - 【請求項４】 前記第一の容量および前記第二の容量
は、メモリセルトランジスタのフローティングゲートお
よびコントロールゲート間に構成されていることを特徴
とする請求項３記載の半導体記憶装置の電源回路。 - 【請求項５】 前記第一の容量および前記第二の容量
は、メモリセルトランジスタのフローティングゲートお
よびＮ−ＷＥＬＬ領域間に構成されていることを特徴と
する請求項３記載の半導体記憶装置の電源回路。 - 【請求項６】 前記容量接続切り替え手段として、ドレ
インまたはソースを第一の端子に他端を第二の端子にゲ
ートを第二の選択信号に接続された第一のＮ型エンハン
スメントトランジスタと、ドレインまたはソースを第二
の端子に他端を第四の端子にゲートを第一の選択信号に
接続された第二のＮ型エンハンスメントトランジスタ
と、ドレインまたはソースを第一の端子に他端を第三の
端子にゲートを第一の選択信号に接続された第三のＮ型
エンハンスメントトランジスタと、第二の端子と第三の
端子間に接続された第一の容量と、第三の端子と第四の
端子間に接続された第二の容量とから成り、前記第一の
選択信号を活性化することにより前記第一の接続方式と
なり、前記第二の選択信号を活性化することにより前記
第二の接続方式となることを特徴とする請求項２記載の
半導体記憶装置の電源回路。 - 【請求項７】 前記第一の容量および前記第二の容量と
して半導体記憶装置の電源回路のメモリセルトランジス
タで構成されているフローティングゲートおよびコント
ロールゲート間およびフローティングゲートおよびＮ−
ＷＥＬＬ領域間のいずれかで構成されていることを特徴
とする請求項６記載の半導体記憶装置の電源回路。 - 【請求項８】 Ｎ個（Ｎは２以上の自然数）の昇圧電位
を発生する昇圧回路を有する半導体記憶装置の電源回路
において、 昇圧用電源入力端子（Ｖｃｃ）と昇圧電位出力端子（Ｖ
ｏｕｔ）との間に直列接続された少なくとも２個のダイ
オードまたはダイオード等価回路（Ｔ１０、Ｔ１１、Ｔ
１２）と、該ダイオードまたはダイオード等価回路の接
続点に各々接続された容量（Ｃ１１、Ｃ１２）とから成
る第一の昇圧回路ブロックと、 昇圧用電源入力端子（Ｖｃｃ）と昇圧電位出力端子（Ｖ
ｏｕｔ）との間に直列接続された少なくとも２個のダイ
オードまたはダイオード等価回路（Ｔ２０、Ｔ２１、Ｔ
２２）と、該ダイオードまたはダイオード等価回路の接
続点に各々接続された容量（Ｃ２１、Ｃ２２）とから成
る第二の昇圧回路ブロックと、 前記昇圧用電源入力端子（Ｖｃｃ）と前記ダイオードま
たはダイオード等価回路（Ｔ２０、Ｔ２１、Ｔ２２）の
第１位のダイオード（Ｔ２０）の接続端子との間の接続
を開閉する第一のスイッチ（ＴＮ１）と、 前記第一の昇圧回路ブロックの第２位のダイオード（Ｔ
１１）の接続端子と前記第二の昇圧回路ブロックの前記
第１位のダイオード（Ｔ２０）の接続端子との間の接続
を開閉する第二のスイッチ（ＴＮ２）と、 前記容量および前記容量ブロックに順方向の電荷転送動
作をさせるための信号を入力する第一のパルス信号端子
（ＰＨＩ）および第二のパルス信号端子（ＢＰＨＩ）と
を有し、 前記Ｎ個の昇圧電位が高電圧の時は前記第二のスイッチ
（ＴＮ２）を開け前記第一のスイッチ（ＴＮ１）を閉じ
ることにより前記第一の昇圧回路ブロックと前記第二の
昇圧回路ブロックを直列接続し、また前記Ｎ個の昇圧電
位が低電圧の時は前記第一のスイッチ（ＴＮ１）を開け
前記第二のスイッチ（ＴＮ２）を閉じることにより前記
第一の昇圧回路ブロックと第二の昇圧回路ブロックを並
列接続とすることを特徴とする半導体記憶装置の電源回
路。 - 【請求項９】 前記第二の昇圧回路ブロックの容量（Ｃ
２１、Ｃ２２）は、２つの容量（Ｃ１、Ｃ２）、３つの
切り替え手段（Ｔｒ１、Ｔｒ２、Ｔｒ３）を有して構成
され、前記Ｎ個の昇圧電位に応じて前記容量（Ｃ１、Ｃ
２）の直列接続または並列接続の接続形態を変更可能と
したことを特徴とする請求項８記載の半導体記憶装置の
電源回路。 - 【請求項１０】 前記３つの切り替え手段は、ドレイン
またはソースを第一の端子（Ｎ１）に他端を第二の端子
（Ｎ２）にゲートを第一の選択信号（Ｓ１）にそれぞれ
接続された第一のＮ型エンハンスメントトランジスタ
（Ｔｒ１）と、ドレインまたはソースを第二の端子（Ｎ
２）に他端を第三の端子（Ｎ３）にゲートを第二の選択
信号（Ｓ２）に接続された第二のＮ型エンハンスメント
トランジスタ（Ｔｒ２）と、ドレインまたはソースを第
三の端子（Ｎ３）に他端を第四の端子（Ｎ４）にゲート
を第一の選択信号（Ｓ１）に接続された第三のＮ型エン
ハンスメントトランジスタ（Ｔｒ３）とにより構成さ
れ、前記第一の容量（Ｃ１）が該第一の端子（Ｎ１）と
第三の端子（Ｎ３）間に接続され、前記第二の容量（Ｃ
２）が該第二の端子（Ｎ２）と第四の端子（Ｎ４）間に
接続され、前記第一の選択信号（Ｓ１）を活性化するこ
とにより前記並列接続となり、前記第二の選択信号（Ｓ
２）を活性化することにより前記直列接続となることを
特徴とする請求項９記載の半導体記憶装置の電源回路。 - 【請求項１１】 前記第一の容量（Ｃ１）および前記第
二の容量（Ｃ２）は、該半導体記憶装置の電源回路を構
成するメモリセルトランジスタのフローティングゲート
およびコントロールゲート間で形成されていることを特
徴とする請求項１０記載の半導体記憶装置の電源回路。 - 【請求項１２】 前記第一の容量（Ｃ１）および前記第
二の容量（Ｃ２）は、該半導体記憶装置の電源回路を構
成するメモリセルトランジスタのフローティングゲート
およびＮ−ＷＥＬＬ領域間で形成されていることを特徴
とする請求項１０記載の半導体記憶装置の電源回路。 - 【請求項１３】 前記容量の接続形態の切り替え手段
は、ドレインまたはソースを第一の端子（Ｎ１）に他端
を第二の端子（Ｎ２）にゲートを第二の選択信号（Ｓ
２）に接続された第一のＮ型エンハンスメントトランジ
スタ（Ｔｒ１）と、ドレインまたはソースを第二の端子
（Ｎ２）に他端を第四の端子（Ｎ４）にゲートを第一の
選択信号（Ｓ１）に接続された第二のＮ型エンハンスメ
ントトランジスタ（Ｔｒ２）と、ドレインまたはソース
を第一の端子（Ｎ１）に他端を第三の端子（Ｎ３）にゲ
ートを第一の選択信号（Ｓ１）に接続された第三のＮ型
エンハンスメントトランジスタ（Ｔｒ３）と、第二の端
子（Ｎ２）と第三の端子（Ｎ３）間に接続された第一の
容量（Ｃ１）と、第三の端子（Ｎ３）と第四の端子（Ｎ
４）間に接続された第二の容量（Ｃ２）とから成り、前
記第一の選択信号（Ｓ１）を活性化することにより前記
並列接続となり、前記第二の選択信号（Ｓ２）を活性化
することにより前記直列接続となることを特徴とする請
求項９記載の半導体記憶装置の電源回路。 - 【請求項１４】 前記第一の容量（Ｃ１）および前記第
二の容量（Ｃ２）は、該半導体記憶装置の電源回路を構
成するメモリセルトランジスタのフローティングゲート
およびコントロールゲート間およびフローティングゲー
トおよびＮ−ＷＥＬＬ領域間のいずれかで形成されてい
ることを特徴とする請求項１３記載の半導体記憶装置の
電源回路。 - 【請求項１５】 前記半導体記憶装置は、不揮発性の半
導体記憶装置であることを特徴とする請求項８から１４
の何れか１項に記載の半導体記憶装置の電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19169497A JP2980068B2 (ja) | 1997-07-17 | 1997-07-17 | 半導体記憶装置の電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19169497A JP2980068B2 (ja) | 1997-07-17 | 1997-07-17 | 半導体記憶装置の電源回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH1139855A true JPH1139855A (ja) | 1999-02-12 |
| JP2980068B2 JP2980068B2 (ja) | 1999-11-22 |
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ID=16278921
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19169497A Expired - Fee Related JP2980068B2 (ja) | 1997-07-17 | 1997-07-17 | 半導体記憶装置の電源回路 |
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|---|---|
| JP (1) | JP2980068B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6384141B2 (en) | 1999-12-28 | 2002-05-07 | Nippon Shokubai Co., Ltd. | Anti-shrinkage agent for hydraulic material |
| KR100518545B1 (ko) * | 2002-12-10 | 2005-10-04 | 삼성전자주식회사 | 고전압 스트레스를 감소시킬 수 있는 승압전압 발생회로및 승압전압 발생방법 |
| JP2006185530A (ja) * | 2004-12-28 | 2006-07-13 | Renesas Technology Corp | 不揮発性半導体メモリ装置 |
| US7239193B2 (en) | 2003-12-25 | 2007-07-03 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US7808566B2 (en) | 2007-07-11 | 2010-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device and electronic appliance using the same |
| JP2011078160A (ja) * | 2009-09-29 | 2011-04-14 | Fujitsu Semiconductor Ltd | 昇圧回路および半導体メモリ |
-
1997
- 1997-07-17 JP JP19169497A patent/JP2980068B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6384141B2 (en) | 1999-12-28 | 2002-05-07 | Nippon Shokubai Co., Ltd. | Anti-shrinkage agent for hydraulic material |
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| US7239193B2 (en) | 2003-12-25 | 2007-07-03 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US7586361B2 (en) | 2003-12-25 | 2009-09-08 | Kabushiki Kaisha Toshiba | Semiconductor device comprising a charge pump operated by clock signals |
| JP2006185530A (ja) * | 2004-12-28 | 2006-07-13 | Renesas Technology Corp | 不揮発性半導体メモリ装置 |
| US7808566B2 (en) | 2007-07-11 | 2010-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device and electronic appliance using the same |
| JP2011078160A (ja) * | 2009-09-29 | 2011-04-14 | Fujitsu Semiconductor Ltd | 昇圧回路および半導体メモリ |
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| Publication number | Publication date |
|---|---|
| JP2980068B2 (ja) | 1999-11-22 |
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