KR100284864B1 - 정 고전압과 부 고전압을 동시에 발생할 수 있는 고전압 발생 회로 - Google Patents

정 고전압과 부 고전압을 동시에 발생할 수 있는 고전압 발생 회로 Download PDF

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Abstract

다이오드와 접속된 복수의 MOS트랜지스터는 종속결합으로 배치되고, 클럭은 그 MOS트랜지스터간의 노드에 공급된다. 노드(N4O)는 제 1 스위치(SW1)를 통해 제1 전압 소스 라인(VCC)에 접속되고, 노드(N46)는 제 2 스위치(SW2)를 통해 제 2 전압 소스(GND)에 접속되며, 중간 노드(N43)는 제 3 스위치(SW3)를 통해 제 3 전압 소스(VCC)에 접속된다. 노드(N46)으로부터 정 고전압(VPP)을 출력 하고, 또한 노드(N4O)으로부터 부 고전압(VBB)을 출력하기 위해, 제 3 스위치는 턴 온되고, 제 1 및 제 2 스위치는 턴 오프된다.

Description

정 고전압과 부 고전압을 동시에 발생할 수 있는 고전압 발생 회로
본 발명은 고전압 발생 회로에 관한 것으로, 보다 구체적으로는 정 고전압(positive high voltage)과 부 고전압(negative high voltage) 모두를 발생하는 고전압 발생 회로에 관한 것이다.
EEPROM 또는 플래시 메모리와 같은 반도체 메모리 디바이스에 있어서, 전원보다 높은 고전압이 데이터의 기록 및 소거에 이용된다. 이를 위해, 종래에 다양한 고전압 발생 회로가 칩내에 그러한 고전압을 발생하도록 사용되어 왔다. 특히, 플래시 메모리에서, 정 고전압과 부 고전압은 데이터 기록을 위해 이용되고, 정 전압은 데이터 소거를 위해 이용되며, 따라서 복수의 부스터(booster) 회로가 칩내에 제공된다.
제1(a)도 내지 제1(c)도는 종래 전하 전달형 고전압 발생 회로의 예를 도시한다.
제1(a)도는 예컨대 일본국 공개 특허공보 제 3-75266호에 개시된 바와 같은, 종래 정 고전압 발생 회로를 도시한다. 그 회로는 캐패시터 쌍으로 구성된 복수개의 스테이지를 포함하며, 예를 들면 제1(a)도에서 점선으로 둘러싸인 회로 구성 유닛(10)과 같은, 종속 접속(fascade connection)으로 배치된 MOS 트랜지스터는, 게이트와 노드(12)에 접속된 소스 및 클럭 펄스(CLK1)를 수신하는 캐패시터(C12)에 접속된 드레인을 갖는 MOS트랜지스터(M12)에 의해 구성된다. 이들 회로 구성 유닛(10)은 노드(N11)에서 노드(N14)를 통해 종속으로 접속되고, CLK1과 CLK2는, 소위 "전하 펌핑"에 의해 정 고전압(VPP와 VCC)을 제공하도록, 모든 다른 회로 구성 유닛의 캐패시터에 공급된다.
제1(b)도는 종래 부 고전압 발생 회로를 도시한다. 이 회로도 종속 접속 형태로 배치된 MOS트랜지스터와 캐패시터로 이루어진 회로 구성 유닛(20)의 복수의 스테이지에 의해 구성된다. 종래 부 고전압 발생 회로는 클럭 펄스(CLK1과 CLK2)를 수신하여 부 고전압(VBB)을 제공한다. 클럭 펄스(CLK1과 CLK2)는 제1(c)도에 설명된 상보형 클럭 전압이다.
제1(a)도에 도시된 고전압 발생 회로에 있어서, 그 회로가 인에이블 상태에 놓인 경우, 상보형 클럭 전압(CLK1과CLK2)은 클럭 발생 회로(도시되지 않음)로부터 고전압 발생 회로에 공급된다. 회로 구성 유닛(10)에서, 클럭(CLK1)은 캐패시터(C12)에 인가된다. 클럭(CLK2)이 로 레벨인 동안에 클럭(CLK1)이 하이 레벨에서 변화하는 경우, 노드(N12)에서의 전압값은 캐패시터(C12)의 커플링에 인해 증가되고, 전류는 노드(N12)로부터 노드(N13)로 흐르기 때문에, 노드(N73)에서의 전압값
은 트랜지스터의 문턱전압에 의해 노드(N12)에서의 전압값보다 낮게 된다 다음, 클럭(CLK1)이 로 레벨로 스위치되는 경우, 노드(N12)에서의 전압은 캐패시터(C12)의 커플링에 기인한 클럭의 진폭 전압에 의해 강하되기 시작한다. 그러나, 선행하는 스테이지에서 노드(N11)로부터 공급되는 전류가, 노드(N12)에서의 전압이, 이전에 CLK1이 로 레벨인 경우보다 높게 되도록 한다. 이 전하 펌핑은 여러번 반복되어, 제1도에서 좌측으로부터 우측으로 전류를 공급하며, 따라서 클럭 진폭, 펌핑 스테이지의 수, 캐패시터의 용량 등에 의존하는 정 고전압(VPP)이 고전압 발생 회로의 마지막 스테이지로부터 정상적으로 출력된다.
제1(b)도에 도시된 부 고전압 발생 회로는 제1(a)도에 도시된 정 고전압 발생 회로와 기본 동작면에서 동일하다. 그허나 이들 2회로의 입력과 출력은 반전된다. 보다 상세하게는, MOS트랜지스터의 게이트가 역으로 접속되기 때문에 전압이 상승하는 방향이 반전된다. 그러므로, 부 고전압 발생 회로에서, 전압은 출력을 향해 강하한다. 그 입력은 접지(GND)에 고정되며 따라서, GND보다 낮은 부 고전압이 출력측에서 출력된다.
그러나, 종래 고전압 발생 회로의 경우에, 앞서 설명한 바와 같이 EEPROM이나 플래시 메모리와 같은 비휘발성 반도체 메모리에서 정고전압과 부고전압이 데이터를 기록하기위해 필요하고 정 고전압이 데이터를 소거하기 위해 필요한 때에, 제1(a)도와 제1(b)도에 도시된 복수의 고전압 발생 회로는 칩상에 장착되어야만 한다. 이것은 장착 면적을 증가시켜서, 칩의 크기를 감소시키려는 노력을 방해한다.
위에서 언급한 문제에 대처하기 위해, 제2(a)도에 도시된 바와 같은 고전압 발생 회로가 고려되며 이 회로에서는 정전압(positive voltage)과 부전압(negative voltage)이 스위칭되어 출력들을 제공한다. 이 고전압 발생 회로에 있어서, 전위가 최대 전압에 도달하는 노드(N35)와, 전위가 최저 전압에 도달하는 노드(N3O)에는, 각각 트랜지스터(M36 및 M37)로 구성되는 스위치가 제공되며, 이들 스위치는 턴 온 및 턴 오프되어 고전압과 부전압간을 스위치하여 그들을 단일 고전압 발생회로로부터 출력한다. 예를들면, 제2(b)도에 예시된 바와같이, 스위치를 구동하기 위한 신호(SW)가 로 레벨로 설정되어 스위치(M36)를 턴 온하고 스위치(M37)를 턴 오프하면, 노드(N30)에서 전위는 거의 고정 전압(VCC)과 동일하며, 정 고전압이 노드(N35)에 접속된 출력 단자(VPP)에서 출력된다. 신호(SW)가 하이 레벨로 설정되어 스위치(M36)를 턴 오프하고 스위치(M37)를 턴 온하면, 전위가 최고로 되는 노드(N35)에서의 전위는 고정된 전압(GND)와 거의 동일하게 되며, 부 고전압이 전위가 최고로 되는 노드(N30)에 접속된 출력 단자(YBB)에서 출력된다.
제2(a)도에 도시된 고전압 발생 회로는 정 및 부 고전압을 스위칭 동작에 의해 단일 고전압 발생 회로로부터 출력할 수 있게 하여, 보다 작은 장착 면적을 필요로 한다는 점에서 유리하며, 따라서 칩 크기가 제1(a)도 내지 제1(b)도에 도시된 회로 구성과는 대조적으로 축소될 수 있다.
그러나, 제2(a)도 내지 제2(b)도에 도시된 회로에서는, 정 및 부 고전압이 선택적으로 출력된다. 그러므로, 이러한 타입의 회로는 정 및 부전압 모두가 동시에 요구되는 경우에는 적용될 수 없다. 따라서, 정 및 부 고전압이 동시에 표구되는 경우, 복수의 고전압 발생 회로가 제1(a)도 내지 제1(b)도에 도시된 회로와 같이 칩상에 장착되어야만 한다. 그러므로, 칩상에 고전압 발생 회로를 장착하는데 필요한 면적이 증가되어, 칩의 크기가 증가된다. 더욱이, 최근에는 반도체 메모리 장치에서 저전력 소모에 대한 요구의 증대에 따라 저 전원(lower power source)에 대한 수요가 증가되고 있다. 그러나, 고전압 발생 회로에서, 전원을 낮추는 것은 클럭 진폭 전압을 불가피하게 감소시키며 따라서 저 출력으로 결과된다. 이는, 고 전압 발생회로의 면적을 더 크게 하고, 따라서, 칩도 더 커지게 되는 문제점을 야기하고 있다.
본 발명의 목적은, 선택적으로 그리고 동시에 정 및 부 고전압을 출력하는 단일 고전압 발생 회로를 채용하는 고전압 발생 회로를 제공하여, 칩 크기를 감소시키도록 하는 것이다.
본 발명의 전압 발생 회로는 제 1, 2, 3 노드와, 상기 제 1 노드와 제 3 노간에 직렬로 결합된 제 1, 2 정류 소자와, 상기 제 2 노드와 제 3 노드간에 결합된 제 3, 4 정류 소자와, 상기 제 3 노드에 전원 전압을 제공하도록 동작하는 제 1 제어 회로를 포함한다.
본 발명의 또다른 전압 발생 회로는 제 1, 2 노드와, 상기 제 1 노드와 제 2노드간에 직렬로 결합된 복수개의 정류 소자와 상기 정류 요소사이의 접속 노드에 각각 대응되게 접속된 복수의 캐패시터와, 클럭 신호를 수신하는 캐패시터와, 제1, 2, 3 전원 라인과, 상기 제 1 전원 라인과 제 1 노드간에 결합된 제 1 스위치와, 제 2 전원 라인과 제 2 노드간에 결합된 제 2 스위치와, 제 3 전원 라인과 상기 접속 노드중 1개의 노드간에 결합되는 제 3 스위치를 포함한다.
본 발명의 또다른 전압 발생 회로는, 제 1, 2 노드과, 상기 제 1 노드와 제2 노드간에 결합되고 전원 라인과 결합된 회로를 포함하며, 상기 회로는 제 1 모드에서 제 1 노드에 정 전압을 공급하고, 제 2 모드에서 제 2 노드에 부 전압을 공급하며, 제 3 모드에서, 전원 라인으로부터 전원 전압이 공급되며, 상기 전원 전압보다 높은 전압을 상기 제 1 노드에 공급하고, 상기 전원 전압보다 낮은 전압을 상기 제 2 노드에 동시에 공급한다.
제1(a)도 내지 제1(c)도는 종래 고전압 발생 회로의 회로도와 클럭 파형을 도시하는 도면.
제2(a)도 내지 제2(b)도는 종래 고전압 발생 회로를 개선한 회로 구성의 회로도와 파형을 도시하는 도면.
제3(a)도 내지 제3(b)도는 본 발명에 따른 실시예 1의 고전압 발생 회로를 도시하는 회로도.
제4도는 제1도에 도시된 고전압 발생 회로의 동작을 기술하는 파형도.
제5도는 본 발명에 따른 실시예 2와 실시예 3의 고전압 발생 회로의 회로도.
제6(a)도 내지 제6(b)도는 실시예 2와 실시예 3에서 클럭 파형을 도시하는 도면.
제7(a)도 내지 제7(b)도는 본 발명의 실시예 4를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
N40, N46 : 노드 SW1, SW2, SW3 : 스위치
VPP : 정 고전압 VCC : 전원
VBB : 부 고전압
다음, 본발명의 실시예를 도면을 참조하여 설명한다 제3(a)도에 도시된 본 발명의 실시예 1의 고전압 발생 회로는, 종속결합으로 배열된 복수의 회로 구성 요소로 구성된 전하 전달형 고전압 발생 회로로서 구성된다 보다 상세하게는, MOS트랜지스터(M4l 내지 M45)와, 캐패시터(C4l 내지 C45)가 회로 구성 유닛을 이루고, 상기 MOS트랜지스터(M4l 내지 M45)는 각각의 노드(N4O 내지 N46)사이에 각각의 드레인/소스 경로를 갖고, MOS트랜지스터(M41 내지 M45)의 게이트는 각각의 노드(N4O 내지 N45)에 접속된다. 이들 노드(N4O 내지 N45)는 각각 캐패시터(C4l 내지 C45)에 접속되고, 캐패시터(C4l 내지 C45)의 모든 다른 캐패시터는 클럭(CLK1과 CLK2)에 접속된다. 노드(N4O)는 전원 라인(VCC)으로부터 공급되는 전압을 수신하는 제어 회로 또는 스위치 회로(SW1)에 접속된다. 상기 스위치 회로(SW1)는 스위치 제어 신호(SC1)에 응답하여 턴 온되어 노드(N40)와 전원 라인(VCC)을 전기적으로 접속한다. 노드(N46)는 접지 라인(GND)으로부터 공급되는 접지 전압을 수신하는 제어 회로 또는 스위치 회로(SW2)에 접속된다. 스위치 회로(SW2)는 스위치 제어 신호(SC2)에 응답하여 턴 온되어, 노드(N46)와 접지 라인(GND)을 전기적으로 접속한다. 노드(N40)는 전위가 최저로 되는 출력(VBB)을 제공하고, 노드(N46)는 전위가 최대로 되는 출력(VPP)을 제공한다. 전원 라인(VCC)은 적당한 중간 노드(N43)에 제어 회로 또는 스위치(SW3)를 통해 접속된다. 제3(b)도는 스위치(SW3)의 회로 구조를 도시한다. 스위치(SW3)는 제어 신호(SC3)에 응답하여 턴 온 되어, 노드(N43)와 전원 라인(VCC)을 전기적으로 접속한다. 이들 3개의 스위치는 개별적으로 턴 온/오프되어 출력(VPP)과 출력(VBB)간을 스위치한다 신호(SC1-SC3)는 칩의 외부에서 공급되거나 또는 칩에서 생성된 기록 명령과, 소거 명령과, 판독 명령에 응답하여 제어된다. 노드(N43)에 인가된 전원(VCC)은 노드(N4O)에 인가된 전원(VCC)과 접지 전압 사이의 전압일 수 있다. MOS트랜지스터는 n채널 형이다. 본 발명은 MOS트랜지스터에 제한된다. 즉, 회로 구성 유닛은 종속 결합으로 배열된 정류 소자일 수 있다.
다음, 실시예 1의 고전압 발생 회로의 동작을 제4도에 주어진 파형도를 참조하여 설명하기로 한다 클러(CLK1과 CLK2)이 공급되고 고전압 발생 회로가 먼저 동작된다. 스위치(SW1)는 턴 온되고 스위치(SW2)는 턴 오프되고, 스위치(SW3)는 턴오프(모드 1)되면, 정 고전압이 고전압 발생 회로에서 전압이 상승하는 단부 쪽에 위치된 출력(VPP)에서 생성된다 스위치(SW2)가 턴 온되고, 스위치(SW1)가 턴 오프되며, 스위치(SW3)가 턴 오프되는 경우(모드 2), 부 전압이 고전압 발생 회로에서 전압이 강하하는 단부 쪽에 위치되는 출력(VBB)에서 생성된다 또한, 스위치(SW3)가 턴 온되고, 스위치(SW1)가 턴 오프되고, 스위치(SW2)가 턴 오프되는 경우(모드 3), 정 고전압이 전압이 상승하는 단부 쪽에 위치된 출력(VPP)에서 생성됨과 동시에, 부 고전압은 전압이 강하되는 단부 쪽에 위치된 출력(YBB)에서 생성된다.
전압(VPP)이 출력될 때 신호(SW3)는 GND이고, 전압(VBB)이 출력될 때 신호(SW3)는 VBB이고, 전압(YPP)와 전압(VBB) 모두가 출력될 때 신호(SW3)는 Vcc이다.
따라서, 단일 고전압 발생 회로는, 이들 3개의 스위치(SW1-SW3)를 선택적으로 턴 온/오프하여 정 고전압만 또는 부 고전압만 또는 정 부 고전압 모두를 생성할 수 있다. 그러므로, 반도체 메모리 디바이스에 적용된 고전압 발생 회로는 고전압 회로에 의해 점유되는 면적을 줄일 수 있어 정 및 부 고전압이 선택적으로 또는 동시에 요구되는 경우라도 칩 크기 감소가 가능하다. 더욱이, 반도체 메모리 디바이스의 저 전력 소비에 대한 요구를 충족하기 위해 전원이 감소되는 경우에, 낮은 클럭 진폭 전압을 다루기 위해 고전압 발생 회로에 대한 면적이 증가할 필요가 있는 경우라도, 칩 크기의 증가는 최소화될 수 있다.
제5도는 본 발명의 실시예 2에 따른 회로도이다. 이 실시예 2를 실시예 1에 비교하면, 클럭을 수신하는 전하 펌핑 캐패시터 앞에 클럭 스위칭 회로(CSW)가 제공된다는 점에서 실시예 2는 실시예 1과 상위하고, 그 동일한 구성 부분에는 동일 부호를 부가하고 있다. 클럭 스위칭 회로(CSW)는 글럭(CLKP1, CLKP2, CLKN1, CLKN2)의 각 진폭을 임의의 서로 다른 값으로 변경하도록 구성되어 있다.
다음, 실시예 2의 동작에 대해 기술하기로 만다. 정상적으로는, EEPROM, 플래시 메모리 또는 다른 반도체 메모리 디바이스에서, 필요한 정 고전압과 부 고전압의 절대값이 반드시 일치할 필요는 없다. 실시예 1에 따른 고전압 발생 회로에서, 통상, 전압은, 클럭 진폭 전압으로부터 다이오드로 기능하는 MOS트랜지스터의 문턱전압을 감산함으로써 얻어진 값에 의해 한 스테이지내에서 증가되거나 감소된다. 따라서, 정 고전압만이 출력될 때 얻어진 정 고전압(VPP)의 절대값은, 부 고전압만이 출력될 때 얻어진 부 고전압(VBB)의 절대값과 이상적으로 일치하게 된다.
그러므로, 실시예 1에 따른 회로는 필요한 정 고전압의 절대값이 필요한 부 고전압의 절대값과 일치하지 않는 경우 이용될 수 없다. 정 및 부 고전압 모두를 출력하는 경우, 정 고전압(VPP)은, 스위치(SW3)를 경계로, 스위치(SW2) 단부상의 회로 구성 유닛의 스테이지의 수에 의존하며, 부 고전압(VBB)은, 스위치(SW3)를 경계로, 스위치(SW1) 단부상의 회로 구성 유닛의 스테이지의 수에 의존한다. 따라서, 어떤 다른 정 및 부 고전압의 조합은 이용가능하지 않다.
제6(a)도에 도시된 바와 같은 실시예 2에서, 예컨대 전압값에 대해 최적인 클럭 진폭(VCLKP)을 갖는 클럭(CLKP1와 CLKP2)이 공급되어 정 고전압을 발생시키는 반면, 전압값에 대해 최적인 클럭 진폭(VCLKN)을 갖는 클럭(CLKN1와 CLKN2)이 공급되어 부 고전압을 발생시킨다. 예컨대, 정 고전압만이 필요한 경우, 스위치(SW11)는 턴 온되고, 스위치(SW13, SW12)는 턴 오프되며, 신호 라인(51, 53)에는 클럭(CLKP1)이 공급되고, 신호 라인(S2, S4)에는 클럭(CLKP2)이 공급된다. 부 고전압만이 필요한 경우, 스위치(SW12)는 턴 온되고, 스위치(SW11,SW12)는 턴 오프되며, 신호 라인(S1,S3)에는 클럭(CLKN1)이 공급되고, 신호 라인(S2, S4)에는 클럭(CLKN2)이 공급된다. 이 방법은 출력(VPP, VBB)이 생성되는 것을 가능하게 하며, 동시에 상이한 전압의 절대값을 갖는 정 고전압과 부 고전압을 단일 고전압 발생회로에 의해 출력할 수 있도록 한다. 정 및 부 고전압을 동시에 출력하기 위해, 필요한 정 고전압을 얻는데 최적인 클럭 진폭(VCLKP)을 갖는 클럭(CLKP1, CLKP2)이, 스위치(SW13)을 경계로, 스위치(SW12) 단부상의 캐패시터(C53, C54 및 C55)에 공급되며, 필요한 부 고전압을 얻는데 최적인 클럭 진폭(VCLKN)을 갖는 클럭(CLKN1, CLKN2)이, 스위치(SW13)를 경계로, 스위치(SW11) 단부 상의 캐패시터(C51, C52)에 공급된다. 예컨대, 신호 라인(S1)에는 클럭(CLKN1)이 공급되고, 신호 라인(S2)에는 클럭(CLKN2)이 공급되며, 신호 라인(S3)에는 클럭(CLKP1)이 공급되고, 신호 라인(S4)에는 클럭(CLKP2)이 공급된다. 그러므로, 최적의 정 및 부 고전압이 단일 고전압 발생 회로에 의해 동시에 출력될수 있다.
실시예 3으로써, 어떤 원하는 클럭 주파수가 설정될 수 있게 하는 클럭 주파수 스위칭 회로가, 제5도에 도시된 고전압 발생 회로내에 클럭 스위칭 회로(CSW)로서 이용될 수 있다. 제6(b)도에 도시된 것처럼, 정 고전압을 발생하기 위해, 상기 전압 값에 대해 최적인 클럭 주파수(TCYCP)를 갖는 클럭(CLKP1, CLKP2)이 공급되고; 부 고전압을 발생하기 위해, 상기 전압 값에 대해 최적인 클럭 주파수(TCYCN)를 갖는 클럭(CLKN1, CLKN2)이 공급된다. 그러므로, 단일 고전압 발생 회로에 의해 전압의 상이한 절대값을 갖는 정 고전압과 부 고전압을 출력할 수 있다. 더욱이, 정 고전압과 부 고전압을 동시에 출력하기 위해, 필요한 정 고전압을 얻는데 최적인 클럭 주파수를 갖는 클럭(CLKP1, CLKP2)이, 스위치(SW13)를 경계로, 스위치(SW12) 단부 상의 캐패시터(C53, C54 및 C55)에 공급되며, 필요한 부 고전압을 얻는데 최적인 클럭 주파수를 갖는 클럭(CLKN1, CLKN2)이, 스위치(SW13)를 경계로, 스위치(SW11) 단부 상의 캐패시터(C5l, C52)에 공급된다. 그렇게 함으로써, 최적 정 및 부 고전압이 단일 고전압 발생 회로에 의해 동시에 출력될 수 있다.
제4도에 도시된 바와 같이, 모드1 또는 2 및 모드3에서 생성된 전압의 절대값은 상이하다. 그러나, 모드1 또는 모드2 및 모드3에서 생성된 전압의 절대값은 본 발명에 따른 실시예 2 또는 실시예 3에 의해 동일하게 될 수 있다.
제7(a)도 내지 제7(b)도는 실시예 1-3의 고전압 발생 회로가 반도체 메모리 셀에 적용되는 제 4 실시예를 도시한다. 제7(a)도는 플래시 메모리에 이용되는 메모리 셀을 도시한다. 메모리 셀은 게이트전극(G)와, 소스 전극(S)과, 드레인 전극(D)를 갖는다. 제7(b)도는 기록과 소거 및 판독 동작에 관해 도시한다.
기록 방식에 있어서, 메모리 셀의 게이트에는 -9V가 공급되며, 소스에는 6V가 공급되고 드레인은 개방되거나 또는 플로팅 상태이다. 즉, 게이트와 드레인에 인가되는 전압은 모드3에서 생성된다 소거 방식에 있어서, 게이트에는 15V가 공급되고, 소스는 개방되고, 드레인에는 접지 레벨이 공급된다. 즉, 게이트에 인가된 전압은 모드1에서 생성된다. 판독 동작에 있어서, 게이트에는 6V가 공급되며, 소스에는 1V가 공급되고, 드레인에는 접지 레벨이 공급되거나 개방된다. 즉, 게이트에 인가된 전압은 모드3에서 생성된다. 따라서, 기록 방식에 있어서, 게이트와 드레인은 단일 고전압 발생 회로에 의해 동시에 각 전압에 인가된다. 이 실시예에서, 기록 방식에서 소스에 인가되는 전압과 판독 방식에서 게이트에 인가되는 전압은 같다. 그러나, 이들 전압은 상이할 수 있다. 예컨대, 기록 방식에서 소스에 인가되는 전압은 -7V이고, 판독 방식에서 게이트에 인가되는 전압은 8V일 수 있다. 이들 전압은 본 발명에 따른 실시예 3 또는 실시예 4의 방법에 의해 생성된다
이와같이, 실시예 1 내지 실시예 4에 있어서, 본 발명은 고전압 발생회로의 형태로 기술되었으며, 그 고전압 발생 회로는 다이오드와 캐패시터로 구성되고 2위상 클럭을 채택하되, 그와같은 구성에 제한되는 것은 아니고 어느 다른 전하 전달형 고전압 발생 회로에 동일한 유형으로 적용될 수 있다.
본 발명에 따르면 고전압 발생 회로의 출력은, 전압이 최고가 되는 노드와, 전압이 최저가 되는 노드와, 전압이 중간값을 취하는 노드에 제공된 스위치들을 통해 전압 발생기에 접속된다. 따라서, 스위치들을 선택적으로 턴 온/오프함으로써, 정 고전압 또는 부 고전압이 선택적으로 출력되거나, 정 및 부 고전압이 노드들로부터 동시에 출력될 수 있다. 더욱이, 어떠한 원하는 고전압도 공급될 클럭의 진폭과 주파수를 변경함으로써 출력될 수 있다. 그러므로, 각종 고전압이 단일 회로로부터 출력될 수 있기 때문에, 칩상에 고전압 발생 회로를 설치하기 위해 요구되는 면적이 현저하게 감소되고, 그에 따라 칩 크기도, 그 고전압 발생 회로가 다양한 전압들을 필요로 하는 칩에 적용되는 경우라도, 축소될 수 있다.

Claims (11)

  1. 제 1, 2, 3 회로 포인트와, 복수의 제 1 회로 유닛과, 복수의 제 2 회로 유닛을 포함하며, 상기 각각의 제 1, 2 회로 유닛은 제 1, 2 노드와, 클럭 노드와, 상기 제 1, 2 노드 사이에 결합된 정류 소자와, 상기 제 2 노드와 클럭 노드사이에 결합된 캐패시터를 포함하며, 상기 제 1 회로 유닛은, 상기 회로 유닛중의 선행하는 것의 상기 제 2 노드가 상기 회로 유닛중의 후속하는 것의 상기 제1 노드에 접속되도록, 상기 제 1, 2 회로 포인트사이에 직렬로 결합되고; 상기 제 2 회로 유닛은, 상기 회로 유닛중의 선행하는 것의 상기 제 2 노드가 상기 회로 유닛중의 후속하는 것의 상기 제 1 노드에 접속되도록, 상기 제 2, 3회로 포인트 사이에 직렬로 결합되며; 상기 제 1, 3 회로 포인트에서 각각 제 1, 2 전압이 발생하는 시간기간동안 상기 제 2 회로 포인트에는 d.c, 전압이 연속적으로 공급되는 전압 발생기.
  2. 제1항에 있어서, 상기 제2회로 포인트와 상기 d.c. 전압을 수신하는 전압 라인 사이에 결합되는 스위치를 더 포함하며, 상기 스위치는 상기 시간 기간동안 도전상태로 되는 전압 발생기.
  3. 제2항에 있어서, 상기 정류 소자는 다이오드로 기능하는 트랜지스터를 포함하는 전압 발생기.
  4. 제3항에 있어서, 상기 트랜지스터는 상기 제 1, 2 노드 사이에 결합된 소스 및 드레인 경로와 상기 제 1 노드에 결합된 게이트를 가지는 전계 효과 트랜지스터인 전압 발생기.
  5. 제 1, 2, 3 회로 포인트와, 복수의 제 1 회로 유닛과, 복수의 제 2 회로 유닛을 포함하며, 상기 각각의 제 1, 2 회로 유닛은 제 1, 2 노드와, 클럭 노드와, 상기 제 1, 2 노드 사이에 결합된 정류 소자와, 상기 제 2 노드와 클럭 노드사이에 결합된 캐패시터를 포함하며, 상기 제 1 회로 유닛은, 상기 회로 유닛중의 선행하는 것의 상기 제 2 노드가 상기 회로 유닛중의 후속하는 것의 상기 제 1 노드에 접속되도록, 상기 제 1, 2회로 포인트사이에 직렬로 결합되고, 상기 제 2 회로 유닛은, 상기 회로 유닛중의 선행하는 것의 상기 제 2 노드가 상기 회로 유닛중의 후속하는 것의 상기 제 1 노드에 접속되도록, 상기 제 2, 3회로 포인트 사이에 직렬로 결합되며; 상기 전압 발생기는 제 1, 2 전압 라인과, 상기 제 1 전압 라인과 상기 제 1회로 포인트 사이에 결합된 제 1 스위치와, 상기 제 2 회로 포인트와 상기 제 1, 2전압 라인 중의 하나 사이에 결합된 제 2 스위치와, 상기 제 3 회로 노드와 상기 제 2 전압 라인 사이에 결합된 제 3 스위치를 더 포함하며, 상기 제 1, 2, 3 스위치 중의 하나는 전압 발생 동작동안 턴 은 되는 전압 발생기.
  6. 제5항에 있어서, 상기 제 3 회로 포인트에서 제 1 전압이 발생되는 것이 필요할 때 상기 제 1 스위치는 턴 온되고 상기 제 2, 3 스위치는 턴 오프되며, 상기 제 1 회로 포인트에서 제 2 전압이 발생되는 것이 필요할 때 상기 제 3스위치는 턴 온되고 상기 제 1, 2 스위치는 턴 오프되며, 상기 제 1, 3 회로 포인트에서 각각 제 3, 4 전압이 발생되는 것이 필요할 때 상기 제 2 스위치는 턴 온되고 상기 제 1, 3 스위치는 턴 오프되는 전압 발생기
  7. 복수개의 회로 구성부를 종속접속하고, 상기 회로 구성부의 접속점인 노드에 대하여 클럭을 입력시키는 전하 전달형 고전압 발생회로에 있어서, 상기 복수의 노드 중, 전위가 최저로 되는 노드를 제 1 스위치를 통하여 제1 전압원에 접속하고, 전위가 최고로 되는 노드를 제 2 스위치를 통하여 제 2 전압원에 접속하고, 적당한 중간의 노드를 제 3 스위치로 하여 제 3 전압원에 접속하고, 상기 제 1 내지 제 3 스위치를 선택적으로 제어하여 상기 각 노드로부터 정 또는 부 전압을 선택적 또는 동시에 출력하도록 구성한 것을 특징으로 하는 고전압 발생회로.
  8. 제7항에 있어서, 제 1 스위치를 온하고 제 2 스위치를 오프하고 제3 스위치를 오프하여 전위가 최고로 되는 노드로부터 정 고전압을 출력하고, 제 2스위치를 온하고 제 1 스위치를 오프하고 제 3 스위치를 오프하여 전위가 최저로 되는 노드로부터 부 고전압을 출력하고, 제 3 스위치를 온하고 제 1 스위치를 오프하고 제 2 스위치를 오프하여 전위가 최고로 되는 노드로부터 정 고전압을 전위가 가장 낮게 되는 노드로부터 부 고전압을 각각 출력하는 고전압 발생회로.
  9. 제8항에 있어서, 제 1 전압원을 칩 공급전원전압, 제 2 전압원을 접지레벨, 제 3 전압원을 칩 공급전원전압과 접지레벨 사이의 적당한 전압으로 하는 고전압 발생회로.
  10. 제7 내지 제9항중 어느 한 항에 있어서, 각 노드에 대하여 입력된 클럭의 진폭을 제어하는 클럭 스위칭 회로를 구비하는 고전압 발생회로.
  11. 제7 내지 9항중 어느 한 항에 있어서, 각 노드에 대하여 입력된 클럭의 주파수를 제어하는 클럭 스위칭 회로를 구비하는 고전압 발생회로.
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