UA55377C2 - Спосіб перемикання напруг на напівпровідниковому чіпі - Google Patents
Спосіб перемикання напруг на напівпровідниковому чіпі Download PDFInfo
- Publication number
- UA55377C2 UA55377C2 UA97063399A UA97063399A UA55377C2 UA 55377 C2 UA55377 C2 UA 55377C2 UA 97063399 A UA97063399 A UA 97063399A UA 97063399 A UA97063399 A UA 97063399A UA 55377 C2 UA55377 C2 UA 55377C2
- Authority
- UA
- Ukraine
- Prior art keywords
- input
- connection
- transistors
- channel
- channel transistor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 13
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims description 15
- 238000005516 engineering process Methods 0.000 description 2
- 101100451406 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) HPM1 gene Proteins 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
Abstract
Спосіб перемикання сигналів напруги на виходах напівпровідникової інтегральної схеми, що пропонується згідно з винаходом, полягає в тому, що для одержання позитивного або негативного вихідного сигналу використовуються транзистор P1 з каналом p-типу і транзистор N1 з каналом n-типу, які послідовно включені між виводами VH1 і VL1 інтегральної схеми. Пристій з відповідними з'єднаннями між елементами і спосіб перемикання сигналів, що пропонуються, дозволяють формувати вихідний позитивний або негативний вихідний сигнал високого рівня залежно від рівня вхідного сигналу.
Description
Изобретение относится к способу переключения более вьсоких напряжений на полупроводниковой интегральной схеме с первой последовательной схемой из первого р-канального и первого п-канального транзистора, которая включена между вьводом для первого вьсокого и вьводом для первого низкого потенциала, со второй последовательной схемой из второго р-канального и второго п-канального транзистора, которая включена между вьіводом для первого вьсокого потенциала и первьм входньм вьводом, причем точка соединения обоих транзисторов первой последовательной схемь соединена с вьіводом затвора второго р-канального транзистора и образует вьівод для вьіходного сигнала, причем точка соединения транзисторов второй последовательной схемь! соединена с вьводом затвора первого р- канального транзистора и, причем вьівод затвора второго п-канального транзистора образует второй входной вЬІВОД.
Изобретение относится, кроме того, к способу зксплуатации такого устройства.
Такое устройство является известньім из публикации Ргосеєдіпдод5 ІЗ5СС 1991, стр.260. При зтом вьівод затвора первого п-канального транзистора соединен с вьіводом затвора первого р-канального транзистора.
Кроме того, первьй низкий потенциал равен потенциалу корпуса.
В интегральньїх схемах на полупроводниковьїхх кристаллах часто является необходимьм, кроме обьічньїх напряжений питания, например, 45В и ОВ в транзисторно-транзисторной логике и КМОП подводить или формировать на интегральной схеме из напряжений питания и, при необходимости, включать и вьіключать другие напряжения, которье могут бьіть значительно более вьісокими или также отрицательньми. Если такие полупроводниковьіе интегральнье схемь! содержат нетеряемье при отключении питания накопители, как, например, стираємье программируемье постояннье накопители (ЕРВОМ), озлектронно-стираемье программируемьсе постояннье накопители (ЕЕРВОМ) или стираємье вспьішкой (РіІазп-) накопители, то для них требуются программирующие напряжения, которье должнь! иметь значения в области от 12В до 208 или в зависимости от конструкции накопителя могут бьіть также отрицательньми. Известное устройство служит для включения более вьісокого программирующего напряжения. Однако зтим известньім устройством нельзя включать никакие отрицательнье напряжения.
Задачей изобретения является описание способа для включения более вьсоких напряжений на полупроводниковой интегральной схеме, в котором могут включаться, как положительнье, так и отрицательнье напряжения и которье при зтом являются свободнь! ми от поперечньмх токов.
Зта задача в соответствующем ограничительной части устройстве решаєется отличительньмми признаками пункта 1 формуль! изобретения. Способьії для зксплуатации такого устройства указаньії в пунктах 4 и 5 формульі изобретения. Предпочтительнье дальнейшие формь развития изобретения приведень! в зависимьїх пунктах формуль! изобретения.
Соответствующее изобретению устройство может простьім образом использоваться без дополнительньх схемно-технических затрат в качестве нейнвертирующего или инвертирующего переключателя.
Функционирование являєтся зависимьм только от напряжений, которне прикладьвваются к четьірем входньім вьіводам и от того, как зти последние соединеньі между собой. Особенно предпочтительнь!м является, если подключаеємоеє напряжениє при включений имеет линейно нарастающий ход. Для избежания напряжения смещения на подложке в логической части полупроводниковой интегральной схемь! является вьІгодньм, в случаеє п-подложки соединеннье с первьім вьісоким потенциалом р-канальнье транзисторьі, а в случає р- подложки соединеннье с первьім низким потенциалом п-канальнье транзисторь! вьіполнять в того же типа проводимости, что и подложка, которая изолирована от подложки областью другого типа проводимости.
Изобретение поясняєтся ниже на примерах вьіполнения с помощью фигур. При зтом на фиг.х показано: - фиг.1 общее представление соответствующего изобретению устройства с возможностью трех состояний; - фиг.2 представление неинвертирующего переключателя; - фиг.З представление инвертирующего переключателя; и - фиг.4 возможности технологической реализации.
В соответствующем изобретению устройстве согласно фиг.ї между вьводом для первого вьсокого потенциала МНІ и вьіводом для первого низкого потенциала МІ/1 включена последовательная схема из первого р-канального транзистора РІ и первого п-канального транзистора МІ. Точка соединения обоих транзисторов образует вьіїходной вьівод А. Между вьіводом для первого вьісокого потенциала УНІ и вьіводомМ затвора первого р-канального транзистора Рі включен нагрузочньй участок второго р-канального транзистора Р2. Вьівод затвора зтого второго р-канального транзистора Р2 соединен с вьіходньімМ вьіводом А.
Вьвод затвора первого р-канального транзистора РІ через нагрузочньй участок второго п-канального транзистора М2 соединен кроме того с первьім входньмм вьводом Еї1. Вьівод затвора зтого второго п- канального транзистора М2 соединен со вторьім входньім вбіводом Е2. Между вьіводом затвора первого п- канального транзистора МІ и вьіводом для первого низкого потенциала МІ 1 включен нагрузочньїй участок третьего п-канального транзистора М3. Вьівод затвора зтого третьего п-канального транзистора МЗ соединен таюке с виіходньім вьіводом А, в то время как вьівод затвора первого п-канального транзистора МІ через нагрузочньй участок третьего р-канального транзистора РЗ соединен с третин входньім вьіводом ЕЗ. ВьІівод затвора третьего р-капального транзистора РЗ соединен с четвертьим входньм вьводом Е4. Зтим устройством с помощью подходящего вьібора потенциалов на входньх вьіводах ЕЇ - Е4 может проключаться к вніХОДНОМУ ВьІіводу А или первьй вьісокий потенциал УНІ или первьй низкий потенциал МІ 1, или вьіХОоДНОЙ вьвод А может переключаться на вьісокое сопротивление. Особенньм преймуществом зтого устройства является то, что первьй низкий потенциал МІ 1 может принимать отрицательньсе значения.
Для проключения первого вьісокого потенциала УНІ к вьіходному вьіводу А ко второму входному вьіводу
Е2 должен бьть приложен более вьісокий потенциал, чем к первому входному вьводу Еї. При зтом потенциал на первом входном вьіводе ЕЇ должен бьіть ниже, чем первьій вьісокий потенциал УНІ. За счет зтого второй п-канальньй транзистор М2 переключается в проводящее состояние, за счет чего также первьй р-канальньій транзистор РІ переключаеєтся в проводящее состояние. Вьїходной вьівод А принимаєет тем самьм значение первого вьісокого потенциала УНІ и переключаєт таким образом в проводящее состояние также второй р-канальньій транзистор Р2, за счет чего первьій р-канальньйй транзистор РІ блокируется в своем проводящем состоянии. Если одновременно потенциал на четвертом входном вьіводе Е4 является большим или равньм потенциалу на третьем входном вьіводе ЕЗ, третий р-канальньй транзистор РЗ запираєтся, в то время как третий п-канальньй транзистор МЗ вследствиє вьісокого потенциала на виіходном вьіводе А и тем самьїм на своем вьіводе затвора является проводящим и подтягиваєт вьівод затвора первого п-канального транзистора МІ к более первому низкому потенциалу МІ, за счет чего первьій п-канальньй транзистор МІ надежно запирается и блокируется третьим п-канальньім транзистором М3З в зтом положении.
Если потенциал на четвертом входном вьіводе Е4 вьібирают меньше, чем потенциал на третьем входном вьіводе ЕЗ и потенциал на втором входном вьіводе Е2 меньше, чем потенциал на первом входном вьіводе Е1, то зквивалентньім образом первьїй низкий потенциал МІ 1 проключаєтся к внііхОДНОМУ ВьІВвОДУ А.
Устройство согласно изобретения зксплуатируется особенно вьгодньімм образом, если проключаємьй к вьїходному вьіводу А потенциал включается только после приложения потенциалов к входньім вьіводам Е1 -
Е4 и/или имеет линейно-возрастающий характер, то есть включается не внезапно, а медленно вьіводится до его конечного значения. За счет зтого достигается особенно надежная работа.
Специальньй вариант соответствующего изобретению устройства согласно фиг.1 представлен на фиг.2.
Здесь входнье вьіводь! ЕЇ и Е4 обьединеньї и нагруженьі управляющим сигналом Міп. На первом входном вьіводе ЕТ приложен второй низкий потенциал МІ 2, которьій больше или равен первому низкому потенциалу
МІ, в то время как на четвертом входном вьіводе приложен второй вьісокий потенциал УНІ, которьій меньше или равен первому вьсокому потенциалу МНІ. Зтот вариант представляєт собой неинвертирующий относительно управляющего сигнала Міп переключатель, так как при уровне зтого управляющего сигнала Міп, которьй равен второму вьісокому потенциалу УНІ, вьіходной вьівод А принимает значение первого вьісокого потенциала УНІ и наоборот.
В противоположность зтому фиг.З показьівает инвертирующий относительно управляющего сигнала Міп переключатель. Для зтого первьїй и третий входнье вьіводьі ЕТ, ЕЗ обьединень и нагруженьї управляющим сигналом Міп, в то время как на втором входном вьіводе Е2 приложен второй вьісокий потенциал УНІ и на четвертом входном вьіводе Е4 второй низкий потенциал МІ 2. Для значений вторьїх потенциалов справедливь! те же самньге условия, что и для схемь! согласно фиг.2.
Описанньсєе устройства хотя и применимь! в общем случає, однако особенно предпочтительньім образом являются пригодньіми для управления линии слов в ЕРіазп-накопителях. Там второй вьісокий потенциал УН2 является напряжением питания интегральной схемь! и второй низкий потенциал МІ 2 опорньім потенциалом.
Первьй вьсокий потенциал МНІ является стирающим напряжением, а первьій низкий потенциал Мі программирующим напряжением. Кроме того второе положительноеє напряжениє должно включаться в качестве считьвающего напряжения на линию слов. Зто проийсходит таким образом, что вместо стирающего напряжения зто считьвающее напряжение вьібирают в качестве первого вьісокого потенциала. В зависимости от вьбранного варианта соответствующего изобретению устройства в качестве инвертирующего или неинвертирующего переключателя, таким образом, за счет подходящего вьібора управляющего сигнала Міп на линию слов может включаться желаемое напряжение.
Технологическая реализация устройств является возможной с помощью стандартной КМОП-технологии.
В случає технологии с п- или соответственно р-карманом следует учитьввать, что потенциал подложки должен лежать на самом низком (самом отрицательном) или соответственно самом вьісоком (самом положительном) напряжениий. Для случаев, когда первьйй низкий потенциал является меньше, чем второй низкий потенциал, и предусмотрена п-ванна, или соответственно когда первьій вьісокий потенциал является больше второго вьсокого потенциала и предусмотрена р-ванна, зто означаєт, что п-канальньй или соответственно р- канальньй транзистор в логической части полупроводниковой интегральной схемь! (которая снабжена первьм и вторьім низким потенциалом) нагруженьь напряжением смещения подложки. С помощью так назьіваемой техники "Тгіріє-УУЕЇЇ" можно избежать зтого напряжения смещения подложки в логической части.
В случае р-подложки, как зто представлено на фиг.4, первьїй и третий п-канальньй транзистор реализуют в изолированной р-ванне, так что потенциал подложки для логических транзисторов может лежать на втором низком потенциале, то есть обьічно на потенциале корпуса. В случає п-подложки соответственно первьй и второй р-канальньйй транзистор должнь!ї располагаться в изолированной п-ванне.
УНІ МНІ1
Ро РІ Р2 РІ вге--4 Мо Мо
ЕЇ | М 2 о
А Мп о А
ЕЗ о УНО с
Ей 5- РЗ РЗ
МЗ м М М
Ми М
Фиг.1 Фиг.2
УНІ
РО РІ уное-- М
Міп А
М 5- РЗ подложка р-типа
Мо ММЗ РІРО,РЗ ор. Со ш- р-карман ЧК см 114 як но ни
М мелкий р-карман глубокий п-карман
Фиг.3 Фиг.4
Claims (6)
1. Способ переключения напряжений на полупроводниковом очипе с помощью переключающего устройства, образованного первой последовательной схемой, состоящей из первого р-канального (РІ) и первого п-канального (МІ) транзисторов, которая включена между первьїм соединением (УНІ) и вторьім соединением (МІ1), второй последовательной схемой, состоящей из второго р-канального (Р2) и второго п-канального (М2) транзисторов, которая включена между первьім соединением (УНІ) и первьім подключением входа (Е1), причем точка соединения обоих транзисторов (РІ, МІ) первой последовательной схемь соединена с затвором второго р-канального транзистора (Р2) и образуєт соединение для вьходного сигнала (А), точка соединения транзисторов (Р2, М2) второй последовательной схемьі соединена с затвором первого р-канального транзистора (РІ), затвор второго п- канального транзистора (М2) образуєт второеє подключение входа (Е2), и третьей последовательной схемой, состоящей из третьего р-канального (Р3) и третьего п-канального (М3) транзисторов, которне включеньї между третьим подключением входа (Е3) и вторьм соединением для первого низкого потенциала (МІ), причем точка соединения обоих транзисторов (РІ, МІ) первой последовательной схемьі соединена с затвором третьего п- канального транзистора (М3) точка соединения транзисторов (Р3, М3) третьей последовательной схемьі соединена с затвором первого п-канального транзистора (МІ) и затвор третьего р-канального транзистора (Р3З) образуеєт четвертоє подключение входа (Е4), отличающийся тем, что сначала к подключениям входов (ЕІ, Е2, ЕЗ, Е4) прикладьвают потенциаль, приблизительно равньте рабочему напряжению полупроводникового чипа или более низкие, и лишь после подачи потенциалов к подключениям входов (ЕІ, Е2, ЕЗ3, Б4) или к первому соединению (УНІ) прикладьшают потенциал, которьій вьІше вьсокКого напряжения питания, или ко второму соединению (МІ) прикладьвают отрицательньй потенциал.
2. Способ по п.1, отличающийся тем, что потенциальї на соединениях (УНІ, МІ1) после включения медленно поднимаются до их конечного значения.
3. Способ по п. 1 или 2, отличающийся тем, что второе и четвертое подключения входа (Е2, Е4) схемьі соединеньї между собой и образуют вход управляющего сигнала (Уіп), а первоеє подключение входа является входом для второго низкого потенциала (МІ2), которьй равен низкому напряжению питания или вьіше его, а третье подключение входа (ЕЗ) явлляется входом для второго вьісокого потенциала (УНІ), которьій равен вьісокому напряжению питания или ниже его.
4. Способ по п. 1 или 2, отличающийся тем, что первое и третье подключения входа (Е1, ЕЗ) схемьі соединеньі между собой и образуют вход управляющего сигнала (Міп), а второе подключение входа (Е2) является входом для второго вьісокого потенциала (УН2), которьй равен вьісокому напряжению или ниже его, а четвертоє подключение входа (Е4) является входом для второго низкого потенциала (МІ2), которьій равен низкому напряжению питания или вьіше его.
5. Способ по одному из пп. 1 - 4, отличающийся тем, что при технологической реализации транзисторов на подложке р-типа проводимости вьшолнень первьій и третий п-канальньєе транзисторь (МІ, М3) в кармане, изолированном от подложки р-типа.
6. Способ по одному из пп. 1 - 4, отличающийся тем, что при технологической реализации транзисторов на подлжке п-типа проводимости вьіполненьї первьій и второй р-канальнье транзистори (РІ, Р2) в кармане, изолированном от подложки п-типа.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19500393A DE19500393C1 (de) | 1995-01-09 | 1995-01-09 | Schaltungsanordnung zum Schalten höherer Spannungen auf einem Halbleiterchip und Verfahren zu dessen Betreiben |
| PCT/DE1995/001804 WO1996021971A1 (de) | 1995-01-09 | 1995-12-15 | Schaltungsanordnung zum schalten höherer spannungen auf einem halbleiterchip und verfahren zu dessen betreiben |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| UA55377C2 true UA55377C2 (uk) | 2003-04-15 |
Family
ID=7751149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| UA97063399A UA55377C2 (uk) | 1995-01-09 | 1995-12-15 | Спосіб перемикання напруг на напівпровідниковому чіпі |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US6154084A (uk) |
| EP (1) | EP0803148B1 (uk) |
| JP (1) | JP3067805B2 (uk) |
| KR (1) | KR100358254B1 (uk) |
| CN (1) | CN1177427A (uk) |
| AT (1) | ATE252786T1 (uk) |
| DE (2) | DE19500393C1 (uk) |
| ES (1) | ES2210322T3 (uk) |
| RU (1) | RU2127942C1 (uk) |
| UA (1) | UA55377C2 (uk) |
| WO (1) | WO1996021971A1 (uk) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3532181B2 (ja) * | 2001-11-21 | 2004-05-31 | 沖電気工業株式会社 | 電圧トランスレータ |
| KR100768240B1 (ko) * | 2006-09-19 | 2007-10-17 | 삼성에스디아이 주식회사 | 전압 레벨 변환 회로 |
| JP2009224833A (ja) * | 2008-03-13 | 2009-10-01 | Oki Semiconductor Co Ltd | 入力バッファ回路及びこれを用いた入力装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3173029D1 (en) * | 1981-12-17 | 1986-01-02 | Itt Ind Gmbh Deutsche | Integrated cmos switching circuit |
| JPS60113397A (ja) * | 1983-11-24 | 1985-06-19 | Fujitsu Ltd | プログラマブルリ−ドオンリメモリ装置 |
| US4656373A (en) * | 1984-11-26 | 1987-04-07 | Rca Corporation | High-speed voltage level shift circuit |
| US5266848A (en) * | 1990-03-28 | 1993-11-30 | Hitachi, Ltd. | CMOS circuit with reduced signal swing |
| US5153451A (en) * | 1991-08-19 | 1992-10-06 | Motorola, Inc. | Fail safe level shifter |
| US5723980A (en) * | 1995-06-07 | 1998-03-03 | Aerogage Corporation | Clearance measurement system |
-
1995
- 1995-01-09 DE DE19500393A patent/DE19500393C1/de not_active Expired - Fee Related
- 1995-12-15 ES ES95941590T patent/ES2210322T3/es not_active Expired - Lifetime
- 1995-12-15 DE DE59510811T patent/DE59510811D1/de not_active Expired - Lifetime
- 1995-12-15 RU RU97113748A patent/RU2127942C1/ru active
- 1995-12-15 KR KR1019970704659A patent/KR100358254B1/ko not_active IP Right Cessation
- 1995-12-15 EP EP95941590A patent/EP0803148B1/de not_active Expired - Lifetime
- 1995-12-15 AT AT95941590T patent/ATE252786T1/de active
- 1995-12-15 WO PCT/DE1995/001804 patent/WO1996021971A1/de active IP Right Grant
- 1995-12-15 JP JP8521358A patent/JP3067805B2/ja not_active Expired - Fee Related
- 1995-12-15 UA UA97063399A patent/UA55377C2/uk unknown
- 1995-12-15 CN CN95197745A patent/CN1177427A/zh active Pending
-
1997
- 1997-07-09 US US08/890,247 patent/US6154084A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980701270A (ko) | 1998-05-15 |
| KR100358254B1 (ko) | 2002-12-18 |
| JPH10501112A (ja) | 1998-01-27 |
| RU2127942C1 (ru) | 1999-03-20 |
| DE19500393C1 (de) | 1996-02-22 |
| JP3067805B2 (ja) | 2000-07-24 |
| US6154084A (en) | 2000-11-28 |
| CN1177427A (zh) | 1998-03-25 |
| EP0803148B1 (de) | 2003-10-22 |
| WO1996021971A1 (de) | 1996-07-18 |
| DE59510811D1 (de) | 2003-11-27 |
| ATE252786T1 (de) | 2003-11-15 |
| ES2210322T3 (es) | 2004-07-01 |
| EP0803148A1 (de) | 1997-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100326654B1 (ko) | 다중전압시스템용출력버퍼회로,입력버퍼회로및양방향버퍼회로 | |
| US5399915A (en) | Drive circuit including two level-shift circuits | |
| US7176741B2 (en) | Level shift circuit | |
| US4988888A (en) | CMOS output circuit with intermediate potential setting means | |
| US6433582B2 (en) | Voltage level shifter circuit | |
| KR100219743B1 (ko) | 레벨인버터회로 | |
| US6040729A (en) | Digital output buffer for multiple voltage system | |
| US5019729A (en) | TTL to CMOS buffer circuit | |
| KR19980081521A (ko) | 낮은 항복 전압을 갖는 출력 버퍼 회로 | |
| US4390803A (en) | Semiconductor driver circuit | |
| EP1239591B1 (en) | Input circuit for an integrated circuit | |
| US6184716B1 (en) | High voltage output stage for driving an electric load | |
| CA2201853A1 (en) | High voltage level shifter for switching high voltage in non-volatile memory integrated circuits | |
| KR0122246Y1 (ko) | 레벨변환회로 | |
| EP0258808B1 (en) | Complementary mos integrated circuit | |
| KR100218336B1 (ko) | 레벨 시프터 | |
| US20040207450A1 (en) | Voltage level shifter and system mounting voltage level shifter therein | |
| KR0143388B1 (ko) | 반도체 집적 회로 | |
| US20030117207A1 (en) | Level shifter having plurality of outputs | |
| EP1628399A1 (en) | Semiconductor device | |
| UA55377C2 (uk) | Спосіб перемикання напруг на напівпровідниковому чіпі | |
| EP1360765B1 (en) | Buffers with reduced voltage input/output signals | |
| EP0388074A1 (en) | Cmos level shifting circuit | |
| US5345111A (en) | High-speed current sense amplifier | |
| US5959902A (en) | Voltage level shifter device, particulary for a nonvolatile memory |