JPS61165890A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPS61165890A JPS61165890A JP60005420A JP542085A JPS61165890A JP S61165890 A JPS61165890 A JP S61165890A JP 60005420 A JP60005420 A JP 60005420A JP 542085 A JP542085 A JP 542085A JP S61165890 A JPS61165890 A JP S61165890A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁ゲート型の構造をもつ電界効果型トラン
ジスタ（以下、 ＩＧＦＥＴと記す）を主な構成要素
とし、電源電圧が変化してもメモリーセルに書込まれた
情報を安定に読出すことができる電気的に書込み／消去
可能な不揮発性記憶装置（以下、ＥＥＰＲＯにと記す）
に適したセンスアンプ回路に関する。
ジスタ（以下、 ＩＧＦＥＴと記す）を主な構成要素
とし、電源電圧が変化してもメモリーセルに書込まれた
情報を安定に読出すことができる電気的に書込み／消去
可能な不揮発性記憶装置（以下、ＥＥＰＲＯにと記す）
に適したセンスアンプ回路に関する。
第５図は、メモリーセルおよびメモリーセルに書込まれ
た情報を読出すセンスアンプ回路の従来例の回路図であ
る。
た情報を読出すセンスアンプ回路の従来例の回路図であ
る。
この従来例の回路は、ソースが電源ＣＧに、ドレインと
ゲートが共通に点Ａに接続されたＰチャネル型ＩＣＦＥ
Ｔ ＱＩと、点Ｂを入力とし、点Ｃを出力とする。メモ
リーセルＭＣに書込まれた情報により変化するディジッ
ト線点りの電圧を増幅する反転増幅器 １１ と、ドレ
インが点Ａに、ソースが点Ｂに、ゲートが反転増幅器■
１の出力点Ｃに接続されたＮチャネル型ＩＣＦＥＴ Ｑ
２と、ドレインが点Ｂに、ゲートがＹアドレス線Ｙ、に
、ソースがディジット線点りに接続されたメモリーセル
Ｍｓ＋ 。
ゲートが共通に点Ａに接続されたＰチャネル型ＩＣＦＥ
Ｔ ＱＩと、点Ｂを入力とし、点Ｃを出力とする。メモ
リーセルＭＣに書込まれた情報により変化するディジッ
ト線点りの電圧を増幅する反転増幅器 １１ と、ドレ
インが点Ａに、ソースが点Ｂに、ゲートが反転増幅器■
１の出力点Ｃに接続されたＮチャネル型ＩＣＦＥＴ Ｑ
２と、ドレインが点Ｂに、ゲートがＹアドレス線Ｙ、に
、ソースがディジット線点りに接続されたメモリーセル
Ｍｓ＋ 。
・・・、 Ｍｎ＋のＹアドレスを選択するＮチャネル
型ＩＣＦＥＴ Ｑｓ ト、ドレインカ読出し電圧Ｖｌｌ
ｌ！ＩＡＤ ニ、ゲートがＹアドレス線Ｙ、に、ソー
スが点Ｇに接続された記憶用セルＮ１１里、・・・１Ｍ
層ＩＩのＹアドレスを選択するＮチャネル型ＩＣＦＥＴ
Ｑ４と、ドレインが点Ｇに、ゲートがＸアドレス線×
１に、ソースが記憶用セルＭｍ＋ｔのゲートである点Ｆ
、に接続され、記憶用セルに■ｎｔのＸアドレスを選択
するＮチャネル型 ＩＧＦＥＴ Ｑｓと、ドレインが点
りに、ゲートがＸアドレス線Ｘ、に、ソースが点Ｅ１に
接続されたＮチャネル型ＩＣＦＥＴの選択用セルＭｓｔ
ｘと、ドレインが点Ｅ、に、ゲートが点Ｆ１ にツース
が接地に接続された記憶用セルに■１１と、ドレインが
点ＧにゲートがＸアドレス線Ｘ、に、ソースが記憶用セ
ルＭｓ＋ｎｔのゲートである点Ｆ、に接続され、記憶用
セルＬ＋＋ｎｔのＸアドレスを選択するＮチャネル型Ｉ
ＣＦＥＴ Ｑ＆と、ドレインが点りに、ゲートがＸアド
レス線ｘ１に、ソースが点Ｅ、に接続されたＮチャネル
型ＩＣＦＥＴの選択用セルＭｓｎｔと。
型ＩＣＦＥＴ Ｑｓ ト、ドレインカ読出し電圧Ｖｌｌ
ｌ！ＩＡＤ ニ、ゲートがＹアドレス線Ｙ、に、ソー
スが点Ｇに接続された記憶用セルＮ１１里、・・・１Ｍ
層ＩＩのＹアドレスを選択するＮチャネル型ＩＣＦＥＴ
Ｑ４と、ドレインが点Ｇに、ゲートがＸアドレス線×
１に、ソースが記憶用セルＭｍ＋ｔのゲートである点Ｆ
、に接続され、記憶用セルに■ｎｔのＸアドレスを選択
するＮチャネル型 ＩＧＦＥＴ Ｑｓと、ドレインが点
りに、ゲートがＸアドレス線Ｘ、に、ソースが点Ｅ１に
接続されたＮチャネル型ＩＣＦＥＴの選択用セルＭｓｔ
ｘと、ドレインが点Ｅ、に、ゲートが点Ｆ１ にツース
が接地に接続された記憶用セルに■１１と、ドレインが
点ＧにゲートがＸアドレス線Ｘ、に、ソースが記憶用セ
ルＭｓ＋ｎｔのゲートである点Ｆ、に接続され、記憶用
セルＬ＋＋ｎｔのＸアドレスを選択するＮチャネル型Ｉ
ＣＦＥＴ Ｑ＆と、ドレインが点りに、ゲートがＸアド
レス線ｘ１に、ソースが点Ｅ、に接続されたＮチャネル
型ＩＣＦＥＴの選択用セルＭｓｎｔと。
ドレインが点Ｅ、に、ゲートが点Ｆ、に、ソースが接地
に接続された記憶用セルＭｍｎｔと、ソースが電源ＣＣ
に、ゲートが点Ａに、ドレインが点Ｈに接続されたＰチ
ャネル型ＩＣＦＥＴ Ｑ７と、ドレインが点Ｈに、ゲー
トが電源ＣＣに、ソースが接地に接続されたＮチャネル
型ＩＣＦＥＴ Ｑｓａと、ソースが電源ＣＣに、ゲート
が点Ｈに、ドレインが点Ｉに接続されたＰチャネル型Ｉ
ＣＦＥＴ Ｑ９と、ドレインが点Ｉに、ゲートが点Ｈに
、ソースが接地に接続されたＮチャネル型ＩＣＦＥＴ
Ｑｌ。と、入力が点Ｉに、出力が点Ｊに接続された反転
増幅器■２とから構成される０図示はしていないが、Ｐ
チャネル型ＩＣＦＥＴの基板は電源ＣＣに接続され、Ｎ
チャネル型ＩＣＦＥＴの基板は接地に接続されている。
に接続された記憶用セルＭｍｎｔと、ソースが電源ＣＣ
に、ゲートが点Ａに、ドレインが点Ｈに接続されたＰチ
ャネル型ＩＣＦＥＴ Ｑ７と、ドレインが点Ｈに、ゲー
トが電源ＣＣに、ソースが接地に接続されたＮチャネル
型ＩＣＦＥＴ Ｑｓａと、ソースが電源ＣＣに、ゲート
が点Ｈに、ドレインが点Ｉに接続されたＰチャネル型Ｉ
ＣＦＥＴ Ｑ９と、ドレインが点Ｉに、ゲートが点Ｈに
、ソースが接地に接続されたＮチャネル型ＩＣＦＥＴ
Ｑｌ。と、入力が点Ｉに、出力が点Ｊに接続された反転
増幅器■２とから構成される０図示はしていないが、Ｐ
チャネル型ＩＣＦＥＴの基板は電源ＣＣに接続され、Ｎ
チャネル型ＩＣＦＥＴの基板は接地に接続されている。
また、すべてのＰチャネル型ＩＣＦＥＴ、すべてのＮチ
ャネル型ＩＣＦＥＴはエンハンスメント型である０選択
用セルＭｓ ｕと記憶用セルに■１１によりメモリーセ
ルＮｏが、選択用セルＭｓｎｔと記憶用セルＷａｎｔに
よりメモリーセルＭｎ１が構成される。
ャネル型ＩＣＦＥＴはエンハンスメント型である０選択
用セルＭｓ ｕと記憶用セルに■１１によりメモリーセ
ルＮｏが、選択用セルＭｓｎｔと記憶用セルＷａｎｔに
よりメモリーセルＭｎ１が構成される。
第５図に示したセンスアンプ回路の動作と設計方法につ
いて説明する。説明を簡単にするために、Ｐチャネル型
ＩＣＦＥＴのしきい値は、すべてのＩＣＦＥＴ テ同−
テｖＴＰ、Ｎチャネル型ＩＧＦＥＴノＬきい値は、すべ
てのＩＧＦＥＴで同一でＶＴＲとする。
いて説明する。説明を簡単にするために、Ｐチャネル型
ＩＣＦＥＴのしきい値は、すべてのＩＣＦＥＴ テ同−
テｖＴＰ、Ｎチャネル型ＩＧＦＥＴノＬきい値は、すべ
てのＩＧＦＥＴで同一でＶＴＲとする。
また、Ｌは ＩＣＦＥＴのゲート長、ＷはＩＧＦＥＴの
ゲート幅を表わし、 ＩＣＦＥＴの電流駆動能力を示す
記憶用セルが書込まれた状態を′ｌ”と定義し、この時
、記憶用セルのしきい値ＶＴＮは初期の状態から負に（
例えば−５Ｖ）にシフトし、この時の記憶用セルのしき
い値をＶＴＮ（Ｗ）とし、記憶用セルが消去された状態
を０″と定義し、この時、記憶用セルのしきい値は初期
の状態から正（例えば＋、５ｖ）にシフトし、この時の
記憶用セルのしきい値をＶ酎（Ｅ）とする。
ゲート幅を表わし、 ＩＣＦＥＴの電流駆動能力を示す
記憶用セルが書込まれた状態を′ｌ”と定義し、この時
、記憶用セルのしきい値ＶＴＮは初期の状態から負に（
例えば−５Ｖ）にシフトし、この時の記憶用セルのしき
い値をＶＴＮ（Ｗ）とし、記憶用セルが消去された状態
を０″と定義し、この時、記憶用セルのしきい値は初期
の状態から正（例えば＋、５ｖ）にシフトし、この時の
記憶用セルのしきい値をＶ酎（Ｅ）とする。
ＥＥＦＲＯＭに用いられる記憶用セルは、ドレインから
薄い酸化膜を通して電子をフローティングゲートに注入
（消去）し、またはフローティングゲートから電子を放
出（書込み）するものであるので、書込み／消去をくり
返すうちに、酸化膜とフローティングゲート、または酸
化膜とドレインの界面に電子クトラツプされるので、第
６図に示すように、書込み／消去をくり返すうちに、し
きい値のシフ１の絶対値は減少する。
薄い酸化膜を通して電子をフローティングゲートに注入
（消去）し、またはフローティングゲートから電子を放
出（書込み）するものであるので、書込み／消去をくり
返すうちに、酸化膜とフローティングゲート、または酸
化膜とドレインの界面に電子クトラツプされるので、第
６図に示すように、書込み／消去をくり返すうちに、し
きい値のシフ１の絶対値は減少する。
読出し電圧ｖ貢帖 は、くり返し回数の規格（木例の場
合、１０万回とする）を満足するように、ＶＴＮ （Ｅ
ｔ） ト’ ＶＴＨ（Ｗｉ） ｆ）中央付近に設定サレ
ル。
合、１０万回とする）を満足するように、ＶＴＮ （Ｅ
ｔ） ト’ ＶＴＨ（Ｗｉ） ｆ）中央付近に設定サレ
ル。
（本例の場合、ｖＩＩＩＩＡＤ−Ｏｖトスル、）（１）
センスアンプ回路の動作 ■“１″が書込まれた記憶用セルを含むメモリーセルが
選択された場合、 記憶用セルに電流（電流値を１ＯＮとする）が流れ、点
り１点Ｂの電圧は下降する。この時の点りの電圧をＶｏ
（Ｌ）とする０点Ｂの電圧変化が反転増幅器■１で検出
され１点Ｃの電圧が上昇し、最終的に電源電圧付近とな
る。この時ＩＣＦＥＴ Ｑ２は導通となり、 ＩＧＦ
ＥＴ Ｑ２のＷは、点Ｂの電圧を点Ａに伝達できるよう
に、十分大きく設計されているので、点Ａの電圧は、
（Ｗｅｅ −Ｖｔｐ）からＶｏ（Ｌ）付近に下降する。
センスアンプ回路の動作 ■“１″が書込まれた記憶用セルを含むメモリーセルが
選択された場合、 記憶用セルに電流（電流値を１ＯＮとする）が流れ、点
り１点Ｂの電圧は下降する。この時の点りの電圧をＶｏ
（Ｌ）とする０点Ｂの電圧変化が反転増幅器■１で検出
され１点Ｃの電圧が上昇し、最終的に電源電圧付近とな
る。この時ＩＣＦＥＴ Ｑ２は導通となり、 ＩＧＦ
ＥＴ Ｑ２のＷは、点Ｂの電圧を点Ａに伝達できるよう
に、十分大きく設計されているので、点Ａの電圧は、
（Ｗｅｅ −Ｖｔｐ）からＶｏ（Ｌ）付近に下降する。
この時の点Ａの電圧をｖＡ（Ｗ）とすルｓ ＩＣＦＥ
Ｔ Ｑｔ ”） Ｔは、ゲートに電圧Ｖａ（Ｗ）が印加
された時にｒＧＦＩＥＴ Ｑｔに流れる電流値がＩＧＦ
ＥＴＱＳＢに流れる電流値ＩｗＳに比べて十分大きくな
るように、後述の（２）の設計方法に示すように設計さ
れているので、点Ｈの電圧はＨ”、点Ｉの電圧は“Ｌ”
１点Ｊの電圧はＨ”となる。
Ｔ Ｑｔ ”） Ｔは、ゲートに電圧Ｖａ（Ｗ）が印加
された時にｒＧＦＩＥＴ Ｑｔに流れる電流値がＩＧＦ
ＥＴＱＳＢに流れる電流値ＩｗＳに比べて十分大きくな
るように、後述の（２）の設計方法に示すように設計さ
れているので、点Ｈの電圧はＨ”、点Ｉの電圧は“Ｌ”
１点Ｊの電圧はＨ”となる。
ｌ■“Ｏ”が書込まれた記憶用セルを含むメモリーセル
が選択された場合、 記憶用セルのしきい値は、読出し電圧ＶＲＩＡＤ よ
りも高いので、記憶用セルは非導通となり、点Ａの電圧
は（Ｖｃｃ−Ｖ丁？）で平衡する。この時の点Ａの電圧
をＶａ（Ｅ）トす６． １ＧＦＥＴＱｔ トＱｔは共に
同一のしきい値をもつように設計されているので、
ＩＧＦＥＴ Ｑ７は非導通となり点Ｈに付加された・容
量に充電された電荷はＩＧＦＥＴ Ｑｓａにより放電さ
れるので１点Ｈの電圧は“Ｌ”１点ｒの電圧は°“Ｈ”
、点Ｊの電圧は“Ｌ″となる。
が選択された場合、 記憶用セルのしきい値は、読出し電圧ＶＲＩＡＤ よ
りも高いので、記憶用セルは非導通となり、点Ａの電圧
は（Ｖｃｃ−Ｖ丁？）で平衡する。この時の点Ａの電圧
をＶａ（Ｅ）トす６． １ＧＦＥＴＱｔ トＱｔは共に
同一のしきい値をもつように設計されているので、
ＩＧＦＥＴ Ｑ７は非導通となり点Ｈに付加された・容
量に充電された電荷はＩＧＦＥＴ Ｑｓａにより放電さ
れるので１点Ｈの電圧は“Ｌ”１点ｒの電圧は°“Ｈ”
、点Ｊの電圧は“Ｌ″となる。
（２） センスアンプ回路の設計方法第５図、第６図
、第７図、第８図、第９図を用いて、従来例のセンスア
ンプ回路の設計方法を説明する。
、第７図、第８図、第９図を用いて、従来例のセンスア
ンプ回路の設計方法を説明する。
第７ｖ！ＪのＭで表わす曲線は、Ｖｃｃ寓５Ｖの時に。
“ｌ”が書込まれた記憶用セルの電流−電圧特性を、Ｎ
で表わした曲線は、書込み一消去のくり返しサイクルを
１０万回行なった後の、 Ｖｃｃ 曽５ Ｖの時の“
ｌ ＩＩが書込まれた記憶用セルの電流−電圧特性を、
０で表わす曲線は、Ｖｃｃ ＃５ Ｖの時のＩｌｌ；Ｆ
ＥＴＱｌの負荷特性をそれぞれ示したものである。１０
万回の書込み一消去のくり返しにより、′ｌ”が書込ま
れた記憶用セルに流れる電流はＩｏＮから１ｏＮ（ｓｉ
ｎ）に変化する０本センスアンプ回路は。
で表わした曲線は、書込み一消去のくり返しサイクルを
１０万回行なった後の、 Ｖｃｃ 曽５ Ｖの時の“
ｌ ＩＩが書込まれた記憶用セルの電流−電圧特性を、
０で表わす曲線は、Ｖｃｃ ＃５ Ｖの時のＩｌｌ；Ｆ
ＥＴＱｌの負荷特性をそれぞれ示したものである。１０
万回の書込み一消去のくり返しにより、′ｌ”が書込ま
れた記憶用セルに流れる電流はＩｏＮから１ｏＮ（ｓｉ
ｎ）に変化する０本センスアンプ回路は。
！Ｏ万回の書込み一消去のくり返し後の記憶用セルに流
れる電流の減少を考慮して設計される。特に断わらない
限り、 ＩｏＮ（ｗｉｎ）を記憶用セルに流れる電流と
言う、ｖＡ（Ｗｔ）は、 Ｖｃｃ−５Ｖノ時、ｌ”が
書込まれた記憶用セルを含むメモリーセルが選択された
場合の点Ａの電圧を、ｖＡ（ｗｚ）は、書込み一消去の
くり返しを１０万回行なった後の、 Ｖｃｃ−５Ｖの時
の“１″が書込まれた記憶用セルを含むメモリーセルを
選択された場合の点Ａの電圧を。
れる電流の減少を考慮して設計される。特に断わらない
限り、 ＩｏＮ（ｗｉｎ）を記憶用セルに流れる電流と
言う、ｖＡ（Ｗｔ）は、 Ｖｃｃ−５Ｖノ時、ｌ”が
書込まれた記憶用セルを含むメモリーセルが選択された
場合の点Ａの電圧を、ｖＡ（ｗｚ）は、書込み一消去の
くり返しを１０万回行なった後の、 Ｖｃｃ−５Ｖの時
の“１″が書込まれた記憶用セルを含むメモリーセルを
選択された場合の点Ａの電圧を。
ｖＡ（［１）は、 Ｖｃｃｍ５Ｖ（Ｆ）時、“Ｏ”が書
込まれた記憶用セルを含むメモリーセルが選択された場
合の点Ａの電圧を示したものであ ！ｅ Ｖａ（Ｅ）誼Ｖｃｃ −Ｖｔｐテある。ｖＡ（ｉ
ｔｚ）の値は。
込まれた記憶用セルを含むメモリーセルが選択された場
合の点Ａの電圧を示したものであ ！ｅ Ｖａ（Ｅ）誼Ｖｃｃ −Ｖｔｐテある。ｖＡ（ｉ
ｔｚ）の値は。
ＩＧＦＦＥＴ Ｑｔ （Ｆ）襄により決定される。つま
り、 Ｉｌ？ＦＩＥＴ Ｑｔ ｆ） ｒｔ 大ｆｉ ＜
ｔ しｉｆ、ｖＡ（ｗ）ノ値はＶａ（Ｅｓ）にに近づ
＜ Ｉ、、 ＩＧＦＥＴ Ｑｔのｒを小さくすれば、
Ｖａ（Ｗ） （７）値はＶＡ （Ｅｔ） ｔｈ ｆｙ
遠ざカル。
り、 Ｉｌ？ＦＩＥＴ Ｑｔ ｆ） ｒｔ 大ｆｉ ＜
ｔ しｉｆ、ｖＡ（ｗ）ノ値はＶａ（Ｅｓ）にに近づ
＜ Ｉ、、 ＩＧＦＥＴ Ｑｔのｒを小さくすれば、
Ｖａ（Ｗ） （７）値はＶＡ （Ｅｔ） ｔｈ ｆｙ
遠ざカル。
ＩＧＦＥＴ Ｑｓａの７は、Ｖｃｃ ｍ５ Ｖの時、
ＩＣＦＥＴ Ｑｓｅに流れる電流ＩＷＳが、記憶用セル
に流れる電流ｆｏＮ（層ｉｎ）と等しくなるように設計
される。
ＩＣＦＥＴ Ｑｓｅに流れる電流ＩＷＳが、記憶用セル
に流れる電流ｆｏＮ（層ｉｎ）と等しくなるように設計
される。
ＩＣＦＥＴ ＱｔとＱ７は、電流ミラーを構成するので
、 ＩＧＦｉＥＴ Ｑ７のτをＱｌのτと同一に設計す
ると、 ＩＧＦＥＴ ＱｔにもＩｏｔａ（ｗｉｎ）が流
れることとなるが、 ＩＧＦＥＴ Ｑ７とＱｓａとから
構成される反転増幅器が安定に動作するように、本例の
場合。
、 ＩＧＦｉＥＴ Ｑ７のτをＱｌのτと同一に設計す
ると、 ＩＧＦＥＴ ＱｔにもＩｏｔａ（ｗｉｎ）が流
れることとなるが、 ＩＧＦＥＴ Ｑ７とＱｓａとから
構成される反転増幅器が安定に動作するように、本例の
場合。
ＩＧＦＥＴ ＱｔのｒをＱｌのｒの３倍に設計する。
第８図のＰで表わす曲線は、 ＩＧＦＥＴ Ｑ、のｒ
をＩＧＦＥＴ Ｑｓのｒの３倍に設計した場合、 Ｖ
ｃｃ−５Ｖの時のＩＣＦＥＴ Ｑｔの負荷特性を、Ｎで
表わす曲線は、Ｖｃｃ−５ｖｆ？時、１″が書込まれた
記憶用セルの電流−電圧特性をそれぞれ示したものであ
る０曲線ＰとＮの交点の電圧Ｖ＊（２）は、 Ｖｃｃｍ
５Ｖの時、“ｌ”が書込まれた記憶用セルを含むメモリ
ーセルが選択された場合の点Ｈの電圧を示している。
ＩＣＦＥＴ Ｑｔの襄をＩＧＦＥＴ ＱｔのＷの３倍
にすることにより１点Ｈの“Ｈ”レベルを安定に出力す
ることができる。
をＩＧＦＥＴ Ｑｓのｒの３倍に設計した場合、 Ｖ
ｃｃ−５Ｖの時のＩＣＦＥＴ Ｑｔの負荷特性を、Ｎで
表わす曲線は、Ｖｃｃ−５ｖｆ？時、１″が書込まれた
記憶用セルの電流−電圧特性をそれぞれ示したものであ
る０曲線ＰとＮの交点の電圧Ｖ＊（２）は、 Ｖｃｃｍ
５Ｖの時、“ｌ”が書込まれた記憶用セルを含むメモリ
ーセルが選択された場合の点Ｈの電圧を示している。
ＩＣＦＥＴ Ｑｔの襄をＩＧＦＥＴ ＱｔのＷの３倍
にすることにより１点Ｈの“Ｈ”レベルを安定に出力す
ることができる。
第９図のＱで表わす曲線は、 Ｖｃｃｍ５Ｖの時。
ＩＧＦＥＴ Ｑ７とＱｓｓとから構成される反転増幅器
の反転電圧特性を示したものである。 Ｖｃｃｓ５Ｖ
の時、 ＩＧＦＥＴ’ ＱｔとＱｓｅとから構成される
反転増幅器の論理しきい値はＶａ（Ｗ２）とｖＡ（Ｅ）
の間にあり１本センスアンプ回路はＶｃｃ Ｗ５ Ｖの
一時、記憶用セルに書込まれた情報を安定に検出できる
ことがわかる。
の反転電圧特性を示したものである。 Ｖｃｃｓ５Ｖ
の時、 ＩＧＦＥＴ’ ＱｔとＱｓｅとから構成される
反転増幅器の論理しきい値はＶａ（Ｗ２）とｖＡ（Ｅ）
の間にあり１本センスアンプ回路はＶｃｃ Ｗ５ Ｖの
一時、記憶用セルに書込まれた情報を安定に検出できる
ことがわかる。
以上述べたように、本例のセンスアンプ回路は、 Ｖｃ
ｃｓ５Ｖの時の各ＩＣＦＥＴの特性を基にして設計され
る。
ｃｓ５Ｖの時の各ＩＣＦＥＴの特性を基にして設計され
る。
一方、読出し電圧ｖ冨諭 は、記憶用セルのデバイス特
性のみにより決定されるので、電源電圧が変化してもｖ
寵脚 の値は一定である必要がある。
性のみにより決定されるので、電源電圧が変化してもｖ
寵脚 の値は一定である必要がある。
もし、電源電圧により変化するようであればＶｌＦ−（
７）値カＶＴＮ（Ｅｔ ） トＶ＝’（Ｗｔ ） （７
）間ニ入うナくなる。本例の場合、電源電圧が変化して
もＶＩＩＭＤ の値は常にＯｖであるとする。従って
、本例の場合、記憶用セルは飽和領域で動作しているの
で、電源電圧が上昇（例えばＶｃｃ＝８Ｖ） （、ても
、“１″が書込まれた記憶用セルに流れる電流はＩｏＮ
（ｓｉｎ）となり、Ｖｃｃ ｍ５ Ｖの時に流れる電流
と同一であるとして話しを進める。
７）値カＶＴＮ（Ｅｔ ） トＶ＝’（Ｗｔ ） （７
）間ニ入うナくなる。本例の場合、電源電圧が変化して
もＶＩＩＭＤ の値は常にＯｖであるとする。従って
、本例の場合、記憶用セルは飽和領域で動作しているの
で、電源電圧が上昇（例えばＶｃｃ＝８Ｖ） （、ても
、“１″が書込まれた記憶用セルに流れる電流はＩｏＮ
（ｓｉｎ）となり、Ｖｃｃ ｍ５ Ｖの時に流れる電流
と同一であるとして話しを進める。
（３） Ｖｃｃ＝５ＶからＶｃｃ ｗａｇ Ｖに変化
した場合のセンスアンプ回路の動作 Ｖｃｃ＝５ＶからＶｃｃ ｗ８ Ｖに変化した場合の本
例のセンスアンプ回路の動作を第５図から第１３図を用
いて説明する。
した場合のセンスアンプ回路の動作 Ｖｃｃ＝５ＶからＶｃｃ ｗ８ Ｖに変化した場合の本
例のセンスアンプ回路の動作を第５図から第１３図を用
いて説明する。
第１Ｏ図のＲで表わす曲線は、 ＩＣＦＥＴ Ｑｓａに
流れる電流の電源電圧依存性を示−したものである。
流れる電流の電源電圧依存性を示−したものである。
Ｖｃｃｍ５Ｖの時、設計時に流れる電流は ＩＯＮ（ｗ
ｉｎ）であるが、Ｖｃｃ ｗａｇ Ｖの時には■５に上
昇する５、第ｔｉ図のＳで表わす曲線は、 Ｖｅｃ＝
８Ｖの時。
ｉｎ）であるが、Ｖｃｃ ｗａｇ Ｖの時には■５に上
昇する５、第ｔｉ図のＳで表わす曲線は、 Ｖｅｃ＝
８Ｖの時。
“１”が書込まれた記憶用セルの電・流−電圧特性を、
、Ｔで表わす曲線は、Ｖｃｃｍ８Ｖの時。
、Ｔで表わす曲線は、Ｖｃｃｍ８Ｖの時。
Ｑｌの負荷特性を示したものである。Ｖａ（Ｗ、ｉ）は
、 Ｖｃｃ＊８Ｖの時、“ｌ”が着込まれた記憶用セ
ルを含むメモリーセルが選択された場合の点Ａの電圧を
、ＶＡ（Ｅ２）は、Ｖｃｃ＝８Ｖノ時１．′０”が書込
まれた記憶用セルを含むメモリーセルが選択された場合
の点Ａの電圧を示したものである。第１２図（７）Ｕ−
ｔ’表わす曲線は、Ｖｃｃ−８Ｖｃ７）時、 ＩＧＦ
ＥＴＱ７の負荷特性を、■で表わす曲線は、 Ｖｃｃｍ
８Ｖの時、 ＩＧＦＥＴ Ｑｓｅの電流−電圧特性を示
したものである。Ｖｃｃ＝８Ｖになると、 ＩＧＦＥＴ
Ｑｔに流れる電流は、 Ｖｃｃ＝、５Ｖの時に流れ
る電流３！鋸（ｓｉｎ）と同一であるが、ＩＧＦＥＴ
Ｑｓａに流れる電流は、第１Ｏ図に示すように■５とな
るので、ＩＣＦＥＴ Ｑｓｅの電流−電圧特性は第１２
図のＵで表わす曲線となる。従って、１１″が書込まれ
た記憶用セルを含むメモリーセルが選択された時の点Ｈ
の電圧はＶＨ（３）となる、第８図と第１２図を比較し
て明らかなように、電源電圧が上°昇すると、ＩＧＦＥ
Ｔ Ｑｓｅのｇ％がＩＧＦＥＴ Ｑｔのｇ％に比べて上
昇していくので１点Ｈの“Ｈ″レベル安定に出力されな
ンなり、 Ｖｃｃ＝８Ｖの時１点Ｈの″ＨルベルがＶ
Ｈ（３）となる、第１３図のＷで表わす曲線は、 Ｖ
ｃｃｓ８Ｖの時、ＩＧＦＥＴ ＱｔとＱｓａとから構成
される反転増幅器の反転電圧特性を示したものである。
、 Ｖｃｃ＊８Ｖの時、“ｌ”が着込まれた記憶用セ
ルを含むメモリーセルが選択された場合の点Ａの電圧を
、ＶＡ（Ｅ２）は、Ｖｃｃ＝８Ｖノ時１．′０”が書込
まれた記憶用セルを含むメモリーセルが選択された場合
の点Ａの電圧を示したものである。第１２図（７）Ｕ−
ｔ’表わす曲線は、Ｖｃｃ−８Ｖｃ７）時、 ＩＧＦ
ＥＴＱ７の負荷特性を、■で表わす曲線は、 Ｖｃｃｍ
８Ｖの時、 ＩＧＦＥＴ Ｑｓｅの電流−電圧特性を示
したものである。Ｖｃｃ＝８Ｖになると、 ＩＧＦＥＴ
Ｑｔに流れる電流は、 Ｖｃｃ＝、５Ｖの時に流れ
る電流３！鋸（ｓｉｎ）と同一であるが、ＩＧＦＥＴ
Ｑｓａに流れる電流は、第１Ｏ図に示すように■５とな
るので、ＩＣＦＥＴ Ｑｓｅの電流−電圧特性は第１２
図のＵで表わす曲線となる。従って、１１″が書込まれ
た記憶用セルを含むメモリーセルが選択された時の点Ｈ
の電圧はＶＨ（３）となる、第８図と第１２図を比較し
て明らかなように、電源電圧が上°昇すると、ＩＧＦＥ
Ｔ Ｑｓｅのｇ％がＩＧＦＥＴ Ｑｔのｇ％に比べて上
昇していくので１点Ｈの“Ｈ″レベル安定に出力されな
ンなり、 Ｖｃｃ＝８Ｖの時１点Ｈの″ＨルベルがＶ
Ｈ（３）となる、第１３図のＷで表わす曲線は、 Ｖ
ｃｃｓ８Ｖの時、ＩＧＦＥＴ ＱｔとＱｓａとから構成
される反転増幅器の反転電圧特性を示したものである。
Ｖｃｃ＊８Ｖの時１点Ａの電圧は記憶用セルに書込
まれた情報によりＶＡ（Ｅ２）とＶ％（Ｗｓ）の間を振
幅するが、この時点Ｈの電圧は“Ｌ″とＶＭ（３）を振
幅する。ＶＨ（３）は、次段の０９とＱｔｏとから構成
される反転増幅器の論理しきい値（Ｖｘ ）以下である
ので、Ｖｃｃ ｓ８ Ｖの時１本センスアンプ回路は誤
動作する。。
まれた情報によりＶＡ（Ｅ２）とＶ％（Ｗｓ）の間を振
幅するが、この時点Ｈの電圧は“Ｌ″とＶＭ（３）を振
幅する。ＶＨ（３）は、次段の０９とＱｔｏとから構成
される反転増幅器の論理しきい値（Ｖｘ ）以下である
ので、Ｖｃｃ ｓ８ Ｖの時１本センスアンプ回路は誤
動作する。。
以上述べたように、Ｖｃｃ ａｗ５ Ｖの時１本センス
アンプ回路は設計されるが、電源電圧が上昇すると、
ＩＧＦＥＴ Ｑｔ−とＱｓａとから構成される反転増幅
器の特性が設計値からはずれ、ｌ”が書込まれた記憶用
セルの情報を安定に読出すことができなくなるので、電
源電圧が上昇すると１本センスアンプ回路は誤動作する
欠点がある。っ末り、従来の反転増幅器の特性は電源電
圧に対して大きく変動するという欠点があった。
アンプ回路は設計されるが、電源電圧が上昇すると、
ＩＧＦＥＴ Ｑｔ−とＱｓａとから構成される反転増幅
器の特性が設計値からはずれ、ｌ”が書込まれた記憶用
セルの情報を安定に読出すことができなくなるので、電
源電圧が上昇すると１本センスアンプ回路は誤動作する
欠点がある。っ末り、従来の反転増幅器の特性は電源電
圧に対して大きく変動するという欠点があった。
第５図に示した従来例の他に、 ＩＧＦＥＴ Ｑｓａ
のかわりに、記憶用セルと同じ構造と特性をもつダミー
セルを接続した回路例（ダミーセル方式のセンスアンプ
回路）もあるが、記憶用セルはフローティングゲートを
もち、かつ薄いゲート酸化膜をもっているので、 ＥＥ
ＦＲＯＭの製造中に、電子がフローティングゲートに注
入され：書込み一消去を行なわない記憶用セルのＬきい
値は個々の記憶用セルでばらつく、従って、ＩＧＦＥＴ
Ｑ７とダミーセルとから構成される反転増幅器の反転
電圧特性がチップによりばらつくという欠点があるので
、ダミーセル方式のセンスアンプ回路は、 ＥＥＰＲＯ
Ｎには不適当である。
のかわりに、記憶用セルと同じ構造と特性をもつダミー
セルを接続した回路例（ダミーセル方式のセンスアンプ
回路）もあるが、記憶用セルはフローティングゲートを
もち、かつ薄いゲート酸化膜をもっているので、 ＥＥ
ＦＲＯＭの製造中に、電子がフローティングゲートに注
入され：書込み一消去を行なわない記憶用セルのＬきい
値は個々の記憶用セルでばらつく、従って、ＩＧＦＥＴ
Ｑ７とダミーセルとから構成される反転増幅器の反転
電圧特性がチップによりばらつくという欠点があるので
、ダミーセル方式のセンスアンプ回路は、 ＥＥＰＲＯ
Ｎには不適当である。
本発明の目的は、メモリーセルの読出し電圧が電源電圧
に対して一定であることが要求されるＥＥＦＲＯＭに適
したセンスアンプ回路を提供することである。
に対して一定であることが要求されるＥＥＦＲＯＭに適
したセンスアンプ回路を提供することである。
本発明のセンスアンプ回路は。
読出しモード時に常に導通するように接続された第１の
電界効果型トランジスタと、第１の電界効果型トランジ
スタと接地とのｆｌＥｎ段縦続に接続され、ドいイｖ、
！：？−ｈが共通、接続瀝ゎえＮチャネル型電界効果型
トランジスタの部分回路とからなり、第１の電界効果型
トランジスタと部分回路の共通接点を出力とした基準電
圧発生回路と、入力がディジット線に接続され、記憶素
子の記憶内容により変化するディジット線の電圧を検出
する反転増幅器と、 □ ′ ソースが電源に、ゲートとドレインが共通に接続された
第２のＰチャネル型電界効果型トランジスタと。
電界効果型トランジスタと、第１の電界効果型トランジ
スタと接地とのｆｌＥｎ段縦続に接続され、ドいイｖ、
！：？−ｈが共通、接続瀝ゎえＮチャネル型電界効果型
トランジスタの部分回路とからなり、第１の電界効果型
トランジスタと部分回路の共通接点を出力とした基準電
圧発生回路と、入力がディジット線に接続され、記憶素
子の記憶内容により変化するディジット線の電圧を検出
する反転増幅器と、 □ ′ ソースが電源に、ゲートとドレインが共通に接続された
第２のＰチャネル型電界効果型トランジスタと。
ドレインが前記第２のＰチャネル型電界効果型トランジ
スタのドレインに、ゲートが前記反転増幅器の出力に、
ソースが前記ディジット線に接続された第３のＮチャネ
ル型電界効果型トランジスタと、 ソースが電源に、ゲートが前記第２のＰチャネル型電界
効果型トランジスタのゲートに接続された第４のＰチャ
ネル型電界効果型トランジスタと、 ドレインが前記第４のＰチャネル型電界効果型トランジ
スタのドレインに、ゲートが前記基準電圧発生回路の出
力に、ソースが接地に接続された第５のＮチャネル型電
界効果型トランジスタにより構成される。
スタのドレインに、ゲートが前記反転増幅器の出力に、
ソースが前記ディジット線に接続された第３のＮチャネ
ル型電界効果型トランジスタと、 ソースが電源に、ゲートが前記第２のＰチャネル型電界
効果型トランジスタのゲートに接続された第４のＰチャ
ネル型電界効果型トランジスタと、 ドレインが前記第４のＰチャネル型電界効果型トランジ
スタのドレインに、ゲートが前記基準電圧発生回路の出
力に、ソースが接地に接続された第５のＮチャネル型電
界効果型トランジスタにより構成される。
すなわち、基準電圧発生回路は、電−電圧が上昇しても
基準電圧が殆んど変化しないように構成されているので
、メモリーセルに流れる電流が一定、すなわちメモリー
セルの読出し電圧が一定で、センスアンプ回路の誤動作
が防止される。
基準電圧が殆んど変化しないように構成されているので
、メモリーセルに流れる電流が一定、すなわちメモリー
セルの読出し電圧が一定で、センスアンプ回路の誤動作
が防止される。
本発明の実施例について図面を参照して説明する。
第１図は本発明によるセンスアンプ回路の一実施例およ
びメモリーセルの回路図である。′メモリーセルＭｅは
、第５図に示した従来例あメモリーセルＭＣとまらた〈
同一であるので説明を”省略する。また、第５図と同一
の部分は第５図と同一の記号をつけ、説明を一路化する
。
びメモリーセルの回路図である。′メモリーセルＭｅは
、第５図に示した従来例あメモリーセルＭＣとまらた〈
同一であるので説明を”省略する。また、第５図と同一
の部分は第５図と同一の記号をつけ、説明を一路化する
。
本実施例のセンスアンプ回路は、ソースが電源ＣＣに、
ゲートが接地に接続されたＰチャネル型ＩＣＦＥＴ Ｑ
ｌｔと、ドレインとゲートが共通にＰチャネル型ＩＣＦ
ＥＴ Ｑｔｔのドレインに接続されたＮチャネル型ＩＱ
ＦＥＴ Ｑｌ２と、ドレインとゲートが共通にＮチャネ
ル型ＩＧＦＥＴ Ｑｌ２のソースに、ソースが接地に接
続されたＮチャネル型ＩＧＦＩ’Ｔ Ｑｌ３とから構成
される基準電圧発生回路ＲＥＦと、ソースが電源
ＣＣに、ドレインとゲートが共通に点Ａに接続されたＰ
チャネル型 ＩＧＦＥＴ Ｑｌと、ドレインが点Ａに、
ゲートが反転増幅器１．の出力点Ｃに、ソースが点Ｂに
接続されたＮチャネル型ＩＧＦＥＴ Ｑ２と、点Ｂを入
力とし、点Ｃを出方とする反転増幅器 【Ｉと、ソース
が電源ＣＧに、ゲートが点Ａに、ソースが点Ｈに接続さ
れたＰチャネル型ＩＧＦＥＴＱ７と、ドレインが点Ｈに
、ゲートが基準電圧発生回路ＲＥＦの出力ＶＦＩＥＦに
、ソースが接地に接続さ糺たＮチャネル型ＩＧＦＥＴ
ＱＣｓと、ソースが電源ｃｃに、ゲートが点Ｈに、ドレ
インが点Ｉに接続されたＰチャネル型 ＩＧＦＥＴ Ｑ
９と、ドレインが点■に、ゲートが点Ｈに、ソースが接
地に接続されたＮチャネル型ＩＧＦＥＴ Ｑｌ。と、入
力が点Ｉに、出力が点Ｊに接続された反転増幅器■２と
から構成される。
ゲートが接地に接続されたＰチャネル型ＩＣＦＥＴ Ｑ
ｌｔと、ドレインとゲートが共通にＰチャネル型ＩＣＦ
ＥＴ Ｑｔｔのドレインに接続されたＮチャネル型ＩＱ
ＦＥＴ Ｑｌ２と、ドレインとゲートが共通にＮチャネ
ル型ＩＧＦＥＴ Ｑｌ２のソースに、ソースが接地に接
続されたＮチャネル型ＩＧＦＩ’Ｔ Ｑｌ３とから構成
される基準電圧発生回路ＲＥＦと、ソースが電源
ＣＣに、ドレインとゲートが共通に点Ａに接続されたＰ
チャネル型 ＩＧＦＥＴ Ｑｌと、ドレインが点Ａに、
ゲートが反転増幅器１．の出力点Ｃに、ソースが点Ｂに
接続されたＮチャネル型ＩＧＦＥＴ Ｑ２と、点Ｂを入
力とし、点Ｃを出方とする反転増幅器 【Ｉと、ソース
が電源ＣＧに、ゲートが点Ａに、ソースが点Ｈに接続さ
れたＰチャネル型ＩＧＦＥＴＱ７と、ドレインが点Ｈに
、ゲートが基準電圧発生回路ＲＥＦの出力ＶＦＩＥＦに
、ソースが接地に接続さ糺たＮチャネル型ＩＧＦＥＴ
ＱＣｓと、ソースが電源ｃｃに、ゲートが点Ｈに、ドレ
インが点Ｉに接続されたＰチャネル型 ＩＧＦＥＴ Ｑ
９と、ドレインが点■に、ゲートが点Ｈに、ソースが接
地に接続されたＮチャネル型ＩＧＦＥＴ Ｑｌ。と、入
力が点Ｉに、出力が点Ｊに接続された反転増幅器■２と
から構成される。
次に、本実施例の動作および設計方法を第１図、第２図
、第３図、第４図を用いて説明する。
、第３図、第４図を用いて説明する。
＜１）本実施例のセンスアンプ回路の動作本実施例のセ
ンスアンプ回路は、従来例において、ゲートが電源ＣＧ
に接続されたＩＧＦＥＴ Ｑｓａのかわりに、ゲートが
基準電圧 Ｖ＋ｔｙに接続されたＩＧＦＥＴ Ｑｔａを
有する構成のものであるので、本実施例のセンスアンプ
回路の動作は、「従来の技術」の説明（１）センスアン
プ回路の動作の項において、ＱｓａのかわりにＱＩ８を
−δ 、のかわりのＱｌＢに流れる電流 ＩＲＥＦ
Ｉ をＮきかえたものと同一であるので説明を省略
する。
ンスアンプ回路は、従来例において、ゲートが電源ＣＧ
に接続されたＩＧＦＥＴ Ｑｓａのかわりに、ゲートが
基準電圧 Ｖ＋ｔｙに接続されたＩＧＦＥＴ Ｑｔａを
有する構成のものであるので、本実施例のセンスアンプ
回路の動作は、「従来の技術」の説明（１）センスアン
プ回路の動作の項において、ＱｓａのかわりにＱＩ８を
−δ 、のかわりのＱｌＢに流れる電流 ＩＲＥＦ
Ｉ をＮきかえたものと同一であるので説明を省略
する。
（２）本実施例のセンスアンプ回路の設計方法基準電圧
発生回路ＲＥＦは、 ＩＧＦＥＴ ＱｔｔのＷをＩＧＦ
ＥＴ ＱＩ２のＷとＩＣＦＥＴ ＱＩ：ｓの７に比べて
十分小さくし、電源電圧が上昇しても、Ｖ寞ｙζ ２
ＶＴＨ（Ｖ酎はＩＧＦＥＴ Ｑ凰２とＱＩ３のしきい
値）となるよウニ例エバ、Ｑｓｔ ＝ ’ｄ、 ＱＩ
２ ＝ ”Ｐ、 ＱＩ３ ＝ ”Ｐに設計する。
ＩＧＦＥＴ ＱｌａのＹは、従来例の場合と同様に、書
込み一消去のくり返しによるｌ”が書込まれた記憶用セ
ルに流れる電流の減少を考慮して、 Ｖｃｃ＝５Ｖの時
に ＩＧＦＥＴ Ｑｔａに流れる電流１１１１ＦＩが、
１ＯＮ（鵬ｉｎ）と等しくなるように設計する。 Ｉ
ＧＦＥＴ ＱｓのＷは、従来例の場合と同様に、第７図
の０で表わすＶｃｃ−５Ｖノ時＋７） ＩＧＦＥＴＱｌ
の負荷特性と、Ｎで表わす、Ｖｃｃ＝５Ｖの時のｌ″が
書込まれた記憶用セルの電流−電圧特性を基にして設計
される０本実施例のＩＧＦＥＴ ＱＩのＷ
Ｗｒは、第５図の従来例のＩＧ
ＦＥＴ Ｑｓのｒと同一であるとする。
発生回路ＲＥＦは、 ＩＧＦＥＴ ＱｔｔのＷをＩＧＦ
ＥＴ ＱＩ２のＷとＩＣＦＥＴ ＱＩ：ｓの７に比べて
十分小さくし、電源電圧が上昇しても、Ｖ寞ｙζ ２
ＶＴＨ（Ｖ酎はＩＧＦＥＴ Ｑ凰２とＱＩ３のしきい
値）となるよウニ例エバ、Ｑｓｔ ＝ ’ｄ、 ＱＩ
２ ＝ ”Ｐ、 ＱＩ３ ＝ ”Ｐに設計する。
ＩＧＦＥＴ ＱｌａのＹは、従来例の場合と同様に、書
込み一消去のくり返しによるｌ”が書込まれた記憶用セ
ルに流れる電流の減少を考慮して、 Ｖｃｃ＝５Ｖの時
に ＩＧＦＥＴ Ｑｔａに流れる電流１１１１ＦＩが、
１ＯＮ（鵬ｉｎ）と等しくなるように設計する。 Ｉ
ＧＦＥＴ ＱｓのＷは、従来例の場合と同様に、第７図
の０で表わすＶｃｃ−５Ｖノ時＋７） ＩＧＦＥＴＱｌ
の負荷特性と、Ｎで表わす、Ｖｃｃ＝５Ｖの時のｌ″が
書込まれた記憶用セルの電流−電圧特性を基にして設計
される０本実施例のＩＧＦＥＴ ＱＩのＷ
Ｗｒは、第５図の従来例のＩＧ
ＦＥＴ Ｑｓのｒと同一であるとする。
ＩＧＦＥＴ Ｑｔは、 ＩＧＦＥＴ ＱｔとＱｔｓとか
ら構成される反転増幅器が安定に動作するように、従来
例Ｗ の場合と同様に、 ＩＧＦＥＴ ＱｌのｒをＱｌのｒの
３倍に設計する。
ら構成される反転増幅器が安定に動作するように、従来
例Ｗ の場合と同様に、 ＩＧＦＥＴ ＱｌのｒをＱｌのｒの
３倍に設計する。
従って１本実施例の場合、 Ｖｃｃ＝５Ｖの時に、“
１”が書込まれた記憶用セルを含むメモリーセルが選択
された場合、点Ａの電圧は従来例の場合と同様にｖＡ（
ｗＩ）に、′Ｏ″が書込まれた記憶用セルを含むメモリ
ーセルが選択された場合１点Ａの電圧は従来例の場合と
同様に（Ｖａ（Ｅ））となる。
１”が書込まれた記憶用セルを含むメモリーセルが選択
された場合、点Ａの電圧は従来例の場合と同様にｖＡ（
ｗＩ）に、′Ｏ″が書込まれた記憶用セルを含むメモリ
ーセルが選択された場合１点Ａの電圧は従来例の場合と
同様に（Ｖａ（Ｅ））となる。
また、Ｖｃｃｍ５Ｖの時のＩＣＦＥＴ Ｑｔｅの電流−
電圧特性は、第８図のＮで、 ＩＧＦＥＴ Ｑｙの負
荷特性は第８図のＰで表わされ、 Ｖｃｃｍ５Ｖの時
のＩＣＦＩ！Ｔ Ｑｔと９１８とから構成される反転増
幅器の反転電圧特性は、第９図のＱで表わされ、従来例
の場合と何ら変わることはない０本実施例のセンスアン
プ回路は、Ｖｃｃ ｍ５ Ｖの時、従来例の場合と同様
に正常動作する。
電圧特性は、第８図のＮで、 ＩＧＦＥＴ Ｑｙの負
荷特性は第８図のＰで表わされ、 Ｖｃｃｍ５Ｖの時
のＩＣＦＩ！Ｔ Ｑｔと９１８とから構成される反転増
幅器の反転電圧特性は、第９図のＱで表わされ、従来例
の場合と何ら変わることはない０本実施例のセンスアン
プ回路は、Ｖｃｃ ｍ５ Ｖの時、従来例の場合と同様
に正常動作する。
（３）本実施例において、Ｖｃｃｍ５ＶからＶｃｃ−８
Ｖに変化した場合のセンスアンプ回路の動作第２図のＲ
１で表わす曲線は、電源電圧が変化した時の ＩＧＦＥ
Ｔ ＱｌＢに流れる電流の変化を示したものである。基
準電圧Ｖａｍｐは、電源電圧が上昇しても、値がほとん
ど変化しないように、基準電圧発生回路ＲＥＦは設計さ
れているので、 ＶＣＣ＠８Ｖの時に流れる電流はｖｌ
となり、 Ｖｃｃ＝５Ｖの時に流れる電流％ １ＯＮ
（ｗｉｎ） ％と差はほとんどない、Ｒで表わす曲線は
、比較として、従来例において、 ＩＧＦＥＴ Ｑｓ８
に流れる電流の変化を示したものである。
Ｖに変化した場合のセンスアンプ回路の動作第２図のＲ
１で表わす曲線は、電源電圧が変化した時の ＩＧＦＥ
Ｔ ＱｌＢに流れる電流の変化を示したものである。基
準電圧Ｖａｍｐは、電源電圧が上昇しても、値がほとん
ど変化しないように、基準電圧発生回路ＲＥＦは設計さ
れているので、 ＶＣＣ＠８Ｖの時に流れる電流はｖｌ
となり、 Ｖｃｃ＝５Ｖの時に流れる電流％ １ＯＮ
（ｗｉｎ） ％と差はほとんどない、Ｒで表わす曲線は
、比較として、従来例において、 ＩＧＦＥＴ Ｑｓ８
に流れる電流の変化を示したものである。
第３図のｖｌで表わす曲線は、Ｖｃｃｓ＋８Ｖの時のＩ
ＧＦＥＴ Ｑｓａの電流−電圧特性を、Ｕで表わす曲線
は＊ Ｖｃｃ −８Ｖの時のＩＧＦＥＴ Ｑｔの負荷
特性を示したものである。 ＩＧＦＥＴ ＱｔとＱｔ
のＷは従来例の場合と同一であるので、 Ｉｌｌ；Ｆ
ＥＴ Ｑｔの負荷特性は、従来例の場合とまったく同一
である。第３図と第１２図を比較して分かるように１本
実施例の場合、ｖｌに示すように、 Ｖｃｃ ［８Ｖ
になっても。
ＧＦＥＴ Ｑｓａの電流−電圧特性を、Ｕで表わす曲線
は＊ Ｖｃｃ −８Ｖの時のＩＧＦＥＴ Ｑｔの負荷
特性を示したものである。 ＩＧＦＥＴ ＱｔとＱｔ
のＷは従来例の場合と同一であるので、 Ｉｌｌ；Ｆ
ＥＴ Ｑｔの負荷特性は、従来例の場合とまったく同一
である。第３図と第１２図を比較して分かるように１本
実施例の場合、ｖｌに示すように、 Ｖｃｃ ［８Ｖ
になっても。
ＩＧＦＥＴ Ｑｌｓに流れる電流は！！となり、設計時
、 Ｖｃｃ ＊５ Ｖの時に流れる電流ｌｏＮ（ｗｉ
ｎ）と大差ないので、 Ｖｃｃｓ８Ｖの時、ｌ″が書
込まれた記憶用セルを含むメモリーセルが選択された場
合の点Ｈの電圧はＶＭ （１）となり、完全にＨ″が出
力されるので、従来例の場合のように、 Ｖｃｃｍ８Ｖ
の時、“１″が書込まれた記憶用セルを含むメモリーセ
ルが選択された場合のみ点Ｈの電圧がＶＩＥ（３）とな
り、センスアンプ回路が誤動作するということはない。
、 Ｖｃｃ ＊５ Ｖの時に流れる電流ｌｏＮ（ｗｉ
ｎ）と大差ないので、 Ｖｃｃｓ８Ｖの時、ｌ″が書
込まれた記憶用セルを含むメモリーセルが選択された場
合の点Ｈの電圧はＶＭ （１）となり、完全にＨ″が出
力されるので、従来例の場合のように、 Ｖｃｃｍ８Ｖ
の時、“１″が書込まれた記憶用セルを含むメモリーセ
ルが選択された場合のみ点Ｈの電圧がＶＩＥ（３）とな
り、センスアンプ回路が誤動作するということはない。
第４図のｗｉで表わす曲線は、Ｖｃｃｍ８Ｖの時のＩＧ
ＦＥＴ ＱｔとＱ１８とから構成される反転増幅器の反
転電圧特性を示したものである。 ｖＡ（ｗ３ ）は、
従来例の場合と同様に、Ｖｃｃ・８ｖの時、“１″′が
書込まれた記憶用セルを含むメモリーセルが選択された
場合の点Ａの電圧を、ＶＡ（Ｅ２）は、従来例の場合と
同様に、 Ｖｃｃ ｍ８ Ｖの時、０″が書込まれた
記憶用セルを含むメモリーセルが選択された場合の点Ａ
の電圧を示したものである。第４図と第１１図とを比較
して分かるように１本実施例の場合、 ＩＧＦＥＴ
Ｑ７とＱ１８とから構成される反転増幅器は、 Ｖｃｃ
＝８Ｖになっても論理しきい値が覧（Ｗ３） トＶＡ
（Ｅ２）（７）間に設定されテオリ、ＶＨ（１）は、次
段のＩＧＦＥＴ Ｑ９とＱ、。とから構成される反転増
幅器の論理しきい値Ｖｌより大きいので、 Ｖｃｃ・８
Ｖになっても本実施例のセンスアンプ回路は正常に動作
することが分かる。
ＦＥＴ ＱｔとＱ１８とから構成される反転増幅器の反
転電圧特性を示したものである。 ｖＡ（ｗ３ ）は、
従来例の場合と同様に、Ｖｃｃ・８ｖの時、“１″′が
書込まれた記憶用セルを含むメモリーセルが選択された
場合の点Ａの電圧を、ＶＡ（Ｅ２）は、従来例の場合と
同様に、 Ｖｃｃ ｍ８ Ｖの時、０″が書込まれた
記憶用セルを含むメモリーセルが選択された場合の点Ａ
の電圧を示したものである。第４図と第１１図とを比較
して分かるように１本実施例の場合、 ＩＧＦＥＴ
Ｑ７とＱ１８とから構成される反転増幅器は、 Ｖｃｃ
＝８Ｖになっても論理しきい値が覧（Ｗ３） トＶＡ
（Ｅ２）（７）間に設定されテオリ、ＶＨ（１）は、次
段のＩＧＦＥＴ Ｑ９とＱ、。とから構成される反転増
幅器の論理しきい値Ｖｌより大きいので、 Ｖｃｃ・８
Ｖになっても本実施例のセンスアンプ回路は正常に動作
することが分かる。
以上述べたように、本実施例のセンスアンプ回路は、電
源電圧が上昇し、Ｖｃｃ ｍ８ Ｖになっても、出力電
圧がＶｃｃ ｍ５ Ｖの時とほとんど変化しない基準電
圧発生回路ＲＥＦを備えているので、 Ｖｃｃｍ８Ｖ
になっても本実施例のセンスアンプ回路は正常動作する
。
源電圧が上昇し、Ｖｃｃ ｍ８ Ｖになっても、出力電
圧がＶｃｃ ｍ５ Ｖの時とほとんど変化しない基準電
圧発生回路ＲＥＦを備えているので、 Ｖｃｃｍ８Ｖ
になっても本実施例のセンスアンプ回路は正常動作する
。
以上述べたように、本発明のセンスアンプ回路は、電源
電圧が変化してもほぼ一定の電圧を出力する基準電圧発
生回路を備えているので、メモリーセルの読出し電圧が
電源電圧に対して一定で、メモリーセルに流れる電流が
電源電圧に対して一定であるＥＥＦＲＯＭ等の用途に有
効である。
電圧が変化してもほぼ一定の電圧を出力する基準電圧発
生回路を備えているので、メモリーセルの読出し電圧が
電源電圧に対して一定で、メモリーセルに流れる電流が
電源電圧に対して一定であるＥＥＦＲＯＭ等の用途に有
効である。
第１図は本発明によるセンスアンプ回路の一実施例を示
す図、第２図は、第１図において。 ＩＧＦＥＴ Ｑｘｅに流れる電流の電源電圧依存性（曲
線Ｒ＋）と、第５図の従来例のＩＣＦＥＴ Ｑｓｅに流
れる電流の電源電圧依存性（曲線Ｒ）を示す図、第３図
は、第１図においテ、 Ｖｃｃ−８Ｖの時のＩＧＦＥ
Ｔ Ｑｔの負荷特性（曲線Ｕ）と、ＩＧＦＥＴ ＱＩａ
の電流−電圧特性（曲線ｖＩ）を示す図、第４図は、第
１図において、Ｖｃｃ＝８Ｖの時のＱ７とＱｌＢとから
構成される反転増幅器の反転電圧特性（曲線Ｗｓ）を示
す図、第５図は、従来例のセンスアンプ回路を示す図、
第６図は、消去された記憶用セルのしきい値の、書込み
一消去のくり返しサイクルによるしきい値の変化（曲線
Ｋ）と、書込まれた記憶用セルのしきい値の、書込み一
消去のくり返しサイクルによるしきい値の変化（曲線Ｌ
）を示す図、第７図は、 Ｖ（Ｃ！５Ｖの時のＩＧＦ
ＥＴ Ｑｓの負荷特性（曲線０）と、“ｔ”が書込まれ
た記憶用セルの電流−電圧特性（曲線Ｍ）と１０万回の
書込み一消去のくり返しサイクル後の“１″が書込まれ
た記憶用セルの電流−電圧特性（曲線Ｎ）を示す図、第
８図は、 Ｖｃｃ＝５Ｖ（７）時の、第ｉｙｉのＩＣ
ＦＥＴ Ｑｔａと第５図のＩＧＦＥＴ Ｑｓｓの電流−
電圧特性（曲線Ｎ）と、ＩＧＦＥＴ Ｑｙの負荷特性（
曲線Ｐ）を示す図。 第９図は、第５図において、 Ｖｃｃ＊５Ｖの時のＩ
ＧＦＥＴ Ｑ７とＱｓｅとから構成される反転増幅器の
反転電圧特性（曲線Ｑ）を示す図、第１０図は。 第５図おいて、 ＩＧＦＥＴ Ｑｓｓに流れる電流の
電源電圧依存性（曲線Ｒ）を示す図、第１１図は、第５
図において、Ｖｃｃ 寓８ Ｖの時のＩＧＦＥＴ Ｑｑ
８の電流−電圧特性（曲線Ｓ）と、 ＩＧＦＥＴ Ｑ
７の負荷特性ｂ（ロ）線Ｔ）を示す図、第１２図は、第
５図において、Ｖｃｃ＝８Ｖの時のＩＧＦＥＴ Ｑｔの
負荷特性（曲線Ｕ）と、 ＩＧＦＥＴ Ｑｑ８の電流
−電圧特性（曲線Ｖ）を示す図、第１３図は、第５図に
おいて、 Ｖｃｃ−ＳＶの時のＩＧＦＥＴ ＱフとＱ
ｓｅとから構成される反転増幅器の反転電圧特性（曲線
Ｗ）を示す図である。 Ｑｕ、Ｑ亀＊Ｑｙ、Ｑｑ：Ｐチャネル型ＩＧＦＥＴ。 Ｑ１２ｅ Ｑ １３１ Ｑ２ ＋ Ｑｌｆｌ＋
ＱＩａ：Ｎチャネル型ＩＣＦＥＴ 。 ＲＥＦ ：基準電圧発生回路。 ！、、Ｉ２ ：反転増幅器。 Ｖ諏ｌ：基準電圧。 ＣＣ：電源。
す図、第２図は、第１図において。 ＩＧＦＥＴ Ｑｘｅに流れる電流の電源電圧依存性（曲
線Ｒ＋）と、第５図の従来例のＩＣＦＥＴ Ｑｓｅに流
れる電流の電源電圧依存性（曲線Ｒ）を示す図、第３図
は、第１図においテ、 Ｖｃｃ−８Ｖの時のＩＧＦＥ
Ｔ Ｑｔの負荷特性（曲線Ｕ）と、ＩＧＦＥＴ ＱＩａ
の電流−電圧特性（曲線ｖＩ）を示す図、第４図は、第
１図において、Ｖｃｃ＝８Ｖの時のＱ７とＱｌＢとから
構成される反転増幅器の反転電圧特性（曲線Ｗｓ）を示
す図、第５図は、従来例のセンスアンプ回路を示す図、
第６図は、消去された記憶用セルのしきい値の、書込み
一消去のくり返しサイクルによるしきい値の変化（曲線
Ｋ）と、書込まれた記憶用セルのしきい値の、書込み一
消去のくり返しサイクルによるしきい値の変化（曲線Ｌ
）を示す図、第７図は、 Ｖ（Ｃ！５Ｖの時のＩＧＦ
ＥＴ Ｑｓの負荷特性（曲線０）と、“ｔ”が書込まれ
た記憶用セルの電流−電圧特性（曲線Ｍ）と１０万回の
書込み一消去のくり返しサイクル後の“１″が書込まれ
た記憶用セルの電流−電圧特性（曲線Ｎ）を示す図、第
８図は、 Ｖｃｃ＝５Ｖ（７）時の、第ｉｙｉのＩＣ
ＦＥＴ Ｑｔａと第５図のＩＧＦＥＴ Ｑｓｓの電流−
電圧特性（曲線Ｎ）と、ＩＧＦＥＴ Ｑｙの負荷特性（
曲線Ｐ）を示す図。 第９図は、第５図において、 Ｖｃｃ＊５Ｖの時のＩ
ＧＦＥＴ Ｑ７とＱｓｅとから構成される反転増幅器の
反転電圧特性（曲線Ｑ）を示す図、第１０図は。 第５図おいて、 ＩＧＦＥＴ Ｑｓｓに流れる電流の
電源電圧依存性（曲線Ｒ）を示す図、第１１図は、第５
図において、Ｖｃｃ 寓８ Ｖの時のＩＧＦＥＴ Ｑｑ
８の電流−電圧特性（曲線Ｓ）と、 ＩＧＦＥＴ Ｑ
７の負荷特性ｂ（ロ）線Ｔ）を示す図、第１２図は、第
５図において、Ｖｃｃ＝８Ｖの時のＩＧＦＥＴ Ｑｔの
負荷特性（曲線Ｕ）と、 ＩＧＦＥＴ Ｑｑ８の電流
−電圧特性（曲線Ｖ）を示す図、第１３図は、第５図に
おいて、 Ｖｃｃ−ＳＶの時のＩＧＦＥＴ ＱフとＱ
ｓｅとから構成される反転増幅器の反転電圧特性（曲線
Ｗ）を示す図である。 Ｑｕ、Ｑ亀＊Ｑｙ、Ｑｑ：Ｐチャネル型ＩＧＦＥＴ。 Ｑ１２ｅ Ｑ １３１ Ｑ２ ＋ Ｑｌｆｌ＋
ＱＩａ：Ｎチャネル型ＩＣＦＥＴ 。 ＲＥＦ ：基準電圧発生回路。 ！、、Ｉ２ ：反転増幅器。 Ｖ諏ｌ：基準電圧。 ＣＣ：電源。
Claims (1)
- 【特許請求の範囲】 読出しモード時に常に導通するように接続された第１
の電界効果型トランジスタと、前記第１の電界効果型ト
ランジスタと接地との間にｎ段縦続に接続され、ドレイ
ンとゲートが共通に接続されたＮチャネル型電界効果型
トランジスタの部分回路とからなり、前記第１の電界効
果型トランジスタと前記部分回路の共通接点を出力とし
た基準電圧発生回路と、 入力がディジット線に接続され、記憶素子の記憶内容に
より変化する前記ディジット線の電圧を検出する反転増
幅器と、 ソースが電源に、ゲートとドレインが共通に接続された
第２のＰチャネル型電界効果型トランジスタと、 ドレインが前記第２のＰチャネル型電界効果型トランジ
スタのドレインに、ゲートが前記反転増幅器の出力に、
ソースが前記ディジット線に接続された第３のＮチャネ
ル型電界効果型トランジスタと、 ソースが電源に、ゲートが前記第２のＰチャネル型電界
効果型トランジスタのゲートに接続された第４のＰチャ
ネル型電界効果型トランジスタと、 ドレインが前記第４のＰチャネル型電界効果型トランジ
スタのドレインに、ゲートが前記基準電圧発生回路の出
力に、ソースが接地に接続された第５のＮチャネル型電
界効果型トランジスタにより構成されたことを特徴とす
るセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP542085A JPH0719475B2 (ja) | 1985-01-16 | 1985-01-16 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP542085A JPH0719475B2 (ja) | 1985-01-16 | 1985-01-16 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61165890A true JPS61165890A (ja) | 1986-07-26 |
| JPH0719475B2 JPH0719475B2 (ja) | 1995-03-06 |
Family
ID=11610663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP542085A Expired - Lifetime JPH0719475B2 (ja) | 1985-01-16 | 1985-01-16 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719475B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140499A (ja) * | 1987-11-26 | 1989-06-01 | Nec Corp | 半導体メモリのセンス増幅回路 |
| JPH01159897A (ja) * | 1987-12-16 | 1989-06-22 | Toshiba Corp | センスアンプ |
| JP2004155412A (ja) * | 2002-08-02 | 2004-06-03 | Robert Bosch Gmbh | 自動二輪車におけるブレーキ制御方法および装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143492A (ja) * | 1982-02-19 | 1983-08-26 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 感知増幅回路 |
| JPS58161197A (ja) * | 1982-03-19 | 1983-09-24 | Hitachi Ltd | Ｍｏｓ電界効果トランジスタメモリのセンス回路 |
-
1985
- 1985-01-16 JP JP542085A patent/JPH0719475B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143492A (ja) * | 1982-02-19 | 1983-08-26 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 感知増幅回路 |
| JPS58161197A (ja) * | 1982-03-19 | 1983-09-24 | Hitachi Ltd | Ｍｏｓ電界効果トランジスタメモリのセンス回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140499A (ja) * | 1987-11-26 | 1989-06-01 | Nec Corp | 半導体メモリのセンス増幅回路 |
| JPH01159897A (ja) * | 1987-12-16 | 1989-06-22 | Toshiba Corp | センスアンプ |
| JP2004155412A (ja) * | 2002-08-02 | 2004-06-03 | Robert Bosch Gmbh | 自動二輪車におけるブレーキ制御方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0719475B2 (ja) | 1995-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |