JPS61182697A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61182697A JPS61182697A JP60021754A JP2175485A JPS61182697A JP S61182697 A JPS61182697 A JP S61182697A JP 60021754 A JP60021754 A JP 60021754A JP 2175485 A JP2175485 A JP 2175485A JP S61182697 A JPS61182697 A JP S61182697A
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- Japan
- Prior art keywords
- circuit
- characteristic curve
- current
- point
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体集積回路に係り、特に記憶素子の読出
しをする回路を安定に動作させることができる半導体集
積回路に関するものである。本発明は特にＲＯＭ （Ｒ
ｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に対して有効な読出
し回路を提供する。
しをする回路を安定に動作させることができる半導体集
積回路に関するものである。本発明は特にＲＯＭ （Ｒ
ｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に対して有効な読出
し回路を提供する。
従来の半導体記憶装置、特にＲＯＭにおける読出し回路
、例えば１９８２年国際固体回路会議において発表（Ｉ
５ＳＣＣＤｉｇ、ｏｆ Ｔｅｃｈ。
、例えば１９８２年国際固体回路会議において発表（Ｉ
５ＳＣＣＤｉｇ、ｏｆ Ｔｅｃｈ。
Ｐａｐｅｒｓ、ｐｐ、１８２〜１８３）された例を第２
図（ａ）に示す。これは出力端子よりＮチャネル型記憶
素子３を含む部分回路すなわち駆動回路１と、含まれな
い部分回路すなわち負荷回路２より構成される。この回
路は情報のＨ１＋ｔとｔｚ Ｏ＃＃をそれぞれしきい値
電圧の変化として記憶するメモリ素子３とそれと直列に
接続されたｎ型チャネルＭＩＳ型電界効果トランジスタ
（ｎ−ＭＩＳ）４と、ｎ−ＭＩＳ４に直列に接続された
、ゲート電極接地のＰ型チャネルＭＩＳ型電界効果トラ
ンジスタ（ｐ−ＭＩＳ）からなり、ｐ−ＭＩＳ５は電源
端子６に接続されている。メモリ素子３は一端が接地さ
れており、他端はｎ−ＭＩＳ４への接続と同時に、帰還
回路のｎ −Ｍ Ｉ Ｓ ７のゲート電極に接続され、
この帰還回路の出力はｎ −Ｍ Ｉ Ｓ ４のゲート電
極に接続された構成となっている。第２図（ｂ）に従来
の回路における駆動回路と負荷回路の電流対電圧特性を
示す。駆動回路の特性は、記録された情報がｌ／ Ｉ
＋＋の場合は特性曲線９を、” ｏ ”の場合は特性曲
線１０を示す。出力電圧は、情報がｒｒ １ ｒｒの場
合には負荷回路の特性曲ｌ１Ａ１１と特性曲線９の交点
１２で決定され、情報がＩＩ ＯＨの場合は特性曲線１
１と特性曲線１０の交点１３で決定される。従来の回路
では、図に示す如く負荷回路の電流飽和点１４が特性曲
線９と特性曲線１０の間に存在しない場合があり、ＩＩ
ＯＨｇと１′″の出力電圧差が小さくなっていた。
図（ａ）に示す。これは出力端子よりＮチャネル型記憶
素子３を含む部分回路すなわち駆動回路１と、含まれな
い部分回路すなわち負荷回路２より構成される。この回
路は情報のＨ１＋ｔとｔｚ Ｏ＃＃をそれぞれしきい値
電圧の変化として記憶するメモリ素子３とそれと直列に
接続されたｎ型チャネルＭＩＳ型電界効果トランジスタ
（ｎ−ＭＩＳ）４と、ｎ−ＭＩＳ４に直列に接続された
、ゲート電極接地のＰ型チャネルＭＩＳ型電界効果トラ
ンジスタ（ｐ−ＭＩＳ）からなり、ｐ−ＭＩＳ５は電源
端子６に接続されている。メモリ素子３は一端が接地さ
れており、他端はｎ−ＭＩＳ４への接続と同時に、帰還
回路のｎ −Ｍ Ｉ Ｓ ７のゲート電極に接続され、
この帰還回路の出力はｎ −Ｍ Ｉ Ｓ ４のゲート電
極に接続された構成となっている。第２図（ｂ）に従来
の回路における駆動回路と負荷回路の電流対電圧特性を
示す。駆動回路の特性は、記録された情報がｌ／ Ｉ
＋＋の場合は特性曲線９を、” ｏ ”の場合は特性曲
線１０を示す。出力電圧は、情報がｒｒ １ ｒｒの場
合には負荷回路の特性曲ｌ１Ａ１１と特性曲線９の交点
１２で決定され、情報がＩＩ ＯＨの場合は特性曲線１
１と特性曲線１０の交点１３で決定される。従来の回路
では、図に示す如く負荷回路の電流飽和点１４が特性曲
線９と特性曲線１０の間に存在しない場合があり、ＩＩ
ＯＨｇと１′″の出力電圧差が小さくなっていた。
特に、電源電圧の変動に対し、出力電圧差が小さくなり
、誤動作の原因になっていた。
、誤動作の原因になっていた。
本発明の目的は、電流の大小を情報に対応させる半導体
記憶装置を安定に動作させることを可能とする半導体集
積回路を提供することにある。
記憶装置を安定に動作させることを可能とする半導体集
積回路を提供することにある。
本発明の半導体集積回路は、電流の大小を情報に対応さ
せる半導体記憶装置を安定に動作させるために、ＩＩ
Ｏ７１状態とＩｔ １７７状態での出力電圧差を大きく
保つものである。従来の回路では、第２図（ｂ）に示す
様に、負荷回路の電流飽和点１４が特性曲線９と特性曲
線１０の間に存在しない場合があり、これが出力電圧差
を小さくし、誤動作をまねく原因であることを発見した
。本発明は、この出力電圧差を大きく保つために、第１
図に示す様に、正常動作を要求される電源電圧の範囲で
負荷回路の電流飽和点１４を′０″とｔｚ Ｉ Ｉｔの
情報に対応する特性曲線９と特性曲線１０の間に常に存
在する様にしたもので、これにより、負荷回路の特性曲
線１１との交点１３は、ｕ Ｏ＋＋の特性曲線１０の場
合、特性曲線１５の電流非飽和の領域であるため、高電
圧に維持することができ、１１１ Ｈの特性曲線９との
交点１２は、特性曲線１５の電流飽和の領域であるため
、低電圧に維持することができる。従って、第３図に示
す様に広い電源電圧範囲で出力電圧差を大きく保つこと
ができ１回路の安定な動作が可能な、集積回路が実現で
きる。
せる半導体記憶装置を安定に動作させるために、ＩＩ
Ｏ７１状態とＩｔ １７７状態での出力電圧差を大きく
保つものである。従来の回路では、第２図（ｂ）に示す
様に、負荷回路の電流飽和点１４が特性曲線９と特性曲
線１０の間に存在しない場合があり、これが出力電圧差
を小さくし、誤動作をまねく原因であることを発見した
。本発明は、この出力電圧差を大きく保つために、第１
図に示す様に、正常動作を要求される電源電圧の範囲で
負荷回路の電流飽和点１４を′０″とｔｚ Ｉ Ｉｔの
情報に対応する特性曲線９と特性曲線１０の間に常に存
在する様にしたもので、これにより、負荷回路の特性曲
線１１との交点１３は、ｕ Ｏ＋＋の特性曲線１０の場
合、特性曲線１５の電流非飽和の領域であるため、高電
圧に維持することができ、１１１ Ｈの特性曲線９との
交点１２は、特性曲線１５の電流飽和の領域であるため
、低電圧に維持することができる。従って、第３図に示
す様に広い電源電圧範囲で出力電圧差を大きく保つこと
ができ１回路の安定な動作が可能な、集積回路が実現で
きる。
なお第３図において１６は従来の設計による出力電圧差
の電源電圧依存性、１７は正常動作可能な電源電圧範囲
を示し、１８．１９は本発明による１６．１７に対応す
るものを示す。
の電源電圧依存性、１７は正常動作可能な電源電圧範囲
を示し、１８．１９は本発明による１６．１７に対応す
るものを示す。
実施例１
第４図に本発明の一実施例になる半導体集積回路を示す
。本回路は、従来例と同じ回路構成であるが、ｐ−ＭＩ
Ｓ５のチャネル表、チャネル幅。
。本回路は、従来例と同じ回路構成であるが、ｐ−ＭＩ
Ｓ５のチャネル表、チャネル幅。
しきい値電圧等を最適化することによって、第１図に示
すように、設計時に要求される電源電圧の範囲において
、駆動回路のｕ １ ｎの特性曲線９の電流の飽和点２
０以下で、負荷のＰ−ＭＩＳ５の特性曲線１５が特性曲
線９と交わり、かつ特性曲＃！１５の飽和点１４がｌＩ
Ｏ１Ｈの特性曲線１０以上であるように、設定しであ
る。
すように、設計時に要求される電源電圧の範囲において
、駆動回路のｕ １ ｎの特性曲線９の電流の飽和点２
０以下で、負荷のＰ−ＭＩＳ５の特性曲線１５が特性曲
線９と交わり、かつ特性曲＃！１５の飽和点１４がｌＩ
Ｏ１Ｈの特性曲線１０以上であるように、設定しであ
る。
本実施例によれば、ＨＩ ＋＋の出力電圧を常に飽和電
圧２０以下にすることができ、かつ、ＩＩ ＯＰ＋の出
力電圧を飽和電圧１４以上にすることができるため出力
電圧差を一定以上に′保ち、正確な回路動作を行なわせ
る効果がある。
圧２０以下にすることができ、かつ、ＩＩ ＯＰ＋の出
力電圧を飽和電圧１４以上にすることができるため出力
電圧差を一定以上に′保ち、正確な回路動作を行なわせ
る効果がある。
実施例２
第５図は、第２の実施例を示す半導体集積回路である。
前記実施例１の回路におけるｎ−ＭＩＳ４とＰ−ＭＩＳ
５間に、ｐ−’ＭＩＳ２１を挿入し。
５間に、ｐ−’ＭＩＳ２１を挿入し。
かつ、ｐ−ＭＩＳ５とｐ−ＭＩＳ２１の接点が、帰還回
路のｐ−ＭＩＳ２２のゲート電極に接続されている。こ
の帰還回路の出力はＰ−ＭＩＳ２１のゲートに接続され
た構成となっている。本実施例によれば、負荷回路の電
流特性２３を第６図に示す様にほぼ完全な飽和特性とす
ることができる。
路のｐ−ＭＩＳ２２のゲート電極に接続されている。こ
の帰還回路の出力はＰ−ＭＩＳ２１のゲートに接続され
た構成となっている。本実施例によれば、負荷回路の電
流特性２３を第６図に示す様にほぼ完全な飽和特性とす
ることができる。
したがって、前記実施例以上に、特性曲線２３の飽和点
１４を特性曲線９と特性曲線１０の間に設定し、かつ特
性曲線９との交点１２を飽和点２０以下に設定すること
が容易になり、出力電圧差を一定以上に保つことが可能
となる。
１４を特性曲線９と特性曲線１０の間に設定し、かつ特
性曲線９との交点１２を飽和点２０以下に設定すること
が容易になり、出力電圧差を一定以上に保つことが可能
となる。
実施例３
第７図は、第３の実施例を示す半導体集積回路である。
前記実施例１における負荷のｐ−ＭＩＳ５に替えて、デ
ィプレッション型のｎ型電界効果型トランジスタ（Ｄ−
ＭＩＳ）２４．２５が並列に２つ接続されており、Ｄ−
Ｍ Ｉ Ｓ ２４はゲート電極が電源端子に、Ｄ−ＭＩ
Ｓ２’５はゲート電極が、Ｄ−ＭＩＳ２４．２５とｎ
−Ｍ Ｉ Ｓ ４の接点に接続された構成になっている
。本実施例においても、負荷の特性曲線は良好な飽和特
性を示すため、前記実施例２と同様一定電圧以上の出力
電圧を得ることができ１回路の安定な動作が可能である
。
ィプレッション型のｎ型電界効果型トランジスタ（Ｄ−
ＭＩＳ）２４．２５が並列に２つ接続されており、Ｄ−
Ｍ Ｉ Ｓ ２４はゲート電極が電源端子に、Ｄ−ＭＩ
Ｓ２’５はゲート電極が、Ｄ−ＭＩＳ２４．２５とｎ
−Ｍ Ｉ Ｓ ４の接点に接続された構成になっている
。本実施例においても、負荷の特性曲線は良好な飽和特
性を示すため、前記実施例２と同様一定電圧以上の出力
電圧を得ることができ１回路の安定な動作が可能である
。
本発明によれば、半導体記憶装置のｉｔ ＯＨとｒｚ
１ ｎの記憶情報を検出する回路の出力電圧差を大きく
保つことができ、安定な情報検出回路を有する半導体記
憶装置の実現が容易となる。
１ ｎの記憶情報を検出する回路の出力電圧差を大きく
保つことができ、安定な情報検出回路を有する半導体記
憶装置の実現が容易となる。
第１図は本発明における回路の動作状態を示す図、第２
図は従来の読み出しをする回路とその動作状態を示す図
、第３図は、従来と本発明における出力電圧差と電源電
圧を示す図、第４図、第５図は本発明の実施例における
読み出しをする回路を示す図、第６図は、本発明の実施
例における動作状態を示す図、第７図は１本発明の実施
例における読み出しをする回路を示す図である。 ■・・・駆動回路、２・・・負荷回路、３・・・メモリ
素子。 ４・・・ｎ−ＭＩＳトランジスタ、５・・・ｐ−ＭＩＳ
トランジスタ、６・・・電源端子、７・・・ｎ−ＭＩＳ
トランジスタ、８・・・ｐ−ＭＩＳ）−ランジスタ。 ９・・・パ１”の駆動回路の電流特性、１０・・・＋１
１ ＩＰの駆動回路の電流特性、１１・・・負荷回路の
電流特性、１２・・・ｔｔ １ ｐｔの出力動作点、１
３・・・ｒｔｏ”の出力動作点、１４・・・負荷回路の
電流飽和点。 １５・・・負荷回路の電流特性、１６・・・従来の出力
電圧差対電源電圧特性、１７・・・従来の正常動作可能
な電源電圧範囲、１８・・・本発明による、出力電圧差
対電源電圧特性、１９・・・本発明による正常動作可能
な電源電圧範囲、２０・・・ＩＩ １７Ｆ状態の駆動回
路の電流飽和点、２１・・・ｐ−ＭＩＳトランジスタ。 ２２・・・ｐ−ＭＩＳトランジスタ、２３・・・負荷回
路の電流特性、２４・・・Ｄ＝ＭＩＳ）−ランジスタ。 ２５・・・Ｄ−ＭＩＳトラジスタ。 払７７電Ｆ ｌ耐＃宅斥 土／７７電と 第４図 Ｘ 賂２目 出７１′ｆＬル
図は従来の読み出しをする回路とその動作状態を示す図
、第３図は、従来と本発明における出力電圧差と電源電
圧を示す図、第４図、第５図は本発明の実施例における
読み出しをする回路を示す図、第６図は、本発明の実施
例における動作状態を示す図、第７図は１本発明の実施
例における読み出しをする回路を示す図である。 ■・・・駆動回路、２・・・負荷回路、３・・・メモリ
素子。 ４・・・ｎ−ＭＩＳトランジスタ、５・・・ｐ−ＭＩＳ
トランジスタ、６・・・電源端子、７・・・ｎ−ＭＩＳ
トランジスタ、８・・・ｐ−ＭＩＳ）−ランジスタ。 ９・・・パ１”の駆動回路の電流特性、１０・・・＋１
１ ＩＰの駆動回路の電流特性、１１・・・負荷回路の
電流特性、１２・・・ｔｔ １ ｐｔの出力動作点、１
３・・・ｒｔｏ”の出力動作点、１４・・・負荷回路の
電流飽和点。 １５・・・負荷回路の電流特性、１６・・・従来の出力
電圧差対電源電圧特性、１７・・・従来の正常動作可能
な電源電圧範囲、１８・・・本発明による、出力電圧差
対電源電圧特性、１９・・・本発明による正常動作可能
な電源電圧範囲、２０・・・ＩＩ １７Ｆ状態の駆動回
路の電流飽和点、２１・・・ｐ−ＭＩＳトランジスタ。 ２２・・・ｐ−ＭＩＳトランジスタ、２３・・・負荷回
路の電流特性、２４・・・Ｄ＝ＭＩＳ）−ランジスタ。 ２５・・・Ｄ−ＭＩＳトラジスタ。 払７７電Ｆ ｌ耐＃宅斥 土／７７電と 第４図 Ｘ 賂２目 出７１′ｆＬル
Claims (1)
- １、記憶素子に流れる電流の大小を２値あるいはそれ以
上の情報に対応させる半導体記憶装置において、電流が
一定以上の印加電圧に対して飽和する如く設計した駆動
回路の相異なる飽和電流値を相異なる情報に対応させ、
電流が一定以上の印加電圧に対し飽和する如く設計した
負荷回路の飽和電流値を相異なる該飽和電流値の間に設
定した回路を有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021754A JPS61182697A (ja) | 1985-02-08 | 1985-02-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021754A JPS61182697A (ja) | 1985-02-08 | 1985-02-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61182697A true JPS61182697A (ja) | 1986-08-15 |
Family
ID=12063846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021754A Pending JPS61182697A (ja) | 1985-02-08 | 1985-02-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61182697A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01159897A (ja) * | 1987-12-16 | 1989-06-22 | Toshiba Corp | センスアンプ |
-
1985
- 1985-02-08 JP JP60021754A patent/JPS61182697A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01159897A (ja) * | 1987-12-16 | 1989-06-22 | Toshiba Corp | センスアンプ |
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